KR102528258B1 - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

호스트로부터 수신된 커맨드에 따라 메모리 장치를 제어하는 메모리 컨트롤러는 WAF 저장부 및 대기 상태 제어부를 포함한다. 상기 WAF 저장부는 상기 메모리 장치의 기입 증폭 인자(write amplification factor, WAF)를 저장한다. 상기 대기 상태 제어부는 상기 WAF 저장부에 저장된 WAF의 값에 기초하여, 상기 메모리 컨트롤러의 대기 상태 진입 동작을 제어한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 대기 상태의 진입을 제어하는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 메모리 컨트롤러는 상기 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는 메모리 시스템의 사용 수명을 향상시킬 수 있는 메모리 컨트롤러를 제공한다.
본 발명의 다른 실시 예는 메모리 시스템의 사용 수명을 향상시킬 수 있는 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따라, 호스트로부터 수신된 커맨드에 따라 메모리 장치를 제어하는 메모리 컨트롤러는 WAF 저장부 및 대기 상태 제어부를 포함한다. 상기 WAF 저장부는 상기 메모리 장치의 기입 증폭 인자(write amplification factor, WAF)를 저장한다. 상기 대기 상태 제어부는 상기 WAF 저장부에 저장된 WAF의 값에 기초하여, 상기 메모리 컨트롤러의 대기 상태 진입 동작을 제어한다.
일 실시 예에서, 상기 대기 상태 제어부는, 상기 대기 방지 임계값과 상기 WAF의 값을 비교하고, 상기 비교 결과에 기초하여 메모리 컨트롤러의 대기 상태 진입 동작을 제어할 수 있다.
일 실시 예에서, 상기 대기 상태 제어부는 상기 WAF의 값에 기초하여 상기 메모리 컨트롤러의 동작 모드를 일반 모드 및 대기 방지 모드 중 어느 하나로 결정할 수 있다.
일 실시 예에서, 상기 대기 상태 제어부는 상기 WAF의 값이 상기 대기 방지 임계값보다 큰 경우, 상기 메모리 컨트롤러가 대기 방지 모드에 동작하도록 제어하고, 상기 WAF의 값이 상기 대기 방지 임계값보다 작거나 같은 경우, 상기 메모리 컨트롤러가 일반 모드에서 동작하도록 제어할 수 있다.
일 실시 예에서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함할 수 있다. 이 경우 상기 대기 상태 제어부는, 상기 메모리 컨트롤러가 일반 모드에서 동작하는 동안 상기 WAF의 값이 상기 제1 임계값보다 커지는 경우, 상기 메모리 컨트롤러의 동작 모드를 대기 방지 모드로 전환할 수 있다. 또한, 상기 대기 상태 제어부는, 상기 메모리 컨트롤러가 대기 방지 모드에서 동작하는 동안 상기 WAF의 값이 상기 제2 임계값보다 작아지는 경우, 상기 메모리 컨트롤러의 동작 모드를 일반 모드로 전환할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 일반 모드에 비하여 상기 대기 방지 모드에서 더 적은 빈도로 대기 상태(standby state)에 진입할 수 있다.
일 실시 예에서, 상기 대기 상태 제어부는 상기 메모리 컨트롤러에 전력을 공급하는 전원의 잔여 전력량에 기초하여 대기 상태 진입 여부를 결정할 수 있다. 이 경우, 상기 일반 모드에서 상기 대기 상태 제어부는 상기 전원의 잔여 전력량이 미리 결정된 제1 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하할 수 있다. 또한, 상기 대기 방지 모드에서 상기 대기 상태 제어부는 상기 전원의 잔여 전력량이 미리 결정된 제2 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어할 수 있다. 한편, 상기 제2 레벨은 상기 제1 레벨보다 작을 수 있다.
일 실시 예에서, 상기 대기 상태 제어부는 상기 호스트로부터 마지막으로 커맨드를 수신한 시점에서부터의 대기 기간에 기초하여 대기 상태 진입 여부를 결정할 수 있다. 이 경우, 상기 일반 모드에서 상기 대기 상태 제어부는 상기 대기 기간이 미리 결정된 제1 기간보다 큰 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어할 수 있다. 또한, 상기 대기 방지 모드에서 상기 대기 상태 제어부는 상기 대기 기간이 미리 결정된 제2 기간보다 큰 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어할 수 있다. 한편, 상기 제2 기간은 상기 제1 기간보다 길 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 대기 방지 모드에서는 대기 상태에 진입하지 않을 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해 적어도 하나의 메모리 장치를 포함하는 메모리 시스템의 동작을 제어한다. 상기 메모리 컨트롤러의 동작 방법은 상기 메모리 시스템의 기입 증폭 인자(WAF)를 확인하는 단계, 상기 WAF의 값을 대기 방지 임계값과 비교하는 단계 및 상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입을 제어하는 단계를 포함한다.
일 실시 예에서, 상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입을 제어하는 단계에서는, 상기 WAF의 값과 상기 대기 방지 임계값의 상대적인 크기에 기초하여 상기 메모리 시스템이 일반 모드 및 대기 방지 모드 중 어느 하나에서 동작하도록 제어할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입을 제어하는 단계에서는, 상기 WAF의 값이 상기 대기 방지 임계값보다 큰 경우, 상기 메모리 시스템이 대기 방지 모드에서 동작하도록 제어할 수 있다. 또한, 상기 WAF의 값이 상기 대기 방지 임계값보다 작거나 같은 경우, 상기 메모리 시스템이 일반 모드에서 동작하도록 제어할 수 있다.
일 실시 예에서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함할 수 있다. 이 경우, 상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입을 제어하는 단계는, 상기 메모리 시스템이 일반 모드에서 동작하는 동안 상기 WAF의 값이 상기 제1 임계값보다 커지는 경우, 상기 메모리 시스템의 동작 모드를 상기 대기 방지 모드로 전환하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함할 수 있다. 이 경우, 상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입을 제어하는 단계는, 상기 메모리 시스템이 대기 방지 모드에서 동작하는 동안 상기 WAF의 값이 상기 제2 임계값보다 작아지는 경우, 상기 메모리 컨트롤러의 동작 모드를 일반 모드로 전환하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 메모리 시스템은 상기 일반 모드에 비하여 상기 대기 방지 모드에서 더 적은 빈도로 대기 상태에 진입할 수 있다.
일 실시 예에서, 상기 일반 모드에서 상기 메모리 시스템에 전력을 공급하는 전원의 잔여 전력량이 미리 결정된 제1 레벨보다 작은 경우, 상기 메모리 시스템은 상기 대기 상태에 진입할 수 있다. 한편, 상기 대기 방지 모드에서 상기 전원의 잔여 전력량이 미리 결정된 제2 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어할 수 있다. 이 경우, 상기 제2 레벨은 상기 제1 레벨보다 작을 수 있다.
일 실시 예에서, 상기 일반 모드에서, 호스트로부터 마지막으로 커맨드를 수신한 시점에서부터의 대기 기간이 미리 결정된 제1 기간보다 큰 경우, 상기 메모리 시스템은 상기 대기 상태에 진입할 수 있다. 상기 대기 방지 모드에서, 상기 대기 기간이 미리 결정된 제2 기간보다 큰 경우, 상기 메모리 시스템은 상기 대기 상태에 진입할 수 있다. 한편, 상기 제2 기간은 상기 제1 기간보다 길 수 있다.
일 실시 예에서, 상기 대기 방지 모드에서 상기 메모리 시스템은 상기 대기 상태에 진입하지 않을 수 있다.
본 발명의 일 실시 예에 의하면 메모리 시스템의 사용 수명을 향상시킬 수 있는 메모리 컨트롤러를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면 메모리 시스템의 사용 수명을 향상시킬 수 있는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 8은 도 7에 도시된 메모리 컨트롤러(1200)를 다른 측면에서 나타내는 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 10은 도 9에 도시된, 메모리 시스템의 대기 상태 진입을 제어하는 단계의 일 예를 상세히 나타내는 순서도이다.
도 11은 도 10의 각 단계를 설명하기 위한 그래프이다.
도 12는 도 9에 도시된, 메모리 시스템의 대기 상태 진입을 제어하는 단계의 다른 예를 상세히 나타내는 순서도이다.
도 13은 도 12의 각 단계를 설명하기 위한 그래프이다.
도 14a 및 도 14b는 대기 방지 모드 및 일반 모드에서 메모리 컨트롤러의 동작 방법의 예시적인 실시 예들을 각각 나타내는 순서도이다.
도 15a 및 도 15b는 대기 방지 모드 및 일반 모드에서 메모리 컨트롤러의 동작 방법의 다른 예시적인 실시 예들을 각각 나타내는 순서도이다.
도 16은 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 임시로 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 리드된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 이를 위해, 메모리 장치(1100)는 데이터를 입출력하기 위한 입출력 회로를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 정보 외에도 메모리 시스템(1000) 내에서 사용되는 시스템 데이터를 저장할 수 있다. 실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 대기 상태(standby state)의 진입 여부를 제어할 수 있다. 예를 들어, 배터리 전력이 부족하여 메모리 시스템(1000)의 전력 사용을 줄여야 할 필요가 있는 경우, 메모리 시스템(1000)은 동작 상태(operation state)에서 대기 상태로 진입할 수 있다. 또 다른 예로서, 메모리 시스템(1000)이 호스트(2000)로부터 요청(request) 또는 커맨드(command)를 받은 후 일정 시간 동안 후속 요청 또는 커맨드를 받지 않은 경우, 메모리 시스템(1000)은 또한 동작 상태에서 대기 상태로 진입할 수 있다. 메모리 시스템(1000)이 대기 상태인 동안에 호스트(2000)로부터 요청 또는 커맨드를 받은 경우, 메모리 시스템(1000)은 대기 상태를 종료하고 동작 상태로 진입하여, 호스트로부터 수신한 요청 또는 커맨드를 처리할 수 있다.
메모리 시스템(1000)이 동작 상태에서 대기 상태로 진입하여야 하는 경우, 메모리 시스템(1000)은 대기 상태로 진입하기 전에 버퍼 메모리(1300)에 저장되어 있는 기입 데이터를 플러시(flush)할 수 있다. 상기 플러시는 버퍼 메모리(1300)에 저장되어 있는 기입 데이터를 메모리 장치(1100)로 전달하여, 메모리 장치(1100)가 수신한 기입 데이터를 프로그램하도록 제어하는 동작을 의미할 수 있다. 상기 플러시 동작이 완료된 이후에 메모리 시스템(1000)이 대기 상태로 진입할 수 있다.
메모리 시스템(1000)이 빈번하게 대기 상태로 진입하는 경우, 메모리 장치(1100) 또는 메모리 시스템(1000)의 "기입 증폭 인자(Write Amplification Factor, 이하 WAF)"가 증가할 수 있다. 기입 증폭 인자(WAF)는 호스트로부터 수신한 기입 데이터의 크기와, 실제 메모리 장치에 프로그램된 데이터의 크기의 비(ratio)를 나타내는 인자일 수 있다. 즉, 기입 증폭 인자(WAF), 호스트로부터 수신한 기입 데이터의 크기 및 메모리 장치에 실제 프로그램 된 데이터의 크기 사이의 관계는 아래 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Figure 112018042988442-pat00001
위 수학식 1에서, "Total amount of Physical Write"는 메모리 장치(1100)에 실제로 프로그램 된 데이터량을 의미한다. 한편, "Total amount of Host Write"는 메모리 시스템(1000)이 호스트로부터 수신한 기입 데이터의 총량을 의미한다.
일반적으로 호스트로부터 수신된 기입 데이터량보다 메모리 장치(1100)에 실제로 프로그램된 데이터량이 더 크다. 이에 따라, 대부분의 경우 WAF는 1보다 큰 값을 갖는다. 예시적으로, 메모리 컨트롤러 내에서 에러 정정을 수행하기 위한 패리티 비트들을 호스트로부터 수신한 데이터에 추가되어 메모리 장치(1100)에 프로그램된다. 이 과정에서 데이터의 크기가 증가하게 된다. 한편, 메모리 장치(1100) 내 메모리 셀들의 문턱 전압 특성을 양호하게 하기 위한 더미 데이터가 추가될 수 있다.
한편, 메모리 시스템(1000)이 대기 상태(standby state)로 보다 빈번하게 진입하는 경우, 상술한 바와 같은 플러시 동작 또한 빈번하게 수행될 것이다. 플러시 동작 수행 시, 버퍼 메모리(1300)에 저장되어 있는 기입 데이터에 더미 데이터가 추가되어 메모리 장치(1100)로 전달될 수 있다. 플러시 동작이 보다 빈번히 수행될수록, 호스트로부터 수신한 기입 데이터 대비 상기 더미 데이터의 비율이 상대적으로 증가할 수 있다.
상술한 바와 같이, 메모리 시스템(1000)이 대기 상태로 빈번히 진입하는 경우 기입 증폭 인자(WAF)가 커지게 된다. 기입 증폭 인자(WAF)가 증가하면 상대적으로 메모리 장치(1100)의 수명이 짧아질 수 있다. 호스트(2000)로부터 수신하는 기입 데이터 대비 실제 메모리 장치(1100)에 프로그램 되는 데이터의 크기가 커지므로 프로그램/소거 싸이클(Program/Erase Cycle)이 빠른 속도로 증가하기 때문이다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 메모리 장치(1100)의 기입 증폭 인자(WAF)를 실시간 또는 주기적으로 모니터링하여, WAF가 특정 임계값을 넘어서는 경우 메모리 시스템(1000)의 대기 상태 진입을 억제한다. 이에 따라 메모리 장치(1100)의 WAF를 낮은 수준으로 유지하여 메모리 장치(1100)의 사용 수명을 향상시킬 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있고, 도 2에는 비휘발성 메모리 장치가 실시예로써 도시되어 있으나, 본 실시예는 비휘발성 메모리 장치로 제한되지는 않는다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(memory blocks)을 포함할 수 있다. 메모리 블록들 각각은 다수의 메모리 셀들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조의 메모리 블록들이 주로 사용되고 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 제어 로직(300)에서 출력되는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 입출력 패드(input/output pad; DQ)를 통해 메모리 컨트롤러(도 1의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부투 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 반도체 메모리 장치(1100)의 메모리 셀 어레이(100)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 반도체 메모리 장치(1100)의 메모리 셀 어레이(100)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 도 1의 메모리 컨트롤러를 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 컨트롤러(1200)는 내부 메모리(Internal Memory; 1210), 중앙 처리 장치(Central Processing Unit; CPU; 1220), 호스트 인터페이스(Host Interface; 1240), 버퍼 메모리 인터페이스(Buffer Memory Interface; 1250) 및 메모리 인터페이스(Memory Interface; 1260)를 포함할 수 있다.
내부 메모리(1210)는 메모리 컨트롤러(1200)의 동작에 필요한 다양한 정보들을 저장할 수 있다. 예를 들면, 내부 메모리(1210)는 논리적, 물리적(logical, physical) 어드레스 맵 테이블들(address map tables)을 포함할 수 있다. 내부 메모리(1210)는 RAM(random access memory), DRAM(dynamic RAM), SRAM(static RAM), 캐시(cache) 및 강하게 결합된 메모리(tightly coupled memory; TCM) 중 적어도 하나 이상으로 구성될 수 있다.
중앙 처리 장치(1220)는 메모리 장치(1100)를 제어하기 위한 각종 연산을 수행하거나, 다양한 커맨드들(commands)을 생성할 수 있다. 중앙 처리 장치(1220)는 호스트(2000)로부터 요청(request)을 수신하면, 수신된 요청에 따라 커맨드를 생성하여 메모리 인터페이스(1260)를 통해 메모리 장치(1100)로 전달할 수 있다.
호스트 인터페이스(1240)는 메모리 컨트롤러(1200)와 호스트(2000) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 호스트 인터페이스(1240)는 호스트(2000)로부터 요청(request), 어드레스 및 데이터 등을 수신할 수 있고, 메모리 장치(1100)로부터 리드된 데이터를 호스트(2000)로 출력할 수 있다. 호스트 인터페이스(1240)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI) 또는 NVMe(Non-Volatile Memory Express)와 같은 프로토콜을 사용하여 호스트(2000)와 통신할 수 있다. 호스트 인터페이스(1240)는 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 포함할 수 있다.
버퍼 메모리 인터페이스(1250)는 중앙 처리 장치(1220)와 버퍼 메모리(1300) 사이에서 데이터를 전송할 수 있다. 한편, 예시적인 실시 예에 따라 버퍼 메모리(1300)가 메모리 컨트롤러(1200) 내부에 포함되는 경우에는 버퍼 메모리 인터페이스(1250)는 생략될 수 있다.
메모리 인터페이스(1260)는 메모리 컨트롤러(1200)와 메모리 장치(1100) 사이에서 커맨드, 어드레스 및 데이터 등을 주고받을 수 있다. 예를 들면, 메모리 인터페이스(1260)는 채널(channel)을 통해 메모리 장치(1100)에 커맨드, 어드레스 및 데이터 등을 전송할 수 있고, 메모리 장치(1100)로부터 데이터 등을 수신할 수 있다.
도 8은 도 7에 도시된 메모리 컨트롤러(1200)를 다른 측면에서 나타내는 블록도이다.
도 8을 참조하면, 메모리 컨트롤러(1200)는 WAF 저장부(1211) 및 대기 상태 제어부(1221)를 포함한다. WAF 저장부(1211)는 메모리 장치(1100)의 기입 증폭 인자(write amplification factor)를 저장한다. 보다 구체적으로 메모리 컨트롤러(1200)는 호스트(2000)로부터 기입 데이터를 수신하고, 메모리 장치(1100)로 프로그램 커맨드 및 프로그램 데이터를 전달한다. 이 과정에서 메모리 컨트롤러(1200)는 수신한 기입 데이터량를 누적 계산하고, 메모리 장치(1100)로 전달하는 프로그램 데이터량을 누적 계산함으로써 WAF를 실시간으로 업데이트할 수 있다. 상기 업데이트되는 WAF가 WAF 저장부(1211)에 저장될 수 있다. WAF 저장부(1211)는 도 7의 내부 메모리(1210)로 구현될 수 있다. 다른 실시 예에서, WAF 저장부(1211)는 도 1의 버퍼 메모리(1300)의 일부로 구현될 수도 있다.
대기 상태 제어부(1221)는 WAF 저장부(1211)에 저장된 WAF에 기초하여, 메모리 컨트롤러(1200) 또는 메모리 시스템 전체의 동작 모드를 결정할 수 있다. 일 실시 예에서, 대기 상태 제어부(1221)는 WAF 저장부(1211)에 저장된 WAF의 값을 미리 결정된 "대기 방지 임계값"과 비교하여 동작 모드를 결정할 수 있다. 상기 대기 상태 제어부(1221)는 도 7의 CPU(1220)에 의해 구현될 수 있다. 예를 들어, 도 7의 CPU(1220)에 의해 실행되는 펌웨어(Firmwair) 기능의 일부로서 대기 상태 제어부(1221)의 동작이 수행될 수 있다.
일 실시 예로서, WAF 저장부(1211)에 저장된 현재 WAF의 값이 상기 대기 방지 임계값보다 큰 경우, 대기 상태 제어부(1221)는 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 "대기 방지 모드"에서 동작하도록 할 수 있다. 대기 방지 모드에서, 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 대기 상태로 진입되는 것이 억제되거나 또는 금지된다. 이에 따라, 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 대기 방지 모드로 동작하는 동안, 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 대기 상태로 진입하는 빈도가 감소하거나 또는 0으로 된다. 이에 따라 WAF 값이 점차 감소할 수 있다.
일 실시 예로서, WAF 저장부(1211)에 저장된 현재 WAF의 값이 상기 대기 방지 임계값보다 작거나 또는 같은 경우, 대기 상태 제어부(1221)는 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 "일반 모드"에서 동작하도록 할 수 있다. 일반 모드에서, 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 대기 상태로 진입되는 것은 억제되지 않는다. 이에 따라, 대기 방지 모드에 비해 일반 모드에서 메모리 컨트롤러(1200) 및/또는 메모리 시스템(1000)이 대기 상태로 진입하는 빈도가 상대적으로 높다. 이에 따라 WAF 값은 증가할 것이다.
본 발명의 실시 예에 따른 컨트롤러(1200)의 보다 구체적인 동작 방법에 대해서는 도 9 내지 도 15b를 참조하여 자세히 설명하기로 한다.
도 9는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1200)의 동작 방법은, 메모리 시스템(1000)의 기입 증폭 인자(Write Amplification Factor, WAF) 값을 확인하는 단계(S110), 상기 WAF 값을 대기 방지 임계값과 비교하는 단계(S130) 및 상기 비교 결과에 기초하여, 메모리 시스템(1000)의 대기 상태(standby state) 진입을 제어하는 단계(S150)를 포함한다.
단계(S110)에서, 도 8에 도시된 대기 상태 제어부(1221)는 WAF 저장부(1211)에 저장된 현재 WAF의 값을 확인할 것이다. 한편, 단계(S130)에서, 대기 상태 제어부(1221)는 단계(S110)에서 확인된 WAF의 값을 미리 결정된 대기 방지 임계값과 비교한다. 상기 대기 방지 임계값은, 대기 방지 모드 또는 일반 모드를 결정하기 위한 기준값으로서, 설계적인 필요에 따라 미리 적절히 결정될 수 있다.
이후에, 단계(S130)의 비교 결과에 기초하여, 단계(S150)에서 메모리 시스템(1000)의 대기 상태 진입을 제어한다. 보다 구체적으로, 단계(S150)에서는 메모리 시스템(1000)의 동작 모드를 결정할 것이다. 전술한 바와 같이, 동작 모드는 대기 방지 모드 및 일반 모드 중 어느 하나로 결정된다. 대기 방지 모드에서는 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)가 동작 상태(operation state)에서 대기 상태(standby state)로 전환되는 빈도가 억제되거나, 또는 아예 대기 상태로 전환되지 않는다. 이에 따라 대기 방지 모드에서는 WAF의 값이 감소할 수 있다. 따라서, 메모리 장치(1100) 및 이를 포함하는 전체적인 메모리 시스템(1000)의 사용 수명이 연장될 수 있다.
도 9에서는 단계들(S110, S130, S150)이 각각 1회 수행되고 종료되는 것으로 도시되어 있다. 실시 예에 있어서, 도 9의 단계들(S110, S130, S150)은 메모리 시스템(1000)이 동작하는 동안 주기적으로 반복 수행될 수 있음을 알 수 있을 것이다. 한편, 단계(S150)의 보다 구체적인 실시 예에 대해서는 도 10 내지 도 13을 참조하여 더욱 자세히 설명하기로 한다.
도 10은 도 9에 도시된, 메모리 시스템의 대기 상태 진입을 제어하는 단계의 일 예를 상세히 나타내는 순서도이다.
도 10을 참조하면, 도 9의 단계(S150)에서는 먼저 WAF의 값이 미리 결정된 대기 방지 기준값(WTH)보다 큰지 여부를 판단한다(S210). WAF의 값이 대기 방지 기준값(WTH)보다 큰 경우, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작하여야 한다. 이에 따라, 먼저 현재 대기 방지 모드에서 동작하고 있는지 여부를 판단한다(S220). 현재 대기 방지 모드에서 동작하고 있는 경우, 별도로 동작 모드를 변경할 필요가 없을 것이다.
한편, 단계(S220)의 판단 결과 현재 대기 방지 모드에서 동작하지 않는 경우, 이는 일반 모드에서 동작하고 있음을 의미한다. 따라서 단계(S230)로 진행하여, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 대기 방지 모드로 설정한다.
한편, 단계(S210)의 판단 결과 WAF의 값이 대기 방지 기준값(WTH)보다 작은 경우, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드 모드에서 동작하여야 한다. 이에 따라, 먼저 현재 일반 모드에서 동작하고 있는지 여부를 판단한다(S225). 현재 일반 모드에서 동작하고 있는 경우, 별도로 동작 모드를 변경할 필요가 없을 것이다.
한편, 단계(S225)의 판단 결과 현재 일반 모드에서 동작하지 않는 경우, 이는 대기 방지 모드에서 동작하고 있음을 의미한다. 따라서 단계(S235)로 진행하여, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 일반 모드로 설정한다.
도 11은 도 10의 각 단계를 설명하기 위한 그래프이다.
도 11에 도시된 그래프를 참조하면, 가로축은 시간(t)축을 의미하고, 세로축은 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF 값을 의미한다.
시간(0)부터 시간(t1)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF는 대기 방지 기준값(WTH)보다 작은 값을 갖는다. 이에 따라, 도 10의 단계들(S210, S225, S235)에 의해, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드에서 동작할 것이다. 이에 따라, 시간(0)부터 시간(t1)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 통상적인 방법에 따라 동작 상태에서 대기 상태로 전환되거나, 또는 대기 상태에서 동작 상태로 전환될 수 있다. 한편, 시간(0)부터 시간(t1)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드에서 동작하므로 WAF 값이 증가할 수 있다.
시간(t1)에서 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF는 대기 방지 기준값(WTH)보다 커지게 된다. 이에 따라, 도 10의 단계들(S210, S220, S230)에 의해, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작할 것이다. 결과적으로, 시간(t1)부터 시간(t2)의 구간 동안 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)가 대기 상태로 전환하는 것이 억제되거나 또는 아예 대기 상태로 전환하지 않을 것이다. 이에 따라, 시간(t1)부터 시간(t2)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF 값이 점차 감소할 수 있다.
마찬가지 방식으로, 시간(t2)부터 시간(t3)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드에서 동작할 수 있으며, 이에 따라 WAF 값 또한 점차 증가할 수 있다. 시간(t4) 이후 구간도 마찬가지이다.
한편, 시간(t3)부터 시간(t4)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작할 수 있으며, 이에 따라 WAF 값 또한 점차 감소할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF 값은 대기 방지 기준값(WTH) 근방에서 변화할 수 있다. 이에 따라, WAF 값이 크게 증가하는 상황을 예방하여 메모리 장치(1100) 및 이를 포함하는 메모리 시스템(1000)의 사용 수명을 개선시킬 수 있다.
다만, 도 10 및 도 11의 실시 예에 의하면, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드가 대기 방지 기준값(WTH)을 중심으로 너무 빈번하게 변경될 수 있다. 동작 모드의 잦은 변경은 메모리 컨트롤러(1200)의 동작에 부담을 줄 수 있다. 이에 따라, 이하에서는 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 보다 적게 변경하도록 하는 실시 예를 설명하기로 한다.
도 12는 도 9에 도시된, 메모리 시스템의 대기 상태 진입을 제어하는 단계의 다른 예를 상세히 나타내는 순서도이다. 도 10의 실시 예에서는 WAF의 값을 하나의 기준값인 "대기 방지 기준값(WTH)"과 비교하는 반면, 도 12의 실시 예에서는 WAF의 값을 "상부 대기 방지 기준값(WTHU)" 및 "하부 대기 방지 기준값(WTHL)"과 두 번 비교한다는 차이가 있다. 이하, 각 단계에 대해 설명하기로 한다.
도 12를 참조하면, 도 9의 단계(S150)에서는 먼저 미리 결정된 상부 대기 방지 기준값(WTHU)보다 큰지 여부를 판단한다(S310). WAF의 값이 상부 대기 방지 기준값(WTHU)보다 큰 경우, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작하여야 한다. 이에 따라, 먼저 현재 대기 방지 모드에서 동작하고 있는지 여부를 판단한다(S320). 현재 대기 방지 모드에서 동작하고 있는 경우, 별도로 동작 모드를 변경할 필요가 없을 것이다.
한편, 단계(S320)의 판단 결과 현재 대기 방지 모드에서 동작하지 않는 경우, 이는 일반 모드에서 동작하고 있음을 의미한다. 따라서 단계(S330)로 진행하여, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 대기 방지 모드로 설정한다.
한편, 단계(S310)의 판단 결과 WAF의 값이 상부 대기 방지 기준값(WTHU)보다 작은 경우, WAF의 값이 이번에는 하부 대기 방지 기준값(WTHL)보다 작은지 여부를 판단한다(S315). WAF의 값이 하부 대기 방지 기준값(WTHL)보다 작은 경우, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드 모드에서 동작하여야 한다. 이에 따라, 먼저 현재 일반 모드에서 동작하고 있는지 여부를 판단한다(S325). 현재 일반 모드에서 동작하고 있는 경우, 별도로 동작 모드를 변경할 필요가 없을 것이다.
한편, 단계(S325)의 판단 결과 현재 일반 모드에서 동작하지 않는 경우, 이는 대기 방지 모드에서 동작하고 있음을 의미한다. 따라서 단계(S335)로 진행하여, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 일반 모드로 설정한다.
단계(S315)의 판단 결과 WAF의 값이 하부 대기 방지 기준값(WTHL)보다 작지 않은 경우, 이는 WAF가 상부 대기 방지 기준값(WTHU)과 하부 대기 방지 기준값(WTHL) 사이의 값을 갖는 것을 의미한다. 상기 상부 대기 방지 기준값(WTHU)과 하부 대기 방지 기준값(WTHL) 사이의 범위에서는 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)의 동작 모드를 변경하지 않는다.
도 13은 도 12의 각 단계를 설명하기 위한 그래프이다.
도 13에 도시된 그래프를 참조하면, 가로축은 시간(t)축을 의미하고, 세로축은 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF 값을 의미한다.
시간(0)부터 시간(t5)까지의 구간 동안, 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드에서 동작하며, 따라서 WAF는 증가할 것이다. WAF가 상부 대기 방지 기준값(WTHU)보다 작고 하부 대기 방지 기준값(WTHL)보다 큰 구간에서도 동작 모드는 변경되지 않는다.
한편, 시간(t5) 이후에 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF는 상부 대기 방지 기준값(WTHU)보다 크며, 대기 방지 모드에서 동작하게 된다. 이에 따라 WAF가 점차 감소한다. WAF가 상부 대기 방지 기준값(WTHU)보다 작아지더라도, WAF가 하부 대기 방지 기준값(WTHL)보다 작아지기 전까지는 동작 모드를 유지한다. 따라서 시간(t5)부터 시간(t6)까지 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작한다.
한편, 시간(t6) 이후에 메모리 시스템(1000) 및/또는 메모리 장치(1100)의 WAF는 하부 대기 방지 기준값(WTHL)보다 크며, 대기 방지 모드에서 동작하게 된다. 이에 따라 WAF가 점차 증가한다. WAF가 하부 대기 방지 기준값(WTHU)보다 커지더라도, WAF가 상부 대기 방지 기준값(WTHU)보다 커지기 전까지는 동작 모드를 유지한다. 따라서 시간(t6)부터 시간(t7)까지 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 일반 모드에서 동작한다.
이와 같은 방식으로, 시간(t7)부터 시간(t8)까지 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)는 대기 방지 모드에서 동작하고, 시간(t8) 이후에는 일반 모드에서 동작함을 알 수 있을 것이다.
도 11 및 도 13을 비교하면, 도 11의 경우 대기 방지 기준값(WTH)을 기준으로 동작 모드가 빈번하게 변경될 수 있는 반면에, 도 13의 경우 상부 및 하부 대기 방지 기준값들(WTHU, WTHL)을 기준으로 동작 모드가 보다 덜 빈번하게 변경될 수 있음을 알 수 있을 것이다.
도 14a 및 도 14b는 대기 방지 모드 및 일반 모드에서 메모리 컨트롤러의 동작 방법의 예시적인 실시 예들을 각각 나타내는 순서도이다. 도 14a 및 도 14b는 메모리 시스템(1000) 또는 메모리 컨트롤러(1200)에 전력을 공급하는 전원(예: 배터리)의 잔여 전력량에 기초하여 대기 상태의 진입 여부를 결정하는 실시 예가 도시되어 있다. 한편, 도 14a는 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 대기 방지 모드에서 동작하는 실시 예를 도시하며, 도 14b는 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 일반 모드에서 동작하는 실시 예를 도시한다.
도 14a의 단계(S410)를 참조하면, 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 대기 방지 모드에서 동작할 것으로 결정되며, 이에 따라 대기 상태(standby state) 진입을 결정하기 위한 잔여 전력량 레벨을 제1 레벨에서 제2 레벨로 변경한다. 상기 잔여 전력량 레벨은 메모리 시스템(1000) 또는 메모리 컨트롤러(1200)에 전력을 공급하는 전원, 예를 들면 배터리에 남아 있는 전력량과 비교하기 위한 레벨을 의미할 수 있다.
단계(S420)에서 배터리의 잔여 전력량이 상기 제2 레벨보다 작은지 여부를 판단한다. 배터리의 잔여 전력량 레벨이 제2 레벨보다 작은 경우 메모리 시스템(1000)이 대기 상태인지 여부를 판단한다(S430). 대기 상태인 경우 상태를 변경하지 않으며, 대기 상태가 아닌 경우(즉 동작 상태) 대기 상태에 진입한다(S440).
한편, 단계(S420)의 판단 결과 배터리의 잔여 전력량 레벨이 제2 레벨보다 크거나 같은 경우 메모리 시스템(1000)이 동작 상태인지 여부를 판단한다(S435). 동작 상태인 경우 상태를 변경하지 않으며, 동작 상태가 아닌 경우(즉 대기 상태) 동작 상태에 진입한다(S445).
도 14a를 참조하면, 메모리 시스템(1000)과 연결된 전원(예: 배터리)의 잔여 전력량이 제2 레벨보다 낮아지는 경우 대기 상태로 진입하고, 제2 레벨보다 큰 경우에는 동작 상태로 진입함을 알 수 있다.
한편, 도 14b의 단계(S510)를 참조하면, 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 일반 모드에서 동작할 것으로 결정되며, 이에 따라 대기 상태(standby state) 진입을 결정하기 위한 잔여 전력량 레벨을 제2 레벨에서 제1 레벨로 변경한다. 단계(S520)에서 배터리의 잔여 전력량이 상기 제1 레벨보다 작은지 여부를 판단한다. 배터리의 잔여 전력량이 제1 레벨보다 작은 경우 메모리 시스템(1000)이 대기 상태인지 여부를 판단한다(S530). 대기 상태인 경우 상태를 변경하지 않으며, 대기 상태가 아닌 경우(즉 동작 상태) 대기 상태에 진입한다(S540).
한편, 단계(S520)의 판단 결과 배터리의 잔여 전력량이 제1 레벨보다 큰 경우 메모리 시스템(1000)이 동작 상태인지 여부를 판단한다(S535). 동작 상태인 경우 상태를 변경하지 않으며, 동작 상태가 아닌 경우(즉 대기 상태) 동작 상태에 진입한다(S545).
도 14b를 참조하면, 메모리 시스템(1000)과 연결된 전원의 잔여 전력량이 제1 레벨보다 낮아지는 경우 대기 상태로 진입하고, 제1 레벨보다 큰 경우에는 동작 상태로 진입함을 알 수 있다.
도 14a 및 도 14b를 함께 참조하면, 상기 제1 레벨의 값은 상기 제2 레벨의 값보다 클 수 있다. 이에 따라, 도 14a의 경우, 제1 레벨보다 낮은 제2 레벨보다 배터리의 잔여 전력량이 낮은 경우 대기 상태에 진입한다. 반면 도 14b의 경우, 제2 레벨보다 높은 제1 레벨보다 배터리의 잔여 전력량이 낮은 경우 대기 상태에 진입한다. 도 14b와 비교하여 볼 때, 도 14a의 실시 예에서 대기 상태에 진입하는 빈도가 낮음을 알 수 있다. 이와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 대기 방지 모드(도 14a)에서는 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)가 대기 상태로 전환되는 빈도가 낮아진다. 이에 따라 WAF가 낮아지며 메모리 장치(1100) 및 이를 포함하는 메모리 시스템(1000)의 사용 수명이 연장될 수 있다.
도 15a 및 도 15b는 대기 방지 모드 및 일반 모드에서 메모리 컨트롤러의 동작 방법의 다른 예시적인 실시 예들을 각각 나타내는 순서도이다.
도 15a 및 도 15b는 메모리 시스템(1000)이 호스트로부터 마지막으로 커맨드를 수신한 때로부터 계산된 기간인 시스템의 대기 기간에 기초하여 대기 상태의 진입 여부를 결정하는 실시 예가 도시되어 있다. 한편, 도 15a는 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 대기 방지 모드에서 동작하는 실시 예를 도시하며, 도 15b는 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 일반 모드에서 동작하는 실시 예를 도시한다.
도 15a의 단계(S610)를 참조하면, 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 대기 방지 모드에서 동작할 것으로 결정되며, 이에 따라 대기 상태(standby state) 진입을 결정하기 위한 커맨드 대기 기간을 제1 기간에서 제2 기간으로 변경한다.
단계(S620)에서 메모리 시스템(1000)의 대기 기간, 즉 호스트로부터 마지막으로 커맨드를 수신한 때로부터 현재까지의 기간이 제2 기간보다 긴지 여부를 판단한다. 시스템의 대기 기간이 제2 기간보다 긴 경우 메모리 시스템(1000)이 대기 상태인지 여부를 판단한다(S630). 대기 상태인 경우 상태를 변경하지 않으며, 대기 상태가 아닌 경우(즉 동작 상태) 대기 상태에 진입한다(S640).
한편, 단계(S620)의 판단 결과 시스템의 대기 기간이 제2 기간보다 길지 않은 경우 메모리 시스템(1000)이 동작 상태인지 여부를 판단한다(S635). 동작 상태인 경우 상태를 변경하지 않으며, 동작 상태가 아닌 경우(즉 대기 상태) 동작 상태에 진입한다(S645).
도 15a를 참조하면, 메모리 시스템(1000)의 대기 기간이 제2 기간보다 긴 경우 대기 상태로 진입하고, 제2 기간보다 짧은 경우에는 동작 상태로 진입함을 알 수 있다.
한편, 도 15b의 단계(S710)를 참조하면, 메모리 시스템(1000) 및 메모리 컨트롤러(1200)가 일반 모드에서 동작할 것으로 결정되며, 이에 따라 대기 상태(standby state) 진입을 결정하기 위한 커맨드 대기 기간을 제2 기간에서 제1 기간으로 변경한다.
단계(S720)에서 메모리 시스템(1000)의 대기 기간, 즉 호스트로부터 마지막으로 커맨드를 수신한 때로부터 현재까지의 기간이 제1 기간보다 긴지 여부를 판단한다. 시스템의 대기 기간이 제1 기간보다 긴 경우 메모리 시스템(1000)이 대기 상태인지 여부를 판단한다(S730). 대기 상태인 경우 상태를 변경하지 않으며, 대기 상태가 아닌 경우(즉 동작 상태) 대기 상태에 진입한다(S740).
한편, 단계(S720)의 판단 결과 시스템의 대기 기간이 제1 기간보다 길지 않은 경우 메모리 시스템(1000)이 동작 상태인지 여부를 판단한다(S735). 동작 상태인 경우 상태를 변경하지 않으며, 동작 상태가 아닌 경우(즉 대기 상태) 동작 상태에 진입한다(S745).
도 15b를 참조하면, 메모리 시스템(1000)의 대기 기간이 제1 기간보다 긴 경우 대기 상태로 진입하고, 제1 기간보다 길지 않은 경우에는 동작 상태로 진입함을 알 수 있다.
도 15a 및 도 15b를 함께 참조하면, 상기 제1 기간의 값은 상기 제2 기간의 값보다 짧을 수 있다. 이에 따라, 도 15a의 경우, 제1 기간보다 긴 제2 기간보다 대기 기간이 긴 경우 대기 상태에 진입한다. 반면 도 15b의 경우, 제2 기간보다 짧은 제1 기간보다 대기 기간이 긴 경우 대기 상태에 진입한다. 도 15b와 비교하여 볼 때, 도 15a의 실시 예에서 대기 상태에 진입하는 빈도가 낮음을 알 수 있다. 이와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 대기 방지 모드(도 15a)에서는 메모리 시스템(1000) 및/또는 메모리 컨트롤러(1200)가 대기 상태로 전환되는 빈도가 낮아진다. 이에 따라 WAF가 낮아지며 메모리 장치(1100) 및 이를 포함하는 메모리 시스템(1000)의 사용 수명이 연장될 수 있다.
도 16은 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2200)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2200)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 18은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System)은 호스트(2200) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2200)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2200)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
2000: 호스트 1210: 내부 메모리
1211: WAF 저장부 1220: 중앙 처리 장치
1221: 대기 상태 제어부 1240: 호스트 인터페이스
1250: 버퍼 메모리 인터페이스 1260: 메모리 인터페이스

Claims (19)

  1. 호스트로부터 수신된 커맨드에 따라 메모리 장치를 제어하는 메모리 컨트롤러로서:
    상기 메모리 장치의 기입 증폭 인자(write amplification factor, WAF)를 저장하는 WAF 저장부; 및
    상기 WAF 저장부에 저장된 WAF의 값에 기초하여, 상기 메모리 컨트롤러의 대기 상태 진입시 버퍼 메모리에 저장된 데이터를 상기 메모리 장치에 저장하는 플러시 동작이 수행되는 것을 제한하는 대기 방지 모드를 설정하는 대기 상태 제어부를 포함하는, 메모리 컨트롤러.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 대기 상태 제어부는,
    대기 방지 임계값과 상기 WAF의 값을 비교하고, 상기 비교 결과에 기초하여 상기 메모리 컨트롤러의 대기 상태 진입 동작을 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2 항에 있어서, 상기 대기 상태 제어부는 상기 WAF의 값에 기초하여 상기 메모리 컨트롤러의 동작 모드를 일반 모드 및 상기 대기 방지 모드 중 어느 하나로 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 대기 상태 제어부는,
    상기 WAF의 값이 상기 대기 방지 임계값보다 큰 경우, 상기 메모리 컨트롤러가 상기 대기 방지 모드에 동작하도록 제어하고,
    상기 WAF의 값이 상기 대기 방지 임계값보다 작거나 같은 경우, 상기 메모리 컨트롤러가 상기 일반 모드에서 동작하도록 제어하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함하고,
    상기 대기 상태 제어부는,
    상기 메모리 컨트롤러가 일반 모드에서 동작하는 동안 상기 WAF의 값이 상기 제1 임계값보다 커지는 경우, 상기 메모리 컨트롤러의 동작 모드를 상기 대기 방지 모드로 전환하고,
    상기 메모리 컨트롤러가 대기 방지 모드에서 동작하는 동안 상기 WAF의 값이 상기 제2 임계값보다 작아지는 경우, 상기 메모리 컨트롤러의 동작 모드를 상기 일반 모드로 전환하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 일반 모드에 비하여 상기 대기 방지 모드에서 더 적은 빈도로 상기 대기 상태(standby state)에 진입하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 대기 상태 제어부는 상기 메모리 컨트롤러에 전력을 공급하는 전원의 잔여 전력량에 기초하여 상기 대기 상태의 진입 여부를 결정하고,
    상기 일반 모드에서 상기 대기 상태 제어부는 상기 전원의 잔여 전력량이 미리 결정된 제1 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하고,
    상기 대기 방지 모드에서 상기 대기 상태 제어부는 상기 전원의 잔여 전력량이 미리 결정된 제2 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하며,
    상기 제2 레벨은 상기 제1 레벨보다 작은 것을 특징으로 하는, 메모리 컨트롤러.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 대기 상태 제어부는 상기 호스트로부터 마지막으로 커맨드를 수신한 시점에서부터의 대기 기간에 기초하여 상기 대기 상태의 진입 여부를 결정하고,
    상기 일반 모드에서 상기 대기 상태 제어부는 상기 대기 기간이 미리 결정된 제1 기간보다 큰 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하고,
    상기 대기 방지 모드에서 상기 대기 상태 제어부는 상기 대기 기간이 미리 결정된 제2 기간보다 큰 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하며,
    상기 제2 기간은 상기 제1 기간보다 긴 것을 특징으로 하는, 메모리 컨트롤러.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제3 항에 있어서,
    상기 대기 방지 모드에서는 상기 대기 상태에 진입하지 않는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 적어도 하나의 메모리 장치를 포함하는 메모리 시스템의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서:
    상기 메모리 시스템의 기입 증폭 인자(WAF)를 확인하는 단계;
    상기 WAF의 값을 대기 방지 임계값과 비교하는 단계; 및
    상기 비교 결과에 기초하여, 상기 메모리 시스템의 대기 상태 진입시 버퍼 메모리에 저장된 데이터를 상기 적어도 하나의 메모리 장치에 저장하는 플러시 동작이 수행되는 것을 제한하는 대기 방지 모드를 설정하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10 항에 있어서, 상기 대기 방지 모드를 설정하는 단계에서는,
    상기 WAF의 값과 상기 대기 방지 임계값의 상대적인 크기에 기초하여 상기 메모리 시스템이 일반 모드 및 상기 대기 방지 모드 중 어느 하나에서 동작하도록 제어하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 대기 방지 모드를 설정하는 단계에서는,
    상기 WAF의 값이 상기 대기 방지 임계값보다 큰 경우, 상기 메모리 시스템이 상기 대기 방지 모드에서 동작하도록 제어하고,
    상기 WAF의 값이 상기 대기 방지 임계값보다 작거나 같은 경우, 상기 메모리 시스템이 상기 일반 모드에서 동작하도록 제어하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함하고,
    상기 대기 방지 모드를 설정하는 단계는,
    상기 메모리 시스템이 상기 일반 모드에서 동작하는 동안 상기 WAF의 값이 상기 제1 임계값보다 커지는 경우, 상기 메모리 시스템의 동작 모드를 상기 대기 방지 모드로 전환하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 대기 방지 임계값은 제1 임계값 및 상기 제1 임계값보다 작은 제2 임계값을 포함하고,
    상기 대기 방지 모드를 설정하는 단계는,
    상기 메모리 시스템이 상기 대기 방지 모드에서 동작하는 동안 상기 WAF의 값이 상기 제2 임계값보다 작아지는 경우, 상기 메모리 컨트롤러의 동작 모드를 상기 일반 모드로 전환하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 메모리 시스템은 상기 일반 모드에 비하여 상기 대기 방지 모드에서 더 적은 빈도로 상기 대기 상태에 진입하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 일반 모드에서 상기 메모리 시스템에 전력을 공급하는 전원의 잔여 전력량이 미리 결정된 제1 레벨보다 작은 경우, 상기 메모리 시스템은 상기 대기 상태에 진입하고,
    상기 대기 방지 모드에서 상기 전원의 잔여 전력량이 미리 결정된 제2 레벨보다 작은 경우 상기 대기 상태에 진입하도록 상기 메모리 컨트롤러를 제어하며,
    상기 제2 레벨은 상기 제1 레벨보다 작은 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서,
    상기 일반 모드에서, 호스트로부터 마지막으로 커맨드를 수신한 시점에서부터의 대기 기간이 미리 결정된 제1 기간보다 큰 경우, 상기 메모리 시스템은 상기 대기 상태에 진입하고,
    상기 대기 방지 모드에서, 상기 대기 기간이 미리 결정된 제2 기간보다 큰 경우, 상기 메모리 시스템은 상기 대기 상태에 진입하며,
    상기 제2 기간은 상기 제1 기간보다 긴 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 대기 방지 모드에서 상기 메모리 시스템은 상기 대기 상태에 진입하지 않는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. 메모리 장치;
    버퍼 메모리; 및
    상기 메모리 장치 및 상기 버퍼 메모리를 제어하는 메모리 컨트롤러;를 포함하되,
    상기 메모리 컨트롤러는,
    상기 메모리 장치의 기입 증폭 인자(WAF)를 식별하고, 상기 기입 증폭 인자에 기초하여 동작 상태에서 대기 상태로 전환시 상기 버퍼 메모리에 저장된 데이터를 상기 메모리 장치에 저장하는 플러시 동작이 수행되는 것을 제한하는 대기 방지 모드를 설정하는 메모리 시스템.
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