KR102507630B1

KR102507630B1 - 반도체 소자 및 이를 포함하는 반도체 소자 패키지

Info

Publication number: KR102507630B1
Application number: KR1020170168146A
Authority: KR
Inventors: 김명섭; 박주영
Original assignee: 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority date: 2017-12-08
Filing date: 2017-12-08
Publication date: 2023-03-09
Also published as: KR20190068096A

Abstract

실시예는 반도체 소자 및 반도체 소자 패키지에 관한 것이다.
실시예에 따른 발광소자는 복수의 에미터를 포함하는 발광구조물; 상기 복수의 에미터의 일측에 배치된 패드전극;를 포함하며, 상기 발광구조물은, 상기 패드전극으로부터 제1 거리에 배치된 제1 에미터; 상기 패드전극으로부터 상기 제1 거리보다 먼 제2 거리에 배치된 제2 에미터;를 포함하며, 상기 제1 에미터의 제1 크기는 상기 제2 에미터의 제2 크기보다 클 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 소자 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE PACKAGE INCLUDING THE SAME}

실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 반도체 소자, 반도체 소자 패키지 및 이를 포함하는 센서장치에 관한 것이다.

GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.

특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. 뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.

따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다.

또한, 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.

예를 들어, 종래 반도체 광원소자 기술 중에, 수직공진형 표면발광 레이저(Vertical-Cavity Surface-Emitting Laser: VCSEL)가 있는데, 이는 광 통신, 광병렬 처리, 광연결 등에 사용되고 있다. 한편, 이러한 통신용 모듈에서 사용되는 레이저 다이오드의 경우, 저전류에서 작동하기 하도록 설계되어 있다.

한편, 이러한 VCSEL을 구조광 센서 또는 LDAF(Laser Diode Autofocus) 등에 적용하게 되는 경우, 전체적인 광출력 보다는 발광 에미터(Emitter)간의 발광 균일성이 중요하다.

그런데, 종래기술에서는 패드전극으로부터 에미터들의 이격거리가 상이하고, 이에 따라 패드전극으로부터 에미터들에 인가되는 전류의 양이 상이하여 전류밀도(Current Density)가 달라져서 광 파워(Power)차이에 따라 발광량이 상이하게 나와서 에미터들 간의 발광패턴의 균일성이 저하되는 문제가 있다.

예를 들어, 도 1은 종래기술에서의 THEMOS(Thermal Emission Microscope) 분석에 따른 발열 분포 데이터이다.

종래기술에서 패드전극(P)으로부터 인접한 제1 영역(A1)은 전류밀도가 상대적으로 높아서 광 파워가 높으나, 패드전극(P)으로부터 더 멀리 이격된 제2 영역(A2)은 전류밀도가 상대적으로 낮아 광 파워가 낮게 나타난다.

이에 따라 각 에미터들로부터 렌즈(Lens)에 들어오는 광량 편차가 발생되어 이미지(Image) 왜곡이 발생하는 기술적 문제가 있다.

한편, 종래기술에서는 이러한 문제를 해결하기 위해, 패드를 에미터의 양측에 배치하는 기술이 제안되고 있으나, 이러한 기술은 패드개수 증가로 패키지 사이즈가 커지는 문제가 있으며, 와이어 개수도 증가하는 문제가 수반된다.

실시예의 기술적 과제 중의 하나는, 에미터들간의 균일한 발광파워 구현이 가능한 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하고자 함이다.

실시예에 따른 발광소자는 복수의 에미터를 포함하는 발광구조물(E); 상기 복수의 에미터의 일측에 배치된 패드전극(290);를 포함하며, 상기 발광구조물(E)은, 상기 패드전극(290)으로부터 제1 거리에 배치된 제1 에미터(E1); 상기 패드전극(290)으로부터 상기 제1 거리보다 먼 제2 거리에 배치된 제2 에미터(E2);를 포함하며, 상기 제1 에미터의 제1 크기(A1)는 상기 제2 에미터의 제2 크기(A2)보다 클 수 있다.

실시예에 따른 반도체 광소자 패키지는 상기 반도체 소자를 포함할 수 있다.

실시예에 의하면, 에미터들에 인가되는 전류밀도를 균일하게 제어하여, 에미터들간의 균일한 발광파워 구현이 가능한 반도체 소자 및 이를 포함하는 반도체 소자 패키지를 제공하는 기술적 효과가 있다.

도 1은 종래기술에서의 발열분포 데이터.
도 2는 실시예에 따른 반도체 소자의 평면도.
도 3은 실시예에 따른 반도체 소자의 단면도.
도 4는 비교예와 실시예에 따른 반도체 소자에서 어퍼처의 사이즈 데이터.
도 5는 비교예와 실시예에 따른 반도체 소자에서의 전류밀도 데이터.
도 6 내지 도 8은 실시예에 따른 반도체 소자의 제조공정 단면도.
도 9는 실시예에 따른 반도체 소자 패키지를 포함하는 이동 단말기의 사시도.

이하 상기의 과제를 해결하기 위한 구체적으로 실현할 수 있는 실시예를 첨부한 도면을 참조하여 설명한다.

실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 실시예에서 반도체 소자는 레이저 다이오드 일 수 있다. 예를 들어, 실시예에서 반도체 소자는 수직공진형 표면발광 레이저(Vertical-Cavity Surface-Emitting Laser: VCSEL)일 수 있다.

(실시예)

도 2는 실시예에 따른 반도체 소자(200)의 평면도이며, 도 3은 도 2에 도시된 실시예에 따른 반도체 소자(200)의 I-I'선을 따른 단면도이다.

도 2를 참조하면, 실시예에 따른 반도체 소자(200)는 복수의 에미터를 포함하는 발광구조물(E)와, 상기 복수의 에미터를 포함하는 발광구조물(E)의 일측에 배치된 패드전극(290)를 포함할 수 있다.

예를 들어, 상기 발광구조물(E)은 제1 에미터(E1), 제2 에미터(E2), 제3 에미터(E3) 및 제4 에미터(E4)를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 패드전극(290)과 발광구조물(E)은 제2 전극(280)에 의해 전기적으로 연결될 수 있다.

도 3을 참조하면, 실시예에 따른 반도체 소자(200)는 제1 전극(215), 제1 기판(210), 제1 반사층(220), 캐비티영역(230), 어퍼처(241a, 241b, 241c), 절연영역(242), 제2 반사층(250), 제2 전극(280), 패시베이션층(270), 패드전극(290) 중 어느 하나 이상을 포함할 수 있다. 상기 캐비티영역(230)은 활성층(미도시)과 캐비티(미도시)를 포함할 수 있으며, 이하에서 상술하기로 한다. 상기 절연영역(242)는 제1 에미터(E1)에 배치되는 제1 절연영역(242a)와, 제2 에미터(E2)에 배치되는 제2 절연영역(242b) 및 제3 에미터(E3)에 배치되는 제3 절연영역(242c)를 포함할 수 있으나 이에 한정되는 것은 아니다.

이하 도 3을 중심으로 실시예에 따른 반도체 소자(200)의 기술적 특징을 설명하기로 하며, 도 4 내지 도 5를 참조하여 주요 기술적 효과도 함께 설명하기로 한다.

<제1 기판, 제1 전극>

실시예에서 제1 기판(210)은 전도성 기판 또는 비전도성 기판일 수 있다. 전도성 기판을 사용할 경우 전기 전도도가 우수한 금속을 사용할 수 있고, 반도체 소자(200) 작동 시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열전도도가 높은 GaAs 기판, 또는 금속기판을 사용하거나 실리콘(Si) 기판 등을 사용할 수 있다.

비전도성 기판을 사용할 경우, AlN 기판이나 사파이어(Al₂O₃) 기판 또는 세라믹 계열의 기판을 사용할 수 있다.

실시예에서 제1 기판(210)의 하부에 제1 전극(215)이 배치될 수 있으며, 상기 제1 전극(215)은 도전성 재료로 단층 또는 다층으로 배치될 수 있다. 예를 들어, 상기 제1 전극(215)은 금속일 수 있고, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성되어 전기적 특성을 향상시켜 광출력을 높일 수 있다.

<제1 반사층>

제1 기판(210) 상에는 제1 반사층(220)이 배치될 수 있다.

상기 제1 반사층(220)은 제1 도전형으로 도핑될 수 있다. 예를 들어, 상기 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.

또한 상기 제1 반사층(220)은 갈륨계 화합물, 예를 들면 AlGaAs를 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제1 반사층(220)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제1 반사층(220)은 서로 다른 굴절 률을 가지는 물질로 이루어진 제1 층 및 제2 층이 교대로 적어도 1회 이상 적층된 구조일 수 있다.

제1 층과 제2 층은 AlGaAs를 포함할 수 있고, 상세하게는 Al_xGa_(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있다. 여기서, 제1 층 또 는 제2 층 내의 Al이 증가하면 각 층의 굴절률은 감소하고, Ga가 증가하면 각 층의 굴절률은 증가할 수 있다.

그리고, 제1 층 및 제2 층 각각의 두께는 λ/4n이고, λ는 캐비티영역(230)에서 발생하는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다. 여기서, λ는 650 내지 980나노미터(nm)일 수 있고, n은 각층의 굴절률일 수 있다. 이러한 구조의 제1 반사층(220)은 약 940 나노미터의 파장 영역의 광에 대하여 99.999%의 반사율을 가질 수 있다.

제1 층과 제2 층의 두께는 각각의 굴절률과 캐비티영역(230)에서 방출되는 광의 파장 λ에 따라 결정될 수 있다.

<캐비티 영역, 절연영역, 어퍼처>

실시예는 제1 반사층(220) 상에 캐비티영역(230), 절연영역(242) 및 어퍼처(241a, 241b, 241c)를 포함할 수 있다.

상기 캐비티영역(230)은 활성층(미도시) 및 상기 활성층의 하측에 배치되는 제1 캐비티(미도시), 상측에 배치되는 제2 캐비티(미도시)를 포함할 수 있다. 실시예의 캐비티 영역(230)은 제1 캐비티와 제2 캐비티를 모두 포함하거나, 둘 중의 하나만 포함할 수도 있다.

상기 캐비티영역(230)은 제1 반사층(220)과 제2 반사층(250)의 사이에 배치될 수 있다. 실시예의 캐비티영역(230)에는 활성층이 배치될 수 있으며, 상기 활성층은 단일우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.

상기 활성층은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면, AlGaInP/GaInP, AlGaAs/AlGaAs, AlGaAs/GaAs,GaAs/InGaAs 등의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.

상기 제1 캐비티와 상기 제2 캐비티는 Al_yGa_(1-y)As(0<y<1) 물질로 형성될 수 있으나 이에 한정되지 않는다.

다음으로, 실시예에서 캐비티영역(230) 상에는 절연영역(242)과 어퍼처(241a, 241b, 241c)가 배치될 수 있다.

실시예에서 캐비티 영역(230) 상에 절연영역(242)이 배치되며, 상기 절연영역(242)에 의해서 정의되는 애퍼처가 있다.

예를 들어, 제1 에미터(E1)는 제1 절연영역(242a)과 제1 어퍼처(241a)를 포함할 수 있으며, 제2에미터(E2)는 제2 절연영역(242b)과 제2 어퍼처(241b)를 포함할 수 있으며, 제3 에미터(E3)는 제3 절연영역(242c)과 제3 어퍼처(241c)를 포함할 수 있고, 제4 에미터(E4)는 제4 절연영역(미도시)과 제4 어퍼처(미도시)를 포함할 수 있다.

상기 절연영역(242)은 절연층, 예를 들어 알루미늄 산화물로 이루어져서 전류 차단층으로 작용할 수 있으며, 각 절연영역의 중앙 영역에 위치하는 각 어퍼처는 비절연층일 수 있다.

예를 들어, 제1 애퍼처(241a)는 제1 절연영역(242a)에 의해 정의될 수 있으며, 예를 들어, 제2 애퍼처(241b)는 제2 절연영역(242b)에 의해 정의될 수 있고, 제3 애퍼처(241c)는 제3 절연영역(242c)에 의해 정의될 수 있고, 제4 애퍼처는 제4 절연영역에 의해 정의될 수 있다.구체적으로, 상기 각 절연영역(242)는 알루미늄 갈륨 아세나이드(aluminum gallium arsenide)를 포함할 수 있다. 예를 들어, 절연영역(242)은 AlGaAs가 H₂O와 반응하여 가장자리가 알루미늄산화물(Al₂O₃)로 변함에 따라 절연영역(242)이 형성될 수 있고, H₂O와 반응하지 않은 중앙영역은 AlGaAs로 이루어진 각 어퍼처가 형성될 수 있다.

실시예에 의하면, 각 어퍼처(241a, 241b, 241c)를 통해 캐비티영역(230)에서 발광된 광을 상부 영역으로 방출할 수 있으며, 절연영역(242)과 비교하여 어퍼처(241a, 241b, 241c)의 광투과율이 우수할 수 있다.

다시 도 2를 참조하면, 실시예에서 상기 복수의 에미터들을 포함하는 발광구조물(E)은 상기 패드전극(290)으로부터의 거리(D)가 서로 다를 수 있다. 예를 들어, 상기 패드전극(290)으로부터의 제1 에미터(E1), 제2 에미터(E2), 제3 에미터(E3) 및 제4 에미터(E4)까지의 각각의 거리(D)는 점차 멀어질 수 있다.

앞서 기술한 바와 같이, 종래기술에서는 패드전극전극으로부터 에미터들의 이격거리가 상이한 경우, 패드전극전극으로부터 에미터들에 인가되는 전류의 양이 상이하여 전류밀도(Current Density)가 달라져서 발광양이 상이하여 발광패턴의 균일성이 저하되는 문제가 있다.

이러한 기술적 문제를 해결하기 위해, 도 3을 참조하면, 실시예에 따른 반도체 소자(200)에서 상기 복수의 에미터를 포함하는 발광구조물(E)은 상기 패드전극(290)으로부터 제1 거리에 배치된 제1 에미터(E1)와, 상기 패드전극(290)으로부터 상기 제1 거리보다 먼 제2 거리에 배치된 제2 에미터(E2)를 포함하며, 상기 제1 에미터의 제1 크기(A1)는 상기 제2 에미터의 제2 크기(A2)보다 크게 제어하여, 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

아래 표 1은 비교예와 실시예에 따른 반도체 소자에서 패드전극(290)으로부터 각 에미터 중심까지의 거리(D)에 따른 각 어퍼처의 크기 비교 데이터이며, 도 4는 비교예와 실시예에 따른 반도체 소자에서 패드전극(290)으로부터 각 에미터 중심까지의 거리(D)에 따른 각 어퍼처의 크기 비교 데이터도이다.

항목	제1 에미터	제2 에미터	제3 에미터	제4 에미터
거리(D)	300㎛	600㎛	900㎛	1,200㎛
실시예의 에미터의 크기	40.0㎛ (S1)	39.8㎛ (S2)	39.4㎛ (S3)	38.4㎛
실시예의 어퍼처 크기	12.0㎛ (A1)	11.8㎛ (A2)	11.4㎛ (A3)	10.4㎛ (A4)
비교예의 에미터의 크기	40.0㎛	40.0㎛	40.0㎛	40.0㎛
비교예의 어퍼처 크기	12.0㎛ (R1)	12.0㎛ (R2)	12.0㎛ (R3)	12.0㎛ (R4)

거리(D)는 패드전극(290)으로부터 각 에미터의 중심까지의 거리이며, 각 에미터의 어퍼처의 크기는 직경의 데이터이다. 비교예에서는 각 에미터의 어퍼처의 크기가 동일한 경우이다.

표 1과 도 4를 참조하면, 실시예에서 상기 복수의 에미터를 포함하는 발광구조물(E)은 상기 패드전극(290)으로부터 서로 다른 거리로 이격되며, 서로 다른 크기의 어퍼처를 구비하는 복수의 에미터를 포함할 수 있다.

도 3과 도 4를 참조하면, 실시예에서는 상기 패드전극(290)으로부터 인접한 제1 에미터(E1)의 제1 크기(S1)에 비해 패드전극(290)으로부터 더 이격된 제2 에미터(E2)의 제2 크기(S2)를 더 작게 제어함으로써, 제1 에미터(E1)에서의 제1 어퍼처(241a)의 제1 크기(A1)가 제2 에미터(E2)에서의 제2 어퍼처(241b)의 제2 크기(A2)에 비해 크게 형성할 수 있다. 실시예에서 크기는 직경을 의미할 수 있으나 이에 한정되는 것은 아니다.

이에 따라 패드전극(290)으로부터 더 멀리 이격된 제2 에미터(E2)에서의 제2 어퍼처(241b)의 제2 크기(A2)는 상기 패드전극(290)에 더 인접한 제1 에미터(E1)의 제1 어퍼처(241a)의 제1 크기(A1)보가 작게 형성될 수 있다. 예를 들어, 제1 에미터(E1)는 패드전극(290)으로부터 약 300㎛ 이격될 수 있으며, 제1 어퍼처(241a)의 제1 크기(A1)는 약 12.0㎛일 수 있다. 또한 제2 에미터(E2)는 패드전극(290)으로부터 약 600㎛ 이격될 수 있으며, 제2 어퍼처(241b)의 제2 크기(A2)는 약 11.8㎛일 수 있다. 또한 제3 에미터(E3)는 패드전극(290)으로부터 약 900㎛ 이격될 수 있으며, 제3 어퍼처(241c)의 제3 크기(A3)는 약 11.4㎛일 수 있다. 또한 제4 에미터(미도시)는 패드전극(290)으로부터 약 12,00㎛ 이격될 수 있으며, 제4 어퍼처(미도시)의 제4 크기는 약 10.4㎛일 수 있다.

반면, 비교예의 각 에미터(R1, R2, R3, R4)들은 패드전극으로부터 서로 다른 거리에 배치되어도 같은 크기, 예를 들어 12.0㎛ 크기의 어퍼처를 구비할 수 있다.

다음으로, 아래 표 2는 비교예와 실시예에 따른 반도체 소자에서의 패드전극(290)으로부터 각 에미터 중심까지의 거리(D)에 따른 각 에미터의 전류밀도 비교 데이터이며, 도 5는 비교예와 실시예에 따른 반도체 소자에서의 패드전극(290)으로부터 각 에미터 중심까지의 거리(D)에 따른 각 에미터에서의 전류밀도 비교 데이터도다.

항목	제1 에미터	제2 에미터	제3 에미터	제4 에미터
거리(D)	300㎛	600㎛	900㎛	1,200㎛
실시예의 전류밀도(A/cm²)	4.28 (A1)	4.34 (A2)	4.32 (A3)	4.32 (A4)
비교예의 전류밀도	4.28 (R1)	3.10 (R2)	2.85 (R3)	2.60 (R4)

도 5를 참조하면, 전류밀도(J)는 어퍼처의 면적당 인가 전류 값(A/㎛²)이므로, 상대적으로 제2 에미터(E2)에서의 제2 어퍼처(241b)의 제2 크기(A2)를 제1 에미터(E1)에서의 제1 어퍼처(241a)의 제1 크기(A1) 보다 작게 함으로써, 제2 에미터(E2)에 인가되는 전류 값이 작아져도 제1 에미터(E1)와 제2 에미터(E2)간의 전류밀도는 균일하게 제어함으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

또한 실시예에서 복수의 에미터를 포함하는 발광구조물(E)은 상기 패드전극(290)으로부터 상기 제2 거리보다 먼 제3 거리에 배치된 제3 에미터(E3)를 포함하며, 상기 제3 에미터(E3)의 제3 크기(S3)는 상기 제2 에미터(E2)의 제2 크기(S2)보다 작게 제어하여, 패드전극(290)으로부터 인접한 제2 에미터(E2)의 제2 어퍼처(241b)의 제2 크기(A2)에 비해 패드전극(290)으로부터 더 이격된 제3 에미터(E3)에서의 제3 어퍼처(241c)의 제3 크기(A3)를 작게 제어할 수 있다.

이를 통해, 상대적으로 제3 에미터(E3)에서의 제3 어퍼처(241c)의 제3 크기(A3)를 제2 에미터(E2)에서의 제2 어퍼처(241b)의 제2 크기(A2) 보다 작게 함으로써, 제2 에미터(E2)보다 제3 에미터(E3)에 인가되는 전류 값이 작아져도 제3 에미터(E3)와 제2 에미터(E2)간의 전류밀도는 균일하게 제어함으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

또한 제4 에미터(E4)에서의 제4 어퍼처의 제4 크기를 제3 에미터(E3)에서의 제3 어퍼처(241c)의 제3 크기(A3) 보다 작게 함으로써, 제4 에미터(E4)에 인가되는 전류 값이 작아져도 제4 에미터(E4)와 제3 에미터(E3)간의 전류밀도는 균일하게 제어함으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

예를 들어, 제1 에미터(E1)에서의 전류밀도(A/cm²)는 약 4.28이며, 제2 에미터(E2)에서의 전류밀도(A/cm²)는 약 4.34이며, 제3 에미터(E3)에서의 전류밀도(A/cm²)는 약 4.32이며, 제4 에미터에서의 전류밀도는 약 4.32일로 균일 할 수 있다. 이를 통해, 제1 에미터(E1)와 제2 에미터(E2)간의 전류밀도 차이는 약 1.4% 이내 범위로 제어 가능하며, 제2 에미터(E2)와 제3 에미터(E3)간의 전류밀도 차이는 약 0.46% 이내 범위로 제어 가능하며, 제3 에미터(E3)와 제4 에미터(E4)간의 전류밀도 차이는 약 0% 로 제어 가능하다.

이를 통해, 각 에미터 중에 가장 전류밀도가 높은 제2 에미터(E2)와 가장 낮은 제1 에미터(E1)간의 전류밀도 차이를 약 4% 이내, 구체적으로 약 2%, 더욱 구체적으로 약 1.4% 이내로 제어 가능함에 따라 각 에미터들 간의 전류밀도가 매우 균일하게 제어됨으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

반면, 비교예에서는 패드전극으로부터 이격됨에 따라 각 에미터의 전류밀도는 현저히 저하됨에 따라 에미터간의 파워의 격차가 크게됨에 따라 발광분포가 균일하기 어렵다.

구체적으로, 비교예에서 제1 에미터(R1)의 전류밀도는 약 4.28있는데, 제2 에미터(R2)의 전류밀도는 약 3.10로 제1 에미터(R)에 비해 약 28% 낮아 졌으며, 제3 에미터(R3)의 전류밀도는 약 2.85로 제2 에미터(R)에 비해 약 8% 낮아졌고, 제4 에미터(R4)의 전류밀도는 약 2.60로 제3 에미터(R3)에 비해 약 9% 낮아졌다.

한편, 실시예에서 각 에미터들 간의 크기 차이의 비율은 약 1.0% 내지 10.0%로 제어될 수 있다. 예를 들어, 제1 에미터(E1)의 제1 크기(S)는 약 40.0㎛인데, 인접한 제2 에미터(E2)의 제2 크기(S2)는 약 39.8㎛로 제1 에미터(E1)에 비해 약 5% 감소할 수 있다. 또한 제3 에미터(E3)의 크기는 약 39.4㎛로 제2 에미터(E2)에 비해 약 1% 감소할 수 있다. 또한, 제4 에미터(E4)의 크기는 약 38.4㎛로 제3 에미터(E3)에 비해 약 2.5% 감소할 수 있다.

실시예에서 인접한 에미터들 간의 사이즈 차이의 비율이 1.0% 미만의 경우에는 사이즈 차이가 미미하여 전류밀도가 비교예와 유사하게 차이가 많이 생길 수 있으며, 인접한 에미터들간의 사이즈 차이의 비율이 10%를 초과하는 경우, 사이즈 차이가 너무 발생함에 따라 인접한 에미터 들간의 전류밀도가 균일하지 않을 수 있다.

실시예에 의하면, 각 에미터들 간의 크기 차이의 비율을 약 1.0% 내지 10.0%로 제어함에 따라 각 에미터들 간의 전류밀도 차이를 약 2% 이내로 제어 가능함에 따라 각 에미터들 간의 전류밀도가 매우 균일하게 제어됨으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

한편, 실시예에서 각 에미터들 간의 어퍼처 사이의 차이의 비율은 약 1.0% 내지 10.0%로 제어될 수 있다. 예를 들어, 제1 애퍼처(241a)의 직경은 약 12.0㎛이며, 제2 애퍼처(241b)의 직경은 약 11.8㎛로 약 1.7% 감소할 수 있고, 제3 애퍼처(241c)의 직경은 약 11.4㎛로 제2 애퍼처(241b)의 직경에 비해 약 3.4% 감소할 수 있으며, 제4 애퍼처의 직경은 약 10.4㎛로 제3 애퍼처(241d)의 직경에 비해 약 8.8% 감소할 수 있다.

한편, 실시예에서 인접한 에미터들의 애퍼처 간의 사이즈 차이의 비율이 1.0% 미만의 경우에는 애퍼처 사이즈 차이가 미미하여 전류밀도가 비교예와 유사하게 차이가 많이 생길 수 있으며, 인접한 에미터들간의 사이즈 차이의 비율이 10%를 초과하는 경우, 애퍼처 사이즈 차이가 너무 발생함에 따라 인접한 에미터 들간의 전류밀도가 균일하지 않을 수 있다.

이에 따라 실시예에 의하면, 각 에미터들의 애퍼처 간의 크기 차이의 비율을 약 1.0% 내지 10.0%로 제어함에 따라 각 에미터들 간의 전류밀도 차이를 약 2% 이내로 제어 가능함에 따라 각 에미터들 간의 전류밀도가 매우 균일하게 제어됨으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

다음으로, 아래 표 3은 다른 실시예에 따른 반도체 소자에서 패드전극(290)으로부터 거리에 따른 애퍼처의 크기(지름) 및 전류밀도의 데이터이며, 표 4는 다른 비교예에 따른 반도체 소자에서 패드전극으로부터 거리에 따른 애퍼처의 크기(지름) 및 전류밀도의 데이터이다.

거리 (㎛)	애퍼처 지름 (㎛)	전류밀도 (kA/cm²)
0	10.0	6.37
100	9.8	6.41
200	9.6	6.45
300	9.4	6.49
400	9.2	6.52
500	9.0	6.55
600	8.8	6.58
700	8.6	6.60
800	8.4	6.62
900	8.2	6.63
1000	8.0	6.63

거리 (㎛)	애퍼처 지름 (㎛)	전류밀도 (kA/cm²)
0	10	6.37
100	10	6.16
200	10	5.94
300	10	5.73
400	10	5.52
500	10	5.31
600	10	5.10
700	10	4.88
800	10	4.67
900	10	4.46
1000	10	4.25

실시예에 의하면, 각 에미터들의 애퍼처 간의 크기 차이의 비율을 약 1.0% 내지 10.0%로 제어함에 따라 각 에미터들 간의 전류밀도 차이를 매우 균일하게 제어함으로써 에미터간 균등한 파워(Power)가 형성됨으로써 에미터 간의 발광분포를 균일하게 제어할 수 있는 기술적 효과가 있다.

<제2 반사층>

다시 도 3을 참조하면, 제2 반사층(250)은 캐비티 영역(230) 상에 배치될 수 있다.

상기 제2 반사층(250)은 갈륨계 화합물 예를 들면 AlGaAs를 포함할 수 있으며, 제2 반사층(250)은 제2 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 한편, 제1 반사층(220)이 p형 도펀트로 도핑될 수도 있고, 제2 반사층(250)이 n형 도펀트로 도핑될 수도 있다.

상기 제2 반사층(250)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제2 반사층(250)은 서로 다른 굴절률을 가지는 물질로 이루어진 제3 층(미도시) 및 제4 층(미도시)이 교대로 적어도 1회 이상 적층된 구조일 수 있다.

제3 층과 제4 층은 AlGaAs를 포함할 수 있고, 상세하게는 Al_xGa_(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있다. 여기서, Al이 증가하면 각 층의 굴절률은 감소하고, Ga가 증가하면 각 층의 굴절률은 증가할 수 있다. 그리고, 제3 층 및 제4 층 각각의 두께는 λ/4n이고, λ는 활성층에서 방출되는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다.

이러한 구조의 제2 반사층(250)은 940 나노미터의 파장 영역의 광에 대하여 99.9%의 반사율을 가질 수 있다.

상기 제2 반사층(250)은 제3 층/제4층이 교대로 적층되어 이루어질 수 있으며, 제1 반사층(220) 내에서 제1 층과 제2층의 페어(pair) 수는 제2 반사층(250) 내에서 제3 층과 제4 층의 페어 수보다 더 많을 수 있으며, 이때 상술한 바와 같이 제1 반사층(220)의 반사율은 99.999% 정도로 제2 반사층(250)의 반사율인 99.9%보다 클 수 있다. 예를 들면, 제1 반사층(220) 내에서 제1 층과 제2 층의 페어 수는 20 내지 50회일 수 있고, 제2 반사층(250) 내에서 제3 층과 제4 층의 페어 수는 10 내지 30회일 수 있다.

<패시베이션층, 제2 전극>

다음으로, 발광 구조물의 측면과 상부면 및 제1 반사층(220)의 상부면에 패시베이션층(270)이 배치될 수 있다. 패시베이션층(270)은 소자 단위로 분리된 반도체 소자(200)의 측면에도 배치되어, 반도체 소자(200)를 보호하고 절연시킬 수 있다. 패시베이션층(270)은 절연성 물질로 이루어질 수 있고, 예를 들면 질화물 또는 산화물로 이루어질 수 있다.

다음으로, 제2 전극(280)이 제2 반사층(250)과 전기적으로 연결되도록 배치될 수 있는데, 제2 전극(280)은 패시베이션층(270)의 상부로 연장되어 배치되어 외부로부터 전류를 공급받을 수 있다.

제2 전극(280)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 상기 제2 전극(280)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

<제조방법>

이하 도 6 내지 도 8을 참조하여 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.

우선, 도 6과 같이, 제1 기판(210) 상에 제1 반사층(220), 캐비티영역(230) 및 제2 반사층(250)을 포함하는 발광구조물을 형성시킨다.

상기 제1 기판(210)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼로 형성될 수 있으며, 열 전도성이 뛰어난 물질로 형성될 수 있고, 전도성 기판 또는 절연성 기판을 포함할 수 있다.

예를 들면 실시예에서는 제1 기판(210)으로 제1 반사층(220)과 동종의 GaAs 기판을 사용할 수 있다. 제1 기판(210)이 제1 반사층(220)과 동종일 때 격자 상수가 일치하여, 제1 반사층(220)에 격자 부정합 등의 결함이 발생하지 않을 수 있다.

상기 제1 반사층(220)은 서로 다른 굴절률을 가지는 물질로 이루어진 제1 층(미도시) 및 제2 층(미도시)이 교대로 적어도 1회 이상 적층된 구조일 수 있다.

상기 제1 반사층(220)은 상술한 바와 같이 DBR 구조를 가질 수 있으므로, 제1층과 제2 층의 재료인 AlGaAs가 공급되어 성장될 수 있고, 이때, Al과 Ga의 공급량을 달리하여, 상술한 바와 같이 Al_xGa_(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질의 제1 반사층(220)을 성장시킬 수 있다.

예를 들면 제1 층은 Al_0.88Ga_0.12As를 포함할 수 있으며, 제2 층은 Al_0.16Ga_0.84As로 성장될 수 있으며, 화학증착방법(CVD) 혹은 분자선 에피택시(MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 성장될 수 있다.

그리고, 제1 층 및 제2 층 각각의 두께는 λ/4n이고, λ는 활성층(230)에서 발생하는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다. 여기서, λ는 650 내지 980나노미터(nm)일 수 있고, n은 각층의 굴절률일 수 있다. 이러한 구조의 제1 반사층(220)은 약 940 나노미터의 파장 영역의 광에 대하여 99.999%의 반사율을 가질 수 있다.

다음으로, 제1 반사층(220) 상에는 캐비티영역(230)이 형성될 수 있다.

상기 캐비티영역(230)은 활성층(미도시) 및 상기 활성층의 하측에 배치되는 제1 캐비티(미도시), 상측에 배치되는 제2 캐비티(미도시)를 포함할 수 있다. 실시예의 캐비티 영역(230)은 제1 캐비티와 제2 캐비티를 모두 포함하거나, 둘 중의 하나만 포함할 수도 있다.예를 들어, 상기 캐비티영역(230)은 활성층을 포함할 수 있고, 상기 활성층은 단일우물 구조(Double Hetero Structure), 다중 우물 구조, 단일 양자 우물 구조, 다중양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.

다음으로, 캐비티 영역(230) 상에 도전층(240)이 형성될 수 있다. 상기 도전층(240)은 도전성 재료로 이루어질 수 있고, 상세하게는 제1 반사층(220) 및 제2 반사층(250)과 동일한 재료로 이루어질 수 있으나 이에 한정되는 것은 아니다. 상기 도전층(240)이 AlGaAs을 포함하는 경우, 상기 도전층(240)은 Al_xGa_(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있으며, 예를 들면 Al_0.98Ga_0.02As의 조성식을 가질 수 있다.

다음으로, 상기 도전층(240) 상에 제2 반사층(250)이 형성될 수 있다.

상기 제2 반사층(250)은 제2 도전형으로 도핑될 수 있다. 상기 제2 반사층(250)은 갈륨계 화합물 예를 들면 AlGaAs를 포함할 수 있으나 이에 한정되는 것은 아니다.

상기 제2 반사층(250)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)일 수 있다. 예를 들어, 제2 반사층(250)은 서로 다른 굴절 률을 가지는 물질로 이루어진 제3 층(미도시) 및 제4 층(미도시)이 교대로 적어도 1회 이상 적층된 구조일 수 있다.

제3 층과 제4 층은 AlGaAs를 포함할 수 있고, 상세하게는 Al_xGa_(1-x)As(0<x<1)의 조성식을 갖는 반도체 물질로 이루어질 수 있다. 여기서, 제3 층 또 는 제4 층 내의 Al이 증가하면 각 층의 굴절률은 감소하고, Ga가 증가하면 각 층의 굴절률은 증가할 수 있다.

그리고, 제3 층 및 제4 층 각각의 두께는 λ/4n이고, λ는 캐비티영역(230)에서 발생하는 광의 파장일 수 있고, n은 상술한 파장의 광에 대한 각 층의 굴절률일 수 있다. 여기서, λ는 650 내지 980나노미터(nm)일 수 있고, n은 각층의 굴절률일 수 있다. 이러한 구조의 제2 반사층(250)은 940 나노미터의 파장 영역의 광에 대하여 99.999%의 반사율을 가질 수 있다.

제3 층과 제4 층의 두께는 각각의 굴절률과 캐비티영역(230)에서 방출되는 광의 파장 λ에 따라 결정될 수 있다.

다음으로 도 7과 같이, 소정의 마스크(300)를 사용하여 발광 구조물을 메사 식각할 수 있다. 이때, 제2 반사층(250)으로부터 도전층(240)과 캐비티영역(230)까지 메사 식각될 수 있고, 제1 반사층(220)의 일부까지 메사 식각될 수도 있다. 메사 식각에서는 ICP(inductively coupled plasma) 에칭 방법으로, 주변 영역의 제2 반사층(250)으로부터 도전층(240)과 캐비티영역(230)을 제거할 수 있으며, 메사 식각 영역은 측면이 기울기를 가지고 식각될 수 있다.

실시예에서는 패드전극(290)으로부터 서로 다른 거리에 따라 이격된 제1 에미터(E1), 제2 에미터(E2), 제3 에미터의 사이즈를 달리 하기 위해, 각 에미터에 대응되는 마스크의 사이즈를 달리할 수 있다. 예를 들어, 제1 마스크(301)의 사이즈(M1)은 제2 마스크(302)의 사이즈(M2)보다 클 수 있으며, 제2 마스크(302)의 사이즈(M2)는 제3 마스크(303)의 사이즈(M3)보다 크게 제어될 수 있다.

다음으로, 도 8과 같이, 도전층(240)의 가장 자리 영역을 절연영역(242)으로 변화시킬 수 있으며, 예를 들면 습식 산화(Wet Oxidation)으로 변화시킬 수 있다.

예를 들어, 도전층의 가장 자리 영역으로부터 산소를 공급하면, 도전층의 AlGaAs가 H₂O와 반응하여 알루미늄 산화물(Al₂O₃)가 형성될 수 있다. 이때, 반응 시간 등을 조절하여, 도전층의 중앙 영역은 산소와 반응하지 않고 가장 자리영역만 산소와 반응하여 알루미늄 산화물이 형성될 수 있도록 한다. 또한 이온 주입(Ion implantation)을 통해 도전층의 가장 자리 영역을 절연영역(242)으로 변화시킬 수도 있으며 이에 한정하지 않는다. 이온 주입 시에는 300keV 이상의 에너지로 포톤(photon)이 공급될 수 있다.

상술한 반응 공정 후에, 중간층(240)의 중앙 영역은 도전성의 AlGaAs가 배치되고 가장 자리 영역에는 비도전성의 Al₂O₃가 배치될 수 있다. 중앙 영역의 AlGaAs는 캐비티영역(230)에서 방출되는 광이 상부 영역으로 진행되는 부분이므로, 상술한 바와 같이 어퍼처, 예를 들어 제1 어퍼처(241a), 제2 어퍼처(241b), 제3 어퍼처(241c)가 형성될 수 있다. 상기 제1 어퍼처(241a), 제2 어퍼처(241b), 제3 어퍼처(241c) 각각은 제1 절연영역(242a), 제2 절연영역(242b), 제3 절연영역(242c)에 의해 정의될 수 있다.

다음으로, 제2 반사층(250) 상에 제2 접촉전극이 배치될 수 있는데, 제2 접촉전극의 사이의 영역에서 제2 반사층(250)이 노출되는 영역은 상술한 어퍼처와 대응될 수 있다. 상기 제2 접촉전극은 제2 반사층(250)과 후술하는 제2 전극(280)의 접촉 특성을 향상시킬 수 있다.

다음으로, 접촉 전극 상에 배치되는 패시베이션층(270)이 배치될 수 있다.

상기 패시베이션층(270)은 폴리마이드(Polymide), 실리카(SiO₂), 또는 질화 실리콘(Si₃N₄) 중 적어도 하나를 포함할 수 있다.

다음으로, 노출된 제2 접촉 전극과 전기적으로 연결되는 제2 전극(280)이 배치될 수 있는데, 제2 전극(280)은 패시베이션층(270)의 상부로 연장되어 배치되어 외부로부터 전류를 공급받을 수 있다.

상기 제2 전극(280)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 제2 전극(280)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

또한 상기 제1 기판(210)의 아래에는 제1 전극(215)이 배치될 수 있다. 상기 제1 전극(215)의 배치 전에 소정의 그라인딩 공정 등을 통해 상기 제1 기판(210)의 저면 일부를 제거하여 방열 효율을 향상시킬 수 있다.

상기 제1 전극(215)은 도전성 재료로 이루어질 수 있고, 예를 들면 금속일 수 있다. 예를 들어, 상기 제1 전극(215)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

상술한 반도체 소자는 레이저 다이오드일 수 있으며, 2개의 반사층 내부가 공진기로 작용할 수 있다. 이때, 제1 도전형의 제1 반사층(220)과 제2 도전형의 제2 반사층(250)으로부터 전자와 정공이 활성층으로 공급되어, 캐비티영역(230)에서 방출된 광이 공진기 내부에서 반사되어 증폭되고 문턱 전류에 도달하면, 상술한 어퍼처를 통하여 외부로 방출될 수 있다.

실시예에 따른 반도체 소자에서 방출된 광은 단일 파장 및 단일 위상의 광일 수 있으며, 제1 반사층(220), 제2 반사층(250)과 캐비티영역(230)의 조성 등에 따라 단일 파장 영역이 변할 수 있다.

도 9는 실시예에 따른 반도체 소자 패키지가 적용된 이동 단말기의 사시도이다.

도 9에 도시된 바와 같이, 실시예의 이동 단말기(1500)는 후면에 제공된 카메라 모듈(1520), 플래쉬 모듈(1530), 자동 초점 장치(1510)를 포함할 수 있다. 여기서, 상기 자동 초점 장치(1510)는 발광부로서 앞서 설명된 실시 예에 따른 반도체 소자 패키지 중의 하나를 포함할 수 있다.

상기 플래쉬 모듈(1530)은 그 내부에 광을 발광하는 발광소자를 포함할 수 있다. 상기 플래쉬 모듈(1530)은 이동 단말기의 카메라 작동 또는 사용자의 제어에 의해 작동될 수 있다.

상기 카메라 모듈(1520)은 이미지 촬영 기능 및 자동 초점 기능을 포함할 수 있다. 예컨대 상기 카메라 모듈(1520)은 이미지를 이용한 자동 초점 기능을 포함할 수 있다.

상기 자동 초점 장치(1510)는 레이저를 이용한 자동 초점 기능을 포함할 수 있다. 상기 자동 초점 장치(1510)는 상기 카메라 모듈(1520)의 이미지를 이용한 자동 초점 기능이 저하되는 조건, 예컨대 10m 이하의 근접 또는 어두운 환경에서 주로 사용될 수 있다. 상기 자동 초점 장치(1510)는 수직 캐비티 표면 방출 레이저(VCSEL) 반도체 소자를 포함하는 발광부와, 포토 다이오드와 같은 빛 에너지를 전기 에너지로 변환하는 수광부를 포함할 수 있다.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

제1 전극(215), 제1 기판(210), 제1 반사층(220),
캐비티영역(230), 어퍼처(241a, 241b, 241c), 절연영역(242),
제2 반사층(250), 제2 전극(280), 패시베이션층(270), 패드전극(290)

Claims

기판;
상기 기판 상에 배치된 제1 반사층, 상기 제1 반사층 상에 배치된 제2 반사층, 상기 제1 반사층 및 상기 제2 반사층 사이에 배치된 활성층을 포함하는 복수의 에미터,
상기 활성층과 상기 제2 반사층 사이에 배치된 절연영역, 및
상기 절연영역에 의해 정의되며, 상기 활성층으로부터 발광된 광이 방출되는 어퍼처를 포함하는 발광구조물;
상기 복수의 에미터의 일측에 배치된 패드전극;을 포함하며,
상기 발광구조물은,
상기 패드전극으로부터 제1 거리에 배치된 제1 에미터;
상기 패드전극으로부터 상기 제1 거리보다 먼 제2 거리에 배치된 제2 에미터;를 포함하며,
상기 제1 에미터의 제1 어퍼처의 제1 크기는 상기 제2 에미터의 제2 어퍼처의 제2 크기보다 큰 반도체 소자.
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제 1항에 있어서,
상기 패드전극으로부터 상기 에미터의 거리가 멀어질수록 상기 어퍼처의 직경이 감소하는 반도체 소자.
제1 항에 있어서,
각각의 에미터의 전류밀도는 동일한 반도체 소자.
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제1 항에 있어서,
상기 복수의 에미터들에서 인접한 에미터들 간의 크기 차이의 비율이 1.0% 내지 10.0%인 반도체 소자.
제3 항에 있어서,
상기 복수의 에미터들에서 인접한 에미터의 애퍼처들 간의 크기 차이의 비율이 1.0% 내지 10.0%인 반도체 소자.
제1 항, 제3 항, 제4 항, 제8 항, 및 제9 항 중 어느 하나의 반도체 소자를 포함하는 반도체 소자 패키지.