KR102506571B1 - 어레이 기판, 패널, 및 이를 포함하는 표시장치 - Google Patents

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Abstract

실시 예는 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된 어레이 기판, 패널, 및 이를 포함하는 표시장치를 개시한다.

Description

어레이 기판, 패널, 및 이를 포함하는 표시장치{ARRAY SUBSTRATE, PANEL, AND DISPLAY DEVICE INCLUDING THE SAME}
실시 예는 어레이 기판, 패널, 및 이를 포함하는 표시장치에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
일반적인 액정표시장치는 발광 다이오드로부터 방출된 광과 액정의 투과율을 제어하여 컬러필터를 통과하는 빛으로 이미지 또는 영상을 표시한다. 최근에는 HD 이상의 고화질 및 대 화면의 표시장치가 요구되고 있으나, 일반적으로 주로 사용되고 있는 복잡한 구성들을 갖는 액정표시장치 및 유기 전계 표시장치는 수율 및 비용에 의해 고화질의 대화면 표시장치를 구현하기에 어려움이 있다.
실시 예는 회로 패턴이 단순화된 기판, 패널 및 표시장치를 제공할 수 있다.
실시 예는 복수의 픽셀 영역 각각에 서로 다른 컬러를 발광하는 복수의 발광소자들이 배치되는 기판, 패널 및 표시장치를 제공할 수 있다.
실시 예는 생산성 및 수율을 개선할 수 있는 기판, 패널 및 표시장치를 제공할 수 있다.
실시 예는 고해상도의 대형 표시장치를 구현할 수 있는 표시장치를 제공할 수 있다.
실시 예에 따른 어레이 기판은, 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된다.
상기 제1 내지 제3픽셀전극 중 적어도 하나는, 상기 공통배선에 수직하고 상기 제1리드전극의 중심을 통과하는 가상선을 기준으로 대칭일 수 있다.
상기 제1픽셀전극은, 상기 공통배선과 수직하고 상기 제1리드전극의 중심을 통과하는 제1가상선 및 상기 공통배선과 수평하고 상기 제1리드전극의 중심을 통과하는 제2가상선을 기준으로 대칭일 수 있다.
상기 제1 내지 제3픽셀전극은, 중앙에 배치된 제1리드전극 및 상기 제1리드전극을 둘러싸는 제2리드전극을 포함할 수 있다.
상기 제1리드전극은 원 또는 다각 형상을 가질 수 있다.
상기 제1 내지 제3픽셀전극의 제1리드전극은 상기 공통배선 상에 배치될 수 있다.
상기 제1리드전극의 중심과 상기 공통배선의 제2방향 중심은 상기 제2방향으로 이격되고, 상기 제2방향은 상기 제1방향과 수직한 방향일 수 있다.
상기 제2리드전극은 상기 공통배선을 기준으로 일측에 배치된 제2-1리드전극 및 타측에 배치된 제2-2리드전극을 포함할 수 있다.
상기 제2리드전극은 상기 공통배선을 기준으로 일측 또는 타측에 배치될 수 있다.
상기 어레이 기판은 제1절연층; 상기 제1절연층상에 배치된 제1 내지 제3구동배선; 상기 제1 내지 제3구동배선을 덮는 제2절연층; 상기 제2절연층상에 배치된 상기 복수 개의 제1 내지 제3픽셀전극 및 공통배선; 및 상기 공통배선을 덮고 상기 복수 개의 제1 내지 제3픽셀전극을 노출시키는 제3절연층을 포함할 수 있다.
상기 제1구동배선은 상기 제1픽셀전극의 제2리드전극과 전기적으로 연결되고, 제2구동배선은 상기 제2픽셀전극의 제2리드전극과 전기적으로 연결되고, 제3구동배선은 상기 제3픽셀전극의 제2리드전극과 전기적으로 연결될 수 있다.
실시 예에 따른 패널은, 어레이 기판; 및 상기 어레이 기판에 배치되는 복수 개의 발광소자를 포함하고, 상기 어레이 기판은, 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및 상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고, 상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고, 상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고, 상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치된다.
상기 발광소자는, 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광구조물; 상기 발광 구조물을 지지하는 지지 부재; 상기 지지 부재를 관통하여 상기 제1리드전극과 전기적으로 연결되는 제1전극; 및 상기 지지 부재의 관통하여 상기 제2리드전극과 전기적으로 연결되는 제2전극을 포함할 수 있다.
상기 제1전극 또는 제2전극 중 적어도 어느 하나는 강자성 물질을 포함할 수 있다.
상기 제1리드전극 또는 제2전극전극 중 적어도 어느 하나는 강자성 물질을 포함할 수 있다.
상기 발광소자는 서로 마주보는 제1면과 제2면, 및 서로 마주보는 제3면 및 제4면을 포함하는 바닥면을 포함하고, 상기 바닥면으로 노출된 제1전극 및 제2전극의 형상은 상기 바닥면의 중심을 통과하고 상기 제1면 또는 제3면 중 어느 하나의 면과 평행한 가상선을 기준으로 대칭일 수 있다.
상기 바닥면으로 노출된 제1전극의 면적은 상기 제1리드전극의 면적보다 작을 수 있다.
상기 바닥면으로 노출된 제2전극의 면적은 상기 제2리드전극의 면적보다 클 수 있다.
상기 복수 개의 발광소자는 청색 파장대의 광을 발광하는 제1발광소자, 녹색 파장대의 광을 발광하는 제2발광소자, 적색 파장대의 광을 발광하는 제3발광소자를 포함할 수 있다.
실시 예에 따르면, 복수 개의 리드전극이 공통배선을 공유하여 회로 패턴을 단순화할 수 있다.
실시 예에 따르면, 복수 개의 리드전극과 공통배선이 동일 평면상에 배치되어 기판을 박막으로 제작할 수 있다.
실시 예는 하나 또는 복수의 발광소자를 강자성(ferromagnetism)으로 기판 상에 배치할 수 있어, 발광소자의 배치 시간 및 본딩 시간을 단축할 수 있다.
실시 예는 서로 다른 컬러를 발광하는 발광소자들을 순차적으로 기판 상에 배치 및 본딩할 수 있어, 서로 다른 컬러를 발광하는 발광소자들의 배열 및 본딩 시간이 줄어들 수 있다.
실시 예는 하나의 픽셀을 복수의 발광 다이오드로 풀 컬러를 구현할 수 있다.
실시 예는 하나의 픽셀에 서로 다른 컬러를 발광하는 발광 다이오드를 서브 픽셀로 배치하여, 고휘도 및 고재현성의 표시 장치를 구현할 수 있다.
실시 예는 구성을 간소화할 수 있고, 슬림화에 유리한 장점을 갖는다.
실시 예는 생산성을 향상시킬 수 있고, 수율을 향상시킬 수 있다.
실시 예는 이미지 및 영상의 직진성이 우수한 대화면 표시장치를 구현할 수 있다.
실시 예는 색순도(color purity) 및 색재현성(color reproduction)이 우수한 표시장치를 구현할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 표시장치의 개념도이고,
도 2는 도 1의 픽셀 영역의 발광소자가 분할 구동되는 구조를 보여주는 회로도이고,
도 3은 픽셀 영역에 배치된 복수 개의 발광소자가 어레이 기판에 전기적으로 연결된 상태를 보여주는 도면이고,
도 4는 본 발명의 일 실시 예에 따른 발광소자의 개념도이고,
도 5는 발광소자의 전극 구조를 보여주는 도면이고,
도 6은 본 발명의 일 실시 예에 따른 어레이 기판을 보여주는 도면이고,
도 7a는 픽셀 영역에 복수 개의 리드전극이 배치된 상태를 보여주는 도면이고,
도 7b는 도 7a의 D부분 확대도이고,
도 8은 어레이 기판의 리드전극에 발광소자가 전기적으로 연결되는 상태를 보여주는 도면이고,
도 9는 공통배선과 리드전극의 배치 관계를 보여주는 도면이고,
도 10은 도 9의 A-A 방향 단면도이고,
도 11은 구동배선과 리드전극의 배치 관계를 보여주는 도면이고,
도 12는 도 11의 B-B 방향 단면도이고,
도 13은 본 발명의 일 실시 예에 따른 어레이 기판의 제1변형예이고,
도 14는 본 발명의 일 실시 예에 따른 어레이 기판의 제2변형예이고,
도 15는 본 발명의 일 실시 예에 따른 어레이 기판의 제3변형예이고,
도 16은 본 발명의 일 실시 예에 따른 어레이 기판의 제4변형예이고,
도 17은 본 발명의 일 실시 예에 따른 발광소자의 제1변형예이고,
도 18은 본 발명의 일 실시 예에 따른 어레이 기판의 제5변형예이고,
도 19는 본 발명의 일 실시 예에 따른 발광소자의 제2변형예이고,
도 20은 본 발명의 일 실시 예에 따른 어레이 기판의 제6변형예이고,
도 21은 본 발명의 다른 실시 예에 따른 발광소자의 도면이고,
도 22는 본 발명의 다른 실시 예에 따른 발광소자의 전극 구조를 보여주는 도면이고,
도 23은 공통배선과 제1리드전극의 전기적 연결을 보여주는 단면도이고,
도 24는 구동배선과 제2리드전극의 전기적 연결을 보여주는 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 표시장치의 개념도이다.
도 1을 참고하면, 표시장치는 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 패널(40), 픽셀영역(P)에 각각 배치되는 제1 내지 제3발광소자(100A, 100B, 100C), 공통배선(241)에 구동신호를 인가하는 제1드라이버(20), 구동배선(242)에 구동신호를 인가하는 제2드라이버(30), 및 제1드라이버(20)와 제2드라이버(30)를 제어하는 컨트롤러(50)를 포함할 수 있다.
픽셀영역(P)은 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 영역으로 정의할 수 있으며, 픽셀영역(P)은 RGB 서브 픽셀을 포함하는 개념일 수 있다. 픽셀영역(P)에는 제1 내지 제3발광소자(100A, 100B, 100C)가 배치되어 RGB 서브 픽셀 역할을 수행할 수 있다. 이하에서는 3개의 발광소자가 RGB 서브 픽셀로 기능하는 것으로 설명하나, 필요에 따라 발광소자의 개수는 조절될 수 있다.
제1발광소자(100A)는 청색 파장대의 광을 출력하는 제1서브픽셀의 역할을 수행할 수 있다. 제2발광소자(100B)는 녹색 파장대의 광을 출력하는 제2서브픽셀의 역할을 수행할 수 있다. 제3발광소자(100C)는 적색 파장대의 광을 출력하는 제3서브픽셀의 역할을 수행할 수 있다.
제2발광소자(100B)와 제3발광소자(100C)는 청색 발광다이오드 칩에 파장변환층을 배치하여 녹색광 및 적생광으로 변환할 수도 있다. 파장변환층은 형광체 또는 양자점(QD) 등을 모두 포함할 수 있다.
공통배선(241)은 제1방향(X방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다.
공통배선(241)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 공통배선(241)과 발광소자를 전기적으로 연결할 수도 있다.
제1 내지 제3구동배선(243, 244, 245)은 제2방향(Y방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다.
제1구동배선(243)은 제1발광소자(100A)와 전기적으로 연결되고, 제2구동배선(244)은 제2발광소자(100B)와 전기적으로 연결되고, 제3구동배선은 제3발광소자(100C)와 전기적으로 연결될 수 있다.
구동배선(242)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 구동배선(242)과 발광소자를 전기적으로 연결할 수도 있다.
컨트롤러(50)는 공통배선(241)과 제1 내지 제3구동배선(243, 244, 245)에 선택적으로 전원이 인가되도록 제1, 2드라이버(20, 30)에 제어신호를 출력함으로써 하나의 픽셀(P) 내의 제1 내지 제3발광소자(100A, 100B, 100C)를 개별적으로 제어할 수 있다.
표시 장치는 SD(Standard Definition)급 해상도(760ⅹ480), HD(High definition)급 해상도(1180ⅹ720), FHD(Full HD)급 해상도(1920ⅹ1080), UH(Ultra HD)급 해상도(3480ⅹ2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 제1 내지 제3발광소자(100A, 100B, 100C)는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
표시 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
어레이 기판(200)은 복수 개의 발광소자(100A, 100B, 100C)를 지지하는 지지 부재일 수 있다. 어레이 기판(200)은 단층 또는 다층의 리지드(rigid) 기판이거나 연성 기판일 수 있다. 어레이 기판(200)에는 복수 개의 리드전극이 공통배선(241)과 구동배선(242)에 전기적으로 연결될 수 있다.
도 2는 도 1의 픽셀 영역의 발광소자가 분할 구동되는 구조를 보여주는 회로도이고, 도 3은 픽셀 영역에 배치된 복수 개의 발광소자가 어레이 기판에 전기적으로 연결된 상태를 보여주는 도면이다.
도 2를 참고하면, 제1 내지 제3발광소자(100A, 100B, 100C)의 일단은 하나의 공통배선(241)에 연결되고, 타단은 각 구동배선(243, 244, 245)에 연결될 수 있다. 여기서, 공통배선(241)은 애노드 또는 캐소드일 수 있으나 이에 대해 한정하지는 않는다. 제1 내지 제3발광소자(100A, 100B, 100C)는 각 구동배선(243, 244, 245)에 인가되는 신호에 따라 개별 구동될 수 있다.
도 3을 참고하면, 제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140)은 어레이 기판(200)의 제1리드전극(211, 221, 231)과 대면하여 서로 연결되며, 제2전극(130)은 어레이 기판(200)의 제2리드전극(212, 222, 232)과 대면하여 서로 연결된다.
제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140) 및 제2전극(130)은 어레이 기판(200)의 제1리드전극(211, 221, 231) 및 제2리드전극(212, 222, 232)에 본딩될 수 있다. 본딩의 종류는 금속 본딩 또는 유테틱 본딩(Eutectic bonding)이 선택될 수 있으나 이에 한정하지 않는다.
제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극(140) 및 제2전극(130) 중 적어도 하나 또는 모두는 강자성을 띄는 물질을 갖는 전극을 포함하며, 어레이 기판(200)은 강자성을 띄는 물질을 갖는 제1리드전극(211, 221, 231) 또는 제2리드전극(212, 222, 232)을 포함할 수 있다.
여기서, 강자성(ferromagnetism)을 띄는 물질은 자기장이 가해지면, 자기장의 방향으로 강하게 자화되는 물질로서, 니켈(Ni), 철(Fe) 및 코발트(Co)를 포함할 수 있다.
이러한 구성에 의하면 어레이 기판(200)상에 복수 개의 발광소자를 놓고 자기장을 인가하면 자력에 의하여 복수 개의 발광소자가 각 리드전극에 자가 정렬(self-align)될 수 있다. 실시 예에 따르면, 발광소자의 배치 시간 및 본딩 시간을 단축할 수 있다.
예시적으로 어레이 기판(200)상에 제1발광소자(100A)를 복수 개 놓고 제1발광소자(100A)가 배치되어야 할 리드전극 부분에만 자기장을 인가하여 정렬한 후 본딩시킬 수 있다. 이후, 제2발광소자(100B)와 제3발광소자(100C)도 동일한 방법으로 정렬 및 본딩시킬 수 있다.
리드전극은 강자성 물질을 갖는 금속층을 단층으로 한 경우, 30nm 이상의 두께를 가질 수 있다. 리드전극 내에서 강자성 물질을 갖는 층(들)의 두께가 범위 이하이면 표면적 감소로 자력이 약해져 상호 끌어당기는 힘이 저하될 수 있고, 발광소자의 정렬 위치가 틀어질 수 있는 문제가 있다.
보호층(46)은 복수 개의 발광소자(100A, 100B, 100C) 사이에 배치될 수 있다. 보호층(46)은 복수 개의 발광소자(100A, 100B, 100C) 및 어레이 기판(200)의 회로 패턴을 보호할 수 있다.
보호층(46)은 솔더 레지스트와 같은 재질로 형성되거나 절연 재질로 형성될 수 있다. 보호층(46)은 SiO2, Si3N4, TiO2, Al2O3, 및 MgO 중 적어도 하나를 포함할 수 있다.
보호층(46)은 블랙 매트릭스 재질을 포함할 수 있다. 보호층(46)이 블랙 매트릭스 재질인 경우, 예컨대 카본 블랙(carbon black), 그라파이트(Graphite) 또는 폴리 피롤(poly pyrrole)로 구현될 수 있다.
투광층(47)은 발광소자로부터 방출된 광을 투과시킬 수 있다. 투광층(47)은 상면 또는 상면 및 측면들로 광이 방출될 수 있다. 여기서, 발광소자의 둘레에는 광 추출을 위해 반사 부재 예컨대, 수지물 내에 금속 화합물이 첨가된 부재가 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
투광층(47)에는 확산제와 같은 불순물이 첨가될 수 있으며, 이에 대해 한정하지는 않는다. 투광층(47)은 수지 재질 예컨대, 실리콘 또는 에폭시와 같은 투명한 재질을 포함할 수 있다. 투광층(47)은 투명한 필름으로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
도 4는 본 발명의 일 실시 예에 따른 발광소자의 개념도이고, 도 5는 발광소자의 전극 구조를 보여주는 도면이다.
전술한 제1 내지 제3발광소자의 구조는 활성층의 조성을 제외하고는 모두 동일할 수 있다. 이하에서는 제1발광소자를 기준으로 대해 설명한다.
제1발광소자(100A)는 제1도전형 반도체층(121), 활성층(122), 및 제2도전형 반도체층(123)을 포함하는 발광 구조물(120)과, 제1전극(140), 및 제2전극(130)을 포함한다.
투광성 기판(110)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 투광성 기판(110)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있다. 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.
투광성 기판(110)과 제1도전형 반도체층(121) 사이에 다른 반도체층 예컨대, 버퍼층(미도시)이 배치될 수 있으며, 이에 대해 한정하지는 않는다. 필요에 따라 투광성 기판(110)은 제거될 수도 있다.
제1도전형 반도체층(121)은 투광성 기판(110)과 활성층(122) 사이에 배치될 수 있다. 제1도전형 반도체층(121)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
제1도전형 반도체층(121)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1도전형 반도체층(121)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다.
제1도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 제1도전형 반도체층(121)은 단층 또는 다층으로 배치될 수 있다.
제1도전형 반도체층(121)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 제1도전형 반도체층(121)은 전극 접촉층이 될 수 있다.
활성층(122)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
활성층(122)은 제1도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(122)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
활성층(122)은 화합물 반도체로 구현될 수 있다. 활성층(122)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
활성층(122)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함하며, 우물층/장벽층의 페어는 2~30주기로 형성될 수 있다. 우물층/장벽층의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다.
우물층은 예컨대, InxAlyGa1-x-yN (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 장벽층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2도전형 반도체층(123)은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2도전형 반도체층(123)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, p형 도펀트가 도핑된 p형 반도체층이 될 수 있다.
제2도전형 반도체층(123)은 단층 또는 다층으로 배치될 수 있다. 제2도전형 반도체층(123)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 제2도전형 반도체층(123)은 전극 접촉층이 될 수 있다.
전극층(124)은 제2도전형 반도체층(123)과 전기적으로 연결될 수 있다. 전극층(124)은 70% 이상의 광을 반사하는 반사성 물질을 포함하며, 단층 또는 다층으로 형성될 수 있다.
전극층(124)은 Al, Ag, Pd, Rh, Pt, Ir 중 적어도 어느 하나가 선택적으로 형성될 수 있다. 전극층은 접촉층/반사층의 적층 구조를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 중 적어도 한 층과, Al, Ag, Pd, Rh, Pt, Ir 중 적어도 한 층의 적층 구조를 포함할 수 있다.
절연층(125)은 전극층(124)의 하면 및 발광 구조물(120)의 측면에 배치될 수 있다. 절연층(125)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 절연층(125)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 절연층(125)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
지지 부재(150)는 발광 구조물(120)의 하부를 지지할 수 있다. 지지 부재(150)는 절연성 재질로 형성되며, 예컨대, 실리콘 또는 에폭시와 같은 수지층일 수 있다. 다른 예로서, 절연성 재질은 페이스트 또는 절연성 잉크를 포함할 수 있다.
제1전극(140)은 지지 부재(150)를 관통하여 전극층(124)과 전기적으로 연결될 수 있다. 제1전극(140)은 전극층(124)과 접촉하는 제1오믹전극(141) 및 지지부재(150)의 외측에 배치된 제1전극패드(143) 및 제1오믹전극(141)과 제1전극패드(143)를 연결하는 연결전극(142)을 포함할 수 있다.
제2전극(130)은 지지 부재(150)를 관통하여 제1도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2전극(130)은 제1도전형 반도체층(121)과 접촉하는 제2오믹전극(131) 및 지지부재(150)의 외측에 배치된 제2전극패드(133) 및 제2오믹전극(131)과 제2전극패드(133)를 연결하는 연결전극(132)을 포함할 수 있다.
도 5를 참고하면, 발광소자의 바닥면(bottom surface)은 서로 마주보는 제1면(S1)과 제2면(S2) 및 서로 마주보는 제3면(S3) 및 제4면(S4)을 갖는 정사각형 형상일 수 있다.
바닥면상에 형성된 제1전극패드(143)와 제2전극패드(133)는 중심을 통과하는 제1가상선(A1)과 제2가상선(A2)을 기준으로 대칭인 형상을 가질 수 있다. 여기서 제1가상선(A1)은 제1면(S1)과 평행할 수 있고, 제2가상선(A2)은 제3면(S3)과 평행할 수 있다.
이러한 구조에 의하면, 발광소자를 실장시 칩이 바닥면 중심(C)을 기준으로 90도 또는 180도 회전하여도 정상적인 전극 연결이 가능해진다. 이러한 무방향성 전극구조는 발광소자를 어레이 기판(200)에 자가 정렬(self-align)시키는 경우 유리할 수 있다.
바닥면의 전체 면적 100을 기준으로, 제1전극패드(143)와 제2전극패드(133)의 면적은 60% 내지 90%, 또는 65% 내지 80%일 수 있다. 제1전극패드(143)와 제2전극패드(133)의 면적이 60%미만인 경우에는 패드의 면적이 작아져 자가 정렬을 위한 자력이 부족할 수 있으며, 90%를 초과하는 경우 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)이 좁아져 전기적으로 분리가 어려울 수 있다.
바닥면의 전체 면적 100을 기준으로 제1전극패드(143)은 20% 내지 40%일 수 있고, 바닥면의 전체 면적 100을 기준으로 제1전극패드(143)은 50% 내지 70%일 수 있다.
제1리드전극(143)의 반지름(1/2×W3)은 제2전극패드(133)의 대각선 폭(W4)의 30% 내지 60%일 수 있다. 또한, 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 제2전극패드(133)의 대각선 폭(W4)의 60% 내지 80%일 수 있다.
바닥면의 모서리에서 중심(C)을 연결한 가상선은 제2전극패드(133)의 대각선 폭(W4)과 이격 간격(d1) 및 제1리드전극(143)의 반지름(1/2×W3)의 합일 수 있다. 이때, 각 거리의 관계는 하기 관계식 1을 만족할 수 있다.
[관계식 1]
제2전극패드(133)의 대각선 폭(W4) > 이격 간격(d1) ≥ 제1리드전극(143)의 반지름(1/2×W3)
이러한 조건을 만족하면 제1전극패드(143)와 제2전극패드(133)를 전기적으로 절연시키면서 자가 정렬이 가능한 전극 면적을 확보할 수 있다.
제2전극패드(133)의 대각선 폭(W4)을 기준으로 제2전극패드(133)의 수평 폭(W5)은 20% 내지 60%일 수 있다. 여기서, 대각선 폭은 바닥면의 모서리에서 바닥면의 중심(C)을 향하는 가상선의 길이일 수 있고, 수평 폭은 어느 하나의 면(W1, W2, W3, W4)을 이등분한 지점에서 바닥면의 중심(C)을 향하는 가상선의 길이일 수 있다. 이러한 조건을 만족하는 경우 제2전극패드(133)의 모서리 부분의 면적이 커져 기판에 실장시 위치 변형을 방지할 수 있다.
예시적으로, 제1면(S1)의 폭(W1)과 제4면(S4)의 폭(W2)은 500㎛ 내지 700㎛이고, 제1전극패드(143)의 폭(W3)은 150㎛ 내지 200㎛이고, 제2전극패드(133)의 대각선 폭(W4)은 150㎛ 내지 200㎛이고 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 100㎛ 내지 150㎛일 수 있다.
또한, 제1면(S1)의 폭(W1)과 제4면(S4)의 폭(W2)은 540㎛ 내지 620㎛이고, 제1전극패드(143)의 폭(W3)은 170㎛ 내지 180㎛이고, 제2전극패드(133)의 대각선 폭(W4)은 160㎛ 내지 180㎛이고 제1전극패드(143)와 제2전극패드(133)의 이격 간격(d1)은 120㎛ 내지 130㎛일 수 있다.
도 6은 본 발명의 일 실시 예에 따른 어레이 기판을 보여주는 도면이고, 도 7a는 도 6의 픽셀영역에 리드 전극이 배치된 상태를 보여주는 도면이고, 도 7b는 도 7a의 D부분 확대도이고, 도 8은 어레이 기판의 리드전극에 발광소자가 전기적으로 연결되는 상태를 보여주는 도면이다.
도 6을 참고하면, 실시 예에 따른 어레이 기판(200)은, 복수 개의 픽셀영역(P)을 정의하는 복수 개의 공통배선(241) 및 구동배선(242), 및 복수 개의 픽셀영역(P)에 배치되는 제1 내지 제3픽셀전극(210, 220, 230)을 포함한다.
어레이 기판(200)은 예컨대, 수지 계열의 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코어(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판을 포함할 수 있다.
어레이 기판(200)은 전극 패턴을 갖는 필름을 포함할 수 있으며, 예컨대 PI(폴리 이미드) 필름, PET(폴리에틸렌텔레프탈레이트) 필름, EVA(에틸렌비닐아세테이트)필름, PEN(폴리에틸렌나프탈레이트) 필름, TAC(트라아세틸셀룰로오스)필름, PAI(폴리아마이드-이미드), PEEK(폴리에테리-에테르-케톤), 퍼플루오로알콕시(PFA), 폴리페닐렌 설파이드(PPS), 수지 필름(PE, PP, PET) 등을 포함할 수 있다.
픽셀영역(P)은 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 영역으로 정의할 수 있으며, 픽셀영역(P)은 RGB 서브 픽셀을 포함하는 개념일 수 있다. 픽셀영역(P)에는 복수 개의 발광소자가 배치되어 RGB 서브 픽셀 역할을 수행할 수 있다. 제1 내지 제3픽셀전극(210, 220, 230)은 각각 발광소자와 전기적으로 연결될 수 있다.
도 7a를 참고하면, 픽셀영역(P)은 RGB 서브 픽셀을 포함하고, 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)은 RGB 서브 픽셀에 각각 배치될 수 있다.
예시적으로, 제1픽셀전극(210)은 제1서브픽셀 영역(SP1)에 배치되고, 제2픽셀전극(220)은 제2서브픽셀 영역(SP2)에 배치되고, 제3픽셀전극(230)은 제3서브픽셀 영역(SP3)에 배치될 수 있다. 픽셀영역(P) 및 서브픽셀의 크기는 표시장치의 해상도에 따라 결정될 수 있다.
도면에서는 제3픽셀전극(230)은 제1, 제2픽셀전극(220)에 비해 하부에 배치된 것으로 도시되었으나 반드시 이에 한정하지 않는다. 예시적으로 제1픽셀전극(210)을 기준으로 제2, 제3픽셀전극(220, 230)이 하부에 배치될 수도 있고, 제1 내지 제3픽셀전극(210, 220, 230)은 일 방향으로 평행하게 배치될 수도 있다.
제1 내지 제3픽셀전극(210, 220, 230)은, 공통배선(도 6의 241) 또는 구동배선(도 6의 242)과 평행하고 서브픽셀 영역(또는 제1리드전극)의 중심을 통과하는 가상선을 기준으로 대칭이 되게 형성될 수 있다.
예시적으로, 제1픽셀전극(210)은 공통배선과 수직하고 제1서브픽셀(SP1)의 중심을 통과하는 제1가상선(A1), 및 공통배선과 평행하고 제1서브픽셀(SP1)의 중심을 통과하는 제2가상선(A2)을 기준으로 대칭되는 형상일 수 있다. 제2픽셀전극(220)은 제1픽셀전극(210)과 동일한 형상을 가질 수 있다.
제3픽셀전극(230)은 제1픽셀전극(210)은 공통배선과 수직하고 제3서브픽셀(SP3)의 중심을 통과하는 가상선(A1)을 기준으로 동일한 형상을 가질 수 있다. 그러나 반드시 이에 한정하는 것은 아니고 제3픽셀전극(230)은 제1가상선(A1)과 제2가상선(A2)에 모두 대칭이 되도록 형성될 수도 있다.
제1 내지 제3픽셀전극(210, 220, 230)은 제1리드전극(211, 221, 231) 및 제2리드전극(212, 222, 232)을 포함한다. 제1리드전극(211, 221, 231)과 제2리드전극(212, 222, 232)은 서로 이격 배치되고 이격된 영역에 절연층(254)이 형성되어 전기적으로 분리될 수 있다.
복수 개의 제1리드전극(212, 222, 232)은 각 서브픽셀 영역(SP1, SP2, SP3)의 중앙에 형성되고, 복수 개의 제2리드전극(212, 222, 232)은 각각 복수 개의 제1리드전극(212, 222, 232)을 둘러싸는 형상일 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고 제1리드전극(212, 222, 232)은 상대적으로 서브픽셀의 중앙에 형성되고 제2리드전극(212, 222, 232)은 상대적으로 서브픽셀의 외곽에 형성되는 구조이면 특별히 제한되지 않는다.
예시적으로 제1리드전극(212, 222, 232)은 원 형상을 갖고, 제2리드전극(212, 222, 232)은 제1리드전극(212, 222, 232)과 이격 영역을 제외한 나머지 영역에 전체적으로 형성될 수 있다.
이때, 제1 내지 제3픽셀전극(210, 220, 230)의 제2리드전극(212, 222, 232)은 모서리 영역의 면적이 나머지 면적보다 크게 형성될 수 있다.
일반적으로 발광소자의 전극과 기판의 리드전극을 솔더링하는 경우 의도한 위치에서 어긋나게 되는 문제(얼라인 문제)가 발생할 수 있다. 이때, 제2리드전극(212, 222, 232)의 각 모서리 부분의 면적이 커지면 각 모서리 부분에서 칩의 위치가 고정되므로 얼라인 문제를 개선할 수 있다.
이하에서는 예시적으로 제1픽셀전극(210)의 제2-2리드전극(212b)을 기준으로 설명하나 나머지 제2리드전극에도 동일하게 적용될 수 있다.
도 7b를 참고하면, 제1픽셀전극(210)의 제2-2리드전극(212b)은 2개의 모서리 영역(P1)과 그 사이에 배치된 중심영역(P2)을 포함할 수 있다. 중심영역(P2)은 제1리드전극(211)과 마주보는 영역으로 정의할 수 있고, 모서리 영역(P1)은 나머지 영역일 수 있다.
실시 예에서는 중심영역(P2)상에 형성된 곡률(R1)을 조절하여 중심영역(P2)의 면적을 조절할 수 있다. 즉, 각 모서리 영역(P1)이 중심영역(P2)의 면적보다 커지도록 곡률(R1)을 조절할 수 있다. 따라서, 중심영역(P2)상에 형성된 곡률(R1)은 제1리드전극(211)의 곡률과 상이할 수 있다.
어느 하나의 모서리 영역(P1)의 면적을 100으로 할 때, 중심영역(P2)의 면적은 10% 내지 60%일 수 있다. 중심영역(P2)의 면적이 10% 미만인 경우에는 전체 리드전극의 면적이 작아져 자가 정렬(self-align)을 하기 위한 자력이 부족할 수 있으며, 면적이 60%를 초과하는 경우 모서리 영역과의 면적차이가 줄어들어 얼라인 문제가 발생할 수 있다. 이러한 조건을 만족하는 경우, 모서리 부분의 면적이 상대적으로 커지므로 발광소자의 전극 솔더링시 위치 변형을 방지할 수 있다.
도 8을 참고하면, 발광소자의 바닥면의 형상은 픽셀전극을 포함하는 서브픽셀 영역의 형상과 대응될 수 있다. 발광소자(110)의 제1전극패드(143)의 면적은 제1리드전극(211)의 면적보다 작을 수 있다. 제1전극패드(143)와 제2전극패드(133)의 이격 거리(d1)는 제1리드전극(211)와 제2리드전극(212)의 이격 거리(d2)보다 크거나 같을 수 있다. 예시적으로 제1전극패드(143)와 제2전극패드(133)의 이격 거리(d1)는 제1리드전극(211)와 제2리드전극(212)의 이격 거리(d2)의 100% 내지 140%일 수 있다. 따라서, 본딩시 공차에 의해 제1전극패드(143)와 제2리드전극(212)이 전기적으로 연결되는 위험을 감소시킬 수 있다.
제2전극패드(133)의 면적은 제2리드전극(212)의 면적보다 클 수 있다. 후술하는 바와 같이 제2리드전극(212)은 공통배선과 절연되도록 제2-1리드전극(212a)과 제2-2리드전극(212b)으로 분리되므로 발광소자의 제2전극패드(133)의 면적보다 작을 수 있다.
도 9는 공통배선과 리드전극의 배치 관계를 보여주는 도면이고, 도 10은 도 9의 A-A 방향 단면도이고, 도 11은 구동배선과 리드전극의 배치 관계를 보여주는 도면이고, 도 12는 도 11의 B-B 방향 단면도이다.
도 9를 참고하면, 공통배선(241)은 제1방향(X방향)으로 배치된 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)의 제1리드전극들(211,221,231)을 전기적으로 연결할 수 있다. 제1리드전극(211,221,231)은 공통배선(241) 상에 배치되어 전기적으로 연결될 수 있다. 제1픽셀전극(210)과 제2픽셀전극(220)의 제2리드전극(212, 222)은 공통배선(241)을 기준으로 분리된 제2-1리드전극(212a, 222a)과 제2-2리드전극(212b, 222b)을 포함할 수 있다.
공통배선(241)은 제3픽셀전극(230)의 제1리드전극(231)과 연결되는 가지전극(241a)을 포함할 수 있다. 따라서, 제1픽셀전극(210)의 제2리드전극(212)과 제2픽셀전극(220)의 제2리드전극(222) 사이의 간격(d3)은 가지전극(241a)의 폭보다 크다.
도 10을 참고하면, 어레이 기판(200)은 제1절연층(251), 제1절연층(251)상에 배치된 제1 내지 제3구동배선(243, 244, 245), 제1 내지 제3구동배선(243, 244, 245)을 덮는 제2절연층(252), 제2절연층(252)상에 배치된 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)과 공통배선(241), 및 공통배선(241)을 덮고 복수 개의 제1 내지 제3픽셀전극(210, 220, 230)을 노출시키는 제3절연층(254)을 포함할 수 있다.
이때, 공통배선(241)은 제3절연층(254)에 의해 커버되므로 외부로 노출되지 않는다. 따라서, 공통배선(241)가 발광소자와 전기적으로 절연될 수 있다.
제1 내지 제3절연층(251, 252, 254)은 세라믹, FR계 수지 재질(예: FR-4)로 형성되거나, 필름 재질로 형성될 수 있다. 제1 내지 제3절연층(251, 252, 254)이 세라믹 재질인 경우, 방열 특성이 개선될 수 있다.
실시 예에 따르면, 제2절연층(252)에 공통배선(241), 제1리드전극(211, 221, 231), 및 제2리드전극(212, 222, 232)이 형성되므로 동일한 층에 2개의 회로패턴을 형성할 수 있으므로 박막의 기판을 제작할 수 있다. 또한, 별도의 비아홀 공정 및 관통전극을 생략할 수 있으므로 회로패턴이 단순화될 수 있다. 실시 예에 따르면 공통배선층과 리드전극층을 별도로 제작하는 종래 기술에 반해 한 개의 층을 생략할 수 있다.
도 11 및 도 12를 참고하면, 제1 내지 제3구동배선(243, 244, 245)은 제1절연층(251)상에 배치되고 관통전극(243a, 243b, 244a, 245a, 245b)에 의해 제1 내지 제3픽셀전극(210, 220, 230)의 제2리드전극(212, 222, 232)과 전기적으로 연결될 수 있다.
관통전극(243a, 243b, 244a, 245a, 245b)은 서브 절연층(253)을 관통하여 구동배선과 리드전극을 연결할 수 있다. 서브 절연층(253)은 제3절연층(254)과 동일한 층일 수도 있고 별개의 층일 수도 있다.
예시적으로 제1구동배선(243)의 제1관통전극(243a)은 제1픽셀전극의 제2-1리드전극(212a)과 연결될 수 있고, 제1구동배선(243)의 제2관통전극(243b)은 제1픽셀전극의 제2-2리드전극(212b)과 연결될 수 있다.
공통배선과 제1 내지 제3구동배선(243, 244, 245)은 하나의 절연층 양면에 배치될 수도 있다. 즉, 공통배선은 절연층의 일면에 배치되고, 제1 내지 제3구동배선(243, 244, 245)은 절연층의 타면에 배치될 수 있다. 이 경우 박막의 어레이 기판(200)을 제작할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 어레이 기판의 제1변형예이고, 도 14는 본 발명의 일 실시 예에 따른 어레이 기판의 제2변형예이다.
도 13을 참고하면, 제1리드전극(211, 221)의 중심과 공통배선(241)의 제2방향(Y방향) 중심은 제2방향(Y방향)으로 오프셋 배치되고, 제2리드전극(212a, 222a)은 공통배선(241)을 기준으로 일측 또는 타측 중 어느 하나의 위치에 배치될 수 있다. 제2방향은 공통배선(241)의 연장방향과 수직한 방향일 수 있다.
이러한 구성에 의하면, 제2리드전극(212a, 222a)과 공통배선(241)을 충분히 이격시킬 수 있다. 실시 예에 따르면, 제2리드전극(212a, 222a)과 공통배선(241)이 동일층에 형성되므로 너무 가까이 배치되면 전기적으로 간섭이 발생하는 문제가 있다. 제2리드전극(212a, 222a)과 공통배선(241)의 간격(d5)은 제1방향으로 약 100㎛ 내지 200㎛일 수 있다. 공통배선의 Y방향 폭은 100㎛ 내지 200㎛일 수 있다.
전술한 바와 같이 제2리드전극(212a, 222a)은 공통배선(241)을 기준으로 일측 또는 타측에 배치될 수 있다. 따라서, 상기 간격(d5)을 유지하기 위해 공통배선(241)은 제1리드전극(211, 221)의 중심으로부터 오프셋 배치될 수 있다.
예시적으로 제2리드전극(212a, 222a)이 공통배선(241)의 일측에 배치되면 공통배선(241)을 최대한 타측으로 오프셋 배치시킬 수 있다. 이때, 공통배선(241)의 최대 오프셋 위치는 제1리드전극(211)과의 중첩 영역이 50% 이상인 지점일 수 있다. 공통배선(241)과 제1리드전극(211)의 중첩 면적이 50%이하로 작아지면 저항이 커지는 문제가 있다.
도 14를 참고하면, 제1 내지 제3픽셀전극(210, 220, 230)이 평행하게 배치될 수 있다. 따라서, 공통배선(241)과 제2리드전극(212a, 222a, 232a)의 간격을 더욱 이격시켜 디자인할 수 있다. 또한, 별도의 가지전극을 생략할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 어레이 기판의 제3변형예이고, 도 16은 본 발명의 일 실시 예에 따른 어레이 기판의 제4변형예이다.
도 15를 참고하면, 제3픽셀전극(230)의 제2리드전극(232)은 가지전극(241a)를 기준으로 분리된 제3-1리드전극(232a) 및 제3-2리드전극(232b)을 포함할 수 있다. 따라서, 제3픽셀전극(230)도 제1가상선(A1) 및 제2가상선(A2)을 기준으로 대칭되는 형상을 가질 수도 있다.
실시 예에 따르면, 제1 내지 제3픽셀전극(210, 220, 230)이 모두 제1가상선(A1) 및 제2가상선(A2)을 기준으로 대칭되는 형상을 가질 수도 있다. 따라서, 발광소자의 위치를 고려하지 않아도 되므로 발광소자들의 배열 및 본딩 시간이 줄어들 수 있다.
도 16을 참고하면, 제1픽셀전극(210)의 제2리드전극(212)은 공통배선을 기준으로 분리되고, 제2픽셀전극(220)과 제3픽셀전극(230)의 제2리드전극(222, 232)은 제1, 제2가지전극(241a, 241b)을 기준으로 분리될 수 있다. 즉, 픽셀영역(P) 내에 제1 내지 제3픽셀전극(210, 220, 230) 배치는 특별히 제한되지 않는다.
도 17은 본 발명의 일 실시 예에 따른 발광소자의 제1변형예이고, 도 18은 본 발명의 일 실시 예에 따른 어레이 기판의 제5변형예이고, 도 19는 본 발명의 일 실시 예에 따른 발광소자의 제2변형예이고, 도 20은 본 발명의 일 실시 예에 따른 어레이 기판의 제6변형예이다.
도 17 및 도 18을 참고하면, 제1 내지 제3픽셀전극(210, 220, 230)의 형상은 발광소자의 전극 형상에 의해 다양하게 변형될 수 있다.
도 17을 참고하면, 발광소자의 제1전극패드(143a)는 중앙에 사각 형상으로 형성되고 제2전극패드(133a)는 제1전극패드(143a)를 둘러싸는 형상일 수 있다.
도 18을 참고하면, 제1 내지 제3픽셀전극(210A, 220A, 230A)은 사각 형상의 제1리드전극(211, 221, 231) 및 제1리드전극(211, 221, 231)을 둘러싸고 공통배선(241)을 기준으로 분리된 제2리드전극(212, 222, 232)을 포함할 수 있다. 도 18에 따른 픽셀전극은 도 13 내지 도 16과 같이 변형될 수도 있다.
도 19를 참고하면, 발광소자의 제1전극패드(143b)는 중앙에 형성된 원 또는 다각 형상이고, 제2전극패드(133a)는 모서리에 형성된 분할전극(133b)일 수 있다.
도 20을 참고하면, 제1 내지 제3픽셀전극(210B, 220B, 230B)은 발광소자의 전극 구조에 따라 제1리드전극(211, 221, 231)은 원 또는 다각 형상이고, 제2리드전극(212, 222, 232)은 서브픽셀의 모서리에 복수 개로 분리될 수 있다.
도 21은 본 발명의 다른 실시 예에 따른 발광소자의 도면이고, 도 22는 본 발명의 다른 실시 예에 따른 발광소자의 전극 구조를 보여주는 도면이고, 도 23은 공통배선과 제1리드전극의 전기적 연결을 보여주는 단면도이고, 도 24는 구동배선과 제2리드전극의 전기적 연결을 보여주는 단면도이다.
도 21과 도 22를 참고하면, 발광소자는 1개의 제1전극패드(143)와 2개의 제2전극패드(133)를 포함할 수 있다. 발광소자는 직사각형 형상일 수 있다. 도 21의 발광소자의 각 구성은 도 4의 구성과 동일할 수 있다.
도 23를 참고하면, 어레이 기판은 제1 내지 제3발광소자(100A, 100B, 100C)의 제1전극패드와 대응되는 제1리드전극(212, 221, 231)과 2개의 제2리드전극(212, 222, 232)을 포함할 수 있다. 제1리드전극(212, 221, 231)은 공통배선(241)상에 배치될 수 있다.
도 24를 참고하면, 제1 내지 제3구동배선(243, 244, 245)은 관통전극(243a, 243b, 245a, 245b)을 이용하여 제2리드전극과 전기적으로 연결될 수 있다.
20: 제1드라이버
30: 제2드라이버
40: 패널
50: 컨트롤러
100A: 제1발광소자
100B: 제2발광소자
100C: 제3발광소자
200: 어레이 기판
210: 제1픽셀전극
220: 제2픽셀전극
230: 제3픽셀전극

Claims (20)

  1. 복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및
    상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고,
    상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고,
    상기 각각의 공통배선은 제1방향으로 배치되어 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고,
    상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치되고,
    상기 제2리드전극은 상기 공통배선을 기준으로 일측에 배치된 제2-1리드전극 및 타측에 배치된 제2-2리드전극을 포함하고,
    상기 제2-1리드전극과 상기 제2-2리드전극은 상기 제1리드전극과 마주보는 면에 상기 제1리드전극의 곡률과 동일한 곡률을 갖는 어레이 기판.
  2. 제1항에 있어서,
    상기 제1 내지 제3픽셀전극 중 적어도 하나는,
    상기 공통배선에 수직하고 상기 제1리드전극의 중심을 통과하는 가상선을 기준으로 대칭인 어레이 기판.
  3. 제2항에 있어서,
    상기 제1픽셀전극은,
    상기 공통배선과 수직하고 상기 제1리드전극의 중심을 통과하는 제1가상선 및
    상기 공통배선과 수평하고 상기 제1리드전극의 중심을 통과하는 제2가상선을 기준으로 대칭인 어레이 기판.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1리드전극은 원 또는 다각 형상을 갖는 어레이 기판.
  6. 제1항에 있어서,
    상기 제1 내지 제3픽셀전극의 제1리드전극은 상기 공통배선 상에 배치되는 어레이 기판.
  7. 제6항에 있어서,
    상기 제1리드전극의 중심과 상기 공통배선의 제2방향 중심은 상기 제2방향으로 이격되고, 상기 제2방향은 상기 제1방향과 수직한 방향인 어레이 기판.
  8. 삭제
  9. 삭제
  10. 제1항에 있어서,
    제1절연층;
    상기 제1절연층상에 배치된 제1 내지 제3구동배선;
    상기 제1 내지 제3구동배선을 덮는 제2절연층;
    상기 제2절연층상에 배치된 상기 복수 개의 제1 내지 제3픽셀전극 및 공통배선; 및
    상기 공통배선을 덮고 상기 복수 개의 제1 내지 제3픽셀전극을 노출시키는 제3절연층을 포함하는 어레이 기판.
  11. 제10항에 있어서,
    상기 제1구동배선은 상기 제1픽셀전극의 제2리드전극과 전기적으로 연결되고, 제2구동배선은 상기 제2픽셀전극의 제2리드전극과 전기적으로 연결되고, 제3구동배선은 상기 제3픽셀전극의 제2리드전극과 전기적으로 연결되는 어레이 기판.
  12. 어레이 기판; 및
    상기 어레이 기판에 배치되는 복수 개의 발광소자를 포함하고,
    상기 어레이 기판은,
    복수 개의 픽셀 영역을 정의하는 복수 개의 공통배선 및 구동배선; 및
    상기 복수 개의 픽셀 영역에 배치되는 제1 내지 제3픽셀전극을 포함하고,
    상기 제1 내지 제3픽셀전극은 서로 전기적으로 절연된 제1리드전극 및 제2리드전극을 포함하고,
    상기 각각의 공통배선은 제1방향으로 배치된 복수 개의 제1 내지 제3픽셀전극의 제1리드전극들을 전기적으로 연결하고,
    상기 제1 내지 제3픽셀전극의 제2리드전극들은 상기 공통배선에서 이격 배치되고,
    상기 제2리드전극은 상기 공통배선을 기준으로 일측에 배치된 제2-1리드전극 및 타측에 배치된 제2-2리드전극을 포함하고,
    상기 제2-1리드전극과 상기 제2-2리드전극은 상기 제1리드전극과 마주보는 면에 상기 제1리드전극의 곡률과 동일한 곡률을 갖고,
    상기 발광소자는,
    제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광구조물;
    상기 발광구조물을 지지하는 지지 부재;
    상기 지지 부재를 관통하여 상기 제1리드전극과 전기적으로 연결되는 제1전극; 및
    상기 지지 부재의 관통하여 상기 제2리드전극과 전기적으로 연결되는 제2전극을 포함하고,
    상기 제2전극은 상기 제1전극을 둘러싸도록 배치되는 패널.

  13. 삭제
  14. 제12항에 있어서,
    상기 제1전극 또는 제2전극 중 적어도 어느 하나는 강자성 물질을 포함하는 패널.
  15. 제12항에 있어서,
    상기 제1리드전극 또는 제2전극전극 중 적어도 어느 하나는 강자성 물질을 포함하는 패널.
  16. 제12항에 있어서,
    상기 발광소자는 서로 마주보는 제1면과 제2면, 및 서로 마주보는 제3면 및 제4면을 포함하는 바닥면을 포함하고,
    상기 바닥면으로 노출된 제1전극 및 제2전극의 형상은 상기 바닥면의 중심을 통과하고 상기 제1면 또는 제3면 중 어느 하나의 면과 평행한 가상선을 기준으로 대칭인 패널.
  17. 제16항에 있어서,
    상기 바닥면으로 노출된 제1전극의 면적은 상기 제1리드전극의 면적보다 작은 패널.
  18. 제16항에 있어서,
    상기 바닥면으로 노출된 제2전극의 면적은 상기 제2리드전극의 면적보다 큰 패널.
  19. 제12항에 있어서,
    상기 복수 개의 발광소자는
    청색 파장대의 광을 발광하는 제1발광소자,
    녹색 파장대의 광을 발광하는 제2발광소자,
    적색 파장대의 광을 발광하는 제3발광소자를 포함하는 패널.
  20. 제12항에 따른 패널;
    상기 공통배선에 구동신호를 인가하는 제1드라이버;
    상기 복수 개의 구동배선에 구동신호를 인가하는 제2드라이버; 및
    상기 제1드라이버와 제2드라이버를 제어하는 컨트롤러를 포함하는 표시장치.
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