KR102505578B1 - 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 - Google Patents

박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치 Download PDF

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Abstract

본 발명에 따른 게이트 절연막은 기판 상에 구비된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 구비된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 구비된 제3 게이트 절연막, 및 상기 제3 게이트 절연막 상에 구비된 제4 게이트 절연막을 포함한다. 이때, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 콘택홀을 구비하고 있고, 상기 제2 게이트 절연막은 제1 두께를 가지는 영역 및 상기 제1 두께보다 얇은 제2 두께를 가지는 영역을 구비하고 있으며, 상기 제2 두께를 가지는 제2 게이트 절연막의 영역은 상기 콘택홀과 접하고 있다.

Description

박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치{Thin film transistor substrate and Display Device using the same}
본 발명은 디스플레이 장치에 이용되는 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 콘택홀을 용이하게 형성할 수 있는 박막 트랜지스터 기판 그를 이용한 디스플레이 장치에 관한 것이다.
박막 트랜지스터는 액정 표시 장치(Liquid Crystal Display Device) 및 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 디스플레이 장치의 스위칭 소자 또는 구동 소자로서 널리 이용되고 있다.
이와 같은 박막 트랜지스터는 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함하여 이루어진다.
이하, 도면을 참조로 종래의 박막 트래지스터에 대해서 설명하기로 한다.
도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 단면도로서, 도 1a의 I-I라인의 단면에 해당한다. 이하에서는 도 1a를 참조하여 종래의 박막 트랜지스터 기판의 평면 구조에 대해서 설명하고 이어서 도 1b를 참조하여 종래의 박막 트랜지스터 기판의 단면 구조에 대해서 설명하기로 한다.
도 1a에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은 게이트 라인(20), 데이터 라인(50), 박막 트랜지스터(T), 화소 전극(71), 및 공통 전극(72)을 포함하여 이루어진다.
상기 게이트 라인(20)은 가로 방향으로 배열되고, 상기 데이터 라인(50)은 세로 방향으로 배열된다. 서로 교차하는 상기 게이트 라인(20)과 상기 데이터 라인(50)에 의해서 화소가 정의된다. 상기 게이트 라인(20)의 끝단에는 게이트 패드(21)가 형성되어 있고, 상기 데이터 라인(50)의 끝단에는 데이터 패드(51)가 형성되어 있다. 상기 게이트 패드(21)는 제3 콘택홀(CH3)을 통해서 게이트 패드 전극과 연결되고, 상기 데이터 패드(51)는 제4 콘택홀(CH4)을 통해서 데이터 패드 전극과 연결된다.
상기 박막 트랜지스터(T)는 상기 게이트 라인(20)에 공급되는 게이트 신호에 따라 스위칭되어 상기 데이터 라인(50)으로부터 공급되는 데이터 전압을 상기 화소 전극(71)에 공급한다.
상기 화소 전극(71)과 상기 공통 전극(72)은 핑거(finger) 구조로 이루어지면서 서로 교대로 배열된다. 이와 같은 화소 전극(71)과 공통 전극(72) 사이의 전계에 의해서 액정층의 배열이 변경될 수 있다.
상기 화소 전극(71)은 제1 콘택홀(CH1)을 통해서 박막 트랜지스터(T)의 드레인 전극과 연결되고, 상기 공통 전극(72)은 제2 콘택홀(CH2)을 통해서 공통 배선(25)과 연결된다. 상기 공통 배선(25)은 상기 게이트 라인(20)과 평행하게 배열된다.
도 1b에서 알 수 있듯이, 기판(10) 상에 게이트 패드(21), 공통 배선(25), 및 게이트 전극(22)이 형성되어 있다. 상기 게이트 패드(21)는 패드 영역에 형성되어 있고, 상기 공통 배선(25)과 상기 게이트 전극(22)은 액티브 영역에 형성되어 있다.
상기 게이트 패드(21), 공통 배선(25), 및 게이트 전극(22) 상에는 제1 게이트 절연막(31)과 제2 게이트 절연막(32)이 차례로 형성되어 있다.
상기 제2 게이트 절연막(32) 상에는 액티브층(40)이 형성되어 있고, 상기 액티브층(40) 상에는 데이터 패드(51), 드레인 전극(52) 및 소스 전극(53)이 형성되어 있다. 상기 액티브층(40)은 패드 영역과 액티브 영역에 각각 형성될 수 있다. 상기 데이터 패드(51)는 상기 패드 영역의 액티브층(40) 상에 형성되고, 상기 드레인 전극(52) 및 소스 전극(53)은 상기 액티브 영역의 액티브층(40) 상에서 서로 이격되어 있다.
상기 데이터 패드(51), 드레인 전극(52) 및 소스 전극(53) 상에는 패시베이션층(60)이 형성되어 있고, 상기 패시베이션층(60) 상에는 평탄화층(65)이 형성되어 있다. 상기 평탄화층(65)은 상기 패드 영역에는 형성되지 않는다.
상기 액티브 영역의 평탄화층(65) 상에는 화소 전극(71)과 공통 전극(72)이 형성되어 있고, 상기 패드 영역의 패시베이션층(60) 상에는 게이트 패드 전극(73)과 데이터 패드 전극(74)이 형성되어 있다.
상기 화소 전극(71)은 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(52)과 연결된다. 즉, 상기 평탄화층(65)과 상기 패시베이션층(60)은 상기 드레인 전극(52)을 노출시키기 위한 제1 콘택홀(CH1)을 구비하고 있어, 상기 제1 콘택홀(CH1)을 통해서 상기 화소 전극(71)과 상기 드레인 전극(52)이 서로 연결된다.
상기 공통 전극(72)은 제2 콘택홀(CH2)을 통해서 상기 공통 배선(25)과 연결된다. 즉, 상기 제1 게이트 절연막(31), 상기 제2 게이트 절연막(32), 상기 패시베이션층(60), 및 상기 평탄화층(65)은 상기 공통 배선(25)을 노출시키기 위한 제2 콘택홀(CH2)을 구비하고 있어, 상기 제2 콘택홀(CH2)을 통해서 상기 공통 전극(72)과 상기 공통 배선(25)이 서로 연결된다.
상기 게이트 패드 전극(73)은 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(21)와 연결된다. 즉, 상기 제1 게이트 절연막(31), 상기 제2 게이트 절연막(32), 및 상기 패시베이션층(60)은 상기 게이트 패드(21)를 노출시키기 위한 제3 콘택홀(CH3)을 구비하고 있어, 상기 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(21)와 상기 게이트 패드 전극(73)이 서로 연결된다.
상기 데이터 패드 전극(74)은 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(51)와 연결된다. 즉, 상기 패시베이션층(60)은 상기 데이터 패드(51)를 노출시키기 위한 제4 콘택홀(CH4)을 구비하고 있어, 상기 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(51)와 상기 데이터 패드 전극(74)이 서로 연결된다.
이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 단점이 있다.
종래의 경우 상기 제4 콘택홀(CH4)을 제외하고 나머지 제1 내지 제3 콘택홀(CH1, CH2, CH3)을 형성하기 위해서 적어도 2층의 절연층을 식각해야 한다. 구체적으로, 상기 제2 콘택홀(CH2)을 형성하기 위해서는 두꺼운 두께의 평탄화층(65) 이외에도 패시베이션층(60)과 2층의 제1 및 제2 게이트 절연막(31, 32)과 같이 총 4층의 절연층을 식각해야 한다. 또한 상기 제3 콘택홀(CH3)을 형성하기 위해서는 패시베이션층(60)과 2층의 제1 및 제2 게이트 절연막(31, 32)과 같이 총 3층의 절연층을 식각해야 한다. 특히, COT(Color On TFT) 구조의 경우 상기 패시베이션층(60)과 상기 평탄화층(65) 사이에 컬러필터층이 추가로 형성됨에 따라 상기 제2 콘택홀(CH2)을 형성할 때 식각해야 하는 절연층의 두께가 더욱 커질 수 있다.
이와 같이 종래의 경우 상기 제2 및 제3 콘택홀(CH2, CH3)을 형성하기 위해서 3층 이상의 절연층을 식각해야 하기 때문에 식각 공정이 오래 걸리는 단점이 있고, 또한 상기 제2 및 제3 콘택홀(CH2, CH3)의 크기를 줄이는데 한계가 있어 개구율을 향상시키는데 어려움이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 콘택홀을 형성하기 위해 식각해야 하는 절연층의 수를 줄임으로써 식각 공정 시간을 단축할 수 있고 또한 콘택홀의 크기도 줄일 수 있는 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 따른 게이트 절연막은 기판 상에 구비된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 구비된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 구비된 제3 게이트 절연막, 및 상기 제3 게이트 절연막 상에 구비된 제4 게이트 절연막을 포함한다. 이때, 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 콘택홀을 구비하고 있고, 상기 제2 게이트 절연막은 제1 두께를 가지는 영역 및 상기 제1 두께보다 얇은 제2 두께를 가지는 영역을 구비하고 있으며, 상기 제2 두께를 가지는 제2 게이트 절연막의 영역은 상기 콘택홀과 접하고 있다.
본 발명은 전술한 게이트 절연막을 포함하는 박막 트랜지스터 기판을 구비한 디스플레이 장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, 복수의 층으로 적층된 게이트 절연막 중에서 일부 층의 게이트 절연막은 콘택홀 형성영역에 형성하지 않음으로써 콘택홀의 형성 공정시 시간이 단축될 수 있고 홀 크기도 줄일 수 있다. 특히, COT(Color On TFT) 구조의 경우 컬러필터층이 추가됨으로 인해서 콘택홀 형성시 식각해야 하는 절연층의 두께가 증가될 수 있는데, 본 발명의 경우 상기와 같이 일부 층의 게이트 절연막을 콘택홀 영역에 형성하지 않기 때문에 콘택홀 형성 시간이 단축되고 홀 크기도 줄일 수 있다.
또한 제1 두께의 영역과 제2 두께의 영역을 가지는 제2 게이트 절연막의 경우에 있어서 상대적으로 얇은 두께에 해당하는 제2 두께를 가지는 제2 게이트 절연막의 영역이 콘택홀과 접하고 있기 때문에, 콘택홀의 형성 공정시 시간이 단축될 수 있고 홀 크기도 줄일 수 있다.
또한, 제2 게이트 절연막을 식각 속도가 느린 물질로 형성함으로써, 상기 제2 게이트 절연막을 제1 두께에서 제2 두께로 줄이기 위해 식각 공정을 수행할 때 상기 제2 두께를 가지는 영역의 두께 편차가 줄어들어 화상 품질이 향상될 수 있다.
도 1a는 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 액티브 영역과 패드 영역을 포함하여 이루어진다.
상기 액티브 영역에는 기판(100) 상에 게이트 전극(220)과 공통 배선(250), 게이트 절연막(310, 320), 액티브층(400), 드레인 전극(520)과 소스 전극(530), 패시베이션층(610, 620), 평탄화층(650), 화소 전극(710) 및 공통 전극(720)이 형성되어 있다.
상기 패드 영역에는 기판(100) 상에 게이트 패드(210), 게이트 절연막(310, 320), 액티브층(400), 데이터 패드(510), 패시베이션층(610, 620), 게이트 패드 전극(730) 및 데이터 패드 전극(740)이 형성되어 있다.
상기 기판(100)은 유리 또는 투명한 플라스틱으로 이루어질 수 있다.
상기 패드 영역에 구비된 게이트 패드(210), 및 상기 액티브 영역에 구비된 게이트 전극(220)과 상기 공통 배선(250)은 상기 기판(100) 상에서 서로 이격되어 있다. 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)은 서로 동일한 물질로 동일한 공정을 통해 패턴 형성될 수 있다.
상기 게이트 절연막(310, 320)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250) 상에 형성되어 있다. 즉, 상기 게이트 절연막(310, 320)은 상기 패드 영역과 상기 액티브 영역에 모두 형성되어 있다.
상기 게이트 절연막(310, 320)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 상면에 형성된 제1 게이트 절연막(310) 및 상기 제1 게이트 절연막(310)의 상면에 형성된 제2 게이트 절연막(320)을 포함하여 이루어진다.
상기 제1 게이트 절연막(310)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 구성 성분, 예로서 구리(Cu)와 같은 금속 성분이 상부 방향으로 확산되는 것을 차단하는 역할을 할 수 있다. 이와 같은 제1 게이트 절연막(310)은 실리콘 질화물(SiNx)로 이루어질 수 있다.
상기 제1 게이트 절연막(310)은 제2 콘택홀(CH2)과 제3 콘택홀(CH3) 영역을 제외하고 상기 기판(100)의 전체면 상에 형성되어 있다. 다만, 상기 제1 게이트 절연막(310)의 두께는 일정하지 않다. 구체적으로, 상기 제1 게이트 절연막(310)은 제1 두께(h1)를 가지는 영역과 상기 제1 두께(h1)보다 얇은 제2 두께(h2)를 가지는 영역을 포함한다. 상기 제1 두께(h1)를 가지는 영역은 상기 액티브 영역 내에서는 박막 트랜지스터 영역, 보다 구체적으로 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 해당하고, 상기 패드 영역 내에서는 상기 데이터 패드(510)와 오버랩되는 영역에 해당한다. 상기 제2 두께(h2)를 가지는 영역은 상기 제1 두께(h1)를 가지는 영역 이외의 영역에 해당한다. 후술하는 제조 공정을 통해 알 수 있듯이, 상기 제1 게이트 절연막(310)은 상기 제1 두께(h1)를 가지도록 형성된 이후 마스크를 이용한 식각 공정을 통해 일부 영역을 식각하여 상기 제2 두께(h2)를 가지는 영역을 형성하는 공정을 통해 얻어질 수 있다.
상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)의 구성 성분이 상기 액티브층(400)으로 확산되는 것을 차단하는 역할을 할 수 있다. 구체적으로, 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)에 포함된 수소 성분이 상기 액티브 영역 내의 상기 액티브층(400)으로 확산되어 상기 액티브층(400)을 구성하는 산화물 반도체가 도체화되는 것을 방지하는 역할을 한다. 이와 같은 제2 게이트 절연막(320)은 실리콘 산화물(SiO2)로 이루어질 수 있다.
상기 제2 게이트 절연막(320)은 상기 기판(100)의 전체면 상에 형성되지 않고 상기 제1 두께(h1)를 가지는 제1 게이트 절연막(310)과 동일한 패턴으로 형성된다. 후술하는 제조 공정을 통해 알 수 있듯이, 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)의 상면에 전체적으로 형성된 이후 마스크를 이용한 식각 공정을 통해 일부 영역을 식각하여 얻어질 수 있다.
상기 액티브층(400)은 상기 액티브 영역에서 상기 제2 게이트 절연막(320) 상에 형성된다. 또한, 상기 액티브층(400)은 상기 패드 영역에서 상기 제2 게이트 절연막(320) 상에도 형성된다. 다만 상기 패드 영역에 형성된 액티브층(400)은 생략이 가능하다. 본 발명의 일 실시예에 따르면, 상기 액티브층(400), 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530)을 하프톤 마스크 또는 회절 마스크를 통해서 1회 노광공정을 동시에 패턴 형성할 수 있으며, 이 경우 공정 특성상의 이유로 상기 액티브층(400)이 상기 데이터 패드(510)의 하면에 형성된다. 다만, 본 발명의 다른 실시예에서는, 상기 액티브 영역에 하나의 마스크 공정으로 상기 액티브층(400)을 패턴 형성하고, 그 후에 다른 마스크 공정으로 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530)을 패턴 형성할 수도 있으며, 이 경우에는 상기 패드 영역에 상기 액티브층(400)이 형성되지 않을 수 있다. 상기 액티브층(400)은 산화물 반도체로 이루어질 수 있다.
상기 데이터 패드(510)는 상기 패드 영역에서 상기 액티브층(400) 상에 패턴 형성되어 있고, 상기 드레인 전극(520)과 소스 전극(530)은 상기 액티브 영역에서 상기 액티브층(400) 상에 패턴 형성되어 있다. 전술한 바와 같이 상기 패드 영역에 액티브층(400)이 형성되지 않을 경우 상기 데이터 패드(510)는 상기 제2 게이트 절연막(320)의 상면에 형성된다.
상기 패시베이션층(610, 620)은 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 형성되어 있다. 즉, 상기 패시베이션층(610, 620)은 상기 패드 영역과 상기 액티브 영역에 모두 형성되어 있다.
상기 패시베이션층(610, 620)은 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530)의 상면에 형성된 제1 패시베이션층(610) 및 상기 제1 패시베이션층(610)의 상면에 형성된 제2 패시베이션층(620)을 포함하여 이루어진다.
상기 제2 패시베이션층(620)은 외부의 수분이 액티브층(400)으로 침투하는 것을 방지하는 역할을 한다. 이와 같은 제2 패시베이션층(620)은 전술한 제1 게이트 절연막(310)과 마찬가지로 실리콘 질화물(SiNx)로 이루어질 수 있다. 상기 제1 패시베이션층(610)은 상기 제2 패시베이션층(620)에 포함된 수소 성분이 상기 액티브층(400)으로 확산되어 상기 액티브층(400)을 구성하는 산화물 반도체가 도체화되는 것을 방지하는 역할을 한다. 이와 같은 제1 패시베이션층(610)은 전술한 제2 게이트 절연막(320)과 마찬가지로 실리콘 산화물(SiO2)로 이루어질 수 있다.
상기 제1 패시베이션층(610)과 상기 제2 패시베이션층(620)은 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 제4 콘택홀(CH4) 영역을 제외하고 상기 기판(100)의 전체면 상에 형성되어 있다.
상기 평탄화층(650)은 상기 패시베이션층(610, 620) 상에 형성된다. 구체적으로, 상기 평탄화층(650)은 상기 액티브 영역에서 상기 제2 패시베이션층(620)의 상면에 형성된다. 이와 같은 평탄화층(650)은 상기 패드 영역에는 형성되지 않는다. 상기 평탄화층(650)은 짧은 시간 내에 두꺼운 두께로 형성이 가능한 포토 아크릴과 같은 유기 절연물로 이루어질 수 있다.
상기 화소 전극(710)과 상기 공통 전극(720)은 상기 액티브 영역에서 상기 평탄화층(650) 상에 형성된다. 상기 화소 전극(710)과 상기 공통 전극(720)은 각각 교대로 배열되는 핑거(finger) 구조로 이루어질 수 있다. 따라서, 상기 화소 전극(710)과 상기 공통 전극(720) 사이에서 발생하는 수평 전계에 의해서 액정층을 구동할 수 있다. 상기 화소 전극(710)과 상기 공통 전극(720)은 ITO와 같은 투명한 도전물질로 이루어질 수 있다. 특히, 상기 화소 전극(710)과 상기 공통 전극(720)은 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
상기 화소 전극(710)은 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결된다. 구체적으로 설명하면, 상기 드레인 전극(520)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)과 상기 평탄화층(650)의 소정 영역에 상기 제1 콘택홀(CH1)이 형성되어 있고, 상기 화소 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 노출되는 상기 드레인 전극(520)과 연결된다.
상기 공통 전극(720)은 제2 콘택홀(CH2)을 통해서 상기 공통 배선(250)과 연결된다. 구체적으로 설명하면, 상기 공통 배선(250)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310), 상기 패시베이션층(610, 620) 및 상기 평탄화층(650)의 소정 영역에 상기 제2 콘택홀(CH2)이 형성되어 있고, 상기 공통 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 노출되는 상기 공통 배선(250)과 연결된다. 이때, 상기 제2 콘택홀(CH2)이 형성되는 영역은 상기 제2 게이트 절연막(320)이 형성되어 있지 않고 또한 상기 제1 게이트 절연막(310)도 상대적으로 두께가 얇은 제2 두께(h2)를 가지는 영역에 해당한다. 따라서, 상기 제2 콘택홀(CH2)을 형성하는 공정 시간이 단축될 수 있고 또한 상기 제2 콘택홀(CH2)을 보다 작은 크기로 형성할 수 있다.
상기 게이트 패드 전극(730)과 상기 데이터 패드 전극(740)은 상기 패드 영역에서 상기 패시베이션층(610, 620) 상에 형성된다. 상기 게이트 패드 전극(730)과 상기 데이터 패드 전극(740)은 상기 화소 전극(710) 및 상기 공통 전극(720)과 동일한 물질로 동일한 공정을 통해 형성될 수 있다.
상기 게이트 패드 전극(730)은 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(210)와 연결된다. 구체적으로 설명하면, 상기 게이트 패드(210)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310) 및 상기 패시베이션층(610, 620)의 소정 영역에 상기 제3 콘택홀(CH3)이 형성되어 있고, 상기 게이트 패드 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 노출되는 상기 게이트 패드(210)와 연결된다. 이때, 상기 제3 콘택홀(CH3)이 형성되는 영역은 상기 제2 게이트 절연막(320)이 형성되어 있지 않고 또한 상기 제1 게이트 절연막(310)도 상대적으로 두께가 얇은 제2 두께(h2)를 가지는 영역에 해당한다. 따라서, 상기 제3 콘택홀(CH3)을 형성하는 공정 시간이 단축될 수 있고 또한 상기 제3 콘택홀(CH3)을 보다 작은 크기로 형성할 수 있다.
상기 데이터 패드 전극(740)은 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(510)와 연결된다. 구체적으로 설명하면, 상기 데이터 패드(510)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)의 소정 영역에 상기 제4 콘택홀(CH4)이 형성되어 있고, 상기 데이터 패드 전극(740)은 상기 제4 콘택홀(CH4)을 통해서 상기 노출되는 상기 데이터 패드(510)와 연결된다.
이상 설명한 도 2에 따른 박막 트랜지스터 기판은 다음과 같은 제조 방법을 통해 제조될 수 있다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단면도로서, 이는 도 2에 따른 박막 트랜지스터 기판의 제조 방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 재료 등과 같이 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 3a에서 알 수 있듯이, 기판(100) 상에 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250)을 패턴 형성한다. 그 후, 상기 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250) 상에 제1 게이트 절연막(310)을 형성한다. 그 후, 상기 제1 게이트 절연막(310) 상에 제2 게이트 절연막(320)을 형성한다.
상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)은 상기 기판(100)의 전체면 상에 형성한다
다음, 도 3b에서 알 수 있듯이, 상기 제2 게이트 절연막(320) 상에 액티브층(400), 데이터 패드(510), 드레인 전극(520), 및 소스 전극(530)을 패턴 형성하고, 상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)을 식각한다.
상기 액티브층(400), 상기 데이터 패드(510), 상기 드레인 전극(520), 및 상기 소스 전극(530)은 하프톤 마스크 또는 회절 마스크를 이용한 1회의 노광 공정으로 얻은 포토 레지스트 패턴을 식각 마스크로 이용하여 패턴 형성할 수 있다. 이 경우, 상기 포토 레지스트 패턴을 이용하여 상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)을 식각할 수 있다. 결국, 하프톤 마스크 또는 회절 마스크를 이용할 경우에는 상기 액티브층(400)의 패턴이 먼저 완성되고, 그 후에 상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)이 식각되고, 그 후 애싱 공정을 거친 후 채널 영역을 노출하기 위한 식각 공정을 통해 상기 드레인 전극(520)과 상기 소스 전극(530)의 패턴이 완성될 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 상기 액티브층(400)을 먼저 패턴 형성하고, 그 후에 상기 드레인 전극(520)과 소스 전극(530)을 패턴 형성하고, 그 후에 상기 제1 게이트 절연막(310)과 상기 제2 게이트 절연막(320)을 식각하는 것도 가능하다.
상기 제2 게이트 절연막(320)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역은 식각되지 않고 그 이외의 영역은 식각에 의해서 제거된다. 결국, 상기 제2 절연막(320)은 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 구비된다.
상기 제1 게이트 절연막(310)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역은 식각되지 않고 그 이외의 영역은 식각에 의해 두께가 줄어든다. 따라서, 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 구비된 상기 제1 게이트 절연막(310)의 두께는 상대적으로 두꺼운 제1 두께(h1)를 가지고, 그 외의 식각된 영역에 구비된 상기 제1 게이트 절연막(310)의 두께는 상대적으로 얇은 제2 두께(h2)를 가진다.
다음, 도 3c에서 알 수 있듯이, 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 제1 패시베이션층(610)을 형성하고, 상기 제1 패시베이션층(610) 상에 제2 패시베이션층(620)을 형성한다. 상기 제1 패시베이션층(610)과 상기 제2 패시베이션층(620)은 상기 기판(100)의 전체면 상에 형성한다.
다음, 도 3d에서 알 수 있듯이, 상기 제2 패시베이션층(62) 상에 평탄화층(650)을 형성하고, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 형성한다.
상기 평탄화층(650)은 액티브 영역에 패턴 형성하고 패드 영역에는 형성하지 않는다. 상기 제1 콘택홀(CH1)은 상기 드레인 전극(520)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)과 상기 평탄화층(650)의 소정 영역을 제거하여 형성한다. 상기 제2 콘택홀(CH2)은 상기 공통 배선(250)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310), 상기 패시베이션층(610, 620) 및 상기 평탄화층(650)의 소정 영역을 제거하여 형성한다. 상기 제3 콘택홀(CH3)은 상기 게이트 패드(210)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310), 및 상기 패시베이션층(610, 620)의 소정 영역을 제거하여 형성한다. 상기 제4 콘택홀(CH4)은 상기 데이터 패드(510)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)의 소정 영역을 제거하여 형성한다.
상기 평탄화층(650)을 패턴 형성할 때, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 함께 형성할 수 있다. 예를 들어, 하프톤 마스크 또는 회절 마스크를 이용하여 상기 평탄화층(650)을 패턴 형성할 경우, 애싱 공정 이전의 평탄화층(650)을 마스크로 하여 상기 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)을 형성한 후, 애싱 공정을 통해 패드 영역의 평탄화층(650)을 제거함으로써 최종적으로 액티브 영역에 구비된 평탄화층(650)의 패턴을 얻을 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 액티브 영역에 구비된 평탄화층(650)을 먼저 패턴 형성하고, 그 이후에 별도의 마스크 공정을 통해서 상기 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)을 형성하는 것도 가능하다.
다음, 도 3e에서 알 수 있듯이, 상기 평탄화층(650) 상에 화소 전극(710)과 공통 전극(720)을 패턴 형성하고, 상기 제2 패시베이션층(620) 상에 게이트 패드 전극(730)과 데이터 패드 전극(740)을 패턴 형성한다.
상기 화소 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결되도록 패턴 형성하고, 상기 공통 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 공통 배선(250)과 연결되도록 패턴 형성한다. 상기 게이트 패드 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(210)와 연결되도록 패턴 형성하고, 상기 데이터 패드 전극(740)은 상기 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(510)와 연결되도록 패턴 형성한다
이와 같은 본 발명의 일 실시예에 따르면, 도 3b 공정에서 상기 제2 콘택홀(CH2)과 상기 제3 콘택홀(CH3)의 형성 영역에 대응하는 영역에서 상기 제2 게이트 절연막(320)기 제거됨과 더불어 상기 제1 게이트 절연막(310)의 두께가 상대적으로 얇은 제2 두께(h2)로 줄어들기 때문에, 도 3d 공정에서 상기 제2 콘택홀(CH2)과 상기 제3 콘택홀(CH3)의 형성할 때 시간을 단축시킬 수 있고 또한 홀의 크기를 줄일 수 있는 장점이 있다.
그러나, 상기 제1 게이트 절연막(310)의 두께를 상대적으로 얇은 제2 두께(h2)로 줄이는 과정에서 상기 제1 게이트 절연막(310)의 제2 두께(h2)가 균일하지 않게 될 수 있다. 그에 대해서 구체적으로 설명하면, 실리콘 질화물(SiNx)로 이루어진 제1 게이트 절연막(310)은 실리콘 산화물(SiO2)로 이루어진 제2 게이트 절연막(320)에 비하여 식각속도가 빠르다. 따라서, 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역을 제외한 영역에서 상기 제2 게이트 절연막(320)과 상기 제1 게이트 절연막(310)을 함께 식각할 때, 식각속도가 상대적으로 느린 상기 제2 게이트 절연막(320)을 식각하여 제거한 이후에 상기 제1 게이트 절연막(310)이 빠르게 식각되기 때문에, 상기 제1 게이트 절연막(310)의 제2 두께(h2)를 일정하게 유지하는 것이 용이하지 않다.
따라서, 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역을 제외한 영역에서 상기 제1 게이트 절연막(310)의 제2 두께(h2)가 일정하지 않게 된다. 이와 같이 상기 제1 게이트 절연막(310)의 제2 두께(h2)가 일정하지 않게 되면, 그와 같은 영역에서 광투과도에 차이가 발생하여 화상 품질이 저하될 가능성이 있다.
이하에서는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역을 제외한 영역에서 상기 제1 게이트 절연막(310)의 제2 두께(h2) 편차를 줄일 수 있는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 4에 따른 박막 트랜지스터 기판은 게이트 절연막의 구조가 변경된 것을 제외하고 전술한 도 2에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 4에 따르면, 게이트 절연막(310, 320, 330, 340)이 게이트 패드(210), 게이트 전극(220) 및 공통 배선(250) 상에 형성되어 있다.
상기 게이트 절연막(310, 320, 330, 340)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 상면에 형성된 제1 게이트 절연막(310), 상기 제1 게이트 절연막(310)의 상면에 형성된 제2 게이트 절연막(320), 상기 제2 게이트 절연막(320)의 상면에 형성된 제3 게이트 절연막(330), 및 상기 제3 게이트 절연막(330)의 상면에 형성된 제4 게이트 절연막(340)을 포함하여 이루어진다.
상기 제1 게이트 절연막(310)은 상기 게이트 패드(210), 상기 게이트 전극(220) 및 상기 공통 배선(250)의 구성 성분, 예로서 구리(Cu)와 같은 금속 성분이 상부로 확산되는 것을 차단하는 역할을 할 수 있다. 이와 같은 제1 게이트 절연막(310)은 실리콘 질화물(SiNx)로 이루어질 수 있다. 상기 제1 게이트 절연막(310)은 제2 콘택홀(CH2)과 제3 콘택홀(CH3)을 구비하면서 상기 기판(100)의 전체면 상에 형성되어 있다.
상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)의 구성 성분이 상기 액티브층(400)으로 확산되는 것을 차단하는 역할을 할 수 있다. 구체적으로, 상기 제2 게이트 절연막(320)은 상기 제1 게이트 절연막(310)에 포함된 수소 성분이 상기 액티브 영역 내의 상기 액티브층(400)으로 확산되어 상기 액티브층(400)을 구성하는 산화물 반도체가 도체화되는 것을 방지하는 역할을 한다. 이와 같은 제2 게이트 절연막(320)은 실리콘 산화물(SiO2)로 이루어질 수 있다. 상기 제2 게이트 절연막(320)도 제2 콘택홀(CH2)과 제3 콘택홀(CH3)을 구비하면서 상기 기판(100)의 전체면 상에 형성되어 있다.
상기 제2 게이트 절연막(320)은 제1 두께(h1)를 가지는 영역과 상기 제1 두께(h1)보다 얇은 제2 두께(h2)를 가지는 영역을 포함한다. 상기 제1 두께(h1)를 가지는 제2 게이트 절연막(320)의 영역은 액티브 영역 내에서는 박막 트랜지스터 영역, 보다 구체적으로 드레인 전극(520), 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 해당하고 패드 영역 내에서는 데이터 패드(510)와 오버랩되는 영역에 해당한다. 상기 제2 두께(h2)를 가지는 제2 게이트 절연막(320)의 영역은 상기 제1 두께(h1)를 가지는 영역 이외의 영역에 해당한다. 특히, 상기 제2 두께(h2)를 가지는 제2 게이트 절연막(320)의 영역은 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)과 접하고 있어 상기 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)의 형성 공정시 시간이 단축될 수 있고 홀 크기를 줄일 수 있다.
또한, 상기 제2 게이트 절연막(320)은 상기 제3 게이트 절연막(330)보다 식각 속도가 느린 물질로 이루어지며 그에 따라 상기 제2 게이트 절연막(320)을 상기 제1 두께(h1)에서 상기 제2 두께(h2)로 줄이기 위해 식각 공정을 수행할 때 상기 제2 두께(h2)를 가지는 영역의 두께 편차가 줄어들게 된다. 구체적으로, 상기 제2 게이트 절연막(320)은 실리콘 산화물(SiO2)로 이루어지고, 상기 제3 게이트 절연막(330)은 실리콘 질화물(SiNx)로 이루어질 수 있다. 따라서, 전술한 실시예에서와 같은 광투과도 차이로 인한 표시품질 저하를 방지할 수 있다.
상기 제3 게이트 절연막(330)은 상기 제2 게이트 절연막(320)의 상면에 형성되며 상기 제2 게이트 절연막(320) 보다 식각속도가 빠른 물질로 이루어진다.
상기 제4 게이트 절연막(340)은 상기 제3 게이트 절연막(330)에 포함된 수소 성분이 액티브 영역 내의 액티브층(400)으로 확산되는 것을 방지하는 역할을 한다. 이와 같은 제4 게이트 절연막(340)은 실리콘 산화물(SiO2)로 이루어질 수 있다.
상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 서로 동일한 패턴으로 이루어질 수 있다. 구체적으로, 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 상기 기판(100)의 전체면 상에 형성되지 않고 상기 제1 두께(h1)를 가지는 제2 게이트 절연막(320)과 동일한 패턴으로 형성된다. 즉, 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 액티브 영역 내에서는 드레인 전극(520), 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되도록 형성되고 패드 영역 내에서는 데이터 패드(510)와 오버랩되도록 형성된다. 특히, 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 상기 드레인 전극(520), 상기 소스 전극(530), 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역, 및 상기 데이터 패드(510)의 전체 패턴과 동일한 패턴으로 형성될 수 있다.
결과적으로, 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)은 상기 제1 게이트 절연막(310) 및 상기 제2 게이트 절연막(320)과는 상이한 패턴으로 이루어짐으로써 상기 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)과는 접하지 않기 때문에, 상기 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)을 형성하는 공정이 단축되고 또한 홀의 크기를 줄일 수 있게 된다.
이와 같은 게이트 절연막(310, 320, 330, 340)의 구조에 의해서, 액티브층(400)은 상기 제4 게이트 절연막(340) 상에 형성된다. 또한, 제1 패시베이션층(610)은 데이터 패드(510), 드레인 전극(520) 및 소스 전극(530) 상에 형성됨과 더불어 상기 제2 게이트 절연막(320)의 상면에 형성된다. 또한, 상기 제1 패시베이션층(610)은 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)의 측면과 접하게 된다.
또한, 공통 전극(720)과 공통 배선(250) 사이를 연결하기 위한 제2 콘택홀(CH2)은 상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320), 패시베이션층(610, 620) 및 평탄화층(650)의 소정 영역에 형성되어 있다. 따라서, 상기 제2 콘택홀(CH2)에 의해서 상기 공통 배선(250)이 노출되고, 상기 공통 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 공통 배선(250)에 연결된다. 전술한 바와 같이, 상기 제2 콘택홀(CH2)이 형성되는 영역은 상기 제3 게이트 절연막(330)과 제4 게이트 절연막(340)이 형성되어 있지 않고 또한 상기 제2 게이트 절연막(320)도 상대적으로 두께가 얇은 제2 두께(h2)를 가지는 영역에 해당하기 때문에, 상기 제2 콘택홀(CH2) 형성 시간이 줄어들고 홀 크기도 줄일 수 있다.
또한, 게이트 패드(210)과 게이트 패드 전극(730)을 연결하기 위한 제3 콘택홀(CH3)은 상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320), 및 패시베이션층(610, 620)의 소정 영역에 형성되어 있다. 따라서, 상기 제3 콘택홀(CH3)에 의해서 상기 게이트 패드(210)가 노출되고, 상기 게이트 패드 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(210)에 연결된다. 전술한 바와 같이, 상기 제3 콘택홀(CH3)이 형성되는 영역은 상기 제3 게이트 절연막(330)과 제4 게이트 절연막(340)이 형성되어 있지 않고 또한 상기 제2 게이트 절연막(320)도 상대적으로 두께가 얇은 제2 두께(h2)를 가지는 영역에 해당하기 때문에, 상기 제3 콘택홀(CH3) 형성 시간이 줄어들고 홀 크기도 줄일 수 있다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 공정 단면도로서, 이는 도 4에 따른 박막 트랜지스터 기판의 제조 방법에 관한 것이다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 재료 등과 같이 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250)을 패턴 형성한다. 그 후, 상기 게이트 패드(210), 게이트 전극(220), 및 공통 배선(250) 상에 제1 게이트 절연막(310)을 형성하고, 상기 제1 게이트 절연막(310) 상에 제2 게이트 절연막(320)을 형성하고, 상기 제2 게이트 절연막(320) 상에 제3 게이트 절연막(330)을 형성하고, 상기 제3 게이트 절연막(330) 상에 제4 게이트 절연막(340)을 형성한다.
상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이트 절연막(340)은 상기 기판(100)의 전체면 상에 형성한다
다음, 도 5b에서 알 수 있듯이, 상기 제4 게이트 절연막(340) 상에 액티브층(400), 데이터 패드(510), 드레인 전극(520), 및 소스 전극(530)을 패턴 형성하고, 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이트 절연막(340)을 식각한다.
상기 액티브층(400), 상기 데이터 패드(510), 상기 드레인 전극(520), 및 상기 소스 전극(530)은 하프톤 마스크 또는 회절 마스크를 이용한 1회의 노광 공정으로 얻은 포토 레지스트 패턴을 식각 마스크로 이용하여 패턴 형성할 수 있으며, 이 경우, 상기 포토 레지스트 패턴을 이용하여 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이트 절연막(340)을 식각할 수 있다. 결국, 하프톤 마스크 또는 회절 마스크를 이용할 경우에는 상기 액티브층(400)의 패턴이 먼저 완성되고, 그 후에 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이트 절연막(340)이 식각되고, 그 후 애싱 공정을 거친 후 채널 영역을 노출하기 위한 식각 공정을 통해 상기 드레인 전극(520)과 상기 소스 전극(530)의 패턴이 완성될 수 있다.
다만, 반드시 그에 한정되는 것은 아니고, 상기 액티브층(400)을 먼저 패턴 형성하고, 그 후에 상기 드레인 전극(520)과 소스 전극(530)을 패턴 형성하고, 그 후에 상기 제2 게이트 절연막(320), 상기 제3 게이트 절연막(330), 및 상기 제4 게이트 절연막(340)을 식각하는 것도 가능하다.
상기 제3 게이트 절연막(330) 및 상기 제4 게이트 절연막(340)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역은 식각되지 않고 그 이외의 영역은 식각에 의해서 제거된다. 결국, 상기 제3 게이트 절연막(330) 및 상기 제4 게이트 절연막(340)은 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 구비된다.
상기 제2 게이트 절연막(320)의 경우에는 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역은 식각되지 않고 그 이외의 영역은 식각에 의해 두께가 줄어든다. 따라서, 상기 데이터 패드(510), 상기 드레인 전극(520), 상기 소스 전극(530), 및 상기 드레인 전극(520)과 상기 소스 전극(530) 사이의 채널 영역과 오버랩되는 영역에 구비된 상기 제2 게이트 절연막(320)의 두께는 상대적으로 두꺼운 제1 두께(h1)를 가지고, 그 외의 식각된 영역에 구비된 상기 제2 게이트 절연막(320)의 두께는 상대적으로 얇은 제2 두께(h2)를 가진다.
이때, 전술한 바와 같이, 상기 제2 게이트 절연막(320)은 상기 제3 게이트 절연막(330)보다 식각 속도가 느리기 때문에 상기 제2 두께(h2)를 가지는 상기 제2 게이트 절연막(320)의 두께 편차가 줄어들게 된다.
다음, 도 5c에서 알 수 있듯이, 상기 데이터 패드(510), 상기 드레인 전극(520) 및 상기 소스 전극(530) 상에 제1 패시베이션층(610)을 형성하고, 상기 제1 패시베이션층(610) 상에 제2 패시베이션층(620)을 형성한다. 상기 제1 패시베이션층(610)과 상기 제2 패시베이션층(620)은 상기 기판(100)의 전체면 상에 형성한다.
다음, 도 5d에서 알 수 있듯이, 상기 제2 패시베이션층(62) 상에 평탄화층(650)을 형성하고, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 형성한다.
상기 평탄화층(650)은 액티브 영역에 패턴 형성하고 패드 영역에는 형성하지 않는다. 상기 제1 콘택홀(CH1)은 상기 드레인 전극(520)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)과 상기 평탄화층(650)의 소정 영역을 제거하여 형성한다. 상기 제2 콘택홀(CH2)은 상기 공통 배선(250)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320), 상기 패시베이션층(610, 620) 및 상기 평탄화층(650)의 소정 영역을 제거하여 형성한다. 상기 제3 콘택홀(CH3)은 상기 게이트 패드(210)의 소정 영역을 노출시키기 위해서 상기 제1 게이트 절연막(310), 상기 제2 게이트 절연막(320) 및 상기 패시베이션층(610, 620)의 소정 영역을 제거하여 형성한다. 상기 제4 콘택홀(CH4)은 상기 데이터 패드(510)의 소정 영역을 노출시키기 위해서 상기 패시베이션층(610, 620)의 소정 영역을 제거하여 형성한다.
상기 평탄화층(650)을 패턴 형성할 때, 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 함께 형성할 수 있다. 예를 들어, 하프톤 마스크 또는 회절 마스크를 이용하여 상기 평탄화층(650)을 패턴 형성할 경우, 애싱 공정 이전의 평탄화층(650)을 마스크로 하여 상기 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)을 형성한 후, 애싱 공정을 통해 패드 영역의 평탄화층(650)을 제거함으로써 최종적으로 액티브 영역에 구비된 평탄화층(650)의 패턴을 얻을 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 액티브 영역에 구비된 평탄화층(650)을 먼저 패턴 형성하고, 그 이후에 별도의 마스크 공정을 통해서 상기 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3) 및 제4 콘택홀(CH4)을 형성하는 것도 가능하다.
다음, 도 5e에서 알 수 있듯이, 상기 평탄화층(650) 상에 화소 전극(710)과 공통 전극(720)을 패턴 형성하고, 상기 제2 패시베이션층(620) 상에 게이트 패드 전극(730)과 데이터 패드 전극(740)을 패턴 형성한다.
상기 화소 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 드레인 전극(520)과 연결되도록 패턴 형성하고, 상기 공통 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 공통 배선(250)과 연결되도록 패턴 형성한다. 상기 게이트 패드 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 게이트 패드(210)와 연결되도록 패턴 형성하고, 상기 데이터 패드 전극(740)은 상기 제4 콘택홀(CH4)을 통해서 상기 데이터 패드(510)와 연결되도록 패턴 형성한다
도 6은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 이는 컬러 필터층(670)이 추가로 형성된 것을 제외하고 전술한 도 2에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 6에 따르면, 제2 패시베이션층(620)과 평탄화층(650) 사이에 컬러 필터층(670)이 추가로 형성되어 있다. 즉, 도 6은 컬러 필터층(670)이 박막 트랜지스터 기판 상에 형성된 소위 COT(color on TFT) 구조에 해당한다. 상기 컬러 필터층(670)은 화소 별로 적색, 녹색, 및 청색으로 패턴 형성될 수 있다.
이와 같은 COT 구조의 경우 상기 컬러 필터층(670)이 추가됨으로 인해서 상기 평탄화층(650)의 두께가 더 증가될 수 있고 따라서 상기 제2 콘택홀(CH2)을 형성할 때 식각해야 하는 절연층의 두께가 증가될 수 있지만, 본 발명의 경우 상기 제3 게이트 절연막(330)과 상기 제4 게이트 절연막(340)이 상기 제2 콘택홀(CH2) 영역에 형성되지 않기 때문에 상기 제2 콘택홀(CH2)을 용이하게 형성할 수 있다.
이상은 핑거(finger) 구조의 화소 전극(710)과 핑거 구조의 공통 전극(720) 사이의 수평 전계에 의해서 액정이 구동될 수 있는 소위 IPS(In-plane switching) 구조의 액정 표시 장치에 적용될 수 있는 박막 트랜지스터 기판에 대해서 설명하였다. 다만, 본 발명이 반드시 그에 한정되는 것은 아니고, FFS(Fringe Field Swithing) 구조의 액정 표시 장치에 적용될 수 있는 박막 트랜지스터 기판을 포함한다. 또한, 본 발명은 상기 공통 전극(720)이 생략되어 TN(Twisted Nematic) 구조 또는 VA(Vertical Alignment) 구조의 액정 표시 장치에 적용될 수 있는 박막 트랜지스터 기판을 포함한다. 또한, 본 발명은 상기 공통 전극(720)이 생략된 유기 발광 표시 장치에 적용될 수 있는 박막 트랜지스터 기판을 포함한다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다. 도 7은 전술한 도 6에 따른 박막 트랜지스터 기판을 이용한 액정 표시 장치에 관한 것이지만, 본 발명에 따른 액정 표시 장치가 반드시 그에 한정되는 것은 아니고 전술한 다양한 실시예에 따른 박막 트랜지스터 기판을 이용할 수 있다.
도 7에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정 표시 장치는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 대향 기판(800), 및 상기 박막 트랜지스터 기판과 상기 대향 기판(800) 사이에 형성된 액정층(900)을 포함하여 이루어진다.
상기 박막 트랜지스터 기판은 전술한 도 6과 동일하므로 반복설명은 생략한다. 상기 박막 트랜지스터 기판에 컬러 필터층(670)이 구비되어 있기 때문에 상기 대향 기판(800)에 별도의 컬러 필터층이 구비되지 않는다. 다만, 전술한 도 4와 같이 상기 박막 트랜지스터 기판에 컬러 필터층(670)이 구비되지 않은 경우에서는 상기 대향 기판(800)이 컬러 필터 기판으로 이루어질 수 있다. 이 경우, 상기 대향 기판(800) 상에는 화소 영역 이외의 영역으로 광이 누설되는 것을 방지하기 위한 블랙 매트릭스가 형성되고 상기 화소 영역에는 적색, 녹색 및 청색을 포함하는 컬러 필터가 형성될 수 있다.
본 발명에 따른 디스플레이 장치는 전술한 바와 같이 FFS(fringe field switching) 모드, IPS(In-Plane Switching)모드, TN(Twisted Nematic)모드, 및 VA(Vertical Alignment) 모드 등과 같이 당업계에 공지된 다양한 모드의 액정표시장치를 포함할 수 있다. 또한, 본 발명에 따른 디스플레이 장치는 전술한 다양한 실시예에 따른 박막 트랜지스터 기판을 포함하는 유기 발광 표시 장치를 포함할 수 있다. 상기 유기 발광 표시 장치는 상부 발광(Top Emission) 방식, 또는 하부 발광(Bottom Emission) 방식 등과 같은 당업계에 공지된 다양한 방식으로 적용될 수 있다.
전술한 도 3a 및 도 3b에 따른 공정을 수행한 후 제2 두께(h2)를 가지는 제1 게이트 절연막(310)의 영역의 두께 편차를 측정하였다. 이때, 도 3a 공정에서 제1 게이트 절연막(310)은 2000Å의 실리콘 질화물(SiNx)로 형성하고 제2 게이트 절연막(320)은 1000Å의 실리콘 산화물(SiO2)로 형성하였고, 도 3b 공정에서 CF4와 Ar의 혼합가스를 식각가스로 이용하여 1500Å의 두께를 식각하는 공정을 수행하였다. 그 결과, 상기 제2 게이트 절연막(320)은 모두 식각되었고, 상기 제1 게이트 절연막(310)은 일부가 식각되고 나머지는 잔류하였다. 식각되지 않고 잔류하는 상기 제1 게이트 절연막(310)의 두께 균일도를 광학식 두께 측정기(KMAC)를 이용하여 측정한 결과 두께 균일도(Uniformity)가 16.3%이었다.
전술한 도 5a 및 도 5b에 따른 공정을 수행한 후 제2 두께(h2)를 가지는 제2 게이트 절연막(320)의 영역의 두께 편차를 측정하였다. 이때, 도 5a 공정에서 제1 게이트 절연막(310)은 1000Å의 실리콘 질화물(SiNx)로 형성하고 제2 게이트 절연막(320)은 1000Å의 실리콘 산화물(SiO2)로 형성하고 제3 게이트 절연막(330)은 500Å의 실리콘 질화물(SiNx)로 형성하고 제4 게이트 절연막(340)은 500Å의 실리콘 산화물(SiO2)로 형성하였고, 도 5b 공정에서 CF4와 Ar의 혼합가스를 식각가스로 이용하여 1500Å의 두께를 식각하는 공정을 수행하였다. 그 결과, 상기 제3 및 제4 게이트 절연막(330, 340)은 모두 식각되었고, 상기 제2 게이트 절연막(320)은 일부가 식각되고 나머지는 잔류하였다. 식각되지 않고 잔류하는 상기 제2 게이트 절연막(320)의 두께 균일도를 광학식 두께 측정기(KMAC)를 이용하여 측정한 결과 두께 균일도(Uniformity)가 9.11%이었다. 결과적으로, 도 5a 및 도 5b에 따라 형성한 제2 게이트 절연막(320)의 두께 균일도가 도 3a 및 도 3b에 따라 형성한 제1 게이트 절연막(310)의 두께 균일도보다 우수함을 알 수 있다. 즉, 실리콘 산화물(SiO2)의 식각 속도가 실리콘 질화물(SiNx)의 식각 속도보다 느리기 때문에, 도 5a 및 도 5b의 경우가 도 3a 및 도 3b의 경우에 비하여 식각 이후에 두께 균일도가 개선될 수 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판 210: 게이트 패드
220: 게이트 전극 250: 공통 배선
310, 320, 330, 340: 제1, 제2, 제3, 제4 게이트 절연막
400: 액티브층 510: 데이터 패드
520: 드레인 전극 530: 소스 전극
610, 620: 제1, 제2 패시베이션층 650: 평탄화층
670: 컬러 필터층 710: 화소 전극
720: 공통 전극 730: 게이트 패드 전극
740: 데이터 패드 전극

Claims (10)

  1. 기판;
    상기 기판 상에 구비된 게이트 전극;
    상기 게이트 전극 상에 구비된 게이트 절연막;
    상기 게이트 절연막 상에 구비된 액티브층; 및
    상기 액티브층 상에 구비된 소스 전극 및 드레인 전극을 포함하여 이루어지고,
    상기 게이트 절연막은 상기 기판 상에 구비된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 구비된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 구비된 제3 게이트 절연막, 및 상기 제3 게이트 절연막 상에 구비된 제4 게이트 절연막을 포함하고,
    상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 콘택홀을 구비하고 있고,
    상기 제2 게이트 절연막은 제1 두께를 가지는 영역 및 상기 제1 두께보다 얇은 제2 두께를 가지는 영역을 구비하고 있으며, 상기 제2 두께를 가지는 제2 게이트 절연막의 영역은 상기 콘택홀과 접하고,
    상기 액티브층은 상기 소스 전극과 중첩되는 제1 부분, 상기 드레인 전극과 중첩되는 제2 부분 및 상기 소스 전극 및 상기 드레인 전극과 중첩되지 않는 채널 영역을 포함하고,
    상기 제1 두께를 가지는 제2 게이트 절연막의 영역은 상기 액티브층의 채널 영역과 중첩하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 게이트 전극과 상기 액티브층 사이에는 상기 제1 게이트 절연막, 상기 제2 게이트 절연막, 상기 제3 게이트 절연막 및 상기 제4 게이트 절연막이 구비되어 있고,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 상기 기판의 전체면 상에 배치되고,
    상기 제3 게이트 절연막 및 상기 제4 게이트 절연막은 상기 액티브층과 중첩하는 영역에만 배치되고, 상기 콘택홀과 접하지 않는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 제3 게이트 절연막과 상기 제4 게이트 절연막은 서로 동일한 패턴으로 이루어지고, 상기 제2 게이트 절연막과는 상이한 패턴으로 이루어진 박막 트랜지스터 기판.
  4. 제3항에 있어서,
    상기 제3 게이트 절연막과 상기 제4 게이트 절연막은 상기 제1 두께를 가지는 제2 게이트 절연막의 영역과 동일한 패턴으로 이루어진 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 두께를 가지는 상기 제2 게이트 절연막의 영역은 상기 소스 전극 및 상기 드레인 전극과 오버랩되고, 상기 제2 두께를 가지는 상기 제2 게이트 절연막의 영역은 상기 소스 전극 및 상기 드레인 전극과 오버랩되지 않는 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제2 게이트 절연막은 상기 제3 게이트 절연막의 물질보다 식각 속도가 느린 물질로 이루어진 박막 트랜지스터 기판.
  7. 제6항에 있어서,
    상기 제2 게이트 절연막은 실리콘 산화물(SiO2)로 이루어지고, 상기 제3 게이트 절연막은 실리콘 질화물(SiNx)로 이루어진 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제2 게이트 절연막의 상면, 상기 제3 게이트 절연막의 측면, 및 상기 제4 게이트 절연막의 측면과 접하는 제1 패시베이션층, 및 상기 제1 패시베이션층 상에 구비된 제2 패시베이션층을 포함하여 이루어진 박막 트랜지스터 기판.
  9. 제1항에 있어서,
    상기 기판 상에 구비된 데이터 패드를 더 포함하고,
    상기 제1 두께를 가지는 상기 제2 게이트 절연막의 영역은 상기 데이터 패드와 오버랩되고, 상기 제2 두께를 가지는 상기 제2 게이트 절연막의 영역은 상기 데이터 패드와 오버랩되지 않는 박막 트랜지스터 기판.
  10. 박막 트랜지스터 기판을 포함하여 이루어지고,
    상기 박막 트랜지스터 기판은 전술한 제1항 내지 제9항 중 어느 한 항에 따른 박막 트랜지스터 기판으로 이루어진 디스플레이 장치.
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