KR102503690B1

KR102503690B1 - Thin film transistor array substrate and display device including the same

Info

Publication number: KR102503690B1
Application number: KR1020160183949A
Authority: KR
Inventors: 홍재호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-12-30
Filing date: 2016-12-30
Publication date: 2023-02-24
Also published as: KR20180078800A

Abstract

본 발명은 박막 트랜지스터 어레이 기판과 이를 포함한 표시장치에 관한 것으로, 데이터 라인들과 게이트 라인들이 교차되고 픽셀 전극들이 형성되는 액티브 영역; 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하여 상기 제n 게이트 라인을 방전하는 방전 가속 구동부를 구비한다. The present invention relates to a thin film transistor array substrate and a display device including the same, comprising: an active area in which data lines and gate lines intersect and pixel electrodes are formed; a gate driver supplying gate pulses to the gate lines; and a gate-off voltage applied to the n-th gate line at a timing of a falling edge of an n-th gate pulse connected to the gate lines and applied to an n-th gate line, where n is a natural number, and a rising edge of another gate pulse generated thereafter. and a discharge acceleration driver connected to the supplied discharge power line to discharge the nth gate line.

Description

Thin film transistor array substrate and display device including the same {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 박막트랜지스터 어레이 기판과 이를 포함한 표시장치에 관한 것이다.The present invention relates to a thin film transistor array substrate and a display device including the same.

표시장치의 공정 기술과 구동 회로 기술의 발달에 힘입어 고해상도 표시장치의 시장이 확대되고 있다. 고품위의 화질을 구현하기 위하여, 고해상도, 컬러 뎁쓰(Color Depth) 확장, 고 배속 구동 등으로 표시장치가 개발되고 있다. Thanks to the development of display device process technology and driving circuit technology, the market for high-resolution display devices is expanding. In order to implement high-quality picture quality, display devices with high resolution, color depth expansion, and high-speed driving are being developed.

UHD(Ultra High Definition)는 3840*2160 = 830 만개의 픽셀수를 가진다. UHD의 픽셀 수는 FHD(1920*1080)의 픽셀 수 207만개 보다 대략 4 배 많다. 따라서, UHD는 FHD에 비해 더 정밀하게 입력 영상을 재현하여 보다 선명하고 부드러운 화질을 구현할 수 있다. 픽셀(Pixel)은 컴퓨터 디스플레이 또는 컴퓨터 이미지를 구성하는 최소 단위의 점(dot)을 의미한다. 픽셀 수는 PPI(Pixels Per Inch)를 의미한다. UHD (Ultra High Definition) has 3840*2160 = 8.3 million pixels. The number of pixels of UHD is approximately 4 times greater than the number of pixels of 2.07 million of FHD (1920*1080). Therefore, compared to FHD, UHD can reproduce an input image more precisely to implement a clearer and smoother picture quality. A pixel means a dot of the smallest unit constituting a computer display or computer image. The number of pixels means PPI (Pixels Per Inch).

HD의 해상도를 2K, 4K 등 “K”로 표현하기도 한다. K는 디지털 시네마 표준 규격으로 ‘Kilo’ 즉 1,000을 의미한다. 2048*1080 해상도의 2K는 FHD의 해상도인 1920*1080과 거의 비슷하지만 2K는 방송, 영화 분야에서 주로 사용된다. 4096*2160 해상도를 가리키는 4K는 FHD의 네 배라고 해서 QFHD(Quad Full High Definition) 또는 UD(Ultra Definition)나 UHD(Ultra High Definition)로 불리기도 한다. The resolution of HD is sometimes expressed as “K,” such as 2K or 4K. K stands for 'Kilo', that is, 1,000 as a digital cinema standard. 2K of 2048*1080 resolution is almost similar to 1920*1080 of FHD resolution, but 2K is mainly used in the field of broadcasting and movies. 4K, which refers to a resolution of 4096*2160, is four times that of FHD, so it is also called QFHD (Quad Full High Definition), UD (Ultra Definition), or UHD (Ultra High Definition).

표시장치의 디스플레이 구동부는 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동 회로와, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동 회로)를 포함한다. The display driver of the display device includes a data driving circuit supplying data signals to data lines of the pixel array, and gate pulses (or scan pulses) synchronized with the data signals to the gate lines (or scan lines) of the pixel array sequentially. It includes a gate driving circuit (or scan driving circuit) that supplies

픽셀들 각각은 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, 이하, “TFT”라 함)를 포함할 수 있다. 게이트 펄스는 게이트 온 전압(Gate On Voltage, VGH)과 게이트 오프 전압(Gate Off Voltage, VGL) 사이에서 스윙한다. 게이트 온 전압은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정된 TFT의 턴-온(turn-off) 전압이다. 게이트 오프 전압은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된 TFT의 턴-오프(turn-on) 전압이다. n 타입 TFT(NMOS)의 경우에, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다.Each of the pixels may include a thin film transistor (hereinafter referred to as “TFT”) supplying a voltage of a data line to a pixel electrode in response to a gate pulse. The gate pulse swings between the Gate On Voltage (VGH) and the Gate Off Voltage (VGL). The gate-on voltage is the turn-off voltage of the TFT set to a voltage higher than the threshold voltage of the pixel TFT. The gate-off voltage is the turn-on voltage of the TFT set to a voltage lower than the threshold voltage of the pixel TFT. In the case of an n-type TFT (NMOS), the gate-on voltage is a gate high voltage (VGH) higher than the NMOS threshold voltage, and the gate-off voltage is a gate low voltage (VGL) lower than the NMOS threshold voltage.

게이트 구동 회로는 시프트 레지스터(shift register)를 이용하여 게이트 펄스를 출력하고, 그 게이트 펄스를 시프트 클럭 타이밍에 맞추어 시프트함으로써 픽셀 데이터가 기입될 픽셀들을 라인 단위로 순차적으로 선택한다. The gate driving circuit outputs gate pulses using a shift register and shifts the gate pulses according to shift clock timing to sequentially select pixels to which pixel data is to be written in units of lines.

게이트 펄스는 1 수평 기간(1H) 보다 작은 펄스폭으로 발생된다. 게이트 펄스는 입력 영상의 데이터 전압에 동기되어 데이터 전압이 충전될 픽셀들을 1 라인씩 순차적으로 선택한다. 시프트 레지스터의 스테이지는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생한다. The gate pulse is generated with a pulse width smaller than one horizontal period (1H). The gate pulse is synchronized with the data voltage of the input image and sequentially selects pixels line by line to be charged with the data voltage. The stage of the shift register receives a start pulse or a carry signal received from a previous stage as a start pulse and generates an output when a clock is input.

표시장치의 해상도와 구동 주파수가 높아질수록 1 수평 기간(1H)이 작아지기 때문에 게이트 펄스의 펄스폭이 작아져 픽셀들의 유효 충전 시간(Effective Charging Time)이 감소된다. 5K 해상도(5120 X 2880), 120 Hz의 프레임 레이트(Frame rate)로 구동되는 액정표시장치의 경우에 1 수평 기간은 2.73 ㎲에 불과하다. As the resolution and driving frequency of the display device increase, one horizontal period (1H) decreases, so the pulse width of the gate pulse decreases and the effective charging time of pixels decreases. In the case of a liquid crystal display driven at 5K resolution (5120 X 2880) and a frame rate of 120 Hz, one horizontal period is only 2.73 μs.

게이트 펄스의 펄스폭이 작아지면 픽셀의 유효 충전 시간(tp)이 작아지기 때문에 픽셀의 충전율이 저하된다. When the pulse width of the gate pulse decreases, the effective charging time tp of the pixel decreases, and thus the pixel charging rate decreases.

도 1 및 도 2를 참조하면, 게이트 구동 회로의 출력 단자 상에서 측정되는 게이트 펄스(Gout)과 데이터 구동회로의 출력 단자 상에서 측정되는 데이터 전압(Dout)의 파형은 라이징 에치(rising edge)와 폴링 에지(falling edge) 각각에서 지연(delay)이 거의 없다. 이러한 게이트 펄스와 데이터 전압이 표시패널의 게이트 라인과 데이터 라인에 공급되면, 표시패널의 RC 부하로 인하여 게이트 펄스와 데이터 전압의 라이징 에지와 폴링 에지에서 지연 시간(Δtr, Δtf)이 길어진다. 표시패널의 온도가 상승하면 게이트 펄스의 지연 시간이 길어진다. 1 and 2, the waveforms of the gate pulse Gout measured on the output terminal of the gate driving circuit and the data voltage Dout measured on the output terminal of the data driving circuit have a rising edge and a falling edge There is almost no delay at each falling edge. When these gate pulses and data voltages are supplied to the gate and data lines of the display panel, delay times (Δtr, Δtf) at the rising and falling edges of the gate pulses and data voltages increase due to the RC load of the display panel. When the temperature of the display panel increases, the gate pulse delay time increases.

표시패널의 해상도가 커지면 표시패널의 배선 폭이 작아져 저항(R)이 증가하고 배선들과 중첩 부분이 많아져 기생 용량(C)이 증가된다. 이 때문에 표시패널의 해상도가 높이지면 표시패널의 RC 부하가 커진다. 도 1 및 도 2에서, Vgout(n) 및 Vgout(n+1)은 게이트 라인들(Gn, Gn+1)에 순차적으로 공급되는 게이트 펄스이고, Vdata(n)과 Vdata(n+1)은 게이트 펄스(Gn, Gn+1)에 동기되는 데이터 전압이다. When the resolution of the display panel increases, the wiring width of the display panel decreases, so resistance R increases, and parasitic capacitance C increases due to an increase in overlapping portions with wires. For this reason, as the resolution of the display panel increases, the RC load of the display panel increases. 1 and 2, Vgout(n) and Vgout(n+1) are gate pulses sequentially supplied to the gate lines Gn and Gn+1, and Vdata(n) and Vdata(n+1) are This is the data voltage synchronized with the gate pulses (Gn, Gn+1).

게이트 펄스의 펄스폭은 표시패널의 RC 지연과 고온 마진(margin)을 고려하여 1 수평 기간(1H) 보다 작게 설정된다. 게이트 펄스의 지연 시간 마진(tm)은 도 3에 도시된 바와 같이 RC 부하에 따른 폴링 에지 지연 시간(t1)과, 고온 지연 시간(t2)을 합한 시간으로 설정된다. The pulse width of the gate pulse is set smaller than one horizontal period (1H) in consideration of the RC delay and high-temperature margin of the display panel. As shown in FIG. 3 , the gate pulse delay time margin tm is set to the sum of the falling edge delay time t1 according to the RC load and the high temperature delay time t2.

최근, 표시장치의 고해상도 요구에서 a-Si TFT의 낮은 이동도(Mobility)로 인하여 산화물 반도체를 포함한 TFT(이하, “Oxide TFT”라 함)를 고해상도 모델에 픽셀과 GIP 회로의 스위치 소자를 적용하는 방안에 대하여 연구되고 있다. 이러한 Oxide TFT를 사용하더라도 게이트 펄스의 지연 시간이 길어지면 픽셀의 충전 시간이 부족하게 된다.Recently, due to the low mobility of a-Si TFTs in the high-resolution demand of display devices, TFTs including oxide semiconductors (hereinafter referred to as “Oxide TFTs”) are applied to high-resolution models to switch elements of pixels and GIP circuits. The plan is being researched. Even if such an oxide TFT is used, if the delay time of the gate pulse becomes long, the charging time of the pixel becomes insufficient.

본 발명은 고해상도, 고속 구동 모델의 표시장치에서 픽셀의 유효 충전 시간을 확보할 수 있는 TFT 어레이 기판과 이를 포함한 표시장치를 제공한다.The present invention provides a TFT array substrate capable of securing an effective charging time of pixels in a display device of a high-resolution, high-speed driving model and a display device including the same.

본 발명의 TFT 어레이 기판은 데이터 라인들과 게이트 라인들이 교차되고 픽셀 전극들이 형성되는 액티브 영역; 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부; 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하여 상기 제n 게이트 라인을 방전하는 방전 가속 구동부를 구비한다. A TFT array substrate of the present invention includes an active region in which data lines and gate lines intersect and pixel electrodes are formed; a gate driver supplying gate pulses to the gate lines; and a gate-off voltage applied to the n-th gate line at a timing of a falling edge of an n-th gate pulse connected to the gate lines and applied to an n-th gate line, where n is a natural number, and a rising edge of another gate pulse generated thereafter. and a discharge acceleration driver connected to the supplied discharge power line to discharge the nth gate line.

상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가된다. 상기 제n+1 게이트 펄스에 이어서 발생되는 제n+2 게이트 펄스가 제n+2 게이트 라인에 인가된다. 상기 게이트 펄스들 각각은 게이트 온 전압과 상기 게이트 오프 전압 사이에서 스윙한다. 상기 제n 게이트 펄스와 상기 제n+2 게이트 펄스가 서로 중첩되지 않는다. An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line. An n+2 th gate pulse generated subsequent to the n+1 th gate pulse is applied to the n+2 th gate line. Each of the gate pulses swings between a gate on voltage and a gate off voltage. The nth gate pulse and the n+2th gate pulse do not overlap each other.

상기 방전 가속 구동부는 상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함한다. 상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+2 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결한다. The discharge acceleration driver includes a plurality of transistors respectively connected to the gate lines. A transistor connected to the nth gate line connects the nth gate line to the discharge power line in response to the n+2th gate pulse.

상기 제n 게이트 펄스에 이어서 발생되는 제n+1 게이트 펄스가 제n+1 게이트 라인에 인가된다. 상기 제n 게이트 펄스와 상기 제n+1 게이트 펄스가 서로 중첩되지 않는다. An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line. The nth gate pulse and the n+1th gate pulse do not overlap each other.

상기 방전 가속 구동부는 상기 게이트 라인들에 각각 연결된 다수의 트랜지스터들을 포함한다. 상기 제n 게이트 라인에 연결된 트랜지스터는 상기 제n+1 게이트 펄스에 응답하여 상기 제n 게이트 라인을 상기 방전 전원 라인에 연결한다. The discharge acceleration driver includes a plurality of transistors respectively connected to the gate lines. A transistor connected to the nth gate line connects the nth gate line to the discharge power line in response to the n+1th gate pulse.

상기 트랜지스터들은 제n 게이트 라인에 연결된 제1 트랜지스터, 및 상기 제n+1 게이트 라인 또는 제n+2 게이트 라인에 연결된 제2 트랜지스터를 포함한다. 상기 제2 트랜지스터는 상기 제1 트랜지스터에 비하여 상기 박막 트랜지스터 어레이 기판 상에서 RC 부하가 큰 위치에 배치된다. 상기 제2 트랜지스터의 채널 폭이 상기 제1 트랜지스터의 채널 폭 보다 크다. The transistors include a first transistor connected to an n-th gate line, and a second transistor connected to the n+1-th gate line or the n+2-th gate line. The second transistor is disposed at a position where an RC load is greater than that of the first transistor on the thin film transistor array substrate. A channel width of the second transistor is greater than a channel width of the first transistor.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치되는 표시패널, 상기 게이트 라인들에 게이트 펄스를 공급하는 게이트 구동부, 및 상기 게이트 라인들에 연결되어 제n(n은 자연수) 게이트 라인에 인가되는 제n 게이트 펄스의 폴링 에지에서 그 이후에 발생되는 다른 게이트 펄스의 라이징 에지 타이밍에 상기 제n 게이트 라인을 게이트 오프 전압이 공급되는 방전 전원 라인에 연결하는 방전 가속 구동부를 구비한다.The display device of the present invention includes a display panel in which data lines and gate lines intersect and pixels are arranged in a matrix form, a gate driver supplying gate pulses to the gate lines, and an n(n-th) gate connected to the gate lines. is a natural number) A discharge acceleration driver that connects the n-th gate line to a discharge power line to which a gate-off voltage is supplied at a timing from a falling edge of an n-th gate pulse applied to the gate line to a rising edge of another gate pulse generated thereafter to provide

본 발명은 게이트 펄스의 폴링 에지에서 그 게이트 펄스가 인가되는 게이트 라인을 그 이후 발생되는 다른 게이트 펄스의 라이징 타이밍에 게이트 오프 전압이 인가되는 방전 전원 라인(예, VGL 라인)에 연결함으로써 게이트 펄스의 폴링 에지 지연 시간을 최소로 제어한다. 따라서, 본 발명은 고해상도, 고속 구동 모델의 표시장치에서 픽셀의 유효 충전 시간을 확보할 수 있다. The present invention connects the gate line to which the gate pulse is applied at the falling edge of the gate pulse to the discharge power line (eg, VGL line) to which the gate-off voltage is applied at the rising timing of other gate pulses generated thereafter, thereby reducing the gate pulse Control the falling edge delay time to a minimum. Accordingly, the present invention can secure an effective charging time for pixels in a display device of a high-resolution, high-speed driving model.

도 1은 디스플레이 구동부의 출력 신호와 그 신호들의 파형이 표시패널에서 지연된 예를 보여 주는 파형도이다.
도 2는 게이트 펄스가 순차 출력되는 예를 보여 주는 파형도이다.
도 3은 게이트 펄스의 지연 시간 마진을 보여 주는 파형도이다.
도 4는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여 주는 블록도이다.
도 5는 도 4에 도시된 게이트 구동부의 시프트 레지스터를 보여 주는 회로도이다.
도 6은 방전 가속 구동부의 스위치 소자를 보여 주는 회로도이다.
도 7은 시프트되는 게이트 펄스들이 중첩되는 예를 보여 주는 파형도이다.
도 8은 도 7에 도시된 게이트 펄스에 적용되는 방전 가속 구동부의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다.
도 9는 본 발명에서 픽셀의 유효 충전 시간이 증가되는 효과를 보여 주는 도면이다.
도 10은 시프트되는 게이트 펄스들이 중첩되지 않는 예를 보여 주는 파형도이다.
도 11은 도 9에 도시된 게이트 펄스에 적용되는 방전 가속 구동부의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다.
도 12는 방전 구속 구동부의 스위치 소자에서 채널 폭을 표시패널의 RC 지연을 고려하여 다르게 설정한 예를 보여 주는 평면도이다. 1 is a waveform diagram showing an example in which an output signal of a display driver and a waveform of the signals are delayed in a display panel.
2 is a waveform diagram showing an example in which gate pulses are sequentially output.
3 is a waveform diagram showing a delay time margin of a gate pulse.
4 is a schematic block diagram of a display device according to an exemplary embodiment of the present invention.
FIG. 5 is a circuit diagram showing a shift register of the gate driver shown in FIG. 4 .
6 is a circuit diagram showing a switch element of a discharge accelerator driver.
7 is a waveform diagram showing an example of overlapping shifted gate pulses.
FIG. 8 is a diagram showing an example in which switch elements of the discharge acceleration driver applied to the gate pulse shown in FIG. 7 are disposed outside the active region.
9 is a diagram showing an effect of increasing the effective charging time of a pixel according to the present invention.
10 is a waveform diagram showing an example in which shifted gate pulses do not overlap.
FIG. 11 is a diagram showing an example in which switch elements of the discharge accelerating driver applied to the gate pulse shown in FIG. 9 are disposed outside the active region.
12 is a plan view illustrating an example in which channel widths of switch elements of the discharge arrestor driver are set differently in consideration of RC delay of the display panel.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various forms different from each other, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to completely inform the person who has the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, so the present invention is not limited to the details shown. Like reference numbers designate like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, when the positional relationship of two parts is described as 'on ~', 'upon ~', '~ below', 'next to', etc., 'right' Or, unless 'directly' is used, one or more other parts may be located between the two parts.

실시에 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.In the description of the embodiment, first, second, etc. are used to describe various constituent elements, but these constituent elements are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numbers designate like elements throughout the specification.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or together in a related relationship. may be

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED Display) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 평판 표시장치의 일 예로서 액정표시장치를 중심으로 설명하지만, 본 발명은 이에 한정되지 않는다. 예컨대, 본 발명은 게이트 구동 회로가 필요한 어떠한 표시장치에도 적용될 수 있다. The display device of the present invention may be implemented as a flat panel display device such as a Liquid Crystal Display (LCD) or an Organic Light Emitting Display (OLED Display). In the following embodiments, a liquid crystal display will be mainly described as an example of a flat panel display, but the present invention is not limited thereto. For example, the present invention can be applied to any display device requiring a gate driving circuit.

본 발명의 게이트 구동 회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터(NMOS)를 예시하였지만, 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예 설명에서 트랜지스터의 소스와 드레인은 제1 및 제2 전극으로 칭하기로 한다. 이하의 설명에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다는 것에 주의하여야 한다. Switch elements in the gate driving circuit of the present invention may be implemented as n-type or p-type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structured transistors. Although an n-type transistor (NMOS) is exemplified in the following embodiments, it should be noted that the present invention is not limited thereto. A transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within a transistor, carriers start flowing from the source. The drain is an electrode through which carriers exit the transistor. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type MOSFET (NMOS), since carriers are electrons, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. Since electrons flow from the source to the drain in an n-type MOSFET, the direction of the current flows from the drain to the source. In the case of a p-type MOSFET (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type MOSFET, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of a MOSFET are not fixed. For example, the source and drain of a MOSFET can be changed depending on the applied voltage. In the following description of the embodiment, the source and drain of the transistor will be referred to as first and second electrodes. It should be noted that the invention is not limited by the source and drain of the transistor in the following description.

본 발명에서 픽셀들의 TFT, GIP 회로, 방전 가속 구동부 등을 구성하는 트랜지스터들은 Oxide TFT, a-Si TFT, 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 중 하나 이상으로 구현될 수 있다. In the present invention, the transistors constituting the TFTs of the pixels, the GIP circuit, the discharge acceleration driver, etc. may be implemented with one or more of oxide TFTs, a-Si TFTs, and LTPS TFTs including Low Temperature Poly Silicon (LTPS). .

도 4를 참조하면, 본 발명의 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입하기 위한 디스플레이 구동부를 포함한다. Referring to FIG. 4 , the display device of the present invention includes a display panel 100 and a display driver for writing data of an input image to pixels of the display panel 100 .

표시패널(100)의 액티브 영역(AA)은 입력 영상을 표시하는 화면을 구현한다. 액티브 영역(AA)은 데이터 라인들(DL), 데이터 라인들(DL)과 직교하는 게이트 라인들(GL), 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 픽셀들은 컬러 구현을 위하여, 적색(R), 녹색(G), 및 청색(B) 서브 픽셀들을 포함할 수 있다. 픽셀들 각각은 RGB 서브 픽셀들 이외에 백색(White, W) 서브 픽셀을 더 포함할 수 있다.The active area AA of the display panel 100 implements a screen displaying an input image. The active area AA has data lines DL, gate lines GL orthogonal to the data lines DL, and a matrix defined by the data lines DL and the gate lines GL. It includes a pixel array in which pixels are disposed. The pixels may include red (R), green (G), and blue (B) sub-pixels for color implementation. Each of the pixels may further include a white (W) subpixel in addition to the RGB subpixels.

표시패널(100)의 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어질 수 있다. 표시패널(100)의 하판에 TFT 어레이가 형성될 수 있다. TFT 어레이는 데이터라인들(DL)과 게이트라인들(GL)의 교차부들에 형성된 TFT들(Thin Film Transistor), 데이터 전압을 충전하는 액정셀(Clc)의 픽셀 전극(11), 공통 전압(Vcom)이 인가되는 공통 전극(12), 픽셀 전극(11)에 연결되어 데이터 전압을 유지하는 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. The pixel array of the display panel 100 may be divided into a TFT array and a color filter array. A TFT array may be formed on the lower plate of the display panel 100 . The TFT array includes thin film transistors (TFTs) formed at intersections of data lines DL and gate lines GL, pixel electrodes 11 of liquid crystal cells Clc that charge data voltages, and a common voltage Vcom. ) is applied, and a storage capacitor (Cst) connected to the pixel electrode 11 to maintain the data voltage.

표시패널(100)의 화면 상에 터치 스크린이 구현될 수 있다. 터치 스크린은 터치 센서들은 온셀(On-cell type), 애드 온 타입(Add on type) 또는 인셀 타입(In-cell type)으로 표시패널(100)에 배치될 수도 있다. 터치 센서는 정전 용량 타입의 터치 센서 예를 들면, 상호 용량(mutual capacitance) 센서 또는 자기 용량(Self capacitance) 센서로 구현될 수 있다. 인셀 타입 터치 센서는 TFT 어레이에 내장될 수 있다. 표시패널(100)에 터치 센서들이 배치되면, 그 터치 센서들을 구동하기 위한 터치 센서 구동부가 필요하다. A touch screen may be implemented on the screen of the display panel 100 . In the touch screen, touch sensors may be disposed on the display panel 100 in an on-cell type, an add-on type, or an in-cell type. The touch sensor may be implemented as a capacitive type touch sensor, for example, a mutual capacitance sensor or a self capacitance sensor. An in-cell type touch sensor may be embedded in a TFT array. When touch sensors are disposed on the display panel 100, a touch sensor driver is required to drive the touch sensors.

표시패널(100)의 상판 또는 하판에 컬러 필터 어레이가 형성될 수 있다. 컬러 필터 어레이는 블랙매트릭스(black matrix), 컬러 필터(color filter) 등을 포함한다. COT(Color Filter on TFT)　또는 TOC(TFT on Color Filter)　모델의 경우에, TFT 어레이와 함께 컬러 필터와 블랙 매트릭스가 하나의 기판 상에 배치될 수 있다.A color filter array may be formed on an upper or lower plate of the display panel 100 . The color filter array includes a black matrix, color filters, and the like. In the case of a COT (Color Filter on TFT) or TOC (TFT on Color Filter) model, a color filter and a black matrix together with a TFT array can be disposed on one substrate.

디스플레이 구동부는 데이터 구동부(102)와 게이트 구동부(103)를 포함하여 입력 영상의 데이터를 픽셀들에 기입한다.The display driver includes a data driver 102 and a gate driver 103 to write data of an input image into pixels.

데이터 구동부(102)는 하나 이상의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC는 COF(Chip on film) 상에 실장되어 표시패널(100)과 PCB(Printed Circuit Board)(30) 사이에 연결될 수 있다. 소스 드라이브 IC(SIC)는 COG(Chip on glass) 공정으로 표시패널(100)의 기판 상에 직접 접착될 수도 있다.The data driver 102 includes one or more source drive ICs. The source drive IC may be mounted on a chip on film (COF) and connected between the display panel 100 and a printed circuit board (PCB) 30 . The source drive IC (SIC) may be directly attached to the substrate of the display panel 100 through a COG (Chip on Glass) process.

데이터 구동부(102)는 타이밍 콘트롤러(Timing controller, TCON)(101)로부터 수신되는 입력 영상의 디지털 비디오 데이터를 감마보상전압으로 변환하여 데이터전압을 출력한다. 데이터 구동부(102)로부터 출력된 데이터전압은 데이터 라인들(DL)에 공급된다. 데이터 구동부(102)와 데이터 라인들(DL) 사이에 도시하지 않은 멀티플렉서(Multiplexer)가 배치될 수 있다. 멀티플렉서는 타이밍 콘트롤러(101)의 제어 하에 데이터 구동부(102)로부터 입력되는 데이터 전압을 데이터 라인들(DL)에 분배한다. 1:3 멀티플렉서의 경우에, 멀티플렉서는 데이터 구동부(102)의 한 개 출력 채널을 통해 입력되는 데이터 전압을 시분할하여 두 개의 데이터 라인들로 시분할 공급한다. 1:3 멀티플렉서를 사용하면, 데이터 구동부(102)의 채널 수를 1/3로 줄일 수 있다.The data driver 102 converts digital video data of an input image received from the timing controller (TCON) 101 into a gamma compensation voltage and outputs a data voltage. The data voltage output from the data driver 102 is supplied to the data lines DL. A multiplexer (not shown) may be disposed between the data driver 102 and the data lines DL. The multiplexer distributes the data voltage input from the data driver 102 to the data lines DL under the control of the timing controller 101 . In the case of the 1:3 multiplexer, the multiplexer time-divides the data voltage input through one output channel of the data driver 102 and supplies the data voltage to two data lines in a time-division manner. If the 1:3 multiplexer is used, the number of channels of the data driver 102 can be reduced to 1/3.

게이트 구동부(103)는 표시패널(100)의 기판 상에 직접 형성될 수 있다. 도 4에서 “GIP(Gate In Panel)”는 TFT 어레이의 제조 공정에서 TFT 어레이와 함께 표시패널(100)의 기판 상에 직접 실장된 게이트 구동부(103)를 나타낸다. 게이트 구동부는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다. 게이트 구동부(103)는 픽셀 어레이 밖에서 표시패널(100)의 일측 가장자리의 베젤(Bezel, BZ)에 형성되거나 양측 가장자리의 베젤(BZ)에 형성될 수 있다. 베젤(BZ)이 없는 표시패널(100)의 경우에 게이트 구동부(103)의 회로가 액티브 영역(AA)의 TFT 어레이에 분산 배치될 수 있다. 게이트 구동부(103)로부터 출력된 게이트 펄스들은 순차적으로 시프트되고, 도 7의 예와 같이 일부가 중첩될 수 있다. 게이트 펄스들이 중첩되면 게이트 펄스의 펄스폭이 길어져 픽셀의 충전 시간(tp)이 길어진다. 픽셀들은 게이트 펄스가 인가될 때 이전 라인의 데이터 전압을 충전한 후 표시할 데이터의 데이터 전압을 충전한다. The gate driver 103 may be directly formed on the substrate of the display panel 100 . In FIG. 4 , “GIP (Gate In Panel)” indicates the gate driver 103 directly mounted on the substrate of the display panel 100 along with the TFT array in the manufacturing process of the TFT array. The gate driver includes a shift register. The shift register includes a plurality of stages cascaded and shifts the output voltage according to the shift clock timing. The gate driver 103 may be formed on the bezel (BZ) of one edge of the display panel 100 outside the pixel array or on the bezel (BZ) of both edges of the display panel 100 . In the case of the display panel 100 without a bezel BZ, circuits of the gate driver 103 may be distributed and disposed in the TFT array of the active area AA. The gate pulses output from the gate driver 103 are sequentially shifted, and as in the example of FIG. 7 , some of them may overlap. When the gate pulses are overlapped, the pulse width of the gate pulse becomes longer and the charging time tp of the pixel becomes longer. When the gate pulse is applied to the pixels, the data voltage of the previous line is charged and then the data voltage of the data to be displayed is charged.

게이트 구동부(103)로부터 게이트 라인들(GL)에 인가된 게이트 펄스는 방전 가속 구동부(104)에 의해 그 폴링 에지에서 방전이 가속된다. 방전 가속 구동부(104)는 게이트 라인들(GL)에 연결되어 게이트 라인들(GL)에 인가된 게이트 펄스의 폴링 에지에서 방전을 가속한다. 게이트 펄스의 폴링 에지에서 지연 시간이 최소화되어 도 3에서 지연 시간 마진(tm)이 최소화될 수 있다. 지연 시간이 감소되는 만큼 게이트 펄스의 펄스폭이 증가될 수 있기 때문에 픽셀들의 유효 충전 시간이 더 길어질 수 있다.The gate pulse applied to the gate lines GL from the gate driver 103 is accelerated by the discharge acceleration driver 104 at its falling edge. The discharge acceleration driver 104 is connected to the gate lines GL and accelerates the discharge at the falling edge of the gate pulse applied to the gate lines GL. The delay time at the falling edge of the gate pulse is minimized so that the delay time margin tm in FIG. 3 can be minimized. Since the pulse width of the gate pulse can be increased as much as the delay time is reduced, the effective charging time of the pixels can be longer.

방전 가속 구동부(104)는 도 6의 예와 같이 게이트 라인들(GL) 각각에 연결된 스위치 소자들을 포함한다. 스위치 소자들은 TFT 어레이의 제조 공정에서 TFT 어레이 및 게이트 구동부(103)와 동시에 제작되는 TFT(T)로 구현될 수 있다. 방전 가속 구동부(104)는 게이트 펄스의 폴링 에지 지연 시간(도 3, t1)을 줄임으로써 폴링 에지 시간을 줄여 그 만큼 게이트 펄스의 지연 시간 마진(tm)을 줄인다. 게이트 펄스의 폴링 에지 지연 시간(도 3, t1)이 감소되는 만큼 픽셀의 유효 충전 시간(tp)이 증가될 수 있다. As in the example of FIG. 6 , the discharge acceleration driver 104 includes switch elements connected to each of the gate lines GL. The switch elements may be implemented as TFT(T) fabricated simultaneously with the TFT array and the gate driver 103 in the manufacturing process of the TFT array. The discharge acceleration driver 104 reduces the falling edge time of the gate pulse by reducing the falling edge delay time (t1 in FIG. 3 ), thereby reducing the delay time margin tm of the gate pulse accordingly. The effective charging time tp of the pixel may be increased as much as the delay time of the falling edge of the gate pulse (t1 in FIG. 3 ) is reduced.

타이밍 콘트롤러(101)는 도시하지 않은 호스트 시스템으로부터 수신되는 입력 영상의 디지털 비디오 데이터를 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(101)는 입력 영상 데이터에 동기하여 수신되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력 받아 데이터 구동부(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호와, 게이트 구동부(103)의 동작 타이밍을 동작 타이밍을 제어시키기 위한 게이트 타이밍 제어신호를 출력한다. 타이밍 콘트롤러(101)와 레벨 시프터(Level shifter, LS)(105)는 도시하지 않은 PCB(Printed Circuit Board) 상에 실장될 수 있다. The timing controller 101 transmits digital video data of an input image received from a host system (not shown) to the data driver 102 . The timing controller 101 inputs timing signals such as a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (DE), and a main clock (MCLK) received in synchronization with input image data. and outputs a data timing control signal for controlling the operation timing of the data driver 102 and a gate timing control signal for controlling the operation timing of the gate driver 103. The timing controller 101 and the level shifter (LS) 105 may be mounted on a printed circuit board (PCB), not shown.

호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터를 표시패널(100)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템은 입력 영상의 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(101)로 전송한다.The host system may be implemented as any one of a television system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system. The host system converts the digital video data of the input image into a format suitable for display on the display panel 100 . The host system transmits timing signals (Vsync, Hsync, DE, MCLK) together with digital video data of the input image to the timing controller 101.

게이트 타이밍 제어신호는 스타트 펄스(VST), 시프트 클럭(Gate Shift Clock, GCLK), 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 출력 인에이블신호(Gate Output Enable, GOE)는 생략될 수 있다. 스타트 펄스(VST)는 게이트 구동부(103)의 제1 스테이지에서 VST 단자에 입력되어 1 프레임 기간에서 가장 먼저 발생하는 제1 게이트 펄스의 출력 타이밍을 제어한다. 시프트 클럭(GCLK)은 게이트 구동부(103)의 스테이지들 각각에서 게이트 펄스의 출력 타이밍을 제어하여 게이트 펄스의 시프트 타이밍을 제어한다. The gate timing control signal includes a start pulse (VST), a shift clock (Gate Shift Clock, GCLK), an output enable signal (Gate Output Enable, GOE), and the like. The output enable signal (Gate Output Enable, GOE) may be omitted. The start pulse VST is input to the VST terminal in the first stage of the gate driver 103 and controls the output timing of the first gate pulse that occurs first in one frame period. The shift clock GCLK controls the shift timing of the gate pulse by controlling the output timing of the gate pulse in each stage of the gate driver 103 .

레벨 시프터(105)는 타이밍 콘트롤러(101)와 게이트 구동부(103) 사이에 연결된다. 레벨 시프터(105)는 타이밍 콘트롤러(101)로부터 수신된 게이트 타이밍 제어 신호의 스윙폭을 게이트 온 전압과 게이트 오프 전압으로 시프트(shift)하여 게이트 구동부(103)로 출력한다. NMOS에서, 게이트 온 전압은 NMOS의 문턱 전압 보다 높은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 NMOS의 문턱 전압 보다 낮은 게이트 로우 전압(VGL)이다. PMOS의 경우, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다. The level shifter 105 is connected between the timing controller 101 and the gate driver 103. The level shifter 105 shifts the swing width of the gate timing control signal received from the timing controller 101 into a gate-on voltage and a gate-off voltage, and outputs the gate driver 103 . In NMOS, the gate-on voltage is the gate high voltage (VGH) higher than the NMOS threshold voltage, and the gate-off voltage is the gate low voltage (VGL) lower than the NMOS threshold voltage. For PMOS, the gate on voltage is the gate low voltage (VGL) and the gate off voltage is the gate high voltage (VGH).

게이트 구동부(103) 각각은 도 5에 도시된 바와 같이 스타트 펄스(VST)와 시프트 클럭(CLK)에 따라 게이트 펄스를 시프트하여 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급한다. 스타트 펄스는 게이트 구동부(103)의 제1 스테이지(ST(1))에 인가된다. 시프트 클럭(CLK)은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다. 게이트 구동부(103)로부터 출력되는 게이트 펄스와 캐리 신호는 VGH와 VGL 사이에서 스윙한다. As shown in FIG. 5 , each of the gate drivers 103 shifts the gate pulse according to the start pulse VST and the shift clock CLK and sequentially supplies the gate pulse to the gate lines GL. A start pulse is applied to the first stage ST(1) of the gate driver 103. The shift clock CLK may be a 2-phase clock or an 8-phase clock, but is not limited thereto. The gate pulse and the carry signal output from the gate driver 103 swing between VGH and VGL.

게이트 구동부(103)는 도 5에 도시된 바와 같이 캐리 신호(Carry signal)(CRY(n)~CRY(n+3))가 전달되는 캐리 신호 배선을 통해 종속적으로 접속(cascade connection)되어 시프트 클럭(CLK) 타이밍에 맞추어 게이트 펄스를 시프트하는 스테이지들(S(1)~S(n+3))을 포함한다. 스테이지들(S(1)~S(n+3)) 각각은 게이트 라인들(GL)에 게이트 펄스를 순차적으로 공급하고, 캐리 신호(CRY(n)~CRY(n+3))를 다른 스테이지로 전달한다. 게이트 펄스(Vgout(n)~Vgout(N+3))와 캐리 신호(CRY(n)~CRY(n+3))는 스테이지 각각에서 하나의 출력 단자 또는 서로 독립된 출력 단자들을 통해 출력될 수 있다. As shown in FIG. 5, the gate driver 103 is cascade connected through a carry signal line through which a carry signal (CRY(n) to CRY(n+3)) is transmitted, thereby shifting the clock. (CLK) stages S(1) to S(n+3) shifting the gate pulse according to timing. Each of the stages S(1) to S(n+3) sequentially supplies gate pulses to the gate lines GL, and transfers the carry signals CRY(n) to CRY(n+3) to other stages. forward to Gate pulses Vgout(n) to Vgout(N+3) and carry signals CRY(n) to CRY(n+3) may be output through one output terminal or independent output terminals from each stage. .

도 6은 방전 가속 구동부(104)의 스위치 소자를 보여 주는 회로도이다. 도 6에서 “Dm”은 제m(m은 자연수) 데이터 라인이고, “Gn”은 제n(n은 자연수) 게이트 라인이다. 6 is a circuit diagram showing a switch element of the discharge acceleration driver 104. In FIG. 6, “Dm” is the mth (m is a natural number) data line, and “Gn” is the nth (n is a natural number) gate line.

도 6을 참조하면, 방전 가속 구동부(104)는 게이트 라인들(GL)에 연결된 TFT(T)를 포함한다. Referring to FIG. 6 , the discharge acceleration driver 104 includes TFT(T) connected to the gate lines GL.

게이트 구동부(103)는 제n 게이트 라인(Gn)에 제n 게이트 펄스를 공급한다. 제n 게이트 라인(Gn)에 연결된 제n TFT(T)는 제n 게이트 펄스 이후에 발생되는 다음 게이트 펄스에 응답하여 턴-온(turn-on)된다. TFT(T)가 턴-온될 때, 제n 게이트 라인(Gn)은 게이트 로우 전압(VGL)이 인가되는 방전 전원 라인(VGL 라인)에 연결되어 빠르게 방전된다. 제n TFT(T)는 다음 게이트 펄스가 인가되는 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다. The gate driver 103 supplies an nth gate pulse to the nth gate line Gn. The nth TFT (T) connected to the nth gate line (Gn) is turned on in response to the next gate pulse generated after the nth gate pulse. When the TFT (T) is turned on, the nth gate line (Gn) is connected to the discharge power line (VGL line) to which the gate low voltage (VGL) is applied, and is rapidly discharged. The n-th TFT (T) includes a gate to which the next gate pulse is applied, a drain connected to the n-th gate line Gn, and a source connected to the VGL line.

다음 게이트 펄스(Vgout(n+2))는 제n 게이트 펄스의 폴링 에지에서 라이징되는 다음 게이트 펄스이다. 다음 게이트 펄스는 게이트 펄스의 펄스폭, 게이트 펄스의 중첩 구간 등에 따라 달라질 수 있다. The next gate pulse (Vgout(n+2)) is the next gate pulse that rises on the falling edge of the nth gate pulse. The next gate pulse may vary according to a pulse width of the gate pulse, an overlapping period of the gate pulse, and the like.

도 7의 예에서, 게이트 펄스들(Vgout(n)~Vgout(n+2))은 2 수평 기간(2H)의 펄스폭을 가지며 게이트 구동부(103)로부터 순차적으로 발생된다. 게이트 펄스들(Vgout(n)~Vgout(n+2))은 1 수평 기간(1H) 만큼 중첩된다. 제n 게이트 펄스(Vgout(n))에 이어서 발생되는 제n+1 게이트 펄스(Vgout(n+1))가 제n+1 게이트 라인(Gn+1)에 인가된다. 제n+1 게이트 펄스(Vgout(n+1))에 이어서 발생되는 제n+2 게이트 펄스(Vgout(n+2))가 제n+2 게이트 라인(Gn+2)에 인가된다. 게이트 펄스들 각각은 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙한다. 제n 게이트 펄스(Vgout(n))와 제n+2 게이트 펄스(Vgout(n+1))는 서로 중첩되지 않는다. In the example of FIG. 7 , the gate pulses Vgout(n) to Vgout(n+2) have a pulse width of 2 horizontal periods (2H) and are sequentially generated from the gate driver 103 . The gate pulses Vgout(n) to Vgout(n+2) are overlapped by one horizontal period (1H). An n+1 th gate pulse Vgout(n+1) generated following the n th gate pulse Vgout(n) is applied to the n+1 th gate line Gn+1. The n+2 th gate pulse Vgout(n+2) generated following the n+1 th gate pulse Vgout(n+1) is applied to the n+2 th gate line Gn+2. Each of the gate pulses swings between a gate on voltage (VGH) and a gate off voltage (VGL). The nth gate pulse Vgout(n) and the n+2th gate pulse Vgout(n+1) do not overlap each other.

제n+2 게이트 펄스의 전압은 제n 게이트 펄스의 전압이 떨어질 때 상승한다. 따라서, 도 7의 예에서 다음 게이트 펄스는 제n+2 게이트 라인(Gn+2)에 인가되는 제n+2 게이트 펄스(Vgout(n+2))이다. 제n 게이트 라인(Gn)에 연결된 제n TFT(T)가 다음 게이트 펄스(Vgout(n+2))에 응답하여 턴-온(turn-on)될 때 제n 게이트 펄스의 폴링 에지 전압을 빠르게 게이트 로우 전압(VGL)까지 방전시킬 수 있다. The voltage of the n+2th gate pulse rises when the voltage of the nth gate pulse drops. Accordingly, in the example of FIG. 7 , the next gate pulse is the n+2th gate pulse Vgout(n+2) applied to the n+2th gate line Gn+2. When the n-th TFT (T) connected to the n-th gate line (Gn) is turned on in response to the next gate pulse (Vgout(n+2)), the falling edge voltage of the n-th gate pulse is rapidly increased. It can be discharged up to the gate low voltage (VGL).

도 10의 예에서, 게이트 펄스가 1 수평 기간(1H)의 펄스폭으로 발생되고 게이트 펄스들이 중첩되지 않는다. 제n+1 게이트 펄스(Vgout(n+1))의 전압은 제n 게이트 펄스의 폴링 에지 직후에 상승한다. 따라서, 도 10의 예에서 다음 게이트 펄스는 제n+1 게이트 라인(Gn+1)에 인가되는 제n+1 게이트 펄스(Vgout(n+1))이다. TFT(T)는 제n+1 게이트 펄스(Vgout(n+1))의 라이징 에지에 제n 게이트 라인(Gn)을 VGL 라인에 연결함으로써 제n 게이트 펄스(Vgout(n))의 폴링 에지 지연 시간을 줄인다.In the example of Fig. 10, gate pulses are generated with a pulse width of one horizontal period (1H) and the gate pulses do not overlap. The voltage of the n+1th gate pulse (Vgout(n+1)) rises immediately after the falling edge of the nth gate pulse. Accordingly, in the example of FIG. 10 , the next gate pulse is the n+1 th gate pulse Vgout(n+1) applied to the n+1 th gate line Gn+1. The TFT(T) delays the falling edge of the n+1th gate pulse Vgout(n+1) by connecting the nth gate line Gn to the VGL line at the rising edge of the n+1th gate pulse Vgout(n+1). Reduce time.

도 7은 시프트되는 게이트 펄스들이 중첩되는 예를 보여 주는 파형도이다. 도 8은 도 7에 도시된 게이트 펄스에 적용되는 방전 가속 구동부(104)의 스위치 소자들이 액티브 영역(AA) 밖에 배치된 예를 보여 주는 도면이다. 7 is a waveform diagram showing an example of overlapping shifted gate pulses. FIG. 8 is a diagram showing an example in which switch elements of the discharge acceleration driver 104 applied to the gate pulse shown in FIG. 7 are disposed outside the active area AA.

도 7 및 도 8을 참조하면, 게이트 펄스의 펄스폭은 대략 2 수평 기간(2H)이다. 제n+1 게이트 펄스는 제n 게이트 펄스의 후반부와 중첩되고 제n+2 게이트 펄스의 전반부와 중첩된다. 제n 게이트 펄스의 폴링 에지는 제n+2 게이트 펄스의 라이징 에지와 동기된다. Referring to FIGS. 7 and 8 , the pulse width of the gate pulse is approximately 2 horizontal periods (2H). The n+1th gate pulse overlaps the second half of the nth gate pulse and the first half of the n+2th gate pulse. The falling edge of the nth gate pulse is synchronized with the rising edge of the n+2th gate pulse.

액티브 영역(A)의 밖에서 게이트 라인들(Gn~Gn+3) 각각에 TFT(T)가 연결된다. TFT(T)는 제n+2 게이트 펄스에 응답하여 제n 게이트 라인(Gn)을 VGL 라인에 연결하여 제n 게이트 펄스의 폴링 에지에서 제n 게이트 라인(Gn)의 전압을 방전시킨다. 제n TFT(T)는 제n+2 게이트 라인(Gn+2)에 연결된 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다. A TFT(T) is connected to each of the gate lines Gn to Gn+3 outside the active region A. The TFT(T) connects the nth gate line Gn to the VGL line in response to the n+2th gate pulse to discharge the voltage of the nth gate line Gn at the falling edge of the nth gate pulse. The nth TFT(T) includes a gate connected to the n+2th gate line Gn+2, a drain connected to the nth gate line Gn, and a source connected to the VGL line.

도 9는 본 발명에서 픽셀의 유효 충전 시간(tp)이 증가되는 효과를 보여 주는 도면이다. 9 is a diagram showing an effect of increasing the effective charging time (tp) of a pixel according to the present invention.

도 9를 참조하면, 방전 가속 구동부(104)는 제n 게이트 펄스(Vgout(n))의 폴링 에지에서 제n 게이트 라인(Gn)을 VGL 라인에 연결함으로써 폴링 에지 지연 시간(t1)을 최소화한다. 따라서, 도 3에서 정의된 게이트 펄스의 지연 시간 마진(tm)이 감소된다. Referring to FIG. 9 , the discharge acceleration driver 104 minimizes the falling edge delay time t1 by connecting the nth gate line Gn to the VGL line at the falling edge of the nth gate pulse Vgout(n). . Accordingly, the delay time margin tm of the gate pulse defined in FIG. 3 is reduced.

본 발명은 게이트 펄스의 지연 시간 마진(tm)의 감소분 만큼 게이트 펄스의 펄스폭을 길게 하여 픽셀의 유효 충전 시간(tp)을 더 길게 할 수 있다. 따라서, 본 발명은 고해상도, 고속 구동 모델의 표시장치에서 1 수평 기간이 작아지더라도 픽셀의 유효 충전 시간(tp)을 확보할 수 있다. 도 9에서, Vdata(n)은 제n 게이트 펄스(Vgout(n))와 동기되는 데이터 전압이고, Vdata(n+2)는 제n+2 게이트 펄스(Vgout(n+2))와 동기되는 데이터 전압이다. According to the present invention, the effective charging time tp of a pixel can be increased by increasing the pulse width of the gate pulse by the decrease of the delay time margin tm of the gate pulse. Accordingly, the present invention can secure an effective charging time tp of a pixel even if one horizontal period is reduced in a display device of a high-resolution, high-speed driving model. 9, Vdata(n) is a data voltage synchronized with the nth gate pulse Vgout(n), and Vdata(n+2) is synchronized with the n+2th gate pulse Vgout(n+2). is the data voltage.

도 10은 시프트되는 게이트 펄스들이 중첩되지 않는 예를 보여 주는 파형도이다. 도 11은 도 9에 도시된 게이트 펄스에 적용되는 방전 가속 구동부(104)의 스위치 소자들이 액티브 영역 밖에 배치된 예를 보여 주는 도면이다. 10 is a waveform diagram showing an example in which shifted gate pulses do not overlap. FIG. 11 is a diagram showing an example in which switch elements of the discharge acceleration driver 104 applied to the gate pulse shown in FIG. 9 are disposed outside the active region.

도 10 및 도 11을 참조하면, 게이트 펄스의 펄스폭은 대략 1 수평 기간(1H)이다. 게이트 펄스는 게이트 라인들(Gn~Gn+3)에서 순차적으로 시프트되고 다른 게이트 펄스와 중첩되지 않는다. 이 경우, 제n 게이트 펄스의 폴링 에지는 제n+1 게이트 펄스의 라이징 에지와 동기된다. 10 and 11, the pulse width of the gate pulse is approximately one horizontal period (1H). Gate pulses are sequentially shifted in the gate lines (Gn to Gn+3) and do not overlap with other gate pulses. In this case, the falling edge of the nth gate pulse is synchronized with the rising edge of the n+1th gate pulse.

액티브 영역(A)의 밖에서 게이트 라인들(Gn~Gn+3) 각각에 TFT(T)가 연결된다. TFT(T)는 제n+1 게이트 펄스에 응답하여 제n 게이트 라인(Gn)을 VGL 라인에 연결하여 제n 게이트 펄스의 폴링 에지에서 제n 게이트 라인(Gn)의 전압을 방전시킨다. 제n TFT(T)는 제n+1 게이트 라인(Gn+1)에 연결된 게이트, 제n 게이트 라인(Gn)에 연결된 드레인, 및 VGL 라인에 연결된 소스를 포함한다.A TFT(T) is connected to each of the gate lines Gn to Gn+3 outside the active region A. The TFT(T) connects the nth gate line Gn to the VGL line in response to the n+1th gate pulse to discharge the voltage of the nth gate line Gn at the falling edge of the nth gate pulse. The nth TFT(T) includes a gate connected to the n+1th gate line Gn+1, a drain connected to the nth gate line Gn, and a source connected to the VGL line.

도 12는 방전 구속 구동부(104)의 스위치 소자에서 채널 폭을 표시패널의 RC 지연을 고려하여 다르게 설정한 예를 보여 주는 평면도이다. 도 12는 TFT(T)의 반도체 패턴을 보여 준다. 12 is a plan view showing an example in which the channel width of the switch element of the discharge arrestor driver 104 is set differently in consideration of the RC delay of the display panel. 12 shows a semiconductor pattern of TFT(T).

도 12를 참조하면, 트랜지스터의 반도체 패턴은 소스 전극과 접촉되는 소스 영역(S), 드레인 전극과 접촉되는 드레인 영역(D), 및 채널 영역(CH)을 포함한다. 채널 영역(CH)은 진성 반도체 영역이다. 소스 영역(S)과 드레인 영역(D)에 불순물 이온이 도핑되어 있다. 트랜지스터의 전류는 채널 영역(CH)의 폭(W)과 길이(L)에 따라 달라진다. 채널 폭(W)이 커지면, 트랜지스터의 전류도 증가한다. Referring to FIG. 12 , the semiconductor pattern of the transistor includes a source region S contacting the source electrode, a drain region D contacting the drain electrode, and a channel region CH. The channel region CH is an intrinsic semiconductor region. The source region S and the drain region D are doped with impurity ions. The current of the transistor varies depending on the width (W) and length (L) of the channel region (CH). As the channel width (W) increases, the current of the transistor also increases.

표시패널(100)의 위치에 따라 게이트 펄스의 지연 시간이 달라진다. 표시패널(100)의 상단은 디스플레이 구동부(102, 103)와 가깝기 때문에 RC 부하가 작은 반면에, 표시패널(100)의 하단으로 갈수록 디스플레이 구동부(102, 103)와 멀어져 RC 부하가 상대적으로 커진다. 본 발명은 표시패널의 상의 RC 부하 차이를 고려하여 방전 가속 구동부(104)를 구성하는 TFT들(T)의 반도체 채널 폭(W)을 다르게 설정한다. The delay time of the gate pulse varies according to the position of the display panel 100 . Since the upper end of the display panel 100 is close to the display driving units 102 and 103, the RC load is small, whereas the lower end of the display panel 100 is farther away from the display driving units 102 and 103, so the RC load becomes relatively large. In the present invention, semiconductor channel widths (W) of the TFTs (T) constituting the discharge acceleration driver 104 are set differently in consideration of the difference in RC load on the phases of the display panel.

도 12의 (A)는 RC 부하가 작은 게이트 라인에 연결된 제1 TFT(T)의 반도체 채널 폭(W1)을 보여 준다. 도 12의 (B)는 RC 부하가 상대적으로 큰 게이트 라인에 연결된 제2 TFT(T)의 반도체 채널 폭(W2)을 보여 준다. 전술한 실시예의 경우에, 제1 TFT(T)는 제n 게이트 라인(Gn)에 연결되고, 제2 TFT(T)는 제n+1 게이트 라인(Gn+1) 또는 제n+2 게이트 라인(Gn+1)에 연결될 수 있으나 이에 한정되지 않는다. 12(A) shows the semiconductor channel width W1 of the first TFT(T) connected to the gate line having the small RC load. 12(B) shows the semiconductor channel width W2 of the second TFT(T) connected to the gate line having a relatively large RC load. In the case of the foregoing embodiment, the first TFT (T) is connected to the nth gate line (Gn), and the second TFT (T) is connected to the n+1th gate line (Gn+1) or the n+2th gate line (Gn+1). (Gn+1), but is not limited thereto.

반도체 채널 폭을 크게 하면 TFT의 전류가 높아지기 때문에 게이트 펄스 파형의 지연이 작아진다. 따라서, 방전 가속 구동부(104)는 표시패널(100)의 RC 부하를 TFT(T)의 높은 전류로 보상하여 표시패널(100) 전체에서 게이트 펄스의 지연 시간을 줄이고 게이트 펄스를 균일한 파형으로 제어할 수 있다. When the semiconductor channel width is increased, the current of the TFT is increased, so the delay of the gate pulse waveform is reduced. Therefore, the discharge acceleration driver 104 compensates the RC load of the display panel 100 with the high current of the TFT(T) to reduce the gate pulse delay time and control the gate pulse in a uniform waveform throughout the display panel 100. can do.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will understand that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the claims.

100 : 표시패널 101 : 타이밍 콘트롤러
102 : 데이터 구동부 103 : 게이트 구동부
104 : 방전 가속 구동부 105 : 레벨 시프터
T : 방전 가속 구동부의 스위치 소자100: display panel 101: timing controller
102: data driver 103: gate driver
104: discharge acceleration driver 105: level shifter
T: Switch element of the discharge accelerator driver

Claims

an active region in which data lines and gate lines intersect and pixel electrodes are formed;
a gate driver supplying gate pulses to the gate lines; and
At the falling edge of the n-th gate pulse connected to the gate lines and applied to the n-th gate line (n is a natural number), the rising edge timing of the n + i (i is a positive integer) gate pulse generated thereafter a discharge acceleration driver configured to discharge the n-th gate line by connecting the n-th gate line to a discharge power line to which a gate-off voltage is supplied;
The discharge acceleration driver
a first transistor connected to the n-th gate line; and
A second transistor coupled to an n+i th gate line to which the n+i th gate pulse is applied;
The second transistor is disposed at a position where the RC load is greater than that of the first transistor on the thin film transistor array substrate,
The thin film transistor array substrate of claim 1 , wherein a channel width of the second transistor is greater than a channel width of the first transistor.

According to claim 1,
An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line;
An n+2 th gate pulse generated following the n+1 th gate pulse is applied to an n+2 th gate line;
The thin film transistor array substrate of claim 1 , wherein the nth gate pulse and the n+2th gate pulse do not overlap each other.

According to claim 2,
A first transistor coupled to the n-th gate line connects the n-th gate line to the discharge power line in response to the n+2-th gate pulse.

According to claim 1,
An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line;
The thin film transistor array substrate of claim 1 , wherein the n-th gate pulse and the n+1-th gate pulse do not overlap each other.

According to claim 4,
A first transistor connected to the n-th gate line connects the n-th gate line to the discharge power line in response to the n+1-th gate pulse.

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a display panel in which data lines and gate lines intersect and pixels are arranged in a matrix form;
a gate driver supplying gate pulses to the gate lines; and
At the falling edge of the n-th gate pulse connected to the gate lines and applied to the n-th gate line (n is a natural number), the rising edge timing of the n + i (i is a positive integer) gate pulse generated thereafter a discharge acceleration driver connecting the n-th gate line to a discharge power supply line to which a gate-off voltage is supplied;
The discharge acceleration driver
a first transistor connected to the n-th gate line; and
A second transistor coupled to an n+i th gate line to which the n+i th gate pulse is applied;
The second transistor is disposed at a position where the RC load is greater than that of the first transistor on the thin film transistor array substrate,
A channel width of the second transistor is greater than a channel width of the first transistor.

According to claim 7,
An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line;
An n+2 th gate pulse generated following the n+1 th gate pulse is applied to an n+2 th gate line;
A first transistor coupled to the n-th gate line connects the n-th gate line to the discharge power line in response to the n+2-th gate pulse.

According to claim 7,
An n+1 th gate pulse generated subsequent to the n th gate pulse is applied to an n+1 th gate line;
A first transistor connected to the n-th gate line connects the n-th gate line to the discharge power line in response to the n+1-th gate pulse.

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