KR102500369B1 - Planarization slurry of group III-V semiconductor material, and method of manufacturing group III-V semiconductor channel - Google Patents

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Abstract

III-V족 반도체 물질의 평탄화 슬러리가 제공된다. 상기 슬러리는 실리콘 산화물을 포함하는 연마 입자, 산화제, 및 할로겐 염을 포함하는 연마 강화제를 포함할 수 있다. A planarization slurry of III-V semiconductor material is provided. The slurry may include abrasive particles including silicon oxide, an oxidizing agent, and an abrasive reinforcing agent including a halogen salt.

Description

III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법 {Planarization slurry of group III-V semiconductor material, and method of manufacturing group III-V semiconductor channel}Planarization slurry of group III-V semiconductor material, and method of manufacturing group III-V semiconductor channel

본 발명은 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법에 관한 것으로서, 보다 구체적으로는 III-V족 반도체 물질의 손상을 최소화하면서 III-V족 반도체 물질의 효율적으로 연마할 수 있는 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법에 관한 것이다. The present invention relates to a planarization slurry of a III-V semiconductor material and a method for manufacturing a III-V semiconductor channel, and more particularly, to an efficient method of manufacturing a III-V semiconductor material while minimizing damage to the III-V semiconductor material. A planarization slurry of a III-V semiconductor material that can be polished with a polishing method, and a method for manufacturing a III-V semiconductor channel.

다원계 원소로 구성된 III-V족반도체가 오래전부터 전자재료로 각광을 받고 있다. IIIA족 원소에는 Al, Ga, In이, VA족 원소에는 N, P, As를 주로 이용한다. 2원계반도체 GaAs, 3원계 AlGaP, 4원계 GaInPAs, 그리고 4원계혼정 GaxIn1-xPyAs1-y 등 다양한 조성을 가지는 반도체가 만들어진다. 반도체의 형태도 잉곳, 웨이퍼 그리고 박막 등이 존재한다.Group III-V semiconductors composed of multi-element elements have been in the limelight as electronic materials for a long time. Al, Ga, and In are mainly used for group IIIA elements, and N, P, and As are mainly used for group VA elements. Semiconductors with various compositions such as binary GaAs, ternary AlGaP, quaternary GaInPAs, and quaternary mixed crystal Ga x In 1-x PyAs 1-y are produced. In the form of semiconductors, there are ingots, wafers, and thin films.

III족 원소의 외각전자배열에서 Al은 3s2 3p1, Ga은 4s2 4p1, In은 5s2 5p1이고, V족의 전자배열에서 N은 2s2 2p3, P는 3s2 3p3, As는 4s2 4p3로 되어있다. III족 원소의 3개의 전자와 V족 원소의 5개의 전자는 외부의 자극에 의하여 III-V족 원자의 빈 궤도로 이동이 쉬워, 신호전달이 용이하므로 III-V족반도체가 전자소재로 선호를 받고 있다. In the electron configuration of Group III elements, Al is 3s2 3p1, Ga is 4s2 4p1, and In is 5s2 5p1. In the electron arrangement of Group V, N is 2s2 2p3, P is 3s2 3p3, and As is 4s2 4p3. 3 electrons of group III elements and 5 electrons of group V elements are easily moved to empty orbits of group III-V atoms by external stimulation, so signal transmission is easy, so group III-V semiconductors are preferred as electronic materials. are receiving

기존 실리콘 반도체 재료 보다 전자/정공 이동도가 5배 이상 높은 우수한 III-V 반도체 채널 형성하기 위한 핵심기술은 이종 물질의 결정구조에서 격자 부조합으로 인해 발생하는 결함을 최소화 또는 방지하는 것으로, 이를 위해 대표적으로 다음 두 가지 채널 형성방법이 필요하다. 선 Fin 틀 제작 후 III-V 성장 방법(Replacement fin method)과 선 III-V 성장 후 Fin 구조물 제작 공정법(SRB layer)인데, 위 두 가지 공정에서는 III-V 물질에 대한 평탄화 공정이 1회 이상 사용된다. 즉, III-V 증착 공정과 함께 III-V 채널의 결정 결함을 조절할 수 있는 핵심 공정이다. III-V 평탄화 공정은 후속으로 성장되는 III-V 채널 재료의 품질과 채널의 높이를 결정하는 등의 소자 특성에 직접적으로 영향을 주는 매우 중요한 공정이나, Trench 패턴의 폭에 따른 III-V 과성장 높이차이로 인한 산화막 손실 및 디싱(dishing) 그리고 평탄화 공정 후 세정 공정에서 오염 제거의 어려움 같은 문제들로 인해 공정 개발에 어려움을 겪고 있다. 이에 따라, 상술된 문제점들을 해결하기 위한 다양한 기술들이 연구되고 있다. The core technology for forming an excellent III-V semiconductor channel with electron/hole mobility 5 times higher than that of conventional silicon semiconductor materials is to minimize or prevent defects caused by lattice mismatch in the crystal structure of heterogeneous materials. Typically, the following two channel formation methods are required. These are the III-V growth method (replacement fin method) after line fin frame production and the fin structure fabrication process method (SRB layer) after line III-V growth. In the above two processes, the planarization process for III-V material is performed more than once. used That is, it is a key process that can control crystal defects of the III-V channel together with the III-V deposition process. The III-V planarization process is a very important process that directly affects device characteristics such as determining the quality of the subsequently grown III-V channel material and the height of the channel, but III-V overgrowth according to the width of the trench pattern. It is difficult to develop a process due to problems such as loss of an oxide film due to a height difference, dishing, and difficulty in removing contaminants in a cleaning process after a planarization process. Accordingly, various techniques for solving the above problems are being studied.

본 발명이 해결하고자 하는 일 기술적 과제는, III-V족 반도체 물질에 대한 연마율이 향상된 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법을 제공하는 데 있다. One technical problem to be solved by the present invention is to provide a planarization slurry of a group III-V semiconductor material having an improved polishing rate for the group III-V semiconductor material, and a method for manufacturing a group III-V semiconductor channel.

본 발명이 해결하고자 하는 다른 기술적 과제는, 연마 후 표면의 입자 오염 문제가 감소된 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a planarization slurry of a III-V semiconductor material with reduced surface particle contamination after polishing and a method for manufacturing a III-V semiconductor channel.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 연마 후 표면 특성이 향상된 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a planarization slurry of a group III-V semiconductor material having improved surface characteristics after polishing, and a method for manufacturing a group III-V semiconductor channel.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 III-V족 반도체 채널의 제조 공정이 간소화된 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a planarization slurry of a group III-V semiconductor material and a method of manufacturing a group III-V semiconductor channel in which the manufacturing process of the group III-V semiconductor channel is simplified.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 III-V족 반도체 채널의 제조 공정 비용이 절감된 III-V족 반도체 물질의 평탄화 슬러리, 및 III-V족 반도체 채널의 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a planarization slurry of a group III-V semiconductor material and a method for manufacturing a group III-V semiconductor channel in which the manufacturing process cost of the group III-V semiconductor channel is reduced.

본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다. The technical problem to be solved by the present invention is not limited to the above.

상술된 기술적 과제들을 해결하기 위해 본 발명은 III-V족 반도체 물질의 평탄화 슬러리를 제공한다. In order to solve the above technical problems, the present invention provides a planarization slurry of a III-V semiconductor material.

일 실시 예에 따르면, III-V족 반도체 물질을 평탄화시키는 슬러리에 있어서, 상기 슬러리는, 실리콘 산화물을 포함하는 연마 입자, 산화제, 및 할로겐 염을 포함하는 연마 강화제를 포함할 수 있다. According to one embodiment, in the slurry for planarizing the III-V semiconductor material, the slurry may include abrasive particles containing silicon oxide, an oxidizing agent, and a polishing enhancer containing a halogen salt.

일 실시 예에 따르면, 상기 할로겐 염은, 비금속 할로겐 염을 포함할 수 있다. According to one embodiment, the halogen salt may include a non-metal halide salt.

일 실시 예에 따르면, 상기 할로겐 염은, 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함할 수 있다. According to one embodiment, the halogen salt may include any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F).

일 실시 예에 따르면, 상기 III-V족 반도체 물질은, 인듐-갈륨-비소(Indium Gallium Arsenide, InGaAs)를 포함할 수 있다. According to an embodiment, the group III-V semiconductor material may include Indium Gallium Arsenide (InGaAs).

일 실시 예에 따르면, 상기 슬러리의 pH는, 7 초과 10 미만인 것을 포함할 수 있다. According to one embodiment, the pH of the slurry may include greater than 7 and less than 10.

일 실시 예에 따르면, 상기 슬러리 내에서 상기 연마 입자의 함량은 0.5 wt% 미만인 것을 포함할 수 있다. According to one embodiment, the content of the abrasive particles in the slurry may include less than 0.5 wt%.

일 실시 예에 따르면, 상기 슬러리는, 인듐-갈륨-비소(InGaAs) 및 인화 인듐(InP) 중 인듐-갈륨-비소(InGaAs)에 대해 선택적 식각성을 갖는 것을 포함할 수 있다. According to an embodiment, the slurry may include one having selective etching properties for indium-gallium-arsenic (InGaAs) among indium-gallium-arsenic (InGaAs) and indium phosphide (InP).

상술된 기술적 과제들을 해결하기 위해 본 발명은 III-V족 반도체 채널의 제조 방법을 제공한다. In order to solve the above technical problems, the present invention provides a method for manufacturing a III-V semiconductor channel.

일 실시 예에 따르면, III-V족 반도체 채널의 제조 방법은 소자 절연막(Shallow Trench Isolation, STI) 사이의 베이스 활성 영역 상에, 제1 III-V족 반도체 물질을 포함하는 제1 활성부를 에피 성장(epi-growth)시키는 단계, 상기 제1 활성부에 제1 슬러리를 제공하여, 상기 소자 절연막의 상부면으로부터 돌출된 상기 제1 활성부를 제거하여, 상기 제1 활성부의 상부면을 평탄화시키는 단계, 상기 제1 활성부의 상부면이 상기 소자 절연막의 상부면보다 낮아지도록, 상기 제1 활성부를 식각하는 단계, 상기 제1 활성부 상에, 제2 III-V족 반도체 물질을 포함하는 제2 활성부를 에피 성장시키는 단계, 및 상기 제2 활성부에 상기 제1 슬러리보다 pH가 높은 제2 슬러리를 제공하여, 상기 소자 절연막의 상부면으로부터 돌출된 상기 제2 활성부를 제거하여, 상기 제2 활성부의 상부면을 평탄화시키는 단계를 포함할 수 있다. According to an embodiment, a method of manufacturing a III-V semiconductor channel includes epitaxial growth of a first active portion including a first III-V semiconductor material on a base active region between shallow trench isolation (STI). (epi-growth), providing a first slurry to the first active part to remove the first active part protruding from the upper surface of the device insulating layer, and planarizing the upper surface of the first active part; Etching the first active portion so that an upper surface of the first active portion is lower than an upper surface of the device insulating layer, epitaxially etching a second active portion including a second III-V semiconductor material on the first active portion growing, and providing a second slurry having a higher pH than the first slurry to the second active part to remove the second active part protruding from the upper surface of the device insulating layer, thereby forming an upper surface of the second active part It may include a step of flattening.

일 실시 예에 따르면, 상기 제1 슬러리는, 상기 제1 III-V족 반도체 물질 및 상기 제2 III-V족 반도체 물질 중 상기 제1 III-V족 반도체 물질에 대한 식각 선택성을 갖고, 상기 제2 슬러리는, 상기 제1 III-V족 반도체 물질 및 상기 제2 III-V족 반도체 물질 중 상기 제2 III-V족 반도체 물질에 대한 식각 선택성을 가질 수 있다. According to an embodiment, the first slurry has an etch selectivity for the first III-V group semiconductor material among the first III-V group semiconductor material and the second III-V group semiconductor material, The second slurry may have etching selectivity with respect to the second III-V semiconductor material among the first III-V group semiconductor material and the second III-V group semiconductor material.

일 실시 예에 따르면, 상기 제1 III-V족 반도체 물질은 인화 인듐(InP)을 포함하고, 상기 제2 III-V족 반도체 물질은 인듐-갈륨-비소(InGaAs)를 포함할 수 있다. According to an embodiment, the first group III-V semiconductor material may include indium phosphide (InP), and the second group III-V semiconductor material may include indium-gallium-arsenic (InGaAs).

일 실시 예에 따르면, 상기 소자 절연막은 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물을 포함하고, 상기 제1 슬러리는, 상기 실리콘 산화물과 상기 제1 III-V족 반도체 물질 중 상기 제1 III-V족 반도체 물질에 대해 식각 선택성을 갖고, 상기 제2 슬러리는, 상기 실리콘 산화물과 상기 제2 III-V족 반도체 물질 중 상기 제2 III-V족 반도체 물질에 대해 식각 선택성을 가질 수 있다. According to an embodiment, the device insulating layer includes silicon oxide formed using TEOS (Tetra Ethyl Ortho Silicate), and the first slurry includes the silicon oxide and the first group III-V semiconductor material. It has an etch selectivity to a III-V group semiconductor material, and the second slurry may have an etch selectivity to the second III-V semiconductor material among the silicon oxide and the second III-V group semiconductor material. .

일 실시 예에 따르면, 상기 제1 슬러리 및 상기 제2 슬러리는, 실리콘 산화물(SiO2), 과산화수소(H2O2), 및 할로겐 염을 공통적으로 포함할 수 있다. According to an embodiment, the first slurry and the second slurry may include silicon oxide (SiO 2 ), hydrogen peroxide (H 2 O 2 ), and a halogen salt in common.

일 실시 예에 따르면, 상기 할로겐 염은, 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함할 수 있다. According to one embodiment, the halogen salt may include any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F).

본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리는, 실리콘 산화물을 포함하는 연마 입자, 산화제, 및 할로겐 염을 포함하는 연마 강화제를 포함하되, 상기 할로겐 염은 비금속 할로겐 염을 포함할 수 있다. 이에 따라, 상기 슬러리는, 인듐-갈륨-비소(InGaAs) 반도체 물질에 대해 높은 식각률을 가질 수 있고, 연마 공정 후 인듐-갈륨-비소(InGaAs) 반도체 물질 상에 잔존하는 오염 입자의 양이 감소될 수 있으며, 연마 공정 후 인듐-갈륨-비소(InGaAs) 반도체 물질의 표면 특성이 향상될 수 있다. The planarization slurry of a III-V semiconductor material according to an embodiment of the present invention includes an abrasive particle containing silicon oxide, an oxidizing agent, and a polishing enhancer containing a halogen salt, wherein the halogen salt includes a non-metal halide salt. can Accordingly, the slurry may have a high etching rate for the indium-gallium-arsenic (InGaAs) semiconductor material, and the amount of contaminant particles remaining on the indium-gallium-arsenic (InGaAs) semiconductor material after the polishing process may be reduced. In addition, after the polishing process, the surface characteristics of the indium-gallium-arsenic (InGaAs) semiconductor material may be improved.

도 1은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법을 설명하는 순서도이다.
도 2 내지 도 4는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부를 에피 성장시키는 단계를 나타내는 도면이다.
도 5는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부의 상부면을 평탄화시키는 단계를 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부를 식각하는 단계를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제2 활성부를 에피 성장시키는 단계를 나타내는 도면이다.
도 8은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제2 활성부의 상부면을 평탄화시키는 단계를 나타내는 도면이다.
도 9는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 III-V족 반도체 채널의 형성 단계를 나타내는 도면이다.
도 10은 본 발명의 실시 예 2에 따른 슬러리가 포함하는 SiO2의 함량에 따른 특성 변화를 나타내는 그래프이다.
도 11 및 도 12는 본 발명의 실시 예 2에 따른 슬러리가 포함하는 H2O2의 함량에 따른 특성 변화를 나타내는 그래프이다.
도 13은 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 연마 효율을 비교한 그래프이다.
도 14는 본 발명의 비교 예들에 따른 슬러리를 통해 할로겐 원소에 따른 연마 효율을 비교한 그래프이다.
도 15는 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 오염 영향을 비교한 그래프이다.
도 16은 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 표면 조도를 비교한 도면이다.
도 17은 본 발명의 실시 예에 따른 슬러리와 비교 예들에 따른 슬러리의 InGaAs 막에 대한 식각률 및 표면 오염 정도를 비교한 그래프이다.
도 18은 본 발명의 실시 예에 따른 슬러리와 비교 예에 따른 슬러리를 통해 InGaAs 막을 식각한 후 InGaAs막의 표면 조도를 비교한 도면이다.
도 19는 본 발명의 실시 예 1에 따른 슬러리가 포함하는 H2O2의 함량에 따른 특성 변화를 나타내는 그래프이다.
도 20은 본 발명의 실시 예 1및 실시 예 3에 따른 슬러리의 식각 선택성을 나타내는 그래프이다.
도 21은 본 발명의 실시 예 4에 따른 슬러리의 InP막에 대한 연마율을 나타내는 그래프이다.
도 22는 본 발명의 실시 예 4에 따른 슬러리를 통해 연마된 InP 막의 표면 거칠기를 나타내는 그래프이다.
도 23은 본 발명의 실시 예 4에 따른 슬러리를 통해 연마된 InP 막의 오염 입자수를 나타내는 그래프이다. 1 is a flowchart illustrating a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
2 to 4 are diagrams illustrating a step of epitaxially growing a first active part in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
5 is a diagram illustrating a step of planarizing an upper surface of a first active part in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
6 is a diagram illustrating a step of etching a first active part in a method of manufacturing a III-V semiconductor channel according to an embodiment of the present invention.
7 is a diagram illustrating a step of epitaxially growing a second active part in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
8 is a diagram illustrating a step of planarizing an upper surface of a second active part in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
9 is a diagram illustrating a forming step of a III-V group semiconductor channel in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.
10 is a graph showing changes in characteristics according to the content of SiO 2 included in the slurry according to Example 2 of the present invention.
11 and 12 are graphs showing changes in characteristics according to the content of H 2 O 2 contained in the slurry according to Example 2 of the present invention.
13 is a graph comparing polishing efficiency according to pH through a slurry according to a comparative example of the present invention.
14 is a graph comparing polishing efficiency according to halogen elements through slurries according to comparative examples of the present invention.
15 is a graph comparing the contamination effect according to pH through slurries according to a comparative example of the present invention.
16 is a diagram comparing surface roughness according to pH through slurries according to a comparative example of the present invention.
17 is a graph comparing etch rates and surface contamination levels of InGaAs films of slurries according to Examples and Comparative Examples.
18 is a view comparing surface roughness of an InGaAs film after etching the InGaAs film through a slurry according to an embodiment of the present invention and a slurry according to a comparative example.
19 is a graph showing changes in characteristics according to the content of H 2 O 2 included in the slurry according to Example 1 of the present invention.
20 is a graph showing the etch selectivity of slurries according to Examples 1 and 3 of the present invention.
21 is a graph showing the polishing rate of the InP film of the slurry according to Example 4 of the present invention.
22 is a graph showing surface roughness of an InP film polished through a slurry according to Example 4 of the present invention.
23 is a graph showing the number of contaminating particles of an InP film polished with a slurry according to Example 4 of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and the spirit of the present invention will be sufficiently conveyed to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In this specification, when an element is referred to as being on another element, it means that it may be directly formed on the other element or a third element may be interposed therebetween. Also, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content.

또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, although terms such as first, second, and third are used to describe various elements in various embodiments of the present specification, these elements should not be limited by these terms. These terms are only used to distinguish one component from another. Therefore, what is referred to as a first element in one embodiment may be referred to as a second element in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiments. In addition, in this specification, 'and/or' is used to mean including at least one of the elements listed before and after.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.In the specification, expressions in the singular number include plural expressions unless the context clearly dictates otherwise. In addition, the terms "comprise" or "having" are intended to designate that the features, numbers, steps, components, or combinations thereof described in the specification exist, but one or more other features, numbers, steps, or components. It should not be construed as excluding the possibility of the presence or addition of elements or combinations thereof. In addition, in this specification, "connection" is used to mean both indirectly and directly connecting a plurality of components.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리는, III-V족 반도체 물질의 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정에 사용되어, 상기 III-V족 반도체 물질을 평탄화 시킬 수 있다.The planarization slurry of the group III-V semiconductor material according to an embodiment of the present invention is used in a chemical mechanical polishing (CMP) process of the group III-V semiconductor material to planarize the group III-V semiconductor material. can

상기 슬러리는, 실리콘 산화물(SiO2)를 포함하는 연마 입자, 과산화수소(H2O2)를 포함하는 산화제, 및 연마 강화제를 포함할 수 있다. 일 실시 예에 따르면, 상기 연마 강화제는 할로겐 염을 포함할 수 있다. 보다 구체적으로, 상기 연마 강화제는 비금속 할로겐 염을 포함할 수 있다. 예를 들어, 상기 할로겐 염은 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함할 수 있다. 이와 달리, 상기 연마 강화제가 금속 할로겐 염(예를 들어, NaCl)을 포함하는 경우, III-V족 반도체 물질의 평탄화 공정 후, III-V족 반도체 물질 상에 금속이 잔류되어 표면 특성이 저하될 수 있다. The slurry may include abrasive particles including silicon oxide (SiO 2 ), an oxidizing agent including hydrogen peroxide (H 2 O 2 ), and an abrasive reinforcing agent. According to one embodiment, the polishing enhancer may include a halogen salt. More specifically, the polishing enhancer may include a non-metal halide salt. For example, the halogen salt may include any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F). On the other hand, when the polishing enhancer includes a metal halide salt (eg, NaCl), after the planarization process of the III-V semiconductor material, the metal remains on the III-V semiconductor material and the surface properties may be deteriorated. can

상기 슬러리는, III-V족 반도체 물질 중 인듐-갈륨-비소(Indium Gallium Arsenide, InGaAs)의 평탄화 공정에 용이하게 적용될 수 있다. 보다 구체적으로, 상기 슬러리는 인듐-갈륨-비소(InGaAs)에 대해 높은 식각률을 가질 수 있다. 또한, 상기 슬러리를 통해 인듐-갈륨-비소(InGaAs)가 평탄화 되는 경우, 평탄화된 인듐-갈륨-비소(InGaAs) 상에 오염 입자가 상대적으로 적게 남아, 평탄화 공정으로 인한 인듐-갈륨-비소(InGaAs)의 표면 오염 문제가 감소될 수 있다. 또한, 상기 슬러리를 통해 인듐-갈륨-비소(InGaAs)가 평탄화되는 경우, 평탄화된 인듐-갈륨-비소(InGaAs)의 표면 조도가 감소되어 인듐-갈륨-비소(InGaAs)의 표면 특성이 향상될 수 있다. The slurry can be easily applied to a planarization process of Indium Gallium Arsenide (InGaAs) among group III-V semiconductor materials. More specifically, the slurry may have a high etching rate for indium-gallium-arsenic (InGaAs). In addition, when indium-gallium-arsenic (InGaAs) is planarized through the slurry, relatively few contaminant particles remain on the planarized indium-gallium-arsenic (InGaAs), resulting in indium-gallium-arsenic (InGaAs) ), the problem of surface contamination can be reduced. In addition, when the indium-gallium-arsenic (InGaAs) is planarized through the slurry, the surface roughness of the planarized indium-gallium-arsenic (InGaAs) is reduced to improve the surface properties of the indium-gallium-arsenic (InGaAs). there is.

또한, 상기 슬러리는 인듐-갈륨-비소(InGaAs) 및 인화 인듐(InP) 중 인듐-갈륨-비소(InGaAs)에 대해 선택적 식각성을 가질 수 있다. 즉, 상기 슬러리는 인듐-갈륨-비소(InGaAs)에 대해서는 상대적으로 높은 식각률을 갖는 반면, 인화 인듐(InP)에 대해서는 상대적으로 낮은 식각률을 가질 수 있다. In addition, the slurry may have selective etching for indium-gallium-arsenic (InGaAs) among indium-gallium-arsenic (InGaAs) and indium phosphide (InP). That is, the slurry may have a relatively high etching rate for indium-gallium-arsenic (InGaAs), but a relatively low etching rate for indium phosphide (InP).

일 실시 예에 따르면, 상기 슬러리 내의 상기 연마 입자의 함량이 제어될 수 있다. 예를 들어, 상기 슬러리 내에서 상기 연마 입자의 함량은 0.5 wt% 미만일 수 있다. 이 경우, 상기 슬러리는 인듐-갈륨-비소(InGaAs) 및 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물 중 인듐-갈륨-비소(InGaAs)에 대해 선택적 식각성을 가질 수 있다. 즉, 상기 슬러리는 인듐-갈륨-비소(InGaAs)에 대해서는 상대적으로 높은 식각률을 갖는 반면, TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물에 대해서는 상대적으로 낮은 식각률을 가질 수 있다. 이와 달리, 상기 슬러리 내에서 상기 연마 입자의 함량이 0.5 wt% 이상인 경우, 상기 슬러리는 인듐-갈륨-비소(InGaAs) 및 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물 모두에 대해 높은 식각률을 가져, 식각 선택성이 저하될 수 있다.According to one embodiment, the content of the abrasive particles in the slurry may be controlled. For example, the content of the abrasive particles in the slurry may be less than 0.5 wt%. In this case, the slurry may have selective etching properties for indium-gallium-arsenic (InGaAs) among silicon oxide formed using indium-gallium-arsenic (InGaAs) and tetra ethyl ortho silicate (TEOS). That is, the slurry may have a relatively high etching rate for indium-gallium-arsenic (InGaAs), but a relatively low etching rate for silicon oxide formed using tetra ethyl ortho silicate (TEOS). On the other hand, when the content of the abrasive particles in the slurry is 0.5 wt% or more, the slurry has a high etch rate for both silicon oxide formed using indium-gallium-arsenic (InGaAs) and TEOS (Tetra Ethyl Ortho Silicate) As a result, the etch selectivity may decrease.

일 실시 예에 따르면, 상기 슬러리의 pH는 7 초과 10 미만일 수 있다. 이에 따라, 상기 슬러리는 III-V족 반도체 물질(예를 들어, InGaAs)에 대해 높은 식각률을 갖고, III-V족 반도체 물질(예를 들어, InGaAs)의 표면 오염 문제를 감소시키며, III-V족 반도체 물질(예를 들어, InGaAs)의 표면 특성을 향상시킬 수 있다.According to one embodiment, the pH of the slurry may be greater than 7 and less than 10. Accordingly, the slurry has a high etching rate for group III-V semiconductor materials (eg, InGaAs), reduces surface contamination problems of group III-V semiconductor materials (eg, InGaAs), and provides III-V It is possible to improve surface properties of a group semiconductor material (eg, InGaAs).

이와 달리, 상기 연마 입자, 및 상기 산화제에 염산(HCl)이 첨가되어 7 이하의 pH를 갖는 슬러리를 통해 III-V족 반도체 물질(예를 들어, InGaAs)을 평탄화 시키는 경우, 평탄화 공정 이후 III-V족 반도체 물질(예를 들어, InGaAs) 상에 오염 입자가 상대적으로 많이 남아, 평탄화 공정으로 인한 III-V족 반도체 물질(예를 들어, InGaAs)의 표면 오염 문제가 발생될 수 있다. 또한, 산성용액인 염산(HCl)이 지속적인 사용되는 경우, 장비 손상 문제가 발생될 수 있다. In contrast, when planarizing a group III-V semiconductor material (eg, InGaAs) through a slurry having a pH of 7 or less by adding hydrochloric acid (HCl) to the abrasive particles and the oxidizing agent, after the planarization process, III- A relatively large number of contaminant particles may remain on the group V semiconductor material (eg, InGaAs), resulting in surface contamination of the III-V semiconductor material (eg, InGaAs) due to the planarization process. In addition, if hydrochloric acid (HCl), an acidic solution, is continuously used, equipment damage may occur.

반면, 상기 연마 입자, 및 상기 산화제에 암모니아수(Na4OH)가 첨가되어 10 이상의 pH를 갖는 슬러리를 통해 III-V족 반도체 물질(예를 들어, InGaAs)을 평탄화 시키는 경우, III-V족 반도체 물질(예를 들어, InGaAs)의 표면 오염 문제는 감소되지만, III-V족 반도체 물질(예를 들어, InGaAs)의 표면 조도가 증가하는 문제점이 발생될 수 있다. On the other hand, when planarizing a group III-V semiconductor material (eg, InGaAs) through a slurry having a pH of 10 or more by adding ammonia water (Na 4 OH) to the abrasive particles and the oxidizing agent, the group III-V semiconductor Although the problem of surface contamination of the material (eg, InGaAs) is reduced, a problem of increasing the surface roughness of the III-V semiconductor material (eg, InGaAs) may occur.

이상, 본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리가 설명되었다. 이하, 상기 슬러리를 통해 III-V족 반도체 채널을 제조하는 방법이 설명된다. In the above, the planarization slurry of the III-V group semiconductor material according to the embodiment of the present invention has been described. Hereinafter, a method of manufacturing a III-V group semiconductor channel through the slurry will be described.

도 1은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법을 설명하는 순서도이고, 도 2 내지 도 4는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부를 에피 성장시키는 단계를 나타내는 도면이고, 도 5는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부의 상부면을 평탄화시키는 단계를 나타내는 도면이고, 도 6은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제1 활성부를 식각하는 단계를 나타내는 도면이고, 도 7은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제2 활성부를 에피 성장시키는 단계를 나타내는 도면이고, 도 8은 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 제2 활성부의 상부면을 평탄화시키는 단계를 나타내는 도면이고, 도 9는 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법 중 III-V족 반도체 채널의 형성 단계를 나타내는 도면이다. 1 is a flowchart illustrating a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention, and FIGS. 2 to 4 are a first method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention. FIG. 5 is a view showing a step of planarizing the upper surface of the first active part in the method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention. FIG. A diagram illustrating a step of etching a first active part in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention, and FIG. FIG. 8 is a view showing the step of planarizing the upper surface of the second active part in the method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention. FIG. It is a diagram illustrating a step of forming a III-V group semiconductor channel in a method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention.

도 1 내지 도 4를 참조하면, 소자 절연막(Shallow Trench Isolation, STI, 200)이 형성된 기판(100)이 준비될 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 실리콘 반도체 기판일 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(100)은 화합물 반도체 기판일 수 있다. 상기 기판(100)의 종류는 제한되지 않는다. Referring to FIGS. 1 to 4 , a substrate 100 on which a shallow trench isolation (STI) 200 is formed may be prepared. According to one embodiment, the substrate 100 may be a silicon semiconductor substrate. Alternatively, according to another embodiment, the substrate 100 may be a compound semiconductor substrate. The type of the substrate 100 is not limited.

일 실시 예에 따르면, 상기 소자 절연막(200)은 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성될 수 있다. 이에 따라, 상기 소자 절연막(200)은 실리콘 산화물을 포함할 수 있다. According to an embodiment, the device insulating layer 200 may be formed using tetra ethyl ortho silicate (TEOS). Accordingly, the device insulating layer 200 may include silicon oxide.

상기 소자 절연막(200) 사이의 베이스 활성 영역(BA)을 식각한 후, 상기 베이스 활성 영역(BA) 상에 제1 활성부(300)를 에피 성장(epi-growth)시킬 수 있다(S100). 일 실시 예에 따르면, 상기 제1 활성부(300)는 제1 III-V족 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제1 III-V족 반도체 물질은 인화 인듐(InP)을 포함할 수 있다. 또한, 상기 베이스 활성 영역(BA)은, TMAH를 이용한 이방성 습식 식각 공정으로 식각되어, 상기 소자 절연막(200)의 상부면보다 낮은 상부면을 가질 수 있다. After the base active region BA between the device insulating layers 200 is etched, the first active portion 300 may be epi-growth on the base active region BA (S100). According to an embodiment, the first active part 300 may include a first III-V group semiconductor material. For example, the first III-V group semiconductor material may include indium phosphide (InP). In addition, the base active region BA may be etched by an anisotropic wet etching process using TMAH, and may have a lower upper surface than the upper surface of the device insulating layer 200 .

도 1 및 도 5를 참조하면, 상기 제1 활성부(300)에 제1 슬러리를 제공하여, 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제1 활성부(300)를 제거할 수 있다. 이에 따라, 상기 제1 활성부(300)의 상부면이 평탄화 될 수 있다(S200). 보다 구체적으로, 상기 소자 절연막(200) 및 상기 제1 활성부(300) 상에 상기 제1 슬러리를 제공한 후, 화학적 기계적 연마(CMP) 공정을 수행하여 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제1 활성부(300)를 제거할 수 있다. 이에 따라, 평탄화된 상기 제1 활성부(300)의 상부면은, 상기 소자 절연막(200)의 상부면과 실질적으로 공면(co-planar)을 이룰 수 있다. Referring to FIGS. 1 and 5 , the first active portion 300 protruding from the upper surface of the device insulating layer 200 may be removed by providing a first slurry to the first active portion 300 . . Accordingly, the upper surface of the first active part 300 may be flattened (S200). More specifically, after providing the first slurry on the device insulating film 200 and the first active part 300, a chemical mechanical polishing (CMP) process is performed to remove the material from the upper surface of the device insulating film 200. The protruding first active part 300 may be removed. Accordingly, the planarized upper surface of the first active portion 300 may be substantially co-planar with the upper surface of the device insulating layer 200 .

상기 제1 슬러리는 실리콘 산화물(SiO2)를 포함하는 연마 입자, 과산화수소(H2O2)를 포함하는 산화제, 할로겐 염을 포함하는 연마 강화제, 및 염산(HCl)을 포함할 수 있다. 예를 들어, 상기 할로겐 염은 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함할 수 있다. 즉, 상기 제1 슬러리는, 상술된 본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리와 비교하여 염산(HCl)을 더 포함할 수 있다. The first slurry may include abrasive particles including silicon oxide (SiO 2 ), an oxidizing agent including hydrogen peroxide (H 2 O 2 ), an abrasive reinforcing agent including a halogen salt, and hydrochloric acid (HCl). For example, the halogen salt may include any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F). That is, the first slurry may further include hydrochloric acid (HCl) compared to the planarization slurry of the group III-V semiconductor material according to the above-described embodiment of the present invention.

상기 제1 슬러리는 상기 소자 절연막(200)이 포함하는 상기 실리콘 산화물과 상기 제1 III-V족 반도체 물질(예를 들어, InP) 중 상기 제1 III-V족 반도체 물질(예를 들어, InP)에 대해 식각 선택성을 가질 수 있다. 즉, 상기 제1 슬러리는 상기 제1 III-V족 반도체 물질(예를 들어, InP)에 대하여 상대적으로 높은 식각률을 갖는 반면, 상기 실리콘 산화물에 대하여 상대적으로 낮은 식각률을 가질 수 있다. The first slurry is the first III-V semiconductor material (eg, InP) among the silicon oxide and the first III-V semiconductor material (eg, InP) included in the device insulating film 200 ) may have etching selectivity for That is, while the first slurry has a relatively high etching rate with respect to the first III-V semiconductor material (eg, InP), it may have a relatively low etching rate with respect to the silicon oxide.

이에 따라, 상술된 바와 같이, 상기 소자 절연막(200) 및 상기 제1 활성부(300) 상에 상기 제1 슬러리를 제공한 후 화학적 기계적 연마(CMP)가 수행되는 경우, 상기 제1 활성부(300)는 상기 제1 슬러리에 의하여 연마되어 제거되지만, 상기 소자 절연막(200)은 상기 제1 슬러리에 의하여 실질적으로 제거되지 않을 수 있다. Accordingly, as described above, when chemical mechanical polishing (CMP) is performed after providing the first slurry on the device insulating film 200 and the first active part 300, the first active part ( 300) is polished and removed by the first slurry, but the device insulating layer 200 may not be substantially removed by the first slurry.

도 1 및 도 6을 참조하면, 상기 제1 활성부(300)의 상부면이 상기 소자 절연막(200)의 상부면보다 낮아지도록, 상기 제1 활성부(300)가 식각될 수 있다(S300). Referring to FIGS. 1 and 6 , the first active portion 300 may be etched so that the top surface of the first active portion 300 is lower than the top surface of the device insulating layer 200 (S300).

도 1 및 도 7을 참조하면, 상기 제1 활성부(300)가 식각된 후, 상기 제1 활성부(300) 상에 제2 활성부(400)가 에피 성장될 수 있다(S400). 일 실시 예에 따르면, 상기 제2 활성부(400)는 제2 III-V족 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제2 III-V족 반도체 물질은 인듐-갈륨-비소(InGaAs)를 포함할 수 있다. Referring to FIGS. 1 and 7 , after the first active part 300 is etched, a second active part 400 may be epitaxially grown on the first active part 300 ( S400 ). According to an embodiment, the second active part 400 may include a second III-V semiconductor material. For example, the second III-V semiconductor material may include indium-gallium-arsenic (InGaAs).

도 1 및 도 8을 참조하면, 상기 제2 활성부(400)에 제2 슬러리를 제공하여, 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제2 활성부(400)를 제거할 수 있다. 이에 따라, 상기 제2 활성부(400)의 상부면이 평탄화될 수 있다(S500). 보다 구체적으로, 상기 소자 절연막(200) 및 상기 제2 활성부(400) 상에 상기 제2 슬러리를 제공한 후, 화학적 기계적 연마(CMP) 공정을 수행하여 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제2 활성부(300)를 제거할 수 있다. 이에 따라, 평탄화된 상기 제2 활성부(400)의 상부면은, 상기 소자 절연막(200)의 상부면과 실질적으로 공면(co-planar)을 이룰 수 있다.Referring to FIGS. 1 and 8 , the second active portion 400 protruding from the upper surface of the device insulating layer 200 may be removed by providing a second slurry to the second active portion 400 . . Accordingly, the top surface of the second active part 400 may be flattened (S500). More specifically, after providing the second slurry on the device insulating film 200 and the second active part 400, a chemical mechanical polishing (CMP) process is performed to remove the material from the upper surface of the device insulating film 200. The protruding second active part 300 may be removed. Accordingly, the planarized upper surface of the second active portion 400 may be substantially co-planar with the upper surface of the device insulating layer 200 .

상기 제2 슬러리는 실리콘 산화물(SiO2)를 포함하는 연마 입자, 과산화수소(H2O2)를 포함하는 산화제, 및 할로겐 염을 포함하는 연마 강화제를 포함할 수 있다. 예를 들어, 상기 할로겐 염은 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함할 수 있다. 즉, 상기 제2 슬러리는, 상술된 본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리와 같을 수 있다. 또한, 상기 제2 슬러리는 상기 제1 슬러리와 비교하여 pH가 높을 수 있다. The second slurry may include abrasive particles including silicon oxide (SiO 2 ), an oxidizing agent including hydrogen peroxide (H 2 O 2 ), and an abrasive reinforcing agent including a halogen salt. For example, the halogen salt may include any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F). That is, the second slurry may be the same as the planarization slurry of the group III-V semiconductor material according to the above-described embodiment of the present invention. Also, the second slurry may have higher pH than the first slurry.

상기 제2 슬러리는 상기 소자 절연막(200)이 포함하는 상기 실리콘 산화물과 상기 제2 III-V족 반도체 물질(예를 들어, InGaAs) 중 상기 제2 III-V족 반도체 물질(예를 들어, InGaAs)에 대해 식각 선택성을 가질 수 있다. 즉, 상기 제2 슬러리는 상기 제2 III-V족 반도체 물질(예를 들어, InGaAs)에 대하여 상대적으로 높은 식각률을 갖는 반면, 상기 실리콘 산화물에 대하여 상대적으로 낮은 식각률을 가질 수 있다. The second slurry is the second III-V semiconductor material (eg, InGaAs) among the silicon oxide and the second III-V semiconductor material (eg, InGaAs) included in the device insulating film 200. ) may have etching selectivity for That is, the second slurry may have a relatively high etching rate with respect to the second III-V semiconductor material (eg, InGaAs), but a relatively low etching rate with respect to the silicon oxide.

이에 따라, 상술된 바와 같이, 상기 소자 절연막(200) 및 상기 제2 활성부(400) 상에 상기 제2 슬러리를 제공한 후 화학적 기계적 연마(CMP)가 수행되는 경우, 상기 제2 활성부(400)는 상기 제2 슬러리에 의하여 연마되어 제거되지만, 상기 소자 절연막(200)은 상기 제2 슬러리에 의하여 실질적으로 제거되지 않을 수 있다. Accordingly, as described above, when chemical mechanical polishing (CMP) is performed after providing the second slurry on the device insulating film 200 and the second active part 400, the second active part ( 400) is polished and removed by the second slurry, but the device insulating layer 200 may not be substantially removed by the second slurry.

도 9를 참조하면, 상기 소자 절연막(200)의 상부면이 상기 제2 활성부(400)의 상부면보다 낮아지도록, 상기 소자 절연막(200)이 식각될 수 있다. 이에 따라, 상기 제2 활성부(400)를 포함하는 III-V족 반도체 채널이 형성될 수 있다. Referring to FIG. 9 , the device insulating layer 200 may be etched such that an upper surface of the device insulating layer 200 is lower than an upper surface of the second active portion 400 . Accordingly, a III-V group semiconductor channel including the second active portion 400 may be formed.

결과적으로, 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법은, 상기 소자 절연막(200) 사이의 상기 베이스 활성 영역(BA) 상에, 상기 제1 III-V족 반도체 물질을 포함하는 상기 제1 활성부(300)를 에피 성장시키는 단계, 상기 제1 활성부(300)에 상기 제1 슬러리를 제공하여, 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제1 활성부(300)를 제거하여, 상기 제1 활성부(300)의 상부면을 평탄화시키는 단계, 상기 제1 활성부(300)의 상부면이 상기 소자 절연막(200)의 상부면보다 낮아지도록, 상기 제1 활성부(300)를 식각하는 단계, 상기 제1 활성부(300) 상에, 제2 III-V족 반도체 물질을 포함하는 상기 제2 활성부(400)를 에피 성장시키는 단계, 및 상기 제2 활성부(400)에 상기 제1 슬러리보다 pH가 높은 제2 슬러리를 제공하여, 상기 소자 절연막(200)의 상부면으로부터 돌출된 상기 제2 활성부(400)를 제거하여, 상기 제2 활성부(400)의 상부면을 평탄화시키는 단계를 포함하되, 상기 제1 슬러리 및 상기 제2 슬러리는 실리콘 산화물(SiO2), 과산화수소(H2O2), 및 할로겐 염을 공통적으로 포함할 수 있다. As a result, the method of manufacturing a III-V group semiconductor channel according to an embodiment of the present invention includes the first III-V semiconductor material on the base active region BA between the device insulating layer 200. epitaxially growing the first active portion 300, providing the first slurry to the first active portion 300 to protrude from the upper surface of the device insulating layer 200 ( 300) to planarize the upper surface of the first active part 300, such that the upper surface of the first active part 300 is lower than the upper surface of the device insulating layer 200, the first active part 300 Etching the portion 300, epitaxially growing the second active portion 400 including a second III-V semiconductor material on the first active portion 300, and the second active portion 300 A second slurry having a higher pH than the first slurry is provided to the unit 400 to remove the second active portion 400 protruding from the upper surface of the device insulating film 200, thereby removing the second active portion ( 400), but the first slurry and the second slurry may include silicon oxide (SiO 2 ), hydrogen peroxide (H 2 O 2 ), and a halogen salt in common.

즉, 상기 III-V족 반도체 채널의 제조 방법은 두번의 평탄화 공정을 포함하되, 두번의 평탄화 공정에서 pH가 조절된 동일한 슬러리가 사용될 수 있다. 이에 따라, 상기 III-V족 반도체 채널 제조 공정이 전반적으로 간소화되고, 공정 비용 또한 절감될 수 있다. That is, the method of manufacturing the III-V semiconductor channel includes two planarization processes, and the same slurry whose pH is adjusted in the two planarization processes may be used. Accordingly, the manufacturing process of the III-V semiconductor channel can be simplified overall and process cost can be reduced.

이상, 본 발명의 실시 예에 따른 III-V족 반도체 채널의 제조 방법이 설명되었다. 이하, 본 발명의 실시 예에 따른 III-V족 반도체 물질의 평탄화 슬러리의 구체적인 실험 예 및 특성 평가 결과가 설명된다. In the above, the manufacturing method of the III-V group semiconductor channel according to the embodiment of the present invention has been described. Hereinafter, specific experimental examples and characteristic evaluation results of the planarization slurry of a group III-V semiconductor material according to an embodiment of the present invention will be described.

실시 예 1에 따른 슬러리 제조Slurry preparation according to Example 1

SiO2, H2O2, 및 NH4Cl을 혼합하여 실시 예 1에 따른 슬러리를 제조하였다. A slurry according to Example 1 was prepared by mixing SiO 2 , H 2 O 2 , and NH 4 Cl.

실시 예 2에 따른 슬러리 제조Slurry preparation according to Example 2

SiO2, H2O2, NH4Cl, HCl을 혼합하여 실시 예 2에 따른 슬러리를 제조하였다. A slurry according to Example 2 was prepared by mixing SiO 2 , H 2 O 2 , NH 4 Cl, and HCl.

실시 예 3에 따른 슬러리 제조Slurry preparation according to Example 3

SiO2, H2O2, 및 NH4F을 혼합하여 실시 예 3에 따른 슬러리를 제조하였다. A slurry according to Example 3 was prepared by mixing SiO 2 , H 2 O 2 , and NH 4 F.

실시 예 4에 따른 슬러리 제조Slurry preparation according to Example 4

SiO2, H2O2, HNO3, 및 NH4Cl을 혼합하여 실시 예 4에 따른 슬러리를 제조하였다. A slurry according to Example 4 was prepared by mixing SiO 2 , H 2 O 2 , HNO 3 , and NH 4 Cl.

비교 예 1에 따른 슬러리 준비Slurry Preparation According to Comparative Example 1

SiO2를 포함하는 비교 예 1에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 1 containing SiO 2 was prepared.

비교 예 2에 따른 슬러리 준비Slurry Preparation According to Comparative Example 2

SiO2 및 H2O2가 혼합된 비교 예 2에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 2 in which SiO 2 and H 2 O 2 were mixed was prepared.

비교 예 3에 따른 슬러리 준비Slurry Preparation According to Comparative Example 3

SiO2, H2O2, 및 HCl가 혼합된 비교 예 3에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 3 in which SiO 2 , H 2 O 2 , and HCl were mixed was prepared.

비교 예 4에 따른 슬러리 준비Slurry Preparation According to Comparative Example 4

SiO2, H2O2, 및 NH4OH가 혼합된 비교 예 4에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 4 in which SiO 2 , H 2 O 2 , and NH 4 OH were mixed was prepared.

비교 예 5에 따른 슬러리 준비Slurry Preparation According to Comparative Example 5

NH4Cl을 포함하는 비교 예 5에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 5 containing NH 4 Cl was prepared.

비교 예 6에 따른 슬러리 준비Slurry Preparation According to Comparative Example 6

NH4OH를 포함하는 비교 예 6에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 6 containing NH 4 OH was prepared.

비교 예 7에 따른 슬러리 준비Slurry Preparation According to Comparative Example 7

NH4Cl 및 NH4OH가 혼합된 비교 예 7에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 7 in which NH 4 Cl and NH 4 OH were mixed was prepared.

비교 예 8에 따른 슬러리 준비Slurry Preparation According to Comparative Example 8

SiO2, H2O2, 및 HNO3가 혼합된 비교 예 8에 따른 슬러리를 준비하였다. A slurry according to Comparative Example 8 in which SiO 2 , H 2 O 2 , and HNO 3 were mixed was prepared.

상술된 실시 예 및 비교 예들에 따른 슬러리의 조성이 아래의 <표 1>을 통해 정리된다. The composition of the slurries according to the above-described Examples and Comparative Examples is summarized through <Table 1> below.

실시 예 1Example 1 SiO2, H2O2, NH4ClSiO 2 , H 2 O 2 , NH 4 Cl 실시 예 2Example 2 SiO2, H2O2, NH4Cl, HClSiO 2 , H 2 O 2 , NH 4 Cl, HCl 실시 예 3Example 3 SiO2, H2O2, NH4FSiO 2 , H 2 O 2 , NH 4 F 실시 예 4Example 4 SiO2, H2O2, HNO3, NH4ClSiO 2 , H 2 O 2 , HNO 3 , NH 4 Cl 비교 예 1Comparative Example 1 SiO2 SiO 2 비교 예 2Comparative Example 2 SiO2, H2O2 SiO 2 , H 2 O 2 비교 예 3Comparative Example 3 SiO2, H2O2, HClSiO 2 , H 2 O 2 , HCl 비교 예 4Comparative Example 4 SiO2, H2O2, NH4OHSiO 2 , H 2 O 2 , NH 4 OH 비교 예 5Comparative Example 5 NH4ClNH 4Cl 비교 예 6Comparative Example 6 NH4OHNH 4 OH 비교 예 7Comparative Example 7 NH4Cl, NH4OHNH 4 Cl, NH 4 OH 비교 예 8Comparative Example 8 SiO2, H2O2, HNO3 SiO 2 , H 2 O 2 , HNO 3

도 10은 본 발명의 실시 예 2에 따른 슬러리가 포함하는 SiO2의 함량에 따른 특성 변화를 나타내는 그래프이다. 10 is a graph showing changes in characteristics according to the content of SiO 2 included in the slurry according to Example 2 of the present invention.

도 10을 참조하면, 상기 실시 예 2에 따른 슬러리를 준비하되, SiO2의 함량이 0.05 wt%, 0.1 wt%, 0.5 wt%, 및 1 wt%인 슬러리를 준비한 후, 각각의 슬러리를 통해 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물막을 식각하고, 실리콘 산화물막의 제거율(Removal Rate, nm/min)을 측정하여 나타내었다. Referring to FIG. 10, a slurry according to Example 2 was prepared, but after preparing slurries having SiO 2 content of 0.05 wt%, 0.1 wt%, 0.5 wt%, and 1 wt%, TEOS through each slurry The silicon oxide film formed using (Tetra Ethyl Ortho Silicate) was etched, and the removal rate (nm/min) of the silicon oxide film was measured and shown.

도 10에서 확인할 수 있듯이, 슬러리 내의 SiO2 함량이 0.5 wt%인 경우, 실리콘 산화물막의 제거율이 현저하게 증가하는 것을 확인할 수 있었다. 특히, 슬러리 내의 SiO2 함량이 0.1 wt%인 경우 실리콘 산화물의 제거율이 5 nm/min 이하로 매우 낮게 나타나는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예에 따른 슬러리가 TEOS를 이용하여 형성된 실리콘 산화물막에 대해 낮은 식각률을 갖기 위해, 슬러리 내의 SiO2 함량이 0.5 wt% 미만으로 제어되어야 함을 알 수 있다. As can be seen in FIG. 10 , when the SiO 2 content in the slurry was 0.5 wt%, it was confirmed that the removal rate of the silicon oxide film significantly increased. In particular, when the SiO 2 content in the slurry was 0.1 wt%, it was confirmed that the removal rate of silicon oxide was very low, less than 5 nm/min. Accordingly, it can be seen that the SiO 2 content in the slurry should be controlled to less than 0.5 wt% in order for the slurry according to the embodiment to have a low etching rate for the silicon oxide film formed using TEOS.

도 11 및 도 12는 본 발명의 실시 예 2에 따른 슬러리가 포함하는 H2O2의 함량에 따른 특성 변화를 나타내는 그래프이다. 11 and 12 are graphs showing changes in characteristics according to the content of H 2 O 2 contained in the slurry according to Example 2 of the present invention.

도 11을 참조하면, 상기 실시 예2에 따른 슬러리를 준비하되, H2O2의 함량이 0.05 wt%, 0.1 wt%, 0.5 wt%, 및 1wt%로 제어된 슬러리를 준비한 후, 각각의 슬러리를 통해 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물막을 식각하고, 실리콘 산화물막의 제거율(Removal Rate, nm/min)을 측정하여 나타내었다.Referring to FIG. 11, a slurry according to Example 2 was prepared, but after preparing a slurry in which the content of H 2 O 2 was controlled to 0.05 wt%, 0.1 wt%, 0.5 wt%, and 1 wt%, each slurry The silicon oxide film formed using TEOS (Tetra Ethyl Ortho Silicate) was etched through, and the removal rate (nm/min) of the silicon oxide film was measured and shown.

도 11에서 확인할 수 있듯이, 상기 실시 예 2에 따른 슬러리 내의 H2O2의 함량과 관계없이, TEOS를 이용하여 형성된 실리콘 산화물 막의 제거율은 유사하게 나타나는 것을 확인할 수 있었다. 즉, TEOS를 이용하여 형성된 실리콘 산화물 막은 자체적으로 산화된 상태로서, H2O2 산화제에 의한 표면 산화의 영향이 적음을 알 수 있었다. As can be seen in FIG. 11, regardless of the content of H 2 O 2 in the slurry according to Example 2, it was confirmed that the removal rate of the silicon oxide film formed using TEOS was similar. That is, it can be seen that the silicon oxide film formed using TEOS is in an oxidized state by itself, and the effect of surface oxidation by the H 2 O 2 oxidizing agent is small.

도 12를 참조하면, 상기 실시 예2에 따른 슬러리를 준비하되, H2O2의 함량이 0 mM ~ 16 mM로 제어된 슬러리를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, InGaAs막의 연마 양(Polishing amount, nm)을 측정하여 나타내었다. Referring to FIG. 12, the slurry according to Example 2 is prepared, but after preparing a slurry in which the content of H 2 O 2 is controlled to be 0 mM to 16 mM, the InGaAs film is polished through each slurry, and the InGaAs film is polished The amount (Polishing amount, nm) was measured and expressed.

도 12에서 확인할 수 있듯이, InGaAs막은 자체로 산화되지 않은 상태로서, H2O2 산화제의 함량이 증가할수록 표면 산화물 생성에 의한 연마 효율이 증가되므로, 연마 양이 증가되는 것을 확인할 수 있었다. 특히, InGaAs막을 100 nm이상 연마하기 위해 15 mM 이상의 H2O2가 포함되야 함을 알 수 있었다. As can be seen in FIG. 12, the InGaAs film itself is not oxidized, and as the content of the H 2 O 2 oxidizing agent increases, the polishing efficiency due to surface oxide generation increases, so it can be seen that the amount of polishing increases. In particular, it was found that 15 mM or more of H 2 O 2 should be included in order to polish the InGaAs film to 100 nm or more.

도 13은 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 연마 효율을 비교한 그래프이다. 13 is a graph comparing polishing efficiency according to pH through a slurry according to a comparative example of the present invention.

도 13을 참조하면, pH가 3인 상기 비교 예 3(SiO2, H2O2, HCl)에 따른 슬러리, pH가 7인 상기 비교 예 3(SiO2, H2O2, HCl)에 따른 슬러리, 및 pH가 10인 상기 비교 예 4(SiO2, H2O2, NH4OH)에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, InGaAs막의 연마 양(Polishing amount, nm)을 측정하여 나타내었다. Referring to FIG. 13, the slurry according to Comparative Example 3 (SiO 2 , H 2 O 2 , HCl) having a pH of 3, and the slurry according to Comparative Example 3 (SiO 2 , H 2 O 2 , HCl) having a pH of 7 After preparing the slurry and the slurry according to Comparative Example 4 (SiO 2 , H 2 O 2 , NH 4 OH) having a pH of 10, the InGaAs film was polished through each slurry, and the polishing amount of the InGaAs film (Polishing amount, nm ) was measured and expressed.

도 13에서 확인할 수 있듯이, pH가 7인 슬러리와 비교하여 pH가 3인 슬러리는 Arsenic oxide의 solubility가 낮아짐에 따라 연마 양이 감소되는 것을 확인할 수 있었다. 또한, pH가 7인 슬러리와 비교하여 pH가 10인 슬러리는 Indium oxide의 solubility가 낮아짐에 따라 연마 양이 감소되는 것을 확인할 수 있었다. 이에 따라, InGaAs막을 연마하는데 사용되는 슬러리는 적절한 pH 조절이 요구되는 것을 확인할 수 있었다. As can be seen in FIG. 13, it was confirmed that the slurry having a pH of 3 compared to the slurry having a pH of 7 decreased the polishing amount as the solubility of arsenic oxide decreased. In addition, compared to the slurry having a pH of 7, it was confirmed that the slurry having a pH of 10 decreased the polishing amount as the solubility of indium oxide decreased. Accordingly, it was confirmed that appropriate pH control is required for the slurry used for polishing the InGaAs film.

도 14는 본 발명의 비교 예들에 따른 슬러리를 통해 할로겐 원소에 따른 연마 효율을 비교한 그래프이다. 14 is a graph comparing polishing efficiency according to halogen elements through slurries according to comparative examples of the present invention.

도 14를 참조하면, 상기 비교 예 1에 따른 슬러리(only silica), 상기 비교 예 2에 따른 슬러리(Silica + H2O2), 상기 비교 예 5에 따른 슬러리(NH4Cl), 및 상기 비교 예 7에 따른 슬러리(NH4Cl + NH4OH)를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, InGaAs막의 제거율(Removal rate, nm)을 측정하여 나타내었다. 14, the slurry according to Comparative Example 1 (only silica), the slurry according to Comparative Example 2 (Silica + H 2 O 2 ), the slurry according to Comparative Example 5 (NH 4 Cl), and the comparison After preparing the slurry (NH 4 Cl + NH 4 OH) according to Example 7, the InGaAs film was polished through each slurry, and the removal rate (nm) of the InGaAs film was measured and shown.

도 14에서 확인할 수 있듯이, 상기 비교 예 1 및 비교 예 2에 따른 슬러리는 InGaAs 막의 제거율이 극히 낮게 나타나는 것을 확인할 수 있었다. 이에 반해, 할로겐 원소(Cl)를 포함하는 상기 비교 예 5 및 상기 비교 예 7에 따른 슬러리는, 상기 비교 예 1 및 비교 예 2에 따른 슬러리 보다 제거율이 현저하게 높게 나타나는 것을 확인할 수 있었다. 이에 따라, 할로겐 원소(Cl)를 통해 InGaAs막의 연마율을 현저하게 향상시킬 수 있음을 알 수 있었다. As can be seen in FIG. 14, it was confirmed that the slurries according to Comparative Examples 1 and 2 showed extremely low removal rates of the InGaAs film. On the other hand, it was confirmed that the slurries according to Comparative Examples 5 and 7 containing the halogen element (Cl) had significantly higher removal rates than the slurries according to Comparative Examples 1 and 2. Accordingly, it was found that the polishing rate of the InGaAs film can be remarkably improved through the halogen element (Cl).

도 15는 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 오염 영향을 비교한 그래프이고, 도 16은 본 발명의 비교 예에 따른 슬러리를 통해 pH에 따른 표면 조도를 비교한 도면이다.15 is a graph comparing the contamination effect according to pH through slurries according to a comparative example of the present invention, and FIG. 16 is a diagram comparing surface roughness according to pH through slurries according to a comparative example of the present invention.

도 15및 도 16을 참조하면, pH가 3인 상기 비교 예 3(SiO2, H2O2, HCl)에 따른 슬러리, pH가 7인 상기 비교 예 3(SiO2, H2O2, HCl)에 따른 슬러리, 및 pH가 10인 상기 비교 예 4(SiO2, H2O2, NH4OH)에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, InGaAs막 상에 남아있는 오염물 입자와 표면 조도를 측정하여 나타내었다. 도 15는 오염물 입자의 양을 나타내고, 도 16은 표면 조도를 나타낸다. 15 and 16, the slurry according to Comparative Example 3 (SiO 2 , H 2 O 2 , HCl) having a pH of 3, Comparative Example 3 (SiO 2 , H 2 O 2 , HCl having a pH of 7) After preparing the slurry according to ) and the slurry according to Comparative Example 4 (SiO 2 , H 2 O 2 , NH 4 OH) having a pH of 10, the InGaAs film was polished through each slurry, and the remaining on the InGaAs film Contaminant particles and surface roughness were measured and expressed. 15 shows the amount of contaminant particles, and FIG. 16 shows the surface roughness.

도 15 및 도 16에서 확인할 수 있듯이, pH가 10인 슬러리는 pH 3, pH 7인 슬러리와 비교하여 표면 오염물 입자의 양이 현저하게 적은 것을 확인할 수 있었다. 하지만, pH가 10인 슬러리는 표면 조도가 1.4 nm로 가장 높게 나타나 표면 특성이 좋지 않은 것을 확인할 수 있었다. 이와 달리, pH가 3인 슬러리는 표면 조도가 0.5 nm로 가장 낮게 나타나 표면 특성이 가장 좋지만, pH 10 슬러리와 비교하여 표면 오염물 입자의 양이 많은 것을 확인할 수 있었다. As can be seen in FIGS. 15 and 16, it was confirmed that the slurry having a pH of 10 had a significantly smaller amount of surface contaminant particles than the slurries having a pH of 3 and a pH of 7. However, the slurry having a pH of 10 had the highest surface roughness of 1.4 nm, indicating poor surface properties. In contrast, the slurry having a pH of 3 had the lowest surface roughness of 0.5 nm and thus had the best surface properties, but it was confirmed that the amount of surface contaminant particles was higher than that of the slurry having a pH of 10.

도 17은 본 발명의 실시 예에 따른 슬러리와 비교 예들에 따른 슬러리의 InGaAs 막에 대한 식각률 및 표면 오염 정도를 비교한 그래프이고, 도 18은 본 발명의 실시 예에 따른 슬러리와 비교 예에 따른 슬러리를 통해 InGaAs 막을 식각한 후 InGaAs막의 표면 조도를 비교한 도면이다. 17 is a graph comparing the etching rate and surface contamination of an InGaAs film of a slurry according to an embodiment of the present invention and a slurry according to Comparative Examples, and FIG. 18 is a slurry according to an embodiment of the present invention and a slurry according to a comparative example This is a diagram comparing the surface roughness of the InGaAs film after etching the InGaAs film through

도 17을 참조하면, 1.5 mM 농도의 HCl을 포함하는 상기 비교 예 3에 따른 슬러리(pH3), 0.6 mM 농도의 HCl을 포함하는 상기 비교 예 4에 따른 슬러리(pH7), 1.3 mM 농도의 NH4OH를 포함하는 상기 비교 예 6에 따른 슬러리(pH10), 1.5 mM 농도의 NH4Cl을 포함하는 상기 실시 예 1에 따른 슬러리(pH8.9), 1.5 mM 농도의 NH4Cl 및 4.5 mM 농도의 NH4OH를 포함하는 상기 비교 예 7에 따른 슬러리(pH10)를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, 연마된 InGaAs막의 제거율(nm/min) 및 연마된 InGaAs 막 상의 오염물 입자 양(Particle in 15 x 15 mm coupon(EA))을 측정하여 나타내었다. Referring to FIG. 17, the slurry according to Comparative Example 3 (pH3) containing HCl at a concentration of 1.5 mM, the slurry according to Comparative Example 4 (pH7) containing HCl at a concentration of 0.6 mM, NH 4 at a concentration of 1.3 mM The slurry according to Comparative Example 6 containing OH (pH10), the slurry according to Example 1 containing NH 4 Cl at a concentration of 1.5 mM (pH8.9), NH 4 Cl at a concentration of 1.5 mM and a concentration of 4.5 mM After preparing the slurry (pH10) according to Comparative Example 7 containing NH 4 OH, polishing the InGaAs film through each slurry, the removal rate (nm / min) of the polished InGaAs film and the amount of contaminant particles on the polished InGaAs film ( Particle in 15 x 15 mm coupon (EA)) was measured and shown.

도 18을 참조하면, 1.5 mM 농도의 HCl을 포함하는 상기 비교 예 3에 따른 슬러리 및 1.5 mM 농도의 NH4Cl을 포함하는 상기 실시 예 1에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InGaAs 막을 연마하고, 연마된 InGaAs 막의 표면 조도를 측정하여 나타내었다. Referring to FIG. 18, after preparing the slurry according to Comparative Example 3 containing 1.5 mM HCl and the slurry according to Example 1 containing 1.5 mM NH 4 Cl, an InGaAs film was formed through each slurry. It was polished, and the surface roughness of the polished InGaAs film was measured and expressed.

도 17 및 도 18에서 확인할 수 있듯이, 상기 실시 예 1에 따른 슬러리는 상기 비교 예 3에 따른 슬러리 보다 표면 조도가 약간 높지만(실시 예 1: 0.55 nm, 비교 예 3: 0.53 nm), 제거율이 현저하게 높고(실시 예 1: 190 nm/min, 비교 예 3: 84.4 nm/min), 오염 입자의 양이 현저하게 적은 것을 확인할 수 있었다. As can be seen in FIGS. 17 and 18, the slurry according to Example 1 has a slightly higher surface roughness than the slurry according to Comparative Example 3 (Example 1: 0.55 nm, Comparative Example 3: 0.53 nm), but the removal rate is significantly It was confirmed that the amount of contamination particles was significantly high (Example 1: 190 nm/min, Comparative Example 3: 84.4 nm/min), and the amount of contaminant particles was remarkably small.

결과적으로, 도 15 내지 도 18을 통해 알 수 있듯이, NH4OH를 통해 10이상의 높은 pH을 갖는 슬러리의 경우 InGaAs 막의 제거율이 높고 연마 공정 후 오염 입자의 양이 적지만 표면 조도가 높으므로 InGaAs막의 연마 공정용으로써 부적절함을 알 수 있다. 또한, HCl을 통해 7이하의 낮은 pH를 갖는 슬러리의 경우 표면 조도는 좋지만 InGaAs 막의 제거율이 낮고 연마 공정 후 오염 입자의 양이 많으므로 InGaAs 막의 연마 공정용으로써 부적절함을 알 수 있다. As a result, as can be seen from FIGS. 15 to 18, in the case of a slurry having a high pH of 10 or more through NH 4 OH, the removal rate of the InGaAs film is high and the amount of contaminant particles is small after the polishing process, but the surface roughness is high, so that the InGaAs film It can be seen that it is inappropriate for the polishing process. In addition, in the case of a slurry having a low pH of 7 or less through HCl, the surface roughness is good, but the removal rate of the InGaAs film is low and the amount of contaminant particles is large after the polishing process, so it can be seen that it is not suitable for the polishing process of the InGaAs film.

하지만, NH4Cl을 통해 7 초과 10 미만의 pH를 갖는 상기 실시 예 1에 따른 슬러리의 경우 InGaAs 막의 제거율이 높고 연마 공정 후 오염 입자의 양이 적을 뿐만 아니라 표면 조도 또한 좋게 나타나는 것을 알 수 있었다. However, in the case of the slurry according to Example 1 having a pH of greater than 7 and less than 10 through NH 4 Cl, it was found that the removal rate of the InGaAs film was high, the amount of contaminant particles after the polishing process was small, and the surface roughness was also good.

도 19는 본 발명의 실시 예 1에 따른 슬러리가 포함하는 H2O2의 함량에 따른 특성 변화를 나타내는 그래프이다. 19 is a graph showing changes in characteristics according to the content of H 2 O 2 included in the slurry according to Example 1 of the present invention.

도 19를 참조하면, 상기 실시 예1에 따른 슬러리를 준비하되, H2O2의 함량이 0 mM ~ 30 mM로 제어된 슬러리를 준비한 후, 각각의 슬러리를 통해 InGaAs막을 연마하고, InGaAs막의 제거율(Removal rate, nm/min)을 측정하여 나타내었다. Referring to FIG. 19, the slurry according to Example 1 was prepared, but after preparing a slurry in which the content of H 2 O 2 was controlled to be 0 mM to 30 mM, the InGaAs film was polished through each slurry, and the removal rate of the InGaAs film (Removal rate, nm/min) was measured and indicated.

도 19에서 확인할 수 있듯이, InGaAs막은 자체로 산화되지 않은 상태로서, H2O2 산화제의 함량이 증가할수록 표면 산화물 생성에 의한 연마 효율이 증가되므로, 연마 양이 증가되는 것을 확인할 수 있었다.As can be seen in FIG. 19 , the InGaAs film itself is not oxidized, and as the content of the H 2 O 2 oxidizing agent increases, the polishing efficiency due to surface oxide generation increases, so it can be seen that the amount of polishing increases.

도 20은 본 발명의 실시 예 1및 실시 예 3에 따른 슬러리의 식각 선택성을 나타내는 그래프이다. 20 is a graph showing the etch selectivity of slurries according to Examples 1 and 3 of the present invention.

도 20을 참조하면, 상기 실시 예 1(NH4Cl 1.5 mM) 및 실시 예 3(NH4F 1.5mM)에 따른 슬러리를 통해 InGaAs막 및 InP막을 연마한 후, 제거율(Removal rate nm/min)을 측정하여 나타내었다. Referring to FIG. 20, after polishing the InGaAs film and the InP film through the slurry according to Example 1 (NH 4 Cl 1.5 mM) and Example 3 (NH 4 F 1.5 mM), the removal rate (nm/min) was measured and indicated.

도 20에서 확인할 수 있듯이, 상기 실시 예 1에 따른 슬러리의 InGaAs막 제거율은 InP막 제거율 보다 현저하게 높게(InGaAs: 106, InP: 13) 나타나는 것을 확인할 수 있었다. 또한, 상기 실시 예 3에 따른 슬러리 역시 InGaAs막 제거율이 InP막 제거율 보다 현저하게 높게(InGaAs: 153, InP: 15) 나타나는 것을 확인할 수 있었다. 이에 따라, 상기 실시 예 1 및 실시 예 3에 따른 슬러리는 InGaAs 막 및 InP 막 중 InGaAs 막에 대해 식각 선택성을 갖는 것을 알 수 있었다. As can be seen in FIG. 20, it was confirmed that the InGaAs film removal rate of the slurry according to Example 1 was significantly higher than the InP film removal rate (InGaAs: 106, InP: 13). In addition, it was confirmed that the slurry according to Example 3 also exhibited significantly higher InGaAs film removal rates than InP film removal rates (InGaAs: 153, InP: 15). Accordingly, it was found that the slurries according to Examples 1 and 3 had etching selectivity with respect to the InGaAs film among the InGaAs film and the InP film.

도 21은 본 발명의 실시 예 4에 따른 슬러리의 InP막에 대한 연마율을 나타내는 그래프이고, 도 22는 본 발명의 실시 예 4에 따른 슬러리를 통해 연마된 InP 막의 표면 거칠기를 나타내는 그래프이고, 도 23은 본 발명의 실시 예 4에 따른 슬러리를 통해 연마된 InP 막의 오염 입자수를 나타내는 그래프이다. 21 is a graph showing the polishing rate of the InP film of the slurry according to Example 4 of the present invention, and FIG. 22 is a graph showing the surface roughness of the InP film polished through the slurry according to Example 4 of the present invention. 23 is a graph showing the number of contaminating particles of the InP film polished with the slurry according to Example 4 of the present invention.

도 21을 참조하면, 상기 실시 예 4(HNO3+NH4Cl), 상기 비교 예 3(HCl), 및 상기 비교 예 8(HNO3)에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InP막을 연마하고, InP막의 연마율(Removal rate, nm/min)을 측정하여 나타내었다. Referring to FIG. 21, after preparing slurries according to Example 4 (HNO 3 +NH 4 Cl), Comparative Example 3 (HCl), and Comparative Example 8 (HNO 3 ), an InP film was formed through each slurry. After polishing, the removal rate (nm/min) of the InP film was measured and expressed.

도 21에서 확인할 수 있듯이, InP 막에 대한 연마율은 상기 비교 예 8(103 nm/min), 상기 비교 예 3(71 nm/min), 및 상기 실시 예 4(HNO3+NH4Cl) 순서로 높게 나타나는 것을 확인할 수 있었다. As can be seen in FIG. 21, the polishing rates for the InP film were in the order of Comparative Example 8 (103 nm/min), Comparative Example 3 (71 nm/min), and Example 4 (HNO 3 +NH 4 Cl). It was confirmed that the high

도 22를 참조하면, 상기 실시 예 4(HNO3+NH4Cl), 상기 비교 예 3(HCl), 및 상기 비교 예 8(HNO3)에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InP막을 연마하고, 연마된 InP막의 표면 거칠기(roughness, nm)를 측정하여 나타내었다. Referring to FIG. 22, after preparing slurries according to Example 4 (HNO 3 +NH 4 Cl), Comparative Example 3 (HCl), and Comparative Example 8 (HNO 3 ), an InP film was formed through each slurry. After polishing, the surface roughness (nm) of the polished InP film was measured and expressed.

도 22에서 확인할 수 있듯이, 연마된 InP막의 표면 거질기는 상기 비교 예 8(0.407 nm), 상기 실시 예 4(0.514 nm), 및 상기 비교 예 3(0.659 nm) 순서로 낮게 나타나는 것을 확인할 수 있었다. 즉, SiO2, H2O2, HNO3, 및 NH4Cl이 혼합된 상기 실시 예 4에 따른 슬러리는, SiO2, H2O2, HNO3가 혼합된 상기 비교 예 8에 따른 슬러리와 비교하여 연마된 InP막의 표면 특성이 낮지만, SiO2, H2O2, 및 HCl이 혼합된 상기 비교 예 3에 따른 슬러리와 비교하여 연마된 InP 막의 표면 특성이 높은 것을 알 수 있었다. As can be seen in FIG. 22, it was confirmed that the surface roughness of the polished InP film was lower in the order of Comparative Example 8 (0.407 nm), Example 4 (0.514 nm), and Comparative Example 3 (0.659 nm). . That is, the slurry according to Example 4 in which SiO 2 , H 2 O 2 , HNO 3 , and NH 4 Cl were mixed is the slurry according to Comparative Example 8 in which SiO 2 , H 2 O 2 and HNO 3 were mixed, Although the surface properties of the polished InP film were low, the surface properties of the polished InP film were higher than that of the slurry according to Comparative Example 3 in which SiO 2 , H 2 O 2 , and HCl were mixed.

도 23을 참조하면, 상기 실시 예 4(HNO3+NH4Cl), 상기 비교 예 3(HCl), 및 상기 비교 예 8(HNO3)에 따른 슬러리를 준비한 후, 각각의 슬러리를 통해 InP막을 연마하고, 연마된 InP막 상의 오염 입자수(Particle in 15 x 15 mm coupon(EA))를 측정하여 나타내었다. Referring to FIG. 23, after preparing slurries according to Example 4 (HNO 3 +NH 4 Cl), Comparative Example 3 (HCl), and Comparative Example 8 (HNO 3 ), an InP film was formed through each slurry. It was shown by measuring the number of contaminant particles (Particle in 15 x 15 mm coupon (EA)) on the polished InP film.

도 23에서 확인할 수 있듯이, 연마된 InP 막 상의 오염 입자수는 상기 비교 예 3(2.75e+8), 상기 실시 예 4(8.32e+8), 및 상기 비교 예 8(9.12e+8)의 순서로 적게 나타나는 것을 확인할 수 있었다. 즉, SiO2, H2O2, HNO3, 및 NH4Cl이 혼합된 상기 실시 예 4에 따른 슬러리는, SiO2, H2O2, 및 HCl이 혼합된 상기 비교 예 3에 따른 슬러리와 비교하여 연마된 InP 막의 오염 입자 개수가 많지만, SiO2, H2O2, HNO3가 혼합된 상기 비교 예 8에 따른 슬러리와 비교하여 연마된 InP 막의 오염 입자 개수가 적은 것을 알 수 있었다. As can be seen in FIG. 23, the number of contaminant particles on the polished InP film was compared to Comparative Example 3 (2.75e+8), Example 4 (8.32e+8), and Comparative Example 8 (9.12e+8). It was confirmed that they appear in order of decreasing order. That is, the slurry according to Example 4 in which SiO 2 , H 2 O 2 , HNO 3 , and NH 4 Cl were mixed is the slurry according to Comparative Example 3 in which SiO 2 , H 2 O 2 , and HCl were mixed and Compared to the polished InP film, the number of contaminating particles was large, but compared to the slurry according to Comparative Example 8 in which SiO 2 , H 2 O 2 , and HNO 3 were mixed, the number of contaminating particles in the polished InP film was small.

결과적으로, 도 21 내지 도 23을 통해 알 수 있듯이, SiO2, H2O2, HNO3, 및 NH4Cl이 혼합된 상기 실시 예 4에 따른 슬러리는, InP 막의 화학적 기계적 평탄화(CMP) 슬러리로서 효과적으로 활용될 수 있음을 알 수 있다. As a result, as can be seen from FIGS. 21 to 23, the slurry according to Example 4 in which SiO 2 , H 2 O 2 , HNO 3 , and NH 4 Cl are mixed is a chemical mechanical planarization (CMP) slurry of an InP film It can be seen that it can be used effectively as

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.In the above, the present invention has been described in detail using preferred embodiments, but the scope of the present invention is not limited to specific embodiments, and should be interpreted according to the appended claims. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.

100: 기판
200: 소자 절연막
300: 제1 활성부
400: 제2 활성부100: substrate
200: element insulating film
300: first active part
400: second active part

Claims (13)

III-V족 반도체 물질을 평탄화시키는 슬러리에 있어서,
상기 슬러리는, 실리콘 산화물을 포함하는 연마 입자, 산화제, 및 할로겐 염을 포함하는 연마 강화제를 포함하되,
상기 할로겐 염은, 비금속 할로겐 염을 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
In the slurry for planarizing the III-V semiconductor material,
The slurry includes abrasive particles containing silicon oxide, an oxidizing agent, and an abrasive reinforcing agent containing a halogen salt,
The halogen salt is a planarization slurry of a group III-V semiconductor material comprising a non-metal halogen salt.
 삭제delete 제1 항에 있어서,
상기 할로겐 염은, 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
According to claim 1,
The halogen salt is a planarization slurry of a group III-V semiconductor material containing any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F).
 제1 항에 있어서,
상기 III-V족 반도체 물질은, 인듐-갈륨-비소(Indium Gallium Arsenide, InGaAs)를 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
According to claim 1,
The III-V group semiconductor material is a planarization slurry of a III-V group semiconductor material containing indium gallium arsenide (InGaAs).
 제1 항에 있어서,
상기 슬러리의 pH는, 7 초과 10 미만인 것을 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
According to claim 1,
The slurry has a pH of greater than 7 and less than 10.
 제1 항에 있어서,
상기 슬러리 내에서 상기 연마 입자의 함량은 0.5 wt% 미만인 것을 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
According to claim 1,
A planarization slurry of a group III-V semiconductor material comprising less than 0.5 wt% of the abrasive particles in the slurry.
 제1 항에 있어서,
상기 슬러리는, 인듐-갈륨-비소(InGaAs) 및 인화 인듐(InP) 중 인듐-갈륨-비소(InGaAs)에 대해 선택적 식각성을 갖는 것을 포함하는 III-V족 반도체 물질의 평탄화 슬러리.
According to claim 1,
The slurry is a planarization slurry of a group III-V semiconductor material including one having selective etching for indium-gallium-arsenic (InGaAs) among indium-gallium-arsenic (InGaAs) and indium phosphide (InP).
 소자 절연막(Shallow Trench Isolation, STI) 사이의 베이스 활성 영역 상에, 제1 III-V족 반도체 물질을 포함하는 제1 활성부를 에피 성장(epi-growth)시키는 단계;
상기 제1 활성부에 제1 슬러리를 제공하여, 상기 소자 절연막의 상부면으로부터 돌출된 상기 제1 활성부를 제거하여, 상기 제1 활성부의 상부면을 평탄화시키는 단계;
상기 제1 활성부의 상부면이 상기 소자 절연막의 상부면보다 낮아지도록, 상기 제1 활성부를 식각하는 단계;
상기 제1 활성부 상에, 제2 III-V족 반도체 물질을 포함하는 제2 활성부를 에피 성장시키는 단계; 및
상기 제2 활성부에 상기 제1 슬러리보다 pH가 높은 제2 슬러리를 제공하여, 상기 소자 절연막의 상부면으로부터 돌출된 상기 제2 활성부를 제거하여, 상기 제2 활성부의 상부면을 평탄화시키는 단계를 포함하는 III-V족 반도체 채널의 제조 방법.
epi-growth a first active part including a first III-V semiconductor material on a base active region between shallow trench isolation (STI);
providing a first slurry to the first active part to remove the first active part protruding from the upper surface of the device insulating layer and planarizing the upper surface of the first active part;
etching the first active portion so that an upper surface of the first active portion is lower than an upper surface of the device insulating layer;
epitaxially growing a second active portion including a second III-V semiconductor material on the first active portion; and
providing a second slurry having a higher pH than the first slurry to the second active part to remove the second active part protruding from the upper surface of the device insulating film and planarizing the upper surface of the second active part; A method of manufacturing a III-V group semiconductor channel comprising:
 제8 항에 있어서,
상기 제1 슬러리는, 상기 제1 III-V족 반도체 물질 및 상기 제2 III-V족 반도체 물질 중 상기 제1 III-V족 반도체 물질에 대한 식각 선택성을 갖고,
상기 제2 슬러리는, 상기 제1 III-V족 반도체 물질 및 상기 제2 III-V족 반도체 물질 중 상기 제2 III-V족 반도체 물질에 대한 식각 선택성을 갖는 III-V족 반도체 채널의 제조 방법.
According to claim 8,
The first slurry has an etch selectivity for the first III-V group semiconductor material among the first III-V group semiconductor material and the second III-V group semiconductor material,
The second slurry has an etch selectivity with respect to the second III-V group semiconductor material among the first III-V group semiconductor material and the second III-V group semiconductor material Manufacturing method of a III-V semiconductor channel .
 제8 항에 있어서,
상기 제1 III-V족 반도체 물질은 인화 인듐(InP)을 포함하고, 상기 제2 III-V족 반도체 물질은 인듐-갈륨-비소(InGaAs)를 포함하는 III-V족 반도체 채널의 제조 방법.
According to claim 8,
Wherein the first III-V semiconductor material includes indium phosphide (InP), and the second III-V semiconductor material includes indium-gallium-arsenic (InGaAs).
 제8 항에 있어서,
상기 소자 절연막은 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성된 실리콘 산화물을 포함하고,
상기 제1 슬러리는, 상기 실리콘 산화물과 상기 제1 III-V족 반도체 물질 중 상기 제1 III-V족 반도체 물질에 대해 식각 선택성을 갖고,
상기 제2 슬러리는, 상기 실리콘 산화물과 상기 제2 III-V족 반도체 물질 중 상기 제2 III-V족 반도체 물질에 대해 식각 선택성을 갖는 III-V족 반도체 채널의 제조 방법.
According to claim 8,
The device insulating layer includes silicon oxide formed using TEOS (Tetra Ethyl Ortho Silicate),
The first slurry has an etch selectivity with respect to the first III-V semiconductor material of the silicon oxide and the first III-V semiconductor material,
The second slurry has an etch selectivity with respect to the second III-V semiconductor material among the silicon oxide and the second III-V semiconductor material.
 제8 항에 있어서,
상기 제1 슬러리 및 상기 제2 슬러리는, 실리콘 산화물(SiO2), 과산화수소(H2O2), 및 할로겐 염을 공통적으로 포함하는 III-V족 반도체 채널의 제조 방법.
According to claim 8,
The method of manufacturing a III-V group semiconductor channel, wherein the first slurry and the second slurry commonly include silicon oxide (SiO 2 ), hydrogen peroxide (H 2 O 2 ), and a halogen salt.
 제12 항에 있어서,
상기 할로겐 염은, 염화 암모늄(NH4Cl) 또는 플루오린화 암모늄(NH4F) 중 어느 하나를 포함하는 III-V족 반도체 채널의 제조 방법.
According to claim 12,
The method of manufacturing a III-V group semiconductor channel, wherein the halogen salt includes any one of ammonium chloride (NH 4 Cl) or ammonium fluoride (NH 4 F).
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