KR102495537B1 - Light emitting diode display apparatus - Google Patents

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Abstract

본 발명의 일 실시예에 따라 기판상에 마이크로 발광 소자가 있는 표시장치가 제공된다. 기판의 전면(前面)에 제1 전극이 배치되고 기판의 배면(背面)에 제2 전극이 배치되며 제1 전극과 제2 전극은 기판의 측면에 배치된 배선전극에 의해 연결된다. 기판의 전면에 있는 전극을 기판의 배면으로 연결하면, 표시장치의 비표시영역을 최소화 할 수 있고, 멀티 스크린 표시장치를 구현함에 있어 복수의 표시장치의 경계에서 발생할 수 있는 암부를 최소화 할 수 있다.According to one embodiment of the present invention, a display device having a micro light emitting device on a substrate is provided. A first electrode is disposed on the front surface of the substrate, a second electrode is disposed on the rear surface of the substrate, and the first electrode and the second electrode are connected by a wiring electrode disposed on a side surface of the substrate. By connecting the electrodes on the front side of the substrate to the back side of the substrate, the non-display area of the display device can be minimized, and dark areas that can occur at the boundary of a plurality of display devices can be minimized in implementing a multi-screen display device. .

Description

발광 표시 장치{LIGHT EMITTING DIODE DISPLAY APPARATUS}Light emitting display device {LIGHT EMITTING DIODE DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로서, 보다 구체적으로는, 발광 다이오드가 있는 발광 표시 장치를 제공하는 것이다.The present invention relates to a display device, and more particularly, to providing a light emitting display device having a light emitting diode.

표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기 및 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.Display devices are widely used as display screens of notebook computers, tablet computers, smart phones, portable display devices, and portable information devices, in addition to display devices of televisions or monitors.

표시 장치는 반사형 표시 장치와 발광형 표시 장치로 구분될 수 있는데, 반사형 표시 장치는 자연광 또는 표시 장치의 외부 조명에서 나오는 빛이 표시 장치에 반사되어 정보를 표시하는 방식의 표시 장치이고 발광형 표시 장치는 발광소자 또는 광원을 표시 장치에 내장되어 있으며, 내장된 발광소자 또는 광원에서 나오는 빛을 사용하여 정보를 표시하는 방식이다.The display device can be divided into a reflective display device and a light emission type display device. A reflective display device is a type of display device in which natural light or light emitted from external lighting of the display device is reflected on the display device to display information, and is a light emitting type display device. The display device is a method in which a light emitting element or a light source is embedded in the display device, and information is displayed using light emitted from the built-in light emitting element or light source.

표시 장치는 복수의 화소가 배치되고, 각가의 화소는 스위칭 소자로서 박막 트랜지스터(Thin Filim Transistor)를 이용하여 영상을 표시한다.A display device has a plurality of pixels, and each pixel displays an image using a thin film transistor as a switching element.

박막 트랜지스터가 사용된 대표적인 표시 장치로서는 액정 표시 장치와 유기 발광 표시 장치가 있으며, 액정 표시 장치는 자체 발광 방식이 아니기 때문에 액정 표시 장치의 하부(후면)에 배치된 백라이트 유닛(Backlight unit)을 가지므로 표시 장치의 두께가 증가하고 다양한 형태의 디자인으로 표시 장치를 구현하는데 제한이 있으며, 휘도 및 응답 속도가 저하될 수 있다.Representative display devices using thin film transistors include a liquid crystal display and an organic light emitting display. Since the liquid crystal display is not self-emitting, it has a backlight unit disposed at the bottom (rear side) of the liquid crystal display. The thickness of the display device increases, there are limitations in implementing the display device in various types of designs, and luminance and response speed may decrease.

자체 발광 소자가 있는 표시 장치는 광원을 내장하는 표시 장치보다 얇게 구현될 수 있고, 플렉서블하고 접을 수 있는 표시 장치를 구현할 수 있는 장점이 있다.A display device having a self-light emitting element may be implemented thinner than a display device having a built-in light source, and may implement a flexible and foldable display device.

상술한 바와 같이 자체 발광 소자가 있는 유기 발광 표시 장치 또는 마이크로 발광 소자 표시 장치와 같은 표시 장치가 근래 주요 연구 개발의 대상이 되고 있다.As described above, a display device such as an organic light emitting display device having a self-light emitting device or a micro light emitting device display device has recently become a subject of major research and development.

자체 발광 소자가 있는 표시 장치 중에서 유기 발광 표시 장치는 유기 발광 소자를 화소로 사용한 표시 장치로서, 별도의 광원이 필요하지 않는 반면에 수분과 산소에 의해 암점불량이 발생되기 쉬우므로 산소와 수분의 침투를 저지하기 위한 다양한 기술적 구성이 추가적으로 요구된다.Among display devices with self-light emitting devices, organic light emitting devices use organic light emitting devices as pixels. They do not require a separate light source, but dark spots are easily generated by moisture and oxygen, so oxygen and moisture can penetrate into them. Various technical configurations are additionally required to prevent the

최근에는, 미세한 크기의 마이크로 LED(Light emitting diode)를 발광 소자, 특히 표시 장치의 화소에 대응하도록 구성 하는 발광 표시 장치에 대한 연구 및 개발이 진행되고 있으며, 이러한 발광 표시 장치는 고화질과 고신뢰성을 갖기 때문에 차세대 표시 장치로서 각광받고 있다.Recently, research and development of a light emitting display device in which micro-sized light emitting diodes (LEDs) are configured to correspond to light emitting elements, particularly pixels of a display device, has been conducted, and such a light emitting display device has high image quality and high reliability. Therefore, it is in the limelight as a next-generation display device.

더 자세히 살펴 보면, LED는 GaN와 같은 화합물 반도체로 구성되어 무기 재료 특성상 고 전류를 주입할 수 있어 고휘도를 구현할 수 있고, 열, 수분, 산소 등 환경 영향성이 낮아 고신뢰성을 갖는다.Taking a closer look, LEDs are composed of compound semiconductors such as GaN, so they can inject high currents due to the nature of inorganic materials, so they can implement high brightness, and have low environmental impacts such as heat, moisture, and oxygen, and have high reliability.

또한, LED는 내부 양자 효율이 90% 수준으로 유기 발광 표시 장치 보다 높으므로 고휘도의 영상을 표시할 수 있으면서 소모 전력이 낮은 표시 장치를 구현할 수 있는 장점이 있다.In addition, since the LED has an internal quantum efficiency of 90%, which is higher than that of the organic light emitting display device, there is an advantage in implementing a display device capable of displaying a high-brightness image and consuming low power.

또한, 유기 발광 표시 장치와는 달리 산소와 수분의 침투를 최소화 하기 위한 별도의 봉지막 또는 봉지기판이 필요가 없으므로, 비표시 베젤영역을 최소화 할 수 있는 장점이 있다.In addition, unlike the organic light emitting display device, there is no need for a separate encapsulation film or encapsulation substrate to minimize the permeation of oxygen and moisture, so there is an advantage in that the non-display bezel area can be minimized.

그러나, LED를 개별 화소의 발광 소자로 사용하는 디스플레이 장치에 있어서, LED 자체의 높은 가격과 디스플레이 장치에 LED를 이식/전사하는 공정비용등이 발생할 수 있어, 이로 인하여 생산성이 떨어진다는 문제점이 있다.However, in a display device using an LED as a light emitting element of an individual pixel, a high price of the LED itself and a process cost of transplanting/transferring the LED to the display device may occur, thereby reducing productivity.

상술한 바와 같이 단위 화소의 발광 소자로 LED소자가 사용된 발광 표시 장치를 구현하기 위해서는 몇가지 기술적인 요구사항이 있다. 우선, 사파이어(Sapphire) 또는 실리콘(Si)과 같은 반도체 웨이퍼(wafer) 기판 상에 LED소자를 결정화 시키고, 결정화된 복수의 LED 칩을 구동소자가 있는 기판에 이동 시키되 각각의 화소에 대응하는 위치에 위치시키는 정교한 전사 공정이 요구된다.As described above, there are several technical requirements to implement a light emitting display device using an LED element as a light emitting element of a unit pixel. First, an LED element is crystallized on a semiconductor wafer substrate such as sapphire or silicon (Si), and a plurality of crystallized LED chips are moved to a substrate with a driving element, but in a position corresponding to each pixel An elaborate transfer process for positioning is required.

LED소자는 무기재료를 사용하여 형성할 수 있으나, GaN과 같은 무기재료를 결정화 하여야 하기에 상술한 무기재료의 결정화를 효율적으로 유도 할 수 있는 반도체 기판상에서 무기재료를 결정화 시키어야 한다.The LED device can be formed using an inorganic material, but since an inorganic material such as GaN must be crystallized, the inorganic material must be crystallized on a semiconductor substrate that can efficiently induce crystallization of the inorganic material.

이와 같이 LED발광 소자를 구성하는 GaN과 같은 무기재료를 반도체 기판상에 결정화 함에 있어 소요되는 반도체 기판의 높은 가격으로 인해 단순한 조명 또는 백라이트에 사용되는 광원으로서의 LED가 아닌 표시 장치의 발광 화소로서 다량의 LED를 사용하게 되는 경우 제조 비용이 높아지는 문제점이 있다.In this way, due to the high price of the semiconductor substrate required for crystallizing the inorganic material such as GaN constituting the LED light emitting element on the semiconductor substrate, a large amount of light emitting pixels of a display device rather than an LED as a light source used for simple lighting or backlighting When LEDs are used, there is a problem in that manufacturing costs increase.

또한, 상술한 바와 같이 반도체 기판상에 형성된 LED소자는 표시장치를 구성하는 기판으로 전사(Transfer)하는 단계가 필요하게 되는데, 이 과정에서 반도체 기판상에서 LED소자를 분리하는데에 어려움이 있고, 분리된 LED소자를 원하는 지점에 바르게 이식(transplant)할때에도 많은 어려움이 있을 수 있다.In addition, as described above, the LED element formed on the semiconductor substrate needs a step of transferring to the substrate constituting the display device. In this process, there is difficulty in separating the LED element from the semiconductor substrate, and the separated Even when correctly transplanting an LED device to a desired location, there may be many difficulties.

한편, 유기 발광 표시 장치와는 다르게 LED소자가 사용된 표시장치는 봉지막이나 봉지기판이 필요하지 않아 베젤 영역을 최소화 할 수 있고, 복수의 표시장치를 사용한 모듈라(Modular) 형식의 표시장치를 구성하는데 유리하다. 그러나, 이와 같은 모듈라 형식의 표시장치 또한 회로기판 또는 회로부와의 연결이 필수적인데, 이는 각각의 표시장치간의 베젤영역인 비표시영역을 더욱 최소화 하는데 있어 어려움이 있을 수 있다.Meanwhile, unlike an organic light emitting display device, a display device using an LED element does not require an encapsulation film or an encapsulation substrate, so the bezel area can be minimized, and a modular type display device using a plurality of display devices is configured. advantageous to do However, such a modular display device also requires connection to a circuit board or circuit unit, which may have difficulty in further minimizing a non-display area, which is a bezel area between each display device.

상술한 바와 같은 기술의 문제점을 해결하기 위한 것으로 LED소자가 있는 표시장치를 모듈라 형식의 표시장치로 구성하기 위해 최소화된 베젤 영역을 갖는 표시장치 및 이를 이용한 모듈라 형식의 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.In order to solve the problems of the above-mentioned technology, it is to provide a display device having a minimized bezel area and a modular type multi-screen display device using the same to configure a display device with LED elements as a modular type display device. as a technical challenge.

또한, 인접한 표시 장치 사이의 경계 부분이 최소화된 멀티 스크린 표시 장치를 제공하는 것을 기술적 과제로 한다.In addition, a technical problem is to provide a multi-screen display device in which a boundary between adjacent display devices is minimized.

본 발명의 일 실시예에 따른 모듈라 형식의 표시장치 또는 멀티 스크린 방식의 표시장치가 제공된다. 기판상에 데이터전극 및 게이트전극에 의해 화소영역이 정의되고, 화소영역에 적어도 하나의 구동소자와 구동소자와 연결된 LED소자가 배치된다.A modular type display device or a multi-screen type display device according to an embodiment of the present invention is provided. A pixel region is defined by a data electrode and a gate electrode on the substrate, and at least one driving element and an LED element connected to the driving element are disposed in the pixel region.

이와 같이, 기판상에는 데이터전극 또는 게이트전극인 제1전극이 배치되고 기판의 배면에있는 제2전극과 배선전극을 통해 전기적으로 연결된다. 배선전극은 기판의 측면에 배치되어 제1전극과 제2전극이 전기적으로 연결되도록 하는데, 기판의 측면에서 기판의 전면과 배면으로 일부 연장되어 제1전극 및 제2전극과 연결된다.As such, the first electrode, which is a data electrode or a gate electrode, is disposed on the substrate and electrically connected to the second electrode on the back surface of the substrate through the wiring electrode. The wiring electrode is disposed on the side of the substrate to electrically connect the first electrode and the second electrode, and partially extends from the side of the substrate to the front and rear surfaces of the substrate to be connected to the first and second electrodes.

배선전극은 복수의 전극일 수 있으며 도선성 물질을 포함하는 혼합물질로 구성될 수 있다.The wiring electrode may be a plurality of electrodes and may be composed of a mixture material including a conductive material.

본 발명의 실시예에 따라 표시장치는 배면으로 전극을 연결하는 배선전극을 구비함으로써 베젤 영역에 마련되는 패드부의 제거에 따라 베젤영역을 최소화 시키거나 제로화 시킬수 있는 효과가 있다. 또한, 본 발명의 실시예에 따른 멀티 스크린 표시 장치는 베젤영역의 최소화를 통해 복수의 스크린 모듈들이 격자 형태를 가지도록 측면끼리 연결되더라도 전체 화면에 단절감이 최소화된 하나의 영상을 표시할 수 있으며, 이를 통해 대형 크기의 화면에 표시되는 영상의 품질을 향상시키어 사용자의 영상에 대한 몰입도를 향상시킬 수 있다.According to an embodiment of the present invention, the display device has an effect of minimizing or zeroing the bezel area by removing the pad part provided in the bezel area by including wiring electrodes connecting the electrodes to the rear surface. In addition, the multi-screen display device according to an embodiment of the present invention can display one image with minimized sense of disconnection on the entire screen even if a plurality of screen modules are connected to each other in a lattice shape through minimization of the bezel area. Through this, the quality of the image displayed on the large-sized screen can be improved to improve the user's immersion in the image.

본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the description below.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.Since the content of the invention described in the problem to be solved, the means for solving the problem, and the effect above does not specify the essential features of the claim, the scope of the claim is not limited by the matters described in the content of the invention.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 표시장치의 배면을 나타내는 평면도이다.
도 3은 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 개략적인 회로도이다.
도 4는 도 3에 도시된 화소의 구조를 설명하기 위한 개략적인 단면도이다.
도 5는 도 4에 도시된 마이크로 발광 소자의 구조를 설명하기 위한 개략적인 단면도이다.
도 6은 도 1에 도시된 선 I-I'의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다.
도 8은 본 발명의 일 실시예에 따른 표시장치를 이용한 멀티 스크린 표시장치를 설명하기 위한 개략적인 도면이다.1 is a schematic plan view of a display device according to an exemplary embodiment of the present invention.
FIG. 2 is a plan view illustrating a rear surface of the display device shown in FIG. 1 .
FIG. 3 is a schematic circuit diagram for explaining a configuration of a unit pixel according to the exemplary embodiment shown in FIG. 1 .
FIG. 4 is a schematic cross-sectional view for explaining a structure of a pixel shown in FIG. 3 .
FIG. 5 is a schematic cross-sectional view for explaining the structure of the micro light emitting device shown in FIG. 4 .
FIG. 6 is a schematic cross-sectional view of line II′ shown in FIG. 1 .
7 is a schematic diagram for explaining the connection relationship of electrodes according to an embodiment of the present invention.
8 is a schematic diagram for explaining a multi-screen display device using a display device according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative, so the present invention is not limited to the details shown. Like reference numbers designate like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification is used, other parts may be added unless 'only' is used. In the case where a component is expressed in the singular, the case including the plural is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of a positional relationship, for example, 'on top of', 'on top of', 'at the bottom of', 'next to', etc. Or, unless 'directly' is used, one or more other parts may be located between the two parts.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when a temporal precedence relationship is described as 'after', 'continue to', 'after ~', 'before', etc., 'immediately' or 'directly' As long as ' is not used, non-continuous cases may also be included.

신호의 흐름 관계에 대한 설명일 경우, 예를 들어, 'A 노드에서 B 노드로 신호가 전달된다'는 경우에도 '바로' 또는 '직접'이 사용되지 않은 이상, A 노드에서 다른 노드를 경유하여 B 노드로 신호가 전달되는 경우를 포함할 수 있다.In the case of description of the flow relationship of a signal, for example, even in the case of 'a signal is passed from node A to node B', unless 'direct' or 'direct' is used, from node A via another node This may include a case where a signal is transmitted to node B.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Therefore, the first component mentioned below may also be the second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each embodiment can be implemented independently of each other or can be implemented together in a related relationship. may be

이하에서는, 본 발명의 일 실시예에 따른 LED소자가 있는 표시장치의 다양한 구성에 대해 도면을 참조하여 상세히 설명한다.Hereinafter, various configurations of a display device having an LED device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개략적인 평면도이며 도 2는 도 1에 도시된 표시장치의 후면을 나타내는 평면도이다. 도 3은 도 1에 도시된 일 실시예에 따른 단위 화소의 구성을 설명하기 위한 개략적인 회로도이다. 도 1 내지 도 3을 참조하여 설명하면, 본 발명의 일 실시예에 따른 표시장치(100)는 복수의 단위 픽셀(UP)이 있는 표시영역(AA)과 비표시영역(IA)이 정의된 기판(110)을 포함한다.FIG. 1 is a schematic plan view of a display device according to an exemplary embodiment, and FIG. 2 is a plan view illustrating a rear surface of the display device shown in FIG. 1 . FIG. 3 is a schematic circuit diagram for explaining a configuration of a unit pixel according to the exemplary embodiment shown in FIG. 1 . Referring to FIGS. 1 to 3 , the display device 100 according to an exemplary embodiment of the present invention is a substrate in which a display area AA and a non-display area IA having a plurality of unit pixels UP are defined. (110).

단위픽셀(UP)은 기판(110)의 전면(110a)에 있는 복수의 서브픽셀(SP1, SP2, SP3)로 구성될 수 있으며 통상적으로 레드(Red), 블루(Blue) 및 그린(Green)의 빛을 발광하는 서브픽셀(SP1, SP2, SP3)을 포함할 수 있으나 이에 한정되지 않고, 화이트(White)등의 빛을 발하는 서브픽셀을 포함할 수 있다.The unit pixel UP may be composed of a plurality of sub-pixels SP1, SP2, and SP3 on the front surface 110a of the substrate 110, and is typically composed of red, blue, and green. It may include, but is not limited to, subpixels SP1 , SP2 , and SP3 emitting light, and may include subpixels emitting light such as white.

상기 기판(110)은 박막 트랜지스터 어레이 기판으로서, 유리 또는 플라스틱 재질로 이루어 질 수 있으며, 두장 이상의 기판의 합착 또는 두층이상의 층으로 구분되는 기판일 수 있다. 비표시영역(IA)은 표시영역(AA)을 제외한 기판(110)상의 영역으로 정의될 수 있는데, 상대적으로 매우 좁은 폭을 갖을 수 있으며, 베젤(Bezel)영역으로 정의될 수 있다.The substrate 110 is a thin film transistor array substrate, and may be made of glass or plastic material, and may be a substrate divided into two or more layers or a bonding of two or more substrates. The non-display area IA may be defined as an area on the substrate 110 excluding the display area AA, may have a relatively narrow width, and may be defined as a bezel area.

복수의 단위픽셀(UP)각각은 표시영역(AA)에 배치된다. 이때, 복수의 단위픽셀(UP)각각은 X축 방향을 따라 미리 설정된 제1 기준 픽셀 피치를 가지게 되고 Y축 방향을 따라 미리 설정된 제2 기준 픽셀 피치를 가지도록 표시영역(AA)에 배치된다. 제1 기준 픽셀 피치는 인접한 단위픽셀(UP)각각의 정 중앙부간의 거리로 정의될 수 있으며, 제2 기준 픽셀 피치는 제1 기준 픽셀 피치와 유사하게 기준 방향으로 인접한 단위픽셀(UP) 각각의 정 중앙부간의 거리로 정의될 수 있다. Each of the plurality of unit pixels UP is disposed in the display area AA. At this time, each of the plurality of unit pixels UP is disposed in the display area AA to have a preset first reference pixel pitch along the X-axis direction and a preset second reference pixel pitch along the Y-axis direction. The first reference pixel pitch may be defined as a distance between the respective central portions of adjacent unit pixels UP, and the second reference pixel pitch may be defined as a distance between the respective central portions of adjacent unit pixels UP in the reference direction, similar to the first reference pixel pitch. It can be defined as the distance between the midsections.

한편, 단위픽셀(UP)를 이루는 서브픽셀(SP1, SP2, SP3)간의 거리 또한 제1 기준 픽셀 피치 및 제2 기준 픽셀 피치와 유사하게 제1 기준 서프픽셀 피치 및 제2 기준 서브픽셀 피치로 정의될 수 있다.Meanwhile, the distance between the subpixels SP1, SP2, and SP3 constituting the unit pixel UP is also defined as a first reference subpixel pitch and a second reference subpixel pitch similar to the first reference pixel pitch and the second reference pixel pitch. It can be.

LED소자인 마이크로 발광 소자(150)를 포함하는 표시장치(100)는 비표시영역(IA)의 폭이 상술한 픽셀 피치 혹은 서브픽셀 피치보다 작을 수 있으며, 픽셀 피치 혹은 서브픽셀 피치 보다 같거나 작은 길이의 비표시영역(IA)을 갖는 표시장치(100)로 멀티 스크린 표시장치를 구성하는 경우, 비표시영역(IA)이 픽셀 피치 또는 서브 픽셀 피치보다 작으므로 베젤영역이 실질적으로 없는 멀티 스크린 표시장치를 구현할 수 있게 된다.In the display device 100 including the micro light emitting device 150 which is an LED device, the width of the non-display area IA may be smaller than the aforementioned pixel pitch or subpixel pitch, and may be equal to or smaller than the pixel pitch or subpixel pitch. When a multi-screen display device is configured with the display device 100 having a long non-display area IA, since the non-display area IA is smaller than the pixel pitch or sub-pixel pitch, a multi-screen display with substantially no bezel area is displayed. device can be implemented.

상술한 바와 같은, 베젤영역이 실질적으로 없거나 최소화 된, 멀티 스크린 방식의 표시장치를 구현하기 위해 표시장치(100)는 표시영역(AA)내에서 제1 기준 픽셀 피치, 제2 기준 픽셀 피치, 제1 기준 서브픽셀 피치 및 제2 기준 서브픽셀 피치를 일정하게 유지할 수도 있으나, 표시영역(AA)을 복수의 구역으로 정의하고 각각의 구역내에서 상술한 피치 길이를 서로 다르게 하되, 비표시영역(IA)과 인접한 구역의 픽셀 피치를 다른 구역보다 넓게 함으로서 더욱 베젤영역의 크기를 상대적으로 픽셀 피치보다 작도록 할수 있다.As described above, in order to realize a multi-screen display device with substantially no or minimized bezel area, the display device 100 has a first reference pixel pitch, a second reference pixel pitch, and a second reference pixel pitch within the display area AA. Although the first reference subpixel pitch and the second reference subpixel pitch may be kept constant, the display area AA is defined as a plurality of zones, and the pitch lengths described above are different from each other in each zone, but the non-display area (IA) ) and the area adjacent to the pixel pitch are wider than other areas, so that the size of the bezel area can be made relatively smaller than the pixel pitch.

이와같이, 서로다른 픽셀 피치를 갖는 표시장치(100)는 화상에 대한 왜곡 현상이 발생 할 수 있으므로 설정된 픽셀 피치를 고려하여 인접한 구역과 비교하여 이미지 데이터를 샘플링하는 방식으로 이미지 프로세싱을 하여 화상에 대한 외곡 현상을 최소화 하면서 베젤영역을 최소화 할 수 있다.In this way, since the display device 100 having different pixel pitches may cause image distortion, image processing is performed in a method of sampling image data by comparing the set pixel pitch to an adjacent area, resulting in distortion of the image. It is possible to minimize the bezel area while minimizing the phenomenon.

그러나, 비표시영역(IA)를 최소화 하는데에 마이크로 발광 소자(150)가 있는 단위 화소(UP)에 전원 공급과 데이터 신호를 주고 받을수 있는 회로부와의 연결을 위한 패드영역과 구동을 위한 드라이브 IC등을 위한 최소한의 영역이 필요하다. However, in order to minimize the non-display area (IA), a pad area for connection with a circuit unit capable of sending and receiving power and data signals to the unit pixel (UP) in which the micro light emitting element 150 is located, and a drive IC for driving, etc. requires a minimum area for

도 2를 참조하면, 표시장치(100)는 기판(110)의 배면(110b)에 제1 패드부(PP1), 복수의 제1 라우팅 라인(RL1), 복수의 제2 패드부(PP2), 복수의 제2 라우팅 라인(RL2), 데이터 구동 회로(210), 게이트 구동 회로(230), 제어보드(250) 및 타이밍 컨트롤러(270)와 같은 표시 구동 회로부 더 포함할 수 있다.Referring to FIG. 2 , the display device 100 includes a first pad part PP1, a plurality of first routing lines RL1, a plurality of second pad parts PP2 on the rear surface 110b of a substrate 110, A display driving circuit such as a plurality of second routing lines RL2 , a data driving circuit 210 , a gate driving circuit 230 , a control board 250 and a timing controller 270 may be further included.

복수의 제 1 패드부(PP1) 각각은 기판(110)의 제 1 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 이러한 복수의 제 1 패드부(PP1) 각각은 복수의 제 1 패드를 포함한다.Each of the plurality of first pad parts PP1 is provided on the rear edge of the first side of the substrate 110 at regular intervals. Each of the plurality of first pad parts PP1 includes a plurality of first pads.

복수의 제 1 라우팅 라인(RL1)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적으로는 복수의 데이터 라인(DL) 각각의 끝단에 전기적으로 연결되고 기판(110)의 비표시 영역(IA)에서 기판(110)의 측면과 기판(110)의 후면에 연장되어 배치되어 복수의 제 1 패드부(PP1)에 전기적으로 연결된다. 즉, 복수의 제 1 라우팅 라인(RL1) 각각은 기판(110)의 제 1측 외측면을 감싸도록 마련되고, 그 일단은 기판(110)의 비표시 영역(IA)에서 복수의 데이터 라인(DL)과 연결되며, 그 타단은 기판(110)의 배면(110b)에 마련된 해당하는 제 1 패드부(PP1)의 제 1 패드들과 일대일로 연결된다. 여기서, 기판(110)의 비표시 영역(IA)은 도 1에 도시된 기판(110)의 하측 가장자리 영역이 될 수 있다.The plurality of first routing lines RL1 are electrically connected to respective ends of a plurality of pixel driving lines, more specifically, a plurality of data lines DL, provided on the front surface 110a of the substrate 110, and In the non-display area IA of 110, the substrate 110 extends from the side surface and the back surface of the substrate 110 and is electrically connected to the plurality of first pad parts PP1. That is, each of the plurality of first routing lines RL1 is provided to surround the outer surface of the first side of the substrate 110, and one end thereof has a plurality of data lines DL in the non-display area IA of the substrate 110. ), and the other end thereof is connected one-to-one with the first pads of the corresponding first pad part PP1 provided on the rear surface 110b of the substrate 110. Here, the non-display area IA of the substrate 110 may be the lower edge area of the substrate 110 shown in FIG. 1 .

복수의 제 2 패드부(PP2) 각각은 기판(110)의 제 2 측 후면 가장자리에 일정한 간격으로 가지도록 마련된다. 이러한 복수의 제 2 패드부(PP2) 각각은 복수의 제 2 패드를 포함한다.Each of the plurality of second pad parts PP2 is provided on the rear edge of the second side of the substrate 110 at regular intervals. Each of the plurality of second pad parts PP2 includes a plurality of second pads.

복수의 제 2 라우팅 라인(RL2)은 기판(110)의 전면(前面)(110a)에 마련된 복수의 픽셀 구동 라인, 보다 구체적으로는 복수의 게이트 라인(GL) 각각의 끝단에 전기적으로 연결되고 기판(110)의 비표시 영역(IA)에서 기판(110)의 측면과 기판(110)의 후면 에 연장되도록 배치되어 복수의 제 2 패드부(PP2)에 전기적으로 연결된다. 즉, 복수의 제 2 라우팅 라인(RL2) 각각은 기판(110)의 제 2 외측면을 감싸도록 마련되고, 그 일단은 기판(110)의 비표시 영역(IA)에서 복수의 게이트 라인(GL)과 연결되며, 그 타단은 기판(110)의 배면(110b)에 마련된 해당하는 제 2 패드부(PP2)의 제 2 패드들과 일대일로 연결된다. 이때의, 기판(110)의 비표시 영역(IA)은 도 1에 도시된 기판(110)의 우측 가장자리 영역이 될 수 있다.The plurality of second routing lines RL2 are electrically connected to respective ends of a plurality of pixel driving lines, more specifically, a plurality of gate lines GL, provided on the front surface 110a of the substrate 110, and In the non-display area IA of 110, it is disposed to extend from the side surface of the substrate 110 and the rear surface of the substrate 110, and is electrically connected to the plurality of second pad parts PP2. That is, each of the plurality of second routing lines RL2 is provided to surround the second outer surface of the substrate 110, and one end of the plurality of second routing lines RL2 forms a plurality of gate lines GL in the non-display area IA of the substrate 110. and the other end thereof is connected one-to-one with the second pads of the corresponding second pad part PP2 provided on the rear surface 110b of the substrate 110. At this time, the non-display area IA of the substrate 110 may be the right edge area of the substrate 110 shown in FIG. 1 .

상술한 제1 라우팅 라인(RL1) 및 제2 라우팅 라인(RL2)은 기판(110)의 전면(110a)에 있는 게이트 라인(GL) 및 데이터라인(DL)을 기판(110)의 배면(110b)에 있는 전극 또는 패드와 전기적으로 연결하는데 있어 전극의 폭등을 고려한 제조공정중 기판(110)에 대한 정렬(Align)과정에서 전극간의 단락등의 문제가 있을 수 있다. 이와 관련된 상세한 기술적 구성에 대하여서는 이후 상세히 설명하기로 한다.The aforementioned first routing line RL1 and second routing line RL2 connect the gate line GL and data line DL on the front surface 110a of the substrate 110 to the rear surface 110b of the substrate 110. There may be problems such as short circuit between electrodes during the alignment process with respect to the substrate 110 during the manufacturing process considering the width of the electrodes in electrical connection with the electrodes or pads on the . A detailed technical configuration related to this will be described in detail later.

복수의 데이터 구동 회로(210) 각각은 복수의 데이터 연성 회로 필름(211) 및 복수의 데이터 구동 집적 회로(213)를 포함한다.Each of the plurality of data driving circuits 210 includes a plurality of data flexible circuit films 211 and a plurality of data driving integrated circuits 213 .

복수의 데이터 연성 회로 필름(211) 각각은 필름 부착 공정에 의해 기판(110)의 후면(100b)에 마련된 복수의 제 1 패드부(PP1)에 부착될 수 있다.Each of the plurality of data flexible circuit films 211 may be attached to the plurality of first pad parts PP1 provided on the rear surface 100b of the substrate 110 through a film attaching process.

구체적인 도면을 제공하지는 않았으나, 데이터 구동회로(210) 및 게이트 구동회로(230)은 두장 이상의 복수의 기판으로 기판(110)을 구성되는 경우 서로다른 기판에 실장된 형태로 기판(110)과 합착될 수 있으며, 이러한 경우 결과적으로 기판(110)의 배면(110b)에 직접 실장되어 제공될 수 있다. 혹은, 복수의 기판이 아닌 단일 기판상에서도 후면에 직접 실장될 수 있다. 이하에서는 도 2에 도시된 바와 같이 연성 회로 필름(211,231)이 사용된 구성에 대하여 설명하도록 한다.Although detailed drawings are not provided, the data driving circuit 210 and the gate driving circuit 230 may be mounted on different substrates and bonded to the substrate 110 when the substrate 110 is composed of two or more substrates. In this case, as a result, it may be directly mounted on the rear surface 110b of the substrate 110 and provided. Alternatively, it may be directly mounted on the back surface even on a single substrate instead of a plurality of substrates. Hereinafter, a configuration in which the flexible circuit films 211 and 231 are used as shown in FIG. 2 will be described.

복수의 데이터 구동 집적 회로(213) 각각은 복수의 데이터 연성 회로 필름(211) 각각에 개별적으로 실장된다. 이러한 복수의 데이터 구동 집적 회로(213) 각각은 타이밍 컨트롤러(270)로부터 제공되는 서브 픽셀 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 서브 픽셀 데이터를 아날로그 형태의 서브 픽셀별 데이터 전압으로 변환하여 해당하는 데이터 라인(DL)에 공급한다.Each of the plurality of data driving integrated circuits 213 is individually mounted on each of the plurality of data flexible circuit films 211 . Each of the plurality of data driving integrated circuits 213 receives subpixel data and a data control signal provided from the timing controller 270, and converts the subpixel data into an analog data voltage for each subpixel according to the data control signal. and supplied to the corresponding data line DL.

선택적으로, 상술한 바와 같이 복수의 데이터 구동 집적 회로(213) 각각은 데이터 연성 회로 필름(211)에 실장되지 않고, 복수의 제 1 패드부(PP1)와 일대일로 연결되도록 기판(110)의 후면(100b)에 직접적으로 실장될 수 있다. 여기서, 복수의 데이터 구동 집적 회로(213) 각각은 칩 온 글라스(chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 후면(100b)에 실장될 수 있다. 이 경우, 데이터 연성 회로 필름(211)이 삭제될 수 있고, 이로 인해 데이터 구동 회로(210)의 구성이 단순화될 수 있다.Optionally, as described above, each of the plurality of data driving integrated circuits 213 is not mounted on the data flexible circuit film 211 and is connected to the plurality of first pad parts PP1 one-to-one on the rear surface of the substrate 110. (100b) can be directly mounted. Here, each of the plurality of data driving integrated circuits 213 may be mounted on the rear surface 100b of the substrate 110 by a chip mounting process based on a chip on glass method. In this case, the data flexible circuit film 211 can be removed, and thus the configuration of the data driving circuit 210 can be simplified.

복수의 게이트 구동 회로(230)는 각각은 복수의 게이트 연성 회로 필름(231) 및 복수의 게이트 구동 집적 회로(233)를 포함한다.Each of the plurality of gate driving circuits 230 includes a plurality of gate flexible circuit films 231 and a plurality of gate driving integrated circuits 233 .

복수의 게이트 연성 회로 필름(231) 각각은 필름 부착 공정에 의해 기판(110)의 배면(110b)에 마련된 복수의 제 2 패드부(PP2)에 부착된다.Each of the plurality of gate flexible circuit films 231 is attached to the plurality of second pad portions PP2 provided on the rear surface 110b of the substrate 110 through a film attaching process.

복수의 게이트 구동 집적 회로(233) 각각은 복수의 게이트 연성 회로 필름(231) 각각에 개별적으로 실장된다. 이러한 복수의 게이트 구동 집적 회로(233) 각각은 타이밍 컨트롤러(270)로부터 제공되는 게이트 제어 신호를 기반으로 스캔 펄스를 생성하고, 생성되는 스캔 펄스를 정해진 순서에 해당하는 게이트 라인(GL)에 공급한다.Each of the plurality of gate driving integrated circuits 233 is individually mounted on each of the plurality of gate flexible circuit films 231 . Each of the plurality of gate driving integrated circuits 233 generates scan pulses based on the gate control signal provided from the timing controller 270 and supplies the generated scan pulses to gate lines GL corresponding to a predetermined order. .

선택적으로, 복수의 게이트 구동 집적 회로(233) 각각은 게이트 연성 회로 필름(231)에 실장되지 않고, 복수의 제 2 패드부(PP2)와 일대일로 연결되도록 기판(110)의 배면(110b)에 직접적으로 실장될 수 있다. 여기서, 복수의 게이트 구동 집적 회로(233) 각각은 칩 온 글라스(chip on glass) 방식에 따른 칩 실장 공정에 의해 기판(110)의 배면(110b)에 실장될 수 있다. 이 경우, 게이트 연성 회로 필름(231)이 삭제될 수 있고, 이로 인해 게이트 구동 회로(230)의 구성이 단순화될 수 있다.Optionally, each of the plurality of gate driving integrated circuits 233 is not mounted on the gate flexible circuit film 231 and is connected to the plurality of second pad parts PP2 one-to-one on the rear surface 110b of the substrate 110. Can be mounted directly. Here, each of the plurality of gate driving integrated circuits 233 may be mounted on the rear surface 110b of the substrate 110 by a chip mounting process based on a chip on glass method. In this case, the gate flexible circuit film 231 may be removed, and thus the configuration of the gate driving circuit 230 may be simplified.

상기 제어 보드(250)는 복수의 데이터 연성 회로 필름(211) 각각과 복수의 게이트 연성 회로 필름(231) 각각과 연결된다. 예를 들어, 제어 보드(250)는 복수의 제 1 신호 전송 케이블(STC1)을 통해서 복수의 데이터 연성 회로 필름(211)과 전기적으로 연결되고, 복수의 제 2 신호 전송 케이블(STC2)을 통해서 복수의 게이트 연성 회로 필름(231)와 전기적으로 연결될 수 있다. 이러한 제어 보드(250)는 타이밍 컨트롤러(270)를 지지하고, 표시 구동 회로의 구성들 간의 신호 및 전원을 전달하는 역할을 한다.The control board 250 is connected to each of the plurality of data flexible circuit films 211 and each of the plurality of gate flexible circuit films 231 . For example, the control board 250 is electrically connected to a plurality of data flexible circuit films 211 through a plurality of first signal transmission cables STC1 and a plurality of data flexible circuit films 211 through a plurality of second signal transmission cables STC2. of the gate may be electrically connected to the flexible circuit film 231 . The control board 250 serves to support the timing controller 270 and to transfer signals and power between components of the display driving circuit.

상기 타이밍 컨트롤러(270)는 제어 보드(250)에 실장되고, 제어 보드(250)에 마련된 유저 커넥터를 통해 표시 구동 시스템으로부터 제공되는 영상 데이터와 타이밍 동기 신호를 수신한다. 타이밍 컨트롤러(270)는 타이밍 동기 신호에 기초해 영상 데이터를 표시 영역(AA)의 서브 픽셀 배치 구조에 알맞도록 정렬하여 서브 픽셀 데이터를 생성하고, 생성된 서브 픽셀 데이터를 해당하는 데이터 구동 집적 회로(213)에 제공한다. 또한, 타이밍 컨트롤러(270)는 타이밍 동기 신호에 기초해 데이터 제어 신호와 게이트 제어 신호 각각을 생성하여 복수의 데이터 구동 집적 회로(213) 및 복수의 게이트 구동 집적 회로(233) 각각의 구동 타이밍을 제어한다.The timing controller 270 is mounted on the control board 250 and receives image data and a timing synchronization signal provided from the display driving system through a user connector provided on the control board 250 . The timing controller 270 generates sub-pixel data by arranging image data to fit the sub-pixel arrangement structure of the display area AA based on the timing synchronization signal, and converts the generated sub-pixel data into a corresponding data driving integrated circuit ( 213) is provided. In addition, the timing controller 270 controls the driving timing of each of the plurality of data driving integrated circuits 213 and the plurality of gate driving integrated circuits 233 by generating a data control signal and a gate control signal, respectively, based on the timing synchronization signal. do.

추가적으로, 복수의 데이터 구동 집적 회로(213)과 복수의 게이트 구동 집적 회로(233) 및 타이밍 컨트롤러(270)는 하나의 통합 구동 집적 회로로 구성될 수도 있다. 이 경우, 하나의 통합 구동 집적 회로는 기판(110)의 배면(110b)에 실장되고, 복수의 제 1 라우팅 라인(RL1)과 복수의 제 2 라우팅 라인(RL2) 각각은 기판(110)의 배면(110b)에 추가적으로 라우팅되어 통합 구동 집적 회로에 마련된 해당하는 채널과 전기적으로 연결될 수 있다. 이 경우, 복수의 제 1 패드부(PP1), 복수의 제 2 패드부(PP2), 복수의 데이터 연성 회로 필름(211) 및 복수의 게이트 연성 회로 필름(231) 각각은 생략된다.Additionally, the plurality of data driving integrated circuits 213, the plurality of gate driving integrated circuits 233, and the timing controller 270 may be configured as one integrated driving integrated circuit. In this case, one integrated driving integrated circuit is mounted on the rear surface 110b of the substrate 110, and each of the plurality of first routing lines RL1 and the plurality of second routing lines RL2 is on the rear surface of the substrate 110. It may be additionally routed to (110b) and electrically connected to a corresponding channel provided in the integrated driving integrated circuit. In this case, each of the plurality of first pad parts PP1 , the plurality of second pad parts PP2 , the plurality of data flexible circuit films 211 , and the plurality of gate flexible circuit films 231 are omitted.

추가적으로, 본 예에서, 기판(110)의 각 모서리 부분은 일정한 각도 또는 길이를 가지도록 모따기되거나 일정한 곡률를 가지도록 라운딩될 수 있다. 이에 따라, 본 발명의 일 실시예는 기판(110)의 모서리 부분과 외측벽외측면에 복수의 제 1 라우팅 라인(RL1)과 복수의 제 2 라우팅 라인(RL2) 각각을 단선 없이 용이하게 형성할 수 있다.Additionally, in this example, each corner of the substrate 110 may be chamfered to have a certain angle or length, or rounded to have a certain curvature. Accordingly, according to an embodiment of the present invention, each of the plurality of first routing lines RL1 and the plurality of second routing lines RL2 can be easily formed on the corner portion and the outer surface of the outer wall of the substrate 110 without disconnection. there is.

도 3을 참조하여, 표시장치(100)의 단위픽셀(UP)를 구성하는 서브픽셀(SP1, SP2, SP3)의 구성 및 회로구조에 대하여 설명하도록 한다. 픽셀 구동 라인들은 기판(110)의 전면(前面)(110a) 상에 마련되어 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 필요한 신호를 공급한다. 본 발명의 일 실시예에 따른 픽셀 구동 라인들은 복수의 게이트 라인(GL), 복수의 데이터 라인(DL), 복수의 구동 전원 라인(DPL), 및 복수의 공통 전원 라인(CPL)을 포함한다.Referring to FIG. 3 , the configuration and circuit structure of the sub-pixels SP1 , SP2 , and SP3 constituting the unit pixel UP of the display device 100 will be described. The pixel driving lines are provided on the front surface 110a of the substrate 110 to supply necessary signals to each of the plurality of subpixels SP1 , SP2 , and SP3 . Pixel driving lines according to an exemplary embodiment include a plurality of gate lines GL, a plurality of data lines DL, a plurality of driving power lines DPL, and a plurality of common power lines CPL.

복수의 게이트 라인(GL) 각각은 기판(101)의 전면(前面)(100a) 상에 마련되는 것으로, 기판(110)의 제 1 수평 축 방향(X)을 따라 길게 연장되면서 제 2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다.Each of the plurality of gate lines GL is provided on the front surface 100a of the substrate 101, and extends along the first horizontal axis direction X of the substrate 110 while extending in the second horizontal axis direction. They are spaced at regular intervals along (Y).

복수의 데이터 라인(DL)은 복수의 게이트 라인(GL)과 교차하도록 기판(110)의 전면(前面)(110a) 상에 마련되는 것으로, 기판(110)의 제 2 수평 축 방향(Y)을 따라 길게 연장되면서 제 1 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.The plurality of data lines DL are provided on the front surface 110a of the substrate 110 to intersect the plurality of gate lines GL, and travel in the second horizontal axis direction Y of the substrate 110. While extending long along the first horizontal axis direction (X) are spaced apart at regular intervals.

복수의 구동 전원 라인(DPL)은 복수의 데이터 라인(DL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복수의 데이터 라인(DL) 각각과 함께 형성될 수 있다. 이러한 복수의 구동 전원 라인(DPL) 각각은 외부로부터 제공되는 픽셀 구동 전원을 인접한 서브 픽셀(SP)에 공급한다.The plurality of driving power lines DPL are provided on the substrate 110 in parallel with each of the plurality of data lines DL, and may be formed together with each of the plurality of data lines DL. Each of the plurality of driving power lines DPL supplies pixel driving power provided from the outside to adjacent subpixels SP.

복수의 공통 전원 라인(CPL)은 복수의 게이트 라인(GL) 각각과 나란하도록 기판(110) 상에 마련되는 것으로, 복수의 게이트 라인(GL) 각각과 함께 형성될 수 있다. 이러한 복수의 공통 전원 라인(CPL) 각각은 외부로부터 제공되는 공통 전원을 인접한 서브 픽셀(SP1, SP2, SP3)에 공급한다.The plurality of common power lines CPL are provided on the substrate 110 in parallel with each of the plurality of gate lines GL, and may be formed together with each of the plurality of gate lines GL. Each of the plurality of common power lines CPL supplies common power supplied from the outside to adjacent subpixels SP1 , SP2 , and SP3 .

복수의 서브 픽셀(SP1, SP2, SP3) 각각은 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되는 서브 픽셀 영역에 마련된다. 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 실제 빛이 발광되는 최소 단위의 영역으로 정의될 수 있다.Each of the plurality of subpixels SP1 , SP2 , and SP3 is provided in a subpixel area defined by the gate line GL and the data line DL. Each of the plurality of sub-pixels SP1 , SP2 , and SP3 may be defined as a minimum unit area in which light is actually emitted.

서로 인접한 적어도 3개의 서브 픽셀(SP1, SP2, SP3)은 컬러 표시를 위한 하나의 단위 픽셀(UP)을 구성할 수 있다. 예를 들어, 하나의 단위 픽셀(UP)은 제 1 수평 축 방향(X)을 따라 서로 인접한 적색 서브 픽셀(SP1), 녹색 서브 픽셀(SP2) 및 청색 서브 픽셀(SP3)를 포함하며, 휘도 향상을 위해 백색 서브 픽셀을 더 포함할 수도 있다.At least three sub-pixels SP1 , SP2 , and SP3 adjacent to each other may constitute one unit pixel UP for color display. For example, one unit pixel UP includes a red sub-pixel SP1, a green sub-pixel SP2, and a blue sub-pixel SP3 adjacent to each other along a first horizontal axis direction X, and improves luminance. For this, a white sub-pixel may be further included.

선택적으로, 복수의 구동 전원 라인(DPL) 각각은 복수의 단위 픽셀(UP) 각각마다 하나씩 마련될 수 있다. 이 경우, 각 단위 픽셀(UP)을 구성하는 적어도 3개의 서브 픽셀(SP1, SP2, SP3)은 하나의 구동 전원 라인(DPL)을 공유한다. 이에 따라, 각 서브 픽셀(SP1, SP2, SP3)의 구동을 위한 구동 전원 라인의 개수를 감소시킬 수 있고, 감소하는 구동 전원 라인의 개수만큼 각 단위 픽셀(UP)의 개구율을 증가시키거나 각 단위 픽셀(UP)의 크기를 감소시킬 수 있다.Optionally, one of the plurality of driving power lines DPL may be provided for each of the plurality of unit pixels UP. In this case, at least three sub-pixels SP1 , SP2 , and SP3 constituting each unit pixel UP share one driving power line DPL. Accordingly, the number of driving power lines for driving each sub-pixel SP1 , SP2 , and SP3 may be reduced, and the aperture ratio of each unit pixel UP may be increased by the number of driving power lines that decreases or The size of the pixel UP may be reduced.

본 발명의 일 실시예에 따른 복수의 서브 픽셀(SP1, SP2, SP3) 각각은 픽셀 회로(PC), 오목부(130), 및 마이크로 발광 소자(150)를 포함한다.Each of the plurality of sub-pixels SP1 , SP2 , and SP3 according to an exemplary embodiment includes a pixel circuit PC, a concave portion 130 , and a micro light emitting device 150 .

픽셀 회로(PC)는 각 서브 픽셀(SP)에 정의된 회로 영역에 마련되어 인접한 게이트 라인(GL)과 데이터 라인(DL) 및 구동 전원 라인(DPL)에 연결된다. 이러한 픽셀 회로(PC)는 구동 전원 라인(DPL)으로부터 공급되는 픽셀 구동 전원을 기반으로, 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 데이터 신호에 따라 마이크로 발광 소자(150)에 흐르는 전류를 제어한다. 본 발명의 일 실시예에 따른 픽셀 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(Cst)를 포함한다.The pixel circuit PC is provided in a circuit area defined in each sub-pixel SP and is connected to adjacent gate lines GL, data lines DL, and driving power line DPL. The pixel circuit (PC) is based on the pixel driving power supplied from the driving power line (DPL) and responds to the scan pulse from the gate line (GL) according to the data signal from the data line (DL). 150) to control the current flowing through it. A pixel circuit PC according to an exemplary embodiment includes a switching thin film transistor T1, a driving thin film transistor T2, and a capacitor Cst.

스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 전극, 및 구동 박막 트랜지스터(T2)의 게이트 전극(N1)에 연결된 제 2 전극을 포함한다. 여기서, 상기 스위칭 박막 트랜지스터(T1)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 상기 스위칭 박막 트랜지스터(T1)는 게이트 라인(GL)에 공급되는 스캔 펄스에 따라 스위칭되어 데이터 라인(DL)에 공급되는 데이터 신호를 구동 박막 트랜지스터(T2)에 공급한다.The switching thin film transistor T1 includes a gate electrode connected to the gate line GL, a first electrode connected to the data line DL, and a second electrode connected to the gate electrode N1 of the driving thin film transistor T2. Here, the first and second electrodes of the switching thin film transistor T1 may be a source electrode or a drain electrode according to the direction of the current. The switching thin film transistor T1 is switched according to the scan pulse supplied to the gate line GL and supplies the data signal supplied to the data line DL to the driving thin film transistor T2.

구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 전압 및/또는 커패시터(Cst)의 전압에 의해 턴-온됨으로써 구동 전원 라인(DPL)으로부터 마이크로 발광 소자(150)로 흐르는 전류 량을 제어한다. 이를 위해, 본 발명의 일 실시예에 따른 구동 박막 트랜지스터(T2)는 상기 스위칭 박막 트랜지스터(T1)의 제 2 전극(N1)에 연결된 게이트 전극, 구동 전원 라인(DPL)에 연결된 드레인 전극, 및 마이크로 발광 소자(150)에 연결되는 소스 전극을 포함한다. 이러한 구동 박막 트랜지스터(T2)는 스위칭 박막 트랜지스터(T1)로부터 공급되는 데이터 신호를 기반으로 구동 전원 라인(DPL)으로부터 마이크로 발광 소자(150)로 흐르는 데이터 전류를 제어함으로써 마이크로 발광 소자(150)의 발광을 제어한다.The driving thin film transistor T2 is turned on by the voltage supplied from the switching thin film transistor T1 and/or the voltage of the capacitor Cst, thereby reducing the amount of current flowing from the driving power supply line DPL to the micro light emitting device 150. Control. To this end, the driving thin film transistor T2 according to an embodiment of the present invention includes a gate electrode connected to the second electrode N1 of the switching thin film transistor T1, a drain electrode connected to the driving power supply line DPL, and a micro A source electrode connected to the light emitting element 150 is included. The driving thin film transistor T2 controls the data current flowing from the driving power line DPL to the micro light emitting device 150 based on the data signal supplied from the switching thin film transistor T1 so that the micro light emitting device 150 emits light. to control

커패시터(Cst)는 구동 박막 트랜지스터(T2)의 게이트 전극(N1)과 소스 전극 사이의 중첩 영역에 마련되어 구동 박막 트랜지스터(T2)의 게이트 전극에 공급되는 데이터 신호에 대응되는 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(T2)를 턴-온시킨다.The capacitor Cst is provided in an overlapping region between the gate electrode N1 and the source electrode of the driving thin film transistor T2 to store a voltage corresponding to the data signal supplied to the gate electrode of the driving thin film transistor T2, and store the stored voltage. to turn on the driving thin film transistor T2.

선택적으로, 픽셀 회로(PC)는 구동 박막 트랜지스터(T2)의 문턱 전압 변화를 보상하기 위한 적어도 하나의 보상 박막 트랜지스터를 더 포함할 수 있으며, 나아가 적어도 하나의 보조 커패시터를 더 포함할 수 있다. 이러한 픽셀 회로(PC)는 박막 트랜지스터와 보조 커패시터의 개수에 따라 초기화 전압 등의 보상 전원을 추가로 공급받을 수도 있다. 따라서, 본 발명의 일 실시예에 따른 픽셀 회로(PC)는 유기 발광 표시 장치의 각 서브 픽셀과 동일하게 전류 구동 방식을 통해 마이크로 발광 소자(150)를 구동하기 때문에 공지된 유기 발광 표시 장치의 화소픽셀 회로로 변경 가능하다.Optionally, the pixel circuit PC may further include at least one compensation thin film transistor for compensating for a change in the threshold voltage of the driving thin film transistor T2 and further include at least one auxiliary capacitor. The pixel circuit PC may additionally receive compensation power such as an initialization voltage according to the number of thin film transistors and auxiliary capacitors. Therefore, since the pixel circuit PC according to an embodiment of the present invention drives the micro light emitting element 150 through a current driving method like each sub-pixel of the organic light emitting display device, known pixels of the organic light emitting display device It can be changed to a pixel circuit.

오목부(130)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련되는 것으로, 마이크로 발광 소자(150)를 수납하기 위해 오목하게 마련된다. 이러한 오목부(130)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마이크로 발광 소자(150)를 실장하는 공정시, 마이크로 발광 소자(150)의 이탈을 방지하고, 마이크로 발광 소자(150)의 얼라인(Align) 정밀도를 향상시킬 수 있다.The concave portion 130 is provided in each of the plurality of subpixels SP1 , SP2 , and SP3 and is concavely provided to accommodate the micro light emitting device 150 . The concave portion 130 prevents the micro light emitting device 150 from being separated during a process of mounting the micro light emitting device 150 on each of the plurality of subpixels SP1 , SP2 , and SP3 and prevents the micro light emitting device 150 from leaving. Align precision of can be improved.

마이크로 발광 소자(150)는 복수의 서브 픽셀(SP1, SP2, SP3) 각각에 마련된 오목부(130)에 실장된다. 이러한 마이크로 발광 소자(150)는 해당 서브 픽셀(SP)의 화소픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 화소픽셀 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 발명의 일 실시예에 따른 마이크로 발광 소자(150)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 방출하는 마이크로 발광 소자 또는 마이크로 발광 다이오드 칩일 수 있다. 여기서, 마이크로 발광 다이오드 칩은 1 내지 100 마이크로 미터의 스케일을 가질 수 있으나, 이에 한정되지 않으며, 서브 픽셀 영역 중 화소픽셀 회로(PC)가 차지하는 회로 영역을 제외한 나머지 발광 영역의 크기보다 작은 크기를 가질 수 있다.The micro light emitting device 150 is mounted on the concave portion 130 provided in each of the plurality of subpixels SP1 , SP2 , and SP3 . The micro light emitting device 150 is electrically connected to the pixel pixel circuit PC of the corresponding sub-pixel SP and the common power line CPL, so that the pixel pixel circuit PC, that is, the common power source from the driving thin film transistor T2 Light is emitted by the current flowing through the line CPL. The micro light emitting device 150 according to an embodiment of the present invention may be a micro light emitting device or a micro light emitting diode chip that emits any one of red light, green light, blue light, and white light. Here, the micro light emitting diode chip may have a scale of 1 to 100 micrometers, but is not limited thereto, and may have a size smaller than the size of the light emitting area other than the circuit area occupied by the pixel pixel circuit (PC) among the sub-pixel areas. can

도 4는 도 3에 도시된 화소의 구조를 설명하기 위한 개략적인 단면도이며, 도 5는 도 4에 도시된 마이크로 발광 소자의 구조를 설명하기 위한 개략적인 단면도이다.FIG. 4 is a schematic cross-sectional view for explaining a structure of a pixel shown in FIG. 3 , and FIG. 5 is a schematic cross-sectional view for explaining a structure of a micro light emitting device shown in FIG. 4 .

도 4 및 도 5를 참조하여 설명하되 도1 내지 도3과 결부하여 설명하면, 일 실시 예에 따른 발광 다이오드 표시 장치의 각 서브 픽셀(SP1, SP2, SP3)은 화소픽셀 회로(PC), 보호층(116), 오목부(130), 마이크로 발광 소자(150), 평탄화층(160), 픽셀 전극(PE), 및 공통 전극(CE)을 포함한다.4 and 5, but described in connection with FIGS. 1 to 3, each sub-pixel (SP1, SP2, SP3) of the light emitting diode display according to an embodiment is a pixel pixel circuit (PC), protection A layer 116 , a concave portion 130 , a micro light emitting device 150 , a planarization layer 160 , a pixel electrode PE, and a common electrode CE.

먼저, 도 4에서는 기판(110)의 두께를 상대적으로 얇게 도시하였지만, 실질적으로 기판(110)의 두께는 기판(110) 상에 마련된 층 구조의 전체 두께보다 상대적으로 매우 두꺼운 두께를 갖을 수 있으며, 복수의 층으로 구성되거나 복수의 기판이 합착된 기판일 수 있다.First, although the thickness of the substrate 110 is shown as relatively thin in FIG. 4, the thickness of the substrate 110 may be substantially thicker than the total thickness of the layer structure provided on the substrate 110, It may be a substrate composed of a plurality of layers or a plurality of substrates bonded together.

화소픽셀 회로(PC)는 스위칭 박막 트랜지스터(T1), 구동 박막 트랜지스터(T2), 및 커패시터(C)를 포함한다. 이러한 픽셀 회로(PC)는 전술한 바와 동일하므로, 이에 대한 구체적인 설명은 생략하기로 하고, 이하 구동 박막 트랜지스터(T2)의 구조를 예를 들어 설명하기로 한다.The pixel pixel circuit (PC) includes a switching thin film transistor (T1), a driving thin film transistor (T2), and a capacitor (C). Since the pixel circuit PC is the same as described above, a detailed description thereof will be omitted, and the structure of the driving thin film transistor T2 will be described below as an example.

구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.The driving thin film transistor T2 includes a gate electrode GE, a semiconductor layer SCL, an ohmic contact layer OCL, a source electrode SE, and a drain electrode DE.

게이트 전극(GE)은 기판(110) 상에 게이트 라인(GL)과 함께 형성된다. 이러한 게이트 전극(GE)은 게이트 절연층(103)에 의해 덮인다. 상기 게이트 절연층(113)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.The gate electrode GE is formed on the substrate 110 along with the gate line GL. The gate electrode GE is covered by the gate insulating layer 103 . The gate insulating layer 113 may be formed of a single layer or a plurality of layers made of an inorganic material, and may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or the like.

반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(103) 상에 미리 설정된 패턴(또는 섬) 형태로 마련된다. 이러한 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있지만, 이에 제한되지 않는다.The semiconductor layer SCL is provided in a preset pattern (or island) shape on the gate insulating layer 103 to overlap the gate electrode GE. The semiconductor layer SCL may be formed of a semiconductor material made of any one of amorphous silicon, polycrystalline silicon, oxide, and organic material, but is not limited thereto.

오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 마련된다. 여기서, 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것으로, 생략 가능하다.The ohmic contact layer OCL is provided in a preset pattern (or island) shape on the semiconductor layer SCL. Here, the ohmic contact layer PCL is for ohmic contact between the semiconductor layer SCL and the source/drain electrodes SE and DE, and may be omitted.

소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 일측 상에 형성된다. 소스 전극(SE)은 데이터 라인(DL) 및 구동 전원 라인(DPL)과 함께 형성된다.The source electrode SE is formed on one side of the ohmic contact layer OCL to overlap with one side of the semiconductor layer SCL. The source electrode SE is formed together with the data line DL and the driving power line DPL.

드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성된다. 상기 드레인 전극(DE)은 소스 전극(SE)과 함께 형성되는 것으로, 인접한 구동 전원 라인(DPL)으로부터 분기되거나 돌출된다.The drain electrode DE is formed on the other side of the ohmic contact layer OCL to be spaced apart from the source electrode SE while overlapping the other side of the semiconductor layer SCL. The drain electrode DE is formed together with the source electrode SE, and branches or protrudes from an adjacent driving power line DPL.

부가적으로, 화소픽셀 회로(PC)를 구성하는 스위칭 박막 트랜지스터(T1)는 구동 박막 트랜지스터(T2)와 동일한 구조로 형성된다. 이때, 스위칭 박막 트랜지스터(T1)의 게이트 전극은 게이트 라인(GL)으로부터 분기되거나 돌출되고, 스위칭 박막 트랜지스터(T1)의 제 1 전극은 데이터 라인(DL)으로부터 분기되거나 돌출되며, 스위칭 박막 트랜지스터(T1)의 제 2 전극은 게이트 절연층(113)에 마련된 비아홀을 통해서 구동 박막 트랜지스터(T2)의 게이트 전극(GE)과 연결된다.Additionally, the switching thin film transistor T1 constituting the pixel pixel circuit PC is formed with the same structure as the driving thin film transistor T2. At this time, the gate electrode of the switching thin film transistor T1 branches or protrudes from the gate line GL, the first electrode of the switching thin film transistor T1 branches or protrudes from the data line DL, and the switching thin film transistor T1 The second electrode of ) is connected to the gate electrode GE of the driving thin film transistor T2 through a via hole provided in the gate insulating layer 113 .

화소픽셀 회로(PC)는 층간 절연층(115)에 의해 덮일 수 있다. 층간 절연층(115)은 구동 박막 트랜지스터(T2)를 포함하는 화소픽셀 회로(PC)를 덮도록 기판(110)의 전면(全面) 전체에 마련된다. 본 발명의 일 실시예에 따른 층간 절연층(115)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질로 이루어지거나 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있다. 이러한 층간 절연층(115)은 생략 가능하다.The pixel pixel circuit PC may be covered by the interlayer insulating layer 115 . The interlayer insulating layer 115 is provided on the entire surface of the substrate 110 to cover the pixel pixel circuit PC including the driving thin film transistor T2. The interlayer insulating layer 115 according to an embodiment of the present invention is made of an inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx) or an organic material such as benzocyclobutene or photo acryl. can be made with The interlayer insulating layer 115 may be omitted.

보호층(116)은 서브 픽셀(SP), 즉 픽셀 회로(PC)를 덮도록 기판(110)의 전면(全面) 전체에 마련되거나 층간 절연층(115)을 덮도록 기판(110)의 전면(全面) 전체에 마련된다. 이러한 보호층(116)은 픽셀 회로(PC)를 보호하면서 층간 절연층(115) 상에 평탄면을 제공한다. 본 발명의 일 실시예에 따른 보호층(116)은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질로 이루어질 수 있으나, 공정의 편의를 위해 포토 아크릴 물질로 이루어지는 것이 바람직하다.The protective layer 116 is provided on the entire surface of the substrate 110 to cover the sub-pixel SP, that is, the pixel circuit PC, or the entire surface of the substrate 110 to cover the interlayer insulating layer 115 ( provided on the entire surface. The protective layer 116 provides a flat surface on the interlayer insulating layer 115 while protecting the pixel circuit PC. The protective layer 116 according to an embodiment of the present invention may be made of an organic material such as benzocyclobutene or photo acryl, but is preferably made of a photo acryl material for convenience in processing.

오목부(130)는 서브 픽셀(SP)에 정의된 서브 픽셀 영역의 발광 영역에 마련되어 마이크로 발광 소자(150)를 수납한다. 본 발명의 일 실시예에 따른 오목부(130)는 보호층(116)으로부터 일정한 깊이(D1)를 가지도록 오목하게 마련된다. 이때, 오목부(130)는 마이크로 발광 소자(150)의 두께(또는 전체 높이)에 대응되는 깊이(D1)를 가지도록 보호층(116)의 상면(116a)으로부터 오목하게 마련된 수납 공간을 포함한다. 여기서, 오목부(130)의 바닥면은 마이크로 발광 소자(150)의 두께에 기초하여 설정된 깊이(D1)를 가지도록 보호층(116)의 일부, 보호층(116)의 전체, 보호층(116)의 전체와 층간 절연층(115)의 일부, 또는 보호층(116)과 층간 절연층(115) 및 게이트 절연층(113)의 전체가 제거되어 형성될 수도 있다. 예를 들어, 오목부(130)는 보호층(116)의 상면(116a)으로부터 2~6 마이크로 미터의 깊이를 가지도록 마련될 수 있다. 이러한 오목부(130)는 마이크로 발광 소자(150)의 후면(또는 하면)보다 넓은 크기를 갖는 홈(groove) 또는 컵(cup) 형태를 가질 수 있다.The concave portion 130 is provided in the light emitting area of the subpixel area defined in the subpixel SP to accommodate the micro light emitting device 150 . The concave portion 130 according to an embodiment of the present invention is provided concavely to have a predetermined depth D1 from the protective layer 116 . At this time, the concave portion 130 includes a storage space recessed from the upper surface 116a of the protective layer 116 to have a depth D1 corresponding to the thickness (or total height) of the micro light emitting device 150. . Here, a part of the protective layer 116, the entire protective layer 116, the protective layer 116 so that the bottom surface of the concave portion 130 has a depth D1 set based on the thickness of the micro light emitting device 150. ) and a part of the interlayer insulating layer 115, or the whole of the passivation layer 116, the interlayer insulating layer 115, and the gate insulating layer 113 may be removed. For example, the concave portion 130 may be provided to have a depth of 2 to 6 micrometers from the upper surface 116a of the protective layer 116 . The concave portion 130 may have a shape of a groove or a cup having a larger size than the rear surface (or lower surface) of the micro light emitting device 150 .

본 발명의 일 실시예에 따른 오목부(130)는 바닥면과 보호층(116)의 상면(116a) 사이에 마련된 경사면을 포함할 수 있으며, 이러한 경사면은 마이크로 발광 소자(150)로부터 방출되는 광을 오목부(130)의 전방 쪽으로 진행시키는 역할을 할 수 있다.The concave portion 130 according to an embodiment of the present invention may include an inclined surface provided between the bottom surface and the upper surface 116a of the protective layer 116, and such an inclined surface is the light emitted from the micro light emitting device 150. It may serve to advance toward the front of the concave portion 130.

마이크로 발광 소자(150)는 오목부(130)에 실장되어 화소픽셀 회로(PC)와 공통 전원 라인(CPL)에 전기적으로 연결됨으로써 화소픽셀 회로(PC), 즉 구동 박막 트랜지스터(T2)로부터 공통 전원 라인(CPL)으로 흐르는 전류에 의해 발광한다. 본 발명의 일 실시예에 따른 마이크로 발광 소자(150)는 발광층(EL), 제 1 전극(또는 애노드 단자)(E1), 및 제 2 전극(또는 캐소드 단자) (E2)을 포함한다.The micro light emitting device 150 is mounted on the concave portion 130 and is electrically connected to the pixel pixel circuit PC and the common power supply line CPL, thereby providing a common power source from the pixel pixel circuit PC, that is, the driving thin film transistor T2. Light is emitted by the current flowing through the line CPL. The micro light emitting device 150 according to an embodiment of the present invention includes a light emitting layer EL, a first electrode (or anode terminal) E1, and a second electrode (or cathode terminal) E2.

발광층(EL)은 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 본 발명의 일 실시예에 따른 발광층(EL)은 제 1 반도체층(151), 활성층(153), 및 제 2 반도체층(155)을 포함한다.The light emitting layer EL emits light according to recombination of electrons and holes according to the current flowing between the first electrode E1 and the second electrode E2. The light emitting layer EL according to an exemplary embodiment includes a first semiconductor layer 151 , an active layer 153 , and a second semiconductor layer 155 .

제 1 반도체층(151)은 활성층(153)에 전자를 제공한다. 본 발명의 일 실시예에 따른 제 1 반도체층(151)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 1 반도체층(151)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.The first semiconductor layer 151 provides electrons to the active layer 153 . The first semiconductor layer 151 according to an embodiment of the present invention may be made of an n-GaN-based semiconductor material, and the n-GaN-based semiconductor material may be GaN, AlGaN, InGaN, or AlInGaN. Here, Si, Ge, Se, Te, or C may be used as an impurity used for doping the first semiconductor layer 151 .

활성층(153)은 제 1 반도체층(151)의 일측 상에 마련된다. 이러한 활성층(153)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 갖는다. 본 발명의 일 실시예에 따른 활성층(153)은 InGaN/GaN 등의 다중 양자 우물 구조를 가질 수 있다.The active layer 153 is provided on one side of the first semiconductor layer 151 . The active layer 153 has a multi-quantum well (MQW) structure including a well layer and a barrier layer having a higher band gap than the well layer. The active layer 153 according to an embodiment of the present invention may have a multi-quantum well structure such as InGaN/GaN.

제 2 반도체층(155)은 활성층(153) 상에 마련되어, 활성층(153)에 정공을 제공한다. 본 발명의 일 실시예에 따른 제 2 반도체층(155)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 2 반도체층(155)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.The second semiconductor layer 155 is provided on the active layer 153 and provides holes to the active layer 153 . The second semiconductor layer 155 according to an embodiment of the present invention may be made of a p-GaN-based semiconductor material, and the p-GaN-based semiconductor material may be GaN, AlGaN, InGaN, or AlInGaN. Here, as an impurity used for doping the second semiconductor layer 155, Mg, Zn, or Be may be used.

제 1 전극(E1)은 제 2 반도체층(155) 상에 마련된다. 이러한 제 1 전극(E1)은 구동 박막화소 구동 트랜지스터(T2)의 소스 전극(SE)과 연결된다.The first electrode E1 is provided on the second semiconductor layer 155 . The first electrode E1 is connected to the source electrode SE of the driving thin film pixel driving transistor T2.

제 2 전극(E2)은 활성층(153)과 제 2 반도체층(155)으로부터 전기적으로 분리되도록 제 1 반도체층(151)의 타측 상에 마련된다. 이러한 제 2 전극(E2)은 공통 전원 라인(CPL)과 연결된다.The second electrode E2 is provided on the other side of the first semiconductor layer 151 to be electrically separated from the active layer 153 and the second semiconductor layer 155 . The second electrode E2 is connected to the common power line CPL.

본 발명의 일 실시예에 따른 제 1 및 제 2 전극(E1, E2) 각각은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, 또는 Cr 등의 금속 물질 및 그 합금 중 하나 이상을 포함한 물질로 이루어질 수 있다. 다른 실시예에 따른 제 1 및 제 2 전극(E1, E2) 각각은 투명 도전성 재질로 이루어질 수 있으며, 상기 투명 도전성 재질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다.Each of the first and second electrodes E1 and E2 according to an embodiment of the present invention is one of a metal material such as Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, or Cr, or an alloy thereof. It may be made of materials including the above. Each of the first and second electrodes E1 and E2 according to another embodiment may be made of a transparent conductive material, and the transparent conductive material may be indium tin oxide (ITO) or indium zinc oxide (IZO). Not limited to this.

부가적으로, 제 1 반도체층(151)과 활성층(153) 및 제 2 반도체층(155) 각각은 반도체 기판 상에 순차적으로 적층되는 구조로 마련될 수 있다. 여기서, 반도체 기판은 사파이어 기판(sapphire substrate) 또는 실리콘 기판 등의 반도체 물질을 포함한다. 이러한 반도체 기판은 제 1 반도체층(151)과 활성층(153) 및 제 2 반도체층(155) 각각을 성장시키기 위한 성장용 기판으로 사용된 후, 기판 분리 공정에 의해 제 1 반도체층(151)으로부터 분리될 수 있다. 여기서, 기판 분리 공정은 레이저 리프트 오프(Laser Lift Off) 또는 케미컬 리프트 오프(Chemical Lift Off) 등이 될 수 있다. 이에 따라, 마이크로 발광 소자(150)에서 성장용 반도체 기판이 제거됨에 따라 마이크로 발광 소자(150)는 상대적으로 얇은 두께를 가질 수 있으며, 이로 인하여 각 서브 픽셀(SP)에 마련된 오목부(130)에 수납될 수 있다.Additionally, each of the first semiconductor layer 151, the active layer 153, and the second semiconductor layer 155 may be provided in a structure in which they are sequentially stacked on a semiconductor substrate. Here, the semiconductor substrate includes a semiconductor material such as a sapphire substrate or a silicon substrate. After the semiconductor substrate is used as a growth substrate for growing the first semiconductor layer 151, the active layer 153, and the second semiconductor layer 155, respectively, from the first semiconductor layer 151 by a substrate separation process. can be separated Here, the substrate separation process may be laser lift off or chemical lift off. Accordingly, as the semiconductor substrate for growth is removed from the micro light emitting device 150, the micro light emitting device 150 may have a relatively thin thickness, and as a result, the concave portion 130 provided in each subpixel SP can be stored.

이와 같은, 마이크로 발광 소자(150)는 제 1 전극(E1)과 제 2 전극(E2) 사이에 흐르는 전류에 따른 전자와 정공의 재결합에 따라 발광한다. 마이크로 발광 소자(150)는 픽셀 회로(PC)와 연결되는 제 1 및 제 2 전극(E1, E2)을 갖는 제 1 부분(또는 전면부)(FP), 및 제 1 부분(FP)과 반대되는 제 2 부분(또는 후면부)(RP)을 포함한다. 이때, 제 1 부분(FP)은 제 2 부분(RP)보다 오목부(130)의 바닥면으로부터 상대적으로 멀리 이격된다. 여기서, 제 1 부분(FP)은 제 2 부분(RP)보다 작은 크기를 가질 수 있으며, 이 경우, 마이크로 발광 소자(150)는 제 1 부분(FP)과 대응되는 윗변과 제 2 부분(RP)과 대응되는 밑변을 갖는 사다리꼴 형태의 단면을 가질 수 있다.As such, the micro light emitting device 150 emits light according to recombination of electrons and holes according to a current flowing between the first electrode E1 and the second electrode E2. The micro light emitting device 150 has a first part (or front part) FP having first and second electrodes E1 and E2 connected to the pixel circuit PC, and a first part FP opposite to the first part FP. It includes a second part (or rear part) (RP). In this case, the first part FP is relatively farther apart from the bottom surface of the concave portion 130 than the second part RP. Here, the first part FP may have a smaller size than the second part RP. In this case, the micro light emitting device 150 has an upper side corresponding to the first part FP and a second part RP. It may have a trapezoidal cross section having a base corresponding to .

평탄화층(160)은 마이크로 발광 소자(150)를 덮도록 보호층(116) 상에 마련된다. 즉, 평탄화층(160)은 보호층(116)의 상면, 마이크로 발광 소자(150)가 수납된 오목부(130)의 나머지 수납 공간의 전면(前面)을 모두 덮을 수 있을 정도의 두께를 가지도록 보호층(116) 상에 마련된다.The planarization layer 160 is provided on the protective layer 116 to cover the micro light emitting device 150 . That is, the planarization layer 160 has a thickness sufficient to cover both the upper surface of the protective layer 116 and the entire surface of the remaining storage space of the concave portion 130 in which the micro light emitting device 150 is stored. It is provided on the protective layer 116 .

이와 같은, 평탄화층(160)은 보호층(116) 상에 평탄면을 제공한다. 또한, 평탄화층(160)은 마이크로 발광 소자(150)가 수납된 오목부(130)의 나머지 수납 공간에 매립됨으로써 마이크로 발광 소자(150)의 위치를 고정하는 역할을 한다.As such, the planarization layer 160 provides a planar surface on the protective layer 116 . In addition, the planarization layer 160 serves to fix the position of the micro light emitting device 150 by being buried in the remaining storage space of the concave portion 130 in which the micro light emitting device 150 is accommodated.

픽셀 전극(PE)은 마이크로 발광 소자(150)의 제 1 전극(E1)을 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 연결하는 것으로, 애노드 전극으로 정의될 수 있다. 본 발명의 일 실시예에 따른 픽셀 전극(PE)은 마이크로 발광 소자(150)의 제 1 전극(E1)과 구동 박막 트랜지스터(T2)에 중첩되는 평탄화층(160)의 상면(160a)에 마련된다. 픽셀 전극(PE)은 층간 절연층(115)과 보호층(116) 및 평탄화층(160)을 관통하여 마련된 제 1 회로 컨택홀(CCH1)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결되고, 평탄화층(160)에 마련된 제 1 전극 컨택홀(ECH1)을 통해서 마이크로 발광 소자(150)의 제 1 전극(E1)에 전기적으로 연결된다. 이에 따라, 마이크로 발광 소자(150)의 제 1 전극(E1)은 픽셀 전극(PE)을 통해서 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 전기적으로 연결된다. 이러한 픽셀 전극(PE)은 발광 다이오드 표시 장치가 전면 발광(top emission) 방식일 경우, 투명 도전 물질로 이루어지고, 발광 다이오드 표시 장치가 후면 발광(bottom emission) 방식일 경우, 광 반사 도전 물질로 이루어질 수 있다. 여기서, 투명 도전 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등이 될 수 있지만, 이에 한정되지 않는다. 광 반사 도전 물질은 Al, Ag, Au, Pt, 또는 Cu 등이 될 수 있지만, 이에 한정되지 않는다. 광 반사 도전 물질로 이루어진 픽셀 전극(PE)은 광 반사 도전 물질을 포함하는 단일층 또는 상기 단일층이 적층된 다중층으로 이루어질 수 있다.The pixel electrode PE connects the first electrode E1 of the micro light emitting device 150 to the source electrode SE of the driving thin film transistor T2 and may be defined as an anode electrode. The pixel electrode PE according to an embodiment of the present invention is provided on the top surface 160a of the planarization layer 160 overlapping the first electrode E1 of the micro light emitting device 150 and the driving thin film transistor T2. . The pixel electrode PE is the source electrode SE of the driving thin film transistor T2 through the first circuit contact hole CCH1 provided through the interlayer insulating layer 115, the passivation layer 116, and the planarization layer 160. and electrically connected to the first electrode E1 of the micro light emitting device 150 through the first electrode contact hole ECH1 provided in the planarization layer 160 . Accordingly, the first electrode E1 of the micro light emitting device 150 is electrically connected to the source electrode SE of the driving thin film transistor T2 through the pixel electrode PE. The pixel electrode PE is made of a transparent conductive material when the light emitting diode display is a top emission type, and is made of a light reflective conductive material when the light emitting diode display is a bottom emission type. can Here, the transparent conductive material may be indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto. The light reflecting conductive material may be Al, Ag, Au, Pt, or Cu, but is not limited thereto. The pixel electrode PE made of the light reflective conductive material may be formed of a single layer including the light reflective conductive material or a multi-layer stack of the single layers.

공통 전극(CE)은 마이크로 발광 소자(150)의 제 2 전극(E2)과 공통 전원 라인(CPL)을 전기적으로 연결하는 것으로, 캐소드 전극으로 정의될 수 있다. 공통 전극(CE)은 마이크로 발광 소자(150)의 제 2 전극(E2)과 중첩되면서 공통 전원 라인(CPL)과 중첩되는 평탄화층(160)의 상면(160a)에 마련된다. 여기서, 공통 전극(CE)은 픽셀 전극(PE)과 동일한 물질로 이루어질 수 있다.The common electrode CE electrically connects the second electrode E2 of the micro light emitting device 150 and the common power line CPL, and may be defined as a cathode electrode. The common electrode CE is provided on the top surface 160a of the planarization layer 160 overlapping the common power line CPL while overlapping the second electrode E2 of the micro light emitting device 150 . Here, the common electrode CE may be made of the same material as the pixel electrode PE.

본 발명의 일 실시예에 따른 공통 전극(CE)의 일측은 공통 전원 라인(CPL)과 중첩되는 게이트 절연층(113)과 층간 절연층(115)과 보호층(116) 및 평탄화층(160)을 관통하여 마련된 제 2 회로 컨택홀(CCH2)을 통해서 공통 전원 라인(CPL)에 전기적으로 연결된다. 본 발명의 일 실시예에 따른 공통 전극(CE)의 타측은 마이크로 발광 소자(150)의 제 2 전극(E2)과 중첩되도록 평탄화층(160)에 마련된 제 2 전극 컨택홀(ECH2)을 통해서 마이크로 발광 소자(150)의 제 2 전극(E2)에 전기적으로 연결된다. 이에 따라, 마이크로 발광 소자(150)의 제 2 전극(E2)은 공통 전극(CE)을 통해서 공통 전원 라인(CPL)과 전기적으로 연결된다.One side of the common electrode CE according to an embodiment of the present invention includes a gate insulating layer 113, an interlayer insulating layer 115, a protective layer 116, and a planarization layer 160 overlapping the common power line CPL. is electrically connected to the common power line CPL through the second circuit contact hole CCH2 provided through the . The other side of the common electrode CE according to an embodiment of the present invention passes through the second electrode contact hole ECH2 provided in the planarization layer 160 to overlap the second electrode E2 of the micro light emitting device 150. It is electrically connected to the second electrode E2 of the light emitting element 150 . Accordingly, the second electrode E2 of the micro light emitting device 150 is electrically connected to the common power line CPL through the common electrode CE.

본 발명의 일 실시예에 따른 픽셀 전극(PE)과 공통 전극(CE)은 제 1 및 제 2 회로 컨택홀(CCH1, CCH2), 및 제 1 및 제 2 전극 컨택홀(ECH1, ECH2)을 포함하는 평탄화층(160) 상에 전극 물질을 증착하는 증착 공정과 포토리소그라피 공정 및 식각 공정을 이용한 전극 패터닝 공정에 의해 동시에 마련될 수 있다. 이에 따라, 본 발명의 일 실시예는 마이크로 발광 소자(150)를 픽셀 회로(PC)에 연결하는 픽셀 전극(PE)과 공통 전극(CE)을 동시에 형성할 수 있으므로, 전극 연결 공정을 단순화할 수 있으며, 마이크로 발광 소자(150)와 픽셀 회로(PC)를 연결하는 공정 시간을 크게 단축시키고, 이를 통해서 발광 다이오드 표시 장치의 생산성을 향상시킬 수 있다.The pixel electrode PE and the common electrode CE according to an embodiment of the present invention include first and second circuit contact holes CCH1 and CCH2 and first and second electrode contact holes ECH1 and ECH2. An electrode patterning process using a deposition process of depositing an electrode material on the planarization layer 160, a photolithography process, and an etching process may be simultaneously provided. Accordingly, in one embodiment of the present invention, since the pixel electrode PE and the common electrode CE connecting the micro light emitting device 150 to the pixel circuit PC can be formed at the same time, the electrode connection process can be simplified. In addition, the process time for connecting the micro light emitting device 150 and the pixel circuit (PC) is greatly reduced, and through this, productivity of the light emitting diode display can be improved.

본 발명의 일 실시예에 따르면, 발광 다이오드 표시 장치는 투명 버퍼층(170)를 더 포함한다.According to one embodiment of the present invention, the light emitting diode display device further includes a transparent buffer layer 170 .

투명 버퍼층(170)은 픽셀 전극(PE)과 공통 전극(CE)이 마련된 평탄화층(160)의 전체를 모두 덮도록 기판(110) 상에 마련됨으로써 평탄화층(160) 상에 평탄면을 제공하면서 외부 충격으로부터 마이크로 발광 소자(150) 및 화소픽셀 회로(PC)를 보호한다. 이에 따라, 픽셀 전극(PE)과 공통 전극(CE) 각각은 평탄화층(160)과 투명 버퍼층(170) 사이에 마련된다. 본 발명의 일 실시예에 따른 투명 버퍼층(170)은 OCA(optical clear adhesive) 또는 OCR(optical clear resin) 등이 될 수 있지만, 이에 한정되지 않는다.The transparent buffer layer 170 is provided on the substrate 110 to cover the entirety of the planarization layer 160 on which the pixel electrode PE and the common electrode CE are formed, thereby providing a flat surface on the planarization layer 160. The micro light emitting device 150 and the pixel pixel circuit (PC) are protected from external impact. Accordingly, each of the pixel electrode PE and the common electrode CE is provided between the planarization layer 160 and the transparent buffer layer 170 . The transparent buffer layer 170 according to an embodiment of the present invention may be an optical clear adhesive (OCA) or an optical clear resin (OCR), but is not limited thereto.

본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)의 발광 영역 아래에 마련된 반사층(101)을 더 포함한다.The light emitting diode display device according to an exemplary embodiment of the present invention further includes a reflective layer 101 provided under the light emitting area of each subpixel SP.

반사층(101)은 마이크로 발광 소자(150)를 포함하는 발광 영역과 중첩되도록 오목부(130)의 바닥면과 기판(110) 사이에 마련된다. 본 발명의 일 실시예에 따른 반사층(101)은 구동 박막 트랜지스터(T2)의 게이트 전극(GE)과 동일한 물질로 이루어져 게이트 전극(GE)과 동일한 층에 마련될 수 있으나 이에 한정되지 않는다. 반사층(101)은 구동 박막 트랜지스터(T2)를 구성하는 전득들중 어느하나의 전극과 동일한 물질로 이루어질 수 있다.The reflective layer 101 is provided between the bottom surface of the concave portion 130 and the substrate 110 to overlap the light emitting region including the micro light emitting device 150 . The reflective layer 101 according to an embodiment of the present invention may be made of the same material as the gate electrode GE of the driving thin film transistor T2 and may be provided on the same layer as the gate electrode GE, but is not limited thereto. The reflective layer 101 may be made of the same material as any one of the electrodes constituting the driving thin film transistor T2.

이러한 반사층(101)은 마이크로 발광 소자(150)로부터 입사되는 광을 마이크로 발광 소자(150)의 제 1 부분(FP) 쪽으로 반사시킨다. 이에 따라, 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 반사층(101)을 포함함에 따라 전면 발광(top emission) 구조를 갖는다. 다만, 본 발명의 일 실시예에 따른 발광 다이오드 표시 장치가 후면 발광(bottom emission) 구조를 가질 경우, 상기 반사층(101)을 생략되거나, 마이크로 발광 소자(150)의 상부에 배치될 수 있다.The reflective layer 101 reflects light incident from the micro light emitting device 150 toward the first part FP of the micro light emitting device 150 . Accordingly, the light emitting diode display according to an exemplary embodiment of the present invention includes the reflective layer 101 and thus has a top emission structure. However, when the light emitting diode display device according to an exemplary embodiment of the present invention has a bottom emission structure, the reflective layer 101 may be omitted or disposed above the micro light emitting device 150 .

선택적으로, 상기 반사층(101)은 구동 박막 트랜지스터(T2)의 소스/드레인 전극(SE/DE)과 동일한 물질로 이루어져 소스/드레인 전극(SE/DE)과 동일한 층에 마련될 수도 있다.Optionally, the reflective layer 101 may be made of the same material as the source/drain electrodes SE/DE of the driving thin film transistor T2 and may be provided on the same layer as the source/drain electrodes SE/DE.

본 발명의 일 실시예에 따른 발광 다이오드 표시 장치는 각 서브 픽셀(SP)에 실장되는 마이크로 발광 소자(150)는 접착 부재(120)에 의해 해당하는 오목부(130)의 바닥면에 접착될 수 있다.In the light emitting diode display device according to an embodiment of the present invention, the micro light emitting device 150 mounted on each sub-pixel SP may be adhered to the bottom surface of the corresponding concave portion 130 by the adhesive member 120. there is.

접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)와 마이크로 발광 소자(150) 사이에 개재되어 마이크로 발광 소자(150)를 해당하는 오목부(130)의 바닥면에 접착시킴으로써 마이크로 발광 소자(150)를 1차적으로 고정한다.The adhesive member 120 is interposed between the concave portion 130 of each sub-pixel SP and the micro light emitting device 150 to adhere the micro light emitting device 150 to the bottom surface of the corresponding concave portion 130, thereby micro-emitting the micro light emitting device 150. The light emitting element 150 is primarily fixed.

본 발명의 일 실시예에 따른 접착 부재(120)는 마이크로 발광 소자(150)의 제 2 부분(RP), 즉 제 1 반도체층(151)의 이면에 부착(또는 코팅)되어 마이크로 발광 소자의 실장 공정시 각 서브 픽셀(SP)의 오목부(130)에 접착될 수 있다.The adhesive member 120 according to an embodiment of the present invention is attached (or coated) to the second part (RP) of the micro light emitting device 150, that is, the back surface of the first semiconductor layer 151 to mount the micro light emitting device During the process, it may be attached to the concave portion 130 of each sub-pixel SP.

본 발명의 일 실시예에 따른 접착 부재(120)는 각 서브 픽셀(SP)의 오목부(130)에 도팅(dotting)되어 마이크로 발광 소자의 실장 공정시 가해지는 가압력에 의해 퍼짐으로써 마이크로 발광 소자(150)의 제 2 부분(RP)에 접착될 수 있다. 이에 따라, 오목부(130)에 실장된 마이크로 발광 소자(150)는 접착 부재(120)에 의해 1차적으로 위치 고정될 수 있다. 따라서, 본 실시예에 따르면, 마이크로 발광 소자의 실장 공정은 마이크로 발광 소자(150)를 해당하는 오목부(130)의 바닥면에 단순 접착하는 방식으로 수행됨으로써 마이크로 발광 소자의 실장 공정 시간이 크게 단축될 수 있다.The adhesive member 120 according to an embodiment of the present invention is dotted into the concave portion 130 of each sub-pixel SP and spreads by a pressing force applied during the mounting process of the micro light emitting device, thereby forming a micro light emitting device ( 150) may be adhered to the second part RP. Accordingly, the micro light emitting device 150 mounted on the concave portion 130 may be primarily positioned by the adhesive member 120 . Therefore, according to the present embodiment, the mounting process of the micro light emitting device is performed by simply attaching the micro light emitting device 150 to the bottom surface of the corresponding concave portion 130, thereby greatly reducing the mounting process time of the micro light emitting device. It can be.

다른 예에 따른 접착 부재(120)는 보호층(116)의 상면(116a)과 오목부(130)의 바닥면과 경사면 모두에 코팅된다. 즉, 접착 부재(120)는 보호층(116)의 전면(前面) 중 컨택홀들을 제외한 나머지 전체를 덮도록 마련된다. 다시 말하여, 접착 부재(120)는 보호층(116)과 평탄화층(160) 사이에 개재되고, 마이크로 발광 소자(150)와 보호층(116) 사이에 개재된다. 이러한 다른 예에 따른 접착 부재(120)는 오목부(130)가 마련된 보호층(116)의 상면(116a) 전체에 일정한 두께로 코팅되되, 컨택홀들이 마련될 보호층(116)의 상면(116a)에 코팅된 접착 부재(120)의 일부는 컨택홀들의 형성시 제거된다. 이에 따라, 본 발명의 일 실시예는 마이크로 발광 소자의 실장 공정 직전에, 접착 부재(120)를 보호층(116)의 상면(116a) 전체에 일정한 두께로 코팅함으로써 접착 부재(120)를 형성하는 공정 시간을 단축시킬 수 있다.The adhesive member 120 according to another example is coated on both the top surface 116a of the protective layer 116 and the bottom surface and inclined surface of the concave portion 130 . That is, the adhesive member 120 is provided to cover the entire surface of the protective layer 116 except for the contact holes. In other words, the adhesive member 120 is interposed between the protective layer 116 and the planarization layer 160 and is interposed between the micro light emitting device 150 and the protective layer 116 . The adhesive member 120 according to this other example is coated with a constant thickness on the entire upper surface 116a of the protective layer 116 on which the concave portion 130 is provided, and the upper surface 116a of the protective layer 116 on which contact holes are provided. A portion of the adhesive member 120 coated on ) is removed when contact holes are formed. Accordingly, one embodiment of the present invention forms the adhesive member 120 by coating the entire upper surface 116a of the protective layer 116 to a certain thickness immediately before the mounting process of the micro light emitting device. The process time can be shortened.

본 발명의 일 실시예에서, 접착 부재(120)가 보호층(116)의 상면 전체에 마련되기 때문에 본 예의 평탄화층(160)은 접착 부재(120)를 덮도록 마련된다.In one embodiment of the present invention, since the adhesive member 120 is provided on the entire upper surface of the protective layer 116, the planarization layer 160 of this example is provided to cover the adhesive member 120.

본 발명의 또다른 일 실시예에서, 마이크로 발광 소자(150)는 별도의 수용하기 위한 오목부(130)가 없이 접착 부재(120)상에 위치할 수 있다. 상술한 마이크로 발광 소자(150)을 수용하기 위한 오목부(130)은 표시장치를 구현하기 위한 다양한 공정의 조건에 따라 삭제될 수도 있다.In another embodiment of the present invention, the micro light emitting device 150 may be positioned on the adhesive member 120 without a separate concave portion 130 for accommodating it. The concave portion 130 for accommodating the aforementioned micro light emitting device 150 may be eliminated according to various process conditions for implementing a display device.

본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 적색 서브 픽셀들(SP1) 각각에 적색의 마이크로 발광 소자를 실장하는 공정, 녹색 서브 픽셀들(SP2) 각각에 녹색의 마이크로 발광 소자를 실장하는 공정, 및 청색 서브 픽셀들(SP3) 각각에 청색의 마이크로 발광 소자를 실장하는 공정을 포함할 수 있으며, 백색 서브 픽셀들 각각에 백색의 마이크로 발광 소자를 실장하는 공정을 더 포함할 수 있다.A process of mounting a micro light emitting device according to an embodiment of the present invention includes a process of mounting a red micro light emitting device on each of the red sub-pixels SP1 and mounting a green micro light emitting device on each of the green sub pixels SP2. and a process of mounting a blue micro light emitting device on each of the blue sub-pixels SP3, and may further include a process of mounting a white micro light emitting device on each of the white sub pixels.

본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 백색의 마이크로 발광 소자를 실장하는 공정만을 포함할 수 있다. 이 경우, 기판(110)은 각 서브 픽셀과 중첩되는 컬러필터층을 포함한다. 컬러필터층은 백색 광 중에서 해당 서브 픽셀과 대응되는 색상의 파장을 갖는 광만을 투과시킨다.A process of mounting a micro light emitting device according to an embodiment of the present invention may include only a process of mounting a white micro light emitting device on each of the subpixels. In this case, the substrate 110 includes a color filter layer overlapping each sub-pixel. The color filter layer transmits only white light having a wavelength of a color corresponding to a corresponding subpixel.

본 발명의 일 실시예에 따른 마이크로 발광 소자의 실장 공정은 서브 픽셀들 각각에 제 1 색상의 마이크로 발광 소자를 실장하는 공정만을 포함할 수 있다. 이 경우, 기판(110)은 파장 변환층, 및 각 서브 픽셀과 중첩되는 컬러필터층을 포함한다. 파장 변환층은 마이크로 발광 소자로부터 입사되는 제 1 색상의 광 중 일부를 기반으로 제 2 색상의 광을 방출한다. 컬러필터층은 제 1 색상의 광과 제 2 색상의 광의 혼합에 따른 백색 광 중에서 해당 서브 픽셀과 대응되는 색상의 파장을 갖는 광만을 투과시킨다. 여기서, 제 1 색상은 청색이 될 수 있고, 제 2 색상은 황색이 될 수 있다. 그리고, 파장 변환층은 제 1 색상의 광 중 일부를 기반으로 제 2 색상의 광을 방출하는 형광체 또는 양자점 입자를 포함할 수 있다.A process of mounting a micro light emitting device according to an embodiment of the present invention may include only a process of mounting a micro light emitting device of a first color on each of the subpixels. In this case, the substrate 110 includes a wavelength conversion layer and a color filter layer overlapping each sub-pixel. The wavelength conversion layer emits light of a second color based on a portion of light of a first color incident from the micro light emitting device. The color filter layer transmits only light having a wavelength of a color corresponding to a corresponding sub-pixel among white light resulting from mixing light of a first color and light of a second color. Here, the first color may be blue, and the second color may be yellow. Also, the wavelength conversion layer may include phosphors or quantum dot particles that emit light of a second color based on some of the light of the first color.

도 6은 도 1에 도시된 선 I-I'의 개략적인 단면도이다. 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(110) 및 배선전극(310)을 포함한다.FIG. 6 is a schematic cross-sectional view of line II′ shown in FIG. 1 . Referring to FIG. 6 , a display device according to an exemplary embodiment includes a substrate 110 and a wiring electrode 310 .

상기 기판(110)은 박막 트랜지스터 어레이 기판으로 정의될 수 있다. 일 실시예에 따른 기판(110)은 베이스 플레이트, 픽셀 구동 배선들, 및 복수의 서브 픽셀을 포함할 수 있으며, 적어도 하나 이상의 기판이 합착된 기판일 수 있다.The substrate 110 may be defined as a thin film transistor array substrate. The substrate 110 according to an exemplary embodiment may include a base plate, pixel driving wires, and a plurality of subpixels, and may be a substrate to which at least one substrate is bonded.

상기 기판(110)은 유리 또는 플라스틱 재질로 이루어질 수 있으며, 바람직하게는 유리 재질로 이루어질 수 있다. 기판(110)은 표시 영역(AA)과 비표시 영역(IA, BA)을 포함한다. 표시 영역(AA)은 기판(110)의 가장자리를 제외한 나머지 영역으로 정의될 수 있으며, 픽셀회로(PC)로 정의되는 서브 픽셀이 배치된 영역으로도 정의될 수 있다. 비표시 영역(IA)은 표시 영역(AA)의 외곽부로 정의 될 수 있는데, 이러한 비표시 영역(IA)은 상대적으로 매우 좁은 폭을 가지며, 베젤 영역으로 정의될 수도 있다.The substrate 110 may be made of glass or plastic material, preferably made of glass material. The substrate 110 includes a display area AA and non-display areas IA and BA. The display area AA may be defined as an area other than the edge of the substrate 110, and may also be defined as an area where subpixels defined as the pixel circuit PC are arranged. The non-display area IA may be defined as an outer portion of the display area AA. This non-display area IA has a relatively narrow width and may be defined as a bezel area.

픽셀을 구동하며, 전원을 공급하는 배선들, 특히 데이터 라인(DL)과 같은 구동 배선들은 기판(110)의 전면(前面)(110a) 상에 배치되어 픽셀 각각의 구동에 필요한 신호를 공급한다. 본 발명의 일 실시예에 따른 픽셀 구동 배선들은 복수의 데이터 배선, 복수의 게이트 배선, 복수의 구동 전원 배선 및 복수의 공통 전원 배선을 포함한다.Wires driving the pixels and supplying power, in particular, driving wires such as the data line DL are disposed on the front surface 110a of the substrate 110 to supply signals necessary for driving each pixel. Pixel driving wires according to an embodiment of the present invention include a plurality of data wires, a plurality of gate wires, a plurality of driving power wires, and a plurality of common power wires.

기판(110)의 전면(110a)상에 배치된 배선들은 연결전극(310)을 통해 기판(110)의 배면(110b)으로 연결된다. 기판(110)의 배면(110b)에는 도 2에 도시되고 상술한 바와 같이 타이밍 컨트롤러(270)를 포함하는 제어보드(250)가 배치되고 신호 전송 케이블(STC)은 제어보드(250)과 패드부(PP)를 통해 라우팅 라인(RL)과 연결된다.Wires disposed on the front surface 110a of the substrate 110 are connected to the rear surface 110b of the substrate 110 through the connection electrode 310 . As shown in FIG. 2 and described above, the control board 250 including the timing controller 270 is disposed on the rear surface 110b of the substrate 110, and the signal transmission cable STC is connected to the control board 250 and the pad part. It is connected to the routing line (RL) through (PP).

라우팅라인(RL)은 패드부(PP)와 전기적으로 연결되어 신호 전송 케이블(STC)과 전기적으로 연결될 수 있으며 라우팅 라인(RL)은 배선전극(310)과 전기적으로 연결된다.The routing line RL is electrically connected to the pad part PP and electrically connected to the signal transmission cable STC, and the routing line RL is electrically connected to the wiring electrode 310 .

상술한 바와 같이, 배선전극(310)은 기판(110)의 측면을 포함하여 배치되고 기판(110)의 전면(110a)에 배치된 데이터 라인(DL)과 같은 전극과 기판(110)의 배면(110b)에 배치된 라우팅 라인(RL)과 전기적으로 연결되도록 한다.As described above, the wiring electrode 310 is disposed including the side surface of the substrate 110, and the electrode such as the data line DL disposed on the front surface 110a of the substrate 110 and the rear surface of the substrate 110 ( 110b) to be electrically connected to the routing line RL disposed.

별도의 구성요소로 도시하지는 않았으나 데이터 라인(DL)과 배선전극(310)의 더욱 원활한 전기적 연결을 위해 데이터 라인(DL)의 끝단에는 배선전극(310)과 연결된 패드부가 더 포함되어 배치될 수 있다. Although not shown as a separate component, a pad portion connected to the wiring electrode 310 may be further included at the end of the data line DL to more smoothly electrically connect the data line DL and the wiring electrode 310. .

배선전극(310)은 전기저항을 낮추면서, 기판(110)의 측면에 배치가 원활 하도록 하기 위해 은(Ag)과 같은 전도도가 높은 물질과 점성이 있는 잉크의 혼합물이거나 전도성 물질이 혼합된 혼합물일 수 있으나 이에 한정되지는 않는다.The wiring electrode 310 may be a mixture of a highly conductive material such as silver (Ag) and viscous ink or a mixture of a conductive material in order to reduce electrical resistance and facilitate placement on the side surface of the substrate 110. may, but is not limited thereto.

배선전극(310)은 산화를 방지하기 위한 산화방지막 또는 보호층에 의해 덮일 수 있으며, 산화방지막 또는 보호층은 별도의 테잎 형태로 배선전극(310)상에 부착될 수 있다.The wiring electrode 310 may be covered with an antioxidant film or protective layer to prevent oxidation, and the antioxidant film or protective layer may be attached on the wiring electrode 310 in the form of a separate tape.

배선전극(310)을 사용하여 상술한 바와 같이 기판(110)의 전면(110a)에 배치되어 있는 픽셀 회로(PC)와 연결된 데이터 라인(DL)과 같은 전극을 기판(110)의 배면(110b)으로 전기적으로 연장시키면, 기판(110)의 전면(110a)에 라우팅 라인(RL) 및 정전기방지 회로등 기타 전기적 회로를 구성할 수 있는 구성요소의 배치가 필요없게 되고, 결과적으로 비표시영역(IA)의 폭을 최대한으로 줄일 수 있게 된다.As described above using the wiring electrode 310, an electrode such as the data line DL connected to the pixel circuit PC disposed on the front surface 110a of the substrate 110 is connected to the rear surface 110b of the substrate 110. When electrically extending to the front surface 110a of the substrate 110, there is no need to arrange components capable of configuring other electrical circuits such as routing lines RL and anti-static circuits, and as a result, the non-display area (IA) ) can be reduced as much as possible.

이와 같이, 비표시영역(IA) 크기를 최대한으로 줄이는 경우 복수의 표시장치가 사용된 멀티 스크린 표시장치에서 베젤부위가 사용자에게 시인 되는 것을 최소화 할 수 있다. 멀티 스크린 표시장치에서 사용자에게 비표시영역(IA)이 시인되지 않도록 하기 위해 비표시영역(IA)의 폭은 복수의 픽셀로 구성되는 단위화소간의 거리의 절반보다 작도록 할 필요가 있다. 상술한 배선전극(310)은 비표시영역(IA)의 폭을 최소한으로 줄일 수 있도록 한다.In this way, when the size of the non-display area IA is reduced to the maximum, it is possible to minimize the user's visibility of the bezel portion in a multi-screen display device using a plurality of display devices. In order to prevent the non-display area IA from being recognized by a user in a multi-screen display device, the width of the non-display area IA needs to be less than half of the distance between unit pixels composed of a plurality of pixels. The wiring electrode 310 described above allows the width of the non-display area IA to be reduced to a minimum.

본 발명의 일 실시예에 따른 기판(110)은 전면(前面)(110a)과 각 측변 사이의 상측 모서리 부분에 마련된 경사부 또는 곡률부를 포함할 수 있다. 기판(110)의 측면 모서리는 모따기 공정에 의해 일정한 각도 또는 일정한 길이로 모따기되거나 그라인딩 공정(또는 기판 라운딩 공정)에 의해 일정한 곡률을 가지도록 라운딩될 수 있다The substrate 110 according to an embodiment of the present invention may include an inclined portion or a curvature portion provided at an upper corner portion between the front surface 110a and each side. Side edges of the substrate 110 may be chamfered at a predetermined angle or a predetermined length by a chamfering process, or may be rounded to have a predetermined curvature by a grinding process (or a substrate rounding process).

따라서, 기판(110)의 측면 모서리 부분이 뾰족하기 않고 경사지거나 곡면 형태를 가짐으로써 배선전극(310)이 기판(110)의 전면(110a)의 일부로부터 측면을 통해 기판(110)의 배면(110b)으로 연장되어 배치될 수 있다.Therefore, since the edge portion of the side surface of the substrate 110 is not sharp but inclined or has a curved shape, the wiring electrode 310 can move from a part of the front surface 110a of the substrate 110 through the side surface to the rear surface 110b of the substrate 110. ) may be extended and arranged.

선택적으로, 기판(110)의 일 측변은 그라인딩 공정(또는 기판 라운딩 공정)에 의해 일정한 곡률을 갖는 곡면, 예를 들어 반원 형태 또는 반타원 형태의 단면을 가질 수도 있다.Optionally, one side of the substrate 110 may have a curved surface having a constant curvature by a grinding process (or a substrate rounding process), for example, a semicircular or semielliptical cross section.

배선전극(310)은 복수의 데이터 라인(DL)각각에 데이터 신호를 공급한다. 도면에서는 데이터 라인(DL)로 도시하였으나 이에 제한되지는 않으며 표시영역(AA)으로부터 연장된 전극일 수 있다.The wiring electrode 310 supplies data signals to each of the plurality of data lines DL. Although shown as a data line DL in the drawing, it is not limited thereto and may be an electrode extending from the display area AA.

배선전극(310)은 기판(110)의 배면(110b)로 연장되고 라우팅 라인(RL)과 전기적으로 연결된다. 라우팅 라인은(RL)은 패드부(PP)를 통해 신호 전송 케이블(STC)과 전기적으로 연결을 이루고, 최종적으로 타이밍 컨트롤러(270)가 있는 제어보드(250)과 연결된다.The wiring electrode 310 extends to the rear surface 110b of the substrate 110 and is electrically connected to the routing line RL. The routing line RL is electrically connected to the signal transmission cable STC through the pad part PP, and is finally connected to the control board 250 having the timing controller 270 thereon.

도면에서는, 배선전극(310)이 기판(110)의 전면(110a)에 있는 데이터 라인(DL) 및 기판(110)의 배면(110b)에 있는 라우팅 라인(RL)을 덮도록 배치되어 전기적인 연결이 이루어 진 것으로 도시되었으나 배선전극(310)이 데이터 라인(DL) 및 라우팅 라인(RL)에 의해 덮이도록 배치되어 연결되는 구조일 수도 있다.In the drawing, the wiring electrode 310 is disposed to cover the data line DL on the front surface 110a of the substrate 110 and the routing line RL on the rear surface 110b of the substrate 110 to electrically connect them. Although this is illustrated as being done, a structure in which the wiring electrode 310 is disposed and connected to be covered by the data line DL and the routing line RL may be used.

발명의 일 실시예를 설명하기 위해 기판(110)의 전면(110a)에 위치한 데이터 라인(DL)을 예를 들어 배선전극(310)을 통해 기판(110)의 배면(110b)으로의 전기적 연결 관계를 설명하였다. 그러나, 표시영역(AA)에 있는 다른 구성요소의 전기적 연결 또한 상술한 배선전극(310)을 통한 연결관계에 의해 기판(110)의 배면(110b)로 전기적으로 연결될 수 있다. To describe an embodiment of the invention, the data line DL located on the front surface 110a of the substrate 110 is electrically connected to the rear surface 110b of the substrate 110 through the wiring electrode 310, for example. explained. However, other components in the display area AA may also be electrically connected to the rear surface 110b of the substrate 110 by the above-described connection relationship through the wiring electrode 310 .

이와 같이 본 발명의 일 실시예에 따른 표시 장치는 배선전극(310)을 통한 기판(110)의 전면(110a)에 있는 전극을 배면(110b)에 있는 구성요소와 전기적 연결을 이룰 수 있으며, 이로 인하여 멀티 스크린 표시 장치에서 서로 연결된 표시 장치 사이의 경계부를 최소화하는데 적합한 비표시영역(IA, BA)을 가질 수 있다.As described above, in the display device according to an embodiment of the present invention, an electrode on the front surface 110a of the substrate 110 may be electrically connected to a component on the rear surface 110b through the wiring electrode 310. Therefore, it is possible to have non-display areas IA and BA suitable for minimizing the boundary between display devices connected to each other in a multi-screen display device.

도 7은 본 발명의 일 실시예에 따른 전극의 연결관계를 설명하기 위한 개략적인 도면이다.7 is a schematic diagram for explaining the connection relationship of electrodes according to an embodiment of the present invention.

도 7을 참조하여 상술한 배전전극(310)과 전극의 연결관계를 설명하면, 기판(110) 의 전면(110a)에 적어도 하나의 데이터 라인(DL)이 배치되고 기판(110)의 배면(110b)에 라우팅 라인(RL)이 배치된다, 데이터 라인(DL)과 라우팅 라인(RL)은 편의상 제1 전극 및 제2 전극으로 명칭될 수 있다.Referring to FIG. 7, the above-described distribution electrode 310 and the connection relationship between the electrodes are described. At least one data line DL is disposed on the front surface 110a of the substrate 110 and the rear surface 110b of the substrate 110. ), the routing line RL is disposed. The data line DL and the routing line RL may be referred to as a first electrode and a second electrode for convenience.

복수의 배전전극(310)은 기판(110)의 전면(110a)에서 기판(110)의 배면(110b)으로 연장되어 배치된다. 배선전극(310)은 은(Ag)등의 전도성이 높은 물질을 파우더 형태로 잉크와 같은 고착용액에 혼합시키어 기판(110)의 측면에 프린팅하여 배치할 수 있다.The plurality of distribution electrodes 310 are disposed extending from the front surface 110a of the substrate 110 to the rear surface 110b of the substrate 110 . The wiring electrode 310 may be disposed by mixing a material having high conductivity, such as silver (Ag), in a powder form with a fixing solution such as ink, and printing on the side surface of the substrate 110 .

프린팅하여 기판(110)의 측면에 인쇄하여 배전전극(310)을 배치하는 경우, 배선전극(310)은 8μm내지 10μm의 폭(W')을 갖는 미세전극(311,312)으로 인쇄할 수 있다. When the distribution electrode 310 is disposed by printing on the side surface of the substrate 110, the wiring electrode 310 may be printed as microelectrodes 311 and 312 having a width W' of 8 μm to 10 μm.

기판(110)의 전면(110a) 및 배면(110b)에 있는 복수의 데이터 라인(DL) 및 라우팅 라인(RL)의 개별 전극의 전극폭(W)은 50μm 내지 80μm로 배치될 수 있다.An electrode width W of individual electrodes of the plurality of data lines DL and routing lines RL on the front surface 110a and the rear surface 110b of the substrate 110 may be disposed in the range of 50 μm to 80 μm.

배선전극(310)은 17μm 내지 25μm의 피치(P)을 갖도록 기판(110)의 측면에 인쇄하여 배치할 수 있는데, 배선전극(310)은 데이터 라인(DL) 및 라우팅 라인(RL)을 전기적으로 연결함에 있어 적어도 하나 이상의 배선전극(310)을 통해 연결될수 있다.The wiring electrode 310 may be printed and disposed on the side surface of the substrate 110 to have a pitch P of 17 μm to 25 μm. The wiring electrode 310 electrically connects the data line DL and the routing line RL. In connection, it may be connected through at least one wiring electrode 310 .

한편, 이웃하는 배선전극(310) 이 넓거나 좁은 간격으로 배치될 수 있는데, 배치된 배선전극(310)의 간격에 따라 복수의 배선전극(310)을 구성하는 미세전극(311,312)중 적어도 하나는, 상술한 데이터 라인(DL) 및 라우팅 라인(RL) 중 어느 것과도 연결되지 않는 더미전극(312)일 수 있다.Meanwhile, neighboring wiring electrodes 310 may be disposed at wide or narrow intervals. Depending on the spacing of the disposed wiring electrodes 310, at least one of the microelectrodes 311 and 312 constituting the plurality of wiring electrodes 310 is , may be a dummy electrode 312 that is not connected to any of the aforementioned data line DL and routing line RL.

배선전극(310)은 상술한 바와 같이 기판(110)의 측면부를 감싸면서 배치되고, 은(Ag)과 같은 전기 전도성이 높은 물질을 베이스로 하기에 표시장치의 측면에서 테두리에 전극이 배치되므로 절연이 필요할 수 있다. As described above, the wiring electrode 310 is disposed while covering the side surface of the substrate 110, and since the base is made of a material with high electrical conductivity such as silver (Ag), the electrode is disposed on the edge of the side of the display device, thereby providing insulation. this may be needed

배선전극(310)은 표면 절연을 위해 절연테이프에 의해 커버될 수 있고, 전기 전도도가 낮은 물질이 배선전극(310)상에 배치될 수 있다. 배선전극(310)의 절연을 위해 상술한 바와 같이 절연층 또는 절연테이프가 배선전극(310)을 커버하도록 배치될 수도 있고, 배선전극(310)이 다층구조로 배치하되 최상부층을 전기 전도도가 낮은 물질을 사용하여 배선전극(310)을 배치하면, 별도로 절연층 또는 절연 테이프를 부착하는 공정이 필요 없이 배선전극(310)을 절연시킬 수 있다.The wiring electrode 310 may be covered with insulating tape for surface insulation, and a material having low electrical conductivity may be disposed on the wiring electrode 310 . In order to insulate the wiring electrode 310, an insulating layer or insulating tape may be disposed to cover the wiring electrode 310 as described above, or the wiring electrode 310 is arranged in a multi-layer structure, but the uppermost layer has low electrical conductivity. If the wiring electrode 310 is disposed using a material, the wiring electrode 310 can be insulated without a separate process of attaching an insulating layer or insulating tape.

배선전극(310)은 상술한 바와 같이 기판(110)의 측면에 인쇄되는 미세전극(311,312) 으로 이루어 질 수 있는데, 미세전극(311,312)은 기판(110)의 측면에서 수직형태, 곡선형태 또는 사선형태로 배치될 수 있다. 기판(110)의 전면(110a)에 있는 데이터 라인(DL)과 배면(110b)에 있는 라우팅 라인(RL)의 정렬(align)되는 정밀도에 따라(또는 설계적으로 서로 다른 위치에 배치되는 경우) 기판(110)의 측면에 배치되는 배선전극(310)을 통해 전기적 연결이 되도록 배선전극(310)은 상술한 다양한 형태의 미세전극(311,312)으로 구성될 수 있다.As described above, the wiring electrode 310 may be formed of the microelectrodes 311 and 312 printed on the side surface of the substrate 110. can be placed in the form Depending on the alignment precision of the data line DL on the front side 110a and the routing line RL on the back side 110b of the board 110 (or when they are placed in different positions by design) The wiring electrode 310 may be composed of the above-described various types of microelectrodes 311 and 312 so as to be electrically connected through the wiring electrode 310 disposed on the side surface of the substrate 110 .

도 8은 본 발명의 일 실시예에 따른 표시장치를 이용한 멀티 스크린 표시장치를 설명하기 위한 개략적인 도면이다.8 is a schematic diagram for explaining a multi-screen display device using a display device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 표시장치를 사용한 멀티 스크린 표시 장치는 복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 및 하우징(500)을 포함한다.A multi-screen display device using a display device according to an embodiment of the present invention includes a plurality of screen modules 400-1, 400-2, 400-3, and 400-4 and a housing 500.

복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 각각은 N(N은 2 이상의 양의 정수)×M(M은 2 이상의 양의 정수) 형태로 배치됨으로써 개별 영상을 표시하거나 하나의 영상을 분할하여 표시한다. 이러한 복수의 스크린 모듈(400-1, 400-2, 400-3, 400-4) 각각은 본 상술하여 설명한 표시 장치를 포함하는 것으로, 이에 대한 중복 설명은 생략하기로 한다.Each of the plurality of screen modules 400-1, 400-2, 400-3, 400-4 is arranged in the form of N (N is a positive integer of 2 or greater) × M (M is a positive integer of 2 or greater), thereby providing individual images. is displayed or one image is divided and displayed. Each of the plurality of screen modules 400-1, 400-2, 400-3, and 400-4 includes the above-described display device, and redundant description thereof will be omitted.

본 발명의 일 실시예에 따른 표시장치가 사용된 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4) 각각은 모듈 연결 부재를 매개로 하여 측면끼리 서로 부착될 수 있다. 모듈 연결 부재는 인접한 2개의 스크린 모듈(500-1, 500-2, 500-3, 500-4)을 측면끼리 연결함으로써 멀티 스크린 표시 장치를 구현한다. Sides of each of the plurality of screen modules 500-1, 500-2, 500-3, and 500-4 using the display device according to an embodiment of the present invention may be attached to each other via a module connecting member. . The module connection member implements a multi-screen display device by connecting side surfaces of two adjacent screen modules 500-1, 500-2, 500-3, and 500-4.

복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4)에 사용되는 개별 모듈들은 본 발명의 일 실시예에 따른 비표시영역의 크기가 최소화 된 표시장치가 사용되어 복수의 스크린 모듈(500-1, 500-2, 500-3, 500-4) 사이에 마련되는 경계부에 의한 암부 발생 영역이 최소화되거나 제거될 수 있고, 이로 인하여 전체 화면에 단절감이 최소화된 영상을 표시할 수 있다.The individual modules used in the plurality of screen modules 500-1, 500-2, 500-3, and 500-4 use a display device with a minimized non-display area according to an embodiment of the present invention, The area where the dark part occurs due to the border provided between the screen modules 500-1, 500-2, 500-3, and 500-4 can be minimized or removed, and as a result, an image with a minimized sense of disconnection can be displayed on the entire screen. can

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and may be variously modified and implemented without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed according to the claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100: 표시장치
110: 기판
150: 마이크로 발광 소자
310: 배선전극100: display device
110: substrate
150: micro light emitting element
310: wiring electrode

Claims (20)

전면(前面)과 배면(背面)을 포함하는 기판;
상기 기판의 전면에 있는 제1전극;
상기 기판의 전면에서 상기 제1 전극과 전기적으로 연결된 픽셀 회로;
상기 픽셀 회로를 덮는 보호층;
상기 보호층 상에 있는 접착 부재;
상기 접착 부재 상에 있는 마이크로 발광 소자;
상기 기판의 배면에 있는 제2전극; 및
상기 기판의 측면을 감싸도록 배치되되, 상기 기판의 전면 및 배면으로 연장된 복수의 배선전극; 을 포함하고,
상기 복수의 배선전극 중 적어도 일부는 상기 제1전극 및 상기 제2전극과 연결되며,
상기 복수의 배선전극 중 적어도 일부는 더미전극이고,
상기 더미전극은 상기 제1전극 및 상기 제2전극과 전기적으로 연결되지 않는, 표시장치.a substrate including a front side and a back side;
a first electrode on the front surface of the substrate;
a pixel circuit electrically connected to the first electrode on the front surface of the substrate;
a protective layer covering the pixel circuit;
an adhesive member on the protective layer;
a micro light emitting element on the adhesive member;
a second electrode on the rear surface of the substrate; and
a plurality of wiring electrodes disposed to surround the side surface of the substrate and extending to the front and rear surfaces of the substrate; including,
At least some of the plurality of wiring electrodes are connected to the first electrode and the second electrode,
At least some of the plurality of wiring electrodes are dummy electrodes,
The dummy electrode is not electrically connected to the first electrode and the second electrode. 삭제delete 제 1 항에 있어서,
상기 기판상에 복수의 게이트 라인과 복수의 데이터 라인이 있고, 상기 게이트 라인과 상기 데이터 라인으로 정의된 화소영역이 있는 표시장치.According to claim 1,
A display device having a plurality of gate lines and a plurality of data lines on the substrate, and a pixel area defined by the gate lines and the data lines. 제 3 항에 있어서,
상기 제1전극은 상기 게이트라인 또는 상기 데이터 라인인 표시장치According to claim 3,
The first electrode is the gate line or the data line display device 제 3 항에 있어서,
상기 화소영역에 상기 제1전극과 연결된 적어도 하나의 구동소자 및
상기 구동소자와 연결된 LED소자를 더 포함하는 표시장치.According to claim 3,
at least one driving element connected to the first electrode in the pixel region; and
A display device further comprising an LED element connected to the driving element. 제 1 항에 있어서,
상기 복수의 배선전극의 폭은 상기 제1전극 및 상기 제2전극의 폭보다 작은 표시장치.According to claim 1,
Widths of the plurality of wiring electrodes are smaller than widths of the first electrode and the second electrode. 제 6 항에 있어서,
상기 제1전극의 폭은 50μm 내지 80μm 인 표시장치.According to claim 6,
The display device wherein the first electrode has a width of 50 μm to 80 μm. 제 6 항에 있어서,
상기 복수의 배선전극의 폭은 8μm 내지 10μm인 표시장치.According to claim 6,
The display device wherein the plurality of wiring electrodes have a width of 8 μm to 10 μm. 제 6 항에 있어서,
상기 복수의 배선전극간의 간격은 17μm 내지 25μm인 표시장치.According to claim 6,
The distance between the plurality of wiring electrodes is 17 μm to 25 μm. 제 6 항에 있어서,
상기 복수의 배선전극은 베이스 물질로 Ag를 포함하는 혼합물인 표시장치.According to claim 6,
The display device of claim 1 , wherein the plurality of wiring electrodes are a mixture including Ag as a base material. 제 10 항에 있어서,
상기 복수의 배선전극은 프린팅 방식으로 상기 기판에 인쇄된 표시장치.According to claim 10,
The plurality of wiring electrodes are printed on the substrate by a printing method. 제 6 항에 있어서,
상기 복수의 배선전극은 상기 제1전극의 일부 또는 상기 제2전극의 일부를 덮도록 배치되어 연결된 표시장치.According to claim 6,
The plurality of wiring electrodes are arranged to cover a portion of the first electrode or a portion of the second electrode. 제 6 항에 있어서,
상기 제1전극의 일부 또는 상기 제2전극의 일부가 상기 복수의 배선전극을 덮도록 배치되어 연결된 표시장치.According to claim 6,
A display device connected by being arranged so that a part of the first electrode or a part of the second electrode covers the plurality of wiring electrodes. 제 1 항에 있어서,
상기 기판의 배면에 상기 제2전극과 연결된 회로부를 더 포함하는 표시장치.According to claim 1,
The display device further includes a circuit part connected to the second electrode on a rear surface of the substrate. 제 1 항에 있어서,
상기 복수의 배선전극상에 절연층을 더 포함하는 표시장치.According to claim 1,
A display device further comprising an insulating layer on the plurality of wiring electrodes. 기판의 전면에 제1전극이 있고 상기 기판의 배면에 제2전극이 있으며, 화소의 발광소자로 상기 기판의 전면에 배치되는 마이크로LED소자가 사용되는 표시장치에 있어서,
상기 기판 상에 배치되고 상기 마이크로LED 소자와 전기적으로 연결되는 픽셀 회로;
상기 픽셀 회로를 덮으며 상기 마이크로LED 소자와 상기 픽셀 회로를 연결하기 위한 컨택홀을 포함하는 보호층;
상기 보호층과 상기 마이크로LED 소자 사이에 있는 접착 부재; 및
상기 제1전극과 상기 제2전극을 연결하고 상기 기판의 측면을 감싸는 복수의 미세전극으로 구성된 연결전극패턴을 포함하고,
상기 복수의 미세전극 중 일부는 더미전극이며,
상기 더미전극은 상기 제1전극 및 상기 제2전극과 전기적으로 연결되지 않는, 표시장치.In a display device having a first electrode on the front surface of a substrate and a second electrode on the rear surface of the substrate, and using a micro LED element disposed on the front surface of the substrate as a light emitting element of a pixel,
a pixel circuit disposed on the substrate and electrically connected to the microLED device;
a protective layer covering the pixel circuit and including a contact hole for connecting the microLED device and the pixel circuit;
an adhesive member between the protective layer and the microLED device; and
A connection electrode pattern composed of a plurality of microelectrodes connecting the first electrode and the second electrode and surrounding a side surface of the substrate,
Some of the plurality of microelectrodes are dummy electrodes,
The dummy electrode is not electrically connected to the first electrode and the second electrode. 삭제delete 제 16 항에 있어서,
상기 제1전극은 상기 기판상에 배치된 게이트 라인 또는 데이터 라인인 표시장치.17. The method of claim 16,
The first electrode is a gate line or a data line disposed on the substrate. 제 16 항에 있어서,
상기 기판의 배면에 상기 제2전극과 연결된 회로부를 더 포함하는 표시장치.17. The method of claim 16,
The display device further includes a circuit part connected to the second electrode on a rear surface of the substrate. 제 16 항에 있어서,
상기 복수의 미세전극 상에 절연층을 더 포함하는 표시장치.17. The method of claim 16,
A display device further comprising an insulating layer on the plurality of microelectrodes.
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