KR102494509B1 - Display device and manufacturing method thereof - Google Patents

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Abstract

본 실시예들은 표시장치 및 이의 제조방법에 관한 것으로서, 표시장치의 제조방법은 제1 영역과 제2 영역을 포함하는 기판을 마련하는 단계, 제1 마스크를 사용하여 기판 상에 도전성 차폐층을 형성하는 단계, 도전성 차폐층 상에 버퍼층을 형성하고, 제2 마스크를 사용하여 제1 영역과 제2 영역 상에 버퍼홀을 형성하는 단계, 버퍼층 상에 산화물 반도체을 형성하고, 제3 마스크를 사용하여 산화물 반도체층을 형성하는 단계, 산화물 반도체층 상에 게이트 절연막을 형성하고, 제2 마스크를 사용하여 제1 게이트 절연홀 및 제2 게이트 절연홀을 형성하는 단계, 상기 게이트 절연막 상에 게이트 금속을 증착하고, 제 4마스크를 사용하여 게이트 전극을 형성하는 단계, 게이트 전극 상에 적어도 하나의 절연막을 형성하고, 제5 마스크를 사용하여 패시홀을 형성하는 단계, 절연막 상에 오버 코트층을 형성하고, 제6 마스크를 사용하여 오버코트 홀을 형성하는 단계 및 오버코트층 상에 투명전도성 물질을 형성하고, 제7 마스크를 사용하여 화소전극을 형성하는 단계를 포함함으로써 마스크 사용 개수를 줄여 공정을 단순화시킴으로써 공정 시간 및 제조비용을 저감시킬 수 있다. The present embodiments relate to a display device and a manufacturing method thereof, which includes preparing a substrate including a first region and a second region, and forming a conductive shielding layer on the substrate using a first mask. forming a buffer layer on the conductive shielding layer, forming buffer holes on the first region and the second region using a second mask, forming an oxide semiconductor on the buffer layer, and using a third mask to form an oxide semiconductor. Forming a semiconductor layer, forming a gate insulating film on the oxide semiconductor layer, forming a first gate insulating hole and a second gate insulating hole using a second mask, depositing a gate metal on the gate insulating film, , Forming a gate electrode using a fourth mask, forming at least one insulating film on the gate electrode and forming a pass hole using a fifth mask, forming an overcoat layer on the insulating film, Forming an overcoat hole using a 6 mask, forming a transparent conductive material on the overcoat layer, and forming a pixel electrode using a seventh mask, thereby simplifying the process by reducing the number of masks used, thereby reducing process time and cost. Manufacturing cost can be reduced.

Description

표시장치 및 이의 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF} Display device and its manufacturing method {DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 표시장치 및 이의 제조방법에 관한 것이다. The present invention relates to a display device and a manufacturing method thereof.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device, 또는 유기전계발광표시장치) 등과 같은 다양한 표시장치가 활용되고 있다. 이러한 다양한 표시장치에는, 그에 맞는 표시패널이 포함된다. As the information society develops, the demand for display devices for displaying images is increasing in various forms. Recently, liquid crystal displays (LCDs), plasma displays (PDPs), Various display devices such as a display device (OLED: Organic Light Emitting Display Device, or organic light emitting display device) have been utilized. These various display devices include display panels suitable for them.

표시패널은 각각의 화소영역에 박막 트랜지스터들이 형성되어 있으며, 박막 트랜지스터의 전류의 흐름을 통하여 표시패널 내의 특정 화소영역이 제어된다. 박막 트랜지스터는 게이트와 소스/드레인 전극으로 구성된다. In the display panel, thin film transistors are formed in each pixel area, and a specific pixel area in the display panel is controlled through current flow of the thin film transistor. A thin film transistor consists of a gate and source/drain electrodes.

상기한 표시장치는 박막 트랜지스터를 형성하기 위해 복수의 마스크를 사용함으로 제조 공정에 따른 제조시간이 증가하고 복수의 마스크를 제작하여 비용이 증가할 수 있다. In the display device described above, since a plurality of masks are used to form thin film transistors, a manufacturing time according to a manufacturing process may increase, and a plurality of masks may be manufactured, resulting in an increase in cost.

따라서 제조 비용과 제조시간이 증가함에 따라 제품의 단가가 상승하는 문제점이 발생할 수 있다. Therefore, as the manufacturing cost and manufacturing time increase, the unit price of the product may increase.

본 발명이 해결하고자 하는 과제는, 마스크 사용 개수를 줄여 높이단차를 개선할 수 있는 표시장치를 제공하는데 있다. An object to be solved by the present invention is to provide a display device capable of improving a height step by reducing the number of masks used.

본 발명이 해결하고자 하는 다른 과제는, 마스크 사용 개수를 줄여 공정을 단순화시킴으로써 공정 시간 및 제조비용을 저감시킬 수 있는 표시장치의 제조방법을 제공하는 데 있다. Another object to be solved by the present invention is to provide a method of manufacturing a display device capable of reducing process time and manufacturing cost by simplifying the process by reducing the number of masks used.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The tasks of the present invention are not limited to the technical tasks mentioned above, and other technical tasks not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시장치는 제1 영역과 제2 영역을 포함하는 기판을 마련하는 단계, 제1 마스크를 사용하여 상기 기판 상에 도전성 차폐층을 형성하는 단계, 상기 도전성 차폐층 상에 버퍼층을 형성하고, 제2 마스크를 사용하여 상기 제1 영역과 제2 영역 상에 버퍼홀을 형성하는 단계, 상기 버퍼층 상에 산화물 반도체을 형성하고, 제3 마스크를 사용하여 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 게이트 절연막을 형성하고, 상기 제2 마스크를 사용하여 제1 게이트 절연홀 및 제2 게이트 절연홀을 형성하는 단계, 상기 게이트 절연막 상에 게이트 금속을 증착하고, 제 4마스크를 사용하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 적어도 하나의 절연막을 형성하고, 제5 마스크를 사용하여 패시홀을 형성하는 단계, 상기 절연막 상에 오버 코트층을 형성하고, 제6 마스크를 사용하여 오버코트 홀을 형성하는 단계 및 상기 오버코트층 상에 투명전도성 물질을 형성하고, 제7 마스크를 사용하여 화소전극을 형성하는 단계를 포함한다. In order to achieve the above object, a display device according to an exemplary embodiment of the present invention includes preparing a substrate including a first region and a second region, and forming a conductive shielding layer on the substrate using a first mask. , Forming a buffer layer on the conductive shielding layer, and forming buffer holes on the first and second regions using a second mask, forming an oxide semiconductor on the buffer layer, and using a third mask Forming an oxide semiconductor layer, forming a gate insulating film on the oxide semiconductor layer, and forming a first gate insulating hole and a second gate insulating hole using the second mask, and forming a gate metal on the gate insulating film depositing and forming a gate electrode using a fourth mask, forming at least one insulating film on the gate electrode, and forming a pass hole using a fifth mask, an overcoat layer on the insulating film and forming an overcoat hole using a sixth mask, forming a transparent conductive material on the overcoat layer, and forming a pixel electrode using a seventh mask.

일 예로 상기 도전성 차폐층을 형성하는 단계에 있어서, 상기 도전성 차폐층은 상기 산화물 반도체층에 빛을 차폐하는 도전성 금속으로 형성될 수 있다. For example, in the forming of the conductive shielding layer, the conductive shielding layer may be formed of a conductive metal that blocks light in the oxide semiconductor layer.

여기서 상기 제2 마스크를 사용하여 버퍼홀을 형성하는 단계는, 상기 제1 영역 상에 배치되는 제1 버퍼홀과, 상기 제 2영역 상에 배치되는 제2 버퍼홀을 형성하고, 상기 제1 버퍼홀 및 제2 버퍼홀은 상기 도전성 차폐층의 일부를 노출시키는 단계일 수 있다. In the step of forming the buffer hole using the second mask, the first buffer hole disposed on the first region and the second buffer hole disposed on the second region are formed, and the first buffer hole is disposed on the second region. The hole and the second buffer hole may be a step of exposing a part of the conductive shielding layer.

여기서, 상기 제3 마스크를 사용하여 산화물 반도체층을 형성하는 단계는, 상기 제1 영역에 노출된 상기 도전성 차폐층의 일부가 상기 산화물 반도체층에 접촉배치되도록 형성되는 단계일 수 있다. Here, the forming of the oxide semiconductor layer using the third mask may be a step of forming a portion of the conductive shielding layer exposed in the first region to be in contact with the oxide semiconductor layer.

여기서, 상기 제2 마스크를 사용하여 제1, 2 게이트 절연홀을 형성하는 단계는, 상기 제1 게이트 절연홀은 상기 제1 영역에 배치된 상기 산화물 반도체층의 일부를 노출시키고, 상기 제2 게이트 절연홀은 상기 제1 영역에 배치된 상기 도전성 차폐층의 일부를 노출시키는 단계일 수 있다.In the forming of the first and second gate insulating holes using the second mask, the first gate insulating hole exposes a portion of the oxide semiconductor layer disposed in the first region, and the second gate insulating hole exposes a portion of the oxide semiconductor layer disposed in the first region. The insulating hole may be a step of exposing a portion of the conductive shielding layer disposed in the first region.

그리고, 상기 제4 마스크를 사용하여 게이트 전극을 형성하는 단계는, 상기 게이트 절연막 상에 상기 산화물 반도체층과 적어도 일부가 중첩되도록 상기 게이트 전극을 형성하고, 상기 제2 영역 상에 노출된 상기 도전성 차폐층에 접촉배되는 보조전극과, 상기 게이트 절연막 상에 배치되며, 상기 산화물 반도체층에 중첩되지 않는 영역에 배치되는 유지전극을 동시에 형성하는 단계일 수 있다. The forming of the gate electrode using the fourth mask may include forming the gate electrode so as to overlap at least a portion of the oxide semiconductor layer on the gate insulating layer, and shielding the conductive shield exposed on the second region. An auxiliary electrode contacting the layer and a sustain electrode disposed on the gate insulating layer and disposed in a region not overlapping the oxide semiconductor layer may be formed at the same time.

그리고, 상기 제5 마스크를 사용하여 패시홀을 형성하는 단계는, 상기 게이트 전극이 배치된 기판 상에 제1 절연막 및, 상기 제1 절연막 상에 제2 절연막을 형성하고, 상기 패시홀을 형성하여 상기 제2 영역 상에 배치된 상기 보조전극을 노출시키는 단계일 수 있다. In addition, the step of forming the pass hole using the fifth mask may include forming a first insulating film on the substrate on which the gate electrode is disposed and a second insulating film on the first insulating film, and forming the pass hole. The step of exposing the auxiliary electrode disposed on the second region may be performed.

그리고, 상기 제5 마스크를 사용하여 패시홀을 형성하는 단계 이전에, 상기 적어도 하나의 절연막을 형성하고, 상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극으로 차폐된 영역을 제외한 상기 산화물 반도체층을 도체화시키는 단계일 수 있다. And, before the step of forming the passhole using the fifth mask, the at least one insulating film is formed, and the oxide semiconductor layer excluding a region shielded by the gate electrode is used as a mask by using the gate electrode as a conductor. It may be a stage of intimidation.

[9] 여기서, 상기 산화물 반도체층을 도체화시키는 단계에 있어서, 상기 도체화된 산화물 반도체층은 상기 산화물 반도체층을 중심으로 도체화된 제1 도체화층과, 상기 도체화된 산화물 반도체층은 상기 산화물 반도체층을 중심으로 도체화된 제2 도체화층으로 이격되어 배치될 수 있다. [9] Here, in the step of conducting the oxide semiconductor layer, the conductorized oxide semiconductor layer is a first conductorized layer centered on the oxide semiconductor layer, and the conductorized oxide semiconductor layer is the oxide semiconductor layer. The semiconductor layer may be spaced apart from the second conductive layer, which is conductive with the semiconductor layer as the center.

그리고, 상기 제6 마스크를 사용하여 오버코트 홀을 형성하는 단계는, 상기 패시홀이 형성된 기판 상에 오버코트층을 형성하고, 상기 제2 영역 상에 상기 오버 코트층의 일부를 제거하여 상기 보조전극을 노출시키는 단계일 수 있다.In the step of forming the overcoat hole using the sixth mask, the auxiliary electrode is formed by forming an overcoat layer on the substrate on which the passhole is formed and removing a portion of the overcoat layer on the second region. It may be an exposure step.

일 예로, 상기 제7 마스크를 사용하여 화소전극을 형성하는 단계에 있어서, 상기 화소전극은 상기 오버코트층 상의 표면 및 오버코트홀의 측면에 배치되며, 상기 보조전극에 접촉 배치될 수 있다. For example, in the step of forming the pixel electrode using the seventh mask, the pixel electrode may be disposed on a surface of the overcoat layer and on a side surface of the overcoat hole, and may be disposed in contact with the auxiliary electrode.

한편, 상기 제7 마스크를 사용하여 화소전극을 형성하는 단계 이후에, 상기 화소전극 중 상기 보조전극과 화소전극이 접촉배치되는 상기 제2 영역 상에 제8 마스크 사용하여 뱅크를 형성하는 단계를 더 포함할 수 있다. Meanwhile, after the step of forming the pixel electrode using the seventh mask, the step of forming a bank using an eighth mask on the second region where the auxiliary electrode and the pixel electrode are placed in contact among the pixel electrodes is further performed. can include

상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 표시장치는 기판 상에 배치되는 도전성 차폐층, 상기 도전성 차폐층에 배치되는 버퍼층, 상기 버퍼층 상에 배치되는 산화물 반도체층, 상기 산화물 반도체층 상베 배치되는 게이트 절연막, 상기 게이트 절연막 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 적어도 하나의 절연막, 상기 절연막 상에 배치되는 오버코트층 및 상기 오버코트층 상에 배치되는 화소전극을 포함하되, 상기 도전성 차폐층과 화소전극은 전기적으로 연결된다. A display device according to another embodiment of the present invention for achieving the above object is a conductive shielding layer disposed on a substrate, a buffer layer disposed on the conductive shielding layer, an oxide semiconductor layer disposed on the buffer layer, and the oxide semiconductor layer. A gate insulating film disposed on top, a gate electrode disposed on the gate insulating film, at least one insulating film disposed on the gate electrode, an overcoat layer disposed on the insulating film, and a pixel electrode disposed on the overcoat layer, The conductive shielding layer and the pixel electrode are electrically connected.

상기 도전성 차폐층과 상기 화소전극 사이에는 보조전극이 더 구비될 수 있다. An auxiliary electrode may be further provided between the conductive shielding layer and the pixel electrode.

상기 보조 전극은 게이트 전극과 동일한 층에 동일한 물질로 형성될 수 있다. The auxiliary electrode may be formed of the same material on the same layer as the gate electrode.

상기 산화물 반도체층 중 적어도 어느 일부는 도체화된 산화물 반도체층이고, 상기 도체화된 산화물 반도체층 중 적어도 어느 하나는 상기 도전성 차폐층과 전기적으로 연결될 수 있다. At least some of the oxide semiconductor layers may be a conductive oxide semiconductor layer, and at least one of the conductive oxide semiconductor layers may be electrically connected to the conductive shielding layer.

상기 화소 전극 상에는 뱅크를 더 포함하되, 상기 뱅크는 상기 보조전극이 배치되는 영역 상에 배치될 수 있다. A bank may be further included on the pixel electrode, and the bank may be disposed on an area where the auxiliary electrode is disposed.

상기 화소전극 상에는 액정이 배치될 수 있다.A liquid crystal may be disposed on the pixel electrode.

상기 화소전극 상에는 유기발광층이 배치될 수 있다.An organic light emitting layer may be disposed on the pixel electrode.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다. According to embodiments of the present invention, at least the following effects are provided.

본 발명의 실시예들에 의하면, 마스크 사용 개수를 줄여 공정을 단순화시킴으로써 공정 시간 및 제조비용을 저감시킬 수 있는 효과가 있다. According to the embodiments of the present invention, by reducing the number of masks used to simplify the process, there is an effect of reducing process time and manufacturing cost.

본 발명의 실시예들에 의하면, 표시장치는 마스크 사용 개수를 줄여 높이단차를 개선할 수 있다. According to the embodiments of the present invention, the display device can improve the height step by reducing the number of masks used.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다. Effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 제조방법의 순서도이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 표시장치의 공정도를 도시한 도면들이다.1 is a plan view of a display device according to an exemplary embodiment of the present invention.
2 is a cross-sectional view of a display device according to an exemplary embodiment of the present invention.
3 is a flowchart of a method of manufacturing a display device according to an embodiment of the present invention.
4 to 13 are diagrams illustrating process charts of a display device according to an exemplary embodiment of the present invention.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Some embodiments of the present invention are described in detail below with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same numerals as much as possible even if they are displayed on different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted.

또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, order, or number of the corresponding component is not limited by the term. When an element is described as being “connected,” “coupled to,” or “connected” to another element, that element is or may be directly connected to that other element, but intervenes between each element. It will be understood that may be "interposed", or each component may be "connected", "coupled" or "connected" through other components.

이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이고, 도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다. 여기서 도 2는 도 1의 A-A'에 따른 단면도이다.1 is a plan view of a display device according to an exemplary embodiment, and FIG. 2 is a cross-sectional view of a display device according to an exemplary embodiment. Here, FIG. 2 is a cross-sectional view taken along line A-A' of FIG. 1 .

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시장치(1)는 기판(10) 상에 배치되는 도전성 차폐층(20), 도전성 차폐층(20)에 배치되는 버퍼층(30), 버퍼층(30) 상에 배치되는 산화물 반도체층(40), 산화물 반도체층(40) 상에 배치되는 게이트 절연막(50), 게이트 절연막(50) 상에 배치되는 게이트 전극(60), 게이트 전극(60) 상에 배치되는 적어도 하나의 절연막(70, 80), 절연막(70, 80) 상에 배치되는 오버코트층(90), 오버코트층(90) 상에 배치되는 화소전극(100), 화소 전극(100) 상에 배치되는 뱅크(110)을 포함한다.1 and 2 , a display device 1 according to an exemplary embodiment of the present invention includes a conductive shielding layer 20 disposed on a substrate 10 and a buffer layer 30 disposed on the conductive shielding layer 20. ), the oxide semiconductor layer 40 disposed on the buffer layer 30, the gate insulating film 50 disposed on the oxide semiconductor layer 40, the gate electrode 60 disposed on the gate insulating film 50, the gate electrode At least one insulating film (70, 80) disposed on (60), an overcoat layer (90) disposed on the insulating film (70, 80), a pixel electrode (100) disposed on the overcoat layer (90), a pixel electrode and a bank 110 disposed on (100).

기판(10) 상에는 도전성 차폐층(20)이 배치될 수 있다. 도전성 차폐층(20)은 도전성이며, 빛을 차광하는 역할을 할 수 있다. 도전성 차폐층(20) 상에 배치되어 있는 산화물 반도체층(40)은 광촉매 작용을 하는 경우가 발생할 수 있다. 즉, 산화물 반도체층(40)은 빛을 받으면, 게이트 오프(gate off)인 상태임에도 불구하고 빛을 받아 활성화되면서 산화물 반도체층(40) 상에 채널이 형성될 수 있다. 환언하면, 박막트랜지스터의 노멀리 오프(normally off) 특성을 저하시킬 수 있다. 이에 산화물 반도체층(40)에 빛을 제공되는 방지하기 위해 도전성 차폐층(20)을 산화물 반도체층(40)이 배치되는 영역 상에 배치할 수 있다. A conductive shielding layer 20 may be disposed on the substrate 10 . The conductive shielding layer 20 is conductive and may serve to block light. The oxide semiconductor layer 40 disposed on the conductive shielding layer 20 may have a photocatalytic action. That is, when the oxide semiconductor layer 40 receives light, a channel may be formed on the oxide semiconductor layer 40 while being activated by receiving light even though the gate is off. In other words, the normally off characteristic of the thin film transistor may be deteriorated. Accordingly, in order to prevent light from being provided to the oxide semiconductor layer 40 , the conductive shielding layer 20 may be disposed on the region where the oxide semiconductor layer 40 is disposed.

도전성 차폐층(20) 상에 버퍼층(30)이 배치될 수 있다. 버퍼층(30)은 도전성 차폐층(20)과 버퍼층(30) 상에 배치되는 산화물 반도체층(40) 사이를 절연시킬 수 있다. A buffer layer 30 may be disposed on the conductive shielding layer 20 . The buffer layer 30 may insulate between the conductive shielding layer 20 and the oxide semiconductor layer 40 disposed on the buffer layer 30 .

한편, 버퍼층(30)은 도전성 차폐층(20)의 일부를 노출시키는 버퍼홀들(BH1, BH2)을 구비할 수 있다. 버퍼홀들(BH1, BH2)은 제1 영역(FA) 상에 배치되는 제1 버퍼홀(BH1)과, 제2 영역(SA) 상에 배치되는 제2 버퍼홀(BH2)을 구비할 수 있다. Meanwhile, the buffer layer 30 may include buffer holes BH1 and BH2 exposing portions of the conductive shielding layer 20 . The buffer holes BH1 and BH2 may include a first buffer hole BH1 disposed on the first area FA and a second buffer hole BH2 disposed on the second area SA. .

여기서 제1 영역(FA)은 도전성 차폐층(20)과 산화물 반도체층(40) 중 도체화된 산화물 반도체층(45)을 연결시키는 영역이고, 제2 영역(SA)은 도전성 차폐층(20)과 화소전극(100)을 연결시킬 수 있는 영역이다. Here, the first area FA is an area connecting the conductive shielding layer 20 and the oxide semiconductor layer 45 of the oxide semiconductor layer 40, and the second area SA is the conductive shielding layer 20. This is an area to which the pixel electrode 100 can be connected.

버퍼층(30) 상에는 산화물 반도체층(40)이 배치될 수 있다. 여기서 산화물 반도체층(40)은 제1 영역(FA) 상에 배치되어 도전성 차폐층(20)과 산화물 반도체층(40)이 연결될 수 있다. 한편, 제2 영역(SA) 상에는 산화물 반도체층(40)을 형성하지 않는다. An oxide semiconductor layer 40 may be disposed on the buffer layer 30 . Here, the oxide semiconductor layer 40 may be disposed on the first area FA so that the conductive shielding layer 20 and the oxide semiconductor layer 40 may be connected. Meanwhile, the oxide semiconductor layer 40 is not formed on the second region SA.

산화물 반도체층(40)은 게이트 전극(60)의 하부에 배치된 이외의 영역에는 도체화된 산화물 반도체층(45)이 배치될 수 있다. 다시 말해, 산화물 반도체층(40)을 중심으로 제1 도체화된 산화물 반도체층(45a) 및 제2 도체화된 산화물 반도체층(45b)이 배치될 수 있다. In the oxide semiconductor layer 40 , a conductive oxide semiconductor layer 45 may be disposed in a region other than the lower portion of the gate electrode 60 . In other words, the first conductorized oxide semiconductor layer 45a and the second conductorized oxide semiconductor layer 45b may be disposed around the oxide semiconductor layer 40 .

제1 도체화된 산화물 반도체층(45a)는 소스 전극 역할을 할 수 있다. 그리고 제2 도체화된 산화물 반도체층(45b)은 드레인 전극 역할을 할 수 있다. 여기서 도전성 차폐층(20)에는 제2 도체화된 산화물 반도체층(45b)이 연결될 수 있다. 산화물 반도체층(40)에서 제1 도체화된 산화물 반도체층(45a) 및 제2 도체화된 산화물 반도체층(45b)로 형성하는 것은 추후 표시장치의 제조방법에 상세히 설명하기로 한다. The first conductive oxide semiconductor layer 45a may serve as a source electrode. Also, the second conductive oxide semiconductor layer 45b may serve as a drain electrode. Here, the second conductive oxide semiconductor layer 45b may be connected to the conductive shielding layer 20 . The formation of the first conductorized oxide semiconductor layer 45a and the second conductorized oxide semiconductor layer 45b in the oxide semiconductor layer 40 will be described in detail later in the manufacturing method of the display device.

따라서 상기와 같이, 산화물 반도체층(40)으로 소스/드레인 전극 역할을 할 수 있는 제1 도체화된 산화물 반도체층(45a) 및 제2 도체화된 산화물 반도체층(45b)을 형성함으로써 소스/드레인전극을 형성하기 위한 마스크 개수가 줄일 수 있어 제조공정의 단순화 및 제조비용을 절감할 수 있다.Therefore, as described above, by forming the first conductorized oxide semiconductor layer 45a and the second conductorized oxide semiconductor layer 45b capable of serving as source/drain electrodes with the oxide semiconductor layer 40, the source/drain Since the number of masks for forming electrodes can be reduced, manufacturing processes can be simplified and manufacturing costs can be reduced.

산화물 반도체층(40) 상에는 게이트 절연막(50)이 배치될 수 있다. 게이트 절연막(50)은 제1 영역(FA) 상에 제1 게이트 절연홀(GIH1)이 배치될 수 있다. 제1 게이트 절연홀(GIH1)은 제1 영역(FA) 상의 제1 도체화된 산화물 반도체층(45a)를 노출시킬 수 있다. A gate insulating layer 50 may be disposed on the oxide semiconductor layer 40 . In the gate insulating layer 50 , a first gate insulating hole GIH1 may be disposed on the first region FA. The first gate insulating hole GIH1 may expose the first conductive oxide semiconductor layer 45a on the first region FA.

그리고 게이트 절연막(50)은 제2 영역(SA) 상에는 제2 게이트 절연홀(GIH2)이 배치될 수 있다. 제2 게이트 절연홀(GIH2)은 제2 영역(SA) 상의 도전성 차폐층(20)의 일부를 노출시킬 수 있다. In the gate insulating layer 50 , a second gate insulating hole GIH2 may be disposed on the second region SA. The second gate insulating hole GIH2 may expose a portion of the conductive shielding layer 20 on the second region SA.

게이트 절연막(50) 상에는 게이트 전극(60)이 배치될 수 있다. 게이트 전극(60)은 산화물 반도체층(40)과 적어도 일부가 중첩되도록 배치될 수 있다. 게이트 전극(60)이 배치된 영역의 하부에는 산화물 반도체층(40)이 배치될 수 있고, 게이트 전극(60)이 배치되지 않은 영역에는 제1 도체화된 산화물 반도체층(45a) 및 제2 도체화된 산화물 반도체층(45b)이 배치될 수 있다. A gate electrode 60 may be disposed on the gate insulating layer 50 . The gate electrode 60 may be disposed to overlap at least a portion of the oxide semiconductor layer 40 . The oxide semiconductor layer 40 may be disposed below the region where the gate electrode 60 is disposed, and the first conductorized oxide semiconductor layer 45a and the second conductor may be disposed in the region where the gate electrode 60 is not disposed. An oxide semiconductor layer 45b may be disposed.

그리고, 게이트 전극(60)이 형성된 동일층 상에 동일 물질로 형성되는 보조전극(60)과 유지전극(66)이 배치될 수 있다. 따라서 보조전극(60)과 유지전극(66)을 개별로 형성하기 위한 마스크를 사용하지 않아도 됨으로써 마스크 개수를 줄여 제작공정 및 제조공저 비용을 줄일 수 있다. Also, the auxiliary electrode 60 and the sustain electrode 66 made of the same material may be disposed on the same layer on which the gate electrode 60 is formed. Accordingly, since it is not necessary to use a mask for separately forming the auxiliary electrode 60 and the sustain electrode 66, the number of masks can be reduced, thereby reducing manufacturing process and manufacturing cost.

보조전극(63)은 제2 영역(SA) 상에 배치될 수 있다. 구체적으로 보조전극(63)은 제2 게이트 절연막홀(GIH2) 상에 배치되어 제2 영역(SA) 상의 도전성 차폐층(20)과 접촉되어 배치될 수 있다. 그리고 보조전극(63) 상에는 화소전극(100)이 배치될 수 있다. The auxiliary electrode 63 may be disposed on the second area SA. In detail, the auxiliary electrode 63 may be disposed on the second gate insulating film hole GIH2 and contact the conductive shielding layer 20 on the second region SA. And, the pixel electrode 100 may be disposed on the auxiliary electrode 63 .

즉, 보조전극(63)은 도전성 차폐층(20)과 화소전극(100) 사이에 배치되어 드레인 전극 역할을 할 수 있다. 따라서 소스/드레인 전극을 형성하기 위한 마스크 사용을 줄임으로써 공정의 단순화화 마스크 제작 비용이 절감되어 제조비용이 저감될 수 있다. That is, the auxiliary electrode 63 may be disposed between the conductive shielding layer 20 and the pixel electrode 100 to serve as a drain electrode. Therefore, by reducing the use of masks for forming the source/drain electrodes, the manufacturing cost can be reduced by simplifying the process and reducing the cost of manufacturing the mask.

유지전극(66)은 화소전극(100)과 중첩되게 배치되어 캐패시던스를 형성할 수 있다. 따라서 유지전극(66)은 충전전압을 형성할 수 있도록 배치되어 있다.The sustain electrode 66 may be disposed to overlap the pixel electrode 100 to form capacitance. Therefore, the sustain electrode 66 is arranged to form a charging voltage.

게이트 전극(60) 상에는 적어도 하나의 절연막들(70, 80)이 배치될 수 있다. 여기서 두개의 절연막이 형성되는 것을 예를 들어 설명하나, 하나의 절연막 또는 3개의 절연막이 배치될 수 있다. At least one insulating layer 70 or 80 may be disposed on the gate electrode 60 . Here, the formation of two insulating films is described as an example, but one insulating film or three insulating films may be disposed.

절연막들(70, 80) 중에서 제1 절연막(70)은 게이트 전극(60)이 형성된 기판 상에 배치될 수 있다. 제1 절연막(70)은 추후에 설명할 제1 도체화층(45a) 및 제2 도체화층(45b)를 형성하기 위해서 배치될 수도 있으나 이에 한정하는 것은 아니다. Among the insulating layers 70 and 80 , the first insulating layer 70 may be disposed on the substrate on which the gate electrode 60 is formed. The first insulating layer 70 may be disposed to form the first conductive layer 45a and the second conductive layer 45b to be described later, but is not limited thereto.

예를 들어 설명하면, 제1 도체화층(45a) 및 제2 도체화층(45b)를 형성하는 경우, 플라즈마를 사용하여 산화물 반도체층(40)을 도체화시킬 수 있다. 여기서 금속들과 같이 표면 에너지가 예민한 물질들은 플라즈마 데미지로 인해 그 특성이 저하되는 문제점이 발생할 수 있다. 이에 금속들은 제1 절연막(70)과 같은 절연막으로 마스킹하여 플라즈마 데미지가 발생되는 것을 방지할 수 있다. 여기서 제1 절연막(70)은 무기막으로 형성할 수 있다. 그리고 제1 절연막(70) 상에 제2 절연막(80)을 배치시킬 수 있다. 제2 절연막(80)은 패시베이션막으로 사용할 수 있다. For example, in the case of forming the first conductor layer 45a and the second conductor layer 45b, the oxide semiconductor layer 40 may be conductorized using plasma. Here, materials with sensitive surface energy, such as metals, may have a problem in that their properties are deteriorated due to plasma damage. Accordingly, the metals may be masked with an insulating film such as the first insulating film 70 to prevent plasma damage from occurring. Here, the first insulating layer 70 may be formed of an inorganic layer. A second insulating layer 80 may be disposed on the first insulating layer 70 . The second insulating layer 80 may be used as a passivation layer.

그리고 제1 절연막(70) 및 제2 절연막(80) 상에는 제2 영역(SA)을 오픈시킨 패시홀(PH)이 형성될 수 있다. 패시홀(PH)은 보조전극(63)을 오픈시켜 화소전극(100)과 보조전극(63)이 연결되도록 할 수 있다. A pass hole PH opening the second region SA may be formed on the first insulating layer 70 and the second insulating layer 80 . The pass hole PH may open the auxiliary electrode 63 so that the pixel electrode 100 and the auxiliary electrode 63 are connected.

이와 같이, 보조전극(63)이 화소전극(100)에 연결됨에 따라 보조전극(63)이 연결되어 있는 도전성 차폐층(20)에 화소전극(100)이 연결될 수 있다. 또한 도전성 차폐층(20)은 산화물 반도체층(40)과 연결될 수 있다. 도전성 차폐층(20)은 구체적으로 제2 도체화된 산화물 반도체층(45a)에 연결될 수 있다. In this way, as the auxiliary electrode 63 is connected to the pixel electrode 100, the pixel electrode 100 may be connected to the conductive shielding layer 20 to which the auxiliary electrode 63 is connected. Also, the conductive shielding layer 20 may be connected to the oxide semiconductor layer 40 . The conductive shielding layer 20 may be specifically connected to the second conductive oxide semiconductor layer 45a.

따라서 박막트랜지스터 역할을 할 수 있는 게이트 전극(60), 산화물 반도체층(40)과 도체화된 산화물 반도체층(45)이 도전성 차폐층(20)과 보조전극(63)을 통해 화소전극(100)에 연결됨에 따라써 소스/드레인 전극과 같은 전극을 형성하지 않아 공정을 단순화시킬 수 있다. Therefore, the gate electrode 60, which can function as a thin film transistor, the oxide semiconductor layer 40 and the conductive oxide semiconductor layer 45 are connected to the pixel electrode 100 through the conductive shielding layer 20 and the auxiliary electrode 63. By being connected to, it is possible to simplify the process by not forming electrodes such as source/drain electrodes.

게다가 소스/드레인 전극들과 같은 전극의 형성으로 인해 높이 단차가 발생되는 것을 방지하여 화소전극(100)에 평탄면을 제공하기 용이할 수 있다. In addition, it is easy to provide a flat surface to the pixel electrode 100 by preventing a height step from being generated due to the formation of electrodes such as source/drain electrodes.

절연막(80) 상에는 오버코트층(90)이 배치될 수 있다. 오버코트층(90)은 하부에 패턴들로 인해 일부 단차가 형성된 영역이 존재할 수 있다. 오버코트층(90)은 상기한 높이단차들을 제거한 평탄면을 제공할 수 있다. 다시 말해, 오버코트층(90) 상에 배치되는 화소전극(100)은 평탄면에 형성되어야 투과율을 높일 수 있다. An overcoat layer 90 may be disposed on the insulating layer 80 . The overcoat layer 90 may have a region in which some steps are formed due to the patterns at the bottom. The overcoat layer 90 may provide a flat surface from which the above height steps are removed. In other words, the pixel electrode 100 disposed on the overcoat layer 90 must be formed on a flat surface to increase transmittance.

예를 들어 액정표시장치의 경우, 평탄면이 아닌 높이 단차가 형성된 면에 화소전극(100)이 형성되면, 투과율이 저하되어 화질의 저하를 야기할 수 있다. 그리고 유기발광표시장치의 경우, 높이 단차가 형성된 면에 유기발광층이 형성되면 발광면적이 저하되어 발광효율이 저하될 수 있다.For example, in the case of a liquid crystal display device, if the pixel electrode 100 is formed on a surface having a height difference rather than a flat surface, transmittance may decrease, causing deterioration in image quality. In the case of an organic light emitting display device, when an organic light emitting layer is formed on a surface where a height difference is formed, a light emitting area is reduced, and thus light emitting efficiency may be reduced.

그리고 오버코트층(90) 상에는 보조전극(63)을 노출시키는 오버코트홀(OCH)이 배치될 수 있다. 오버코트홀(OCH)로 인해 노출된 보조전극(63)은 화소전극(100)과 연결될 수 있다.An overcoat hole OCH exposing the auxiliary electrode 63 may be disposed on the overcoat layer 90 . The auxiliary electrode 63 exposed through the overcoat hole OCH may be connected to the pixel electrode 100 .

오버코트층(90) 상에는 화소전극(100)이 배치될 수 있다. 화소전극(100)은 오버코트층(90) 뿐만 아니라 오버코트홀(OCH)로 인해 노출된 보조전극(63) 상에도 배치될 수 있다. 즉, 화소전극(100)은 오버코트층(90)의 상부면, 오버코트홀(OCH)이 형성된 측면과 보조전극(63)의 상면에 배치될 수 있다. The pixel electrode 100 may be disposed on the overcoat layer 90 . The pixel electrode 100 may be disposed not only on the overcoat layer 90 but also on the auxiliary electrode 63 exposed by the overcoat hole OCH. That is, the pixel electrode 100 may be disposed on the top surface of the overcoat layer 90, the side surface where the overcoat hole OCH is formed, and the top surface of the auxiliary electrode 63.

상기와 같이 형성된 화소전극(100) 상에 배치되는 뱅크(110)가 배치될 수 있다. 뱅크(110)는 제2 영역(SA) 즉, 보조전극(63)과 화소전극(100)이 연결된 영역 상에 배치될 수 있다. A bank 110 may be disposed on the pixel electrode 100 formed as described above. The bank 110 may be disposed on the second area SA, that is, the area where the auxiliary electrode 63 and the pixel electrode 100 are connected.

이와 같이, 뱅크(110)를 제2 영역(SA) 상에 배치시킴으로써 예를 들어, 액정표시장치의 경우, 뱅크(110)는 컬러 스페이서로 사용할 수 있다. 그리고 유기발광 표시장치의 경우, 뱅크(110)는 유기발광층의 수용할 수 있는 뱅크로도 사용할 수도 있다. In this way, by disposing the bank 110 on the second area SA, for example, in the case of a liquid crystal display, the bank 110 can be used as a color spacer. In the case of an organic light emitting display device, the bank 110 may also be used as a bank that can accommodate an organic light emitting layer.

따라서 본 발명의 실시예들에 따르면, 표시장치는 마스크 사용 개수를 줄여 공정을 단순화시킴으로써 공정 시간 및 제조비용을 저감시킬 수 있는 효과가 있고, 마스크 사용 개수를 줄여 높이단차를 개선할 수 있다. Therefore, according to embodiments of the present invention, the display device has an effect of reducing process time and manufacturing cost by simplifying the process by reducing the number of masks used, and improving the height step by reducing the number of masks used.

따라서, 본 발명에 일 실시예에 따른 표시장치는 마스크 사용 개수를 줄여 높이단차를 개선할 수 있다. Therefore, the display device according to an embodiment of the present invention can improve the height step by reducing the number of masks used.

도 3은 본 발명의 일 실시예에 따른 표시장치의 제조방법의 순서도이고, 도 4 내지 도 13은 본 발명의 일 실시예에 따른 표시장치의 공정도를 도시한 도면들이다. 3 is a flow chart of a method of manufacturing a display device according to an embodiment of the present invention, and FIGS. 4 to 13 are process charts of a display device according to an embodiment of the present invention.

여기서 중복 설명을 회피하고 용이한 설명을 위해 도 1 및 도 2를 인용하여 설명하기로 한다. Here, redundant description will be avoided and description will be made with reference to FIGS. 1 and 2 for easy explanation.

도 3 및 도 4에 도시된 바와 같이, 기판(10) 상에 제1 마스크를 사용하여 도전성 차폐층(20)을 형성한다. 여기서 도전성 차폐층(20)은 추후에 설명할 산화물 반도체층(40)을 차폐할 수 있는 영역에 배치될 수 있다. As shown in FIGS. 3 and 4 , a conductive shielding layer 20 is formed on the substrate 10 using a first mask. Here, the conductive shielding layer 20 may be disposed in a region capable of shielding the oxide semiconductor layer 40 to be described later.

그리고 도전성 차폐층(20)은 전도성을 갖는 금속으로 형성될 수 있다. 예를 들면, 도전성 차폐층(20)은 금, 은 반사성 금속으로 형성될 수도 있고, 빛을 차광할 수 있는 금속으로 형성될 수 있다. Also, the conductive shielding layer 20 may be formed of a conductive metal. For example, the conductive shielding layer 20 may be formed of a reflective metal such as gold or silver, or a metal capable of blocking light.

여기서 도전성 차폐층(20)은 식각 공정을 통해 형성할 수 있다. 예를 들면, 기판(10) 상에 도전성 차폐 금속을 증착시키고, 상기 도전성 차폐 금속 상에 포토레지스트를 도포한다. 그리고 상기 제1 마스크를 통해 포토레지스트를 노광하고 현상하여 포토레지스트 패턴을 형성한다. 여기서 포토레지스트 패턴의 형성으로 인해 상기 패턴이 존재하지 않는 영역의 도전성 차폐금속은 노출될 수 있다. Here, the conductive shielding layer 20 may be formed through an etching process. For example, a conductive shielding metal is deposited on the substrate 10, and a photoresist is applied on the conductive shielding metal. Then, a photoresist pattern is formed by exposing and developing the photoresist through the first mask. Here, due to the formation of the photoresist pattern, the conductive shielding metal in the region where the pattern does not exist may be exposed.

그리고 상기 포토레지스트 패턴을 마스크로 이용하여 노출된 도전성 차폐금속을 식각하고, 상기 포토레지스트 패턴을 제거하면, 도전성 차폐층(20)을 형성할 수 있다. Then, the exposed conductive shielding metal is etched using the photoresist pattern as a mask, and the conductive shielding layer 20 can be formed by removing the photoresist pattern.

도 3 및 도 5에 도시된 바와 같이, 제2 마스크를 이용하여 도전성 차폐층(20)이 형성된 기판(10) 상에 버퍼층(30)을 형성하고 버퍼홀(BH1, BH2)을 형성한다. As shown in FIGS. 3 and 5 , a buffer layer 30 is formed on the substrate 10 on which the conductive shielding layer 20 is formed using a second mask, and buffer holes BH1 and BH2 are formed.

버퍼층(30)에는 도전성 차폐층(20)을 노출시키는 제1 영역(FA)과 제2 영역(SA)이 배치될 수 있다. 버퍼홀들(BH1, BH2)은 제1 영역(FA) 상에 배치되는 제1 버퍼홀(BH1)과, 제2 영역(SA) 상에 배치되는 제2 버퍼홀(BH2)을 구비할 수 있다. 여기서 제1 영역(FA)은 도전성 차폐층(20)과 산화물 반도체층(40) 중 도체화된 산화물 반도체층(45)을 연결시키는 영역이고, 제2 영역(SA)은 도전성 차폐층(20)과 화소전극(100)을 연결시킬 수 있는 영역이다. A first area FA and a second area SA exposing the conductive shielding layer 20 may be disposed in the buffer layer 30 . The buffer holes BH1 and BH2 may include a first buffer hole BH1 disposed on the first area FA and a second buffer hole BH2 disposed on the second area SA. . Here, the first area FA is an area connecting the conductive shielding layer 20 and the oxide semiconductor layer 45 of the oxide semiconductor layer 40, and the second area SA is the conductive shielding layer 20. This is an area to which the pixel electrode 100 can be connected.

도전성 차폐층(20)을 노출시키기 위해 제1 영역(FA)에는 버퍼층(30)을 일부 제거한 제1 버퍼홀(BH1)을 형성할 수 있다. 그리고 제2 영역(SA)에는 버퍼층(30)을 일부 제거한 제2 버퍼홀(BH2)을 형성할 수 있다. In order to expose the conductive shielding layer 20 , a first buffer hole BH1 in which the buffer layer 30 is partially removed may be formed in the first area FA. A second buffer hole BH2 obtained by partially removing the buffer layer 30 may be formed in the second area SA.

제1, 2 버퍼홀(BH1, BH2)을 형성하기 위해 제2 마스크를 사용할 수 있다. 예를 들면, 상기 제2 마스크는 포토레지스트를 제1 영역(FA) 및 제2 영역(SA) 상은 오픈시킬 수 있고, 나머지 영역을 포토레지스트로 가릴 수 있는 마스크를 사용할 수 있다. A second mask may be used to form the first and second buffer holes BH1 and BH2. For example, as the second mask, a mask capable of opening the photoresist on the first area FA and the second area SA and covering the remaining area with the photoresist may be used.

도 3 및 도 6에 도시된 바와 같이, 제3 마스크 사용하여 제1 영역(FA) 및 제2 영역(SA)에 대응하여 제1 버퍼홀(BH1) 및 제2 버퍼홀(BH2)이 형성된 버퍼층(30) 상에 산화물 반도체층(40)을 형성한다. As shown in FIGS. 3 and 6 , a buffer layer in which a first buffer hole BH1 and a second buffer hole BH2 are formed corresponding to the first area FA and the second area SA using a third mask. An oxide semiconductor layer 40 is formed on (30).

산화물 반도체층(40)은 제1 영역(FA) 상에 노출된 도전성 차폐층(20)과 접촉 배치되도록 형성될 수 있다. 그리고 산화물 반도체층(40)은 제2 영역(SA) 상에 형성되지 않는다. The oxide semiconductor layer 40 may be formed to be in contact with the conductive shielding layer 20 exposed on the first area FA. Also, the oxide semiconductor layer 40 is not formed on the second area SA.

이와 같이, 제1 영역(FA) 상에 노출된 도전성 차폐층(20)은 산화물 반도체층(40)의 일부에 접촉 배치될 수 있도록 제3 마스크를 사용할 수 있다. 따라서 추후에 산화물 반도체층(40)과 도전성 차폐층(20)이 연결되어 영역을 통해 화소전극(100)으로 신호를 전달할 수 있다. In this way, a third mask may be used so that the conductive shielding layer 20 exposed on the first region FA may contact a portion of the oxide semiconductor layer 40 . Accordingly, the oxide semiconductor layer 40 and the conductive shielding layer 20 may be connected later to transmit signals to the pixel electrode 100 through the region.

도 3 및 도 7에 도시된 바와 같이, 산화물 반도체층(40)이 형성된 기판 상에 게이트 절연막(50)을 형성하고, 상기 제2 마스크를 사용하여 할 수 제1 절연홀(GIH1)과 제2 절연홀(GIH2)을 형성한다. As shown in FIGS. 3 and 7 , a gate insulating film 50 is formed on the substrate on which the oxide semiconductor layer 40 is formed, and the first insulating hole GIH1 and the second insulating film 50 are formed using the second mask. An insulating hole GIH2 is formed.

게이트 절연막(50)은 제1 영역(FA)에 대응되는 영역의 산화물 반도체층(40)을 노출시킬 수 있다. 그리고 제2 영역(SA)에 대응되는 영역의 도전성 차폐층(20)의 일부를 노출시킬 수 있다. The gate insulating layer 50 may expose the oxide semiconductor layer 40 in an area corresponding to the first area FA. A portion of the conductive shielding layer 20 in an area corresponding to the second area SA may be exposed.

제1 영역(FA)에 산화물 반도체층(40)을 노출시키고, 제2 영역(SA)에 대응되는 영역의 도전성 차폐층(20)의 일부를 노출시키기 위해서 각각 제1 절연홀(GIH1)과 제2 절연홀(GIH2)을 형성할 수 있다. In order to expose the oxide semiconductor layer 40 in the first area FA and expose a part of the conductive shielding layer 20 in the area corresponding to the second area SA, the first insulating hole GIH1 and the second area SA are respectively formed. 2 insulating holes (GIH2) may be formed.

여기서 제1 절연홀(GIH1)과 제2 절연홀(GIH2)을 형성하기 위해서 제2 마스크를 사용할 수 있다. 상기 제2 마스크는 제1 버퍼홀(BH1) 제2 버퍼홀(BH2)를 형성하기 위한 마스크와 동일한 마스크이다. Here, a second mask may be used to form the first insulating hole GIH1 and the second insulating hole GIH2. The second mask is the same as the mask for forming the first buffer hole BH1 and the second buffer hole BH2.

이와 같이, 제2 마스크 즉, 제1 버퍼홀(BH1) 제2 버퍼홀(BH2)을 형성할 때 사용된 동일한 마스크를 사용하여 제1 절연홀(GIH1)과 제2 절연홀(GIH2)을 형성함으로써 마스크 제작 비용을 절감하여 제조비용을 절감시킬 수 있다. In this way, the first insulating hole GIH1 and the second insulating hole GIH2 are formed using the second mask, that is, the same mask used when forming the first buffer hole BH1 and the second buffer hole BH2. By doing so, it is possible to reduce the manufacturing cost by reducing the mask manufacturing cost.

도 3 및 도 8에 도시된 바와 같이, 제 4마스크를 사용하여 게이트 절연막(50)이 형성된 기판(10) 상에 게이트 전극(60), 보조 전극(60) 및 유지전극(66)을 형성할 수 있다. 3 and 8, the gate electrode 60, the auxiliary electrode 60, and the sustain electrode 66 are formed on the substrate 10 on which the gate insulating film 50 is formed using the fourth mask. can

게이트 전극(60)은 산화물 반도체층(40)과 적어도 일부가 중첩되는 영역에 배치될 수 있다. The gate electrode 60 may be disposed in a region overlapping at least a portion of the oxide semiconductor layer 40 .

그리고 보조 전극(60)은 제2 절연홀(GIH2)에 의해 노출된 도전성 차폐층(20) 상에 배치될 수 있다. 보조전극(63)은 추후에 화소전극(100)이 배치시키면서 단차가 발생되어 화소전극(100)이 높이단차로 인해 증착이 곤란한 경우를 방지하기 위해 단차를 줄이기 위해 형성될 수 있다. Also, the auxiliary electrode 60 may be disposed on the conductive shielding layer 20 exposed by the second insulating hole GIH2. The auxiliary electrode 63 may be formed to reduce the step difference in order to prevent a case in which a step difference is generated while the pixel electrode 100 is disposed later and it is difficult to deposit the pixel electrode 100 due to the height step.

유지전극(66)은 게이트 절연막(50) 상에 배치되고 아일랜드 형상으로 배치될 수도 있고, 게이트 라인과 연결되게 배치시켜, 추후 형성되는 화소전극(100)과 중첩되게 배치되어 두 전극 사이에 형성되는 캐패시던스를 이용하하여 충전 전압을 형성할 수 있다.The sustain electrode 66 may be disposed on the gate insulating film 50 and may be disposed in an island shape, or disposed to be connected to a gate line and overlapped with the pixel electrode 100 to be formed later to form between the two electrodes. A charging voltage may be formed using capacitance.

이와 같이, 게이트 전극(60), 보조 전극(63) 및 유지전극(66)을 형성하기 위해서 제4 마스크를 사용할 수 있다. 그리고, 게이트 전극(60)이 형성된 동일층 상에 동일 물질로 형성되는 보조전극(60)과 유지전극(66)이 배치될 수 있다. 따라서 보조전극(60)과 유지전극(66)을 개별로 형성하기 위한 마스크를 사용하지 않아도 됨으로써 마스크 개수를 줄여 제작공정 및 제조공저 비용을 줄일 수 있다. In this way, the fourth mask may be used to form the gate electrode 60 , the auxiliary electrode 63 and the sustain electrode 66 . Also, the auxiliary electrode 60 and the sustain electrode 66 made of the same material may be disposed on the same layer on which the gate electrode 60 is formed. Accordingly, since it is not necessary to use a mask for separately forming the auxiliary electrode 60 and the sustain electrode 66, the number of masks can be reduced, thereby reducing manufacturing process and manufacturing cost.

도 3 및 도 9, 10에 도시된 바와 같이, 게이트 전극(60), 보조 전극(60) 및 유지전극(66)이 형성된 기판(10) 상에 제1 절연막(70)과 제2 절연막(80)을 배치시킬 수 있다. 여기서 게이트 전극(60), 보조 전극(63) 및 유지전극(66) 상에 배치되는 절연층들은 하나의 절연층이 형성될 수도 있고, 2개의 절연층이 될 수도 있다. 또한, 3개의 절연층이 배치될 수도 있다. As shown in FIGS. 3, 9, and 10, the first insulating film 70 and the second insulating film 80 are formed on the substrate 10 on which the gate electrode 60, the auxiliary electrode 60, and the sustain electrode 66 are formed. ) can be placed. Here, the insulating layers disposed on the gate electrode 60, the auxiliary electrode 63, and the sustain electrode 66 may be one insulating layer or two insulating layers. Also, three insulating layers may be disposed.

예를 들어 3개의 절연층이 형성되는 경우, 게이트 전극(60), 보조 전극(60) 및 유지전극(66)이 형성된 기판 상에 제1 무기막, 제1 무기막 상에 배치되는 퍄시베이션막, 상기 패시베이션막 상에 제2 무기막으로 형성될 수 있다. For example, when three insulating layers are formed, a first inorganic film on the substrate on which the gate electrode 60, the auxiliary electrode 60, and the sustain electrode 66 are formed, and a passivation film disposed on the first inorganic film , A second inorganic layer may be formed on the passivation layer.

다른 예로써는 게이트 전극(60), 보조 전극(60) 및 유지전극(66) 상에 제1 무기막, 상기 제1 무기막 상에 패시베이션막이 배치될 수 있다. As another example, a first inorganic film and a passivation film may be disposed on the gate electrode 60 , the auxiliary electrode 60 , and the sustain electrode 66 .

여기서는 용이한 설명을 위해 두개의 절연막 즉, 제1 절연막(70) 및 제2 절연막(80)이 형성되는 경우를 예를 들어 설명하기로 한다. Here, a case in which two insulating layers, that is, a first insulating layer 70 and a second insulating layer 80 are formed will be described as an example for easy explanation.

먼저 도 9을 참조하면, 게이트 전극(60), 보조 전극(60) 및 유지전극(66) 상에 제1 절연막(70)을 형성할 수 있다. 제1 절연막(70)을 형성시킨 후, 제1 절연막(70) 상에 플라즈마 처리를 한다. First, referring to FIG. 9 , a first insulating layer 70 may be formed on the gate electrode 60 , the auxiliary electrode 60 , and the sustain electrode 66 . After forming the first insulating film 70 , plasma treatment is performed on the first insulating film 70 .

상기 플라즈마는 게이트 전극(60) 등과 같은 금속막을 투과하기 못할 수 있다. 즉, 게이트 전극(60)을 마스크로 이용하여 게이트 절연막(50) 하부에 배치되어 있는 산화물 반도체층(40)을 도체화시켜 도체화된 산화물 반도체층(45)을 형성시킬 수 있다. The plasma may not pass through a metal layer such as the gate electrode 60 or the like. That is, the oxide semiconductor layer 40 disposed under the gate insulating layer 50 may be made conductive by using the gate electrode 60 as a mask to form the conductive oxide semiconductor layer 45 .

구체적으로 게이트 전극(60) 하부에 배치된 산화물 반도체층(40)은 게이트 전극(60)으로 인해 플라즈마를 차단할 수 있다. 그리고 게이트 전극(60)이 배치되는 않은 영역은 플라즈마에 노출되어 산화물 반도체층(40)가 도체화될 수 있다. In detail, the oxide semiconductor layer 40 disposed under the gate electrode 60 may block plasma due to the gate electrode 60 . In addition, the region where the gate electrode 60 is not disposed is exposed to plasma so that the oxide semiconductor layer 40 may become a conductor.

상기와 같이, 도체화된 산화물 반도체층(45)은 산화물 반도체층(40)을 사이에 두고 소스 전극 역할을 할 수 있는 제1 도체화층(45a)과 드레인 전극 역할을 할 수 있는 제2 도체화층(45b)으로 분리할 수 있다. As described above, the conductive oxide semiconductor layer 45 includes a first conductive layer 45a serving as a source electrode and a second conductive layer serving as a drain electrode with the oxide semiconductor layer 40 interposed therebetween. (45b) can be separated.

제1 절연막(70)이 형성된 채로 플라즈마 처리후 제2 절연막(80)을 도포할 수 있다. 제2 절연막(80)은 패시베이션막일 수 있다. The second insulating film 80 may be applied after the plasma treatment while the first insulating film 70 is formed. The second insulating layer 80 may be a passivation layer.

그리고 도 10에 도시된 바와 같이, 제2 절연막(80) 도포 후 제 5마스크를 이용하여 제2 영역(SA)에 배치되어 있는 보조전극(63)을 노출시킬 수 있다. 여기서 보조 전극(63)을 노출시키기 위해 제2 영역(SA)의 제1, 2 절연막에 제거한 패시홀(PH)을 형성할 수 있다. And, as shown in FIG. 10 , after applying the second insulating film 80 , the auxiliary electrode 63 disposed in the second area SA may be exposed using a fifth mask. Here, in order to expose the auxiliary electrode 63 , the removed pass hole PH may be formed in the first and second insulating films of the second region SA.

이와 같이, 제2 영역(SA) 상에 패시홀(PH)을 형성하여 보조 전극(63)을 노출시킴으로써 추후 형성되는 화소전극(100)과 연결시켜 도전성 차폐층(20)과 화소전극(100)을 전기적으로 연결할 수 있다. As such, by forming a pass hole PH on the second region SA to expose the auxiliary electrode 63, the conductive shielding layer 20 and the pixel electrode 100 are connected to the pixel electrode 100 to be formed later. can be electrically connected.

본 실시예에서는 제1 절연막(70) 후 플라즈마 처리한 후 제2 절연막(80)을 도포시키고 제5 마스크를 이용하여 패시홀(PH)을 형성하는 것을 예를 들어 설명하였으나, 제1 절연막(70)과 제2 절연막(80)을 도포 후 플라즈마 처리를 할 수도 있다. In the present embodiment, plasma treatment is performed after the first insulating film 70, the second insulating film 80 is applied, and the pass hole PH is formed using a fifth mask. ) and the second insulating film 80 may be applied, followed by plasma treatment.

이는 플라즈마가 금속 등에 제공되면 금속 표면에 플라즈마 처리로 인해 금속 표면에 입자가 남아 금속 특성을 저하시킬 수 있는 원인이 되기 때문에 제1, 2 절연막(70, 80)과 같이 절연막이 금속층을 커버한 후 플라즈마 처리를 하는 것이 바람직하다. This is because when plasma is applied to the metal, etc., particles remain on the metal surface due to the plasma treatment and cause deterioration of the metal characteristics. Plasma treatment is preferred.

이와 같이, 산화물 반도체층(40)으로 소스/드레인 전극 역할을 할 수 있는 제1 도체화된 산화물 반도체층(45a) 및 제2 도체화된 산화물 반도체층(45b)을 형성함으로써 소스/드레인전극을 형성하기 위한 마스크 개수가 줄일 수 있어 제조공정의 단순화 및 제조비용을 절감할 수 있다.In this way, the source/drain electrodes are formed by forming the first conductive oxide semiconductor layer 45a and the second conductive oxide semiconductor layer 45b, which can serve as source/drain electrodes, as the oxide semiconductor layer 40. Since the number of masks to be formed can be reduced, the manufacturing process can be simplified and the manufacturing cost can be reduced.

도 3 및 도 11에 도시된 바와 같이, 제2 절연막(80)이 도포된 후, 제2 영역(SA)을 제1,2 절연막(70, 80) 상의 제거하여 패시홀(PH)을 형성한 기판 상에 오버코트막(90)을 형성할 수 있다. As shown in FIGS. 3 and 11 , after the second insulating film 80 is applied, the second region SA is removed from the first and second insulating films 70 and 80 to form a pass hole PH. An overcoat film 90 may be formed on the substrate.

오버코트막(90)은 유기막으로 형성할 수 있다. 유기막의 특성 상 오버코트막(90)은 하부면이 높이 단차가 발생한 면이더라도 소정의 두께로 형성하면 표면은 평탄면을 가질 수 있다. The overcoat layer 90 may be formed of an organic layer. Due to the nature of the organic film, even if the lower surface of the overcoat film 90 has a height difference, if it is formed to a predetermined thickness, the surface may have a flat surface.

그리고 제6 마스크를 사용하여, 오버코트막(90)의 일부를 제거하여 오버코트홀(OCH)을 형성할 수 있다. 오버코트홀(OCH)은 제2 영역(SA) 상에 배치시킬 수 있다. In addition, the overcoat hole OCH may be formed by removing a portion of the overcoat layer 90 using the sixth mask. The overcoat hole OCH may be disposed on the second area SA.

이와 같이, 오버코트홀(OCH)을 형성함으로써 제2 영역(SA) 상에 배치되어 있는 보조 전극(63)을 노출시킬 수 있다. 따라서 제2 영역(SA) 상에 오버코트홀(PH)을 형성하여 보조 전극(63)을 노출시킴으로써 추후 형성되는 화소전극(100)과 연결시켜 도전성 차폐층(20)이 보조전극(63)을 통해 화소전극(100)이 전기적으로 연결될 수 있다. In this way, by forming the overcoat hole OCH, the auxiliary electrode 63 disposed on the second area SA may be exposed. Therefore, the overcoat hole PH is formed on the second area SA to expose the auxiliary electrode 63, and connect it to the pixel electrode 100 to be formed later so that the conductive shielding layer 20 passes through the auxiliary electrode 63. The pixel electrode 100 may be electrically connected.

도 3 및 도 12에 도시된 바와 같이, 제3 절연막(90) 상에 화소전극을 증착시킬 수 있다. 화소전극(100)은 오버코트층 상부, 오버코트홀(OCH) 측면 및 보조전극(63) 상에 배치될 수 있다. As shown in FIGS. 3 and 12 , a pixel electrode may be deposited on the third insulating layer 90 . The pixel electrode 100 may be disposed on the top of the overcoat layer, on the side of the overcoat hole OCH, and on the auxiliary electrode 63 .

이에 따라 화소전극(100)은 제1 도체화층(45a)에서 신호를 받으면 산화물 반도체층(40)을 통과하여 제2 도체화층(45b)으로 전달될 수 있다. 여기서 제2 도체화층(45b)은 도전성 차폐층(20)에 연결되어 있어 제2 도체화층(45b)에 전달된 신호를 도전성 차폐층(20)에 전달할 수 있다. 도전성 차폐층(20) 중에서 제2 영역(SA) 상에는 보조전극(63)이 배치되어 있고, 보조전극(63)은 화소전극(100)에 연결되어 있다. 따라서 제1 도체화층(45a)에서 전달된 신호는 화소전극(100)까지 전달될 수 있다. Accordingly, when the pixel electrode 100 receives a signal from the first conductor layer 45a, it can pass through the oxide semiconductor layer 40 and be transferred to the second conductor layer 45b. Here, the second conductorization layer 45b is connected to the conductive shielding layer 20 so that signals transmitted through the second conductorization layer 45b can be transferred to the conductive shielding layer 20 . An auxiliary electrode 63 is disposed on the second area SA of the conductive shielding layer 20 , and the auxiliary electrode 63 is connected to the pixel electrode 100 . Accordingly, signals transmitted from the first conductor layer 45a may be transmitted to the pixel electrode 100 .

여기서 보조전극(63)은 도전성 차폐층(20)과 화소전극(100)을 연결하는 역할도 할 수 있지만, 제2 영역(SA) 상에 배치되는 다수의 홀 들에 의해서 높이 단차가 상당히 발생될 수 있어, 오버코트홀(OCH)의 측면에 화소전극(100)의 형성이 곤란할 수 있기 때문에 높이단차를 줄여 주기 위해서도 배치될 수 있다. Here, the auxiliary electrode 63 may also serve to connect the conductive shielding layer 20 and the pixel electrode 100, but a height step may be significantly generated by the plurality of holes disposed on the second area SA. Since it may be difficult to form the pixel electrode 100 on the side of the overcoat hole OCH, it may also be arranged to reduce the height step.

이와 같이, 제2 영역(SA) 상에 도전성 차폐층(20)에 접촉배치되는 보조전극(63)을 배치시킴으로써 높이 단차에 의한 화소전극(100)의 증착 불량을 방지할 수 있다.In this way, by disposing the auxiliary electrode 63 contacting the conductive shielding layer 20 on the second area SA, deposition defects of the pixel electrode 100 due to a height step may be prevented.

도 3 및 도 13를 참조하면, 제2 영역(SA) 상에 뱅크(110)를 형성할 수 있다. 뱅크(110)는 오버코트홀(OCH)을 채우며, 화소전극(100) 평면보다 상부까지 배치되도록 형성될 수 있다.Referring to FIGS. 3 and 13 , a bank 110 may be formed on the second area SA. The bank 110 may be formed to fill the overcoat hole OCH and be disposed above the plane of the pixel electrode 100 .

여기서 본 발명의 실시예에 따른 표시장치는 액정표시장치로 사용할 때에 뱅크는 컬러 스페이서로 사용할 수 있다. 그리고 다른 예로써 유기발광 표시장치로 사용할 경우는, 뱅크로 사용할 수 있다. 즉, 본 실시예에 따른 화소전극은 애노드 전극으로 사용할 수 있다. Here, when the display device according to the embodiment of the present invention is used as a liquid crystal display device, the bank may be used as a color spacer. As another example, when used as an organic light emitting display device, it may be used as a bank. That is, the pixel electrode according to this embodiment can be used as an anode electrode.

이와 같이, 본 발명의 실시예들에 따른 표시장치는 마스크의 사용 개수를 줄여 공정이 단순화되어 택트 타임(Tact time)이 줄어 생산성을 향상시킬 수 있다. 또한, 마스크 제작 비용이 저감되어 제조비용을 절약할 수 있다. As described above, the display device according to the exemplary embodiments of the present invention can reduce the number of masks used, simplify the process, and reduce the tact time to improve productivity. In addition, since the cost of manufacturing a mask is reduced, the manufacturing cost can be saved.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely an example of the technical idea of the present invention, and various modifications and variations can be made to those skilled in the art without departing from the essential characteristics of the present invention. In addition, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain, so the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed according to the claims below, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

1: 표시장치 10: 기판
20: 도전성 차폐층 30: 버퍼층
40: 산화물 반도체층 50: 게이트 절연막
60: 게이트 전극 63: 보조전극
66: 유지전극 70: 제1 절연막
80: 제2 절연막 90: 오버코트층
100: 화소전극 110: 뱅크 1: display device 10: substrate
20: conductive shielding layer 30: buffer layer
40: oxide semiconductor layer 50: gate insulating film
60: gate electrode 63: auxiliary electrode
66: sustain electrode 70: first insulating film
80: second insulating film 90: overcoat layer
100: pixel electrode 110: bank

Claims (19)

기판을 마련하는 단계;
제1 마스크를 사용하여 상기 기판 상에 도전성 차폐층을 형성하는 단계;
상기 도전성 차폐층 상에 버퍼층을 형성하고, 제2 마스크를 사용하여 상기 버퍼층의 제1 영역에 제1 버퍼홀과 상기 버퍼층의 제2 영역에 제2 버퍼홀을 형성하는 단계;
상기 버퍼층 상에 산화물 반도체을 형성하고, 제3 마스크를 사용하여 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 상에 게이트 절연막을 형성하고, 상기 제2 마스크를 사용하여 상기 제1 영역 상에 제1 게이트 절연홀 및 상기 제2 영역 상에 제2 게이트 절연홀을 형성하는 단계;
상기 게이트 절연막 상에 게이트 금속을 증착하고, 제 4마스크를 사용하여 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 적어도 하나의 절연막을 형성하고, 제5 마스크를 사용하여 상기 제2영역 상에 패시홀을 형성하는 단계;
상기 절연막 상에 오버 코트층을 형성하고, 제6 마스크를 사용하여 상기 제2 영역 상에 오버코트 홀을 형성하는 단계; 및
상기 오버코트층 상에 투명전도성 물질을 형성하고, 제7 마스크를 사용하여 화소전극을 형성하는 단계; 를 포함하는 표시장치의 제조방법. preparing a substrate;
forming a conductive shielding layer on the substrate using a first mask;
forming a buffer layer on the conductive shielding layer, and forming a first buffer hole in a first region of the buffer layer and a second buffer hole in a second region of the buffer layer using a second mask;
forming an oxide semiconductor layer on the buffer layer and forming the oxide semiconductor layer using a third mask;
forming a gate insulating film on the oxide semiconductor layer, and forming a first gate insulating hole on the first region and a second gate insulating hole on the second region by using the second mask;
depositing a gate metal on the gate insulating film and forming a gate electrode using a fourth mask;
forming at least one insulating film on the gate electrode and forming a pass hole on the second region using a fifth mask;
forming an overcoat layer on the insulating film and forming an overcoat hole on the second region using a sixth mask; and
forming a transparent conductive material on the overcoat layer and forming a pixel electrode using a seventh mask; A method of manufacturing a display device comprising a. 제1 항에 있어서,
상기 도전성 차폐층을 형성하는 단계에 있어서,
상기 도전성 차폐층은 상기 산화물 반도체층에 빛을 차폐하는 도전성 금속으로 형성되는 표시장치의 제조방법. According to claim 1,
In the step of forming the conductive shielding layer,
The conductive shielding layer is formed of a conductive metal that blocks light in the oxide semiconductor layer. 제1 항에 있어서,
상기 제2 마스크를 사용하여 상기 제1 버퍼홀과 상기 제2 버퍼홀을 형성하는 단계는,
상기 도전성 차폐층의 일부를 노출시키는 단계인 표시장치의 제조방법.According to claim 1,
Forming the first buffer hole and the second buffer hole using the second mask,
The method of manufacturing a display device comprising exposing a portion of the conductive shielding layer. 제1 항에 있어서,
상기 제3 마스크를 사용하여 산화물 반도체층을 형성하는 단계는,
상기 제1 영역에서 노출된 상기 도전성 차폐층의 일부가 상기 산화물 반도체층에 접촉배치되도록 형성되는 단계인 표시장치의 제조방법.According to claim 1,
Forming an oxide semiconductor layer using the third mask,
and forming a portion of the conductive shielding layer exposed in the first region to be in contact with the oxide semiconductor layer. 제1 항에 있어서,
상기 제2 마스크를 사용하여 제1 게이트 절연홀 및 제2 게이트 절연홀을 형성하는 단계는,
상기 제1 게이트 절연홀은 상기 제1 영역 상에 배치된 상기 산화물 반도체층의 일부를 노출시키고,
상기 제2 게이트 절연홀은 상기 제2 영역 상에 배치된 상기 도전성 차폐층의 일부를 노출시키는 단계인 표시장치의 제조방법.According to claim 1,
Forming a first gate insulating hole and a second gate insulating hole using the second mask,
The first gate insulating hole exposes a portion of the oxide semiconductor layer disposed on the first region;
and exposing a portion of the conductive shielding layer disposed on the second region by forming the second gate insulating hole. 제1 항에 있어서,
상기 제4 마스크를 사용하여 게이트 전극을 형성하는 단계는,
상기 게이트 절연막 상에 상기 산화물 반도체층과 적어도 일부가 중첩되도록 상기 게이트 전극을 형성하고,
상기 제2 영역 상에 노출된 상기 도전성 차폐층에 접촉배치되는 보조전극과,
상기 게이트 절연막 상에 배치되며, 상기 산화물 반도체층에 중첩되지 않는 영역에 배치되는 유지전극을 동시에 형성하는 단계인 표시장치의 제조방법. According to claim 1,
Forming a gate electrode using the fourth mask,
Forming the gate electrode on the gate insulating film to overlap at least a portion of the oxide semiconductor layer;
an auxiliary electrode disposed in contact with the conductive shielding layer exposed on the second region;
and simultaneously forming a sustain electrode disposed on the gate insulating layer and disposed in a region not overlapping the oxide semiconductor layer. 제6 항에 있어서,
상기 제5 마스크를 사용하여 패시홀을 형성하는 단계는,
상기 게이트 전극이 배치된 기판 상에 제1 절연막 및, 상기 제1 절연막 상에 제2 절연막을 형성하고,
상기 패시홀을 형성하여 상기 제2 영역 상에 배치된 상기 보조전극을 노출시키는 단계인 표시장치의 제조방법.According to claim 6,
Forming a pass hole using the fifth mask,
Forming a first insulating film on the substrate on which the gate electrode is disposed and a second insulating film on the first insulating film;
and exposing the auxiliary electrode disposed on the second region by forming the pass hole. 제1 항에 있어서,
상기 제5 마스크를 사용하여 패시홀을 형성하는 단계 이전에,
상기 적어도 하나의 절연막을 형성하고,
상기 게이트 전극을 마스크로 사용하여 상기 게이트 전극으로 차폐된 영역을 제외한 상기 산화물 반도체층을 도체화시키는 단계인 표시장치의 제조방법. According to claim 1,
Before the step of forming a pass hole using the fifth mask,
Forming the at least one insulating film,
and converting the oxide semiconductor layer into a conductor except for a region shielded by the gate electrode by using the gate electrode as a mask. 제8 항에 있어서,
상기 산화물 반도체층을 도체화시키는 단계에 있어서,
상기 도체화된 산화물 반도체층은 상기 산화물 반도체층을 중심으로 도체화된 제1 도체화층과,
상기 도체화된 산화물 반도체층은 상기 산화물 반도체층을 중심으로 도체화된 제2 도체화층으로 이격되어 배치되는 표시장치의 제조방법.According to claim 8,
In the step of conducting the oxide semiconductor layer,
The conductorized oxide semiconductor layer includes a first conductorization layer conducted around the oxide semiconductor layer;
The method of manufacturing a display device in which the conductorized oxide semiconductor layer is spaced apart from the second conductorized layer with the oxide semiconductor layer as a center. 제6 항에 있어서,
상기 제6 마스크를 사용하여 오버코트 홀을 형성하는 단계는,
상기 패시홀이 형성된 기판 상에 오버코트층을 형성하고, 상기 제2 영역 상에 상기 오버 코트층의 일부를 제거하여 상기 보조전극을 노출시키는 단계인 표시장치의 제조방법. According to claim 6,
Forming an overcoat hole using the sixth mask,
and forming an overcoat layer on the substrate on which the passhole is formed, and exposing the auxiliary electrode by removing a portion of the overcoat layer on the second region. 제6 항에 있어서,
상기 제7 마스크를 사용하여 화소전극을 형성하는 단계에 있어서,
상기 화소전극은 상기 오버코트층 상의 표면 및 오버코트홀의 측면에 배치되며, 상기 보조전극에 접촉 배치되는 표시장치의 제조방법. According to claim 6,
In the step of forming a pixel electrode using the seventh mask,
The pixel electrode is disposed on a surface of the overcoat layer and on a side surface of the overcoat hole, and is disposed in contact with the auxiliary electrode. 제6 항에 있어서,
상기 제7 마스크를 사용하여 화소전극을 형성하는 단계 이후에,
상기 화소전극 중 상기 보조전극과 화소전극이 접촉배치되는 상기 제2 영역 상에 제8 마스크 사용하여 뱅크를 형성하는 단계를 더 포함하는 표시장치의 제조방법.According to claim 6,
After forming the pixel electrode using the seventh mask,
The method of manufacturing a display device further comprising forming a bank by using an eighth mask on the second region of the pixel electrode where the auxiliary electrode and the pixel electrode are disposed in contact with each other. 기판 상에 배치되는 도전성 차폐층;
상기 도전성 차폐층에 배치되고,제1 영역에 형성된 제1 버퍼홀과, 제2 영역에 형성된 제2 버퍼홀을 포함하는 버퍼층;
상기 버퍼층 상에 배치되는 산화물 반도체층;
상기 산화물 반도체층 상에 배치되고,상기 제1영역 상에 형성되는 제1 게이트 절연홀과, 상기 제2 영역 상에 형성되는 제2 게이트 절연홀을 포함하는 게이트 절연막;
상기 게이트 절연막 상에 배치되는 게이트 전극;
상기 게이트 전극 상에 배치되고, 상기 제2 영역 상에 패시홀을 포함하는 적어도 하나의 절연막;
상기 절연막 상에 배치되고, 상기 제2 영역 상에 오버코트홀을 포함하는 오버코트층; 및
상기 오버코트층 상에 배치되는 화소전극을 포함하되,
상기 도전성 차폐층과 화소전극은 상기 제2 영역에서 전기적으로 연결되는 표시장치. a conductive shielding layer disposed on the substrate;
a buffer layer disposed on the conductive shielding layer and including a first buffer hole formed in a first region and a second buffer hole formed in a second region;
an oxide semiconductor layer disposed on the buffer layer;
a gate insulating layer disposed on the oxide semiconductor layer and including a first gate insulating hole formed on the first region and a second gate insulating hole formed on the second region;
a gate electrode disposed on the gate insulating layer;
at least one insulating layer disposed on the gate electrode and including a passhole on the second region;
an overcoat layer disposed on the insulating film and including an overcoat hole on the second region; and
Including a pixel electrode disposed on the overcoat layer,
The conductive shielding layer and the pixel electrode are electrically connected to each other in the second region. 제13 항에 있어서,
상기 도전성 차폐층과 상기 화소전극 사이에는 보조전극이 더 구비되는 표시장치. According to claim 13,
An auxiliary electrode is further provided between the conductive shielding layer and the pixel electrode. 제14 항에 있어서,
상기 보조 전극은 게이트 전극과 동일한 층에 동일한 물질로 형성되는 표시장치.According to claim 14,
The auxiliary electrode is formed of the same material on the same layer as the gate electrode. 제13 항에 있어서,
상기 산화물 반도체층 중 적어도 어느 일부는 도체화된 산화물 반도체층이고,
상기 도체화된 산화물 반도체층 중 적어도 어느 하나는 상기 도전성 차폐층과 전기적으로 연결되는 표시장치. According to claim 13,
At least some of the oxide semiconductor layers are conductive oxide semiconductor layers,
At least one of the conductive oxide semiconductor layers is electrically connected to the conductive shielding layer. 제14 항에 있어서,
상기 화소전극 상에는 뱅크를 더 포함하되,
상기 뱅크는 상기 보조전극이 배치되는 영역 상에 배치되는 표시장치.According to claim 14,
Further comprising a bank on the pixel electrode,
The bank is disposed on an area where the auxiliary electrode is disposed. 제13 항에 있어서,
상기 화소전극 상에는 액정이 배치되는 표시장치.According to claim 13,
A display device in which a liquid crystal is disposed on the pixel electrode. 제13 항에 있어서,
상기 화소전극 상에는 유기발광층이 배치되는 표시장치. According to claim 13,
A display device having an organic light emitting layer disposed on the pixel electrode.
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