KR102490899B1 - 락스텝 구성 동적 변경 - Google Patents
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Abstract
메모리 서브시스템 에러 관리는 락스텝 파트너십들을 동적으로 변경하는 것을 가능하게 한다. 메모리 서브시스템은 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십 관계를 갖고, 이러한 한 쌍의 메모리 리소스들에 걸쳐서 에러 정정을 확산시킨다. 이러한 락스텝 파트너십은 미리 구성될 수 있다. 락스텝 파트너십에서의 하드 에러를 검출하는 것에 응답하여, 메모리 서브시스템은 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 취소하거나 또는 반전시킬 수 있고, 새로운 락스텝 파트너십을 생성하거나 또는 설정할 수 있다. 검출되는 에러는 락스텝 파트너십에서의 제2 하드 에러일 수 있다. 메모리 서브시스템은 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 수 있다. 메모리 서브시스템은 파트너십들을 변경할 때 락스텝 파트너십의 세분화를 변경하도록 또한 구성될 수 있다.
Description
<관련된 케이스>
본 출원은 2015년 2월 6일자 출원된 미국 임시 출원 제62/113,337호에 기초하는 정규 출원이며, 그 임시 출원의 우선권의 혜택을 청구한다. 이 임시 출원은 본 명세서에 의해 참조로 원용된다.
<기술분야>
본 발명의 실시예들은 일반적으로 메모리 관리에 관한 것으로, 보다 구체적으로는 락스텝 구성을 동적으로 변경하는 것에 관한 것이다.
<저작권 통지/승인>
본 특허 문헌의 개시내용의 부분들은 저작권 보호를 받는 자료를 포함할 수 있다. 저작권 소유자는 누구든지 본 특허 문헌 또는 특허 개시내용을 특허 및 상표청 특허 파일 또는 기록들에 나타나는 대로 재생산하는 것에는 이의가 없지만, 다른 경우라면 무엇이든 간에 모든 저작권 권리를 보유한다. 저작권 통지는 아래에 설명되는 바와 같은 모든 데이터에, 그리고 본 명세서에 첨부하는 도면들에서, 뿐만 아니라 아래에 설명되는 바와 같은 임의의 소프트웨어에 적용된다: Copyright ⓒ 2015, Intel Corporation, All Rights Reserved.
특정 타입들의 메모리 리소스는 대부분의 다른 플랫폼 컴포넌트들에 비해 높은 실패율들을 갖는다. 예를 들어, DDR(dual data rate) 메모리 디바이스들은 컴퓨팅 플랫폼 또는 서버 환경의 일부인 대부분의 다른 컴포넌트들(예를 들어, 프로세서들, 스토리지, 인터페이스 컴포넌트들, 및/또는 다른 것들)보다 높은 실패율들을 경험한다. 장기 스토리지 컴포넌트들 또한 현저한 실패율들을 경험한다. 메모리 디바이스들에 대한 실패들이 가동 중지 시간을 야기하고 시스템에 대한 서비스 작업을 요구하므로, 더 높은 플랫폼 RAS(reliability, availability, and serviceability)가 바람직하다.
통상적으로 하드 DRAM(dynamic random access memory) 실패들 또는 하드 에러들을 견디도록 채택되는 다수의 상이한 스페어링 기술들이 존재하며, 이들은 서비스 요구들을 없앨 수 있다. 하드 에러는 물리 디바이스가 올바르게 판독 및/또는 기입하는 것을 막는 에러를 지칭하며, 간헐적인 실패들인 일시적 에러들과 구별된다. 하드 실패에 대처하는 SDDC(single device data correction) 및 DDDC(double device data correction)에 대한 기술들이 알려져 있다. 그러나, 메모리 서브시스템의 서비스 작업을 없애기 위한 기술들에도 불구하고, 특히 더 큰 메모리 구성들에 대해, 실패율들이 원하는 것보다 높게 유지된다.
이하의 설명은 본 발명의 실시예들의 구현들의 예로서 주어지는 예시들을 갖는 도면들의 논의를 포함한다. 이러한 도면들은 제한으로서가 아니라 예로서 이해되어야 한다. 본 명세서에서 사용되는 바와 같이, 하나 이상의 "실시예들"에 대한 참조들은 본 발명의 적어도 하나의 구현에 포함되는 특정 특징, 구조, 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 본 명세서에 나타나는 "실시예에서" 또는 "대안적인 실시예에서"와 같은 구문들은 본 발명의 다양한 실시예들 및 구현들을 설명하며, 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이들이 또한 반드시 상호 배타적인 것은 아니다.
도 1a는 동적 락스텝 관리가 구현되는 채널들 사이에서 캐시 라인들을 분배하는 시스템의 실시예의 블록도이다.
도 1b는 메모리 구조 및 락스텝 로직을 도시하는 도 1a의 시스템의 실시예의 블록도이다.
도 2는 동적 락스텝 관리가 구현되는 시스템에서의 ADDDC(adaptive double device data correction) 구현을 위한 상태 머신의 실시예의 블록도이다.
도 3은 도 4a 내지 도 9i에 대한 범례이며, 이들은 도 2에서 식별되는 상태들의 논리 표현들을 도시한다.
도 4a는 초기 뱅크 실패의 논리 표현이다.
도 4b는 초기 뱅크 실패에 응답하여 영역 0에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 5a는 상이한 메모리 디바이스에서의 상이한 뱅크 실패의 논리 표현이다.
도 5b는 상이한 메모리 디바이스에서의 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 5c는 영역 0 및 영역 1에서의 실패들이 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이다.
도 5d는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 5e는 추가적인 영역 0 실패가 있는 ADDDC+1 상태에 있을 때 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패의 논리 표현이다.
도 5f는 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패에 응답하여 영역 0 및 영역 1에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 6a는 영역 0에서의 실패가 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이다.
도 6b는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 영역 0에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 7a는 ADDDC 상태에 있을 때 버디 영역에서의 동일한 뱅크 실패의 논리 표현이다.
도 7b는 주 영역과 버디 영역 모두에서 동일한 뱅크에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 7c는 버디 영역들이 공통 랭크들 내에 매핑되는 ADDDC 상태로 유지하기 위해 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 8a는 ADDDC 상태에 있을 때 동일한 디바이스, 상이한 뱅크 실패의 논리 표현이다.
도 8b는 동일한 디바이스, 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 8c는 영역 0 및 영역 1의 동일한 뱅크에서 실패들을 갖는 ADDDC 상태에 있을 때 상이한 디바이스, 상이한 뱅크 실패의 논리 표현이다.
도 8d는 영역 0 및 영역 1의 동일한 뱅크에서 실패들을 갖는 ADDDC 상태에 있을 때 상이한 디바이스, 동일한 뱅크 실패의 논리 표현이다.
도 8e는 초기 디바이스 실패의 논리 표현이다.
도 9a는 초기 디바이스 실패에 응답하여 버디 랭크에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9b는 ADDDC 상태에 있을 때 실패 랭크에서의 추가적인 디바이스 실패의 논리 표현이다.
도 9c는 ADDDC 상태에서 실패 랭크에 있을 때 상이한 디바이스의 추가적인 뱅크 실패의 논리 표현이다.
도 9d는 추가적인 디바이스 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9e는 ADDDC 상태에 있을 때 버디 랭크에서의 동일한 디바이스 실패의 논리 표현이다.
도 9f는 ADDDC 상태에 있을 때 버디 랭크에 있는 동일한 디바이스에서의 새로운 뱅크 실패의 논리 표현이다.
도 9g는 버디 랭크에서의 추가적인 디바이스 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9h는 버디 영역에서의 동일한 디바이스 실패에 응답하여 버디 영역들이 새로운 랭크들에 매핑되는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 9i는 실패 디바이스가 있는 랭크에 대한 새로운 버디 랭크, 및 버디 영역의 동일한 디바이스에서의 새로운 뱅크 실패에 응답하는 이전 버디 랭크 내의 버디 뱅크가 있는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 10은 락스텝 구성을 동적으로 관리하기 위한 프로세스의 실시예의 흐름도이다.
도 11은 동적 락스텝 관리가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 12는 동적 락스텝 관리가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
이하 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함할 뿐만 아니라, 본 명세서에 제시되는 창의적 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는, 특정 상세사항들 및 구현들의 설명들이 뒤따른다.
도 1a는 동적 락스텝 관리가 구현되는 채널들 사이에서 캐시 라인들을 분배하는 시스템의 실시예의 블록도이다.
도 1b는 메모리 구조 및 락스텝 로직을 도시하는 도 1a의 시스템의 실시예의 블록도이다.
도 2는 동적 락스텝 관리가 구현되는 시스템에서의 ADDDC(adaptive double device data correction) 구현을 위한 상태 머신의 실시예의 블록도이다.
도 3은 도 4a 내지 도 9i에 대한 범례이며, 이들은 도 2에서 식별되는 상태들의 논리 표현들을 도시한다.
도 4a는 초기 뱅크 실패의 논리 표현이다.
도 4b는 초기 뱅크 실패에 응답하여 영역 0에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 5a는 상이한 메모리 디바이스에서의 상이한 뱅크 실패의 논리 표현이다.
도 5b는 상이한 메모리 디바이스에서의 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 5c는 영역 0 및 영역 1에서의 실패들이 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이다.
도 5d는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 5e는 추가적인 영역 0 실패가 있는 ADDDC+1 상태에 있을 때 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패의 논리 표현이다.
도 5f는 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패에 응답하여 영역 0 및 영역 1에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 6a는 영역 0에서의 실패가 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이다.
도 6b는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 영역 0에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 7a는 ADDDC 상태에 있을 때 버디 영역에서의 동일한 뱅크 실패의 논리 표현이다.
도 7b는 주 영역과 버디 영역 모두에서 동일한 뱅크에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이다.
도 7c는 버디 영역들이 공통 랭크들 내에 매핑되는 ADDDC 상태로 유지하기 위해 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 8a는 ADDDC 상태에 있을 때 동일한 디바이스, 상이한 뱅크 실패의 논리 표현이다.
도 8b는 동일한 디바이스, 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 8c는 영역 0 및 영역 1의 동일한 뱅크에서 실패들을 갖는 ADDDC 상태에 있을 때 상이한 디바이스, 상이한 뱅크 실패의 논리 표현이다.
도 8d는 영역 0 및 영역 1의 동일한 뱅크에서 실패들을 갖는 ADDDC 상태에 있을 때 상이한 디바이스, 동일한 뱅크 실패의 논리 표현이다.
도 8e는 초기 디바이스 실패의 논리 표현이다.
도 9a는 초기 디바이스 실패에 응답하여 버디 랭크에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9b는 ADDDC 상태에 있을 때 실패 랭크에서의 추가적인 디바이스 실패의 논리 표현이다.
도 9c는 ADDDC 상태에서 실패 랭크에 있을 때 상이한 디바이스의 추가적인 뱅크 실패의 논리 표현이다.
도 9d는 추가적인 디바이스 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9e는 ADDDC 상태에 있을 때 버디 랭크에서의 동일한 디바이스 실패의 논리 표현이다.
도 9f는 ADDDC 상태에 있을 때 버디 랭크에 있는 동일한 디바이스에서의 새로운 뱅크 실패의 논리 표현이다.
도 9g는 버디 랭크에서의 추가적인 디바이스 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이다.
도 9h는 버디 영역에서의 동일한 디바이스 실패에 응답하여 버디 영역들이 새로운 랭크들에 매핑되는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 9i는 실패 디바이스가 있는 랭크에 대한 새로운 버디 랭크, 및 버디 영역의 동일한 디바이스에서의 새로운 뱅크 실패에 응답하는 이전 버디 랭크 내의 버디 뱅크가 있는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이다.
도 10은 락스텝 구성을 동적으로 관리하기 위한 프로세스의 실시예의 흐름도이다.
도 11은 동적 락스텝 관리가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 12는 동적 락스텝 관리가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
이하 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함할 뿐만 아니라, 본 명세서에 제시되는 창의적 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는, 특정 상세사항들 및 구현들의 설명들이 뒤따른다.
본 명세서에 설명되는 바와 같이, 메모리 서브시스템 에러 관리는 락스텝 파트너십들을 동적으로 변경하는 것을 가능하게 한다. 락스텝은 실패 메모리 리소스에 대한 결정적 데이터 액세스를 막는 하나의 메모리 리소스에서의 하드 에러를 보상하기 위해 다수의 메모리 리소스들에 걸쳐 에러 정정을 분산시키는 것을 지칭한다. 락스텝 파트너십은 에러 점검 및 정정이 분산되거나 공유되는 메모리의 2개 부분들을 지칭한다. 메모리 서브시스템은 제1 메모리 부분에서의 하드 에러를 검출하며, 제1 메모리 부분은 메모리 리소스들의 쌍에 걸쳐 에러 정정을 확산시키도록 제2 메모리 부분과의 락스텝 파트너십에서 설정된다. 하드 에러를 검출하는 것에 응답하여, 메모리 서브시스템은 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 반전시키고, 새로운 락스텝 파트너십을 설정할 수 있다. 일 실시예에서, 락스텝 파트너십은 제2 메모리 부분에서의 실패 또는 하드 에러를 검출하는 것에 응답하여 형성된다. 메모리 서브시스템은 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 수 있다. 메모리 서브시스템은 파트너십들을 변경할 때 락스텝 파트너십의 세분화를 변경하도록 또한 구성될 수 있다.
락스텝 파트너십의 동적 변경은 락스텝의 임의의 애플리케이션에 적용될 수 있다. 일 실시예에서, 메모리 제어기는 메모리의 부분들 사이의 락스텝 관계들을 나타내는 락스텝 표를 포함한다. 부분 크기는 락스텝의 구현을 위해 구성될 수 있다. 일 실시예에서, DDDC(dual device data correction)의 구현에서와 같이, 락스텝 관계들은 미리 구성될 수 있다. 따라서, 검출된 에러는 식별되는 락스텝 파트너들 사이에 에러 정정 공유를 초래한다. 본 명세서에 설명되는 바와 같이, 락스텝 파트너십들은 동적으로 반전되고 재할당될 수 있다. 일 실시예에서, ADDDC(adaptive dual device data correction)의 구현에서와 같이, 락스텝 관계들은 제1 에러가 검출될 때까지 정의되지 않는다. 이러한 구현에 대해, 락스텝 파트너들의 제1 할당은 반전되고 재할당될 수 있다. 설명의 목적으로만, 다음 설명들 및 도면들 대부분은 ADDDC의 구현을 참조한다. 락스텝 구성의 동적 락스텝 파트너십 변경 또는 동적 변경은 반전되고 재할당되도록 구성될 수 있는 락스텝 파트너십들을 적용하는 임의의 시스템 상에서 수행될 수 있다는 점이 이해될 것이다. 따라서, ADDDC에 관련된 예들은 단지 예로서 이해될 것이며, 제한적인 것은 아니다.
도 1a는 동적 락스텝 관리가 구현되는 채널들 사이에서 캐시 라인들을 분배하는 시스템의 실시예의 블록도이다. 시스템(102)은 메모리 서브시스템의 엘리먼트들을 도시한다. 프로세서(110)는 메모리(120)에 저장되는 데이터 및/또는 코드를 액세스하기 위해 코드를 실행하고 요청들을 생성하는 시스템(102)에서의 하드웨어 처리 리소스들을 나타낸다. 프로세서(110)는 메모리(120)로부터 판독하라는 및/또는 이에 기록하라는 요청들을 생성할 수 있는 CPU(central processing unit), GPU(graphics processing unit), 주문형 프로세서, 주변기기 프로세서, 및/또는 다른 프로세서를 포함할 수 있다. 프로세서(110)는 싱글 코어 프로세서 및/또는 멀티 코어 프로세서일 수 있거나 이를 포함할 수 있다. 프로세서(110)는 코드의 실행을 통해 메모리(120)로부터 데이터를 판독하라는 및/또는 메모리(120)에 데이터를 기록하라는 요청들을 생성한다. 이러한 코드는 프로세서(110)에 국부적으로 저장되는 코드 및/또는 메모리(120)에 저장되는 코드를 포함할 수 있다.
메모리 제어기(130)는 메모리(120)에 대한 액세스를 관리하는 시스템(102)에서의 로직을 나타낸다. 프로세서(110)에 의해 생성되는 액세스 요청들에 대해, 메모리 제어기(130)는 이러한 요청들을 서비스하기 위해 메모리(120)에 전송할 하나 이상의 메모리 액세스 명령들을 생성한다. 일 실시예에서, 메모리 제어기(130)는 프로세서(110) 및 메모리(120)에 의해 공유되는 로직 플랫폼 상의 독립형 컴포넌트일 수 있다. 일 실시예에서, 메모리 제어기(130)는 프로세서(110)의 일부이다. 일 실시예에서, 메모리 제어기(130)는 프로세서(110)와는 별개인 칩 또는 다이이며, SoC(system on a chip)으로서 프로세서 다이/칩이 있는 공통 기판 상에 집적된다. 일 실시예에서, 메모리(120)의 하나 이상의 메모리 리소스들은 프로세서(110) 및/또는 메모리 제어기(130)가 있는 SoC에 집적될 수 있다. 메모리 제어기(130)는 메모리 리소스들에 대한 액세스를 관리하는 것과 관련하여 메모리(120)의 구성 및 상태를 관리한다. 메모리 제어기(130)는 메모리(120)의 대역폭 이용을 최대화할 것으로 예상되는 방식으로 명령들을 생성하고 데이터 리소스들에 대한 액세스를 관리하도록 구성될 수 있다.
일 실시예에서, 메모리 제어기(130)는 시스템(102)이 다수의 채널들(140) 사이에서 캐시 라인들을 분배하는 스케일러블 메모리 버퍼 또는 다른 메모리 구성으로서 메모리(120)를 관리한다. 예를 들어, 메모리(120)는 2개의 채널들(140-0 및 140-1)을 갖는 것으로 도시된다. 설명된 기술들은 더 많은 채널들(140)에 걸쳐 적용될 수 있다는 점이 이해될 것이다. 일 실시예에서, 메모리 제어기(130)는, 채널(140-0)의 DIMM(dual inline memory module)(142-0) 상에 캐시 라인의 절반을 그리고 채널(140-1)의 DIMM(140-1) 상에 캐시 라인의 나머지 절반을 위치시키는 것에 의해 개별 채널들(140) 사이에서 캐시 라인들을 분배한다. 더 많은 채널들의 사용은, 다수 채널들 사이에서 캐시 라인들의 분리를 구현하는 로직이 수정될 필요가 있기는 하지만, 동일한 혜택들을 제공할 수 있다. 채널들(140)에 걸쳐 락스텝 모드로 메모리 채널들을 실행하는 것은 DDDC(dual device data correction)를 적용할 수 있다는 이점을 갖는다. 락스텝 모드는 락스텝 파트너십이 설정되고 락스텝 파트너들이 에러 정정 데이터를 공유하는 동작의 상태를 지칭한다. 각각의 채널(140)은 하나 이상의 DIMM들(142)을 포함한다. 각각의 DIMM은 다수의 메모리 디바이스들(144)을 포함한다. 일 실시예에서, 각각의 메모리 디바이스(144)는 DRAM(dynamic random access memory) 칩 또는 디바이스이다. 더 단순한 시스템 구성들로, 메모리 디바이스들(126)을 채널들(140)로 분리하는 것에 의해, 메모리 디바이스들(126)을 DIMM들(142)로 추가로 분리할 필요없이, 유사한 혜택들이 달성될 수 있다는 점이 이해될 것이다.
일 예시적인 구성에서, 시스템(102)은 2개의 채널들(140)을 포함하며, 본 예의 목적상 각각의 채널은, DIMM 당 16개의 메모리 디바이스들(126)이 있고, CRC(Cyclic Redundancy check)를 위해 그리고 패리티를 위해 각각 하나의 메모리 디바이스(126)가 더 있는 하나의 DIMM(142)을 갖는다. 하나의 메모리 디바이스(126)가 실패하면, 그 데이터는 SDDC(single device data correction)으로 재구성될 수 있다. DDDC에 대해, 시스템(102)은, 메모리 제어기(130)를 통해, DIMM들의 쌍(142) 당 4개의 메모리 디바이스들(126)를 사용하여, 2개의 DIMM들(142)로부터 2개의 메모리 디바이스들(126)을 조합할 수 있다. 이러한 기술은 32개의 "데이터" 디바이스들, CRC(cyclic redundancy checking)를 위한 2개의 디바이스들, 패리티를 위한 하나의 디바이스, 및 하나의 스페어 디바이스를 제공한다. 메모리 디바이스들(126) 중 하나가 실패하면, 스페어 디바이스는 실패 디바이스를 대체할 수 있다. 하나의 메모리 디바이스(126)의 실패 후, 통상적인 SDDC가 이용될 수 있다. 따라서, DDDC는 DIMM들(142) 상의 2개의 순차적 DRAM 실패들로부터의 복구 뿐만 아니라 DIMM(142) 상의 후속 단일 비트 소프트 에러로부터의 복구를 허용한다.
시스템(102)은 하드 에러들 또는 하드 실패들을 관리하는 ADDDC(adaptive double device data correction)를 구현할 수 있다. ADDDC는 메모리 디바이스들(126)에 대한 에러 정정을 제공하는 락스텝을 제공한다. ADDDC는 하드 실패를 만나면 락스텝을 사용하여 스페어 디바이스를 위한 공간을 잘라낼 수 있다. 시스템(102)은 락스텝 랭크/뱅크에서의 제1 메모리 디바이스 실패를 스페어 디바이스로 대체할 수 있다. 메모리(120)의 랭크 및 뱅크 아키텍처에 관한 더 많은 상세사항들은 도 1b의 시스템(104)의 것에 따르는 것일 수 있다. ADDDC에 의해, 락스텝 랭크/뱅크 내의 제2 실패가 통상적으로 서비스 이벤트를 트리거할 것이다. 따라서, 통상적으로 동일한 영역 내의 제2 실패는 서비스 호출을 트리거할 것이다. 일 실시예에서, 락스텝 구성을 동적으로 변경하는 능력에 의해, 일반적으로 락스텝 파트너십에서의 제2 실패는 2개의 실패들이 락스텝 파트너십의 개별 절반들에 존재하면 서비스 호출을 초래하지 않는다.
일 실시예에서, 메모리 제어기(130)는 에러 응답을 관리하는 에러 로직(132)을 포함하며, 락스텝 구성들을 포함한다. 일 실시예에서, 로직(132)은 락스텝 파트너십들을 동적으로 변경할 수 있다. 보다 구체적으로, 로직(132)은 한 쌍의 메모리 리소스들에 걸쳐 에러 정정을 확산시키도록 메모리 제어기가 락스텝 파트너십들을 초기에 설정하거나 생성할 수 있게 할 수 있으며, 다음으로 락스텝 파트너십에서의 추가적인 에러의 검출시 락스텝 파트너십을 취소하거나 반전시킬 수 있다. 락스텝 파트너십을 반전시킨 후, 에러 로직(132)을 통해 메모리 제어기(130)는 서비스 호출 이벤트를 생성하는 것을 막는 추가적인 에러에 응답하여 하나 이상의 새로운 락스텝 파트너십들을 생성하거나 설정할 수 있다. 락스텝 파트너십을 동적으로 변경하고 하나 이상의 새로운 락스텝 파트너십들을 설정하는 것은 적어도 하나 이상의 추가적인 하드 에러에 대한 에러 정정을 취급하도록 ADDDC의 기능을 확장시킬 수 있다.
도 1b는 메모리 구조 및 락스텝 로직을 도시하는 도 1a의 시스템의 실시예의 블록도이다. 시스템(104)은 도 1b의 시스템(102)의 일 실시예다. 프로세서(110)는 간략화의 목적으로 생략되지만, 처리 리소스들이 메모리(120)에 대한 데이터 액세스 요청들을 생성한다는 점이 이해될 것이다. 메모리(120)는 메모리 리소스들의 구성을 보다 상세히 보여주는 것으로 도시된다. 하나 이상의 메모리 디바이스들(126)이 랭크(128)에서 그룹화된다. 일 실시예에서, 시스템(102)의 DIMM(142)은 1개 또는 2개의 랭크들(128)을 포함할 수 있다. 일 실시예에서, 랭크들(128)은 물리적 보드들 또는 기판들 위에 메모리 디바이스들을 포함할 수 있다. 각각의 메모리 디바이스(126)는 다수의 뱅크들(124)을 포함하며, 이는 로우들(122) 또는 캐시 라인들의 어드레스 지정가능한 그룹이다. 일 실시예에서, 로우(122)는 다수의 캐시 라인들을 포함한다. 일 실시예에서, 각각의 로우(122)는 캐시 라인들의 페이지를 포함한다. 각각의 뱅크(124)는 다수의 로우들(122)을 포함할 수 있다.
ADDDC의 구현을 다시 참조하면, 시스템(104) (및 도 1a의 시스템(102))은 락스텝 파트너들을 동적으로 변경하는 것에 의해 향상된 ADDDC를 제공할 수 있다. 락스텝 파트너들을 동적으로 변경하는 것에 의해, 메모리 제어기(130)를 통해 시스템(104)은 통상적으로 서비스 호출을 요구하는 많은 환경들에서의 서비스 호출들을 방지할 수 있다. 따라서, ADDDC는 락스텝 쌍에서의 추가적인 하드 실패를 견뎌낼 수 있는 능력을 제공하는 것에 의한 상당한 여유분만큼 서비스 속도를 더욱 향상시킬 수 있다. 락스텝 파트너들은 뱅크들(124) 또는 랭크들(128)의 쌍 또는 락스텝으로 동작하는 다른 메모리 부분들을 지칭한다. 뱅크들(124) 및/또는 랭크들(128)은 메모리(120)의 DIMM들 및/또는 채널들을 거쳐 락스텝 관계들로 파트너가 될 수 있다는 점이 이해될 것이다. 일 실시예에서, 뱅크들 또는 랭크들 이외의 다른 세분화의 레벨들이 락스텝 동작에 대해 이용될 수 있다. 따라서, 뱅크 또는 랭크 레벨 세분화에 관한 설명들은 예시적인 것으로 이해되어야 하고, 제한적인 것은 아니다.
대부분의 RAS 향상들은 관련된 용량 또는 성능 비용을 갖는다. 그러나, 락스텝 파트너들을 동적으로 변경하는 것은 설계, 성능, 또는 용량 비용없이 기존 ADDDC 구현들과 함께 동작하고 이를 현저하게 향상시킬 수 있다. 따라서, 락스텝 파트너들을 동적으로 변경하는 것은 컴포넌트들이 서버 섀시에 탑재되는 블레이드들인 서버 시스템들 및/또는 독립형 서버들과 같은 서버 환경들에서 ADDDC에 대해 이용될 수 있다. 추가적으로, 락스텝 파트너들을 변경하는 것은 설계 업데이트들에 의해 레거시 DDDC에 적용될 수 있다.
통상적인 ADDDC 구현들은 락스텝 영역 당 2개까지의 순차적인 DRAM 디바이스 실패들에 매핑하는데 가상 락스텝을 적용한다는 점이 이해될 것이다. 통상적인 ADDDC 구현에서, 메모리(120)는 제1 디바이스 실패까지 비-락스텝 (non-lockstep) 구성으로 시작될 것이다. 제1 디바이스 실패 후, 메모리 제어기(130)는 실패 영역을 가상 락스텝으로 변환하는데 스페어링 엔진(구체적으로 도시되지는 않지만, 에러 관리자(134)의 일부로 고려될 수 있음)을 적용할 수 있다. 가상 락스텝에서, 캐시 라인은 2개의 메모리 위치들에 걸쳐 저장된다. 일 실시예에서, 이러한 2개의 메모리 위치는 주 위치와 버디 위치라고 지칭될 수 있다. 이러한 용어가 본 명세서에서 사용될 것이지만, 락스텝 파트너들을 변경하는 기술들에 영향을 주지 않으면서 다른 용어가 사용될 수 있다는 점이 이해될 것이다. 락스텝 파트너십에 의해 커버되는 영역에서의 제2 순차적 실패는 ADDDC+1 모드로 이동하는 것에 의해 매핑될 수 있다. 통상적인 ADDDC에 의해, 제2 순차적 실패는 서비스 호출이 실패 메모리를 교체할 필요성을 트리거한다.
본 명세서에 설명되는 동적 락스텝 파트너십 변경들을 이용하는 메모리 서브시스템들은 락스텝 랭크/뱅크에 영향을 미치는 제2 실패들의 대략 50%를 견뎌낼 수 있었다는 점이 관찰되었다. 락스텝 쌍에서의 제2 실패 이벤트를 견뎌낼 수 있는 능력을 제공하는 것에 의해, 메모리 서브시스템에 대한 RAS가 현저히 향상된다. 메모리 서브시스템에 대해 향상된 RAS는 서비스 비용들을 현저히 감소시킬 수 있다. 통상적인 ADDDC는 대규모 구성들에 대해 서비스 속도를 10배 향상시킬 수 있다는 점이 관찰되었다. 대규모 구성들은 많은 수의 구성 파라미터들을 가질 것이고, 따라서 정확한 수의 서비스 속도 및 서비스 속도 향상들은 그 구체적인 구성에 기초하여 각 시스템마다 다를 것이라는 점이 이해될 것이다. 락스텝 파트너십들을 동적으로 변경하는 것의 사용은 종종 시스템이 추가적인 하드 실패(예를 들어, 대략 50%의 시간)를 견뎌내게 할 수 있다. 따라서, 락스텝 파트너들을 동적으로 변경하는 것은 5배의 추가의 향상을 제공할 수 있다. 추정치들은 대략적인 것이며, 메모리 구성에 기초하여 광범위한 변동을 가질 수 있다.
일 실시예에서, 메모리 제어기(130)는 에러 관리자(134)를 포함하며, 이는 도 1a의 시스템(102)의 에러 로직(132)의 일부일 수 있다. 일 실시예에서, 메모리 제어기(130)는 에러 관리자(134)의 일부로서 및/또는 에러 로직(132)의 일부로서 락스텝 매핑(136)을 또한 포함한다. 일 실시예에서, 락스텝 매핑(136)이 에러 관리자(134)의 일부이지만, 이들이 반드시 조합되는 것은 아니다. 에러 관리자(134)는 메모리 제어기(130)가 에러들을 검출하고 에러에 대한 에러 정정을 취급하는데 적용할 ADDDC 상태를 결정하게 한다. 상이한 ADDDC 상태들은 아래의 도 2 내지 도 9i를 참조하여 설명된다. 락스텝 매핑(136)은 메모리의 어느 부분들이 락스텝 파트너들로서 현재 관련되거나 설정되는지의 매핑을 제공한다. 에러 관리자(134)는 알려진 하드 에러들을 관리하기에 에러 정정의 현재의 레벨 또는 현재의 락스텝 매핑(136)이 충분한지 결정하는 결정 로직을 포함한다. 에러 관리자(134)는 기존의 락스텝 파트너십에서 발생할 수 있는 추가적인 에러들에 응답하도록 락스텝 파트너십들을 언제 그리고 어떻게 변경할지 결정하는 결정 로직을 포함한다.
일 실시예에서, 에러 관리자(134)는 에러 정정을 취급하는데 가상 락스텝 파트너들을 사용하는 ADDDC의 구현을 적용한다. 일 실시예에서, 에러 관리자(134)는 가상 락스텝 파트너들이 아닌 락스텝 파트너들이 있는 에러 정정을 적용한다. 어느 경우에나, 에러 관리자(134)는 락스텝 파트너십을 반전시키고 새로운 락스텝 파트너십들을 수립하는 로직을 포함한다. 에러 관리자(134)에 대해 및/또는 본 명세서에 설명되는 다른 컴포넌트들에 대해 언급되는 "로직"은 하드웨어 및/또는 소프트웨어(펌웨어를 포함함) 로직을 지칭할 수 있다는 점이 이해될 것이다. 이러한 로직은 설명된 것을 달성하는 동작들을 수행하도록 엘리먼트를 구성한다.
일 실시예에서, 에러 관리자(136)는 락스텝 매핑(136)에서의 락스텝 파트너들의 구성을 동적으로 변경할 수 있다. 통상적인 락스텝 시스템들에서, 파트너십들은 일단 설정되면 고정된다. 따라서, 락스텝 파트너십을 설정한 후 발생하는 에러들은 실패 부분들을 대체하는 서비스 호출을 통상적으로 요구한다. 본 명세서에 설명되는 바와 같이, 락스텝 파트너십은 취소되거나 반전될 수 있고, 다음으로 새로운 락스텝 파트너십이 설정될 수 있다. 예를 들어, 에러 관리자(134)를 통해, 메모리 제어기(130)는 락스텝 파트너십들을 설정하는 및 설정해제하는 순방향 및 역방향 스페어링 동작들 모두를 수행할 수 있다.
스페어링 로직이 있는 메모리 제어기들은 통상적으로 순방향으로 스페어할 수 있고, 통상적으로 단일 고정 세분화로 순방향 스페어링을 수행한다.
역방향 스페어링에 의해, 메모리 제어기들은, 비트, 디바이스, 캐시 라인, 로우, 컬럼, 뱅크, 서브-랭크, 랭크, 및 DIMM(dual inline memory module)과 같이 다수의 세분화들로 메모리 스페어링을 할 수 있다. 역방향 스페어링은 메모리 제어기들 이전에 수행된 스페어링 동작을 반전시키거나 취소하게 하며, 이는 락스텝 파트너십들의 변경 및/또는 실패 상태들의 세분화들의 변경을 허용할 수 있다. 역방향 스페어링은, N+1 실패 상태로부터 N 실패 상태로 이동시키는 것과 같이, 실패 상태를 뒤로 이동시키는 것을 지칭한다.
본 명세서에 사용되는 바와 같이, "순방향 스페어링"은, 메모리의 실패 영역으로부터 데이터를 물리적으로 이동시키고 그것을 새로운 위치에 저장하는 것을 지칭할 수 있으며, 그 데이터에 대한 후속 액세스들은 실패 위치가 아니라 새로운 위치로부터 검색될 것이다. "역방향 스페어링"은 새로운 위치로부터 본래의 실패 위치로 데이터를 물리적으로 이동시키는 것을 지칭할 수 있다. 통상적으로, 역방향 스페어링은, 동일한 또는 상이한 세분화로, 다른 부분으로의 순차적 순방향 스페어링의 의도로 행해질 것이다. 메모리 제어기(130)는 역방향 스페어링과 후속 순방향 스페어링 동작들 사이의 중간 에러들을 정정하는데 ECC(error correction coding) 기술들을 사용할 수 있다.
메모리(120)는 캐시 라인, 컬럼, 로우, 뱅크, 서브-랭크, 랭크, DIMM, 및 채널의 어드레스 지정가능한 크기의 영역들이 최소인 것에서 최대인 것까지인 아키텍처를 가질 수 있다는 점이 이해될 것이다. 각각의 메모리 실패는 1) 영향을 받은 특정 영역 또는 섹션 또는 부분; 및, 2) 영향을 받은 폭(비트들의 수)을 갖는 것으로서 생각될 수 있다. 메모리 디바이스들(126)은 수신된 명령 어드레스를 메모리와의 물리적 위치로 변환하는 어드레스 디코더들 또는 디코딩 로직을 포함한다.
위에 언급된 바와 같이, 일 실시예에서, 에러 관리자(134)는 순방향 및 역방향 모두로 메모리 스페어링 동작을 수행하도록 구성되는 메모리 스페어링 로직을 포함할 수 있다. 예를 들어, 메모리 스페어링 로직은, 뱅크 레벨과 같은, 세분화의 제1 레벨로 검출되는 메모리 에러에 응답하여, 실패 상태를 N으로부터 N+1로 이동시키는 순방향 스페어링 동작을 초기에 수행할 수 있다. 에러 관리자(134)가 다른 부분에서(예를 들어, 세분화의 더 높은 레벨로 및/또는 락스텝 파트너십의 다른 부분에서) 실패 조건을 검출하면, 이것은 실패 레벨을 N+1로부터 N으로 다시 이동시키는 역방향 스페어링 동작을 수행할 수 있고, 다음으로 상이한 세분화에 의해 및/또는 상이한 락스텝 파트너십에 의해 실패 레벨 또는 에러 레벨을 N으로부터 N+1로 다시 이동시키는 순방향 스페어링을 수행할 수 있다.
메모리 디바이스들에 대한 지칭은 상이한 메모리 타입들에 적용될 수 있다. 메모리 디바이스들은 일반적으로 휘발성 메모리 기술들을 지칭한다. 휘발성 메모리는 디바이스에 대해 전력이 중단되면 그것의 상태(및 따라서 그 상에 저장되는 데이터)가 불확정적인 메모리이다. 비휘발성 메모리는 디바이스에 대한 전력이 중단되더라도 그것의 상태가 확정적인 메모리를 지칭한다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 일 예는 DRAM(dynamic random access memory), 또는 SDRAM(synchronous DRAM)과 같은 일부 변종을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(dual data rate version 3, original release by JEDEC(Joint Electronic Device Engineering Council) on June 27, 2007, currently on release 21), DDR4(DDR version 4, initial specification published in September 2012 by JEDEC), LPDDR3(low power DDR version 3, JESD209-3B, Aug 2013 by JEDEC), LPDDR4(LOW POWER DOUBLE DATA RATE (LPDDR) version 4, JESD209-4, originally published by JEDEC in August 2014), WI02(Wide I/O 2 (Widel02), JESD229-2, originally published by JEDEC in August 2014), HBM(HIGH BANDWIDTH MEMORY DRAM, JESD235, originally published by JEDEC in October 2013), DDR5(DDR version 5, currently in discussion by JEDEC), LPDDR5(currently in discussion by JEDEC), WI03(Wide I/O 3, currently in discussion by JEDEC), HBM2 (HBM version 2), currently in discussion by JEDEC), 및/또는 다른 것들과 같은 다수의 메모리 기술들, 및 이러한 사양들의 파생물들 또는 확장물에 기초하는 기술들과 호환가능할 수 있다.
휘발성 메모리에 대해 추가적으로 또는 대안적으로, 일 실시예에서, 메모리 디바이스들에 대한 지칭은 디바이스에 대해 전력이 중단되더라도 그 상태가 확정적인 비휘발성 메모리 디바이스를 지칭할 수 있다. 일 실시예에서, 비휘발성 메모리 디바이스는 NAND 또는 NOR 기술들과 같은 블록 어드레스 지정가능한 메모리 디바이스이다. 따라서, 메모리 디바이스는, 3차원 교차점 메모리 디바이스, 또는 다른 바이트 어드레스 지정가능한 비휘발성 메모리 디바이스와 같은, 차세대 비휘발성 디바이스들을 또한 포함할 수 있다. 일 실시예에서, 메모리 디바이스는 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 싱글 또는 멀티-레벨 PCM(Phase Change Memory), 저항성 메모리, 나노와이어 메모리, FeTRAM(ferroelectric transistor random access memory), 멤리스터 기술을 포함하는 MRAM(magnetoresistive random access memory), 또는 STT(spin transfer torque)-MRAM, 또는 위의 것들 중 임의의 것의 조합, 또는 다른 메모리일 수 있거나, 이들을 포함할 수 있다.
도 2는 동적 락스텝 관리가 구현되는 시스템에서의 ADDDC(adaptive double device data correction) 구현을 위한 상태 머신의 실시예의 블록도이다. 상태도(200)는 임의의 수의 가능한 상태 흐름들의 단지 일 예라는 점이 이해될 것이다. 다이어그램(200)에서의 라벨들로 표현되는 예시적 상태들은 도 4a 내지 도 9i에 도시된다.
일 실시예에서, 상태 CB1(뱅크 실패의 경우 1)에서 시작하여, AB1(뱅크 실패 CB1에 대한 액션 1)으로 진행한다. AB1으로부터, 몇몇 추가적인 실패 시나리오들이 가능하다. 보다 단순한 경우들로 시작하여, 상태는 타입 CB4의 후속 에러에 대해 AB1으로부터 CB4(뱅크 실패의 경우 4)로 진행할 수 있고, 다음으로 AB4(뱅크 실패 CB4의 경우 액션 4)로 진행할 수 있다. 일단 AB4가 수행되면, 후속 실패는 서비스 호출이 초래할 것이다. 각각의 경우에서, 하나의 상태로부터 다른 상태로의 이동은 식별된 하드 실패들을 경험하는 메모리 디바이스와 관련된 메모리 제어기에 의해 수행될 것이라는 점이 이해될 것이다. 상태는 타입 CB5의 후속 에러에 대해 AB1로부터 CB5(뱅크 실패의 경우 5)로 대안적으로 진행할 수 있다. 메모리 제어기는 CB5에 응답하여 AB5(뱅크 실패 CB5에 대한 액션 5) 및 AB6(뱅크 실패 CB5에 대한 액션 5)로서 식별되는 2개의 액션들 중 하나를 수행할 수 있다. AB5 또는 AB6이 수행되면, 후속 실패는 서비스 호출을 초래할 것이다.
상태는 타입 CB3의 후속 에러에 대해 AB1으로부터 CB3(뱅크 실패의 경우 3)으로 대안적으로 진행할 수 있다. 메모리 제어기는 에러 정정 AB3(뱅크 실패 CB3에 대한 액션 3)을 수행할 수 있다. AB3 상태에서의 후속 에러는 CB7(뱅크 실패의 경우 7)을 초래할 수 있고, 이에 응답하여 메모리 제어기는 AB7(뱅크 실패 CB7에 대한 액션 7)의 에러 정정 액션들을 수행할 수 있다. 상태 AB7로부터, 후속 에러는, 에러 타입에 의존하여, 서비스 호출을 초래할 수 있거나, 후속 에러 상태 CB8(뱅크 실패의 경우 8)을 초래할 수 있다. 상태 CB8에 응답하여, 메모리 제어기는 상태 AB8(뱅크 실패 CB8에 대한 액션 8)의 에러 정정을 수행할 수 있다. 상태 AB8 이후, 후속 실패는 서비스 호출을 초래할 것이다.
상태는 타입 CB2의 후속 에러에 대해 AB1으로부터 CB2(뱅크 실패의 경우 2)로 대안적으로 진행할 수 있다. 메모리 제어기는 2개의 상이한 에러 정정 액션, AB2(뱅크 실패 CB2에 대한 액션 2) 또는 AR1(랭크 에러에 대한 액션 1) 중 하나를 수행할 수 있다. 타입 CB2의 후속 에러에 대해 상태가 뱅크 실패로부터 랭크 실패로 변경될 수 있다는 점이 관찰될 것이다. 다이어그램(200)에 도시되는 바와 같이, 메모리 제어기는 타입 CR1의 초기 랭크 에러(랭크 실패의 경우 1)의 결과로서 상태 AR1에 대안적으로 도달할 수 있다.
상태 AB2로 돌아가서, 후속 에러는, 에러 타입에 의존하여, 2개의 후속 에러 상태들 중 하나를 초래할 수 있다. 따라서, AB2로부터 상태는 CB10(뱅크 실패의 경우 10)으로 이동할 수 있으며, 이에 대해 메모리 제어기는 위에 언급된 AR1의 에러 정정을 수행할 수 있다. 대안적으로, 상태는 AB2로부터 CB6(뱅크 실패의 경우 6)으로 이동할 수 있다. 메모리 제어기는 상태 CB6에 응답하여 AR2(랭크 실패에 대한 액션 2)의 에러 정정을 수행할 수 있다. 다이어그램(200)에 도시되는 바와 같이, 상태 AR1에 후속하는 실패에 대해 4개의 잠재적인 에러 상태들이 존재한다. 이러한 실패 상태들 중 2개는 CR2(랭크 실패의 경우 2)와 CB11(뱅크 실패의 경우 11)이며, 이에 응답하여 메모리 제어기는 위에서 언급된 상태 AR2의 에러 정정을 수행할 수 있다.
CR2 또는 CB11로 이동하는 것에 대안적으로, AR1에 후속하는 에러는, 에러에 의존하여, CB9(뱅크 실패의 경우 9) 또는 CR3(랭크 실패의 경우 3)로 상태가 이동하는 것을 초래할 수 있다. 에러가 상태 CR3를 초래하면, 메모리 제어기는 AR3(랭크 실패에 대한 액션 3) 또는 AR4(랭크 실패에 대한 액션 4)의 에러 정정을 수행할 수 있다. 상태가 AR3으로 이동하면, 후속 에러는 서비스 호출을 초래할 것이다. 상태 CB9에 응답하여, 메모리 제어기는 AR3 또는 AR4로 이동할 수 있거나, AB9(뱅크 실패 CB9에 대한 액션 9)의 에러 정정을 수행할 수 있다.
도 3은 도 4a 내지 도 9i에 대한 범례이며, 이들은 도 2에서 식별되는 상태들의 논리 표현들을 도시한다. 표 300은 메모리의 정상 영역에 대해 블랭크 박스(음영 또는 크로스-해칭 없음)를 도시한다. 메모리의 이러한 섹션은 어떠한 실패도 경험하지 않고, 락스텝 파트너십의 일부가 아니다. 가장 어두운 음영의 레벨(거의 흑색)은 새로운 실패를 보여준다. 가장 밝은 음영의 레벨(가장 밝은 회색)은 ADDDC 영역 0의 상태를 나타낸다. 따라서, 가장 밝은 회색은 제1 하드 실패에 대한 ADDDC 상태의 주 영역과 버디 영역을 도시한다.
다음 회색의 레벨은 ADDDC 영역 1의 상태를 나타낸다. ADDDC 영역 1은 메모리가 이미 실패 상태 ADDDC에 있을 때 후속 실패에 대해 파트너가 되는 주 영역과 버디 영역을 지칭한다. 다음 2개의 더 어두운 음영의 레벨들은, 각각, ADDDC+1 영역 0 및 ADDDC+1 영역 1을 나타낸다. 따라서, 이들은, 각각, 후속 에러들에 대한 상승된 ADDDC 상태에 대한 주 영역과 버디 영역을 나타낸다. 단일-라인 크로스해치는 영역에서의 제1 실패(실패 0)로 선언되는 메모리의 부분을 나타낸다. 이중-라인 크로스해치는 그 영역에서의 제2 실패(실패 1)로 선언되는 메모리의 부분을 나타낸다.
도 4a는 상태 CB1로서 표현되는 초기 뱅크 실패의 논리 표현이다. 표현되는 상태들 각각은 18개의 메모리 디바이스(예를 들어, DRAM들)를 표시하는 D[17:0], 및 디바이스 당 16개의 뱅크들을 표시하는 B[15:0]을 보여준다. 논리 표현의 목적으로, 뱅크 실패가 예들에서 고려되는 가장 미세한 세분화이지만, 이러한 예들에서 설명되는 동일한 기술들을 따르는 특정 구현들에서 다른 실패 세분화가 구성될 수 있다. 따라서, 다이어그램들은 디바이스 당 16개의 뱅크들을 갖는 18개의 디바이스들이 각각 있는 랭크들을 나타내지만, 이러한 예들은 비-제한적이다. 따라서, 상이한 구성들이 가능하다. 락스텝 파트너십들 부분들에 사용할 주 랭크와 버디 랭크의 예로서 2개의 랭크들(랭크 A와 랭크 B)이 보여진다. CB1은 랭크 A의 디바이스 0의 뱅크 0에서의 초기 실패를 보여준다.
도 4b는 초기 뱅크 실패에 응답하여 영역 0에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현으로, 상태 AB1으로서 표현된다. 메모리 제어기는 랭크 A(주 영역)의 뱅크 0에 대한 버디 영역으로서 랭크 B의 뱅크 0을 생성함으로써 상태 AB1을 생성한다. 락스텝 파트너십에 의해, 메모리 서브시스템은 제1 ADDDC 상태에 있다.
도 5a는 상이한 메모리 디바이스에서의 상이한 뱅크 실패의 논리 표현이며, 상태 CB3으로서 표현된다. 상태 CB3은 시스템이 이미 ADDDC 상태에 있을 때 후속 뱅크 실패를 도시한다. 따라서, 랭크 A의 디바이스 0의 뱅크 0은 실패 0으로서 보여지고, 랭크의 디바이스 1의 뱅크 1은 현재 검출되는 에러로 보여진다. 따라서, CB3의 에러는 동일한 (주) 랭크에서 상이한 디바이스에서의 상이한 뱅크이다.
도 5b는 상이한 메모리 디바이스에서 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이며, 상태 AB3으로서 표현된다. 상태 AB3에서, 메모리 제어기는 뱅크 0에서의 실패 0 및 뱅크 1에서의 실패 1이 있는 ADDDC 상태를 생성하며, 이들 모두는 에러 정정의 목적으로 랭크 A와 버디 랭크 B 사이에 공유된다. 이러한 에러 부분들에 대한 판독들은 순방향 스페어링에 관하여 위에 설명된 에러 정정 기술들에 의해 취급될 수 있다.
도 5c는 영역 0 및 영역 1에서의 실패들이 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이며, 상태 CB7로서 표현된다. 상태 CB7에서, 후속 에러는 랭크 A의 디바이스 2의 뱅크 0에서 발생한다. 뱅크 0은 이미 ADDDC에 의해 에러 정정의 대상이기 때문에, 제2 에러는 알려진 에러 정정 기술들에 의해 취급될 수 있는 대부분의 에러들이다. 후속 에러는 주 랭크에서의 동일한 뱅크, 상이한 디바이스 에러이다.
도 5d는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이며, 상태 AB7로서 표현된다. 상태 AB7에서, 메모리 제어기는 뱅크 0의 상태를 뱅크 0에서의 실패 0 및 실패 1이 있는 ADDDC+1로 상승시킨다. 후속 실패들은 취급될 수 없고, 따라서 서비스 호출이 생성될 수 있다.
도 5e는 추가적인 영역 0 실패가 있는 ADDDC+1 상태에 있을 때 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패의 논리 표현이며, 상태 CB8로서 표현된다. 대신에 동일한 뱅크 1, 상이한 디바이스 3에서의 에러와 같이 후속 실패가 뱅크 1에서의 실패 1이면, 다른 에러 정정 상태가 사용될 수 있다.
도 5f는 상이한 메모리 디바이스에서의 추가적인 동일한 뱅크 실패에 응답하여 영역 0 및 영역 1에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이며, AB8로서 표현된다. AB8에서는 뱅크 1의 상태를 ADDDC+1로 상승시킨다. ADDDC+1에서의 뱅크 0과 ADDDC+1에서의 뱅크 1 모두에 의해, 후속 실패가 취급될 수 없고, 따라서 서비스 호출이 생성될 수 있다.
도 6a는 영역 0에서의 실패가 있는 ADDDC 상태에 있을 때 상이한 메모리 디바이스에서의 동일한 뱅크 실패의 논리 표현이며, 상태 CB4로서 표현된다. 상태 CB4에서, 뱅크 0은 랭크 A의 디바이스 0에서의 실패 0을 갖고, 상이한 디바이스 1의 동일한 뱅크 0에서 후속 실패가 검출된다.
도 6b는 상이한 메모리 디바이스에서의 동일한 뱅크 실패에 응답하여 영역 0에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이며, AB4로서 표현된다. 메모리 제어기는 뱅크 0을 ADDDC+1로 상승시키고, 보이는 것은 2개의 실패 영역들, 실패 0과 실패 1을 갖는다. 동일한 뱅크 0에서의 후속 에러는 취급될 수 없을 것이고, 따라서 메모리 제어기는 서비스 호출을 발행할 수 있다. 상이한 뱅크에서의 후속 에러는 추가적인 뱅크를 ADDDC로 상승시킬 수 있다.
도 7a는 ADDDC 상태에 있을 때 버디 영역에서의 동일한 뱅크 실패의 논리 표현이며, 상태 CB5로서 표현된다. 상태 CB5에는, 이미 에러가 존재한다. CB5에서의 후속 에러는 랭크 B의 디바이스 0에서의 동일한 뱅크 0이다. 따라서, 랭크 A와 B는 모두 뱅크 0, 디바이스 0에서의 하드 에러들을 갖는다.
도 7b는 주 영역 및 버디 영역 모두에서 동일한 뱅크에서의 실패들이 있는 ADDDC+1 상태로 상승하는 락스텝 액션의 논리 표현이며, AB5로서 표현된다. 상태 AB5에서, 메모리 제어기는 락스텝 파트너십의 대상인 뱅크에서의 2개의 에러들로 인해 뱅크 0의 상태를 ADDDC로부터 ADDDC+1로 상승시킨다.
도 7c는 버디 영역들이 공통 랭크들 내에 매핑되는 ADDDC 상태로 유지하기 위해 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이며, 상태 AB6으로서 표현된다. 상태 AB5에 대해 대안적으로, 일 실시예에서, 상태 CB5에서 검출되는 후속 에러에 응답하여, 메모리 제어기는 뱅크 0, 랭크 A 및 뱅크 0, 랭크 B 사이의 락스텝 파트너십을 반전시키고, 락스텝 파트너십들을 재할당한다. 보다 구체적으로, 일 실시예에서, 메모리 제어기는 랭크 A의 뱅크 15를 랭크 A의 뱅크 0에 대한 버디 부분 또는 버디 영역으로 만들고, 유사하게 랭크 B의 뱅크 15를 랭크 B의 뱅크 0에 대한 뱅크 부분 또는 버디 영역으로 만들 수 있다. 뱅크 15는 일 예이고, 다른 뱅크가 선택될 수 있다. 동일한 뱅크가 반드시 랭크들 각각에서 선택될 필요는 없다. 락스텝 파트너십을 재할당한 후, 상태 AB6은 단일 에러가 있는 ADDDC에서의 랭크 A의 뱅크들 0 및 15, 및 단일 에러가 있는 ADDDC에서의 랭크 B의 뱅크들 0 및 15를 초래하며 ADDDC+1에 있는 양쪽 랭크들에서의 뱅크 0와 대조적이다. 따라서, 락스텝 파트너십을 동적으로 변경하는 것은 ADDDC 레벨을 감소시킬 수 있고, 시스템이 동일한 락스텝 파트너십들을 유지하는 것을 넘어 추가 후속 에러를 지속시키는 것을 허용할 수 있다.
도 8a는 ADDDC 상태에 있을 때 동일한 디바이스, 상이한 뱅크 실패의 논리 표현이며, 상태 CB2로서 표현된다. 상태 CB2에서, 랭크 A의 디바이스 0의 뱅크 0은 이미 실패에 있고, 뱅크 0은 랭크들 A 및 B에 걸쳐 상태 ADDDC에 있다. 검출되는 후속 실패는 디바이스 0의 뱅크 1에서의 상이한 뱅크, 동일한 디바이스 실패이다.
도 8b는 동일한 디바이스, 추가적인 뱅크 실패에 응답하여 영역 1에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이며, 상태 AB2로서 표현된다. 상태 AB2에서, 메모리 제어기는 뱅크 1을 ADDDC로 상승시킬 수 있고, 뱅크 1은 주 랭크 A 및 버디 랭크 B에서 공유된다.
도 8c는 영역 0 및 영역 1의 동일한 뱅크에서 실패들을 갖는 ADDDC 상태에 있을 때 상이한 디바이스, 상이한 뱅크 실패의 논리 표현이며, 상태 CB6으로서 표현된다. CB6에서, 검출된 후속 에러는 디바이스 1의 뱅크 2에서의 에러가 있는 상이한 뱅크, 상이한 디바이스 에러이다. 이러한 에러는 서비스 호출을 초래할 수 있으며, 뱅크 0 및 뱅크 1이 이미 ADDDC에 있기 때문이다. 일 실시예에서, 메모리 제어기는 뱅크 1의 랭크 A와 랭크 B 사이의 락스텝 파트너십 뿐만 아니라 뱅크 0의 랭크 A와 랭크 B 사이의 락스텝 파트너십을 반전시킬 수 있다. 메모리 제어기는 후속하여 디바이스 0의 랭크 A와 랭크 B 사이의 락스텝 파트너십 및 디바이스 1의 랭크 A와 랭크 B 사이의 락스텝 파트너십을 생성할 수 있다. 이러한 파트너십들은 양자 모두 ADDDC에 있을 수 있다. 이러한 액션은 도시되지 않지만, 락스텝 파트너십들을 반전시키고 락스텝의 세분화를 변경하는 것에 의해 가능하다.
도 8d는 영역 0 및 영역 1의 동일한 뱅크에서의 실패들을 갖는 ADDDC 상태에 있을 때 동일한 디바이스, 상이한 뱅크 실패의 논리 표현이며, 상태 CB10로서 표현된다. 상태 CB10에서, 검출된 후속 에러는 동일한 디바이스 0, 상이한 뱅크 2에 있다.
도 8e는 초기 디바이스 실패의 논리 표현이며, 상태 CR1로서 표현된다. 상태 CR1에서, 랭크 A의 디바이스 0 모두 에러이다. CB10에서 에러에 있는 전체 디바이스 0을 선언하는 것에 의해, 상태 CB10의 에러가 CR1의 에러에 매칭될 수 있게 되는 방법이 관찰될 것이다. 따라서, CB10 및 CR1에 대한 에러 정정 액션들은 동일할 수 있다.
도 9a는 초기 디바이스 실패에 응답하여 버디 랭크에서 ADDDC 상태를 생성하는 락스텝 액션의 논리 표현이며, 상태 AR1로서 표현된다. 메모리 제어기는 상태들 CB10 및 CR1에 대한 에러 정정으로서 상태 AR1을 생성할 수 있다. 메모리 제어기는 랭크 A에 대한 버디 영역으로서 랭크 B를 생성하며, 여기서 전체 랭크는 상태 ADDDC에 있는 각각의 완전한 랭크에 의해 도시되는 바와 같이 영향을 받은 영역이다. 실패 부분은 랭크 A의 디바이스 0이다.
도 9b는 ADDDC 상태에 있을 때 실패 랭크에서의 추가적인 디바이스 실패의 논리 표현이며, 상태 CR2로서 표현된다. 상태 CR2 이전의 상태는 랭크 A와 랭크 B가 디바이스 0에서의 실패로 인해 락스텝 파트너십에 있을 때이다. 검출된 후속 에러는 실패 디바이스 0을 갖는 랭크 A의 디바이스 1이다.
도 9c는 ADDDC 상태에서 실패 랭크에 있을 때 상이한 디바이스의 추가적인 뱅크 실패의 논리 표현이며, 상태 CB11로서 표현된다. 상태 CB11 이전의 상태는 랭크 A와 랭크 B가 디바이스 0에서의 실패로 인해 락스텝 파트너십에 있을 때이다. 검출된 후속 에러는 실패 디바이스 0을 갖는 랭크 A의 디바이스 1의 뱅크 0에서의 실패이다. 후속 실패는 실패 0과는 상이한 세분화(더 미세한 세분화)의 것이라는 점이 관찰될 것이다. 그러나, 랭크의 덜 미세한 세분화에서의 ADDDC 상태는 CB11에 표현되는 실패에 대해서도 유지될 수 있다.
도 9d는 추가적인 디바이스 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이며, 상태 AR2로서 표현된다. 상태 AR2는 상태 CB11 또는 상태 CR2에 응답하는데 사용될 수 있다는 점이 관찰될 것이다. 상태 AR2에서, 디바이스 1은 실패로서 선언되고, 랭크들 A와 B는 ADDDC+1로 상승된다. 일 실시예에서, 상태 AR2는, 도 9h에 표현되는 것과 같이, 상이한(변경된) 락스텝 파트너십들에서의 다른 랭크들에 랭크들 A 및 B에서의 에러들을 확산시키는 것에 의해 반전될 수 있다.
도 9e는 ADDDC 상태에 있을 때 버디 랭크에서의 동일한 디바이스 실패의 논리 표현이며, 상태 CR3으로서 표현된다. 상태 CR3에서, 랭크 B의 디바이스 0은 랭크 A와 랭크 B가 이미 ADDDC에서 락스텝 파트너십에 있을 때 후속 실패로서 검출된다. 따라서, 랭크 B의 디바이스 0은 실패 1이고, 랭크 A의 디바이스 0은 실패 0이다.
도 9f는 ADDDC 상태에 있을 때 버디 랭크에 있는 동일한 디바이스에서의 새로운 뱅크 실패의 논리 표현이며, 상태 CB9로서 표현된다. 상태 CB9에서, 디바이스 0의 뱅크 0의 실패는 버디 랭크 B에서의 동일한 디바이스 실패이다. 상태 CB9는 이러한 실패가 상이한 세분화(뱅크 실패 대 디바이스 실패)의 것이더라도 CR3의 실패와 논리적으로 동등한 것으로서 생각될 수 있다.
도 9g는 버디 랭크에서의 추가적인 실패에 응답하여 ADDDC+1 상태를 생성하는 락스텝 액션의 논리 표현이며, 상태 AR3로서 표현된다. 상태 AR3은 상태 CR3에 대한 또는 상태 CB9에 대한 통상적인 에러 정정 액션을 나타내며, 메모리 제어기는 랭크 B의 디바이스 0을 실패 디바이스로서 매핑한다. 통상적으로, 실패 영역이 제3 디바이스 실패를 취급할 수 없기 때문에 메모리 제어기는 서비스 호출을 또한 착수할 것이다.
도 9h는 버디 영역에서의 동일한 디바이스 실패에 응답하여 버디 영역들이 새로운 랭크들에 매핑되는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이며, 상태 AR4로서 표현된다. AR3의 통상적인 액션을 취하는 대신에, 일 실시예에서, 시스템은 메모리 제어기가 후속 실패에 응답하여 락스텝 쌍의 각각의 절반에 대해 새로운 락스텝 파트너를 발견할 때 서비스 호출을 지연시킬 수 있다. 동일한 락스텝 영역에서 제2 디바이스를 매핑하고 그 실패를 ADDDC+1로 상승시키는 대신에, 일 실시예에서 메모리 제어기는 다른 랭크들에서의 새로운 락스텝 파트너들을 찾는다. 일 실시예에서, 시스템은 다시 비-락스텝 (non-lockstep) 구성으로 그 영역을 역방향 스페어링하는 것을 이용하며, 2개의 순방향 스페어링 동작들이 뒤따른다.
일 실시예에서, (예를 들어, 역방향 스페어링을 통해) 락스텝 파트너십을 반전시킨 후, 메모리 제어기는 본래의 실패 0이 있는 랭크 A를 가용 비-실패 랭크 C와의 새로운 락스텝 파트너들로서 설정한다. 추가적으로, 본래의 실패 1이 있는 랭크 B는 비-실패 랭크 D와의 락스텝 파트너로서 매칭된다. 랭크 B와 랭크 D가 이제 락스텝 파트너들이라는 점에서, 랭크 B에서의 디바이스 0의 실패는 이제 실패 0이다. 양쪽 락스텝 파트너십들 모두 이제 ADDDC에 있다. 따라서, AR4는 2개의 디바이스들이 매핑되는 단일 ADDDC+1 영역 대신에 각각 1개의 디바이스가 매핑되는 2개의 ADDDC 영역들을 생성한다. AR4는 따라서 후속 실패에 대한 서비스 호출을 지연시킬 수 있다.
도 9i는 실패 디바이스가 있는 랭크에 대한 새로운 버디 랭크, 및 버디 영역의 동일한 디바이스에서의 새로운 뱅크 실패에 응답하는 이전 버디 랭크 내의 버디 뱅크가 있는 ADDDC 상태로 유지되도록 락스텝 파트너십들을 재할당하는 락스텝 액션의 논리 표현이며, 상태 AB9로서 표현된다. 상태 AB9에서, 상태 AR4와 마찬가지로, 시스템은 메모리 제어기가 후속 실패에 대해 응답하여 락스텝 쌍의 각각의 절반에 대해 새로운 락스텝 파트너를 찾을 때 서비스 호출을 지연시킬 수 있다. AB9에서 어드레스되는 실패는 버디 랭크 또는 버디 영역에서의 후속 뱅크 실패이다. 따라서, 메모리 제어기는 전체 랭크 B를 새로운 비-실패 랭크에 매핑할 필요는 없지만, 실패 뱅크 0에 대한 락스텝 파트너십을 단순히 다시 매핑할 수 있다.
일 실시예에서, (예를 들어, 역방향 스페어링을 통해) 락스텝 파트너십을 반전시킨 후, 메모리 제어기는 본래의 실패 0이 있는 랭크 A를 가용 비-실패 랭크 C가 있는 새로운 락스텝 파트너들로서 설정한다. 추가적으로, 본래의 실패 1이 있는 랭크 B의 뱅크 0은 랭크 B의 비-실패 뱅크 15 (또는 다른 뱅크)와의 락스텝 파트너로서 매칭된다. 랭크 B의 뱅크 0 및 뱅크 15가 새로운 락스텝 파트너들이라는 점에서, 뱅크 0의 실패는 이제 실패 0이다. 양쪽 락스텝 파트너십들 모두 이제 ADDDC에 있다. 따라서, AR4와 마찬가지로, 상태 AB9는 2개의 디바이스들이 매핑되는 단일 ADDDC+1 영역 대신에 각각 1개의 디바이스가 매핑되는 2개의 ADDDC 영역들을 생성한다. AB9는 따라서 후속 실패에 대한 서비스 호출을 지연시킬 수 있다.
도 10은 락스텝 구성을 동적으로 관리하기 위한 프로세스의 실시예의 흐름도이다. 프로세스(1000)는, 에러 정정을 위해 시스템에서 락스텝 파트너십을 관리하도록, 메모리 제어기의 에러 엔진 및/또는 다른 락스텝 관리 로직과 같은, 메모리 제어기에 의해 수행될 수 있다. 메모리 제어기의 에러 검출 로직은 메모리의 제1 부분에서의 하드 에러를 검출한다(1002). 제1 부분은 에러 검출 로직에 의해 모니터링되는 임의의 세분화의 것일 수 있다. 일 실시예에서, 메모리 제어기는 락스텝 파트너들에 걸쳐 에러 정정을 확산시키도록 메모리의 제1 부분과 제2 부분 사이의 락스텝 파트너십을 설정한다(1004). 일 실시예에서, 락스텝 파트너십은 미리 구성된다. "제1 부분"에서의 에러를 검출하는 것을 지칭할 때, 이것이 반드시 전체 제1 부분이 실패된 것이라는 점은 아니며, 단지 그 부분 내에 실패가 존재한다는 점이 이해될 것이다. 예를 들어, 제1 부분은 랭크에서의 모든 디바이스들에 걸치는 전체 뱅크일 수 있으며, 여기서 에러는 하나의 구체적인 디바이스의 한 뱅크에서만 검출되었다. 제1 부분은 동일한 크기의 제2 부분과의 락스텝 파트너들로서 매칭된다.
에러 정정을 확산시키는 락스텝 파트너십을 생성한 후, 또는 미리 구성되는 락스텝 파트너십을 적용한 후, 에러 검출 로직은 락스텝 파트너십에서의 다른 하드 에러를 검출한다(1006). 후속 에러는 위에 설명된 바와 같이 다수의 상이한 에러들 중 임의의 것일 수 있다. 락스텝 파트너십 외부의 메모리의 부분에서의 후속 에러는 상이한 파트너십이 생성되는 것에 의해 또는 서비스 호출에 의해 취급될 수 있다. 그러나, 락스텝 파트너십에 포함되는 부분에서의 후속 에러는 일 실시예에서 락스텝 파트너십에서의 변경에 의해 취급될 수 있다. 일 실시예에서, 제2 에러가 제1 에러에 비해 락스텝 파트너십의 다른 절반에서 발생하면 서비스 호출없이 후속 에러가 취급될 수 있다. 따라서, 일 실시예에서, 메모리 제어기는 락스텝 파트너십을 취소하거나 반전시키거나 설정해제한다(1008).
일 실시예에서, 메모리 제어기는 제2 부분 실패가 기존의 매핑된 디바이스와 동일한 락스텝 절반 상에 있지 않고 새로운 가상 락스텝 쌍을 추가하는 것을 지원하기에 충분한 비-실패 메모리가 존재할 때 락스텝 파트너들을 변경한다. 일 실시예에서, 메모리 제어기는 (ADDDC와 같이) 가상 락스텝을 지원하는 시스템에서 락스텝 파트너들을 동적으로 변경한다. 일 실시예에서, 메모리 제어기는 (DDDC와 같이) 가상 락스텝이 아니라 락스텝을 이용하는 시스템에서 락스텝 파트너들을 동적으로 변경한다. 락스텝 메커니즘과 락스텝 파트너를 변경하기 위한 메커니즘들은 상이한 세분화들로 적용될 수 있다.
일 실시예에서, 메모리 제어기는, 이전 파트너십과 동일한 세분화로 새로운 락스텝 파트너십을 생성하거나 또는 설정할지, 또는 상이한 세분화의 하나 이상의 새로운 파트너십들을 사용할지 결정한다(1010). 일 실시예에서, 동일한 세분화가 사용될 것이면, 1012 예 분기, 메모리 제어기는 메모리의 제1 부분과 제3 비-실패 부분 사이에 새로운 락스텝 파트너십을 설정한다(1014). 메모리 제어기는 메모리의 모든 부분들의 상태 로그를 유지할 수 있고, 따라서 일부가 실패인지 비-실패인지 결정할 수 있다. 검출된 후속 에러에 응답하여 락스텝 파트너십들을 평가함에 있어서, 메모리 제어기는 대안적인 락스텝 파트너로서 사용할 비-실패 부분이 존재하는지 결정하기 위해 메모리 부분들의 상태를 평가할 수 있다. 일 실시예에서, 메모리 제어기는 메모리의 제2 부분과 제4 부분 사이에 새로운 락스텝 파트너십을 설정한다(1016). 다시, 동일한 세분화가 사용된다는 점에서, 제3 및 제4 부분들은 제1 및 제3 부분들과 동일한 크기의 것이라는 점이 이해될 것이다.
일 실시예에서, 메모리 제어기는 락스텝 파트너십에서의 세분화를 변경하기로 결정한다, 1012 아니오 분기. 세분화를 변경할 때, 일 실시예에서, 메모리 제어기는 제1 또는 제2 부분들과 상이한 세분화의 제3 부분 사이에 새로운 세분화로 새로운 락스텝 파트너십을 설정한다(1018). 다음으로, 메모리 제어기는 다른 영향을 받은 부분에 대해 새로운 락스텝 파트너십을 설정할 수 있다(1020). 다른 새로운 락스텝 파트너십은 제1 및 제2 부분들과 동일한 세분화의 것일 수 있거나, 또는 상이한 세분화의 것일 수도 있다.
일 실시예에서, 세분화를 변경하라는 결정은, 더 미세한 또는 덜 미세한 세분화로 조정하는 것, 및 덜 미세한 세분화로 부분들 사이에 새로운 락스텝 파트너십을 설정하는 것에 의해, 후속 에러가 하나 이상의 이전 에러들과 그룹화될 수 있다고 결정하는 것을 포함할 수 있다. 따라서, 예를 들어, 이미 적어도 하나의 실패 뱅크를 갖는 동일한 DRAM에서의 후속 뱅크 실패에 대해, 메모리 제어기는 전체 DRAM을 실패하기로 결정할 수 있다. 다음으로, 메모리 제어기는 전체 DRAM의 데이터를 매핑하는 것에 의해 비-실패 DRAM과 실패 DRAM을 파트너로하는 것에 기초하여 새로운 파트너십을 설정할 수 있다.
도 11은 동적 락스텝 관리가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(1100)은 본 명세서에서 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내며, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(1100)은 프로세서(1120)를 포함하며, 이는 시스템(1100)에 대한 처리, 운영 관리, 및 명령어들의 실행을 제공한다. 프로세서(1120)는 시스템(1100)에 대한 처리를 제공하는 임의 타입의 마이크로프로세서, CPU(central processing unit), 처리 코어, 또는 다른 처리 하드웨어를 포함할 수 있다. 프로세서(1120)는 시스템(1100)의 전체 동작을 제어하며, 하나 이상의 프로그래밍 가능한 범용 또는 특수-목적 마이크로프로세서들, DSP들(digital signal processors), 프로그래밍 가능한 제어기들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나, 이들을 포함할 수 있다.
메모리 서브시스템(1130)은 시스템(1100)의 메인 메모리를 나타내고, 프로세서(1120)에 의해 실행될 코드, 또는 루틴을 실행하는데 사용될 데이터 값들에 대한 임시 스토리지를 제공한다. 메모리 서브시스템(1130)은 ROM(read-only memory), 플래시 메모리, 하나 이상의 다양한 RAM(random access memory), 또는 다른 메모리 디바이스들과 같은 하나 이상의 메모리 디바이스, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(1130)은, 다른 것들 중에서, 시스템(1100)에서의 명령어들의 실행을 위해 소프트웨어 플랫폼을 제공하는 OS(operating system)(1136)를 저장하고 호스팅한다. 추가적으로, 시스템(1100)의 처리 및 로직을 제공하는 다른 명령어들(1138)이 저장되고 메모리 서브시스템(1130)으로부터 실행된다. OS(1136) 및 명령어들(1138)은 프로세서(1120)에 의해 실행된다. 메모리 서브시스템(1130)은 그것이 데이터, 명령어들, 프로그램들, 또는 다른 아이템들을 저장하는 메모리 디바이스(1132)를 포함한다. 일 실시예에서, 메모리 서브시스템은 메모리 제어기(1134)를 포함하며, 이는 커맨드들을 생성하여 메모리 디바이스(1132)에 발행하는 메모리 제어기이다. 메모리 제어기(1134)는 프로세서(1120)의 물리 부분일 수 있다는 점이 이해될 것이다.
프로세서(1120) 및 메모리 서브시스템(1130)은 버스/버스 시스템(1110)에 연결된다. 버스(1110)는, 적절한 브리지들, 어댑터들, 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별도의 물리 버스들, 통신 라인들/인터페이스들, 및/또는 포인트-투-포인트 접속들을 나타내는 추상적 개념(abstraction)이다. 따라서, 버스(1110)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(흔히 "파이어와이어(Firewire)"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 버스(1110)의 버스들은 또한 네트워크 인터페이스(1150)에서의 인터페이스들에 대응할 수 있다.
시스템(1100)은 버스(1110)에 연결되는 하나 이상의 I/O(input/output) 인터페이스(들)(1140), 네트워크 인터페이스(1150), 하나 이상의 내부 대용량 저장 디바이스(들)(1160), 및 주변기기 인터페이스(1170)를 또한 포함한다. I/O 인터페이스(1140)는 그것을 통해 사용자가 시스템(1100)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들을 포함할 수 있다(예를 들어, 비디오, 오디오, 및/또는 영숫자 인터페이싱). 네트워크 인터페이스(1150)는 하나 이상의 네트워크들을 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 시스템(1100)에 제공한다. 네트워크 인터페이스(1150)는 이더넷 어댑터, 무선 상호접속 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준 기반 또는 독점 인터페이스들을 포함할 수 있다.
스토리지(1160)는, 하나 이상의 자기, 솔리드 스테이트(solid state), 또는 광학 기반 디스크들, 또는 조합과 같은, 비휘발성 방식으로 대량의 데이터를 저장하기 위한 임의의 종래의 매체일 수 있거나, 또는 이를 포함할 수 있다. 스토리지(1160)는 코드 또는 명령어들 및 데이터(1162)를 지속적인 상태로 유지한다(즉, 그 값은 시스템(1100)으로의 전력의 중단에도 불구하고 유지됨). 메모리(1130)가 프로세서(1120)에 명령어들을 제공하는 실행 또는 동작 메모리이기는 하지만, 스토리지(1160)는 일반적으로 "메모리"인 것으로 고려될 수 있다. 스토리지(1160)는 비휘발성인 반면, 메모리(1130)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(1100)에 대해 전력이 중단되면 그 데이터의 값 또는 상태는 불확정적임).
주변기기 인터페이스(1170)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(1100)에 의존적으로 접속하는 디바이스들을 일반적으로 지칭한다. 의존적 접속은, 그 상에서 동작이 실행되고, 그것과 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(1100)이 제공하는 것이다.
일 실시예에서, 메모리 서브시스템(1130)은 락스텝 관리자(1180)를 포함하며, 이는 본 명세서에 설명되는 임의의 실시예에 따른 메모리 관리일 수 있다. 일 실시예에서, 락스텝 관리자(1180)는 메모리 제어기(1134)의 일부이다. 관리자(1180)는 순방향 및 역방향 스페어링을 수행할 수 있다. 특히, 관리자(1180)는 락스텝 파트너십 할당을 반전시키고 락스텝 파트너들 중 하나 또는 양자 모두를 새로운 락스텝 파트너십들에 재할당하는데 역방향 스페어링을 이용할 수 있다. 일 실시예에서, 시스템(1100)은 섀시 시스템에서의 다수의 서버 보드들 또는 서버 블레이드들을 포함하는 서버 시스템이다. 각각의 블레이드는 다수의 프로세서들(1170) 및 많은 메모리 디바이스들(1132)을 포함할 수 있다. 일 실시예에서, 락스텝 관리자(1180)는 디바이스들(1132)의 부분들에 대해 락스텝 파트너십들을 동적으로 변경할 수 있다.
도 12는 동적 락스텝 관리가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다. 디바이스(1200)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선 가능형 이-리더(wireless-enabled e-reader), 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스와 같은, 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 일부가 일반적으로 도시되지만, 이러한 디바이스의 모든 컴포넌트들이 디바이스(1200)에서 도시되는 것은 아니라는 점이 이해될 것이다.
디바이스(1200)는 프로세서(1210)를 포함하며, 이는 디바이스(1200)의 주 처리 동작들을 수행한다. 프로세서(1210)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 프로그래밍 가능한 로직 디바이스들, 또는 다른 처리 수단과 같은, 하나 이상의 물리 디바이스들을 포함할 수 있다. 프로세서(1210)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 디바이스(1200)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(1200)는 오디오 서브시스템(1220)을 포함하며, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(1200)에 통합되거나, 또는 디바이스(1200)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1210)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 디바이스(1200)와 상호작용한다.
디스플레이 서브시스템(1230)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1230)은 디스플레이 인터페이스(1232)를 포함하며, 이는 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1232)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(1210)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1230)은 사용자에게 출력 및 입력 모두를 제공하는 터치스크린 디바이스를 포함한다. 일 실시예에서, 디스플레이 서브시스템(1230)은 사용자에 출력을 제공하는 HD(high definition) 디스플레이를 포함한다. 고 해상도는 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이들, 4K(초 고 해상도 또는 UHD) 등과 같은 포맷들을 포함할 수 있다.
I/O 제어기(1240)는 사용자와의 상호작용에 관련되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1240)는 오디오 서브시스템(1220) 및/또는 디스플레이 서브시스템(1230)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가적으로, I/O 제어기(1240)는 그것을 통해 사용자가 시스템과 상호작용할 수 있는 디바이스(1200)에 접속하는 추가적 디바이스들을 위한 접속 포인트를 도시한다. 예를 들어, 디바이스(1200)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같이 구체적인 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급된 바와 같이, I/O 제어기(1240)는 오디오 서브시스템(1220) 및/또는 디스플레이 서브시스템(1230)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(1200)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 입력 디바이스로서 또한 작용하며, 이는 I/O 제어기(1240)에 의해 적어도 부분적으로 관리될 수 있다. I/O 제어기(1240)에 의해 관리되는 I/O 기능들을 제공하는 추가적 버튼들 또는 스위치들이 디바이스(1200) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(1240)는 디바이스(1200)에 포함될 수 있는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호작용의 부분일 수 있을 뿐만 아니라, 시스템에 환경적 입력을 제공하여 그것의 동작들(예를 들어, 노이즈에 대한 필터링, 밝기 검출에 대한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 특징들)에 영향을 줄 수 있다. 일 실시예에서, 디바이스(1200)는 배터리 전력 사용량, 배터리의 충전, 및 절전 동작에 관련되는 특징들을 관리하는 전력 관리(1250)를 포함한다.
메모리 서브시스템(1260)은 디바이스(1200)에 정보를 저장하기 위한 메모리 디바이스(들)(1262)을 포함한다. 메모리 서브시스템(1260)은 비휘발성(메모리 디바이스에 대해 전력이 중단되면 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대해 전력이 중단되면 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리(1260)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서들, 또는 다른 데이터, 뿐만 아니라 시스템(1200)의 애플리케이션들 및 기능들의 실행에 관련되는 다른 데이터(장기적 또는 일시적임)를 저장할 수 있다. 일 실시예에서, 메모리 서브시스템(1260)은 메모리 제어기(1264)를 포함한다(이는 시스템(1200)의 제어의 부분으로 또한 고려될 수 있으며, 잠재적으로 프로세서(1210)의 부분으로 고려될 수 있음). 메모리 제어기(1264)는 커맨드들을 생성하여 메모리 디바이스(1262)에 발행하는 스케줄러를 포함한다.
접속성(1270)은 디바이스(1200)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은, 별도의 디바이스들, 뿐만 아니라 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변기기들일 수 있다.
접속성(1270)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해, 디바이스(1200)는 셀룰러 접속성(1272) 및 무선 접속성(1274)으로 도시된다. 셀룰러 접속성(1272)은, GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, LTE(long term evolution - "4G"라고도 지칭됨), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(1274)은 셀룰러가 아닌 무선 접속성을 지칭하고, (블루투스와 같은) 개인 영역 네트워크들, (WiFi와 같은) 근거리 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통한 데이터의 전달을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변기기 접속들(1280)은 하드웨어 인터페이스들 및 커넥터들 뿐만 아니라, 주변기기 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(1200)는 다른 컴퓨팅 디바이스들로의 주변기기 디바이스들("~로(to)"(1282))일 수 있을 뿐만 아니라 그에 접속되는 주변기기 디바이스들("~로부터(from)"(1284))을 가질 수 있다는 점이 이해될 것이다. 디바이스(1200)는 디바이스(1200) 상의 콘텐츠를 관리(예를 들어, 다운로드 및/또는 업로드, 변경, 동기화)하는 것과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 접속하는 "도킹(docking)" 커넥터를 보통 갖는다. 추가적으로, 도킹 커넥터는 디바이스(1200)가, 예를 들어, 시청각적 또는 다른 시스템들로의 콘텐츠 출력을 제어하게 하는 특정 주변기기들에 디바이스(1200)가 접속하게 할 수 있다.
전용 도킹 커넥터 또는 다른 전용 접속 하드웨어에 추가적으로, 디바이스(1200)는 공통 또는 표준-기반 커넥터들을 통해 주변기기 접속들(1280)을 행할 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 타입을 포함할 수 있다.
일 실시예에서, 메모리 서브시스템(1260)은 락스텝 관리자(1266)를 포함하며, 이는 본 명세서에 설명되는 임의의 실시예에 따른 메모리 관리일 수 있다. 일 실시예에서, 락스텝 관리자(1266)는 메모리 제어기(1264)의 일부이다. 관리자(1266)는 순방향 및 역방향 스페어링을 수행할 수 있다. 특히, 관리자(1266)는 락스텝 파트너십 할당을 반전시키고 락스텝 파트너들 중 하나 또는 양자 모두를 새로운 락스텝 파트너십들에 재할당하는데 역방향 스페어링을 이용할 수 있다.
일 양상에서, 메모리 서브시스템에서의 에러들을 관리하기 위한 방법은, 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되는 제1 메모리 부분에서의 하드 에러를 검출하는 단계- 에러 정정이 락스텝 파트너들에 걸쳐서 확산될 것임 -; 하드 에러를 검출하는 것에 응답하여, 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 취소하는 단계; 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계; 및 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계를 포함한다.
일 실시예에서, 하드 에러를 검출하는 단계는 락스텝 파트너십에서의 제2 하드 에러를 검출하는 단계를 포함한다. 일 실시예에서, 락스텝 파트너십은 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 랭크들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 뱅크들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 DRAM(dynamic random access memory) 디바이스들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계 또는 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계 중 적어도 하나는 락스텝 파트너십의 세분화의 레벨을 변경하는 단계를 포함한다. 일 실시예에서, 제1 메모리 부분에서의 하드 에러를 검출하는 단계는 상이한 세분화의 레벨로 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하는 단계를 포함하고, 새로운 락스텝 파트너십을 생성하는 단계는 상이한 세분화의 레벨로 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계를 포함한다. 일 실시예에서, 새로운 락스텝 파트너십들을 생성하는 단계는 락스텝 표에서의 락스텝 파트너십 엔트리를 동적으로 변경하는 단계를 포함한다. 일 실시예에서, 하드 에러를 검출하는 단계는 제2 하드 에러를 검출하는 단계를 포함하고, 제2 하드 에러를 검출하기 이전에, 제1 또는 제2 메모리 부분들 중 하나에서의 제1 하드 에러를 검출하는 단계; 제1 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 본래의 락스텝 파트너십을 설정하는 단계를 더 포함한다. 일 실시예에서, 하드 에러를 검출하는 단계는 제2 메모리 부분과의 미리 결정된 락스텝 파트너십에서 설정된 제1 메모리 부분에서의 하드 에러를 검출하는 단계를 포함한다.
일 양상에서, 관련된 메모리 서브시스템에서의 에러들을 관리하는 메모리 관리 디바이스는, 메모리 서브시스템의 제1 메모리 부분에서의 하드 에러를 검출하는 에러 검출 로직- 제1 메모리 부분은 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되며, 에러 정정이 락스텝 파트너들에 걸쳐서 확산될 것임 -; 제1 메모리 부분에서의 하드 에러를 검출하는 것에 응답하여 제1 및 제2 메모리 부분들 사이의 락스텝 파트너십을 취소하고, 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 생성하는 에러 정정 로직을 포함한다.
일 양상에서, 메모리 관리 디바이스는 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices)을 포함하는 메모리 서브시스템의 메모리 제어기에 포함되며, 메모리 어레이들은 다수의 상이한 세분화의 레벨들에 따라 어드레스 지정가능하고; 메모리 제어기는 메모리 서브시스템의 제1 메모리 부분에서의 하드 에러를 검출하는 에러 검출 로직- 제1 메모리 부분은 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되며, 에러 정정이 락스텝 파트너들에 걸쳐서 확산될 것임 -; 및 제2 메모리 부분에서의 하드 에러를 검출하는 것에 응답하여 제1 및 제2 메모리 부분들 사이의 락스텝 파트너십을 취소하고, 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 생성하는 에러 정정 로직을 포함하며; 메모리 서브시스템은 블레이드 서버에 연결하는 섀시 시스템에 통합된다.
일 실시예에서, 락스텝 파트너십은 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 랭크들, 메모리의 뱅크들, 또는 DRAM(dynamic random access memory) 디바이스들 중 하나를 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 에러 정정 로직은 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하거나, 또는 락스텝 파트너들로서 제2 메모리 부분 및 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 때 적어도 하나의 락스텝 파트너십의 세분화의 레벨을 변경하는 것이다. 일 실시예에서, 에러 검출 로직은 상이한 세분화의 레벨로 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하는 것이며, 에러 정정 로직은 상이한 세분화의 레벨로 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 것이다. 일 실시예에서, 에러 정정 로직은 락스텝 표에서의 락스텝 파트너십 엔트리를 동적으로 변경하는 것에 의해 새로운 락스텝 파트너십을 생성하는 것이다. 일 실시예서, 에러 검출 로직은 제2 하드 에러에 대한 것이며, 제2 하드 에러를 검출하기 이전에, 에러 검출 로직은 제1 또는 제2 메모리 부분들 중 하나에서의 제1 하드 에러를 검출하는 것이며; 에러 정정 로직은 제1 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 본래의 락스텝 파트너십을 설정하는 것을 더 포함한다. 일 실시예에서, 에러 검출 로직은 제2 메모리 부분과의 미리 결정된 락스텝 파트너십에서 설정되는 제1 메모리 부분에서의 하드 에러를 검출하는 것이다.
일 양상에서, 메모리 서브시스템에서의 에러들을 관리하기 위한 장치는, 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되는 제1 메모리 부분에서의 하드 에러를 검출하는 수단- 에러 정정이 락스텝 파트너들에 걸쳐서 확산될 것임 -; 하드 에러를 검출하는 것에 응답하여, 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 취소하는 수단; 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 수단; 및 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 수단을 포함한다. 이러한 장치는 위에 제시되는 바와 같은 방법의 임의의 실시예에 따른 동작들을 수행하는 수단을 포함할 수 있다.
일 양상에서, 제조 물품은 액세스될 때 머신으로 하여금 동작들을 수행하게 하는 콘텐츠를 저장하고 있는 컴퓨터 판독가능 저장 매체를 포함하고, 이러한 동작들은, 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되는 제1 메모리 부분에서의 하드 에러를 검출하는 단계- 에러 정정이 락스텝 파트너들에 걸쳐서 확산될 것임 -; 하드 에러를 검출하는 것에 응답하여, 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 취소하는 단계; 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계; 및 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계를 포함한다. 이러한 제조 물품은 위에 제시되는 바와 같은 방법의 임의의 실시예에 따른 동작들을 수행하는 콘텐츠를 포함할 수 있다.
일 양상에서, 메모리 서브시스템에서의 에러들을 관리하기 위한 방법은, 제1 메모리 부분에서의 하드 에러를 검출하는 단계; 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 락스텝 파트너십을 설정하는 단계- 제1 및 제2 메모리 부분들에 걸쳐 에러 정정이 확산됨 -; 제2 메모리 부분에서의 하드 에러를 검출하는 단계; 제2 메모리 부분에서의 하드 에러를 검출하는 것에 응답하여, 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 반전시키는 단계; 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 단계; 및 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 단계를 포함한다.
일 실시예에서, 하드 에러를 검출하는 단계는 락스텝 파트너십에서의 제2 하드 에러를 검출하는 단계를 포함한다. 일 실시예에서, 락스텝 파트너십은 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 랭크들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 뱅크들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 DRAM(dynamic random access memory) 디바이스들을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 것 또는 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 것 중 적어도 하나는 락스텝 파트너십의 세분화의 레벨을 변경하는 것을 포함한다. 일 실시예에서, 제1 메모리 부분에서의 하드 에러를 검출하는 것은 상이한 세분화의 레벨로 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하는 것을 포함하고, 새로운 락스텝 파트너십을 설정하는 것은 상이한 세분화의 레벨로 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 것을 포함한다. 일 실시예에서, 새로운 락스텝 파트너십들을 설정하는 것은 락스텝 표에서의 락스텝 파트너십 엔트리를 동적으로 변경하는 것을 포함한다. 일 실시예에서, 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 본래의 락스텝 파트너십을 설정하는 것은 ADDDC(adaptive dual device data correction) 동작을 구현하는 것을 포함한다.
일 양상에서, 관련된 메모리 서브시스템에서의 에러들을 관리하는 메모리 관리 디바이스는, 메모리 서브시스템의 제1 메모리 부분에서의 제1 하드 에러를 검출하고, 후속하여 제2 하드 에러를 검출하는 에러 검출 로직; 제1 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 락스텝 파트너십을 설정하고, 제1 및 제2 메모리 부분들에 걸쳐 에러 정정을 확산시키고, 후속하여 제2 하드 에러를 검출하는 것에 응답하여 제1 및 제2 메모리 부분들 사이의 락스텝 파트너십을 반전시키고, 후속하여 제2 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 설정하는 에러 정정 로직을 포함한다.
일 양상에서, 메모리 관리 디바이스는 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices)을 포함하는 메모리 서브시스템의 메모리 제어기에 포함되며, 메모리 어레이들은 다수의 상이한 세분화의 레벨들에 따라 어드레스 지정가능하고; 메모리 서브시스템의 제1 메모리 부분에서의 제1 하드 에러를 검출하고, 후속하여 제2 하드 에러를 검출하는 에러 검출 로직; 및 제1 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이에 락스텝 파트너십을 설정하고, 제1 및 제2 메모리 부분들에 걸쳐 에러 정정을 확산시키고, 후속하여 제2 하드 에러를 검출하는 것에 응답하여 제1 및 제2 메모리 부분들 사이의 락스텝 파트너십을 반전시키고, 후속하여 제2 하드 에러를 검출하는 것에 응답하여 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 설정하는 에러 정정 로직을 포함하며; 메모리 서브시스템은 블레이드 서버에 연결하는 섀시 시스템에 통합된다.
일 실시예에서, 락스텝 파트너십은 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 메모리의 랭크들, 메모리의 뱅크들, 또는 DRAM(dynamic random access memory) 디바이스들 중 하나를 포함한다. 일 실시예에서, 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함한다. 일 실시예에서, 에러 정정 로직은 락스텝 파트너들로서 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하거나 또는 락스텝 파트너들로서 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 설정할 때 적어도 하나의 락스텝 파트너십의 세분화의 레벨을 변경하는 것이다. 일 실시예에서, 에러 검출 로직은 상이한 세분화의 레벨로 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하고, 에러 정정 로직은 상이한 세분화의 레벨로 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 설정하는 것이다. 일 실시예에서, 에러 정정 로직은 락스텝 표에서의 락스텝 파트너십 엔트리를 동적으로 변경하는 것에 의해 새로운 락스텝 파트너십을 설정하는 것이다. 일 실시예에서, 에러 정정 로직은 ADDDC(adaptive dual device data correction) 구현의 동작으로서 락스텝 파트너들로서 제1 메모리 부분과 제2 메모리 부분 사이의 본래의 락스텝 파트너십을 설정하는 것이다.
본 명세서에 예시된 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 이러한 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들뿐만 아니라 물리 동작들을 나타낼 수 있다. 일 실시예에서, 흐름도는 FSM(finite state machine)의 상태를 예시할 수 있으며, 이는 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 다른 방식으로 명시되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예로서만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션들이 다양한 실시예들에서 생략될 수 있고; 따라서, 모든 액션들이 모든 실시예에서 요구되는 것은 아니다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 범위에 대해, 이들은 소프트웨어 코드, 명령어들, 구성, 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접 실행가능한("오브젝트(object)" 또는 "실행가능(executable)" 형태), 소스 코드, 또는 차이 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 본 명세서에 설명되는 실시예들의 소프트웨어 콘텐츠는 그 상에 콘텐츠가 저장되는 제조 물품을 통해, 또는 통신 인터페이스를 통해 데이터를 전송하는 통신 인터페이스를 동작하는 방법을 통해 제공될 수 있다. 머신 판독가능 저장 매체는 머신으로 하여금 설명된 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능한/기록가능하지 않은 매체(예를 들어, ROM(read only memory), RAM(random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스들 등)와 같이, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같은, 다른 디바이스에 통신하는 하드와이어링된 매체, 무선 매체, 광학 매체 등 중 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 설명하는 데이터 신호를 제공하는 통신 인터페이스를 준비하도록 구성 파라미터들을 제공하고 및/또는 신호들을 전송하는 것에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송되는 하나 이상의 커맨드들 또는 신호들을 통해 액세스될 수 있다.
본 명세서에 설명되는 다양한 컴포넌트들은 설명된 동작들 또는 기능들을 수행하기 위한 수단일 수 있다. 본 명세서에 설명되는 각각의 컴포넌트는 소프트웨어, 하드웨어,또는 이들의 조합을 포함한다. 이러한 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수-목적 하드웨어(예를 들어, 주문형 하드웨어, ASIC들(application specific integrated circuits), DSP들(digital signal processors) 등), 임베디드 제어기들, 하드와이어드 회로 등으로서 구현될 수 있다.
본원에 설명되는 것 외에, 본 발명의 개시된 실시예들 및 구현들에 대해 그 범위로부터 벗어나지 않고도 다양한 수정들이 이루어질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 제한적 의미가 아니라 예시적 의미로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들을 참조하는 것에 의해서만 측정되어야 한다.
Claims (25)
- 메모리 서브시스템에서의 에러들을 관리하기 위한 방법으로서,
제2 메모리 부분과의 락스텝(lockstep) 파트너로서 락스텝 파트너십에서 설정되는 제1 메모리 부분에서의 하드 에러를 검출하는 단계- 에러 정정이 상기 락스텝 파트너들에 걸쳐서 확산될 것임 -;
상기 하드 에러를 검출하는 것에 응답하여, 상기 제1 메모리 부분과 제2 메모리 부분 사이의 락스텝 파트너십을 취소하는 단계;
락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계; 및
락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계
를 포함하는 방법. - 제1항에 있어서,
상기 하드 에러를 검출하는 단계는 상기 락스텝 파트너십에서의 제2 하드 에러를 검출하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 락스텝 파트너십은 상기 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함하는 방법. - 제1항에 있어서,
상기 제1 및 제2 메모리 부분들은 메모리의 랭크들을 포함하는 방법. - 제1항에 있어서,
상기 제1 및 제2 메모리 부분들은 메모리의 뱅크들을 포함하는 방법. - 제1항에 있어서,
상기 제1 및 제2 메모리 부분들은 DRAM(dynamic random access memory) 디바이스들을 포함하는 방법. - 제6항에 있어서,
상기 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들을 포함하는 방법. - 제6항에 있어서,
상기 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함하는 방법. - 제1항에 있어서,
락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계 또는 락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계 중 적어도 하나는 락스텝 파트너십의 세분화(granularity)의 레벨을 변경하는 단계를 포함하는 방법. - 제9항에 있어서,
상기 제1 메모리 부분에서의 하드 에러를 검출하는 단계는 상이한 세분화의 레벨로 상기 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하는 단계를 포함하고, 상기 새로운 락스텝 파트너십을 생성하는 단계는 상이한 세분화의 레벨로 상기 제1 메모리 부분과 상기 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 단계를 포함하는 방법. - 제1항에 있어서,
상기 새로운 락스텝 파트너십들을 생성하는 단계는 락스텝 표에서의 락스텝 파트너십 엔트리를 동적으로 변경하는 단계를 포함하는 방법. - 관련된 메모리 서브시스템에서의 에러들을 관리하는 메모리 관리 디바이스로서,
버스를 통해 다수의 메모리 부분과 연결되는 하드웨어 인터페이스;
상기 메모리 서브시스템의 제1 메모리 부분에서의 하드 에러를 검출하는 에러 검출 로직을 실행하는 프로세서 회로- 상기 제1 메모리 부분은 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되며, 에러 정정이 상기 락스텝 파트너들에 걸쳐서 확산될 것임 -; 및
상기 제1 메모리 부분에서의 하드 에러를 검출하는 것에 응답하여 상기 제1 및 상기 제2 메모리 부분들 사이의 락스텝 파트너십을 취소하고, 락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 생성하는 에러 정정 로직을 실행하는 프로세서 회로
를 포함하는 메모리 관리 디바이스. - 제12항에 있어서,
상기 락스텝 파트너십은 상기 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함하는 메모리 관리 디바이스. - 제12항에 있어서,
상기 제1 및 제2 메모리 부분들은 메모리의 랭크들, 메모리의 뱅크들, 또는 DRAM(dynamic random access memory) 디바이스들 중 하나를 포함하는 메모리 관리 디바이스. - 제14항에 있어서,
상기 제1 및 제2 메모리 부분들은 개별 랭크들에서의 DRAM 디바이스들 포함하는 메모리 관리 디바이스. - 제14항에 있어서,
상기 제3 및 제4 메모리 부분들은 상이한 랭크들에서의 DRAM 디바이스들을 포함하는 메모리 관리 디바이스. - 제12항에 있어서,
상기 에러 정정 로직은, 락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 때, 또는 락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 때, 적어도 하나의 락스텝 파트너십의 세분화의 레벨을 변경하는 메모리 관리 디바이스. - 제17항에 있어서,
상기 에러 검출 로직은 상이한 세분화의 레벨로 상기 제1 메모리 부분과 그룹화될 수 있는 메모리 부분에서의 하드 에러를 검출하고, 상기 에러 정정 로직은 상이한 세분화의 레벨로 상기 제1 메모리 부분과 상기 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성하는 메모리 관리 디바이스. - 메모리 서브시스템을 갖는 전자 디바이스로서,
메모리 어레이를 각각 포함하는 다수의 DRAM(dynamic random access memory devices) - 상기 메모리 어레이들은 다수의 상이한 세분화의 레벨에 따라 어드레스 지정가능함 -;
상기 DRAM으로의 액세스를 제어하는 메모리 제어기 - 상기 메모리 제어기는
상기 메모리 서브시스템의 제1 메모리 부분에서의 하드 에러를 검출하는 에러 검출 로직- 상기 제1 메모리 부분은 제2 메모리 부분과의 락스텝 파트너로서 락스텝 파트너십에서 설정되며, 에러 정정이 상기 락스텝 파트너들에 걸쳐서 확산될 것임 -; 및
상기 제1 메모리 부분에서의 하드 에러를 검출하는 것에 응답하여 상기 제1 및 상기 제2 메모리 부분들 사이의 락스텝 파트너십을 취소하고, 락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 그리고 락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십들을 생성하는 에러 정정 로직을 포함함 -; 및
메모리 시스템을 블레이드 서버에 연결하는 섀시 시스템
을 포함하는 전자 디바이스. - 제19항에 있어서,
상기 락스텝 파트너십은 상기 하드 에러가 스페어 메모리 부분에 매핑되는 가상 락스텝 파트너십을 포함하는 전자 디바이스. - 제19항에 있어서,
상기 제1 및 제2 메모리 부분들은 메모리의 랭크들, 메모리의 뱅크들, 또는 DRAM(dynamic random access memory) 디바이스들 중 하나를 포함하는 전자 디바이스. - 제19항에 있어서,
상기 에러 정정 로직은, 락스텝 파트너들로서 상기 제1 메모리 부분과 제3 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 때, 또는 락스텝 파트너들로서 상기 제2 메모리 부분과 제4 메모리 부분 사이에 새로운 락스텝 파트너십을 생성할 때, 적어도 하나의 락스텝 파트너십의 세분화의 레벨을 변경하는 전자 디바이스. - 삭제
- 삭제
- 삭제
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|---|---|---|---|---|
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| US10474384B2 (en) * | 2017-02-10 | 2019-11-12 | Dell Products, Lp | System and method for providing a back door communication path between channels on dual-channel DIMMs |
| US10509692B2 (en) * | 2017-05-31 | 2019-12-17 | 2236008 Ontario Inc. | Loosely-coupled lock-step chaining |
| DE112017007690T5 (de) | 2017-06-27 | 2020-03-12 | Intel Corporation | Verfahren und vorrichtungen zur durchführung einer fehlerdetektion und/oder korrektur in einer speichervorrichtung |
| US10606713B2 (en) | 2018-01-03 | 2020-03-31 | International Business Machines Corporation | Using dual channel memory as single channel memory with command address recovery |
| US10546628B2 (en) | 2018-01-03 | 2020-01-28 | International Business Machines Corporation | Using dual channel memory as single channel memory with spares |
| US10671497B2 (en) | 2018-01-19 | 2020-06-02 | International Business Machines Corporation | Efficient and selective sparing of bits in memory systems |
| CN109710445B (zh) * | 2018-12-27 | 2020-11-20 | 联想(北京)有限公司 | 内存校正方法和电子设备 |
| US20220206875A1 (en) * | 2020-12-24 | 2022-06-30 | Intel Corporation | Software visible and controllable lock-stepping with configurable logical processor granularities |
| DE112020007776T5 (de) | 2020-12-26 | 2024-02-15 | Intel Corporation | Adaptive Fehlerkorrektur zur Verbesserung des Systemspeichers Zuverlässigkeit, Verfügbarkeit und Wartungsfreundlichkeit (RAS) |
| US11537468B1 (en) * | 2021-12-06 | 2022-12-27 | Hewlett Packard Enterprise Development Lp | Recording memory errors for use after restarts |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090031078A1 (en) | 2007-07-27 | 2009-01-29 | Lidia Warnes | Rank sparing system and method |
| US20110066919A1 (en) | 2009-09-15 | 2011-03-17 | Blankenship Robert G | Memory error detection and/or correction |
| US20130311821A1 (en) | 2012-03-30 | 2013-11-21 | Brian S. Morris | Virtual device sparing |
| WO2014070200A1 (en) | 2012-11-02 | 2014-05-08 | Hewlett-Packard Development Company, L.P. | Selective error correcting code and memory access granularity switching |
| US20140298109A1 (en) | 2013-03-29 | 2014-10-02 | Fujitsu Limited | Information processing device, computer-readable recording medium, and method |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566316A (en) | 1994-02-10 | 1996-10-15 | Storage Technology Corporation | Method and apparatus for hierarchical management of data storage elements in an array storage device |
| US5953742A (en) | 1996-07-01 | 1999-09-14 | Sun Microsystems, Inc. | Memory management in fault tolerant computer systems utilizing a first and second recording mechanism and a reintegration mechanism |
| US7028213B2 (en) | 2001-09-28 | 2006-04-11 | Hewlett-Packard Development Company, L.P. | Error indication in a raid memory system |
| US6934804B2 (en) | 2002-05-28 | 2005-08-23 | Sun Microsystems, Inc. | Method and system for striping spares in a data storage system including an array of disk drives |
| JP3982353B2 (ja) * | 2002-07-12 | 2007-09-26 | 日本電気株式会社 | フォルトトレラントコンピュータ装置、その再同期化方法及び再同期化プログラム |
| US7409594B2 (en) * | 2004-07-06 | 2008-08-05 | Intel Corporation | System and method to detect errors and predict potential failures |
| US9032164B2 (en) | 2006-02-17 | 2015-05-12 | Emulex Corporation | Apparatus for performing storage virtualization |
| US8060692B2 (en) * | 2008-06-27 | 2011-11-15 | Intel Corporation | Memory controller using time-staggered lockstep sub-channels with buffered memory |
| US8139430B2 (en) * | 2008-07-01 | 2012-03-20 | International Business Machines Corporation | Power-on initialization and test for a cascade interconnect memory system |
| US8612828B2 (en) * | 2009-12-22 | 2013-12-17 | Intel Corporation | Error correction mechanisms for 8-bit memory devices |
| US20110179311A1 (en) | 2009-12-31 | 2011-07-21 | Nachimuthu Murugasamy K | Injecting error and/or migrating memory in a computing system |
| JP2012073828A (ja) | 2010-09-29 | 2012-04-12 | Nec Corp | 情報処理装置、情報処理方法 |
| EP2461251B1 (en) * | 2010-12-03 | 2017-06-21 | Robert Bosch GmbH | Memory protection unit and a method for controlling an access to a memory device |
| US9086977B2 (en) * | 2011-04-19 | 2015-07-21 | Freescale Semiconductor, Inc. | Cache memory with dynamic lockstep support |
| DE112011105326T5 (de) | 2011-06-30 | 2014-02-27 | Hewlett-Packard Development Company, L.P. | Speichermodul, umfassend eine Kopierroutine zum Kopieren von Daten aus einen aktiven Speicherwürfel in einen Reservespeicherwürfel |
| US8527836B2 (en) | 2011-07-01 | 2013-09-03 | Intel Corporation | Rank-specific cyclic redundancy check |
| GB2514970B (en) | 2012-03-29 | 2020-09-09 | Intel Corp | Enhanced storage of metadata utilizing improved error detection and correction in computer memory |
| WO2013147890A1 (en) | 2012-03-30 | 2013-10-03 | Intel Corporation | Error correcting code scheme utilizing reserved space |
| EP2845088A4 (en) | 2012-04-30 | 2016-08-03 | Hewlett Packard Entpr Dev Lp | CONFIGURABLE COMPUTER MEMORY |
| US9235465B2 (en) | 2012-06-06 | 2016-01-12 | University of Pittsburgh—of the Commonwealth System of Higher Education | Recursively determined invertible set approach to correct multiple stuck-at faults in rewritable memory |
| US8874979B2 (en) | 2012-06-14 | 2014-10-28 | International Business Machines Corporation | Three dimensional(3D) memory device sparing |
| US8914704B2 (en) | 2012-06-29 | 2014-12-16 | Intel Corporation | Mechanism for achieving high memory reliablity, availability and serviceability |
| US9613722B2 (en) * | 2014-09-26 | 2017-04-04 | Intel Corporation | Method and apparatus for reverse memory sparing |
-
2015
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-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090031078A1 (en) | 2007-07-27 | 2009-01-29 | Lidia Warnes | Rank sparing system and method |
| US20110066919A1 (en) | 2009-09-15 | 2011-03-17 | Blankenship Robert G | Memory error detection and/or correction |
| US20130311821A1 (en) | 2012-03-30 | 2013-11-21 | Brian S. Morris | Virtual device sparing |
| WO2014070200A1 (en) | 2012-11-02 | 2014-05-08 | Hewlett-Packard Development Company, L.P. | Selective error correcting code and memory access granularity switching |
| US20140298109A1 (en) | 2013-03-29 | 2014-10-02 | Fujitsu Limited | Information processing device, computer-readable recording medium, and method |
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