KR102475452B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는, 기판 내에 형성된 제1 절연 영역과, 상기 기판 내에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역과, 상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역과, 상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함한다.A semiconductor device and a manufacturing method thereof are disclosed. The semiconductor device includes a first insulating region formed in a substrate, a second insulating region formed in the substrate and separated from the first insulating region by a predetermined distance, and a source formed between an upper surface of the substrate and the first insulating region. region, a drain region formed between the upper surface of the substrate and the second insulating region, and a gate structure formed on a channel region between the source region and the drain region.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, SOI(Semiconductor On insulator) 기판 상에 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof. More specifically, it relates to a semiconductor device formed on a semiconductor on insulator (SOI) substrate and a manufacturing method thereof.

일반적으로 SOI 기판 상에 형성되는 트랜지스터들과 같은 반도체 소자는 휴대용 전자 장치들에서의 RF(Radio Frequency) 스위치들에 사용될 수 있다. 예를 들면, 직렬로 결합된 복수의 SOI 트랜지스터들은 휴대용 전화기에서 요구되는 전력 레벨들을 핸들링할 수 있는 RF 스위치를 제공할 수 있다.In general, semiconductor devices such as transistors formed on an SOI substrate may be used for radio frequency (RF) switches in portable electronic devices. For example, a plurality of SOI transistors coupled in series can provide an RF switch capable of handling the power levels required in a mobile phone.

예를 들면, 미국 특허공개 제2008/0217727호에는 벌크 기판과 매립 산화물층 및 실리콘층을 포함하는 SOI 기판 상에 형성된 SOI 트랜지스터를 개시하고 있다. 상기 SOI 트랜지스터는 상기 실리콘층 내에 형성된 소스 영역과 드레인 영역 및 상기 실리콘층 상에 형성된 게이트 구조물을 포함한다. 특히, 상기 소스 영역과 상기 드레인 영역은 상기 실리콘층과 동일한 두께를 가질 수 있으며, 이 경우 상기 소스 영역과 상기 드레인 영역 사이의 기생 커패시턴스로 인하여 상기 SOI 트랜지스터의 오프 상태 커패시턴스(Coff)가 증가될 수 있으며, 이에 따라 상기 SOI 트랜지스터의 성능 지수(FOM; Figure of Merit)가 저하될 수 있다.For example, US Patent Publication No. 2008/0217727 discloses an SOI transistor formed on an SOI substrate comprising a bulk substrate, a buried oxide layer, and a silicon layer. The SOI transistor includes a source region and a drain region formed in the silicon layer and a gate structure formed on the silicon layer. In particular, the source region and the drain region may have the same thickness as the silicon layer, and in this case, off-state capacitance Coff of the SOI transistor may increase due to parasitic capacitance between the source region and the drain region. Accordingly, the Figure of Merit (FOM) of the SOI transistor may decrease.

본 발명의 실시예들은 오프 상태 커패시턴스를 감소시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.An object of the embodiments of the present invention is to provide a semiconductor device capable of reducing off-state capacitance.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 기판 내에 형성된 제1 절연 영역과, 상기 기판 내에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역과, 상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역과, 상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함할 수 있다.A semiconductor device according to one aspect of the present invention for achieving the above object is a first insulating region formed in a substrate, a second insulating region formed in the substrate and spaced apart from the first insulating region by a predetermined distance, A source region formed between an upper surface and the first insulating region, a drain region formed between the upper surface of the substrate and the second insulating region, and a gate structure formed on a channel region between the source region and the drain region. can include

본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 기판 내에 배치된 매립 절연층을 더 포함하고, 상기 제1 절연 영역과 제2 절연 영역은 상기 매립 절연층 상에 형성될 수 있다.According to example embodiments, the semiconductor device may further include a buried insulating layer disposed in the substrate, and the first insulating region and the second insulating region may be formed on the buried insulating layer.

본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 절연 영역과 상기 소스 영역 그리고 상기 제2 절연 영역과 상기 드레인 영역 사이에 배치되고 상기 소스 및 드레인 영역들과 다른 도전형을 갖는 웰 영역을 더 포함할 수 있다.In example embodiments, the semiconductor device may include a well disposed between the first insulating region and the source region and between the second insulating region and the drain region and having a conductivity type different from that of the source and drain regions. Further areas may be included.

본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함할 수 있다.According to example embodiments, the semiconductor device may further include metal silicide layers formed on the source and drain regions.

본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어질 수 있다.According to example embodiments, the source region and the drain region may be formed of metal silicide.

상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자는, 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판과, 상기 상부 반도체층의 상부 표면 부위에 형성된 소스 영역과, 상기 소스 영역으로부터 소정 간격 이격되도록 상기 상부 반도체층의 상부 표면 부위에 형성된 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 웰 영역과, 상기 웰 영역 상에 형성된 게이트 구조물을 포함할 수 있으며, 상기 소스 영역과 상기 드레인 영역은 상기 웰 영역보다 얇은 두께를 가질 수 있다.A semiconductor device according to another aspect of the present invention for achieving the above object is a substrate including a lower semiconductor layer, an upper semiconductor layer, and a buried oxide layer disposed between the lower and upper semiconductor layers, and the upper semiconductor layer. A source region formed on an upper surface region, a drain region formed on an upper surface region of the upper semiconductor layer to be spaced apart from the source region by a predetermined distance, a well region formed between the source region and the drain region, and A formed gate structure may be included, and the source region and the drain region may have a thickness smaller than that of the well region.

본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 매립 산화물층과 상기 소스 영역 사이에 형성된 제1 산화물 영역과, 상기 매립 산화물층과 상기 드레인 영역 사이에 형성된 제2 산화물 영역을 더 포함할 수 있다.According to example embodiments, the semiconductor device may further include a first oxide region formed between the buried oxide layer and the source region, and a second oxide region formed between the buried oxide layer and the drain region. can

본 발명의 실시예들에 따르면, 상기 웰 영역은 상기 매립 산화물층 상에 배치될 수 있다.According to example embodiments, the well region may be disposed on the buried oxide layer.

본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함할 수 있다.According to example embodiments, the semiconductor device may further include metal silicide layers formed on the source and drain regions.

본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어질 수 있다.According to example embodiments, the source region and the drain region may be formed of metal silicide.

상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은, 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판을 마련하는 단계와, 상기 상부 반도체층 내에 제1 절연 영역 및 상기 제1 절연 영역으로부터 소정 간격 이격되도록 제2 절연 영역을 형성하는 단계와, 상기 제1 절연 영역과 상기 제2 절연 영역 사이에 대응하도록 상기 상부 반도체층 상에 게이트 구조물을 형성하는 단계와, 상기 상부 반도체층의 상부 표면과 상기 제1 절연 영역 사이 그리고 상기 상부 반도체층의 상부 표면과 상기 제2 절연 영역 사이에 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함할 수 있다.In order to achieve the above object, a method of manufacturing a semiconductor device according to another embodiment of the present invention provides a substrate including a lower semiconductor layer, an upper semiconductor layer, and a buried oxide layer disposed between the lower and upper semiconductor layers. forming a first insulating region and a second insulating region spaced apart from the first insulating region by a predetermined distance in the upper semiconductor layer; Forming a gate structure on the upper semiconductor layer, forming a source region and a drain region between the upper surface of the upper semiconductor layer and the first insulating region and between the upper surface of the upper semiconductor layer and the second insulating region, respectively. Formation may be included.

본 발명의 실시예들에 따르면, 상기 제1 절연 영역과 상기 제2 절연 영역을 형성하는 단계는, 상기 제1 절연 영역이 형성될 제1 영역 및 상기 제2 절연 영역이 형성될 제2 영역에 산소 이온들을 주입하는 단계와, 상기 제1 영역 및 상기 제2 영역 내에 상기 제1 절연 영역으로 기능하는 제1 산화물 영역 및 상기 제2 절연 영역으로 기능하는 제2 산화물 영역을 각각 형성하기 위하여 열처리 공정을 수행하는 단계를 포함할 수 있다.According to embodiments of the present invention, the forming of the first insulating region and the second insulating region may include the first insulating region being formed in the first region and the second insulating region being formed in the second region. implanting oxygen ions, and a heat treatment process to form a first oxide region serving as the first insulating region and a second oxide region serving as the second insulating region in the first region and the second region, respectively. It may include the step of performing.

본 발명의 실시예들에 따르면, 상기 제1 절연 영역과 상기 제2 절연 영역은 상기 매립 산화물층 상에 형성될 수 있다.According to example embodiments, the first insulating region and the second insulating region may be formed on the buried oxide layer.

본 발명의 실시예들에 따르면, 상기 방법은, 상기 상부 반도체층 내에 웰 영역을 형성하는 단계를 더 포함할 수 있으며, 상기 게이트 구조물은 상기 웰 영역 상에 형성될 수 있다.According to example embodiments, the method may further include forming a well region in the upper semiconductor layer, and the gate structure may be formed on the well region.

본 발명의 실시예들에 따르면, 상기 웰 영역은 상기 매립 산화물층 상에 형성될 수 있다.According to example embodiments, the well region may be formed on the buried oxide layer.

본 발명의 실시예들에 따르면, 상기 방법은, 상기 소스 영역의 표면 부위와 상기 드레인 영역의 표면 부위에 금속 실리사이드층들을 형성하는 단계를 더 포함할 수 있다.According to example embodiments, the method may further include forming metal silicide layers on a surface area of the source region and a surface area of the drain region.

본 발명의 실시예들에 따르면, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지며 상기 제1 절연 영역과 상기 제2 절연 영역 상에 형성될 수 있다.According to example embodiments, the source region and the drain region may be made of metal silicide and may be formed on the first insulating region and the second insulating region.

상술한 바와 같은 본 발명의 실시예들에 따르면, SOI 기판의 상부 반도체층 내에 제1 절연 영역과 제2 절연 영역을 형성한 후 상기 제1 절연 영역과 상기 제2 절연 영역 상에 각각 소스 영역과 드레인 영역이 형성될 수 있다. 특히, 상기 제1 절연 영역과 상기 제2 절연 영역은 상기 SOI 기판의 매립 산화물층 상에 형성될 수 있으며, 이에 따라 상기 소스 영역과 상기 드레인 영역의 두께가 상대적으로 감소될 수 있다.According to the embodiments of the present invention as described above, after forming the first insulating region and the second insulating region in the upper semiconductor layer of the SOI substrate, the source region and the second insulating region are respectively formed on the first insulating region and the second insulating region. A drain region may be formed. In particular, the first insulating region and the second insulating region may be formed on the buried oxide layer of the SOI substrate, and thus the thicknesses of the source region and the drain region may be relatively reduced.

따라서, 상기 소스 영역과 상기 드레인 영역 사이의 기생 커패시턴스가 감소될 수 있으며, 상기 제1 절연 영역과 상기 제2 절연 영역에 의해 상기 소스 및 드레인 영역들과 상기 SOI 기판의 하부 반도체층 사이의 기생 커패시턴스가 감소될 수 있다. 결과적으로, 상기 반도체 소자의 오프 상태 커패시턴스가 감소될 수 있다.Therefore, the parasitic capacitance between the source region and the drain region can be reduced, and the parasitic capacitance between the source and drain regions and the lower semiconductor layer of the SOI substrate can be reduced by the first insulating region and the second insulating region. can be reduced. As a result, off-state capacitance of the semiconductor device may be reduced.

또한, 상기 소스 영역과 상기 드레인 영역을 금속 실리사이드로 형성함으로써 상기 소스 영역과 상기 드레인 영역의 전기 저항을 감소시킬 수 있으며, 결과적으로 상기 반도체 소자의 성능 지수가 크게 개선될 수 있다.In addition, since the source region and the drain region are formed of metal silicide, electrical resistance of the source region and the drain region may be reduced, and as a result, the figure of merit of the semiconductor device may be greatly improved.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 8은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.1 is a schematic cross-sectional view for explaining a semiconductor device according to an exemplary embodiment of the present invention.
2 is a schematic cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.
3 to 8 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 1 .

이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention does not have to be configured as limited to the embodiments described below and may be embodied in various other forms. The following examples are not provided to fully complete the present invention, but rather to fully convey the scope of the present invention to those skilled in the art.

본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.In the embodiments of the present invention, when one element is described as being disposed on or connected to another element, the element may be directly disposed on or connected to the other element, and other elements may be interposed therebetween. It could be. Alternatively, when an element is described as being directly disposed on or connected to another element, there cannot be another element between them. The terms first, second, third, etc. may be used to describe various items such as various elements, compositions, regions, layers and/or parts, but the items are not limited by these terms. will not

본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.Technical terms used in the embodiments of the present invention are only used for the purpose of describing specific embodiments, and are not intended to limit the present invention. In addition, unless otherwise limited, all terms including technical and scientific terms have the same meaning as can be understood by those skilled in the art having ordinary knowledge in the technical field of the present invention. The above terms, such as those defined in conventional dictionaries, shall be construed to have a meaning consistent with their meaning in the context of the relevant art and description of the present invention, unless expressly defined, ideally or excessively outwardly intuition. will not be interpreted.

본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.Embodiments of the present invention are described with reference to schematic illustrations of idealized embodiments of the present invention. Accordingly, variations from the shapes of the illustrations, eg, variations in manufacturing methods and/or tolerances, are fully foreseeable. Accordingly, embodiments of the present invention are not to be described as being limited to specific shapes of regions illustrated as diagrams, but to include variations in shapes, and elements described in the drawings are purely schematic and their shapes is not intended to describe the exact shape of the elements, nor is it intended to limit the scope of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view for explaining a semiconductor device according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 RF 스위치에 바람직하게 적용될 수 있으며, 기판(102) 내에 형성된 제1 절연 영역(122)과, 상기 기판(102) 내에 형성되며 상기 제1 절연 영역(122)으로부터 소정 간격 이격된 제2 절연 영역(124)과, 상기 기판(102)의 상부 표면과 상기 제1 절연 영역(122) 사이에 형성된 소스 영역(150)과, 상기 기판(102)의 상부 표면과 상기 제2 절연 영역(124) 사이에 형성된 드레인 영역(152)과, 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 채널 영역 상에 형성된 게이트 구조물(140)을 포함할 수 있다. 또한, 상기 반도체 소자(100)는 상기 기판(102) 내에 배치된 매립 절연층(106)을 더 포함할 수 있으며, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 상기 매립 절연층(106) 상에 형성될 수 있다.Referring to FIG. 1 , a semiconductor device 100 according to an embodiment of the present invention can be preferably applied to an RF switch, and includes a first insulating region 122 formed in a substrate 102 and a second insulating region 124 formed and spaced apart from the first insulating region 122 by a predetermined distance, and a source region 150 formed between the upper surface of the substrate 102 and the first insulating region 122; , the gate structure formed on the drain region 152 formed between the upper surface of the substrate 102 and the second insulating region 124 and the channel region between the source region 150 and the drain region 152. (140). In addition, the semiconductor device 100 may further include a buried insulating layer 106 disposed in the substrate 102, and the first insulating region 122 and the second insulating region 124 may include the buried insulating layer 106 . may be formed on the insulating layer 106 .

예를 들면, 상기 기판(102)으로는 하부 반도체층(104)과 상부 반도체층(108) 및 상기 하부 및 상부 반도체층들(104, 108) 사이에 배치된 매립 산화물층(106)을 포함하는 SOI 기판(102)이 사용될 수 있다. 상기 매립 산화물층(106)은 상기 매립 절연층(106)으로서 기능할 수 있으며 실리콘 산화물로 이루어질 수 있다. 상기 하부 반도체층(104)은 실리콘 벌크 기판일 수 있으며, 상기 상부 반도체층(108)은 실리콘층일 수 있다. 또한, 상기 제1 절연 영역(122) 및 상기 제2 절연 영역(124)은 실리콘 산화물로 이루어질 수 있다.For example, the substrate 102 includes a lower semiconductor layer 104, an upper semiconductor layer 108, and a buried oxide layer 106 disposed between the lower and upper semiconductor layers 104 and 108. An SOI substrate 102 may be used. The buried oxide layer 106 may function as the buried insulating layer 106 and may be made of silicon oxide. The lower semiconductor layer 104 may be a silicon bulk substrate, and the upper semiconductor layer 108 may be a silicon layer. In addition, the first insulating region 122 and the second insulating region 124 may be formed of silicon oxide.

상기 제1 절연 영역(122)과 상기 소스 영역(150) 및 상기 제2 절연 영역(124)과 상기 드레인 영역(152) 사이에는 웰 영역(130)이 배치될 수 있다. 상기 웰 영역(130)은 제1 도전형을 가질 수 있으며, 상기 소스 영역(150)과 상기 드레인 영역(152)은 제2 도전형을 가질 수 있다. 예를 들면, P형 불순물 영역이 상기 웰 영역(130)으로 사용될 수 있으며, N형 불순물 영역들이 상기 소스 영역(150)과 상기 드레인 영역(152)으로 사용될 수 있다. 도시되지는 않았으나, 상기 웰 영역(130)의 상부 표면 부위가 채널 영역으로서 기능할 수 있으며, 상기 게이트 구조물(140)은 상기 채널 영역 상에 배치될 수 있다.A well region 130 may be disposed between the first insulating region 122 and the source region 150 and between the second insulating region 124 and the drain region 152 . The well region 130 may have a first conductivity type, and the source region 150 and the drain region 152 may have a second conductivity type. For example, a P-type impurity region may be used as the well region 130 , and N-type impurity regions may be used as the source region 150 and the drain region 152 . Although not shown, an upper surface portion of the well region 130 may function as a channel region, and the gate structure 140 may be disposed on the channel region.

상기 게이트 구조물(140)은 상기 채널 영역 상에 형성된 게이트 절연막(142)과 상기 게이트 절연막(142) 상에 형성된 게이트 전극(144) 및 상기 게이트 전극(144)의 측면들 상에 형성된 게이트 스페이서들(146)을 포함할 수 있다. 상기 소스 영역(150)과 상기 드레인 영역(152) 상에는 금속 실리사이드층들(160)이 형성될 수 있다. 예를 들면, 상기 소스 영역(150)과 드레인 영역(152) 상에는 코발트 실리사이드층들(160)이 형성될 수 있다.The gate structure 140 includes a gate insulating layer 142 formed on the channel region, a gate electrode 144 formed on the gate insulating layer 142, and gate spacers formed on side surfaces of the gate electrode 144 ( 146) may be included. Metal silicide layers 160 may be formed on the source region 150 and the drain region 152 . For example, cobalt silicide layers 160 may be formed on the source region 150 and the drain region 152 .

상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 매립 절연층(106)의 두께를 증가시키기 위해 사용될 수 있다. 특히, 상기 소스 및 드레인 영역들(150, 152)의 두께는 상기 제1 및 제2 절연 영역들(122, 124)에 의해 상대적으로 얇아질 수 있으며, 이에 따라 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 기생 커패시턴스가 감소될 수 있다. 아울러, 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 기생 커패시턴스가 감소될 수 있으며, 결과적으로, 상기 반도체 소자(100)의 오프 상태 커패시턴스가 감소될 수 있다.The first insulating region 122 and the second insulating region 124 increase the thickness of the buried insulating layer 106 between the source and drain regions 150 and 152 and the lower semiconductor layer 104. can be used for In particular, the thickness of the source and drain regions 150 and 152 may be relatively thin by the first and second insulating regions 122 and 124, and thus the source region 150 and the drain Parasitic capacitance between regions 152 may be reduced. In addition, parasitic capacitance between the source and drain regions 150 and 152 and the lower semiconductor layer 104 may be reduced, and as a result, off-state capacitance of the semiconductor device 100 may be reduced.

도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.2 is a schematic cross-sectional view for explaining a semiconductor device according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는 하부 반도체층(204)과 상부 반도체층(208) 및 상기 하부 및 상부 반도체층들(204, 208) 사이에 배치된 매립 산화물층(206)을 포함하는 기판(202) 상에 형성될 수 있다. 특히, 상기 반도체 소자(200)는 소자 분리 영역들(210)에 의해 한정된 활성 영역 내에 형성될 수 있으며, 상기 상부 반도체층(208)의 상부 표면 부위에 형성된 소스 영역(250)과, 상기 소스 영역(250)으로부터 소정 간격 이격되도록 상기 상부 반도체층(208)의 상부 표면 부위에 형성된 드레인 영역(252)과, 상기 소스 영역(250)과 상기 드레인 영역(252) 사이에 형성된 웰 영역(230)과, 상기 웰 영역(230) 상에 형성된 게이트 구조물(240)을 포함할 수 있다. 특히, 상기 소스 영역(250)과 상기 드레인 영역(252)은 상기 웰 영역(230)보다 얇은 두께를 가질 수 있다.Referring to FIG. 2 , a semiconductor device 200 according to another embodiment of the present invention is disposed between a lower semiconductor layer 204 and an upper semiconductor layer 208 and the lower and upper semiconductor layers 204 and 208. A buried oxide layer 206 may be formed on the substrate 202 . In particular, the semiconductor device 200 may be formed in an active region defined by device isolation regions 210, and may include a source region 250 formed on an upper surface of the upper semiconductor layer 208, and the source region A drain region 252 formed on the upper surface of the upper semiconductor layer 208 to be spaced apart from 250 by a predetermined distance, a well region 230 formed between the source region 250 and the drain region 252, , and may include a gate structure 240 formed on the well region 230 . In particular, the source region 250 and the drain region 252 may have a thickness smaller than that of the well region 230 .

상기 반도체 소자(200)는 상기 매립 산화물층(206)과 상기 소스 영역(250) 사이에 형성된 제1 산화물 영역(222)과, 상기 매립 산화물층(206)과 상기 드레인 영역(252) 사이에 형성된 제2 산화물 영역(224)을 포함할 수 있으며, 상기 웰 영역(230)은 상기 매립 산화물층(206) 상에 배치될 수 있다. 즉, 상기 웰 영역(230)의 하부(lower portion)가 상기 제1 산화물 영역(222)과 상기 제2 산화물 영역(224) 사이에 배치될 수 있다.The semiconductor device 200 includes a first oxide region 222 formed between the buried oxide layer 206 and the source region 250, and formed between the buried oxide layer 206 and the drain region 252. A second oxide region 224 may be included, and the well region 230 may be disposed on the buried oxide layer 206 . That is, a lower portion of the well region 230 may be disposed between the first oxide region 222 and the second oxide region 224 .

상기 게이트 구조물(240)은 상기 웰 영역(230) 상에 형성된 게이트 절연막(242)과 상기 게이트 절연막(242) 상에 형성된 게이트 전극(244) 및 상기 게이트 전극(244)의 측면들 상에 형성된 게이트 스페이서들(246)을 포함할 수 있다. 특히, 상기 소스 영역(250)과 상기 드레인 영역(252)은 금속 실리사이드로 이루어질 수 있다. 예를 들면, 상기 소스 영역(250)과 상기 드레인 영역(252)은 코발트 실리사이드로 이루어질 수 있다. 결과적으로, 상기 소스 영역(250)과 상기 드레인 영역(252)의 전기 저항이 감소될 수 있다.The gate structure 240 includes a gate insulating layer 242 formed on the well region 230, a gate electrode 244 formed on the gate insulating layer 242, and a gate formed on side surfaces of the gate electrode 244. Spacers 246 may be included. In particular, the source region 250 and the drain region 252 may be formed of metal silicide. For example, the source region 250 and the drain region 252 may be formed of cobalt silicide. As a result, electrical resistance of the source region 250 and the drain region 252 may be reduced.

도 3 내지 도 8은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.3 to 8 are schematic cross-sectional views for explaining a method of manufacturing the semiconductor device shown in FIG. 1 .

도 3을 참조하면, 먼저, 하부 반도체층(104)과 상부 반도체층(108) 및 상기 하부 및 상부 반도체층들(104, 108) 사이에 배치된 매립 산화물층(106)을 포함하는 기판(102)을 마련하고, 상기 상부 반도체층(108) 내에 활성 영역을 정의하기 위한 소자 분리 영역들(110)을 형성할 수 있다. 예를 들면, 상기 하부 반도체층(104)은 실리콘 벌크 기판일 수 있고, 상기 상부 반도체층(108)은 실리콘층일 수 있으며, 상기 매립 산화물층(106)은 실리콘 산화물층일 수 있다. 상기 소자 분리 영역들(110)은 STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있으며, 실리콘 산화물 및/또는 실리콘 질화물로 이루어질 수 있다. 특히, 상기 소자 분리 영역들(110)은 도 3에 도시된 바와 같이 상기 매립 산화물층(106) 상에 형성될 수 있다.Referring to FIG. 3, first, a substrate 102 including a lower semiconductor layer 104, an upper semiconductor layer 108, and a buried oxide layer 106 disposed between the lower and upper semiconductor layers 104 and 108. ), and device isolation regions 110 for defining active regions may be formed in the upper semiconductor layer 108 . For example, the lower semiconductor layer 104 may be a silicon bulk substrate, the upper semiconductor layer 108 may be a silicon layer, and the buried oxide layer 106 may be a silicon oxide layer. The device isolation regions 110 may be formed through a shallow trench isolation (STI) process and may be made of silicon oxide and/or silicon nitride. In particular, the device isolation regions 110 may be formed on the buried oxide layer 106 as shown in FIG. 3 .

도 4 및 도 5를 참조하면, 상기 상부 반도체층(108) 내에 제1 절연 영역(122)과 제2 절연 영역(124)을 형성할 수 있다. 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)은 소정 간격 서로 이격될 수 있으며, 상기 매립 산화물층(106) 상에 형성될 수 있다.Referring to FIGS. 4 and 5 , a first insulating region 122 and a second insulating region 124 may be formed in the upper semiconductor layer 108 . The first insulating region 122 and the second insulating region 124 may be spaced apart from each other by a predetermined interval and may be formed on the buried oxide layer 106 .

예를 들면, 도 4에 도시된 바와 같이 상기 기판(102) 상에 소스 영역(150)과 드레인 영역(152)이 형성될 부위들을 노출시키는 포토레지스트 패턴(120)을 형성하고, 상기 포토레지스트 패턴(120)을 이온 주입 마스크로서 이용하는 이온 주입 공정을 통해 상기 제1 절연 영역(122)과 제2 절연 영역(124)이 형성될 제1 영역 및 제2 영역에 산소 이온들을 주입할 수 있다.For example, as shown in FIG. 4 , a photoresist pattern 120 exposing regions where a source region 150 and a drain region 152 are to be formed is formed on the substrate 102 , and the photoresist pattern 120 is formed. Oxygen ions may be implanted into the first region and the second region where the first insulating region 122 and the second insulating region 124 are to be formed through an ion implantation process using 120 as an ion implantation mask.

상기 포토레지스트 패턴(120)은 상기 이온 주입 공정이 수행된 후 애싱 및/또는 스트립 공정을 통해 제거될 수 있다. 이어서, 도 5에 도시된 바와 같이 상기 제1 영역 및 제2 영역 내에 상기 제1 절연 영역(122)으로서 기능하는 제1 산화물 영역(122) 및 상기 제2 절연 영역(124)으로서 기능하는 제2 산화물 영역(124)을 형성하기 위한 열처리 공정이 수행될 수 있다. 상기 열처리 공정은 불활성 가스 분위기, 예를 들면, 질소 또는 아르곤 분위기에서 수행될 수 있으며, 상기 제1 및 제2 영역들에 주입된 산소 이온들과 실리콘 원자들 사이의 반응에 의해 상기 제1 산화물 영역(122) 및 제2 산화물 영역(124)이 형성될 수 있다.The photoresist pattern 120 may be removed through an ashing and/or stripping process after the ion implantation process is performed. Then, as shown in FIG. 5 , a first oxide region 122 serving as the first insulating region 122 and a second insulating region 124 serving as the first insulating region 122 in the first region and the second region A heat treatment process for forming the oxide region 124 may be performed. The heat treatment process may be performed in an inert gas atmosphere, for example, a nitrogen or argon atmosphere, and the first oxide region is formed by a reaction between silicon atoms and oxygen ions implanted into the first and second regions. 122 and a second oxide region 124 may be formed.

도 6을 참조하면, 상기 상부 반도체층(108) 내에 제1 도전형을 갖는 웰 영역(130)이 형성될 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 웰 영역(130)으로서 기능하는 P형 불순물 영역이 상기 상부 반도체층(108) 내에 형성될 수 있다.Referring to FIG. 6 , a well region 130 having a first conductivity type may be formed in the upper semiconductor layer 108 . For example, a P-type impurity region serving as the well region 130 may be formed in the upper semiconductor layer 108 through an ion implantation process.

도 7을 참조하면, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)의 사이에 대응하도록 상기 웰 영역(130) 상에 게이트 구조물(140)이 형성될 수 있다. 예를 들면, 상기 웰 영역(130) 상에 절연막과 도전막을 형성한 후 상기 도전막과 상기 절연막을 패터닝함으로써 상기 웰 영역(130) 상에 게이트 절연막(142)과 게이트 전극(144)을 형성할 수 있다. 또한, 상기 게이트 전극(144)의 측면들 상에 게이트 스페이서들(146)을 형성할 수 있다. 상기 절연막으로는 게이트 산화막이 사용될 수 있으며, 상기 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있다. 아울러, 상기 게이트 스페이서들(146)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.Referring to FIG. 7 , a gate structure 140 may be formed on the well region 130 to correspond between the first insulating region 122 and the second insulating region 124 . For example, a gate insulating layer 142 and a gate electrode 144 may be formed on the well region 130 by patterning the insulating layer and the insulating layer after forming the insulating layer and the conductive layer on the well region 130 . can In addition, gate spacers 146 may be formed on side surfaces of the gate electrode 144 . A gate oxide layer may be used as the insulating layer, and a polysilicon layer doped with impurities may be used as the conductive layer. In addition, the gate spacers 146 may be made of silicon oxide or silicon nitride.

도 8을 참조하면, 상기 게이트 구조물(140)의 양측에 각각 소스 영역(150)과 드레인 영역(152)을 형성할 수 있다. 구체적으로, 상기 제1 절연 영역(122)과 상기 상부 반도체층(108)의 상부 표면 사이에 소스 영역(150)을 형성하고, 상기 제2 절연 영역(124)과 상기 상부 반도체층(108)의 상부 표면 사이에 드레인 영역(152)을 형성할 수 있다. 예를 들면, 이온 주입 공정을 통해 상기 소스 영역(150)과 상기 드레인 영역(152)으로서 기능하는 N형 불순물 영역들을 형성할 수 있다. 결과적으로, 상기 소스 영역(150)과 상기 드레인 영역(152)은 상기 웰 영역(130)보다 얇은 두께를 가질 수 있으며, 이에 따라 상기 소스 영역(150)과 상기 드레인 영역(152) 사이의 기생 커패시턴스가 감소될 수 있다.Referring to FIG. 8 , a source region 150 and a drain region 152 may be formed on both sides of the gate structure 140 , respectively. Specifically, a source region 150 is formed between the first insulating region 122 and the upper surface of the upper semiconductor layer 108, and the second insulating region 124 and the upper semiconductor layer 108 are formed. A drain region 152 may be formed between the top surfaces. For example, N-type impurity regions serving as the source region 150 and the drain region 152 may be formed through an ion implantation process. As a result, the source region 150 and the drain region 152 may have a thickness smaller than that of the well region 130, and thus the parasitic capacitance between the source region 150 and the drain region 152 can be reduced.

또한, 상기 제1 절연 영역(122)과 상기 제2 절연 영역(124)에 의해 상기 소스 및 드레인 영역들(150, 152)과 상기 하부 반도체층(104) 사이의 기생 커패시턴스가 감소될 수 있으며, 결과적으로 상기 반도체 소자(100)의 오프 상태 커패시턴스가 감소될 수 있다.In addition, parasitic capacitance between the source and drain regions 150 and 152 and the lower semiconductor layer 104 may be reduced by the first insulating region 122 and the second insulating region 124, As a result, off-state capacitance of the semiconductor device 100 may be reduced.

상기와 같이 소스 영역(150) 및 드레인 영역(152)을 형성한 후 도 1에 도시된 바와 같이 상기 소스 영역(150)의 표면 부위와 상기 드레인 영역(152)의 표면 부위에 금속 실리사이드층들(160)을 형성할 수 있다. 예를 들면, 상기 기판(102) 상에 금속층, 예를 들면, 코발트층을 형성한 후 열처리를 통하여 상기 소스 영역(150)의 표면 부위와 상기 드레인 영역(152)의 표면 부위 상에 코발트 실리사이드층들(160)을 형성할 수 있다.After forming the source region 150 and the drain region 152 as described above, as shown in FIG. 1 , metal silicide layers ( 160) can be formed. For example, after forming a metal layer, for example, a cobalt layer, on the substrate 102, a cobalt silicide layer is formed on the surface portions of the source region 150 and the drain region 152 through heat treatment. Fields 160 may be formed.

상기한 바와 다르게, 도 2에 도시된 바와 같이 상기 기판(202) 상에 상대적으로 두꺼운 금속층을 형성한 후 열처리를 통하여 상기 소스 영역(250)과 상기 드레인 영역(252)을 금속 실리사이드로 형성할 수도 있다. 이 경우, 상기 소스 영역(250)과 상기 드레인 영역(252)의 전기 저항을 더욱 감소시킬 수 있다.Unlike the above, as shown in FIG. 2 , after forming a relatively thick metal layer on the substrate 202 , the source region 250 and the drain region 252 may be formed of metal silicide through heat treatment. have. In this case, the electrical resistance of the source region 250 and the drain region 252 may be further reduced.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the present invention described in the claims below. You will understand that there is

100 : 반도체 소자 102 : 기판
104 : 하부 반도체층 106 : 매립 산화물층
108 : 상부 반도체층 110 : 소자 분리 영역
120 : 포토레지스트 패턴 122 : 제1 절연 영역
124 : 제2 절연 영역 130 : 웰 영역
140 : 게이트 구조물 142 : 게이트 절연막
144 : 게이트 전극 146 : 게이트 스페이서
150 : 소스 영역 152 : 드레인 영역
160 : 금속 실리사이드층100: semiconductor element 102: substrate
104: lower semiconductor layer 106: buried oxide layer
108: upper semiconductor layer 110: device isolation region
120: photoresist pattern 122: first insulating region
124: second insulating region 130: well region
140: gate structure 142: gate insulating film
144: gate electrode 146: gate spacer
150: source region 152: drain region
160: metal silicide layer

Claims (17)

기판 내에 배치된 매립 절연층;
상기 기판 내에서 상기 매립 절연층 상에 형성된 제1 절연 영역;
상기 기판 내에서 상기 매립 절연층 상에 형성되며 상기 제1 절연 영역으로부터 소정 간격 이격된 제2 절연 영역;
상기 기판의 상부 표면과 상기 제1 절연 영역 사이에 형성된 소스 영역;
상기 기판의 상부 표면과 상기 제2 절연 영역 사이에 형성된 드레인 영역; 및
상기 소스 영역과 상기 드레인 영역 사이의 채널 영역 상에 형성된 게이트 구조물을 포함하되,
상기 제1 절연 영역과 상기 제2 절연 영역은 상기 매립 절연층과 직접 접하도록 상기 매립 절연층 상에 형성되는 것을 특징으로 하는 반도체 소자.a buried insulating layer disposed within the substrate;
a first insulating region formed on the buried insulating layer in the substrate;
a second insulating region formed on the buried insulating layer in the substrate and spaced apart from the first insulating region by a predetermined distance;
a source region formed between an upper surface of the substrate and the first insulating region;
a drain region formed between an upper surface of the substrate and the second insulating region; and
A gate structure formed on a channel region between the source region and the drain region,
The semiconductor device according to claim 1 , wherein the first insulating region and the second insulating region are formed on the buried insulating layer to directly contact the buried insulating layer. 삭제delete 제1항에 있어서, 상기 제1 절연 영역과 상기 소스 영역 그리고 상기 제2 절연 영역과 상기 드레인 영역 사이에 배치되고 상기 소스 및 드레인 영역들과 다른 도전형을 갖는 웰 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.The method of claim 1 , further comprising a well region disposed between the first insulating region and the source region, and between the second insulating region and the drain region and having a conductivity type different from that of the source and drain regions. semiconductor device to do. 제1항에 있어서, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함하는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1 , further comprising metal silicide layers formed on the source and drain regions. 제1항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1 , wherein the source region and the drain region are made of metal silicide. 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판;
상기 상부 반도체층의 상부 표면 부위에 형성된 소스 영역;
상기 소스 영역으로부터 소정 간격 이격되도록 상기 상부 반도체층의 상부 표면 부위에 형성된 드레인 영역;
상기 매립 산화물층과 상기 소스 영역 사이에서 상기 매립 산화물층과 직접 접하도록 상기 매립 산화물층 상에 형성된 제1 산화물 영역;
상기 매립 산화물층과 상기 드레인 영역 사이에서 상기 매립 산화물층과 직접 접하도록 상기 매립 산화물층 상에 형성된 제2 산화물 영역;
상기 소스 영역과 상기 드레인 영역 사이에 형성된 웰 영역; 및
상기 웰 영역 상에 형성된 게이트 구조물을 포함하되,
상기 소스 영역과 상기 드레인 영역은 상기 웰 영역보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자.a substrate including a lower semiconductor layer, an upper semiconductor layer, and a buried oxide layer disposed between the lower and upper semiconductor layers;
a source region formed on an upper surface portion of the upper semiconductor layer;
a drain region formed on an upper surface portion of the upper semiconductor layer to be spaced apart from the source region by a predetermined distance;
a first oxide region formed on the buried oxide layer to directly contact the buried oxide layer between the buried oxide layer and the source region;
a second oxide region formed on the buried oxide layer to directly contact the buried oxide layer between the buried oxide layer and the drain region;
a well region formed between the source region and the drain region; and
A gate structure formed on the well region;
The semiconductor device of claim 1 , wherein the source region and the drain region have a thickness smaller than that of the well region. 삭제delete 제6항에 있어서, 상기 웰 영역은 상기 매립 산화물층 상에 배치되는 것을 특징으로 하는 반도체 소자.7. The semiconductor device according to claim 6, wherein the well region is disposed on the buried oxide layer. 제6항에 있어서, 상기 소스 영역과 드레인 영역 상에 형성된 금속 실리사이드층들을 더 포함하는 것을 특징으로 하는 반도체 소자.7. The semiconductor device according to claim 6, further comprising metal silicide layers formed on the source and drain regions. 제6항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지는 것을 특징으로 하는 반도체 소자.7. The semiconductor device according to claim 6, wherein the source region and the drain region are made of metal silicide. 하부 반도체층과 상부 반도체층 및 상기 하부 및 상부 반도체층들 사이에 배치된 매립 산화물층을 포함하는 기판을 마련하는 단계;
상기 상부 반도체층 내에 제1 절연 영역 및 상기 제1 절연 영역으로부터 소정 간격 이격되도록 제2 절연 영역을 형성하는 단계;
상기 제1 절연 영역과 상기 제2 절연 영역 사이에 대응하도록 상기 상부 반도체층 상에 게이트 구조물을 형성하는 단계; 및
상기 상부 반도체층의 상부 표면과 상기 제1 절연 영역 사이 그리고 상기 상부 반도체층의 상부 표면과 상기 제2 절연 영역 사이에 각각 소스 영역과 드레인 영역을 형성하는 단계를 포함하되,
상기 제1 절연 영역과 상기 제2 절연 영역은 상기 매립 산화물층과 직접 접하도록 상기 매립 산화물층 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.preparing a substrate including a lower semiconductor layer, an upper semiconductor layer, and a buried oxide layer disposed between the lower and upper semiconductor layers;
forming a first insulating region in the upper semiconductor layer and a second insulating region spaced apart from the first insulating region by a predetermined distance;
forming a gate structure on the upper semiconductor layer to correspond between the first insulating region and the second insulating region; and
Forming a source region and a drain region between an upper surface of the upper semiconductor layer and the first insulating region and between an upper surface of the upper semiconductor layer and the second insulating region, respectively;
The method of manufacturing a semiconductor device according to claim 1 , wherein the first insulating region and the second insulating region are formed on the buried oxide layer to directly contact the buried oxide layer. 제11항에 있어서, 상기 제1 절연 영역과 상기 제2 절연 영역을 형성하는 단계는,
상기 제1 절연 영역이 형성될 제1 영역 및 상기 제2 절연 영역이 형성될 제2 영역에 산소 이온들을 주입하는 단계; 및
상기 제1 영역 및 상기 제2 영역 내에 상기 제1 절연 영역으로 기능하는 제1 산화물 영역 및 상기 제2 절연 영역으로 기능하는 제2 산화물 영역을 각각 형성하기 위하여 열처리 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.12. The method of claim 11, wherein forming the first insulating region and the second insulating region comprises:
implanting oxygen ions into a first region where the first insulating region is to be formed and a second region where the second insulating region is to be formed; and
and performing a heat treatment process to form a first oxide region serving as the first insulating region and a second oxide region serving as the second insulating region in the first region and the second region, respectively. A method for manufacturing a semiconductor device characterized by 삭제delete 제11항에 있어서, 상기 상부 반도체층 내에 웰 영역을 형성하는 단계를 더 포함하되,
상기 게이트 구조물은 상기 웰 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.12. The method of claim 11, further comprising forming a well region in the upper semiconductor layer,
The method of manufacturing a semiconductor device according to claim 1 , wherein the gate structure is formed on the well region. 제14항에 있어서, 상기 웰 영역은 상기 매립 산화물층 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.15. The method of claim 14, wherein the well region is formed on the buried oxide layer. 제11항에 있어서, 상기 소스 영역의 표면 부위와 상기 드레인 영역의 표면 부위에 금속 실리사이드층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.12. The method of claim 11, further comprising forming metal silicide layers on a surface of the source region and a surface of the drain region. 제11항에 있어서, 상기 소스 영역과 상기 드레인 영역은 금속 실리사이드로 이루어지며 상기 제1 절연 영역과 상기 제2 절연 영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.12. The method of claim 11, wherein the source region and the drain region are made of metal silicide and are formed on the first insulating region and the second insulating region.
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