KR102473420B1 - Multi-layered ceramic electronic componentthe - Google Patents
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Abstract
본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 전극층 및 도금층은 상기 세라믹 바디의 제1 면 및 제2 면으로 연장하여 배치되고, 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 전극층의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 상기 전극층 및 도금층 각각의 접선의 기울기가 서로 반대가 되는 지점이 적어도 1개 이상 배치된 적층 세라믹 전자부품을 제공한다.The present invention includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, connected to the first and second surfaces, A ceramic body including third and fourth surfaces facing in a second direction, fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction, and an outer side of the ceramic body and an external electrode electrically connected to the internal electrode, wherein the external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, wherein the electrode layer and the plating layer are the ceramic Centered at a point (0.5BW) that extends to the first and second surfaces of the body and is 1/2 of the total width (BW) of the electrode layers disposed on the first and second surfaces of the ceramic body, Provided is a multilayer ceramic electronic component in which at least one point where the slope of a tangent line of each of the electrode layer and the plating layer is opposite to each other is disposed in a region within a range of ± 0.2 BW.
Description
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a method of manufacturing a highly reliable multilayer ceramic electronic component.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.In general, electronic components using ceramic materials such as capacitors, inductors, piezoelectric elements, varistors, or thermistors include a ceramic body made of ceramic material, internal electrodes formed inside the ceramic body, and external electrodes installed on the surface of the ceramic body to be connected to the internal electrodes. to provide
적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.Among multilayer ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed facing each other with one dielectric layer interposed therebetween, and external electrodes electrically connected to the internal electrodes.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.Multilayer ceramic capacitors are widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and ease of mounting.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다. Recently, in accordance with the high performance and light, thin and short size of the electric and electronic device industries, miniaturization, high performance, and ultra high capacity are required even in electronic parts.
특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.In particular, a technique for maximizing capacitance per unit volume is required according to the high capacity and miniaturization of multilayer ceramic capacitors.
따라서, 내부전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.Therefore, in the case of the internal electrode, it is necessary to realize high capacity through an increase in the number of layers by minimizing the volume while maximizing the area.
그러나, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 신뢰성 특히, 내습 신뢰성 확보가 큰 이슈가 되고 있다. However, as multilayer ceramic capacitors have high capacities and are miniaturized, reliability, particularly moisture resistance, has become a major issue.
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a method of manufacturing a highly reliable multilayer ceramic electronic component.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 전극층 및 도금층은 상기 세라믹 바디의 제1 면 및 제2 면으로 연장하여 배치되고, 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 전극층의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 상기 전극층 및 도금층 각각의 접선의 기울기가 서로 반대가 되는 지점이 적어도 1개 이상 배치된 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, the first and second surfaces a ceramic body including third and fourth surfaces connected to and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; An external electrode disposed outside the ceramic body and electrically connected to the internal electrode, wherein the external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, wherein the electrode layer and The plating layer extends to the first and second surfaces of the ceramic body and is disposed at a point (0.5BW) that is 1/2 of the total width (BW) of the electrode layers disposed on the first and second surfaces of the ceramic body. Provided is a multilayer ceramic electronic component in which at least one point where the slope of the tangent to each of the electrode layer and the plating layer is opposite to each other is disposed in a region within a range of ± 0.2 BW around .
본 발명의 일 실시형태에 따르면 외부전극을 다중 도포함으로써, 세라믹 바디의 모서리부에 배치된 외부전극이 끊김이 없으며, 세라믹 바디의 상면 및 하면에 배치된 전극층과 도금층의 일정 영역에 접선의 기울기가 서로 반대가 되는 지점이 배치됨으로써, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.According to an embodiment of the present invention, by applying multiple external electrodes, the external electrodes disposed at the corners of the ceramic body are seamless, and the slope of the tangent line in a certain region of the electrode layer and the plating layer disposed on the upper and lower surfaces of the ceramic body By arranging the points opposite to each other, the moisture resistance can be improved and reliability can be improved.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 E 영역 확대도이다.1 is a schematic perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
FIG. 3 is a II′ cross-sectional view of FIG. 1 .
FIG. 4 is an enlarged view of region E of FIG. 3 .
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.An embodiment of the present invention relates to a ceramic electronic component, and the electronic component using a ceramic material includes a capacitor, an inductor, a piezoelectric element, a varistor, or a thermistor. Hereinafter, a multilayer ceramic capacitor will be described as an example of a ceramic electronic component.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다. 1 is a schematic perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
도 3은 도 1의 I-I' 단면도이다. FIG. 3 is a II' cross-sectional view of FIG. 1 .
도 4는 도 3의 E 영역 확대도이다.FIG. 4 is an enlarged view of region E of FIG. 3 .
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.1 to 4 , the multilayer ceramic capacitor according to an embodiment of the present invention includes a
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In one embodiment of the present invention, the 'length direction' of the multilayer ceramic capacitor may be defined as the 'L' direction in FIG. 1 , the 'width direction' may be defined as the 'W' direction, and the 'thickness direction' may be defined as the 'T' direction. The 'thickness direction' may be used as the same concept as the direction in which dielectric layers are stacked, that is, the 'stacking direction'.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.Although the shape of the
상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.The
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.The first and second surfaces S1 and S2 are surfaces facing each other in the thickness direction of the
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다. One ends of the plurality of
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The
제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다. One end of the first
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제4 면(S4) 또는 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.The other ends of the first
상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.First and second
상기 일 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.4 ㎛ 이하일 수 있다. The thickness of one of the
본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다. According to one embodiment of the present invention, 200 or more dielectric layers on which internal electrodes are formed may be stacked.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다. According to one embodiment of the present invention, the
상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.The plurality of
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.The
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다. The ceramic powder is not particularly limited as long as it is generally used in the art.
이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. It is not limited thereto, but may include, for example, BaTiO 3 -based ceramic powder.
상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.The BaTiO 3 -based ceramic powder is not limited thereto, and examples include (Ba 1-x Ca x )TiO 3 , Ba(Ti 1-y Ca y )O 3 in which Ca, Zr, etc. are partially dissolved in BaTiO 3 . , (Ba 1-x Ca x )(Ti 1-y Zr y )O 3 or Ba(Ti 1-y Zr y )O 3 .
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.In addition, the ceramic green sheet may include a transition metal, a rare earth element, Mg, Al, etc. together with the ceramic powder.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다. The thickness of the one
이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.4 ㎛ 이하 일 수 있다.Although not limited thereto, for example, the
본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다. In one embodiment of the present invention, the thickness of the
상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. As shown in FIG. 2 , the average thickness of the
예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, as shown in FIG. 2 , a cross section in the length and thickness directions (L-T) cut at the center of the
상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. The 30 equally spaced points may be measured in the capacitance forming part, which means the region where the
또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.In addition, if the average value is measured by extending the average value measurement to 10 or more dielectric layers, the average thickness of the dielectric layer can be further generalized.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.The
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active portion A may be formed by repeatedly stacking a plurality of first and second
상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper cover part C1 and the lower cover part C2 may have the same material and structure as the
즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper cover part C1 and the lower cover part C2 may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper cover part (C1) and the lower cover part (C2) may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active part (A) in the vertical direction, respectively. It may serve to prevent damage to the internal electrode.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.Each of the upper cover part C1 and the lower cover part C2 may have a thickness of 20 μm or less, but is not necessarily limited thereto.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있으며, 이로 인하여 상기와 같이 세라믹 바디 내부에 배치되는 상부 및 하부 커버부의 두께도 얇아지는 추세이다.Recently, in accordance with the high performance and light and thin miniaturization of the electric and electronic device industry, miniaturization, high performance, and ultra-high capacity are required for electronic components. As a result, the thickness of the upper and lower covers disposed inside the ceramic body is also thinning. to be.
본 발명의 일 실시형태와 같이, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 경우 커버부의 두께가 얇아 외부의 습기 및 도금액 침투가 용이하고 이로 인하여 내습 신뢰성 불량 가능성이 높아질 수 있다.As in one embodiment of the present invention, when the upper cover part (C1) and the lower cover part (C2) each have a thickness of 20 μm or less, the thickness of the cover part is thin, so that external moisture and plating solution are easily penetrated, and thus moisture resistance Possibility of reliability failure may increase.
특히, 세라믹 바디(110)의 모서리부에 외부전극이 미도포된 영역이 생길 수 있으며, 이 경우 외부의 습기 및 도금액이 침투할 가능성이 높아진다.Particularly, an area where no external electrode is applied may occur at the corner of the
상기 문제를 개선하기 위하여, 본 발명의 일 실시형태에 따르면, 외부전극을 다중 도포함으로써, 세라믹 바디의 모서리부에 배치된 외부전극이 끊김이 없으며, 세라믹 바디의 상면 및 하면에 배치된 전극층과 도금층의 일정 영역에 접선의 기울기가 서로 반대가 되는 지점을 배치함으로써 내습 신뢰성을 개선할 수 있다.In order to improve the above problem, according to an embodiment of the present invention, by applying multiple external electrodes, the external electrodes disposed at the corners of the ceramic body are seamless, and the electrode layer and the plating layer disposed on the upper and lower surfaces of the ceramic body Moisture resistance reliability can be improved by arranging a point where the slopes of the tangent lines are opposite to each other in a certain area of .
즉, 본 발명의 일 실시형태에서는 초소형 고용량 적층 세라믹 커패시터에 있어서, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 얇은 두께를 가질 경우 내습 신뢰성을 개선하기 위하여 외부전극을 다중 도포하는 것을 특징으로 한다.That is, in one embodiment of the present invention, in the microminiature high-capacity multilayer ceramic capacitor, when the upper cover part (C1) and the lower cover part (C2) each have a thin thickness of 20 μm or less, external electrodes are used to improve moisture resistance reliability. It is characterized by multiple application of.
따라서, 상부 커버부(C1) 및 하부 커버부(C2)의 두께가 각각 20 μm를 초과하는 종래의 적층 세라믹 커패시터에 있어서는 본 발명의 일 실시형태와 같이, 외부전극을 다중 도포함으로써, 세라믹 바디의 상면 및 하면에 배치된 전극층과 도금층의 일정 영역에 접선의 기울기가 서로 반대가 되는 지점을 배치하지 않더라도 내습 신뢰성이 크게 문제되지 않는다. Therefore, in the conventional multilayer ceramic capacitor in which the thicknesses of the upper cover part C1 and the lower cover part C2 are each greater than 20 μm, as in one embodiment of the present invention, the external electrodes are applied multiple times, thereby forming a ceramic body. Moisture resistance is not a big problem even if a point where the slope of the tangent line is opposite to each other is not disposed in a certain region of the electrode layer and the plating layer disposed on the upper and lower surfaces.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.Materials forming the first and second
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, a first
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.The first and second
*상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 131b, 132a, 132b)과 상기 전극층(131a, 131b, 132a, 132b) 상에 배치된 도금층(131c, 131d, 132c, 132d)을 포함한다.*The
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 일측 및 타측에 각각 배치된 제1 외부전극(131)과 제2 외부전극(132)을 포함한다.The
상기 전극층(131a, 131b, 132a, 132b)은 도전성 금속 및 글라스를 포함할 수 있다.The
상기 전극층(131a, 131b, 132a, 132b)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal used in the
상기 전극층(131a, 131b, 132a, 132b)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The
즉, 상기 전극층(131a, 131b, 132a, 132b)은 도전성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.That is, the
상기 전극층(131a, 131b, 132a, 132b)이 포함하는 도전성 금속은 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 도통함으로써, 전기적 특성을 구현한다.The conductive metal included in the
전극층(131a, 131b, 132a, 132b)이 포함하는 글라스는 상기 도전성 금속과 함께 외부의 습기를 차단하는 실링재의 역할을 수행한다.The glass included in the
상기 제1 외부전극(131)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 일면에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결된 제1 전극층(131a, 131b) 및 상기 제1 전극층(131a, 131b) 상에 배치된 제1 도금층(131c, 131d)을 포함한다.The first
또한, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 타면에 배치되되, 상기 제2 내부전극(122)과 전기적으로 연결된 제2 전극층(132a, 132b) 및 상기 제2 전극층(132a, 132b) 상에 배치된 제2 도금층(132c, 132d)을 포함한다.In addition, the second
상기 전극층(131a, 131b, 132a, 132b)은 상기 세라믹 바디(110)의 길이(L) 방향 양 측면에 배치되며, 상기 세라믹 바디(110)의 상부면과 하부면인 제1 면(S1)과 제2 면(S2)의 일부까지 연장 배치될 수 있다.The
또한, 상기 전극층(131a, 131b, 132a, 132b)의 상부에 도금층(131b, 131c, 132b, 132c)이 배치될 수 있다.In addition, plating
상기 전극층(131a, 131b, 132a, 132b)은 제 1 및 제 2 내부전극(121, 122)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.The
상기 전극층(131a, 131b, 132a, 132b)은 상기 세라믹 바디(110)의 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 제1층(131a, 132a)과 제1층 상에 상기 제1층보다 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 폭이 더 작은 제2층(131b, 132b)을 포함할 수 있다.The
상기 제2층(131b, 132b)은 상기 세라믹 바디(110)의 모서리부를 덮도록 배치될 수 있다.The second layers 131b and 132b may be disposed to cover corner portions of the
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 모서리부를 상기 전극층인 제1층(131a, 132a)과 제2층(131b, 132b)이 덮도록 배치되기 때문에 다중 도포에 의하여 세라믹 바디(110)의 모서리부로 침투할 수 있는 외부의 습기 및 도금액을 막아 내습 신뢰성을 개선할 수 있다.According to one embodiment of the present invention, since the first and
상기 도금층(131c, 131d, 132c, 132d)은 이에 제한되는 것은 아니나, 니켈 도금층(131c, 132c)과 그 상부에 배치된 주석 도금층(131d,132d) 일 수 있다.The plating layers 131c, 131d, 132c, and 132d are not limited thereto, but may be
상기 도금층(131c, 131d, 132c, 132d)은 상기 제1층(131a, 132a)의 단부까지 덮도록 배치될 수 있다.The plating layers 131c, 131d, 132c, and 132d may be disposed to cover end portions of the
즉, 상기 도금층(131c, 131d, 132c, 132d)은 제1층(131a, 132a)보다 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 폭이 더 작은 제2층(131b, 132b)을 덮도록 배치됨은 물론, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1층(131a, 132a)의 단부까지 덮도록 배치될 수 있다.That is, the plating layers 131c, 131d, 132c, and 132d are disposed on the first and second surfaces S1 and S2 of the
본 발명의 일 실시형태에 따르면, 상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 연장하여 배치되고, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전극층의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치된다.According to an embodiment of the present invention, the
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 전극층의 전체 폭(BW)은 제1층(131a, 132a)의 폭이다.The total width BW of the electrode layers disposed on the first and second surfaces of the ceramic body is the width of the
즉, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전극층 중 제1층(131a, 132a)의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치됨으로써, 세라믹 바디(110)의 모서리부에 배치된 외부전극이 끊김이 없으며, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.That is, among the electrode layers disposed on the first and second surfaces S1 and S2 of the
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전극층 중 제1층(131a, 132a)의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역은 도 4에 도시된 바와 같이 제1층(131a, 132a)의 전체 폭(BW)의 40%를 차지하는 영역으로서, 0.4BW로 표시될 수 있다.Among the electrode layers disposed on the first and second surfaces S1 and S2 of the
상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)은 제1층(131a, 132a)의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 2개 이상 존재할 수도 있다.The point ( IP ) at which the slopes of the respective tangents of the
특히, 소성 후 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 내습 신뢰성 저하가 문제될 수 있다.In particular, in products to which thin dielectric layers and internal electrodes are applied, in which the thickness of the
따라서, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 본 발명의 일 실시형태와 같이 상기 세라믹 바디(110)의 모서리부에 외부 전극을 다중 도포하고, 상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)은 제1층(131a, 132a)의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 1개 이상 존재하도록 제어하여야만 내습 신뢰성 저하를 막을 수 있다.Therefore, when the thickness of the
다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.However, the meaning of the thin film does not mean that the thickness of the
본 발명의 일 실시형태에서, 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)은 접선의 기울기가 음에서 양으로 변하는 지점일 수 있다.In one embodiment of the present invention, the slope of the tangent line of each of the
즉, 도 4에 도시된 바와 같이, 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각의 접선의 기울기가 서로 반대가 되는 지점(IP)으로부터 이전 영역에서는 접선의 기울기(S1)가 음의 값을 가질 수 있으며, 상기 지점(IP)을 통과한 이후에는 접선의 기울기(S2)가 양의 값을 가질 수 있다.That is, as shown in FIG. 4 , in the region prior to the point IP at which the slopes of the respective tangents of the
본 발명의 일 실시형태에서는, 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전극층 중 제1층(131a, 132a)의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 상기 전극층(131a, 131b, 132a, 132b) 및 도금층(131c, 131d, 132c, 132d) 각각은 접선의 기울기가 음에서 양으로 서로 반대가 되는 지점(IP)이 적어도 1개 이상 배치된다.In one embodiment of the present invention, 1/2 of the total width (BW) of the
이로 인하여, 적층 세라믹 전자부품의 내습 신뢰성이 향상될 수 있다.Accordingly, moisture resistance reliability of the multilayer ceramic electronic component may be improved.
이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다.According to one embodiment of the present invention, a plurality of ceramic green sheets may be provided.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.The ceramic green sheet may be prepared into a slurry by mixing ceramic powder, a binder, a solvent, and the like, and the slurry may be formed into a sheet having a thickness of several μm by a doctor blade method. The ceramic green sheet may then be sintered to form one
상기 세라믹 그린시트의 두께는 0.6 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 유전체층의 두께는 0.4 ㎛ 이하일 수 있다.The thickness of the ceramic green sheet may be 0.6 μm or less, and therefore, the thickness of the dielectric layer after firing may be 0.4 μm or less.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다Next, an internal electrode pattern may be formed by applying a conductive paste for internal electrodes on the ceramic green sheet. The internal electrode pattern may be formed by a screen printing method or a gravure printing method.
상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.The conductive paste for internal electrodes includes a conductive metal and an additive, and the additive may be at least one of a non-metal and a metal oxide.
상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.The conductive metal may include nickel. The additive may include barium titanate or strontium titanate as a metal oxide.
상기 내부전극 패턴의 두께는 0.5 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 내부전극의 두께는 0.4 ㎛ 이하일 수 있다.The thickness of the internal electrode pattern may be 0.5 μm or less, and therefore, the thickness of the internal electrode after firing may be 0.4 μm or less.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.Thereafter, the ceramic green sheets on which the internal electrode patterns are formed may be stacked and pressed from the stacking direction to be compressed. Accordingly, a ceramic laminate having internal electrode patterns formed thereon may be manufactured.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다. Next, the ceramic laminate may be cut into chips by cutting each region corresponding to one capacitor.
이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. At this time, one end of the internal electrode pattern may be cut so as to be alternately exposed through the side surface.
이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다. Thereafter, the ceramic body may be manufactured by firing the chipped laminate.
상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.The firing process may be performed in a reducing atmosphere. In addition, the firing process may be performed by adjusting the temperature increase rate, but is not limited thereto, and the temperature increase rate may be 30°C/60s to 50°C/60s at 700°C or less.
다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.Next, external electrodes may be formed to cover the side surfaces of the ceramic body and to be electrically connected to the internal electrodes exposed to the side surfaces of the ceramic body. Thereafter, a plating layer of nickel, tin, or the like may be formed on the surface of the external electrode.
구체적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.Specifically, a multilayer ceramic capacitor according to an embodiment of the present invention was prepared according to the following method.
티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.Barium titanate powder, ethanol as an organic solvent, and polyvinyl butyral as a binder were mixed and ball milled to prepare a ceramic slurry, and a ceramic green sheet was prepared using the mixture.
세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.Conductive paste for internal electrodes containing nickel was printed on a ceramic green sheet to form internal electrodes, and the green laminate was laminated thereon by isostatic pressing at 85° C. under a pressure of 1,000 kgf/cm 2 .
압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.The compressed green laminate was cut to make a green chip, and the cut green chip was subjected to a binder removal process in which the cut green chip was maintained at 230° C. for 60 hours in an air atmosphere, and then the green chip was sintered at 1000° C. to manufacture a sintered chip. Sintering was performed under a reducing atmosphere to prevent oxidation of the internal electrodes, and the reducing atmosphere was set to 10 -11 to 10 -10 atm lower than the equilibrium oxygen partial pressure of Ni/NiO.
소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 전극층을 형성하였으며, 전극층 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다. An electrode layer was formed on the outside of the sintered chip using an external electrode paste containing copper powder and glass powder, and a nickel plating layer and a tin plating layer were formed on the electrode layer through electroplating.
상기 전극층은 소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 제1층을 형성하되, 상기 제1층 상에 제1층 보다 세라믹 바디의 길이 방향으로 그 폭이 더 좁은 제2층을 제1층과 유사한 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 형성하였다.The electrode layer is formed on the outside of the sintered chip by using an external electrode paste containing copper powder and glass powder to form a first layer, the width of which is greater in the longitudinal direction of the ceramic body than the first layer on the first layer. A narrow second layer was formed using a paste for an external electrode containing copper powder and glass powder similar to the first layer.
상기 전극층이 제1층 및 제2층으로 이중 도포함으로써, 상기 세라믹 바디의 모서리부에 이중으로 소성 전극층을 형성할 수 있어, 세라믹 바디의 모서리부에 외부전극이 미도포되는 문제를 개선하며, 이로 인하여 내습 신뢰성을 향상시킬 수 있다.By double coating the electrode layer as the first layer and the second layer, it is possible to form double fired electrode layers on the corner portion of the ceramic body, thereby improving the problem of non-coating of external electrodes on the corner portion of the ceramic body. As a result, moisture resistance reliability can be improved.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and accompanying drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, which also falls within the scope of the present invention. something to do.
110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극110: ceramic body 111: dielectric layer
121, 122:
Claims (12)
상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 전극층 및 도금층은 상기 세라믹 바디의 제1 면 및 제2 면으로 연장하여 배치되고,
상기 제3 방향에 수직인 단면에서 상기 전극층의 외곽 라인에는 접선의 기울기가 서로 반대가 되는 라인들이 만나는 지점이 적어도 1개 이상 배치된 적층 세라믹 전자부품.
It includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and is connected to first and second surfaces facing in a first direction and the first and second surfaces, and is connected in a second direction. a ceramic body including third and fourth surfaces facing each other, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; and
An external electrode disposed outside the ceramic body and electrically connected to the internal electrode;
The external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, the electrode layer and the plating layer extending to the first and second surfaces of the ceramic body,
The multilayer ceramic electronic component, wherein at least one point where lines having opposite tangential slopes meet is disposed on an outer line of the electrode layer in a cross section perpendicular to the third direction.
상기 전극층의 접선의 기울기가 서로 반대가 되는 라인들이 만나는 지점은 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 전극층의 전체 폭(BW)의 1/2 되는 지점(0.5BW)을 중심으로, ± 0.2BW 범위 내 영역에서 적어도 1개 이상 배치된 적층 세라믹 전자부품.
According to claim 1,
The point at which the lines having opposite tangential slopes of the electrode layer meet is centered on the point (0.5BW) at half the total width (BW) of the electrode layers disposed on the first and second surfaces of the ceramic body. , at least one laminated ceramic electronic component arranged in an area within the range of ± 0.2 BW.
상기 전극층은 상기 세라믹 바디의 제2 방향으로 대향하는 제3 면 및 제4 면에 배치되되, 상기 내부전극과 전기적으로 연결되는 제1층과 제1층 상에 상기 제1층보다 상기 세라믹 바디의 제1 면 및 제2 면에 배치된 폭이 더 작은 제2층을 포함하는 적층 세라믹 전자부품.
According to claim 1,
The electrode layers are disposed on the third and fourth surfaces of the ceramic body facing in the second direction, and on the first layer and the first layer electrically connected to the internal electrodes, the ceramic body has a higher density than the first layer. A multilayer ceramic electronic component comprising a second layer disposed on first and second surfaces and having a smaller width.
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 전극층의 전체 폭(BW)은 제1층의 폭인 적층 세라믹 전자부품.
According to claim 3,
A total width (BW) of the electrode layers disposed on the first and second surfaces of the ceramic body is the width of the first layer.
상기 도금층은 상기 제1층의 단부까지 덮도록 배치된 적층 세라믹 전자부품.
According to claim 3,
The plating layer is disposed to cover an end of the first layer.
상기 제2층은 상기 세라믹 바디의 모서리부를 덮도록 배치된 적층 세라믹 전자부품.
According to claim 3,
The second layer is disposed to cover corner portions of the ceramic body.
상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 1,
The dielectric layer has a thickness of 0.4 μm or less.
상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
상기 커버부의 두께는 20 ㎛ 이하를 만족하는 적층 세라믹 전자부품.
According to claim 1,
The ceramic body includes an active part in which capacitance is formed including a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and cover parts formed above and below the active part,
The multilayer ceramic electronic component, wherein the thickness of the cover part satisfies 20 μm or less.
상기 전극층의 접선의 기울기가 서로 반대가 되는 라인들이 만나는 지점은 접선의 기울기가 음에서 양으로 변하는 지점인 적층 세라믹 전자부품.
According to claim 1,
The multilayer ceramic electronic component of claim 1 , wherein a point where lines having opposite tangent slopes of the electrode layer meet is a point where the tangent slope changes from negative to positive.
상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 1,
The thickness of the internal electrode is 0.4 ㎛ or less of the multilayer ceramic electronic component.
상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 3,
The dielectric layer has a thickness of 0.4 μm or less.
상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.According to claim 3,
The thickness of the internal electrode is 0.4 ㎛ or less of the multilayer ceramic electronic component.
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