KR102473419B1 - Multi-layered ceramic electronic componentthe - Google Patents

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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 세라믹 바디의 제1 및 제2 방향 단면에서의 상기 전극층의 두께(TL)는 10 μm 이상인 적층 세라믹 전자부품을 제공한다.The present invention includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, connected to the first and second surfaces, A ceramic body including third and fourth surfaces facing in a second direction, fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction, and an outer side of the ceramic body and an external electrode electrically connected to the internal electrode, wherein the external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, and the first and second electrodes of the ceramic body A thickness (T L ) of the electrode layer in a cross section in the second direction is 10 μm or more.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic componentthe}Multi-layered ceramic electronic component the}

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a method of manufacturing a highly reliable multilayer ceramic electronic component.

일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 바디, 세라믹 바디 내부에 형성된 내부전극 및 상기 내부전극과 접속되도록 세라믹 바디 표면에 설치된 외부전극을 구비한다.In general, electronic components using ceramic materials such as capacitors, inductors, piezoelectric elements, varistors, or thermistors include a ceramic body made of ceramic material, internal electrodes formed inside the ceramic body, and external electrodes installed on the surface of the ceramic body to be connected to the internal electrodes. to provide

적층 세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.Among multilayer ceramic electronic components, a multilayer ceramic capacitor includes a plurality of stacked dielectric layers, internal electrodes disposed facing each other with one dielectric layer interposed therebetween, and external electrodes electrically connected to the internal electrodes.

적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.Multilayer ceramic capacitors are widely used as components of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and ease of mounting.

최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있다. Recently, in accordance with the high performance and light, thin and short size of the electric and electronic device industries, miniaturization, high performance, and ultra high capacity are required even in electronic parts.

특히, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 단위 부피당 정전 용량을 극대화 시키는 기술이 필요하다.In particular, a technique for maximizing capacitance per unit volume is required according to the high capacity and miniaturization of multilayer ceramic capacitors.

따라서, 내부전극의 경우 면적은 최대로 구현하면서 부피를 최소화하여 적층수 증가를 통한 고용량을 구현하여야 한다.Therefore, in the case of the internal electrode, it is necessary to realize high capacity through an increase in the number of layers by minimizing the volume while maximizing the area.

그러나, 적층 세라믹 커패시터의 고용량화 및 소형화에 따라 신뢰성 특히, 내습 신뢰성 확보가 큰 이슈가 되고 있다. However, as multilayer ceramic capacitors have high capacities and are miniaturized, reliability, particularly moisture resistance, has become a major issue.

일본공개특허공보 2012-199597Japanese Laid-Open Patent Publication 2012-199597

본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품의 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more particularly, to a method of manufacturing a highly reliable multilayer ceramic electronic component.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 세라믹 바디의 제1 및 제2 방향 단면에서의 상기 전극층의 두께(TL)는 10 μm 이상인 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, the first and second surfaces a ceramic body including third and fourth surfaces connected to and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; An external electrode disposed outside the ceramic body and electrically connected to the internal electrode, wherein the external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, wherein the ceramic body A thickness (T L ) of the electrode layer in first and second direction cross sections of the multilayer ceramic electronic component is 10 μm or more.

본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며, 상기 세라믹 바디의 제1 및 제3 방향 단면에서의 상기 전극층의 두께(TW)는 7 μm 이상인 적층 세라믹 전자부품을 제공한다.Another embodiment of the present invention includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, first and second surfaces facing in a first direction, the first and second surfaces a ceramic body including third and fourth surfaces connected to and facing in a second direction, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; An external electrode disposed outside the ceramic body and electrically connected to the internal electrode, wherein the external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer, wherein the ceramic body A thickness (T W ) of the electrode layer in the first and third direction cross sections of the multilayer ceramic electronic component is 7 μm or more.

본 발명의 일 실시형태에 따르면 외부전극 중 도전성 금속과 글라스를 포함하는 소성 전극층의 두께를 조절함으로써, 내습 특성을 개선할 수 있어 신뢰성을 향상시킬 수 있다.According to an embodiment of the present invention, by adjusting the thickness of the fired electrode layer including the conductive metal and glass among the external electrodes, moisture resistance can be improved and reliability can be improved.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 3의 B 영역 확대도이다.
도 5는 도 1의 II-II' 단면도이다.
도 6은 도 5의 C 영역 확대도이다.1 is a schematic perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
FIG. 3 is a II′ cross-sectional view of FIG. 1 .
FIG. 4 is an enlarged view of region B of FIG. 3 .
FIG. 5 is a II-II′ cross-sectional view of FIG. 1 .
FIG. 6 is an enlarged view of region C of FIG. 5 .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified in various forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.

본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.An embodiment of the present invention relates to a ceramic electronic component, and the electronic component using a ceramic material includes a capacitor, an inductor, a piezoelectric element, a varistor, or a thermistor. Hereinafter, a multilayer ceramic capacitor will be described as an example of a ceramic electronic component.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다. 1 is a schematic perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.

도 3은 도 1의 I-I' 단면도이다. FIG. 3 is a II' cross-sectional view of FIG. 1 .

도 4는 도 3의 B 영역 확대도이다.FIG. 4 is an enlarged view of region B of FIG. 3 .

도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110), 상기 세라믹 바디 내부에 형성된 내부전극(121, 122), 상기 세라믹 바디(110)의 외측에 형성되는 외부 전극(131, 132)을 포함할 수 있다.1 to 4 , the multilayer ceramic capacitor according to an embodiment of the present invention includes a ceramic body 110, internal electrodes 121 and 122 formed inside the ceramic body, and outside the ceramic body 110. Formed external electrodes 131 and 132 may be included.

본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In one embodiment of the present invention, the 'length direction' of the multilayer ceramic capacitor may be defined as the 'L' direction in FIG. 1 , the 'width direction' may be defined as the 'W' direction, and the 'thickness direction' may be defined as the 'T' direction. The 'thickness direction' may be used as the same concept as the direction in which dielectric layers are stacked, that is, the 'stacking direction'.

상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.Although the shape of the ceramic body 110 is not particularly limited, it may have a hexahedral shape according to an embodiment of the present invention.

상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.The ceramic body 110 is connected to the first and second surfaces S1 and S2 facing each other in a first direction, and the first and second surfaces S1 and S2 facing each other in a second direction. It may include a third surface (S3) and a fourth surface (S4), a fifth surface (S5) and a sixth surface (S6) connected to the first to fourth surfaces and facing in a third direction. have.

상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.The first and second surfaces S1 and S2 are surfaces facing each other in the thickness direction of the ceramic body 110, which is the first direction, and the third and fourth surfaces S3 and S4 are the second and second surfaces. It may be defined as surfaces facing in the length direction, which is the direction, and the fifth and sixth surfaces S5 and S6 may be defined as surfaces facing in the third direction, the width direction.

상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다. One ends of the plurality of internal electrodes 121 and 122 formed inside the ceramic body 110 are exposed to the third surface S3 or the fourth surface S4 of the ceramic body.

상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The internal electrodes 121 and 122 may include a first internal electrode 121 and a second internal electrode 122 having different polarities as a pair.

제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다. One end of the first internal electrode 121 may be exposed to the third surface S3, and one end of the second internal electrode 122 may be exposed to the fourth surface S4.

상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제4 면(S4) 또는 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.The other ends of the first internal electrode 121 and the second internal electrode 122 are formed at regular intervals from the fourth surface S4 or the third surface S3. More specific details on this will be described later.

상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.First and second external electrodes 131 and 132 may be formed on the third and fourth surfaces S3 and S4 of the ceramic body to be electrically connected to the internal electrodes.

상기 일 내부전극(121, 122)의 두께는 특별히 제한되는 것은 아니나, 예를 들면, 0.4 ㎛ 이하일 수 있다. The thickness of one of the internal electrodes 121 and 122 is not particularly limited, but may be, for example, 0.4 μm or less.

본 발명의 일 실시형태에 따르면 내부전극이 형성된 유전체층은 200층 이상 적층될 수 있다. According to one embodiment of the present invention, 200 or more dielectric layers on which internal electrodes are formed may be stacked.

본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다. According to one embodiment of the present invention, the ceramic body 110 may be formed by stacking a plurality of dielectric layers 111 .

상기 세라믹 바디(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.The plurality of dielectric layers 111 constituting the ceramic body 110 are in a sintered state, and boundaries between adjacent dielectric layers may be integrated to the extent that they cannot be identified.

상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.The dielectric layer 111 may be formed by sintering a ceramic green sheet containing ceramic powder.

상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다. The ceramic powder is not particularly limited as long as it is generally used in the art.

이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. It is not limited thereto, but may include, for example, BaTiO 3 -based ceramic powder.

상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.The BaTiO 3 -based ceramic powder is not limited thereto, and examples include (Ba 1-x Ca x )TiO 3 , Ba(Ti 1-y Ca y )O 3 in which Ca, Zr, etc. are partially dissolved in BaTiO 3 . , (Ba 1-x Ca x )(Ti 1-y Zr y )O 3 or Ba(Ti 1-y Zr y )O 3 .

또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.In addition, the ceramic green sheet may include a transition metal, a rare earth element, Mg, Al, etc. together with the ceramic powder.

상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다. The thickness of the one dielectric layer 111 may be appropriately changed according to the capacitance design of the multilayer ceramic capacitor.

이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 0.4 ㎛ 이하 일 수 있다.Although not limited thereto, for example, the dielectric layer 111 formed between two adjacent internal electrode layers after sintering may have a thickness of 0.4 μm or less.

본 발명의 일 실시형태에서, 상기 유전체층(111)의 두께는 평균 두께를 의미할 수 있다. In one embodiment of the present invention, the thickness of the dielectric layer 111 may mean an average thickness.

상기 유전체층(111)의 평균 두께는 도 2와 같이 세라믹 바디(110)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다. As shown in FIG. 2 , the average thickness of the dielectric layer 111 may be measured by scanning an image of a longitudinal section of the ceramic body 110 with a scanning electron microscope (SEM).

예를 들어, 도 2와 같이 세라믹 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. For example, as shown in FIG. 2 , a cross section in the length and thickness directions (L-T) cut at the center of the ceramic body 110 in the width (W) direction is extracted from an image scanned with a scanning electron microscope (SEM). For an arbitrary dielectric layer, the average value can be measured by measuring the thickness at 30 equally spaced points in the longitudinal direction.

상기 등간격인 30개의 지점은 내부전극(121, 122)이 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다. The 30 equally spaced points may be measured in the capacitance forming part, which means the region where the internal electrodes 121 and 122 overlap.

또한, 이러한 평균값 측정을 10개 이상의 유전체층으로 확장하여 평균값을 측정하면, 유전체층의 평균 두께를 더욱 일반화할 수 있다.In addition, if the average value is measured by extending the average value measurement to 10 or more dielectric layers, the average thickness of the dielectric layer can be further generalized.

이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.The ceramic body 110 includes an active part (A) as a part contributing to the capacitance of the capacitor, and an upper cover part (C1) and a lower cover part (C2) respectively formed on the upper and lower parts of the active part (A) as upper and lower margins. may consist of

상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active portion A may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with a dielectric layer 111 interposed therebetween.

상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper cover part C1 and the lower cover part C2 may have the same material and structure as the dielectric layer 111 except that they do not include internal electrodes.

즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper cover part C1 and the lower cover part C2 may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.

상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper cover part (C1) and the lower cover part (C2) may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active part (A) in the vertical direction, respectively. It may serve to prevent damage to the internal electrode.

상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.Each of the upper cover part C1 and the lower cover part C2 may have a thickness of 20 μm or less, but is not necessarily limited thereto.

최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 초고용량화가 요구되고 있으며, 이로 인하여 상기와 같이 세라믹 바디 내부에 배치되는 상부 및 하부 커버부의 두께도 얇아지는 추세이다.Recently, in accordance with the high performance and light and thin miniaturization of the electric and electronic device industry, miniaturization, high performance, and ultra-high capacity are required for electronic components. As a result, the thickness of the upper and lower covers disposed inside the ceramic body is also thinning. to be.

본 발명의 일 실시형태와 같이, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 두께를 가질 경우 커버부의 두께가 얇아 외부의 습기 및 도금액 침투가 용이하고 이로 인하여 내습 신뢰성 불량 가능성이 높아질 수 있다.As in one embodiment of the present invention, when the upper cover part (C1) and the lower cover part (C2) each have a thickness of 20 μm or less, the thickness of the cover part is thin, so that external moisture and plating solution are easily penetrated, and thus moisture resistance Possibility of reliability failure may increase.

상기 문제를 개선하기 위하여, 본 발명의 일 실시형태에 따르면, 세라믹 바디의 길이-두께 방향 단면 및 폭-두께 방향 단면에서의 전극층의 두께를 조절함으로써 내습 신뢰성을 개선할 수 있다.In order to solve the above problem, according to an embodiment of the present invention, moisture resistance reliability can be improved by adjusting the thickness of the electrode layer in the cross section in the length-thickness direction and the cross section in the width-thickness direction of the ceramic body.

즉, 본 발명의 일 실시형태에서는 초소형 고용량 적층 세라믹 커패시터에 있어서, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 각각 20 μm 이하의 얇은 두께를 가질 경우 내습 신뢰성을 개선하기 위하여 외부전극이 포함하는 전극층의 두께를 조절하는 것을 특징으로 한다.That is, in one embodiment of the present invention, in the microminiature high-capacity multilayer ceramic capacitor, when the upper cover part (C1) and the lower cover part (C2) each have a thin thickness of 20 μm or less, external electrodes are used to improve moisture resistance reliability. It is characterized in that the thickness of the electrode layer including this is adjusted.

따라서, 상부 커버부(C1) 및 하부 커버부(C2)의 두께가 각각 20 μm를 초과하는 종래의 적층 세라믹 커패시터에 있어서는 본 발명의 일 실시형태와 같이, 세라믹 바디의 길이-두께 방향 단면 및 폭-두께 방향 단면에서의 전극층의 두께를 조절하지 않더라도 내습 신뢰성이 크게 문제되지 않는다. Therefore, in the conventional multilayer ceramic capacitor in which the thicknesses of the upper cover part C1 and the lower cover part C2 are each greater than 20 μm, as in one embodiment of the present invention, the cross-section and width of the ceramic body in the length-thickness direction - Even if the thickness of the electrode layer in the cross section in the thickness direction is not adjusted, the moisture resistance reliability is not a big problem.

상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.Materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and examples include silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu). ) It may be formed using a conductive paste containing one or more materials.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, a first external electrode 131 electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122 ) may be included.

상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 to form capacitance. 1 can be connected to a potential different from that of the external electrode 131.

상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.The first and second external electrodes 131 and 132 are disposed on the third and fourth surfaces S3 and S4 of the ceramic body 110 in the second direction, that is, the longitudinal direction, respectively. ) may be disposed to extend in the first and second surfaces S1 and S2 in the thickness direction of the first direction.

상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 도금층(131b, 131c, 132b, 132c)을 포함한다.The external electrodes 131 and 132 are disposed on the outside of the ceramic body 111 and are electrically connected to the internal electrodes 121 and 122 on the electrode layers 131a and 132a and the electrode layers 131a and 132a. It includes the disposed plating layers 131b, 131c, 132b, and 132c.

상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 일측 및 타측에 각각 배치된 제1 외부전극(131)과 제2 외부전극(132)을 포함한다.The external electrodes 131 and 132 include a first external electrode 131 and a second external electrode 132 respectively disposed on one side and the other side of the ceramic body 111 .

상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The electrode layers 131a and 132a may include conductive metal and glass.

상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal used for the electrode layers 131a and 132a is not particularly limited as long as it is a material that can be electrically connected to the internal electrode to form capacitance, and for example, copper (Cu), silver (Ag), nickel ( Ni) and one or more selected from the group consisting of alloys thereof.

상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The electrode layers 131a and 132a may be formed by applying a conductive paste prepared by adding glass frit to the conductive metal powder and then firing it.

즉, 상기 전극층(131a, 132a)은 도전성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.That is, the electrode layers 131a and 132a may be sintered electrodes formed by sintering a paste containing a conductive metal.

상기 전극층(131a, 132a)이 포함하는 도전성 금속은 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 도통함으로써, 전기적 특성을 구현한다.The conductive metal included in the electrode layers 131a and 132a is electrically connected to the first and second internal electrodes 121 and 122 to realize electrical characteristics.

전극층(131a, 132a)이 포함하는 글라스는 상기 도전성 금속과 함께 외부의 습기를 차단하는 실링재의 역할을 수행한다.The glass included in the electrode layers 131a and 132a serves as a sealing material to block external moisture together with the conductive metal.

상기 제1 외부전극(131)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 일면에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결된 제1 전극층(131a) 및 상기 제1 전극층(131a) 상에 배치된 제1 도금층(131b, 131c)을 포함한다.The first external electrode 131 is disposed on one surface of the ceramic body 110 in the second direction, the length L direction, and includes a first electrode layer 131a electrically connected to the first internal electrode 121, and It includes first plating layers 131b and 131c disposed on the first electrode layer 131a.

또한, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제2 방향인 길이(L) 방향의 타면에 배치되되, 상기 제2 내부전극(122)과 전기적으로 연결된 제2 전극층(132a) 및 상기 제2 전극층(132a) 상에 배치된 제2 도금층(132b, 132c)을 포함한다.In addition, the second external electrode 132 is disposed on the other surface of the ceramic body 110 in the second direction, the length L direction, and is electrically connected to the second internal electrode 122. The second electrode layer 132a ) and second plating layers 132b and 132c disposed on the second electrode layer 132a.

상기 전극층(131a, 132a)은 상기 세라믹 바디(110)의 길이(L) 방향 양 측면에 배치되며, 상기 세라믹 바디(110)의 상부면과 하부면인 제1 면(S1)과 제2 면(S2)의 일부까지 연장 배치될 수 있다.The electrode layers 131a and 132a are disposed on both side surfaces of the ceramic body 110 in the length (L) direction, and the first surface S1 and the second surface (which are the upper and lower surfaces) of the ceramic body 110 ( It may be extended to a part of S2).

또한, 상기 전극층(131a, 132a)의 상부에 도금층(131b, 131c, 132b, 132c)이 배치될 수 있다.In addition, plating layers 131b, 131c, 132b, and 132c may be disposed on the electrode layers 131a and 132a.

상기 전극층(131a, 132a)은 제 1 및 제 2 내부전극(121, 122)과 동일한 도전성 금속으로 형성될 수 있으나, 이에 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등의 단독 또는 이들의 합금일 수 있다.The electrode layers 131a and 132a may be formed of the same conductive metal as the first and second internal electrodes 121 and 122, but are not limited thereto, and for example, copper (Cu), silver (Ag), nickel (Ni) or the like alone or alloys thereof.

상기 도금층(131b, 131c, 132b, 132c)은 이에 제한되는 것은 아니나, 니켈 도금층(131b, 132b)과 그 상부에 배치된 주석 도금층(131c,132c) 일 수 있다.The plating layers 131b, 131c, 132b, and 132c are not limited thereto, but may be nickel plating layers 131b and 132b and tin plating layers 131c and 132c disposed thereon.

본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 이상이다.According to one embodiment of the present invention, the thickness T L of the electrode layers 131a and 132a in the first and second direction end surfaces of the ceramic body 110 is 10 μm or more.

상기 세라믹 바디(110)의 제1 방향은 두께 방향이고, 상기 제2 방향은 세라믹 바디(110)의 길이 방향으로서, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면은 길이-두께 방향 단면을 의미한다.The first direction of the ceramic body 110 is a thickness direction, and the second direction is a longitudinal direction of the ceramic body 110, and cross sections in the first and second directions of the ceramic body 110 are cross sections in the length-thickness direction. means

상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 이상으로 조절함으로써, 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있다.The moisture resistance reliability of the multilayer ceramic electronic component may be improved by adjusting the thickness T L of the electrode layers 131a and 132a in the first and second direction end surfaces of the ceramic body 110 to be 10 μm or more.

즉, 적층 세라믹 전자부품의 내습 신뢰성 저하를 막기 위해서는 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)를 최소 10 μm 이상은 확보하여야 한다.That is, in order to prevent deterioration in the moisture resistance reliability of the multilayer ceramic electronic component, the thickness T L of the electrode layers 131a and 132a in the first and second direction end surfaces of the ceramic body 110 should be secured to at least 10 μm or more. do.

특히, 소성 후 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 내습 신뢰성 저하가 문제될 수 있다.In particular, in products to which thin dielectric layers and internal electrodes are applied, in which the thickness of the dielectric layer 111 after firing is 0.4 μm or less and the thickness of the first and second internal electrodes 121 and 122 is 0.4 μm or less, moisture resistance reliability is lowered. can be a problem

따라서, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 본 발명의 일 실시형태와 같이 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)가 10 μm 이상이 되도록 제어하여야만 내습 신뢰성 저하를 막을 수 있다.Accordingly, when the thickness of the dielectric layer 111 is 0.4 μm or less and the thicknesses of the first and second internal electrodes 121 and 122 are 0.4 μm or less, the ceramic body 110 may have a thickness of 0.4 μm or less. Deterioration in moisture resistance reliability can be prevented only when the thickness T L of the electrode layers 131a and 132a in the first and second cross-sections is controlled to be 10 μm or more.

상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 미만일 경우에는 내습 신뢰성이 저하될 수 있다.When the thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 is less than 10 μm, moisture resistance reliability may deteriorate.

특히, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 미만에서 내습 신뢰성이 저하될 수 있다.In particular, when the thickness of the dielectric layer 111 is 0.4 μm or less and the thickness of the first and second internal electrodes 121 and 122 is 0.4 μm or less, cross sections of the ceramic body 110 in the first and second directions When the thickness (T L ) of the electrode layers 131a and 132a is less than 10 μm, moisture resistance reliability may deteriorate.

다만, 상기 박막의 의미가 유전체층(111)과 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 것을 의미하는 것은 아니며, 종래의 제품보다 얇은 두께의 유전체층과 내부전극을 포함하는 개념으로 이해될 수 있다.However, the meaning of the thin film does not mean that the thickness of the dielectric layer 111 and the first and second internal electrodes 121 and 122 is 0.4 μm or less. concept can be understood.

한편, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 이상의 값에서 증가할수록 내습 신뢰성은 개선되나, 초소형 고용량 적층 세라믹 전자부품의 구현을 위한 전극층(131a, 132a) 두께의 한계값이 있으며 따라서 여기서는 별도의 상한값을 제한하지는 않는다. Meanwhile, as the thickness (T L ) of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 increases at a value of 10 μm or more, moisture resistance reliability improves, but ultra-small, high-capacity multilayer ceramic electronics. There is a limit value of the thickness of the electrode layers (131a, 132a) for the implementation of the component, and therefore, a separate upper limit value is not limited here.

도 5는 도 1의 II-II' 단면도이다. FIG. 5 is a II-II′ cross-sectional view of FIG. 1 .

도 6은 도 5의 C 영역 확대도이다.FIG. 6 is an enlarged view of region C of FIG. 5 .

도 5 및 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 상기 특징에 더하여 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상일 수 있다.5 and 6 , in the multilayer ceramic electronic component 100 according to an exemplary embodiment of the present invention, in addition to the above features, the electrode layer 131a in first and third direction cross sections of the ceramic body 110; 132a) may have a thickness (T W ) of 7 μm or more.

상기 세라믹 바디(110)의 제1 방향은 두께 방향이고, 상기 제3 방향은 세라믹 바디(110)의 폭 방향으로서, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면은 폭-두께 방향 단면을 의미한다.The first direction of the ceramic body 110 is the thickness direction, the third direction is the width direction of the ceramic body 110, and cross sections in the first and second directions of the ceramic body 110 are cross sections in the width-thickness direction. means

상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상으로 조절함으로써, 적층 세라믹 전자부품의 내습 신뢰성을 향상시킬 수 있다.When the thickness T W of the electrode layers 131a and 132a in the first and third direction cross sections of the ceramic body 110 is adjusted to 7 μm or more, moisture resistance reliability of the multilayer ceramic electronic component may be improved.

즉, 적층 세라믹 전자부품의 내습 신뢰성 저하를 막기 위해서는 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)를 최소 7 μm 이상은 확보하여야 한다.That is, in order to prevent degradation of the moisture resistance reliability of the multilayer ceramic electronic component, the thickness T W of the electrode layers 131a and 132a in the first and third direction end surfaces of the ceramic body 110 should be secured at least 7 μm. do.

특히, 소성 후 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서는 내습 신뢰성 저하가 문제될 수 있다.In particular, in products to which thin dielectric layers and internal electrodes are applied, in which the thickness of the dielectric layer 111 after firing is 0.4 μm or less and the thickness of the first and second internal electrodes 121 and 122 is 0.4 μm or less, moisture resistance reliability is lowered. can be a problem

따라서, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 본 발명의 일 실시형태와 같이 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상이 되도록 제어하여야만 내습 신뢰성 저하를 막을 수 있다.Accordingly, when the thickness of the dielectric layer 111 is 0.4 μm or less and the thicknesses of the first and second internal electrodes 121 and 122 are 0.4 μm or less, the ceramic body 110 may have a thickness of 0.4 μm or less. Deterioration in moisture resistance reliability can be prevented only when the thicknesses (T W ) of the electrode layers 131a and 132a in the first and third cross-sections are controlled to be 7 μm or more.

상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 미만일 경우에는 내습 신뢰성이 저하될 수 있다.When the thickness T W of the electrode layers 131a and 132a in the first and third direction cross sections of the ceramic body 110 is less than 7 μm, moisture resistance reliability may deteriorate.

특히, 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 경우, 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 미만에서 내습 신뢰성이 저하될 수 있다.In particular, when the thickness of the dielectric layer 111 is 0.4 μm or less and the thickness of the first and second internal electrodes 121 and 122 is 0.4 μm or less, cross sections of the ceramic body 110 in the first and third directions When the thickness (T W ) of the electrode layers 131a and 132a is less than 7 μm, moisture resistance reliability may deteriorate.

한편, 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상의 값에서 증가할수록 내습 신뢰성은 개선되나, 초소형 고용량 적층 세라믹 전자부품의 구현을 위한 전극층(131a, 132a) 두께의 한계값이 있으며 따라서 여기서는 별도의 상한값을 제한하지는 않는다. Meanwhile, as the thickness (T W ) of the electrode layers 131a and 132a in the first and third direction cross sections of the ceramic body 110 increases from a value of 7 μm or more, moisture resistance reliability improves, but ultra-small, high-capacity multilayer ceramic electronic There is a limit value of the thickness of the electrode layers (131a, 132a) for the implementation of the component, and therefore, a separate upper limit value is not limited here.

본 발명의 일 실시형태에 따르면, 소성 후 유전체층(111)의 두께가 0.4 ㎛ 이하이고, 제1 및 제2 내부전극(121, 122)의 두께가 0.4 ㎛ 이하인 박막의 유전체층 및 내부전극이 적용되는 제품에 있어서 내습 신뢰성을 개선하기 위하여, 상기 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)는 10 μm 이상을 만족함과 동시에 상기 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상을 만족한다.According to one embodiment of the present invention, the thickness of the dielectric layer 111 after firing is 0.4 μm or less, and the thickness of the first and second internal electrodes 121 and 122 is 0.4 μm or less. Thin dielectric layers and internal electrodes are applied. In order to improve the moisture resistance reliability of the product, the thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 satisfies 10 μm or more and the ceramic body The thickness T W of the electrode layers 131a and 132a in the first and third direction cross sections of (110) satisfies 7 μm or more.

즉, 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)가 10 μm 이상이고, 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 이상일 경우에 투습율을 낮출 수 있어 내습 신뢰성이 향상될 수 있다.That is, the thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 is 10 μm or more, and in the first and third direction cross sections of the ceramic body 110 When the thickness (T W ) of the electrode layers 131a and 132a is greater than or equal to 7 μm, the moisture permeability may be lowered and moisture resistance reliability may be improved.

세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)와 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW) 중 어느 하나의 수치라도 본 발명의 수치범위를 벗어나는 경우에는 내습 신뢰성이 저하될 수 있다.The thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 and the electrode layers 131a and 132a in the first and third direction cross sections of the ceramic body 110 ) If any one of the thickness (T W ) is out of the numerical range of the present invention, moisture resistance reliability may be deteriorated.

이하, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described.

본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다.According to one embodiment of the present invention, a plurality of ceramic green sheets may be provided.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.The ceramic green sheet may be prepared into a slurry by mixing ceramic powder, a binder, a solvent, and the like, and the slurry may be formed into a sheet having a thickness of several μm by a doctor blade method. The ceramic green sheet may then be sintered to form one dielectric layer 111 as shown in FIG. 2 .

상기 세라믹 그린시트의 두께는 0.6 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 유전체층의 두께는 0.4 ㎛ 이하일 수 있다.The thickness of the ceramic green sheet may be 0.6 μm or less, and therefore, the thickness of the dielectric layer after firing may be 0.4 μm or less.

다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다Next, an internal electrode pattern may be formed by applying a conductive paste for internal electrodes on the ceramic green sheet. The internal electrode pattern may be formed by a screen printing method or a gravure printing method.

상기 내부전극용 도전성 페이스트는 도전성 금속과 첨가제를 포함하며, 상기 첨가제는 비금속 및 금속 산화물 중 어느 하나 이상일 수 있다.The conductive paste for internal electrodes includes a conductive metal and an additive, and the additive may be at least one of a non-metal and a metal oxide.

상기 도전성 금속은 니켈을 포함할 수 있다. 상기 첨가제는 금속 산화물로서 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다.The conductive metal may include nickel. The additive may include barium titanate or strontium titanate as a metal oxide.

상기 내부전극 패턴의 두께는 0.5 ㎛ 이하일 수 있으며, 이로 인하여 소성 후 내부전극의 두께는 0.4 ㎛ 이하일 수 있다.The thickness of the internal electrode pattern may be 0.5 μm or less, and therefore, the thickness of the internal electrode after firing may be 0.4 μm or less.

이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.Thereafter, the ceramic green sheets on which the internal electrode patterns are formed may be stacked and pressed from the stacking direction to be compressed. Accordingly, a ceramic laminate having internal electrode patterns formed thereon may be manufactured.

다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다. Next, the ceramic laminate may be cut into chips by cutting each region corresponding to one capacitor.

이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. At this time, one end of the internal electrode pattern may be cut so as to be alternately exposed through the side surface.

이 후, 칩화한 적층체를 소성하여 세라믹 바디를 제조할 수 있다. Thereafter, the ceramic body may be manufactured by firing the chipped laminate.

상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있으며, 이에 제한되는 것은 아니나, 상기 승온 속도는 700℃ 이하에서 30℃/60s 내지 50℃/60s일 수 있다.The firing process may be performed in a reducing atmosphere. In addition, the firing process may be performed by adjusting the temperature increase rate, but is not limited thereto, and the temperature increase rate may be 30°C/60s to 50°C/60s at 700°C or less.

다음으로, 세라믹 바디의 측면을 덮으며, 세라믹 바디의 측면으로 노출된 내부전극과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이후, 외부 전극의 표면에 니켈, 주석 등의 도금층을 형성할 수 있다.Next, external electrodes may be formed to cover the side surfaces of the ceramic body and to be electrically connected to the internal electrodes exposed to the side surfaces of the ceramic body. Thereafter, a plating layer of nickel, tin, or the like may be formed on the surface of the external electrode.

이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to Examples and Comparative Examples.

실시예 및 비교예에 따른 적층 세라믹 커패시터는 다음과 같은 방법에 따라 마련하였다.Multilayer ceramic capacitors according to Examples and Comparative Examples were prepared according to the following method.

티탄산바륨 분말, 유기 용매로서 에탄올, 바인더로서 폴리비닐부티랄을 혼합하고, 이를 볼 밀링하여 세라믹 슬러리를 제조하고, 이를 이용하여 세라믹 그린 시트를 제조하였다.Barium titanate powder, ethanol as an organic solvent, and polyvinyl butyral as a binder were mixed and ball milled to prepare a ceramic slurry, and a ceramic green sheet was prepared using the mixture.

세라믹 그린 시트 상에 니켈을 함유하는 내부 전극용 도전성 페이스트를 인쇄하여 내부 전극을 형성하고, 이를 적층한 그린 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 하였다.Conductive paste for internal electrodes containing nickel was printed on a ceramic green sheet to form internal electrodes, and the green laminate was laminated thereon by isostatic pressing at 85° C. under a pressure of 1,000 kgf/cm 2 .

압착된 그린 적층체를 절단하여 그린 칩을 만들고, 절단된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 그린 칩을 1000℃에서 소결하여 소결 칩을 제조하였다. 소결은 환원 분위기 하에서 실시하여 내부 전극의 산화를 방지하였으며, 환원 분위기는 Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm이 되도록 하였다.The compressed green laminate was cut to make a green chip, and the cut green chip was subjected to a binder removal process in which the cut green chip was maintained at 230° C. for 60 hours in an air atmosphere, and then the green chip was sintered at 1000° C. to manufacture a sintered chip. Sintering was performed under a reducing atmosphere to prevent oxidation of the internal electrodes, and the reducing atmosphere was set to 10 -11 to 10 -10 atm lower than the equilibrium oxygen partial pressure of Ni/NiO.

소결 칩의 외부에 구리 분말 및 글래스 분말을 포함하는 외부 전극용 페이스트를 이용하여 전극층을 형성하였으며, 전극층 상에는 전기 도금을 통하여 니켈 도금층 및 주석 도금층을 형성하였다. An electrode layer was formed on the outside of the sintered chip using an external electrode paste containing copper powder and glass powder, and a nickel plating layer and a tin plating layer were formed on the electrode layer through electroplating.

상기 방법에 따라 0603 사이즈의 적층 세라믹 캐패시터를 제조하였다. 0603 사이즈는 길이 및 폭이 각각 0.6㎛±0.1㎛ 및 0.3㎛±0.1㎛ 일 수 있다. 상기 적층 세라믹 커패시터에 대하여 다음과 같이 특성을 평가하였다.According to the above method, a 0603 size multilayer ceramic capacitor was manufactured. The 0603 size may have a length and width of 0.6 μm ± 0.1 μm and 0.3 μm ± 0.1 μm, respectively. The characteristics of the multilayer ceramic capacitor were evaluated as follows.

하기 표 1은 비교예 및 실시예에 따라 구리 분말 및 글래스 분말을 포함하는 전극층의 두께 (TL, TW)에 따른 투습율의 측정 결과를 비교하였다.Table 1 below compares the measurement results of moisture permeability according to the thicknesses (T L , T W ) of electrode layers including copper powder and glass powder according to Comparative Examples and Examples.

투습율 측정은 비교예 및 실시예에 대하여 각 400개를 샘플로 정하여 각 두께별로 수행하였다. The moisture permeability measurement was performed for each thickness by selecting 400 samples for each of Comparative Examples and Examples.

길이 방향 전극층의 두께 (TL)
(㎛)Thickness of longitudinal electrode layer (T L )
(μm) 폭 방향 전극층의 두께 (TW)
(㎛)Thickness of the electrode layer in the width direction (T W )
(μm) 신뢰성 불량 개수Reliability bad count 1*One* 55 44 15/40015/400 2*2* 55 77 12/40012/400 3*3* 55 1010 13/40013/400 4*4* 88 44 4/4004/400 5*5* 88 77 1/4001/400 6*6* 88 1010 1/4001/400 7*7* 1010 44 2/4002/400 88 1010 77 0/4000/400 99 1010 1010 0/4000/400 10*10* 1515 44 1/4001/400 1111 1515 77 0/4000/400 1212 1515 1010 0/4000/400 13*13* 2020 44 1/4001/400 1414 2020 77 0/4000/400 1515 2020 1010 0/4000/400

* : 비교예*: Comparative example

상기 표 1을 참조하면, 비교예인 샘플 1 내지 6은 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)가 10 μm 미만인 경우로서, 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)에 관계 없이 내습 신뢰성 불량이 발생함을 알 수 있다.Referring to Table 1, Comparative Examples Samples 1 to 6 are cases in which the thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 is less than 10 μm, and the ceramic It can be seen that the moisture resistance reliability defect occurs regardless of the thickness (T W ) of the electrode layers 131a and 132a in the first and third direction cross sections of the body 110 .

또한, 비교예인 샘플 7은 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)가 10 μm 이지만, 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 미만인 경우로서, 내습 신뢰성에 문제가 있음을 알 수 있다.In Sample 7, which is a comparative example, the thickness T L of the electrode layers 131a and 132a in the first and second direction cross sections of the ceramic body 110 is 10 μm, but the first and second cross sections of the ceramic body 110 have a thickness T L of 10 μm. When the thickness (T W ) of the electrode layers 131a and 132a in the three-way cross section is less than 7 μm, it can be seen that there is a problem in moisture resistance reliability.

반면, 실시예인 샘플 8, 9, 11, 12, 14 및 15는 본 발명의 수치범위를 만족하는 경우로서, 내습 신뢰성이 우수한 고용량 적층 세라믹 커패시터를 구현할 수 있음을 알 수 있다. On the other hand, samples 8, 9, 11, 12, 14, and 15, which are examples, satisfy the numerical range of the present invention, and it can be seen that high-capacity multilayer ceramic capacitors having excellent moisture resistance reliability can be implemented.

한편, 비교예인 샘플 10 및 13은 세라믹 바디(110)의 제1 및 제2 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TL)가 10 μm 이상인 15 μm 및 20 μm 이지만, 세라믹 바디(110)의 제1 및 제3 방향 단면에서의 상기 전극층(131a, 132a)의 두께(TW)가 7 μm 미만인 경우로서, 내습 신뢰성에 문제가 있음을 알 수 있다.Meanwhile, in Samples 10 and 13 as Comparative Examples, the electrode layers 131a and 132a have a thickness (T L ) of 10 μm or more, 15 μm and 20 μm, in the first and second direction cross sections of the ceramic body 110, but the ceramic body In the case where the thickness (T W ) of the electrode layers 131a and 132a in the first and third direction cross sections of (110) is less than 7 μm, it can be seen that there is a problem in moisture resistance reliability.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and accompanying drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, and this also falls within the scope of the present invention. something to do.

110: 세라믹 바디 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극110: ceramic body 111: dielectric layer
121, 122: internal electrode layer 131, 132: external electrode

Claims (10)

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
상기 외부전극은 상기 내부전극과 전기적으로 연결되는 전극층 및 상기 전극층 상에 배치된 도금층을 포함하며,
상기 세라믹 바디의 제1 및 제2 방향 단면에서의 상기 전극층의 두께(TL)는 10 μm 초과 20 μm 이하이고,
상기 세라믹 바디의 제1 및 제3 방향 단면에서의 상기 전극층의 두께(TW)는 7 μm 이상 10 μm 이하인 적층 세라믹 전자부품.
It includes a dielectric layer and a plurality of internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and is connected to first and second surfaces facing in a first direction and the first and second surfaces, and is connected in a second direction. a ceramic body including third and fourth surfaces facing each other, and fifth and sixth surfaces connected to the first to fourth surfaces and facing in a third direction; and
An external electrode disposed outside the ceramic body and electrically connected to the internal electrode;
The external electrode includes an electrode layer electrically connected to the internal electrode and a plating layer disposed on the electrode layer,
The thickness (T L ) of the electrode layer in the first and second direction cross sections of the ceramic body is greater than 10 μm and less than or equal to 20 μm,
The multilayer ceramic electronic component of claim 1 , wherein a thickness (T W ) of the electrode layer in cross sections of the ceramic body in the first and third directions is greater than or equal to 7 μm and less than or equal to 10 μm.
 제1항에 있어서,
상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
상기 커버부의 두께는 20 ㎛ 이하를 만족하는 적층 세라믹 전자부품.
According to claim 1,
The ceramic body includes an active portion including a plurality of internal electrodes arranged to face each other with the dielectric layer interposed therebetween to form capacitance and cover portions formed on upper and lower portions of the active portion;
The multilayer ceramic electronic component, wherein the thickness of the cover part satisfies 20 μm or less.
 제1항에 있어서,
상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 1,
The thickness of the internal electrode is 0.4 ㎛ or less of the multilayer ceramic electronic component.
 제1항에 있어서,
상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 1,
The dielectric layer has a thickness of 0.4 μm or less.
 제4항에 있어서,
상기 유전체층의 두께는 평균 두께인 적층 세라믹 전자부품.
According to claim 4,
The thickness of the dielectric layer is an average thickness of the multilayer ceramic electronic component.
 제1항에 있어서,
상기 전극층은 도전성 페이스트의 소성 전극인 적층 세라믹 전자부품.
According to claim 1,
The electrode layer is a multilayer ceramic electronic component that is a fired electrode of conductive paste.
 제1항에 있어서,
상기 전극층은 도전성 금속 및 글라스를 포함하는 적층 세라믹 전자부품.According to claim 1,
The electrode layer is a multilayer ceramic electronic component including a conductive metal and glass. 제4항에 있어서,
상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 4,
The thickness of the internal electrode is 0.4 ㎛ or less of the multilayer ceramic electronic component.
 제2항에 있어서,
상기 내부전극의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 2,
The thickness of the internal electrode is 0.4 ㎛ or less of the multilayer ceramic electronic component.
 제2항에 있어서,
상기 유전체층의 두께는 0.4 ㎛ 이하인 적층 세라믹 전자부품.
According to claim 2,
The dielectric layer has a thickness of 0.4 μm or less.
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