KR102468494B1 - Field effect transisotr for implementing memory characteristics using virtual floating state and operating method thereof - Google Patents
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Abstract
가상의 전기적 부유 상태를 이용하여 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 전계 효과 트랜지스터는 기판에 형성되는 소스 영역 및 드레인 영역; 상기 기판에서 상기 소스 영역 및 상기 드레인 영역을 연결하도록 형성되는 채널 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하고, 상기 기판에 반전된 전압이 인가됨에 응답하여, 상기 기판을 가상의 전기적 부유 상태로 만들어 상기 기판 내에 전하를 저장함으로써 메모리 특성을 구현하는 것을 특징으로 한다.A field effect transistor that implements memory characteristics using a virtual electrical floating state and an operating method thereof are disclosed. According to one embodiment, a field effect transistor includes a source region and a drain region formed on a substrate; a channel region formed to connect the source region and the drain region in the substrate; a gate insulating film formed on the channel region; and a gate structure formed on the gate insulating layer, and in response to the application of an inverted voltage to the substrate, the substrate is put into a virtual electrical floating state to store charge in the substrate, thereby realizing memory characteristics. do.
Description
아래의 실시예들은 전계 효과 트랜지스터에 관한 것으로, 보다 상세하게는 가상의 전기적 부유 상태를 이용하여 메모리 특성을 구현하는 기술에 대한 것이다.The following embodiments relate to field effect transistors, and more particularly, to techniques for implementing memory characteristics using virtual electrical floating states.
대표적인 휘발성 메모리 소자로 쓰이고 있는 DRAM(Dynamic random access memory)은 셀의 생산 단가를 줄이고 셀 트랜지스터의 동작 속도를 높이기 위해서 기술 발전에 맞춰 점차 소형화되고 있다. DRAM의 소형화를 위해 채널 길이가 줄어듦에 따라 누설 전류가 증가하게 되는데, 이로 인해 셀 커패시터에 저장되어있는 전하의 누설 현상이 심해지고 있다. 또한 센싱 윈도우(Sensing window)를 증가시키기 위해 셀 커패시터의 커패시턴스 값을 높여야 하는데, 이를 위해서는 3차원 커패시터의 기하학적 구조의 종횡비를 늘리거나 유전상수가 큰 유전 물질을 전극 사이에 삽입하여 커패시터를 제작하는 것이 효율적이다. 하지만, 셀의 평면적(Footprint)이 줄어들게 되면서 셀 커패시터 제작을 위한 공정 과정 중에 여러 문제가 발생하고 있어 기술적 진보에 걸림돌이 되고 있다.Dynamic random access memory (DRAM), which is used as a representative volatile memory device, is gradually being miniaturized in line with technological development in order to reduce the production cost of a cell and increase the operating speed of a cell transistor. As the channel length is reduced for miniaturization of DRAM, leakage current increases, and as a result, leakage of charges stored in cell capacitors is intensifying. In addition, it is necessary to increase the capacitance value of the cell capacitor in order to increase the sensing window. To this end, it is better to increase the aspect ratio of the geometric structure of the 3D capacitor or insert a dielectric material with a high dielectric constant between the electrodes to manufacture the capacitor. efficient However, as the footprint of the cell is reduced, various problems occur during the process for manufacturing the cell capacitor, which is an obstacle to technological progress.
이러한 기존의 1T-1C(1Transistor-1Capacitor) DRAM의 문제점을 극복하고 소형화 문제를 해결하기 위한 기술로 제안되고 있는 소자 구조 중의 하나가 capacitor-less 구조인 1T(1Transistor)-DRAM이다. 1T-DRAM은 셀 커패시터의 도움 없이 단일 트랜지스터만을 이용하여 DRAM의 특성을 구현하는 신개념 메모리 소자이다. 1T-DRAM 의 동작 메커니즘은, N-채널 전계 효과 트랜지스터(N-channel metal-oxide-semiconductor field effect transistor)의 경우 P형 부유 기판 내에 홀을 일시적으로 저장함으로써 드레인 단자에서 측정되는 전류 값이 달라지는 점을 이용한다. 기존의 DRAM이 셀 커패시터에 전자를 저장하던 것과는 다르게, 이온 충돌화(Impact ionization)에 해 생성된 홀을 트랜지스터의 부유 기판 내에 저장시켜 채널 전위를 바꿈으로써 '0'과 '1'의 이진 메모리 특성을 구현한다. 그러나 1T-DRAM 은, 그 동작 특성에서도 알 수 있듯이 홀을 기판에 저장시키기 위해 물리적인 부유 기판 구조가 전제되어야 한다는 한계를 지닌다. 대표적인 부유 기판 구조는 SOI(Silicon-on-insulator) 웨이퍼 위에 제작된 트랜지스터로서, 얇은 실리콘 박막이 매립된 산화막(Buried oxide) 위에 위치한 구조이다. SOI 웨이퍼의 단가는 일반 벌크(Bulk) 웨이퍼에 비해 비싸기 때문에 산업체에서의 대량 양산에는 적합하지 않으며, 또 추가적인 별도의 레이아웃 디자인(Layout design)이 없다면 기판 컨택이 존재할 수 없기 때문에 기판에 특정 전압을 인가하는 것이 불가능하다. 이에, 1T-DRAM은 소자가 동작하는 도중 고정되지 않은 불안정한 기판 전압에 의한 부유 기판(Floating body) 효과의 부작용 때문에, 소자의 전기적 특성이 기존 특성으로부터 왜곡될 수 있다는 단점을 갖는다.One of the device structures proposed as a technology to overcome the problems of the existing 1T-1C (1 Transistor-1 Capacitor) DRAM and solve the miniaturization problem is the capacitor-less structure 1T (1 Transistor)-DRAM. 1T-DRAM is a new concept memory device that implements the characteristics of DRAM using only a single transistor without the help of a cell capacitor. The operating mechanism of 1T-DRAM is that in the case of an N-channel metal-oxide-semiconductor field effect transistor, the current value measured at the drain terminal is different by temporarily storing holes in the P-type floating substrate. Use Unlike conventional DRAM, which stores electrons in cell capacitors, holes generated by impact ionization are stored in the floating substrate of the transistor to change the channel potential, resulting in binary memory characteristics of '0' and '1' implement However, 1T-DRAM has a limitation in that a physical floating substrate structure must be premised in order to store holes in the substrate, as can be seen from its operating characteristics. A typical floating substrate structure is a transistor fabricated on a silicon-on-insulator (SOI) wafer, and is a structure in which a thin silicon thin film is positioned on a buried oxide film. Since the unit price of the SOI wafer is higher than that of a general bulk wafer, it is not suitable for mass production in the industry, and since the substrate contact cannot exist without an additional layout design, a specific voltage is applied to the substrate. It is impossible to do. Accordingly, the 1T-DRAM has a disadvantage that electrical characteristics of the device may be distorted from existing characteristics due to a side effect of a floating body effect caused by an unstable substrate voltage that is not fixed during device operation.
SOI 웨이퍼와 대조적으로, 벌크 웨이퍼 상에 제작된 트랜지스터는 그 가격이 상대적으로 저렴하며 기판 컨택이 가능하기 때문에 기판 전위의 불안정성으로부터 자유로울 수 있다. 또한, 벌크 웨이퍼의 단가는 SOI 웨이퍼에 비해 수 배 이상 저렴하여 60여년 동안 산업체에서 반도체 소자 양산에 사용되고 있다. 그럼에도 불구하고, 벌크 트랜지스터는 이온 충돌화로 인해 생성된 전하가 기판 내에 머물러 있지 못하고 기판 컨택을 통해 빠져 나가버리기 때문에 이진 메모리 특성을 구현하는 데 있어서는 활용되지 않았으며 이를 구현하기 위한 기술적 해결 방안 또한 현재까지 제시되지 않았다.In contrast to SOI wafers, transistors fabricated on bulk wafers are relatively inexpensive and can be freed from substrate potential instability because they can be contacted with a substrate. In addition, the unit price of a bulk wafer is several times cheaper than that of an SOI wafer, and has been used in mass production of semiconductor devices in the industry for over 60 years. Nevertheless, bulk transistors have not been used to implement binary memory characteristics because the charge generated by ion bombardment does not stay in the substrate and escapes through the substrate contact, and technical solutions for implementing this have not been utilized until now. not presented
따라서, 아래에서는 셀 커패시터를 배제하여 누설 현상을 방지하며 소형화를 도모하는 것과 같이 기존의 1T-1C DRAM의 문제점을 극복하는 가운데, 가격이 저렴하며 기판 컨택이 가능해 기판 전위의 불안정성으로부터 자유로운 벌크 웨이퍼 상에 제조되는 전계 효과 트랜지스터를 제안하고자 한다.Therefore, below, while overcoming the problems of the existing 1T-1C DRAM, such as preventing leakage and promoting miniaturization by excluding cell capacitors, a bulk wafer that is inexpensive and can be contacted with a substrate is free from instability of substrate potential. We would like to propose a field effect transistor manufactured in
일 실시예들은 기판에 가상의 전기적 부유 상태를 형성하여 전하를 저장함으로써, 고가 장비와 고난도 기술을 사용하는 부유 채널 또는 셀 커패시터의 제작 없이 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법을 제안하고자 한다.Embodiments are intended to propose a field effect transistor and its operation method that realize memory characteristics without manufacturing a floating channel or cell capacitor using expensive equipment and high-level technology by forming a virtual electrical floating state on a substrate to store electric charge. do.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and can be variously expanded without departing from the technical spirit and scope of the present invention.
일 실시예에 따르면, 기판에 형성되는 소스 영역 및 드레인 영역; 상기 기판에서 상기 소스 영역 및 상기 드레인 영역을 연결하도록 형성되는 채널 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터는, 상기 기판에 반전된 전압이 인가됨에 응답하여, 상기 기판에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 메모리 특성을 구현하는 것을 특징으로 할 수 있다.According to one embodiment, a source region and a drain region formed on a substrate; a channel region formed to connect the source region and the drain region in the substrate; a gate insulating film formed on the channel region; and a gate structure formed on the gate insulating film, in response to an inverted voltage being applied to the substrate, the field effect transistor forms a virtual floating state on the substrate and stores electric charge, thereby realizing memory characteristics. can be characterized.
일측에 따르면, 상기 전계 효과 트랜지스터는, 상기 기판에 상기 반전된 전압이 인가됨에 응답하여 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 상기 전하의 방출을 방지하는 것을 기초로 상기 기판에 상기 가상의 전기적 부유 상태를 형성하는 것을 특징으로 할 수 있다.According to one side, in the field effect transistor, in response to the application of the inverted voltage to the substrate, an increased energy barrier in the substrate serves as a quantum well and prevents the discharge of the charge to the outside of the substrate. Based on this, it may be characterized in that the virtual electrical floating state is formed on the substrate.
다른 일측에 따르면, 상기 전계 효과 트랜지스터는, 상기 기판에 상기 가상의 전기적 부유 상태를 형성하여 전하를 저장함으로써 '1'의 이진 데이터를 구현하고, 상기 기판에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현하는 것을 특징으로 할 수 있다.According to another aspect, the field effect transistor implements binary data of '1' by forming the virtual electrical floating state on the substrate to store charge, and responds when the inverted voltage is not applied to the substrate. It may be characterized in that binary data of '0' is implemented by releasing the stored charge.
또 다른 일측에 따르면, 상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조 또는 상기 전계 효과 트랜지스터의 타입 중 적어도 하나에 기초하여 결정되는 것을 특징으로 할 수 있다.According to another aspect, the sign of the inverted voltage applied to the substrate is determined based on at least one of a junction structure formed by the drain region, the substrate and the source region, or the type of the field effect transistor. can be characterized.
또 다른 일측에 따르면, 상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 N형-P형-N형의 접합 구조로 상기 전계 효과 트랜지스터가 N형인 경우, 양의 부호인 것을 특징으로 할 수 있다.According to another aspect, the sign of the inverted voltage applied to the substrate is such that the junction structure formed by the drain region, the substrate, and the source region is an N-type-P-type-N-type junction structure, and the electric field effect When the transistor is N-type, it may be characterized as having a positive sign.
또 다른 일측에 따르면, 상기 기판에 인가되는 상기 반전된 전압의 부호는, 상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 P형-N형-P형의 접합 구조로 상기 전계 효과 트랜지스터가 P형인 경우, 음의 부호인 것을 특징으로 할 수 있다.According to another aspect, the sign of the inverted voltage applied to the substrate is such that the junction structure formed by the drain region, the substrate, and the source region is a P-type-N-type-P-type junction structure, and the electric field effect When the transistor is a P-type, it may be characterized as having a negative sign.
또 다른 일측에 따르면, 상기 전계 효과 트랜지스터는, 평면형 트랜지스터 구조, 3차원 입체형 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조, 적층형 트랜지스터 구조 또는 링게이트(Ring-gate) 트랜지스터 구조 중 적어도 하나의 구조를 갖는 것을 특징으로 할 수 있다.According to another aspect, the field effect transistor has at least one structure of a planar transistor structure, a three-dimensional three-dimensional transistor structure, a buried transistor structure, a stacked transistor structure, or a ring-gate transistor structure. that can be characterized.
또 다른 일측에 따르면, 상기 3차원 입체형 트랜지스터 구조는, 핀(Fin) 트랜지스터 구조, 게이트 올 어라운드(Gate-All-Around) 트랜지스터 구조, 더블 게이트(Double-gate) 트랜지스터 구조, 트리 게이트(Tri-gate) 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조 또는 오메가 게이트(Omega-gate) 트랜지스터 구조 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the three-dimensional three-dimensional transistor structure, a fin (Fin) transistor structure, a gate all-around (Gate-All-Around) transistor structure, a double-gate transistor structure, a tri-gate (Tri-gate) ) transistor structure, a buried transistor structure, or an omega-gate transistor structure.
또 다른 일측에 따르면, 상기 게이트 절연막은, 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 지르코늄 옥사이드(Hafnium zirconium oxide), 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막 또는 하프늄 실리콘 산화(Hafnium silicon oxide)막 중 적어도 하나로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the gate insulating film may include a silicon dioxide film, a nitride film, an aluminum oxide film, a hafnium oxide film, a hafnium oxynitride film, and a zirconium oxide ( It may be formed of at least one of hafnium zirconium oxide, zinc oxide, lanthanum oxide, or hafnium silicon oxide.
또 다른 일측에 따르면, 상기 게이트 절연막에는, 불소, 중수소, 수소 또는 질소 중 적어도 하나가 화학적으로 첨가되는 것을 특징으로 할 수 있다.According to another aspect, at least one of fluorine, deuterium, hydrogen, or nitrogen may be chemically added to the gate insulating layer.
또 다른 일측에 따르면, 상기 게이트 구조체는, 폴리실리콘(Poly-crystalline Silicon), 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the gate structure may include polysilicon (Poly-crystalline Silicon), high-concentration N-type doped polysilicon, high-concentration P-type doped polysilicon, tungsten (W) titanium nitride (TiN), It may be formed of at least one of tantalum nitride (TaN), tungsten nitride (WN), aluminum (Al), molybdenum (Mo), chromium (Cr), platinum (Pt), or titanium (Ti).
또 다른 일측에 따르면, 상기 전계 효과 트랜지스터는, 상기 기판 및 상기 소스 영역 사이와, 상기 기판 및 상기 드레인 영역 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 할 수 있다.According to another aspect, the field effect transistor has a junction-less transistor structure that does not include a PN junction structure between the substrate and the source region and between the substrate and the drain region. can do.
또 다른 일측에 따르면, 상기 기판, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 구조체는, 금속 실리사이드 물질로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the substrate, the source region, the drain region, and the gate structure may be formed of a metal silicide material.
또 다른 일측에 따르면, 상기 금속 실리사이드 물질은, NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.According to another aspect, the metal silicide material may include at least one of NiSi, CoSi 2 , MoSi 2 , TaSi 2 , TiSi 2 , ErSi 2-x , PtSi and WSi 2 .
또 다른 일측에 따르면, 상기 드레인 영역, 상기 기판 및 상기 소스 영역은, N형-P형-N형의 접합 구조 또는 P형-N형-P형의 접합 구조를 갖는 것을 특징으로 할 수 있다.According to another aspect, the drain region, the substrate, and the source region may have an N-P-N junction structure or a P-N-P junction structure.
또 다른 일측에 따르면, 상기 기판은, 싱글 기판(Single well), 더블 기판(Double well), 트리플 기판(Triple well) 또는 deep N-well 구조를 갖는 것을 특징으로 할 수 있다.According to another aspect, the substrate may have a single well, double well, triple well or deep N-well structure.
일 실시예에 따르면, 기판에 형성되는 소스 영역 및 드레인 영역; 상기 기판에서 상기 소스 영역 및 상기 드레인 영역을 연결하도록 형성되는 채널 영역; 상기 채널 영역 상에 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성된 게이트 구조체를 포함하는 전계 효과 트랜지스터의 동작 방법은, 상기 기판에 반전된 전압을 인가하는 단계; 및 상기 기판에 상기 반전된 전압이 인가됨에 응답하여, 상기 기판에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 '1'의 이진 데이터를 구현하는 단계를 포함할 수 있다.According to one embodiment, a source region and a drain region formed on a substrate; a channel region formed to connect the source region and the drain region in the substrate; a gate insulating film formed on the channel region; and a gate structure formed on the gate insulating layer. The method of operating a field effect transistor includes: applying an inverted voltage to the substrate; and implementing binary data of '1' by forming a virtual electrical floating state on the substrate and storing charge in response to the application of the inverted voltage to the substrate.
일측에 따르면, 상기 구현하는 단계는, 상기 기판에 상기 반전된 전압이 인가됨에 응답하여 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 상기 전하의 방출을 방지하는 것을 기초로 상기 기판에 상기 가상의 전기적 부유 상태를 형성하는 것을 특징으로 할 수 있다.According to one aspect, in the implementing step, in response to the application of the inverted voltage to the substrate, an increased energy barrier in the substrate serves as a quantum well and prevents the discharge of the charge to the outside of the substrate. Based on this, it may be characterized in that the virtual electrical floating state is formed on the substrate.
다른 일측에 따르면, 상기 전계 효과 트랜지스터의 동작 방법은, 상기 기판에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현하는 단계를 더 포함하는 것을 특징으로 할 수 있다.According to another aspect, the method of operating the field effect transistor further comprises implementing binary data of '0' by discharging the stored charge in response to not applying the inverted voltage to the substrate. can be done with
일 실시예에 따르면, 전계 효과 트랜지스터의 제조 방법은, 기판을 준비하는 단계; 상기 기판에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 구조체를 형성하는 단계; 및 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하고, 상기 준비하는 단계는, 반전된 전압이 인가됨에 응답하여 가상의 전기적 부유 상태를 형성하여 전하가 저장될 수 있는 상기 기판을 준비하는 단계인 것을 특징으로 할 수 있다.According to one embodiment, a method of manufacturing a field effect transistor includes preparing a substrate; forming a gate insulating film on the substrate; forming a gate structure on the gate insulating film; and forming a source region and a drain region on the substrate, wherein the preparing step prepares the substrate in which charge can be stored by forming a virtual electrical floating state in response to an inverted voltage being applied. It can be characterized as a step.
일 실시예들은 기판에 가상의 전기적 부유 상태를 형성하여 전하를 저장함으로써, 고가 장비와 고난도 기술을 사용하는 부유 채널 또는 셀 커패시터의 제작 없이 메모리 특성을 구현하는 전계 효과 트랜지스터 및 그 동작 방법을 제안할 수 있다.Embodiments propose a field effect transistor and its operation method that implement memory characteristics without fabrication of a floating channel or cell capacitor using expensive equipment and high-level technology by storing electric charge by forming a virtual electrical floating state on a substrate. can
따라서, 일 실시예들에 의한 전계 효과 트랜지스터는 부유 채널 또는 셀 커패시터를 배제하여 해당 영역만큼의 레이아웃(Layout) 면적을 절감시키고 소형화를 도모하며, 단가가 저렴한 벌크 웨이퍼 상에 제조될 수 있어 생산 단가가 저렴한 장점을 갖고, 기판에 직접적으로 전압을 인가할 수 있어 소자의 기본적인 전기적 특성에서 왜곡된 동작을 방지하는 이점을 가질 수 있다.Therefore, the field effect transistor according to one embodiment excludes a floating channel or a cell capacitor, reduces the layout area by the corresponding area, promotes miniaturization, and can be manufactured on a bulk wafer with low unit cost, thereby reducing production cost. has the advantage of being inexpensive and can directly apply a voltage to the substrate, thereby preventing distorted operation in the basic electrical characteristics of the device.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and can be variously extended without departing from the technical spirit and scope of the present invention.
도 1a 내지 1b는 일 실시예에 따라 기판에 가상의 전기적 부유 상태를 형성하는 것을 설명하기 위해 전계 효과 트랜지스터를 나타낸 단면도이다.
도 2a 내지 2b는 일 실시예에 따른 전계 효과 트랜지스터에서 가상의 전기적 부유 상태를 형성하는 것과 관련하여, 전압이 인가되지 않는 경우와 인가되는 경우에 대해 플랫 밴드(Flat-band) 상태에서의 에너지 밴드 다이어그램(Energy band diagram)들을 나타낸 도면이다.
도 3은 일 실시예에 따른 전계 효과 트랜지스터에서 가상의 전기적 부유 상태를 형성할 때 메모리 특성을 구현하는 방식을 드레인 전압에 따라 설명하기 위한 도면이다.
도 4는 본 발명의 실시예를 적용하여 실제로 제작한 4단자 기반의 전계 효과 트랜지스터로부터 직접 측정하여 얻은 이진 메모리 특성을 보여주는 전류-전압(Current-voltage) 특성 곡선이다.
도 5는 일 실시예에 따른 전계 효과 트랜지스터의 동작 방법을 나타낸 플로우 차트이다.
도 6은 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타낸 플로우 차트이다.1A and 1B are cross-sectional views illustrating a field effect transistor to describe forming a virtual electrical floating state on a substrate according to an exemplary embodiment.
2A and 2B are energy bands in a flat-band state for a case in which a voltage is not applied and a case in which a voltage is applied in relation to forming a virtual floating state in a field effect transistor according to an embodiment. It is a diagram showing energy band diagrams.
3 is a diagram for explaining a method of implementing memory characteristics according to a drain voltage when a virtual electrical floating state is formed in a field effect transistor according to an exemplary embodiment.
4 is a current-voltage characteristic curve showing binary memory characteristics obtained by direct measurement of a 4-terminal based field effect transistor actually manufactured by applying an embodiment of the present invention.
5 is a flowchart illustrating a method of operating a field effect transistor according to an exemplary embodiment.
6 is a flowchart illustrating a method of manufacturing a field effect transistor according to an exemplary embodiment.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.In addition, terms used in this specification (terminology) are terms used to appropriately express preferred embodiments of the present invention, which may vary according to the intention of a viewer or operator or customs in the field to which the present invention belongs. Therefore, definitions of these terms will have to be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. Also, as used herein, "comprises" and/or "comprising" means that a referenced component, step, operation, and/or element is one or more other components, steps, operations, and/or elements. The presence or addition of elements is not excluded.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Also, it should be understood that the various embodiments of the present invention are different from each other but are not necessarily mutually exclusive. For example, specific shapes, structures, and characteristics described herein may be implemented in one embodiment in another embodiment without departing from the spirit and scope of the present invention. In addition, it should be understood that the location, arrangement, or configuration of individual components in the scope of each embodiment presented may be changed without departing from the spirit and scope of the present invention.
이하, 본 발명이 제안하는 전계 효과 트랜지스터는 기판에 반전된 전압이 인가됨에 응답하여 기판에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 메모리 특성을 구현하는 것을 특징으로 한다.Hereinafter, the field effect transistor proposed by the present invention is characterized in implementing memory characteristics by forming a virtual electrical floating state on a substrate and storing charge in response to the application of an inverted voltage to the substrate.
이에, 본 발명이 제안하는 전계 효과 트랜지스터는, 물리적인 부유 기판 구조에 전하를 저장시키는 기존 기술이 갖는 많은 문제점들(첫째로 부유 기판 구조를 만들기 위해 사용되는 SOI 웨이퍼가 벌크 웨이퍼에 의해 가격이 비싸기 때문에 단가 절감을 위해 대량 생산을 목적으로 하는 산업체에서의 실질적 양산에 부적합한 문제점, 둘째로 부유 기판 구조는 그 구조적 한계로 기판 내에 특정한 전압을 인가할 수 없기 때문에 소자가 동작할 때 기판에 인가되는 전압이 특정 값으로 고정되지 않고 불안정한 상태가 되어 소자의 문턱 전압(Threshold voltage)이 흔들려 자가 발열 효과(Self-heating effect) 등 전기적 특성이 왜곡되는 문제점, 나아가 레이아웃 구조 변경을 통해 기판에 특정 전압을 인가할 수 있는 별도의 공정이 가해질 경우 공정 비용이 늘어나며 레이아웃의 효율성 관점에서 손해가 발생되는 문제점)을 해결할 수 있다.Therefore, the field effect transistor proposed by the present invention has many problems with the existing technology for storing electric charges in a physical floating substrate structure (first, the SOI wafer used to make the floating substrate structure is expensive due to the bulk wafer). This is a problem that is not suitable for actual mass production in industries for the purpose of mass production for unit cost reduction. Second, the voltage applied to the substrate when the device operates because the floating substrate structure cannot apply a specific voltage to the substrate due to its structural limitations. It is not fixed at a specific value and becomes unstable, causing the threshold voltage of the device to fluctuate, causing distortion of electrical characteristics such as self-heating effect, and further applying a specific voltage to the board through changing the layout structure. If a separate process that can be done is applied, the process cost increases and the problem that damage occurs in terms of layout efficiency) can be solved.
즉, 본 발명이 제안하는 전계 효과 트랜지스터는 물리적인 부유 기판 위에 트랜지스터를 제작할 필요 없이 기판에 전압을 인가하는 방식으로 가상의 전기적 부유 상태를 형성함으로써 전하를 기판 내에 저장할 수 있다. 이를 통해, 소자가 동작하는 동안 안정적인 기판 전위가 유지되어 소자 동작 특성의 왜곡이 방지될 수 있으며, 전하 저장을 위한 별도의 소자가 필요하지 않아 집적도 면에서의 효율성이 향상될 수 있다. 또한, 벌크 웨이퍼를 통해 소자가 제작됨으로써 SOI 웨이퍼에 비해 생산 단가가 획기적으로 절감될 수 있다.That is, the field effect transistor proposed by the present invention can store charge in a substrate by forming a virtual electrical floating state by applying a voltage to the substrate without the need to manufacture a transistor on a physically floating substrate. Through this, a stable substrate potential is maintained while the device is operating, so distortion of device operation characteristics can be prevented, and efficiency in terms of integration can be improved because a separate device for charge storage is not required. In addition, since the device is fabricated through the bulk wafer, the production cost can be drastically reduced compared to the SOI wafer.
도 1a 내지 1b는 일 실시예에 따라 기판에 가상의 전기적 부유 상태를 형성하는 것을 설명하기 위해 전계 효과 트랜지스터를 나타낸 단면도이다.1A and 1B are cross-sectional views illustrating a field effect transistor to describe forming a virtual electrical floating state on a substrate according to an exemplary embodiment.
이하, 전계 효과 트랜지스터(100)는 기판(105)에 형성되는 소스 영역(110) 및 드레인 영역(120), 기판(105)에서 소스 영역(110) 및 드레인 영역(120)을 연결하도록 형성되는 채널 영역(130), 채널 영역(130) 상에 형성된 제이트 절연막(140) 및 게이트 절연막(140) 상에 형성된 게이트 구조체(150)를 포함할 수 있다.Hereinafter, the
기판(105)은 싱글 기판(Single well), 더블 기판(Double well), 트리플 기판(Triple well) 또는 deep N-well 구조를 가지나, 이에 제한되거나 한정되지 않고 가상의 전기적 부유 상태를 형성할 수 있는 다양한 구조를 가질 수 있다.The
소스 영역(110), 기판(105) 및 드레인 영역(120)은 N형-P형-N형의 접합 구조 또는 P형-N형-P형의 접합 구조를 가질 수 있다. 이에 따라, 전계 효과 트랜지스터(100)의 타입이 결정될 수 있다. 일례로, 소스 영역(110), 기판(105) 및 드레인 영역(120)이 N형-P형-N형의 접합 구조를 갖는 경우 전계 효과 트랜지스터(100)는 N형일 수 있으며, 소스 영역(110), 기판(105) 및 드레인 영역(120)이 P형-N형-P형의 접합 구조를 갖는 경우 전계 효과 트랜지스터(100)는 P형일 수 있다.The
게이트 절연막(140)은 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 지르코늄 옥사이드(Hafnium zirconium oxide), 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막 또는 하프늄 실리콘 산화(Hafnium silicon oxide)막 중 적어도 하나로 형성될 수 있다.The
또한, 게이트 절연막(140)에는 불소, 중수소, 수소 또는 질소 중 적어도 하나가 화학적으로 첨가될 수 있다.In addition, at least one of fluorine, deuterium, hydrogen, or nitrogen may be chemically added to the
게이트 구조체(150)는 게이트 전극으로서, 폴리실리콘(Poly-crystalline Silicon), 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나로 형성될 수 있다.The
기판(105), 소스 영역(110), 드레인 영역(120) 및 게이트 구조체(150)는, NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나를 포함하는 금속 실리사이드 물질로 형성될 수 있다.The
전계 효과 트랜지스터(100)는 평면형 트랜지스터 구조, 3차원 입체형 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조, 적층형 트랜지스터 구조 또는 링게이트(Ring-gate) 트랜지스터 구조 중 적어도 하나의 구조를 가질 수 있다. 여기서, 3차원 입체형 트랜지스터 구조는 핀(Fin) 트랜지스터 구조, 게이트 올 어라운드(Gate-All-Around) 트랜지스터 구조, 더블 게이트(Double-gate) 트랜지스터 구조, 트리 게이트(Tri-gate) 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조 또는 오메가 게이트(Omega-gate) 트랜지스터 구조 중 적어도 하나를 포함할 수 있다.The
또한, 전계 효과 트랜지스터(100)는 기판(105) 및 소스 영역(110) 사이와, 기판(105) 및 드레인 영역(120) 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 가질 수도 있다. 그러나 이에 제한되거나 한정되지는 않는다.In addition, the
이와 같은 구조의 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여, 기판(105)에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 메모리 특성을 구현함을 특징으로 한다. 보다 상세하게, 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여 기판(105) 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 기판(105) 외부로의 전하의 방출을 방지하는 것을 기초로 기판(105)에 가상의 전기적 부유 상태를 형성할 수 있다. 따라서, 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여, 기판(105)에 가상의 전기적 부유 상태를 형성하고 가상의 전기적 부유 상태가 형성된 기판(105) 내에 전하를 저장함으로써 '1'의 이진 데이터를 구현할 수 있다. 반전된 전압이 인가되지 않는 경우 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가되지 않음에 응답하여, 기판(105) 내에 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현할 수 있다.The
이 때, 기판(105)에 인가되는 반전된 전압은, 이온 충돌화(Impact ionization) 또는 밴드 간 터널링(Band-to-band tunneling) 기반의 게이트 유발 누설 전류(Gate-induced drain leakage)를 발생시키기 위해 기판(105)에 통상적으로 인가되는 전압과 부호가 반대인 전압을 의미하는 것으로, 전계 효과 트랜지스터(100)가 N형인 경우 양의 부호를 갖고 전계 효과 트랜지스터(100)가 P형인 경우 음의 부호를 가질 수 있다.At this time, the inverted voltage applied to the
즉, 기판(105)에 인가되는 반전된 전압의 부호는, 전계 효과 트랜지스터(100)가 갖는 타입 또는 소스 영역(110), 기판(105) 및 드레인 영역(120)이 형성하는 접합 구조 중 적어도 하나에 기초하여 결정될 수 있다. 예를 들어, 소스 영역(110), 기판(105) 및 드레인 영역(120)이 형성하는 접합 구조가 N형-P형-N형의 접합 구조로 전계 효과 트랜지스터(100)가 N형인 경우, 기판(105)에 인가되는 반전된 전압은 양의 부호를 가질 수 있다. 다른 예를 들면, 소스 영역(110), 기판(105) 및 드레인 영역(120)이 형성하는 접합 구조가 P형-N형-P형의 접합 구조로 전계 효과 트랜지스터(100)가 P형인 경우, 기판(105)에 인가되는 반전된 전압은 음의 부호를 가질 수 있다.That is, the sign of the inverted voltage applied to the
이처럼 전계 효과 트랜지스터(100)가 메모리 특성을 구현하는 것과 관련되어 도 1a를 참조하면, 전계 효과 트랜지스터(100)가 게이트 구조체(150) 및 드레인 영역(120)에 이온 충돌화 또는 밴드 간 터널링 기반의 게이트 유발 누설 전류를 발생시키기 위한 전압을 인가할 경우, 드레인 영역(120)과 기판(105)의 접합 근처에서 강한 수평 전계에 의해 전자-홀 쌍이 연쇄적으로 형성 및 발생될 수 있다. 이 때, 발생된 전자는 드레인 영역(120)으로 대부분 방출되고 홀은 기판(105)으로 이동하여 드레인 영역(120) 및 기판(104) 사이의 PN접합 또는 소스 영역(110) 및 기판(105) 사이의 PN-접합에 의해 형성된 전계에 따라 기판(105) 외부로 사라지게 된다.Referring to FIG. 1A in relation to the implementation of the memory characteristics of the
반면, 도 1b를 참고하면, 전계 효과 트랜지스터(100)가 기판(105)에 반전된 전압을 인가할 경우, 기판(105)에 가상의 전기적 부유 상태가 형성되면서 기판(105) 내에 홀이 축적 및 저장되게 된다. 이러한 현상은, 실제 물리적인 부유 기판 구조에서 실리콘 기판 밑의 산화막과 실리콘 간의 밴드갭 오프셋(Bandgap offset)에 의해 전하의 움직임이 차단되는 것과 유사한 원리를 기반으로 한다. 즉, 기판(105)에 인가되는 반전된 전압에 의해 홀 입장에서의 에너지 장벽(Energy barrier)이 높아져 양자 우물 역할을 하며 홀을 가둬 저장 및 축적할 수 있게 되는 것이다. 이처럼 가상의 전기적 부유 상태를 형성하는 것은, 단순히 기판(105)에 특정 전압이 인가됨으로써 양자 우물이 형성되는 것과 유사한 것이므로, 게이트 절연막(104)의 상태나 물질 변화, 드레인 영역(120)과 소스 영역(110)의 물성 변화, 기판(103)의 물성 변화에 상관없이 적용될 수 있는 신개념이다.On the other hand, referring to FIG. 1B, when the
이처럼 기판(105)에 가상의 전기적 부유 상태가 형성되어 홀이 저장되게 되면, 기판(105)의 전위가 상승하여 소스 영역(110)으로부터 기판(105)으로 주입되는 캐리어의 양이 증가될 수 있다. 이에 따라, 전하-홀 쌍의 생성이 더욱 활발해져 가상의 전기적 부유 상태가 형성된 기판(105)에 저장되는 홀이 더욱 증가될 수 있다. 이와 같이 반복되는 양귀환(Positive feedback) 과정에 의해 전계 효과 트랜지스터(100)에 흐르는 셀 전류의 순간적인 급상승인 래치 업(Latch up) 현상이 발생될 수 있다. 따라서, 래치 업 현상으로 전류 값이 커졌을 때의 전계 효과 트랜지스터(100) 상태가 '1'의 이진 데이터로 구현될 수 있다. 반면에, 기판(105)에 반전된 전압이 인가되지 않는 경우 기판(105)에 홀이 저장되지 않아 전계 효과 트랜지스터(100)에서는 래치 다운(Latch down) 현상이 발생될 수 있다. 이에, 래치 다운 현상으로 전류 값이 작아졌을 때의 전계 효과 트랜지스터(100) 상태가 '0'의 이진 데이터로 구현될 수 있다.In this way, when a virtual electrical floating state is formed on the
도 1b에서는 드레인 영역(101), 기판(103), 소스 영역(102)이 P형-N형-P형의 접합 구조를 가져 전계 효과 트랜지스터(100)가 N형임에 따라, 기판(105)에 가상의 전기적 부유 상태를 형성하기 위해 양의 전압이 인가되는 것으로 도시 및 설명되었으나, 드레인 영역(101), 기판(103), 소스 영역(102)이 N형-P형-N형의 접합 구조를 가져 전계 효과 트랜지스터(100)가 P형인 경우 기판(105)에 가상의 전기적 부유 상태를 형성하기 위해서는 음의 전압이 인가될 수 있다.In FIG. 1B , the drain region 101, the substrate 103, and the source region 102 have a P-N-P junction structure, and the
이러한 경우, P형의 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압인 음의 전압이 인가됨에 응답하여, 기판(105)에 가상의 전기적 부유 상태를 형성하고 기판(105) 내에 홀이 아닌 전자를 축적 및 저장시킬 수 있다. 마찬가지로, 기판(105)에 가상의 전기적 부유 상태가 형성되어 전자가 저장되게 되면, 전술된 양귀환(Positive feedback) 과정이 반복적으로 발생되어 래치 업 현상으로 전류 값이 커졌을 때의 전계 효과 트랜지스터(100) 상태가 '1'의 이진 데이터로 구현될 수 있다. 기판(105)에 반전된 전압이 인가되지 않는 경우에는 기판(105)에 전자가 저장되지 않으며, 래치 다운 현상으로 전류 값이 작아졌을 때의 전계 효과 트랜지스터(100) 상태가 '0'의 이진 데이터로 구현될 수 있다.In this case, the P-type
이처럼 P형의 전계 효과 트랜지스터(100)에서 기판(105)에 음의 전압이 인가되어 가상의 전기적 부유 상태가 형성되는 것은, 전술된 N형의 전계 효과 트랜지스터(100)에서 기판(105)에 양의 전압이 인가되어 가상의 전기적 부유 상태가 형성되는 것과 동일한 원리에 기초한다.In this way, the negative voltage is applied from the P-type
이상 설명된 바와 같이, 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여, 기판(105)에 가상의 전기적 부유 상태를 형성하고 전하(홀 또는 전자)를 저장함으로써 메모리 특성을 구현할 수 있다.As described above, the
도 2a 내지 2b는 일 실시예에 따른 전계 효과 트랜지스터에서 가상의 전기적 부유 상태를 형성하는 것과 관련하여, 전압이 인가되지 않는 경우와 인가되는 경우에 대해 플랫 밴드(Flat-band) 상태에서의 에너지 밴드 다이어그램(Energy band diagram)들을 나타낸 도면이다. 여기서, 도 2a 내지 2b는 도 1a 내지 1b에 도시된 a-a'의 단면의 에너지 밴드 다이어그램을 도시한다.2A and 2B are energy bands in a flat-band state for a case in which a voltage is not applied and a case in which a voltage is applied in relation to forming a virtual floating state in a field effect transistor according to an embodiment. It is a diagram showing energy band diagrams. Here, FIGS. 2A to 2B show energy band diagrams of the cross section a-a' shown in FIGS. 1A to 1B.
도 2a 내지 2b를 참조하면, 도 2b와 같이 N형의 전계 효과 트랜지스터(100)를 기준으로 기판(105)에 양의 전압(반전된 전압)이 인가될 경우, 도 2a와 달리 홀 관점에서의 에너지 장벽이 높아져 기판(105)의 하부를 향한 홀의 확산이 방지됨을 알 수 있다.Referring to FIGS. 2A and 2B, when a positive voltage (inverted voltage) is applied to the
도 3은 일 실시예에 따른 전계 효과 트랜지스터에서 가상의 전기적 부유 상태를 형성할 때 메모리 특성을 구현하는 방식을 드레인 전압에 따라 설명하기 위한 도면이다.3 is a diagram for explaining a method of implementing memory characteristics according to a drain voltage when a virtual electrical floating state is formed in a field effect transistor according to an exemplary embodiment.
도 3을 참조하면, N형의 전계 효과 트랜지스터(100)에서 드레인 영역(120)에 낮은 전압이 인가되는 경우 주입되는 전자의 수가 적어 양귀환 과정이 발생되지 않는다. 그러나 드레인 영역(120)에 인가되는 전압이 점차 증가되는 경우 드레인 영역(120) 및 기판(105) 사이의 접합 근처에서의 이온 충돌화에 의해 전자-홀 쌍이 발생되고 발생한 홀은 또 다시 소스 영역(110)에서의 캐리어 주입을 증가시켜 양귀환 과정을 일으킨다. 만약, 기판(105)에 가상의 전기적 부유 상태를 형성하기 위한 양의 전압이 기판(105)에 인가되지 않는다면, 이온 충돌화에 의해서 발생한 홀이 기판으로 모두 빠져나가기 때문에 도면에 보여지는 양귀환 과정이 일어날 수 없다.Referring to FIG. 3 , when a low voltage is applied to the
도 4는 본 발명의 실시예를 적용하여 실제로 제작한 4단자 기반의 전계 효과 트랜지스터로부터 직접 측정하여 얻은 이진 메모리 특성을 보여주는 전류-전압(Current-voltage) 특성 곡선이다.4 is a current-voltage characteristic curve showing binary memory characteristics obtained by direct measurement of a 4-terminal based field effect transistor actually manufactured by applying an embodiment of the present invention.
도 4를 참조하면, 기판(105)에 반전된 전압이 인가되지 않는 경우에는 드레인 영역(120)의 전압 변화에 따라 드레인 전류의 변화가 관찰되지 않는다. 그러나 기판(105)에 0.3V의 양의 전압이 인가되는 경우 기판(105)에 가상의 전기적 부유 상태가 형성되어 드레인 전류가 드레인 영역(120)의 전압에 따라 변하는 것이 관찰된다.Referring to FIG. 4 , when the inverted voltage is not applied to the
따라서, 전계 효과 트랜지스터(100)는 양귀환 과정이 발생되어 높은 값의 셀 전류가 흐를 때의 상태를 '1'의 이진 데이터로 구현할 수 있고, 양귀환 과정이 발생되지 않아 낮은 값의 셀 전류가 흐를 때의 상태를 '0'의 이진 데이터로 구현할 수 있다.Therefore, the
이하에서는, 전술된 전계 효과 트랜지스터(100)의 동작 방법 및 제조 방법을 설명한다.Hereinafter, an operating method and manufacturing method of the above-described
도 5는 일 실시예에 따른 전계 효과 트랜지스터의 동작 방법을 나타낸 플로우 차트이다. 이하, 동작 방법을 수행하는 주체는 전술된 구조의 전계 효과 트랜지스터(100)인 것을 전제로 한다.5 is a flowchart illustrating a method of operating a field effect transistor according to an exemplary embodiment. Hereinafter, it is assumed that the subject performing the operation method is the
도 5를 참조하면, 단계(S510)에서 전계 효과 트랜지스터(100)는, 기판(105)에 반전된 전압을 인가할 수 있다.Referring to FIG. 5 , in step S510 , the
따라서, 단계(S520)에서 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여, 기판(105)에 가상의 전기적 부유 상태를 형성하고 전하를 저장함으로써 '1'의 이진 데이터를 구현할 수 있다. 보다 상세하게, 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가됨에 응답하여 기판(105) 내 높아진 에너지 장벽이 양자 우물 역할을 하며 기판(105) 외부로의 전하의 방출을 방지하는 것을 기초로 기판(105)에 가상의 전기적 부유 상태를 형성할 수 있다.Therefore, in step S520, the
반면, 도면 상 별도의 단계로 도시되지는 않았으나 기판(105)에 반전된 전압이 인가되지 않는 경우, 전계 효과 트랜지스터(100)는 기판(105)에 반전된 전압이 인가되지 않음에 응답하여, 기판(105) 내에 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현할 수 있다.On the other hand, although not shown as a separate step in the drawing, when the inverted voltage is not applied to the
도 6은 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 나타낸 플로우 차트이다. 이하, 제조 방법을 수행하는 주체는 자동화 및 기계화된 제조 시스템일 수 있으며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 1 내지 4를 참조하여 설명된 전계 효과 트랜지스터(100)일 수 있다.6 is a flowchart illustrating a method of manufacturing a field effect transistor according to an exemplary embodiment. Hereinafter, a subject performing the manufacturing method may be an automated and mechanized manufacturing system, and as a result of the manufacturing method, the
단계(S610)에서 제조 시스템은, 기판(105)을 준비할 수 있다. 이 때, 제조 시스템은 반전된 전압이 인가됨에 응답하여 가상의 전기적 부유 상태를 형성하여 전하가 저장될 수 있는 기판(105)을 준비할 수 있다.In step S610, the manufacturing system may prepare the
이어서 단계(S620)에서 제조 시스템은, 기판(105)에 게이트 절연막(140)을 형성할 수 있다.Subsequently, in step S620 , the manufacturing system may form a
그 다음 단계(S630)에서 제조 시스템은, 게이트 절연막(140) 상에 게이트 구조체(150)를 형성할 수 있다.In the next step ( S630 ), the manufacturing system may form the
그 후 단계(S640)에서 제조 시스템은, 기판(105)에 소스 영역(110) 및 드레인 영역(120)을 형성할 수 있다.After that, in operation S640 , the manufacturing system may form a
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.
100: 전계 효과 트랜지스터
105: 기판
110: 소스 영역
120: 드레인 영역
130: 채널 영역
140: 게이트 절연막
150: 게이트 구조체100: field effect transistor
105: substrate
110: source area
120: drain area
130: channel area
140: gate insulating film
150: gate structure
Claims (20)
상기 전계 효과 트랜지스터는,
상기 기판의 하단 영역에 반전된 전압이 인가됨에 응답하여, 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 전하의 방출을 방지하는 것을 기초로 상기 기판에 가상의 전기적 부유 상태를 형성하여 상기 전하를 저장하고, 상기 기판의 하단 영역에 상기 반전된 전압이 인가되지 않음에 응답하여, 상기 가상의 전기적 부유 상태를 해제하여 상기 저장된 전하를 방출함으로써 메모리 특성을 구현하는 것을 특징으로 하는 전계 효과 트랜지스터.a source region and a drain region formed on the substrate; a channel region formed to connect the source region and the drain region in the substrate; a gate insulating film formed on the channel region; And in the field effect transistor including a gate structure formed on the gate insulating film,
The field effect transistor,
In response to the application of an inverted voltage to the lower region of the substrate, an elevated energy barrier in the substrate acts as a quantum well and prevents the discharge of electric charge out of the substrate, thereby generating a virtual voltage on the substrate. Memory characteristics are realized by forming an electrical floating state to store the electric charge, and releasing the stored electric charge by releasing the virtual electric floating state in response to the inverted voltage being not applied to the lower region of the substrate. A field effect transistor characterized in that.
상기 전계 효과 트랜지스터는,
상기 기판에 상기 가상의 전기적 부유 상태를 형성하여 전하를 저장함으로써 '1'의 이진 데이터를 구현하고, 상기 기판에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 저장된 전하를 방출시켜 '0'의 이진 데이터를 구현하는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The field effect transistor,
Binary data of '1' is implemented by forming the virtual electrical floating state on the substrate to store charges, and in response to the inverted voltage being not applied to the substrate, the stored charges are released to generate '0'. A field effect transistor characterized in that it implements binary data.
상기 기판에 인가되는 상기 반전된 전압의 부호는,
상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조 또는 상기 전계 효과 트랜지스터의 타입 중 적어도 하나에 기초하여 결정되는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The sign of the inverted voltage applied to the substrate is
and a junction structure formed by the drain region, the substrate and the source region, or a type of the field effect transistor.
상기 기판에 인가되는 상기 반전된 전압의 부호는,
상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 N형-P형-N형의 접합 구조로 상기 전계 효과 트랜지스터가 N형인 경우, 양의 부호인 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 4,
The sign of the inverted voltage applied to the substrate is
The field effect transistor according to claim 1 , wherein the junction structure formed by the drain region, the substrate, and the source region is an N-type-P-type-N-type junction structure, and when the field effect transistor is an N-type, the sign is positive.
상기 기판에 인가되는 상기 반전된 전압의 부호는,
상기 드레인 영역, 상기 기판 및 상기 소스 영역이 형성하는 접합 구조가 P형-N형-P형의 접합 구조로 상기 전계 효과 트랜지스터가 P형인 경우, 음의 부호인 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 4,
The sign of the inverted voltage applied to the substrate is
A junction structure formed by the drain region, the substrate, and the source region is a P-type-N-type-P-type junction structure, and when the field effect transistor is a P-type, the field effect transistor is a negative sign.
상기 전계 효과 트랜지스터는,
평면형 트랜지스터 구조, 3차원 입체형 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조, 적층형 트랜지스터 구조 또는 링게이트(Ring-gate) 트랜지스터 구조 중 적어도 하나의 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The field effect transistor,
A field effect transistor characterized in that it has at least one structure of a planar transistor structure, a three-dimensional three-dimensional transistor structure, a buried transistor structure, a stacked transistor structure, or a ring-gate transistor structure.
상기 3차원 입체형 트랜지스터 구조는,
핀(Fin) 트랜지스터 구조, 게이트 올 어라운드(Gate-All-Around) 트랜지스터 구조, 더블 게이트(Double-gate) 트랜지스터 구조, 트리 게이트(Tri-gate) 트랜지스터 구조, 매몰형(Buried) 트랜지스터 구조 또는 오메가 게이트(Omega-gate) 트랜지스터 구조 중 적어도 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 7,
The three-dimensional solid transistor structure,
Fin Transistor Structure, Gate-All-Around Transistor Structure, Double-gate Transistor Structure, Tri-gate Transistor Structure, Buried Transistor Structure or Omega Gate (Omega-gate) a field effect transistor comprising at least one of the transistor structures.
상기 게이트 절연막은,
산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 지르코늄 옥사이드(Hafnium zirconium oxide), 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막 또는 하프늄 실리콘 산화(Hafnium silicon oxide)막 중 적어도 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The gate insulating film,
Silicon dioxide film, nitride film, aluminum oxide film, hafnium oxide film, hafnium oxynitride film, Hafnium zirconium oxide, zinc oxide A field effect transistor characterized in that it is formed of at least one of a film, a lanthanum oxide film, and a hafnium silicon oxide film.
상기 게이트 절연막에는,
불소, 중수소, 수소 또는 질소 중 적어도 하나가 화학적으로 첨가되는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
In the gate insulating film,
A field effect transistor characterized in that at least one of fluorine, deuterium, hydrogen or nitrogen is chemically added.
상기 게이트 구조체는,
폴리실리콘(Poly-crystalline Silicon), 고농도의 N형으로 도핑된 폴리실리콘, 고농도의 P형으로 도핑된 폴리실리콘, 텅스텐(W) 티타늄 질화물(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 백금(Pt), 또는 타이타늄(Ti) 중 적어도 하나로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The gate structure,
Poly-crystalline Silicon, high-concentration N-type doped polysilicon, high-concentration P-type doped polysilicon, tungsten (W), titanium nitride (TiN), tantalum nitride (TaN), tungsten nitride (WN) ), aluminum (Al), molybdenum (Mo), chromium (Cr), platinum (Pt), or titanium (Ti), characterized in that formed of at least one field effect transistor.
상기 전계 효과 트랜지스터는,
상기 기판 및 상기 소스 영역 사이와, 상기 기판 및 상기 드레인 영역 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The field effect transistor,
A field effect transistor characterized in that it has a junction-less transistor structure that does not include a PN junction structure between the substrate and the source region and between the substrate and the drain region.
상기 기판, 상기 소스 영역, 상기 드레인 영역 및 상기 게이트 구조체는,
금속 실리사이드 물질로 형성되는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The substrate, the source region, the drain region and the gate structure,
A field effect transistor characterized in that it is formed of a metal silicide material.
상기 금속 실리사이드 물질은,
NiSi, CoSi2, MoSi2, TaSi2, TiSi2, ErSi2-x, PtSi 및 WSi2 중 적어도 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 13,
The metal silicide material,
A field effect transistor comprising at least one of NiSi, CoSi 2 , MoSi 2 , TaSi 2 , TiSi 2 , ErSi 2-x , PtSi and WSi 2 .
상기 드레인 영역, 상기 기판 및 상기 소스 영역은,
N형-P형-N형의 접합 구조 또는 P형-N형-P형의 접합 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
The drain region, the substrate and the source region,
A field effect transistor characterized by having an N type-P type-N type junction structure or a P type-N type-P type junction structure.
상기 기판은,
싱글 기판(Single well), 더블 기판(Double well), 트리플 기판(Triple well) 또는 deep N-well 구조를 갖는 것을 특징으로 하는 전계 효과 트랜지스터.According to claim 1,
the substrate,
A field effect transistor characterized by having a single well, double well, triple well or deep N-well structure.
상기 기판의 하단 영역에 반전된 전압을 인가하는 단계;
상기 기판의 하단 영역에 상기 반전된 전압이 인가됨에 응답하여, 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 전하의 방출을 방지하는 것을 기초로 상기 기판에 가상의 전기적 부유 상태를 형성하여 상기 전하를 저장함으로써 '1'의 이진 데이터를 구현하는 단계; 및
상기 기판의 하단 영역에 상기 반전된 전압이 인가되지 않음에 응답하여, 상기 가상의 전기적 부유 상태를 해제하여 상기 저장된 전하를 방출시킴으로써 '0'의 이진 데이터를 구현하는 단계
를 포함하는 전계 효과 트랜지스터의 동작 방법.a source region and a drain region formed on the substrate; a channel region formed to connect the source region and the drain region in the substrate; a gate insulating film formed on the channel region; And in the method of operating a field effect transistor comprising a gate structure formed on the gate insulating film,
applying an inverted voltage to a lower region of the substrate;
In response to the application of the inverted voltage to the lower region of the substrate, a raised energy barrier in the substrate acts as a quantum well and prevents the discharge of electric charge out of the substrate, thereby providing a virtual energy barrier to the substrate. implementing binary data of '1' by forming an electrical floating state of and storing the charge; and
In response to the inverted voltage being not applied to the lower region of the substrate, releasing the stored charge by releasing the virtual floating state to implement binary data of '0'.
Method of operating a field effect transistor comprising a.
상기 기판에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 구조체를 형성하는 단계; 및
상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계
를 포함하고,
상기 준비하는 단계는,
상기 기판의 하단 영역에 반전된 전압이 인가됨에 응답하여 상기 기판 내 높아진 에너지 장벽(Energy barrier)이 양자 우물 역할을 하며 상기 기판 외부로의 전하의 방출을 방지하는 것을 기초로 가상의 전기적 부유 상태를 형성하여 상기 전하가 저장될 수 있고, 상기 기판의 하단 영역에 상기 반전된 전압이 인가되지 않음에 응답하여 상기 가상의 전기적 부유 상태를 해제하여 상기 저장된 전하를 방출할 수 있는 상기 기판을 준비하는 단계인 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.Preparing a substrate;
forming a gate insulating film on the substrate;
forming a gate structure on the gate insulating film; and
Forming a source region and a drain region in the substrate
including,
The preparation step is
In response to the application of an inverted voltage to the lower region of the substrate, an elevated energy barrier in the substrate acts as a quantum well and creates a virtual electrical floating state based on preventing the release of electric charge to the outside of the substrate. preparing a substrate capable of forming and storing the electric charge and releasing the stored electric charge by releasing the virtual electrical floating state in response to not applying the inverted voltage to a lower region of the substrate; Method for manufacturing a field effect transistor, characterized in that.
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