KR102459550B1 - 탭 셀 - Google Patents

Abstract

집적 회로 설계 방법은, 집적 회로 설계를 수신하는 단계, 및 집적 회로 설계에 대한 플로어 플랜을 결정하는 단계를 포함한다. 플로어 플랜은 복수의 기능 셀들 및 복수의 탭 셀들의 배열을 포함한다. 플로어 플랜의 잠재적 래치업 위치가 결정되고, 결정된 잠재적 래치업 위치들에 기초하여 기능 셀들 또는 탭 셀들 중 적어도 한쪽의 셀들의 배열이 수정된다.

Description

탭 셀{TAP CELLS}

집적 회로들은 통상적으로 복잡한 상호관계들을 갖는 수 천개의 컴포넌트들을 포함한다. 이러한 회로들은 일반적으로 전자 설계 자동화(electronic design automation; EDA)로서 알려진 고도로 자동화된 프로세스들을 사용하여 설계된다. EDA는 하드웨어 설명 언어(hardware description language; HDL)로 제공되는 기능적 사양으로부터 시작하고, 셀(cell)이라고 불리는 기본 회로 컴포넌트들의 사양, 셀들의 물리적 배열(arrangement) 및 셀들을 상호연결하는 배선을 포함한 회로 설계의 사양을 통해 지속된다. 셀들은 특정 집적 회로 기술을 사용하여 로직 또는 다른 전자 기능들을 구현한다.

EDA는 합성, 배치, 라우팅 등과 같은 일련의 스테이지들로 분할될 수 있다. 이들 단계 각각은 셀들의 라이브러리로부터 셀들을 선택하는 것을 포함할 수 있다. 통상적으로, 다양한 셀 조합들을 사용하는 매우 다수의 상이한 회로 설계들이 회로에 대한 기능 사양을 충족시킬 수 있다. 래치업(latchup)은, 집적 회로의 인접한 접합부(junction)들에 의해 형성된 기생 바이폴라 트랜지스터들로 인해 집적 회로들에서 때때로 발생하는 쇼트 회로의 유형이다. EDA 툴들은 집적 회로 설계들에 탭 셀(tap cell)들을 포함시킬 수 있으며, 이는 래치업을 방지하기 위해 트랜지스터의 바디 바이어스(body bias)를 제공할 수 있다.

본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른 프로세싱 시스템의 예를 예시하는 블록도이다.
도 2는 일부 실시예들에 따른 집적 회로 설계 방법의 예의 양상들을 예시하는 프로세스 흐름도이다.
도 3a, 도 3b 및 도 3c는 일부 실시예들에 따른 집적 회로 플로어 플랜의 예의 양상들을 예시한다.
도 4는 일부 실시예들에 따른 집적 회로 플로어 플랜의 다른 예의 양상들을 예시한다.
도 5는 일부 실시예들에 따른 집적 회로 설계 방법의 예의 양상들을 예시하는 프로세스 흐름도이다.
도 6은 일부 실시예들에 따른 표준 셀 모델의 예를 예시하는 개략도이다.
도 7은 일부 실시예들에 따른 표준 셀 모델의 다른 예를 예시하는 개략도이다.
도 8은 일부 실시예들에 따른 셀 모델링 프로세스의 예를 예시한다.
도 9는 일부 실시예들에 따른 셀 모델링 프로세스의 다른 예를 예시한다.
도 10은 일부 실시예들에 따른 탭 셀 모델링 프로세스의 다른 예의 양상들을 예시한다.
도 11 내지 도 14는 일부 실시예들에 따른 탭 셀 구성들의 다양한 예들을 예시한다.
도 15는 일부 실시예들에 따른 집적 회로 설계 방법의 예의 양상들을 예시하는 프로세스 흐름도이다.
도 16은 일부 실시예들에 따른 집적 회로 설계 방법의 다른 예의 양상들을 예시하는 프로세스 흐름도이다.
도 17은 일부 실시예들에 따른 2차원 사용자 인터페이스 디스플레이의 예를 예시한다.
도 18은 일부 실시예들에 따른 3차원 사용자 인터페이스 디스플레이의 예를 예시한다.

다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.

또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.

전자 설계 자동화(EDA) 툴들 및 방법들은 반도체 기판 상에 마이크로 전자 집적 회로의 설계, 파티션 및 배치를 용이하게 한다. 이 프로세스는 통상적으로 회로의 거동 디스크립션(behavioral description)을 기능 디스크립션(functional description)으로 변환하며, 이 기능 디스크립션은 그 후 로직 기능들로 분해되고 표준 셀 라이브러리를 사용하여 셀들에 맵핑된다. 일단 맵핑되면, 구조적 설계를 물리적 레이아웃으로 변환하기 위해 합성이 수행되고, 구조적 엘리먼트들을 동기화하기 위해 클록 트리(clock tree)가 구축되며, 설계는 레이아웃 이후에 최적화된다.

도 1은 본원에서 개시된 일부 실시예들에 따른 프로세싱 시스템(100)의 예를 예시하는 블록도이다. 프로세싱 시스템(100)은 본원에서 논의된 다양한 프로세스들에 따라 EDA 시스템을 구현하는 데 사용될 수 있다. 프로세싱 시스템(100)은 데스크톱 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 특정 애플리케이션에 대해 커스터마이징된 전용 유닛, 스마트 폰 또는 태블릿 등과 같은 프로세싱 유닛(110)을 포함한다. 프로세싱 시스템(100)에는 디스플레이(114), 및 마우스, 키보드, 터치스크린, 프린터 등과 같은 하나 이상의 입력/출력 디바이스들(112)이 장착될 수 있다. 프로세싱 유닛(110)은 또한, 버스(130)에 연결된 중앙 처리 장치(CPU)(120), 메모리(122), 대용량 저장 디바이스(124), 비디오 어댑터(126) 및 I/O 인터페이스(128)를 포함한다.

버스(130)는 메모리 버스 또는 메모리 제어기, 주변 버스 또는 비디오 버스를 포함하는 임의의 유형의 여러 버스 아키텍처들 중 하나 이상일 수 있다. CPU(120)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있고, 메모리(122)는 SRAM(static random access memory), DRAM(dynamic random access memory) 또는 ROM(read-only memory)과 같은 임의의 유형의 시스템 메모리를 포함할 수 있다.

대용량 저장 디바이스(124)는, 데이터, 프로그램들 및 다른 정보를 저장하고 버스(130)를 통해 데이터, 프로그램들 및 다른 정보에 액세스 가능하게 하도록 구성된 임의의 유형의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(124)는 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브, 플래시 메모리 등 중 하나 이상을 포함할 수 있다.

본원에서 사용된 바와 같은 컴퓨터 판독 가능 매체들이라는 용어는 위에서 언급된 시스템 메모리 및 저장 디바이스들과 같은 컴퓨터 저장 매체들을 포함할 수 있다. 컴퓨터 저장 매체들은 컴퓨터 판독 가능 명령어, 데이터 구조들 또는 프로그램 모듈들과 같이 정보의 저장을 위해 임의의 방법 또는 기술로 구현되는, 휘발성 및 비-휘발성, 분리형 및 고정형 매체들을 포함할 수 있다. 메모리(122) 및 대용량 저장 디바이스(124)는 컴퓨터 저장 매체의 예들(예를 들어, 메모리 저장소)이다. 대용량 저장 디바이스는 아래의 본원에서 추가로 논의될 바와 같은 표준 셀들의 라이브러리를 또한 저장할 수 있다.

컴퓨터 저장 매체들은 RAM, ROM, EEPROM(electrically erasable read-only memory), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, DVD(digital versatile disk) 또는 다른 광학 저장소, 자기 카세트들, 자기 테이프, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 정보를 저장하는 데 이용될 수 있고 프로세싱 시스템(100)에 의해 액세스될 수 있는 임의의 다른 제조 물품을 포함할 수 있다. 임의의 그러한 컴퓨터 저장 매체들은 프로세싱 시스템(100)의 부분일 수 있다. 컴퓨터 저장 매체들은 반송파 또는 다른 전파되거나 변조된 데이터 신호를 포함하지 않는다.

통신 매체들은, 컴퓨터 판독 가능 명령어, 데이터 구조들, 프로그램 모듈들, 또는 변조된 데이터 신호 내의 다른 데이터, 이를테면, 반송파 또는 다른 전송 메커니즘에 의해 구체화될 수 있고, 임의의 정보 전달 매체들을 포함한다. "변조된 데이터 신호"라는 용어는 신호에 정보를 인코딩하는 방식으로 설정되거나 변경되는 하나 이상의 특성들을 갖는 신호를 설명할 수 있다. 제한이 아닌 예로서, 통신 매체들은 유선 매체들, 이를테면, 유선 네트워크 또는 직접-유선 연결, 및 무선 매체들, 이를테면, 음향, 무선 주파수(RF), 적외선 및 다른 무선 매체들을 포함할 수 있다.

비디오 어댑터(126) 및 I/O 인터페이스(128)는 외부 입력 및 출력 디바이스들을 프로세싱 유닛(110)에 커플링하기 위한 인터페이스들을 제공한다. 도 1에 예시된 바와 같이, 입력 및 출력 디바이스들의 예들은 비디오 어댑터(126)에 커플링된 디스플레이(114) 및 I/O 인터페이스(128)에 커플링된 I/O 디바이스(112) 이를테면, 마우스, 키보드, 프린터 등을 포함한다. 다른 디바이스들이 프로세싱 유닛(110)에 커플링될 수 있고, 부가적인 또는 더 적은 인터페이스 카드들이 활용될 수 있다. 예를 들어, 직렬 인터페이스 카드(도시되지 않음)는 프린터에 대한 직렬 인터페이스를 제공하는 데 사용될 수 있다. 프로세싱 유닛(110)은 또한, 로컬 영역 네트워크(LAN) 또는 광역 네트워크(WAN)(116)에 대한 유선 링크 및/또는 무선 링크일 수 있는 네트워크 인터페이스(140)를 포함할 수 있다.

프로세싱 시스템(100)의 실시예들은 다른 컴포넌트들을 포함할 수 있다. 예를 들어, 프로세싱 시스템(100)은 전력 공급기들, 케이블들, 마더보드, 제거 가능 저장 매체들, 케이스들 등을 포함할 수 있다. 도시되지는 않았지만, 이들 다른 컴포넌트들은 프로세싱 시스템(100)의 부분으로 간주된다.

일부 예들에서, 소프트웨어 코드는 사용자 설계를 분석하여 물리적 집적 회로 레이아웃을 생성하도록 CPU(120)에 의해 실행된다. 소프트웨어 코드는 CPU(120)에 의해, 메모리(122), 대용량 저장 디바이스(124) 등으로부터 버스(130)를 통해, 또는 네트워크 인터페이스(140)를 통해 원격으로 액세스될 수 있다. 또한, 일부 예들에서, 물리적 집적 회로 레이아웃은, 소프트웨어 코드에 의해 구현된 다양한 방법들 및 프로세스들에 따라 I/O 인터페이스(128)를 통해 수신되고 그리고/또는 메모리(122 또는 124)에 저장될 수 있는 기능적 집적 회로 설계에 기초하여 생성된다.

표준 셀은, 트랜지스터, 다이오드, 커패시터, 저항기 또는 인덕터와 같은 전체 디바이스를 포함할 수 있거나, 또는 다른 것들 중에서도, 인버터, 플립-플롭, 메모리 셀 또는 증폭기와 같은 일부 특정 기능을 달성하도록 배열된 여러 디바이스들의 그룹을 포함할 수 0있다. 기능적 설계를 보다 쉽게 개념화하게 하는 것 외에도, 표준 셀들의 사용은, IC 내의 레이아웃 피처들의 설계 규칙 검사(design rule checking; DRC)에 대한 검증 시간을 감소시킬 수 있는데, 그 이유는, 레이아웃 전반에 걸쳐 반복되는 표준 셀은 각각의 실현(instantiation)이 개별적으로 검사되기 보다는 DRC 시에 한 번에 검사될 수 있기 때문이다. 수신된 기능 회로 설명에 기초하여, 시스템(100)은 셀 라이브러리로부터 표준 셀들을 선택하도록 구성된다.

도 2는 일반적으로, 사용자 공급 거동/기능 설계로부터 물리적 레이아웃을 생성하기 위해 프로세싱 시스템(100)에 의해 구현될 수 있는 예시적인 집적 회로 설계 및 제조 프로세스(200)를 예시한다. 사용자 설계(202)는 전체 설계의 입력에 인가된 다양한 신호들 또는 자극들에 기초하여 회로의 원하는 거동 또는 기능을 특정하고 적합한 프로그래밍 언어로 작성될 수 있다. 설계(202)는 사용자에 의해 I/O 인터페이스(128)를 통해 프로세싱 유닛(110)(도 1 참조)에 업로드될 수 있다. 대안적으로, 설계(202)는 메모리(122) 또는 대용량 저장 디바이스(124) 상에 업로드 및/또는 저장될 수 있거나, 또는 설계(202)는 원격 사용자로부터 네트워크 인터페이스(140)를 통해 업로드될 수 있다.

설계에 대해 합성(204)이 수행되고, 여기서, 설계(202)로부터 요구된 거동 및/또는 기능들은 설계를, 이를테면, 하나 이상의 셀 라이브러리들(208)로부터의 표준 셀들과 매칭시킴으로써 기능적으로 등가의 로직 게이트-레벨 회로 디스크립션으로 변환된다. 셀 라이브러리(208)는 각각이 미리 결정된 기능을 수행할 수 있는 미리 설계된 컴포넌트들 또는 기능 셀들의 리스트를 포함한다. 셀들은 내부 회로 엘리먼트, 이들 회로 엘리먼트에 대한 다양한 연결들, 셀의 설계된 전력 레일들과 함께 각각의 셀의 유닛 높이를 포함하는 미리 설계된 물리적 레이아웃 패턴, 도펀트 임플란트(dopant implant)들, 웰들 등을 포함하는 정보로서 셀 라이브러리(208)에 저장된다. 부가적으로, 저장된 셀은 또한, 셀의 형상, 외부 연결들을 위한 단자 위치, 지연 특성들, 전력 소비 등을 포함할 수 있다. 합성(204)은 게이트-레벨 넷리스트(gate-level netlist)(206)와 같은 기능적으로 등가의 로직-게이트 레벨 회로 디스크립션을 생성한다. 셀 라이브러리(208)는 예를 들어, 대용량 저장 디바이스(124)에 포함된 하나 이상의 데이터베이스들에 저장될 수 있다. 게이트-레벨 넷리스트(206)에 기초하여, 집적 회로(212)를 제조하는 데 사용되는 포토리소그래픽 마스크(210)가 생성될 수 있다.

셀 라이브러리(208)는 탭 셀들을 더 포함할 수 있다. 탭 셀들은 집적 회로들에서 형성되는 기생 바이폴라 트랜지스터들로 인해 발생할 수 있는 집적 회로들의 바람직하지 않은 래치업을 방지한다. 탭 셀들을 통해, N-웰 영역들은 VDD 전력 레일들에 커플링되고, P-웰 영역들 또는 P-형 기판들은 VSS 전력 레일들(통상적으로 전기 접지)에 커플링된다.

일부 예들에서, 표준 셀들이 배열되는 복수의 행들을 포함하는 설계 "플로어 플랜(floorplan)"이 결정된다. 도 3a 내지 도 3c는 예시적인 플로어 플랜(300)의 다양한 반복들을 예시한다. 플로어 플랜(300)은 도 2에 도시된 방법에 따라 제조되는 바와 같은, 집적 회로에 대한 레이아웃을 제공한다. 이와 같이, 플로어 플랜(300)은 기판(302) 상의 기능 셀들(310)의 배열 및 행들(304)의 탭 셀들(312)을 예시한다.

일부 통합 설계 프로세스에서, 미리 결정된 최대 탭간 거리가 특정될 수 있으며, 탭 셀들은 그에 따라 플로어 플랜에 분배된다. 이 최대 탭간 거리는 예를 들어, 래치업을 회피하도록 하는 셀 배치들을 결정하기 위해 최악의 경우의 래치업 조건을 제공하는 인버터들의 어레이들을 갖는 테스트 칩들을 사용하여 결정될 수 있다. 그러나, 제조될 집적 회로 디바이스에 대한 실제 기능적 설계에 따르면, 이러한 최대 탭간 거리들은 특정 설계에 대한 실제 셀 분포들에 걸친 잠재적 래치업 민감도(latchup susceptibility)를 결정하지 못하거나 또는 심지어 추정하지도 못한다. 이에, 탭 셀들을 너무 많이 제공할 수도 있어, 더 낮은 탭 밀도로도 충분한 설계들의 경우 영역 낭비를 야기하고, 추가로, 이를테면, 고성능 제품들에서 타이밍 저하를 잠재적으로 초래한다. 이러한 고성능 설계에서, 더 높은 탭 밀도는 중요 배선 경로를 더 길게 만들어 최적의 셀 배치를 방해한다. 또한, 일부 영역들은 불충분한 탭 셀들이 제공될 수 있어, 래치업을 초래한다.

본 개시내용의 일부 양상들에 따라, 래치업 민감도는 플로어 플랜의 표준 P & R(place and route) 블록들에 대해 결정된다. 부가적으로, 중요 래치업 영역들을 어드레싱하는 솔루션이 제공된다.

도 3a를 참조하면, 일부 실시예들에서, 탭 셀들(312)은 초기에, 행(304)의 미리 결정된 위치들에 위치된다. 도 3에 도시된 예에서, 탭 셀들(312)은 초기에 플로어 플랜(300)의 중앙 영역의 수직 열뿐만 아니라 플로어 플랜(300)의 양 측에서 열들로 수직으로 연장되도록 포지셔닝된다. 플로어 플랜(300)은, 초기에 기능 셀들(310) 또는 탭 셀들(312)이 배치되지 않은 위치들(306)을 더 포함한다는 것을 주목해야 한다.

도 4는 기능 셀들(310)의 배치 이전의 다른 초기 플로어 플랜(400)을 예시한다. 도 4의 예에서, 플로어 플랜(400)의 소정의 행들(304)은 탭 셀들(312)만을 포함한다. 도 4에 도시된 플로어 플랜(400)에서의 기판(302)은 제 1 또는 상부 경계(402) 및 제 1 경계의 반대편에 있는 제 2 또는 하부 경계(404)를 갖는 외측 주변부를 규정한다. 도 4에 도시된 플로어 플랜(400)에서, 상부 경계(402)에 직접 인접한 제 1 행(304a) 및 하부 경계(404)에 직접 인접한 제 2 행(304b)은 탭 셀들(312)만을 포함한다. 부가적으로, 플로어 플랜(400)의 중심을 수평으로 가로질러 연장되는 다른 행(304c)도 탭 셀들(312)만을 포함한다. 이러한 탭 셀들의 전용 행들을 부가하는 것은, 플로어 플랜(400)에서 상당한 영역을 소비하지 않고도 집적 회로 디바이스들에서의 래치업에 대한 가능성을 크게 감소시킨다. 예시된 예는 탭 셀들의 3개의 수평 행들을 도시하지만, 다른 실시예들에서, 더 많거나 더 적은 탭 셀들의 행들이 제공될 수 있다. 일반적으로, 탭 셀들은 플로어 플랜 위아래에 수직 열들로 제공된다. 도 4의 예에 도시된 행들(304)은 탭 셀들만을 포함하여서, 플로어 플랜은 이전의 탭 셀 구현들과 비교하여 부가적인 탭 셀들을 제공한다. 부가적으로, 탭 셀 행들(304)을 상부 및 하부 경계들(402, 404)로부터 균등하게 이격시키는 것은 래치업 가능성을 추가로 감소시키는 것을 돕는다.

이제 도 5를 참조하면, 집적 회로를 설계하기 위한 예시적인 방법(220)의 추가의 양상들이 예시된다. 방법(220)의 다양한 단계들은 예를 들어, 도 1에 도시된 CPU(120) 및 시스템(100)에 의해 수행된다. 동작(222)에서, 셀 라이브러리(232)에 저장된 표준 셀들 각각에 대해 표준 셀 모델들이 생성된다. 셀 모델들은 추가로, 셀 라이브러리(232)에 저장될 수 있다.

도 6 및 도 7은 도 5의 동작(222)에 도시된 바와 같이 표준 기능 셀들(310) 및 탭 셀들(312)에 대한 셀 모델 생성 프로세스의 양상들을 각각 개념적으로 예시한다. 도 6에 도시된 바와 같이, 기능 셀들(310)에 대한 P-웰들(612) 및 N-웰들(610)은 각각 분배된 저항기들(614 및 616)을 사용함으로써 모델링될 수 있다. 셀들(310)의 DC 및 AC 전류들을 특성화하기 위해, 전류 소스들(620)이 제공되어 각각의 웰(610, 612)에 전류를 주입한다. 일부 구현들에서, 전류는 셀(310) 중간에 주입된다. 도 7은 연속 P-웰(612) 및 N-웰(610)이 분배된 저항기들(616, 614)에 의해 모델링되는 탭 셀(312)에 대한 모델을 예시한다. 픽업(pickup) 저항을 모델링하기 위해, 저항기들(622, 624)은 각각의 전압 소스들(VDD 및 VSS) 사이의 셀 저항기들(614, 616) 중간에 연결된다. 도 6 및 도 7에 도시된 예시 모델들은 셀들(310, 312)의 DC 및 AC 전류들을 특성화하기 위한 간단하고 훌륭한 모델을 제공한다. 다른 예들에서, 커패시터들 및 인덕터들과 같은 부가적인 컴포넌트들이 모델들에 부가되어 필요에 따라 셀들의 추가의 양상들을 특성화할 수 있다.

도 8 및 도 9는 셀 모델링 프로세스의 부가적인 양상들을 예시한다. 도 8 및 도 9는, VDD 및 VSS 전압 소스들뿐만 아니라 기능 표준 셀들(310) 및 탭 셀들(312)을 포함하는 플로어 플랜(300)의 일부를 각각 도시한다. 표준 셀들(310) 및 탭 셀들(312) 각각은 도 6 및 도 7과 관련하여 설명된 바와 같이 모델링된다. 도 8 및 도 9에서, 예시된 셀들의 모델 표현들(340, 341)은 P-웰을 시뮬레이팅하는 저항기(616)와 함께 플로어 플랜(300) 아래에 도시된다. 기능 셀들(310)의 모델들은 적절한 기능 셀들(310)의 거동을 시뮬레이팅하기 위해 셀들(310) 중간으로부터의 전류를, P-웰(612)을 나타내는 저항기(616)에 주입하는 전류 소스들(620)을 포함한다. 모델들은 단순히 플로어 플랜의 개방 공간을 채우고 전류를 웰에 주입하지 않는 필러(filler) 셀들(311)을 더 포함한다. 표준 셀들의 모델링된 양상들 및 누설 및 저항(탭 셀들(312)과 기능 셀들(310) 사이의 거리)과 같은 다른 팩터들에 기초하여, 플로어 플랜의 다양한 P-웰들 및 N-웰들에 걸친 전압 하강(voltage droop)이 결정될 수 있다. 간략화를 위해, P-웰들만이 도 8 및 도 9에 도시된 모델들에 예시된다. 다른 예들에서, 모델들은 N-웰들을 더 포함할 수 있다.

도 10은 다수의 높이 셀들이 모델링되는 다른 모델링 예를 도시한다. 더 높은 셀들은 전류를 다수의 P-웰 또는 N-웰 세그먼트들에 주입한다. 따라서, 단일 높이 셀(310a)은 단일 웰로만 전류를 주입한다. 이중 높이 셀(310b)은 대칭적이다. 모델링 목적들을 위해, 전류는 다수의 웰 세그먼트들로 균등하게 분배된다고 가정된다. 삼중 높이 셀(310c)은 대칭적이지 않다. 따라서, 각각의 웰 세그먼트는 셀 모델들을 구축할 때 별개로 특성화된다.

일반적으로, P-웰 또는 N-웰에 걸친 전압 하강이 주어진 위치에서 일부 미리 결정된 값을 초과하는 경우, 그 위치에서 래치업 위험이 증가된다. 일부 예들에서, 0.5V를 초과하는 로컬 웰 전압은 래치업을 야기할 가능성이 높다.

도 5를 다시 참조하면, 동작(224)에서 기능 회로 설계가 시스템(100)에 의해 수신된다. 기능 설계에 기초하여, 도 3a에 도시된 플로어 플랜(300)과 같은 초기 플로어 플랜이 동작(226)에서 생성된다. 기능 셀들(310) 및 탭 셀들(312)에 대한 모델을 사용하여, 동작(228)에 나타내는 바와 같이 잠재적 래치업 위치들이 식별된다. 래치업 위치들은 예를 들어, 결정된 전압 하강에 기초하여 식별될 수 있다. 결정된 래치업 위치에 기초하여, 플로어 플랜(300)은 동작(230)에서 수정된다. 예를 들어, 플로어 플랜을 수정하는 것은, 식별한 래치업 이슈들을 어드레싱하기 위해, 기능 셀(310) 및/또는 탭 셀들(312)을 이동시키는 것, 부가적인 탭 셀들(312)을 부가하는 것, 상이한 유형의 탭 셀(312)을 사용하는 것을 포함할 수 있다.

도 3b는 결정된 잠재적 래치업 영역들을 어드레싱하기 위해 개방 영역들(306)의 일부에 부가적인 탭 셀들(310a)을 부가함으로써 플로어 플랜(300)이 수정된 예를 도시한다. 도 3c에서, 부가적인 더 작은 탭 셀들(310b)이 더 작은 개방 영역들(306)에 부가되었다. 부가된 탭 셀들에 대한 위치들 및 크기들을 결정하는 것은 본원의 아래에서 추가로 논의된다.

도 11 내지 도 14는 다양한 실시예들에서 사용되는 상이한 탭 셀들(310)의 예들을 예시한다. 소정의 실시예들에서, 디폴트 탭 셀(310)은 도 11에 도시된 바와 같이, 2개의 P-웰 접촉부들(802) 및 2개의 N-웰 접촉부들(800)을 포함한다. 위에서 언급된 바와 같이, 탭 셀들(310)은 집적 회로들에서 형성되는 기생 바이폴라 트랜지스터들로 인해 발생할 수 있는, 집적 회로들의 바람직하지 않은 래치업을 방지하는 데 사용된다. 따라서, 탭 셀들(310)은 P-웰 또는 P-형 기판들을 VSS 전력 레일들에 커플링하도록 P-웰 접촉부들(802)을 제공한다. N-웰 접촉부들(800)은 N-웰 영역들 또는 N-형 기판들을 VDD 전력 레일들에 커플링하는 데 사용된다. 부가적인 P-웰 및/또는 N-웰 접촉부들을 제공하는 것은 셀의 크기를 증가시킬 수 있지만, 부가적인 접촉부들은 저항을 감소시켜, 부가적인 전류 경로들을 제공하여 래치업을 감소시킨다.

래치업에 대해 중요한 플로어 플랜 위치들에서의 접촉 저항을 감소시키기 위해, 부가적인 접촉부들을 갖는 더 큰 탭 셀들, 이를테면, 4개의 P-웰 접촉부들(802) 및 4개의 N-웰 접촉부들(800)을 갖는 도 12에 도시된 탭 셀(310)이 사용될 수 있다. 도 12에 도시된 더 큰 탭 셀(310)은 또한, 예를 들어, 도 11에 도시된 버전과 동일한 셀 영역 풋프린트 내에 도 13에 도시된 바와 같이 2+6 구성(2개의 N-웰/6개의 P-웰 접촉부들) 또는 도 14에 도시된 바와 같은 6+2 구성으로 구성될 수 있다. 이는 래치업을 감소시키기 위해 원하는 대로 P-웰 또는 N-웰 접촉부들 중 어느 하나에 더 낮은 접촉 저항을 제공한다. 따라서, 도 11의 2+2 탭 셀(310)은 풋프린트의 비-중요 래치업 영역들에 대해 사용될 수 있는 반면에, 예를 들어, 4+4, 2+6, 6+2 등과 같은 더 큰 탭 셀 배열이 래치업 중요 영역들에 대해 사용될 수 있다.

도 15는 예시적인 통합 설계 프로세스(240)의 추가의 양상들을 예시한다. 도 2 및 도 5에 도시된 바와 같이, 기능 설계가 수신된다. 수신된 설계에 기초하여, 동작(242)에서 블록 배치 파일이 판독되고, 적절한 기능 셀들(310)에 대한 셀 데이터가 동작(244)에서 셀 라이브러리로부터 획득되고, 기술 파일이 동작(246)에서 판독된다. 예를 들어, 도 6 내지 도 9에 도시된 모델을 사용하여 동작(248)에 도시된 바와 같이, 다양한 웰들 및 탭 접촉부들을 모델링하는 셀들에 대한 전류 소스들 및 저항들의 네트워크를 구축하는 것을 포함한, 기능 셀들(310) 및 탭 셀들(312)의 양상들이 모델링된다.

그 후, 플로어 플랜이 검사되고, 동작(248)에서 전개된 모델 정보에 기초하여, 웰 위치들에 걸친 전압 하강은, 도 6 내지 도 9와 관련하여 위에서 설명된 바와 같이 모델들 및 다른 팩터들에 기초하여 동작(250)에서 결정된다. 웰 위치에 걸친 전압 하강이 일부 예들에서 0.5 볼트와 같은 미리 결정된 값을 초과하는 경우, 잠재적 래치업 위치가 식별된다. 이러한 방식으로, 플로어 플랜에서 잠재적 래치업 위치들이 결정될 수 있다. 결정된 래치업 위치들에 기초하여, 부가적인 탭 셀들을 삽입하기 위한 이용 가능한 위치들이 동작(252)에서 식별된다. 도 3a 내지 도 3c에 도시된 바와 같이, 부가적인 탭 셀들(312)의 배치에 대해 이용 가능한 위치들은 기능 셀들(310) 및 탭 셀들(312)이 이전에 위치되지 않았던, 플로어 플랜(300)의 개방 공간들(306)을 포함할 수 있다. 일부 예들에서, 동작(250)의 전압 하강 계산들은 그 후 반복되어 래치업 위치들을 식별하고 감소시키는 것을 계속한다.

여전히 추가로, 일부 예들에서, 기능 셀들(310)은 동작(254)에 도시된 바와 같이, 부가적인 탭 셀들을 삽입하기 위한 부가적인 공간을 생성하도록 래치업 위치 결정에 응답하여 이동될 수 있다. 래치업 위치 식별 프로세스(250)는 래치업 핫스폿들을 추가로 감소시키기 위해 동작(254) 이후에 반복될 수 있다. 따라서, 도 15에 도시된 프로세스는 잠재적 래치업 핫스폿들을 어드레싱 및 제거하기 위한 반복적인 프로세스를 제공한다.

도 16은 탭 셀 삽입 프로세스(260)를 예시하는, 개시된 설계 프로세스의 또 다른 양상들을 예시하는 흐름도이다. 프로세스(260)는 예를 들어, 도 15에 도시된 프로세스에 따라 기존의 플로어 플랜이 평가되는 블록(262)에서 시작한다. 어떠한 래치업 위치들도 식별되지 않는 경우, 플로어 플랜에 대한 어떠한 변경도 필요없고, 동작(264)에서 도시된 바와 같이 기존의 플로어 플랜이 사용된다.

래치업 위치들이 식별되는 경우, 플로어 플랜(300)이 수정된다. 동작(266)에서, 기존의 플로어 플랜(300)의 탭 셀들(312) 중 하나 이상은 상이한 탭 셀 구성들로 스와핑된다. 예를 들어, 도 11에 도시된 것과 같은 표준 4+4 탭 셀은 도 12 내지 도 14에 도시된 것들과 같은 더 큰 탭 셀로 대체될 수 있다. 일부 구현들에서, 예시된 방법은 래치업 위험, 누설, 플로어 플랜 크기 등과 같은 여러 팩터들 사이의 최적의 균형을 찾는 반복적인 프로세스이다. 예를 들어, 다수의 부가적인 탭 셀들 및/또는 더 큰 탭 셀들이 위에서 논의된 동작(266)에서 부가될 수 있다. 이는 래치업 위험들을 크게 감소시킬 수 있지만, 다른 부가적인 그리고/또는 더 큰 탭 셀들은 누설 또는 플로어 플랜 크기와 같은 다른 팩터들을 허용할 수 없을 정도로 증가시킬 수 있다. 따라서, 동작(266) 이후에, 어떠한 래치업 영역들도 식별되지 않는 경우, 도 15의 모델링 프로세스(248) 동안 결정된 기능 셀들(310)에 관한 정보에 기초하여, 플로어 플랜(300)에 대한 전체 누설 전류가 동작(268)에서 결정된다. 플로어 플랜의 전체 레이아웃 크기의 결정과 같은 부가적인 계산들이 일부 예들에서 수행된다.

동작(268)에서 결정된 레이아웃 크기 및 결정된 누설 전류에 기초하여, 이를테면, 누설 및 레이아웃 크기를 감소시킴으로써 플로어 플랜 영역을 더 잘 사용하도록 탭간 거리들이 동작(270)에서 조정될 수 있다. 또한, 래치업 위치들이 동작(266)에서 식별되는 경우, 탭간 위치들을 변경하고 이에 따라 식별된 래치업 핫스폿을 어드레싱하도록 동작(270)이 실행될 수 있다.

동작(270) 후에 어떠한 래치업 영역들도 식별되지 않는 경우, 플로어 플랜(300)에 대한 전체 누설 전류 및 플로어 플랜의 전체 레이아웃 크기는 위에서 언급된 바와 같이 플로어 플랜 레이아웃을 최적화하도록 동작(272)에서 재차 계산된다. 동작(274)에서, 동작(270) 후에 래치업 영역들 또는 핫스폿들이 식별되는 경우, 식별된 래치업 위치들 근처의 영역들이 분석되어 래치업 영역들에 근접한 개방 공간들(306)을 식별한다. 그 후, 래치업 위치들을 어드레싱하기 위해 이들 영역들에 탭 셀들(312)이 삽입될 수 있다.

동작(274) 후에 어떠한 래치업 영역들도 식별되지 않는 경우, 플로어 플랜(300)에 대한 전체 누설 전류 및 플로어 플랜의 전체 레이아웃 크기는 디바이스 레이아웃을 최적화하도록 동작(276)에서 재차 계산된다. 추가로, 래치업 위험들을 여전히 충분히 감소시키면서 최소 레이아웃 영역 및 최소 누설 전류를 갖는 플로어 플랜 배열을 선택하도록, 동작들(268, 272 및 276)로부터의 전체 누설 전류 및 레이아웃 크기 계산들이 비교된다.

동작(278)에서, 동작(274) 후에 래치업 핫스폿들이 식별되는 경우, 래치업 영역의 기능 셀들은 부가적인 탭 셀들을 삽입하기 위한 자리(room)를 마련하기 위해 재위치될 수 있다. 동작(278) 후에, 래치업 이슈들을 회피하는 최상의 플로어 플랜 레이아웃을 식별하도록 프로세스(260)가 반복된다.

본 개시내용의 또 다른 양상들에 따라, 래치업 위치들은 래치업 이슈들을 어드레싱하는데 도움을 주기 위해 사용자 인터페이스에 디스플레이된다. 사용자 인터페이스는 도 1에 도시된 시스템(100)의 디스플레이(114)를 통해 디스플레이될 수 있다. 도 17 및 도 18은 웰 전압들(822)이 플로어 플랜(300)의 행들(304)의 부분들에 대해 디스플레이되는 예시적인 사용자 인터페이스들(820, 821)을 예시한다. 도 17의 사용자 인터페이스(820)는 2차원 디스플레이를 예시하는 반면, 도 18에 도시된 사용자 인터페이스(821)는 3차원 디스플레이를 제공한다. 영역(824)에서, 웰 전압은 0.5 V를 초과하여 래치업 중요 영역을 식별한다. 따라서, 이 영역(824)은 래치업 중요 영역들을 제거하기 위해 본원에서 개시된 다양한 예시적인 프로세스들을 사용하여 어드레싱될 수 있다.

따라서, 개시된 다양한 실시예들은, 배치 및 라우팅 블록들에 대한 래치업 위험을 결정하고 설계에 걸친 래치업 민감도의 그래픽 표현을 회로 설계자에게 제시하는 절차들을 제공한다. 또한, 설계의 중요 영역들에서 래치업 위험을 감소시키기 위한 프로세스들뿐만 아니라, 설계의 비-중요 영역들에서 탭 셀 오버헤드를 최소화하는 옵션들이 제공된다. 개시된 예들은 또한 래치업 위험의 크기를 매칭시키고 탭 셀 오버헤드를 최소화하도록 맞춤제작된 적응형 솔루션들을 예시한다.

개시된 실시예들은, 제 1 경계 및 제 1 경계의 반대편에 있는 제 2 경계를 갖는 외측 주변부(outer periphery)를 규정하는 기판을 포함하는 집적 회로를 포함한다. 복수의 회로 엘리먼트들은 복수의 행들로 배열된 기판에 또는 그 기판 상에 있다. 회로 엘리먼트들은 셀 라이브러리로부터 선택된 표준 레이아웃 셀들에 의해 규정된다. 표준 셀들은 탭 셀을 포함하고, 복수의 행들은 탭 셀들만을 포함하는 제 1 행을 포함한다.

추가로 개시된 실시예들에 따라, 집적 회로를 설계하는 방법은, 집적 회로 설계를 수신하는 단계를 포함한다. 집적 회로 설계에 대한 플로어 플랜이 결정된다. 플로어 플랜은 복수의 기능 셀들의 배열을 포함하며, 여기서 기능 셀들 각각은 미리 규정된 기능을 수행하도록 구성된다. 플로어 플랜은 복수의 탭 셀들을 더 포함한다. 잠재적 래치업 위치들이 플로어 플랜에서 결정되고, 결정된 잠재적 래치업 위치들에 기초하여 기능 셀들 또는 탭 셀들 중 적어도 한쪽의 셀들의 배열이 수정된다.

또 다른 개시된 실시예들에 따라, 집적 회로 설계 시스템은 프로세서 및 프로세서에 의해 액세스 가능한 컴퓨터 판독 가능 매체들을 포함한다. 컴퓨터 판독 가능한 매체들은 미리 규정된 기능을 수행하도록 구성된 복수의 기능 셀들 및 복수의 탭 셀들을 규정하는 셀 라이브러리뿐만 아니라, 프로세서에 의해 실행될 때, 집적 회로를 설계하기 위한 방법을 구현하는 명령어를 저장한다. 이 방법은, 집적 회로 설계를 수신하는 단계, 및 기능적 집적 회로 설계에 기초하여 셀 라이브러리로부터 복수의 기능 셀들을 선택하는 단계를 포함한다. 복수의 기능 셀들은 플로어 플랜 내에 배열되고, 복수의 탭 셀들은 플로어 플랜의 미리 결정된 위치들 내에 배열된다. 플로어 플랜의 잠재적 래치업 위치들이 결정된다.

위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

<부기>

1. 집적 회로에 있어서,

제 1 경계 및 상기 제 1 경계의 반대편에 있는 제 2 경계를 갖는 외측 주변부(outer periphery)를 규정하는 기판; 및

상기 기판에서 또는 상기 기판 상에서 복수의 행들로 배열되는 복수의 회로 엘리먼트들을 포함하고,

상기 회로 엘리먼트들은 셀 라이브러리로부터 선택된 표준 레이아웃 셀들에 의해 규정되며, 상기 표준 레이아웃 셀들은 탭 셀(tap cell)들을 포함하고,

상기 복수의 행들은 탭 셀들만을 포함하는 제 1 행을 포함하는, 집적 회로.

2. 제 1 항에 있어서,

상기 복수의 행들은 제 2 행을 더 포함하고, 상기 제 1 행은 상기 제 1 경계에 직접 인접하고 상기 제 2 행은 상기 제 2 경계에 직접 인접하고, 상기 제 1 행 및 상기 제 2 행은 탭 셀들만을 포함하는, 집적 회로.

3. 제 1 항에 있어서,

상기 기판은 직사각형이며, 제 3 경계 및 제 4 경계를 더 포함하고, 상기 제 3 경계 및 제 4 경계는 상기 제 1 경계 및 상기 제 2 경계에 수직으로 그리고 상기 제 1 경계와 상기 제 2 경계 사이에서 연장되고;

상기 표준 레이아웃 셀들은 상기 제 3 경계 및 상기 제 4 경계에 평행하게 연장되는 열에 배열되는 제 3 복수의 탭 셀들을 포함하는, 집적 회로.

4. 제 1 항에 있어서,

상기 복수의 탭 셀들은 N-웰 영역을 VDD 전력 레일에, 그리고 P-웰 영역을 VSS 전력 레일에 커플링하도록 구성되고, 상기 복수의 탭 셀들 각각은 복수의 N-웰 접촉부들 및 복수의 P-웰 접촉부들을 포함하는, 집적 회로.

5. 제 4 항에 있어서,

상기 복수의 탭 셀들 각각은 동일하지 않은 수의 상기 N-웰 접촉부들 및 상기 P-웰 접촉부들을 포함하는, 집적 회로.

6. 제 1 항에 있어서,

상기 표준 레이아웃 셀들은 미리 규정된 기능을 수행하도록 구성된 기능 셀들을 포함하고, 상기 제 1 행과 상기 제 2 행 사이에 포지셔닝된 복수의 행들은 복수의 기능 셀들 및 복수의 탭 셀들을 포함하는, 집적 회로.

7. 집적 회로를 설계하는 방법에 있어서,

집적 회로 설계를 수신하는 단계;

상기 집적 회로 설계에 대한 플로어 플랜(floor plan)을 결정하는 단계 ― 상기 플로어 플랜은 미리 규정된 기능을 수행하도록 구성된 복수의 기능 셀들 및 복수의 탭 셀들의 배열(arrangement)을 포함함 ― ;

상기 플로어 플랜에서 잠재적 래치업 위치들을 결정하는 단계; 및

상기 결정된 잠재적 래치업 위치들에 기초하여 상기 기능 셀들 또는 상기 탭 셀들 중 적어도 한쪽의 셀들의 배열을 수정하는 단계를 포함하고,

상기 방법의 적어도 하나의 단계는 프로세서에 의해 수행되는, 집적 회로를 설계하는 방법.

8. 제 7 항에 있어서,

상기 배열을 수정하는 단계는 상기 탭 셀들 중 선택된 탭 셀들을 상기 플로어 플랜의 상이한 위치들로 이동시키는 단계를 포함하는, 집적 회로를 설계하는 방법.

9. 제 7 항에 있어서,

상기 배열을 수정하는 단계는 상기 플로어 플랜에 부가적인 탭 셀들을 부가하는 단계를 포함하는, 집적 회로를 설계하는 방법.

10. 제 7 항에 있어서,

상기 배열을 수정하는 단계는 상기 기능 셀들 중 선택된 기능 셀들을 상기 플로어 플랜의 상이한 위치들로 이동시키는 단계를 포함하는, 집적 회로를 설계하는 방법.

11. 제 7 항에 있어서,

복수의 탭 셀들을 상기 플로어 플랜의 미리 결정된 위치들에 배치하는 단계; 및

상기 결정된 잠재적 래치업 위치들에 기초하여 상기 미리 결정된 위치들에 배치된 탭 셀들을 재위치시키는 단계를 더 포함하는, 집적 회로를 설계하는 방법.

12. 제 11 항에 있어서,

상기 플로어 플랜은 제 1 경계 및 상기 제 1 경계의 반대편에 있는 제 2 경계를 갖는 외측 주변부를 포함하고;

상기 플로어 플랜은 상기 복수의 기능 셀들 및 탭 셀들이 배열되는 복수의 행들을 포함하며, 상기 복수의 행들은 상기 제 1 경계에 직접 인접한 제 1 행 및 상기 제 2 경계에 직접 인접한 제 2 행을 포함하고; 그리고

상기 복수의 탭 셀들을 상기 플로어 플랜의 미리 결정된 위치들에 배치하는 단계는 상기 제 1 행 및 상기 제 2 행에 탭 셀들만을 배치하는 단계를 포함하는, 집적 회로를 설계하는 방법.

13. 제 7 항에 있어서,

상기 기능 셀들의 AC 및 DC 전류를 모델링하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.

14. 제 13 항에 있어서,

상기 기능 셀들의 AC 및 DC 전류를 모델링하는 단계는 상기 기능 셀들에 대한 누설 전류를 계산하는 단계를 포함하는, 집적 회로를 설계하는 방법.

15. 제 7 항에 있어서,

상기 플로어 플랜의 레이아웃(layout) 크기를 결정하는 단계; 및

상기 결정된 레이아웃 크기에 기초하여 상기 기능 셀들 또는 상기 탭 셀들 중 적어도 한쪽의 셀들의 배열을 수정하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.

16. 집적 회로 설계 시스템에 있어서,

프로세서; 및

상기 프로세서에 의해 액세스 가능한 컴퓨터 판독 가능한 매체들을 포함하고,

상기 컴퓨터 판독 가능한 매체들은 미리 규정된 기능을 수행하도록 구성된 복수의 기능 셀들 및 복수의 탭 셀들을 규정하는 셀 라이브러리를 저장하고, 상기 컴퓨터 판독 가능 매체들은, 상기 프로세서에 의해 실행될 때, 방법을 구현하는 명령어들을 저장하고, 상기 방법은,

집적 회로 설계를 수신하는 단계;

집적 회로 설계에 기초하여 상기 셀 라이브러리로부터 복수의 기능 셀들을 선택하는 단계;

상기 복수의 기능 셀들을 플로어 플랜에 배열하는 단계;

복수의 탭 셀들을 상기 플로어 플랜의 미리 결정된 위치들에 배열하는 단계; 및

상기 플로어 플랜에서 잠재적 래치업 위치들을 결정하는 단계를 포함하는, 집적 회로 설계 시스템.

17. 제 16 항에 있어서,

디스플레이를 더 포함하고,

상기 구현된 방법은 상기 디스플레이 상에 상기 잠재적 래치업 위치들 디스플레이하는 단계를 더 포함하는, 집적 회로 설계 시스템.

18. 제 16 항에 있어서,

상기 구현된 방법은 상기 결정된 잠재적 래치업 위치들에 기초하여 상기 기능 셀들 또는 상기 탭 셀들 중 적어도 한쪽의 셀들의 배열을 수정하는 단계를 더 포함하는, 집적 회로 설계 시스템.

19. 제 16 항에 있어서,

상기 구현된 방법은 상기 결정된 잠재적 래치업 위치들에 기초하여 상기 플로어 플랜에 부가적인 탭 셀들을 부가하는 단계를 더 포함하는, 집적 회로 설계 시스템.

20. 제 16 항에 있어서,

상기 컴퓨터 판독 가능 매체들은 또한, 상기 기능 셀들 각각에 대한 AC 및 DC 전류 정보를 저장하는, 집적 회로 설계 시스템.

Claims (10)

1. 집적 회로에 있어서,
   제1 경계 및 상기 제1 경계의 반대편에 있는 제2 경계를 갖는 외측 주변부를 규정하는 기판; 및
   복수의 행들로 배열되는, 상기 기판 내의 또는 상기 기판 상의 복수의 회로 엘리먼트들 - 상기 회로 엘리먼트들은 셀 라이브러리로부터 선택된 표준 레이아웃 셀들에 의해 규정되고, 상기 표준 레이아웃 셀들은 탭 셀들을 포함함 - 을 포함하고,
   상기 기판은 n-웰 영역 및 p-웰 영역을 포함하고, 상기 n-웰 영역 및 상기 p-웰 영역 각각은 행 방향으로 연장되며, 상기 복수의 행들은 탭 셀들만을 포함하는 제1 행을 포함하는 것인, 집적 회로.
2. 제 1 항에 있어서, 상기 복수의 행들은 제2 행을 더 포함하고, 상기 제1 행은 상기 제1 경계에 바로 인접하고, 상기 제2 행은 상기 제2 경계에 바로 인접하며, 상기 제1 행 및 상기 제2 행은 탭 셀들만을 포함하는 것인, 집적 회로.
3. 제 1 항에 있어서,
   상기 기판은 직사각형이고, 제3 경계와 제4 경계를 더 포함하며, 상기 제3 경계 및 상기 제4 경계는 상기 제1 경계 및 상기 제2 경계에 수직으로 상기 제1 경계와 상기 제2 경계 사이에서 연장되며,
   상기 표준 레이아웃 셀들은 상기 제3 경계와 상기 제4 경계에 평행하게 연장되는 열에 배열되는 제3 복수의 탭 셀들을 포함하는 것인, 집적 회로.
4. 제 1 항에 있어서,
   상기 복수의 탭 셀들은, 상기 n-웰 영역을 VDD 전력 레일에 커플링하고 상기 p-웰 영역을 VSS 전력 레일에 커플링하도록 구성되며, 상기 복수의 탭 셀들은 각각 복수의 n-웰 접촉부들 및 복수의 p-웰 접촉부들을 포함하는 것인, 집적 회로.
5. 제 2 항에 있어서, 상기 표준 레이아웃 셀들은 미리 규정된 기능을 수행하도록 구성된 기능 셀들을 포함하고, 상기 제1 행과 상기 제2 행 사이에 위치된 복수의 상기 행들은 복수의 상기 기능 셀들 및 복수의 상기 탭 셀들을 포함하는 것인, 집적 회로.
6. 집적 회로를 설계하는 방법에 있어서,
   복수의 탭 셀들 및 미리 규정된 기능을 수행하도록 구성된 복수의 기능 셀들을 규정하는 셀 라이브러리를 제공하는 단계;
   집적 회로 설계를 수신하는 단계;
   상기 집적 회로 설계에 기초하여 상기 셀 라이브러리로부터 복수의 상기 기능 셀들을 선택하는 단계;
   상기 복수의 상기 기능 셀들을 플로어 플랜에 배열하는 단계 - 상기 플로어 플랜은 복수의 행을 포함함 - ; 및
   복수의 상기 탭 셀들을 상기 플로어 플랜에 배열하는 단계를 포함하고,
   상기 플로어 플랜은 n-웰 영역 및 p-웰 영역을 포함하고, 상기 n-웰 영역 및 상기 p-웰 영역 각각은 행 방향으로 연장되고, 상기 플로어 플랜은 탭 셀들만을 포함하는 적어도 하나의 행을 포함하는 것인, 집적 회로를 설계하는 방법.
7. 제 6 항에 있어서,
   상기 플로어 플랜 내의 잠재적 래치업 위치들을 결정하는 단계; 및
   상기 결정된 잠재적 래치업 위치들에 기초하여, 상기 기능 셀들 및 상기 탭 셀들, 중 적어도 하나의 배열을 수정하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.
8. 제 6 항에 있어서,
   상기 플로어 플랜은 제1 경계 및 상기 제1 경계의 반대편에 있는 제2 경계를 갖는 외측 주변부를 포함하고,
   상기 복수의 행들은 상기 제1 경계에 바로 인접한 제1 행 및 상기 제2 경계에 바로 인접한 제2 행을 포함하고,
   탭 셀들만을 포함하는 상기 적어도 하나의 행은, 상기 제1 행 및 상기 제2 행, 중 적어도 하나를 포함하는 것인, 집적 회로를 설계하는 방법.
9. 제 6 항에 있어서, 상기 기능 셀들의 AC 및 DC 전류를 모델링하는 단계를 더 포함하는, 집적 회로를 설계하는 방법.
10. 집적 회로를 설계하는 방법에 있어서,
    복수의 탭 셀들 및 미리 규정된 기능을 수행하도록 구성된 복수의 기능 셀들을 규정하는 셀 라이브러리를 제공하는 단계;
    집적 회로 설계를 수신하는 단계;
    상기 집적 회로 설계에 기초하여 상기 셀 라이브러리로부터 복수의 상기 기능 셀들을 선택하는 단계;
    상기 복수의 상기 기능 셀들을 플로어 플랜에 배열하는 단계 - 상기 플로어 플랜은 복수의 행을 포함함 - ;
    복수의 상기 탭 셀들을 상기 플로어 플랜의 미리 결정된 위치들에 배열하는 단계;
    상기 플로어 플랜의 상기 기능 셀들의 AC 및 DC 전류를 모델링하여 상기 플로어 플랜의 전압 하강(voltage droop)을 결정하는 단계; 및
    상기 플로어 플랜의 전압 하강에 기초하여 상기 플로어 플랜 내의 잠재적 래치업 위치들을 결정하는 단계를 포함하고,
    상기 플로어 플랜은 n-웰 영역 및 p-웰 영역을 포함하고, 상기 n-웰 영역 및 상기 p-웰 영역 각각은 행 방향으로 연장되며, 상기 플로어 플랜은 탭 셀들만을 포함하는 적어도 하나의 행을 포함하는 것인, 집적 회로를 설계하는 방법.
    

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