KR102456943B1 - Display Device Including Panel Having Buffer - Google Patents

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Abstract

본 발명은, 게이트 배선 또는 데이터 배선에 버퍼를 연결함으로써, 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 효과를 갖는다. 그리고, 본 발명은, 게이트 배선 또는 데이터 배선에 연결되는 버퍼를 1 개의 인버터로 구성하고 각 화소영역의 박막트랜지스터를 교대로 N타입 및 P타입으로 형성함으로써, 개구율 감소가 최소화 되고 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 효과를 갖는다.According to the present invention, by connecting the buffer to the gate line or the data line, the delay of the gate signal or the data signal is compensated and the display quality of the image is improved. Further, according to the present invention, the reduction in the aperture ratio is minimized and the gate signal or data signal is minimized by configuring the buffer connected to the gate wiring or the data wiring as one inverter and forming the thin film transistors in each pixel area alternately as N-type and P-type. delay is compensated and the display quality of the image is improved.

Description

버퍼가 내장된 표시패널을 포함하는 표시장치{Display Device Including Panel Having Buffer}Display Device Including Panel Having Buffer

본 발명은 표시장치에 관한 것으로서, 특히 게이트 배선 또는 데이터 배선의 지연(RC DELAY)을 보상하는 버퍼(buffer)를 표시패널에 내장함으로써, 신호를 강화하여 고속구동이 가능하고 화상의 표시품질이 개선되는 표시장치에 관한 것이다.The present invention relates to a display device, and in particular, by incorporating a buffer for compensating for delay (RC delay) of gate wiring or data wiring in a display panel, high-speed driving is possible by strengthening the signal and the display quality of the image is improved It is related to the display device.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기발광다이오드 표시장치(Organic Light Emitting Diode: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다. As information technology develops, the market for display devices, which is a connection medium between users and information, is growing. Accordingly, the use of display devices such as an organic light emitting diode display (OLED), a liquid crystal display (LCD), and a plasma display panel (PDP) is increasing.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기발광다이오드 표시장치는 매트릭스 형태로 배치된 다수의 화소영역을 포함하는 표시패널과 표시패널을 구동하는 구동부를 포함한다. Some of the display devices described above, for example, a liquid crystal display device or an organic light emitting diode display device, include a display panel including a plurality of pixel regions arranged in a matrix form and a driving unit for driving the display panel.

그리고, 구동부는 표시패널의 게이트 배선에 게이트 신호 (또는 스캔신호)를 공급하는 게이트 구동부(스캔 구동부)와 표시패널의 데이터 배선에 데이터 신호를 공급하는 데이터 구동부 등을 포함한다.The driver includes a gate driver (scan driver) that supplies a gate signal (or scan signal) to the gate line of the display panel, and a data driver that supplies a data signal to the data line of the display panel.

게이트 신호를 출력하는 게이트 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다. The gate driver for outputting a gate signal is divided into an external type mounted on an external substrate of the display panel in the form of an integrated circuit and a built-in type formed on the display panel in the form of a gate in panel (GIP) formed with a thin film transistor process.

위와 같은 표시장치는, 매트릭스 형태로 배치된 서브 픽셀들에 게이트 신호 및 데이터 신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.In the above-described display device, when a gate signal and a data signal are supplied to sub-pixels arranged in a matrix form, the selected sub-pixel emits light to display an image.

그런데, 종래의 표시장치에서는, 표시장치가 고해상도화, 대면적화 됨에 따라 게이트 배선 및 데이터 배선의 길이가 증가하고, 이에 따라 게이트 배선 및 데이터배선의 저항성분 및 커패시턴스성분이 증가하여 게이트 구동부 및 데이터 구동부로부터 표시패널로 공급되는 게이트 신호 및 데이터 신호가 지연되는 문제가 있는데, 이를 도면을 참조하여 설명한다.However, in the conventional display device, the length of the gate line and the data line increases as the display device increases in resolution and area, and accordingly, the resistive component and capacitance component of the gate line and the data line increase, so that the gate driver and the data driver increase. There is a problem in that the gate signal and data signal supplied from the display panel are delayed, which will be described with reference to the drawings.

도 1은 종래의 표시장치에서의 신호지연을 설명하기 위한 도면이다.1 is a diagram for explaining a signal delay in a conventional display device.

도 1에 도시한 바와 같이, 종래의 표시패널(10)은 게이트 배선(GLn) 및 데이터 배선(DLm)을 포함하는데, 게이트 배선(GLn)은 게이트 신호(scan)를 화소영역의 박막트랜지스터의 게이트 전극으로 전달하고, 데이터 배선(DLm)은 데이터 신호(dat)를 화소영역의 박막트랜지스터의 소스전극으로 전달한다.As shown in FIG. 1 , the conventional display panel 10 includes a gate line GLn and a data line DLm. The gate line GLn transmits a gate signal scan to the gate of the thin film transistor in the pixel area. and the data line DLm transmits the data signal dat to the source electrode of the thin film transistor in the pixel area.

이러한 게이트 신호(scan) 및 데이터 신호(dat)는, 구동부로부터 출력될 때는 구형파(square wave)의 형태를 갖지만, 게이트 배선(GLn) 및 데이터 배선(DLm)을 통하여 전달되면서 게이트 배선(GLn) 및 데이터 배선(DLm)의 저항성분(R) 및 커패시턴스성분(C)에 의하여 왜곡될 수 있는데, 이러한 신호왜곡은 상승시간(rising time) 및 하강시간(falling time)이 증가하는 RC지연(RC delay)으로 나타나며, 최초의 구형파의 형태가 삼각파의 형태가 될 수도 있다.The gate signal scan and data signal dat have a square wave shape when output from the driver, but are transmitted through the gate line GLn and the data line DLm while being transmitted through the gate line GLn and the data signal dat. It may be distorted by the resistive component R and the capacitance component C of the data line DLm. Such signal distortion is an RC delay in which a rising time and a falling time are increased. , and the shape of the first square wave may be the shape of a triangular wave.

게이트 구동부 및 데이터 구동부로부터 멀어질수록 게이트 신호 및 데이터 신호의 RC지연은 증가하는데, 특히 표시장치가 고해상도화 및 대면적화 됨에 따라, 이러한 신호왜곡은 더욱 심화되는 문제가 있다.As the distance from the gate driver and the data driver increases, the RC delay of the gate signal and the data signal increases. In particular, as the display device has a higher resolution and a larger area, such signal distortion is further aggravated.

그리고, 게이트 신호의 왜곡은 각 화소영역에 데이터신호를 인가하는 시간을 감소시켜 각 화소영역이 표시하는 계조를 왜곡하고, 데이터신호의 왜곡은 직접적으로 각 화소영역이 표시하는 계조를 왜곡하고, 결과적으로 표시장치의 영상의 표시품질이 저하되는 문제가 있다.Also, the distortion of the gate signal reduces the time for applying the data signal to each pixel region, thereby distorting the gradation displayed by each pixel region, and the distortion of the data signal directly distorts the gradation displayed by each pixel region, and consequently Therefore, there is a problem in that the display quality of the image of the display device is deteriorated.

본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 게이트 배선 또는 데이터 배선에 버퍼를 연결함으로써, 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 버퍼가 내장된 표시패널을 포함하는 표시장치를 제공하는 것을 목적으로 한다.The present invention has been proposed to solve this problem, and by connecting a buffer to the gate line or the data line, the delay of the gate signal or data signal is compensated and the display quality of the image is improved. A display including a display panel with a built-in buffer The purpose is to provide a device.

그리고, 본 발명은, 게이트 배선 또는 데이터 배선에 연결되는 버퍼를 1개의 인버터로 구성하고 각 화소영역의 박막트랜지스터를 교대로 N타입 및 P타입으로 형성함으로써, 개구율 감소가 최소화 되고 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 버퍼가 내장된 표시패널을 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.Further, according to the present invention, the reduction in the aperture ratio is minimized and the gate signal or data signal is minimized by configuring the buffer connected to the gate line or the data line with one inverter and alternately forming the thin film transistors in each pixel area as N-type and P-type. Another object of the present invention is to provide a display device including a display panel having a built-in buffer in which the delay is compensated and the display quality of an image is improved.

전술한 바와 같은 과제를 달성하기 위해, 본 발명은, 영상을 표시하는 표시패널과, 상기 표시패널에 게이트 신호를 공급하는 게이트 구동부와, 상기 표시패널에 데이터 신호를 공급하는 데이터 구동부와, 상기 표시패널에 배치되고 서로 교차하여 화소영역을 정의하고 상기 게이트 신호 및 상기 데이터 신호를 각각 전달하는 게이트 배선 및 데이터 배선과, 상기 게이트 배선 및 상기 데이터 배선 중 적어도 하나에 연결되는 버퍼를 포함하는 표시장치를 제공한다.In order to achieve the above object, the present invention provides a display panel for displaying an image, a gate driver for supplying a gate signal to the display panel, a data driver for supplying a data signal to the display panel, and the display. A display device comprising: a display device disposed on a panel and crossing each other to define a pixel region and comprising a gate line and a data line for transmitting the gate signal and the data signal, respectively, and a buffer connected to at least one of the gate line and the data line; to provide.

그리고, 상기 버퍼는 인버터(inverter), 증폭기(AMP), 비교기(comparator) 중 하나일 수 있다.In addition, the buffer may be one of an inverter, an amplifier AMP, and a comparator.

또한, 상기 버퍼는 직렬연결되는 적어도 2 개의 인버터를 포함할 수 있다.In addition, the buffer may include at least two inverters connected in series.

그리고, 상기 버퍼는, 각각 상기 게이트 배선에 연결되는 1 개의 인버터로 이루어지는 제 1 및 제 2 버퍼를 포함하고, 상기 게이트 배선을 따라 상기 제 1 버퍼 직후에 연결되는 상기 화소영역에는 P타입 박막트랜지스터가 배치되고 상기 게이트 배선을 따라 상기 제 2 버퍼 직후에 연결되는 상기 화소영역에는 N타입 박막트랜지스터가 배치될 수 있다.The buffer includes first and second buffers each comprising one inverter connected to the gate wiring, and a P-type thin film transistor is provided in the pixel region connected immediately after the first buffer along the gate wiring. An N-type thin film transistor may be disposed in the pixel region disposed and connected immediately after the second buffer along the gate line.

또한, 상기 버퍼는 상기 데이터 배선에 연결되고, 상기 표시패널은 디지털 구동으로 영상을 표시할 수 있다.In addition, the buffer may be connected to the data line, and the display panel may display an image by digital driving.

그리고, 상기 버퍼는 단위 박막트랜지스터로 분리되고, 상기 화소영역에 분배되어 배치될 수 있다.In addition, the buffer may be divided into unit thin film transistors and distributed in the pixel area.

본 발명은, 게이트 배선 또는 데이터 배선에 버퍼를 연결함으로써, 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 효과를 갖는다.According to the present invention, by connecting the buffer to the gate line or the data line, the delay of the gate signal or the data signal is compensated and the display quality of the image is improved.

그리고, 본 발명은, 게이트 배선 또는 데이터 배선에 연결되는 버퍼를 1개의 인버터로 구성하고 각 화소영역의 박막트랜지스터를 교대로 P타입 및 N타입으로 형성함으로써, 개구율 감소가 최소화 되고 게이트 신호 또는 데이터 신호의 지연이 보상되고 영상의 표시품질이 개선되는 효과를 갖는다.Further, according to the present invention, the reduction in the aperture ratio is minimized and the gate signal or data signal is minimized by configuring the buffer connected to the gate wiring or the data wiring as one inverter and forming the thin film transistors in each pixel area alternately of P-type and N-type. delay is compensated and the display quality of the image is improved.

도 1은 종래의 표시장치에서의 신호지연을 설명하기 위한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 표시장치를 도시한 도면이다
도 3은 본 발명의 제 1 실시예에 따른 2개의 인버터로 구성되고 게이트 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 2개의 인버터로 구성되고 데이터 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면이다.
도 5는 본 발명의 제 3 실시예에 따른 1개의 인버터로 구성되고 게이트 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면이다.1 is a diagram for explaining a signal delay in a conventional display device.
2 is a diagram illustrating a display device according to a first embodiment of the present invention.
3 is a diagram illustrating a display device including two inverters and a buffer connected to a gate line according to the first embodiment of the present invention.
4 is a diagram illustrating a display device including two inverters and a buffer connected to a data line according to a second embodiment of the present invention.
FIG. 5 is a diagram illustrating a display device including one inverter and a buffer connected to a gate line according to a third embodiment of the present invention.

이하 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2는 본 발명의 제 1 실시예에 따른 표시장치를 도시한 도면이다2 is a diagram illustrating a display device according to a first embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 표시장치는, 표시패널(110), 게이트 구동부(120), 데이터 구동부(130), 게이트 배선(GLn), 데이터 배선(DLm), 제 1 및 제 2 버퍼(140,150)를 포함한다.As shown in FIG. 2 , in the display device according to the first embodiment of the present invention, a display panel 110 , a gate driver 120 , a data driver 130 , a gate line GLn, and a data line DLm are provided. , and first and second buffers 140 and 150 .

표시패널(110)은 액정패널 또는 유기발광다이오드 패널일 수 있다.The display panel 110 may be a liquid crystal panel or an organic light emitting diode panel.

액정패널인 표시패널(110)은, 박막트랜지스터를 포함하는 제 1 기판과, 제 1 기판과 마주보는 제 2 기판과, 제 1 및 제 2 기판 사이에 위치하는 액정층을 포함할 수 있다.The display panel 110, which is a liquid crystal panel, may include a first substrate including a thin film transistor, a second substrate facing the first substrate, and a liquid crystal layer positioned between the first and second substrates.

그리고, 유기발광다이오드 패널인 표시패널(110)은, 박막트랜지스터를 포함하는 제 1 기판과, 박막트랜지스터에 연결되는 발광다이오드와, 제 1 기판과 마주보는 제 2 기판을 포함할 수 있다.In addition, the display panel 110 , which is an organic light emitting diode panel, may include a first substrate including a thin film transistor, a light emitting diode connected to the thin film transistor, and a second substrate facing the first substrate.

표시패널(110)의 제 1 기판은, 행 방향을 따라 연장된 다수의 게이트 배선(스캔배선)(GLn)과, 열 방향을 따라 연장된 다수의 데이터 배선(소스배선)(DLm)을 포함하고, 다수의 게이트 배선(GLn) 및 다수의 데이터 배선(DLm)은 서로 교차하여 매트릭스(matrix) 형태로 배치된 다수의 화소영역을 정의한다.The first substrate of the display panel 110 includes a plurality of gate wirings (scan wirings) GLn extending along a row direction and a plurality of data wirings (source wirings) DLm extending along a column direction, , a plurality of gate lines GLn, and a plurality of data lines DLm cross each other to define a plurality of pixel regions arranged in a matrix form.

게이트 구동부(120)는 게이트 신호를 생성하여 다수의 게이트 배선(GLn)에 순차적으로 공급하는데, 이를 위하여 게이트 구동부(120)는 다수의 스테이지를 포함한 쉬프트 레지스터(미도시)를 포함할 수 있다.The gate driver 120 generates a gate signal and sequentially supplies it to the plurality of gate lines GLn. To this end, the gate driver 120 may include a shift register (not shown) including a plurality of stages.

데이터 구동부(130)는 데이터 신호를 생성하여 다수의 데이터 배선(DLm)에 공급하는데, 이를 위하여 데이터 구동부(130)는 쉬프트 레지스터와 래치를 포함할 수 있으며, 데이터 쉬프트 클럭에 응답하여 데이터 비트를 쉬프트 시키며 데이터 출력 인에이블 신호에 응답하여 1라인 분의 데이터 신호를 다수의 데이터 배선(DLm)에 공급할 수 있다.The data driver 130 generates a data signal and supplies it to the plurality of data lines DLm. For this purpose, the data driver 130 may include a shift register and a latch, and shift data bits in response to a data shift clock. and a data signal corresponding to one line may be supplied to the plurality of data lines DLm in response to the data output enable signal.

제 1 및 제 2 버퍼(140,150)는 각각 다수의 게이트 배선(GLn) 및 다수의 데이터 배선(DLm) 중 적어도 하나에 연결되어 게이트 신호 및 데이터 신호의 왜곡을 보상하는 역할을 하는데, 도 2에서는 다수의 게이트 배선(GLn) 중 하나와 다수의 데이터 배선(GLn) 중 하나에 각각 제 1 및 제 2 버퍼(140, 150)가 연결된 것을 예로 들었으나, 다른 실시예에서는 제 1 및 제 2 버퍼(140, 150) 중 하나가 생략될 수도 있고, 또 다른 실시예에서는 다수의 게이트 배선(GLn) 중 둘 이상에 제 1 버퍼(140)가 연결되고 다수의 데이터 배선(DLm) 중 둘 이상에 제 2 버퍼(150)가 연결 될 수도 있다The first and second buffers 140 and 150 are respectively connected to at least one of the plurality of gate lines GLn and the plurality of data lines DLm to compensate for distortion of the gate signal and the data signal. Although the first and second buffers 140 and 150 are respectively connected to one of the gate lines GLn and one of the plurality of data lines GLn as an example, in another embodiment, the first and second buffers 140 are connected to each other. , 150 ) may be omitted, and in another embodiment, the first buffer 140 is connected to two or more of the plurality of gate lines GLn and the second buffer is connected to two or more of the plurality of data lines DLm. 150 may be connected

이러한 제 1 및 제 2 버퍼(140, 150)는 박막트랜지스터(thin fim transistor: TFT)로 구성될 수 있으며, 인버터(inverter), 증폭기(amplifier: AMP), 비교기(comparator) 등의 형태일 수 있다.The first and second buffers 140 and 150 may be formed of a thin film transistor (TFT), and may be in the form of an inverter, an amplifier (AMP), a comparator, or the like. .

인버터(inverter)는 증가형 P타입 트랜지스터(PMOS)가 부하소자로 사용되고, 증가형 N타입 트랜지스터(NMOS)가 구동소자로 사용되는 씨모스(CMOS)구조를 가질 수 있다. PMOS 의 소스는 전원에 연결되고, NMOS 의 소스는 접지에 연결되며, 출력은 부하소자와 구동소자의 드레인 접점에서 얻어진다. 씨모스(CMOS)구조에서 게이트 전압에 입력되는 제어 펄스를 "1"(하이레벨)에서 "0"(로우레벨)으로 변경했을 경우에 노이즈 없이 이전의 출력을 할 수 있고, "0"(로우레벨)에서 "1"(하이레벨)로 변경했을 경우 역시 노이즈 없이 입력 신호를 출력할 수 있다.The inverter may have a CMOS structure in which an enhancement-type P-type transistor (PMOS) is used as a load element and an enhancement-type N-type transistor (NMOS) is used as a driving element. The source of the PMOS is connected to the power supply, the source of the NMOS is connected to the ground, and the output is obtained from the drain contact of the load element and the driving element. In the CMOS structure, when the control pulse input to the gate voltage is changed from “1” (high level) to “0” (low level), the previous output can be performed without noise, and “0” (low level) level) to "1" (high level), the input signal can also be output without noise.

증폭기(amplifier: AMP)는, 반전증폭기와 비-반전증폭기를 포함하며, 반전증폭기는 무유도저항이 역으로 연결되어 있다. 비-반전입력은 직접 접지되어 있고, 입력신호는 입력저항을 거쳐 전달되고 출력전압은 입력전압에 대해 역위상이므로 결합저항을 거쳐 귀환되는 신호는 입력신호에 대해 반대가 된다. 비-반전증폭기는 같은 위상의 전압을 출력시키고 입력신호는 비-반전입력단자에 입력되고, 출력전압은 귀환저항을 거쳐 반전입력에 다시 전달된다.An amplifier (amplifier: AMP) includes an inverting amplifier and a non-inverting amplifier, and the inverting amplifier has a non-inductive resistance connected in reverse. Since the non-inverting input is directly grounded, the input signal is transmitted through the input resistance and the output voltage is out of phase with respect to the input voltage, the signal returned through the coupling resistance is opposite to the input signal. The non-inverting amplifier outputs a voltage of the same phase, an input signal is input to the non-inverting input terminal, and the output voltage is transferred back to the inverting input through a feedback resistor.

비교기(comparator)는, 입력전압이 다른 입력단자의 기준전압을 초과하면, 출력측이 자신의 상태를 정해진 한계값으로 변경하도록 되어 있으며, 똑같은 크기의 전압일 경우, 출력은 0이다. 비교기에서 전압증폭도는 낮으나(V u ＝103~104), 반응시간은 아주 빠르다.In the comparator, when the input voltage exceeds the reference voltage of the other input terminal, the output side changes its state to a predetermined limit value, and when the voltage is the same, the output is 0. Although the voltage amplification degree in the comparator is low ( V u = 10 3 ~ 10 4 ), the response time is very fast.

이러한 제 1 및 제 2 버퍼(140, 150)는 입력신호에 대응되는 출력신호를 별도의 전원을 이용하여 생성하여 출력하므로, 왜곡된 입력신호를 보상하여 정상파형의 출력신호를 출력할 수 있다.Since the first and second buffers 140 and 150 generate and output an output signal corresponding to the input signal using a separate power source, the distorted input signal can be compensated to thereby output an output signal of a standing waveform.

따라서, 다수의 게이트 배선(GLn) 및 다수의 데이터 배선(DLm)을 통하여 전달되는 게이트 신호 및 데이터 신호가 RC지연에 의하여 왜곡된 경우에도 제 1 및 제 2 버퍼(140,150)가 이러한 신호왜곡을 보상하여 정상파형(구형파)의 게이트 신호 및 데이터 신호를 출력할 수 있다.Accordingly, even when the gate signal and data signal transmitted through the plurality of gate lines GLn and the plurality of data lines DLm are distorted by the RC delay, the first and second buffers 140 and 150 compensate for such signal distortion. Thus, it is possible to output a gate signal and a data signal of a standing waveform (square wave).

도 3은 본 발명의 제 1 실시예에 따른 2개의 인버터로 구성되고 게이트 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면으로, 도 2를 함께 참조하여 설명한다.FIG. 3 is a view showing a display device including two inverters and a buffer connected to a gate line according to the first embodiment of the present invention, which will be described with reference to FIG. 2 .

도 3에 도시한 바와 같이, 표시패널(110)의 다수의 게이트 배선(GLn) 및 다수의 데이터 배선(DLm)은 서로 교차하여 다수의 화소영역을 정의하고, 각 화소영역에는 해당 게이트 배선(GLn) 및 데이터 배선(DLm)에 연결되는 박막트랜지스터(미도시)가 형성된다. As shown in FIG. 3 , the plurality of gate lines GLn and the plurality of data lines DLm of the display panel 110 cross each other to define a plurality of pixel areas, and a corresponding gate line GLn is provided in each pixel area. ) and a thin film transistor (not shown) connected to the data line DLm are formed.

그리고, 박막트랜지스터에 연결되는 액정 커패시터(미도시) 또는 발광다이오드(미도시)가 각 화소영역에 형성된다. 여기서, 액정 커패시터는 박막트랜지스터에 의하여 온/오프 되어 입사광의 투과율을 조절하여 영상을 표시하고, 발광다이오드는 박막트랜지스터에 의하여 온/오프 되어 방출되는 빛의 휘도를 조절하여 영상을 표시할 수 있다. In addition, a liquid crystal capacitor (not shown) or a light emitting diode (not shown) connected to the thin film transistor is formed in each pixel area. Here, the liquid crystal capacitor is turned on/off by the thin film transistor to adjust the transmittance of incident light to display an image, and the light emitting diode is turned on/off by the thin film transistor to adjust the luminance of emitted light to display an image.

그리고, 다수의 게이트 배선(GLn) 중 적어도 하나에는 제 1 버퍼(140)가 연결되는데, 제 1 버퍼(140)는 직렬 연결되는 제 1 및 제 2 인버터(INV1, INV2)를 포함한다.A first buffer 140 is connected to at least one of the plurality of gate lines GLn, and the first buffer 140 includes first and second inverters INV1 and INV2 connected in series.

제1인버터(INV1)는, N타입 제 1 박막트랜지스터(Tn1)와 P타입 제 1 박막트랜지스터(Tp1)로 구성되고 N타입 제 1 박막트랜지스터(Tn1)와 P타입 제 1 박막트랜지스터(Tp1)의 게이트는 다수의 게이트 배선 중 적어도 하나에 연결되고, N타입 제 1 박막트랜지스터(Tn1)의 소스는 저전위전원(VSS) 에 연결되고, N타입 제 1 박막트랜지스터(Tn1)의 드레인은 P타입 제 1 박막트랜지스터(Tp1)의 드레인에 연결되고, P타입 제 1 박막트랜지스터(Tp1)의 드레인은 N타입 제 1 박막트랜지스터(Tn1)의 드레인에 연결되고, P타입 제 1 박막트랜지스터(Tp1)의 소스는 고전위전원(VDD)에 연결된다. The first inverter INV1 is composed of an N-type first thin film transistor Tn1 and a P-type first thin film transistor Tp1, and includes an N-type first thin film transistor Tn1 and a P-type first thin film transistor Tp1. The gate is connected to at least one of the plurality of gate wirings, the source of the N-type first thin film transistor Tn1 is connected to the low potential power supply VSS, and the drain of the N-type first thin film transistor Tn1 is the P-th 1 is connected to the drain of the thin film transistor Tp1, the drain of the P-type first thin film transistor Tp1 is connected to the drain of the N-type first thin film transistor Tn1, and the source of the P-type first thin film transistor Tp1 is connected to the high potential power supply (VDD).

제 2 인버터(INV2)는, N타입 제 2 박막트랜지스터(Tn2)와 P타입 제 2 박막트랜지스터(Tp2)로 구성되고 N타입 제 2 박막트랜지스터(Tn2)와 P타입 제 2 박막트랜지스터(Tp2)의 게이트는 제 1 인버터(INV1)의 출력단에 연결되고, N타입 제 2 박막트랜지스터(Tn2)의 소스는 저전위전원(VSS)에 연결되고, N타입 제 2 박막트랜지스터(Tn2)의 드레인은 P타입 제 2 박막트랜지스터(Tp2)의 드레인에 연결되고, P타입 제 2 박막트랜지스터(Tp2)의 드레인은 N타입 제 2 박막트랜지스터(Tn2)의 드레인에 연결되고, P타입 제 2 박막트랜지스터(Tp2)의 소스는 고전위전원(VDD) 에 연결된다.The second inverter INV2 is composed of an N-type second thin film transistor Tn2 and a P-type second thin film transistor Tp2, and includes an N-type second thin film transistor Tn2 and a P-type second thin film transistor Tp2. The gate is connected to the output terminal of the first inverter INV1, the source of the second N-type thin film transistor Tn2 is connected to the low potential power supply VSS, and the drain of the second N-type thin film transistor Tn2 is P-type It is connected to the drain of the second thin film transistor Tp2, and the drain of the P-type second thin film transistor Tp2 is connected to the drain of the N-type second thin film transistor Tn2, and the second thin film transistor Tp2 of the P type is connected to the drain. The source is connected to the high potential power supply (VDD).

이러한 제 1 버퍼(140)의 입출력 신호의 형태를 설명한다. The form of the input/output signal of the first buffer 140 will be described.

RC지연에 의하여 왜곡된 게이트 신호(SCAN)가 제 1 인버터(INV1)로 입력될 경우, 제 1 인버터(INV1)는 임계레벨 이상의 값에 대하여 로우 레벨을 출력하므로, 반전된 구형파를 출력한다. 제 1 인버터(INV1)의 출력전압이 제 2 인버터(INV2)로 입력될 경우, 반전된 구형파가 다시 반전되어, 출력전압은 정상적인 구형파가 되어 신호왜곡을 보상하여 정상파형(구형파)의 게이트 신호(SCAN)를 출력할 수 있다.When the gate signal SCAN distorted by the RC delay is input to the first inverter INV1 , the first inverter INV1 outputs a low level with respect to a value greater than or equal to the threshold level, and thus outputs an inverted square wave. When the output voltage of the first inverter INV1 is input to the second inverter INV2, the inverted square wave is inverted again, and the output voltage becomes a normal square wave to compensate for signal distortion, and the gate signal ( SCAN) can be output.

VDD와 VSS 공급배선은 추가 배선을 통해 공급할 수 있고, 개구율을 고려하여 기 존재하는 EL전원인 발광다이오드 고전위 전압배선(ELVDD LINE)와 발광다이오드 저전위 전압배선(ELVSS LINE)을 이용할 수도 있다.The VDD and VSS supply wirings can be supplied through additional wiring, and in consideration of the aperture ratio, the light emitting diode high potential voltage line (ELVDD LINE) and the light emitting diode low potential voltage line (ELVSS LINE), which are pre-existing EL power sources, can also be used.

제 1 버퍼(140)는 다수의 단위 TFT를 포함하는데, 이러한 다수의 단위 TFT는 여러 화소에 걸쳐 분배되어 삽입될 수 있다. The first buffer 140 includes a plurality of unit TFTs, and the plurality of unit TFTs may be distributed over several pixels and inserted therein.

예를 들어, 제1 버퍼(140)가 4개의 TFT로 구성될 경우 인접하는 4개의 화소에 각 TFT가 분배되어 배치될 수 있다.For example, when the first buffer 140 is composed of four TFTs, each TFT may be distributed to four adjacent pixels.

따라서, 본 발명의 제 1 실시예에 따른 표시장치에서는, 다수의 게이트 배선(GLn) 중 적어도 하나에 제 1 및 제 2 인버터(INV1, INV2)로 이루어지는 제 1 버퍼(140)를 삽입함으로써, RC지연에 의한 게이트 신호의 왜곡을 보상하고 영상의 표시품질을 개선할 수 있다.Accordingly, in the display device according to the first embodiment of the present invention, by inserting the first buffer 140 including the first and second inverters INV1 and INV2 into at least one of the plurality of gate lines GLn, the RC It is possible to compensate for distortion of the gate signal due to the delay and improve the display quality of the image.

도 4는 본 발명의 제 2 실시예에 따른 2 개의 인버터로 구성되고 데이터 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면으로, 제 1 실시예와 동일한 부분에 대한 설명은 생략한다. 4 is a diagram illustrating a display device including two inverters and a buffer connected to data lines according to a second embodiment of the present invention, and a description of the same parts as those of the first embodiment will be omitted.

도 4에 도시한 바와 같이, 다수의 데이터 배선(GDm) 중 적어도 하나에는 제 2 버퍼(250)가 연결되는데, 제 2 버퍼(250)는 직렬 연결되는 제 1 및 제 2 인버터(INV1, INV2)를 포함한다4 , a second buffer 250 is connected to at least one of the plurality of data lines GDm, and the second buffer 250 includes first and second inverters INV1 and INV2 connected in series. includes

제 1 인버터(INV1)는, N타입 제 1 박막트랜지스터(도3의 Tn1)과 P타입 제 1 박막트랜지스터(도3의 Tp1)로 구성되고 N타입 제 1 박막트랜지스터(Tn1)과 P타입 제 1 박막트랜지스터(Tp1)의 게이트는 다수의 데이터 배선 중 적어도 하나에 연결되고, N타입 제 1 박막트랜지스터(Tn1)의 소스는 저전위전원(VSS) 에 연결되고, N타입 제 1 박막트랜지스터(Tn1)의 드레인은 P타입 제 1 박막트랜지스터(Tp1)의 드레인에 연결되고, Tp1의 드레인은 N타입 제 1 박막트랜지스터(Tn1)의 드레인에 연결되고 P타입 제 1 박막트랜지스터(Tp1)의 소스는 고전위전원(VDD)에 연결된다. The first inverter INV1 is composed of an N-type first thin film transistor (Tn1 in FIG. 3) and a P-type first thin film transistor (Tp1 in FIG. 3), and includes an N-type first thin film transistor Tn1 and a P-type first The gate of the thin film transistor Tp1 is connected to at least one of the plurality of data lines, the source of the first N-type thin film transistor Tn1 is connected to the low potential power VSS, and the N-type first thin film transistor Tn1 is connected to the low potential power VSS. The drain of the P-type first thin film transistor Tp1 is connected to the drain, the drain of Tp1 is connected to the drain of the N-type first thin film transistor Tn1, and the source of the P-type first thin film transistor Tp1 has a high potential. It is connected to the power supply (VDD).

제 2 인버터(INV2)는, N타입 제 2 박막트랜지스터(도3의 Tn2)와 P타입 제 2 박막트랜지스터(도3의 Tp2)로 구성되고 N타입 제 2 박막트랜지스터(Tn2)과 P타입 제 2 박막트랜지스터(Tp2)의 게이트는 제 1 인버터의 출력단에 연결되고, N타입 제 2 박막트랜지스터(Tn2)의 소스는 저전위전원(VSS)에 연결되고, N타입 제 2 박막트랜지스터(Tn2)의 드레인은 P타입 제 2 박막트랜지스터(Tp2)의 드레인에 연결되고, P타입 제 2 박막트랜지스터(Tp2)의 드레인은 N타입 제 2 박막트랜지스터(Tn2)의 드레인에 연결되고, P타입 제 2 박막트랜지스터(Tp2)의 소스는 고전위전원(VDD)에 연결된다. The second inverter INV2 is composed of an N-type second thin film transistor (Tn2 in FIG. 3) and a P-type second thin film transistor (Tp2 in FIG. 3), and includes an N-type second thin film transistor Tn2 and a P-type second The gate of the thin film transistor Tp2 is connected to the output terminal of the first inverter, the source of the second N-type thin film transistor Tn2 is connected to the low potential power VSS, and the drain of the second N-type thin film transistor Tn2 is connected to the drain of the P-type second thin film transistor Tp2, the drain of the P-type second thin film transistor Tp2 is connected to the drain of the N-type second thin film transistor Tn2, and the P-type second thin film transistor Tp2 ( Tp2) is connected to the high potential power supply (VDD).

이 경우, 표시장치는 디지털 구동(또는 시분할 구동)으로 영상을 표시하는데, 디지털 구동에서는 하나의 화면을 표시하는 1프레임을 다수의 서브 프레임으로 분할하고, 각 서브 프레임 별로 최소 계조를 표시하도록 함으로써 다수의 계조를 표시할 수 있다.In this case, the display device displays an image by digital driving (or time division driving). In digital driving, one frame for displaying one screen is divided into a plurality of sub-frames, and a minimum gray level is displayed for each sub-frame to display a plurality of images. of gradation can be displayed.

예를 들어, 4 비트 디지털 구동의 경우, 1 프레임을 16 개의 서브 프레임으로 분할하고 각 서브프레임 기간마다 점등 또는 비점 등을 수행함으로써, 즉, 각 화소의 발광소자를 발광시키거나 발광시키지 않도록 하여 발광소자의 발광기간을 제어함으로써 각 화소에 대한 계조가 표현된다. 특정 게이트 배선(GLn)이 제 1 서브프레임 기간에서 먼저 선택되고, 최소 계조에 대응되는 일정한 전압파형의 데이터 신호가 데이터 배선(DLm)으로부터 해당 게이트 전극이 게이트 배선(GLn) 에 접속되어 있는 스위칭 용 TFT를 통하여 각 화소로 입력된다. 각 화소의 구동용 TFT는 디지털 화상 신호의 입력에 의해 온(On) 상태 또는 오프(Off) 상태가 된다.For example, in the case of 4-bit digital driving, one frame is divided into 16 sub-frames, and light is emitted by turning on or off light in each sub-frame period, that is, by making the light emitting element of each pixel emit light or not. By controlling the light emission period of the device, the gradation for each pixel is expressed. For switching in which a specific gate line GLn is first selected in the first subframe period, and a data signal of a constant voltage waveform corresponding to the minimum gray is connected to the gate line GLn from the data line DLm It is input to each pixel through the TFT. The driving TFT of each pixel is turned on or off by the input of a digital image signal.

따라서, 본 발명의 제 2 실시예에 따른 표시장치에서는, 일정한 전압파형의 데이터신호에 의한 1 프레임 기간 동안의 점등 시간의 총량으로 계조를 표현하므로, 데이터 배선(DLm)에 2 개의 인버터로 구성되는 제 2 버퍼(250)를 연결하여, RC지연에 의한 데이터 신호의 왜곡을 보상하고 영상의 표시품질을 개선할 수 있다.Accordingly, in the display device according to the second embodiment of the present invention, grayscale is expressed by the total amount of lighting time for one frame period by the data signal of a constant voltage waveform, so that the data line DLm is composed of two inverters. By connecting the second buffer 250, it is possible to compensate for distortion of the data signal due to the RC delay and improve the display quality of the image.

도 5는 본 발명의 제 3 실시예에 따른 1 개의 인버터로 구성되고 게이트 배선에 연결되는 버퍼를 포함하는 표시장치를 도시한 도면이다. 제 1 실시 예와 동일한 부분에 대한 설명은 생략한다.5 is a diagram illustrating a display device including one inverter and a buffer connected to a gate line according to a third embodiment of the present invention. Descriptions of the same parts as those of the first embodiment will be omitted.

도 5에 도시한 바와 같이, 패널은 P타입 화소 TFT를 포함하는 제 1 화소영역(360)과 N타입 화소 TFT를 포함하는 제 2 화소영역(362)을 포함하고, 제 1 버퍼(340)은 제 1 화소영역(360) 전단에 연결되고, 제 2 버퍼(342)는 제 2 화소영역(362) 전단에 연결된다. 다수의 게이트 배선(GLn) 중 적어도 하나에는 제 1 버퍼(340)가 연결되는데, 제 1 버퍼(340)는 1 개의 인버터(INV)를 포함한다.As shown in FIG. 5 , the panel includes a first pixel region 360 including a P-type pixel TFT and a second pixel region 362 including an N-type pixel TFT, and the first buffer 340 is It is connected to the front end of the first pixel region 360 , and the second buffer 342 is connected to the front end of the second pixel region 362 . A first buffer 340 is connected to at least one of the plurality of gate lines GLn, and the first buffer 340 includes one inverter INV.

인버터(INV)는, N타입 박막트랜지스터(Tn)과 P타입 박막트랜지스터(Tp)로 구성되고 N타입 박막트랜지스터(Tn)과 P타입 박막트랜지스터(Tp)의 게이트는 다수의 게이트 배선(GLn) 중 적어도 하나에 연결되고, N타입 박막트랜지스터(Tn)의 소스는 저전위전원(VSS) 에 연결되고, N타입 박막트랜지스터(Tn)의 드레인은 P타입 박막트랜지스터(Tp)의 드레인에 연결되고, P타입 박막트랜지스터(Tp)의 드레인은 N타입 박막트랜지스터(Tn)의 드레인에 연결되고 P타입 박막트랜지스터(Tp)의 소스는 고전위전원(VDD)에 연결되고 인버터(INV)의 출력단에는 N형 화소 TFT 또는 P형 화소 TFT가 연결된다.The inverter INV is composed of an N-type thin film transistor Tn and a P-type thin film transistor Tp, and the gate of the N-type thin film transistor Tn and the P-type thin film transistor Tp is one of the plurality of gate wirings GLn. connected to at least one, the source of the N-type thin film transistor (Tn) is connected to the low potential power supply (VSS), the drain of the N-type thin film transistor (Tn) is connected to the drain of the P-type thin film transistor (Tp), P The drain of the type thin film transistor Tp is connected to the drain of the N type thin film transistor Tn, the source of the P type thin film transistor Tp is connected to the high potential power VDD, and an N-type pixel is connected to the output terminal of the inverter INV. A TFT or P-type pixel TFT is connected.

RC지연에 의하여 왜곡된 게이트 신호(SCAN)가 1 개의 인버터(INV)로 구성된 제 1 버퍼에(340) 입력될 경우, 인버터(INV)는 임계레벨 이상의 값에 대하여 로우 레벨을 출력하므로, 반전된 구형파를 출력하고, 제 1 버퍼(340) 직후에 연결된 제 1 화소영역(360)의 P형 화소 TFT는 반전된 구형파 출력에 의해서 턴-온(Turn-on)된다. When the gate signal SCAN distorted by the RC delay is input to the first buffer 340 including one inverter INV, the inverter INV outputs a low level with respect to a value greater than or equal to the threshold level, so the inverted The square wave is output, and the P-type pixel TFT of the first pixel region 360 connected immediately after the first buffer 340 is turned on by the inverted square wave output.

제 1 버퍼(340)에 의하여 반전된 구형파 출력이 제 2 버퍼(342)로 입력될 경우, 반전된 구형파가 다시 반전되어, 출력전압은 정상적인 구형파가 되고 제 2 버퍼(342) 직후에 연결된 제 2 화소영역(362)의 N형 화소 TFT는 정상적인 구형파에 의해서 턴-온(Turn-on)된다.When the square wave output inverted by the first buffer 340 is input to the second buffer 342 , the inverted square wave is inverted again, so that the output voltage becomes a normal square wave and the second connected immediately after the second buffer 342 . The N-type pixel TFT of the pixel region 362 is turned on by a normal square wave.

따라서, 본 발명의 제 3 실시예에 따른 표시장치에서는, 제 1 및 제 2 버퍼(340,342)직후에 각각 연결되는 제 1 및 제 2 화소(360,362)의 TFT를 P타입 및 N타입으로 구성함으로써, 개구율 저하가 최소화된 상태에서 게이트 신호의 왜곡을 보상할 수 있다.Accordingly, in the display device according to the third embodiment of the present invention, by configuring the TFTs of the first and second pixels 360 and 362 connected immediately after the first and second buffers 340 and 342, respectively, P-type and N-type, The distortion of the gate signal can be compensated in a state where the decrease in the aperture ratio is minimized.

GLn: 게이트 배선 DLm: 데이터 배선
110: 표시패널 120 : 게이트 구동부
130: 데이터 구동부 140, 150: 제1 및 제2버퍼GLn: gate wiring DLm: data wiring
110: display panel 120: gate driver
130: data driver 140, 150: first and second buffers

Claims (7)

영상을 표시하는 표시패널과;
상기 표시패널에 게이트 신호를 공급하는 게이트 구동부와;
상기 표시패널에 데이터 신호를 공급하는 데이터 구동부와;
상기 표시패널에 배치되고, 서로 교차하여 화소영역을 정의하고, 상기 게이트 신호 및 상기 데이터 신호를 각각 전달하는 게이트 배선 및 데이터 배선과;
상기 게이트 배선에 연결되는 버퍼
를 포함하고,
상기 버퍼는, 각각이 상기 게이트 배선에 연결되는 1개의 인버터로 이루어지는 제 1 및 제 2 버퍼를 포함하고,
상기 게이트 배선을 따라 상기 제 1 버퍼 직후에 연결되는 상기 화소영역에는 P타입 박막트랜지스터가 배치되고,
상기 게이트 배선을 따라 상기 제 2 버퍼 직후에 연결되는 상기 화소영역에는 N타입 박막트랜지스터가 배치되는
표시장치.
a display panel for displaying an image;
a gate driver supplying a gate signal to the display panel;
a data driver supplying a data signal to the display panel;
a gate line and a data line disposed on the display panel, crossing each other to define a pixel area, and transmitting the gate signal and the data signal, respectively;
a buffer connected to the gate wiring
including,
The buffer includes first and second buffers each comprising one inverter connected to the gate wiring,
A P-type thin film transistor is disposed in the pixel region connected immediately after the first buffer along the gate wiring,
An N-type thin film transistor is disposed in the pixel region connected immediately after the second buffer along the gate line.
display device.
 삭제delete 삭제delete 삭제delete 삭제delete 제 1 항에 있어서,
상기 제1,2버퍼 각각은 다수의 단위 박막트랜지스터를 포함하고,
상기 다수의 단위 박막 트랜지스터는, 다수의 상기 화소영역에 분배되어 배치되는 표시장치.
The method of claim 1,
Each of the first and second buffers includes a plurality of unit thin film transistors,
The plurality of unit thin film transistors are distributed over the plurality of pixel areas.
 제 1 항에 있어서,
상기 제1,2버퍼 각각의 1개의 인버터는, P타입의 제1박막트랜지스터와 N타입의 제2박막트랜지스터를 포함하고,
상기 제1박막트랜지스터의 게이트와 상기 제2박막트랜지스터의 게이트는 서로 연결되고,
상기 제1박막트랜지스터의 소스는 고전위전원에 연결되고 상기 제2박막트랜지스터의 소스는 저전위전원에 연결되고,
상기 제1박막트랜지스터의 드레인과 상기 제2박막트랜지스터의 드레인은 서로 연결되는
표시장치.The method of claim 1,
One inverter of each of the first and second buffers includes a P-type first thin-film transistor and an N-type second thin-film transistor,
a gate of the first thin film transistor and a gate of the second thin film transistor are connected to each other;
A source of the first thin film transistor is connected to a high potential power source and a source of the second thin film transistor is connected to a low potential power source,
The drain of the first thin film transistor and the drain of the second thin film transistor are connected to each other
display device.
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