KR102449360B1 - Multilayered ceramic capacitor and board having the same mounted thereon - Google Patents

Multilayered ceramic capacitor and board having the same mounted thereon Download PDF

Info

Publication number
KR102449360B1
KR102449360B1 KR1020170101132A KR20170101132A KR102449360B1 KR 102449360 B1 KR102449360 B1 KR 102449360B1 KR 1020170101132 A KR1020170101132 A KR 1020170101132A KR 20170101132 A KR20170101132 A KR 20170101132A KR 102449360 B1 KR102449360 B1 KR 102449360B1
Authority
KR
South Korea
Prior art keywords
internal electrode
capacitor body
capacitor
external electrodes
multilayer ceramic
Prior art date
Application number
KR1020170101132A
Other languages
Korean (ko)
Other versions
KR20180132490A (en
Inventor
오범석
유진영
안영규
최재열
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US15/832,017 priority Critical patent/US10468185B2/en
Priority to JP2017241363A priority patent/JP7091582B2/en
Priority to CN201810161244.6A priority patent/CN108987110B/en
Publication of KR20180132490A publication Critical patent/KR20180132490A/en
Priority to KR1020220095942A priority patent/KR102551242B1/en
Application granted granted Critical
Publication of KR102449360B1 publication Critical patent/KR102449360B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 또는 제6 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 배치되고, 상기 제2 내부 전극 및 상기 제3 내부 전극과 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.The present invention includes a dielectric layer and a plurality of first to third internal electrodes alternately disposed with the dielectric layer interposed therebetween, and first and second surfaces facing each other, connected to the first and second surfaces, and facing each other and third and fourth surfaces connected to the first and second surfaces, fifth and sixth surfaces connected to the third and fourth surfaces and opposite to each other, wherein both ends of the first internal electrode are a capacitor body exposed through the third and fourth surfaces, respectively, the second internal electrode exposed through the fifth or sixth surface, and the third internal electrode exposed through the fifth and sixth surfaces; first and second external electrodes disposed on the third and fourth surfaces of the capacitor body and connected to the first internal electrode; third and fourth external electrodes disposed on fifth and sixth surfaces of the capacitor body and connected to the second internal electrode and the third internal electrode; Provided is a multilayer ceramic capacitor and a mounting substrate thereof, comprising:

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTILAYERED CERAMIC CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}Multilayer ceramic capacitor and its mounting board

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a substrate mounted thereon.

세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors, and thermistors.

이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가진다.
Among these ceramic electronic components, a multi-layered ceramic capacitor (MLCC) has advantages of being small, having a high capacity, and being easy to mount.

상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.The multilayer ceramic capacitor is a liquid crystal display (LCD) and an image device such as a plasma display panel (PDP), a computer, a personal digital assistant (PDA), and various electronic products such as a mobile phone. It is a chip-type capacitor that is mounted on the circuit board of the circuit board to charge or discharge electricity.

이러한 적층 세라믹 커패시터는 복수의 유전체층과 내부 전극을 교대로 적층하여 적층체를 형성한 다음, 이 적층체를 소성하고 외부 전극을 설치하여 제조되며, 일반적으로 내부 전극의 적층 수에 따라 제품의 용량이 결정된다.
Such a multilayer ceramic capacitor is manufactured by alternately stacking a plurality of dielectric layers and internal electrodes to form a laminate, then firing the laminate and installing external electrodes. it is decided

한편, 상기 적층 세라믹 커패시터를 인쇄 회로 기판에 실장하기 위해서는 일정한 면적이 요구된다.Meanwhile, in order to mount the multilayer ceramic capacitor on a printed circuit board, a certain area is required.

이때, 다양한 전기적 특성을 갖는 복수의 적층 세라믹 커패시터를 하나의 인쇄 회로 기판에 실장하는 경우 각각의 적층 세라믹 커패시터가 제대로 동작하기 위해서는 일정한 공간을 확보해야 한다.In this case, when a plurality of multilayer ceramic capacitors having various electrical characteristics are mounted on one printed circuit board, a certain space must be secured in order for each multilayer ceramic capacitor to operate properly.

최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.Recently, as electronic products are miniaturized, multilayer ceramic capacitors used in such electronic products are also required to be miniaturized and have a high capacity.

그러나, 전자 제품이 슬림(slim)화 및 소형화되는 경우 적층 세라믹 커패시터를 실장할 수 있는 공간이 한정되어 제품 설계가 곤란하다.However, when an electronic product is slimmed down and miniaturized, a space for mounting a multilayer ceramic capacitor is limited, making it difficult to design a product.

특히, IT 제품의 크기가 소형화되고 지속 사용 시간의 증가를 위해 배터리 크기가 증가하면서 인쇄 회로 기판의 크기는 물론 수동 소자들의 개수와 크기에 제약이 커지고 있다.In particular, as the size of IT products is miniaturized and the battery size is increased to increase the continuous use time, the size of the printed circuit board as well as the number and size of passive elements are increasing.

이러한 배경으로 더 작은 크기의 제품에 더 높은 용량을 가지는 적층형 세라믹 커패시터(MLCC)의 요구가 증가되고 있다.Against this background, the demand for a multilayer ceramic capacitor (MLCC) having a higher capacity in a smaller size product is increasing.

제조사에서는 시장의 요구에 맞추어 작은 크기에 높은 용량의 제품을 제작하기 위하여 커버 및 마진 두께를 감축하는 동시에 각 층의 두께를 박층화하여 고적층 설계로 발전해 가고 있다.
Manufacturers are developing into a high-stack design by reducing the thickness of the cover and margin while reducing the thickness of each layer in order to produce a product with a high capacity in a small size according to the needs of the market.

즉, 적층 세라믹 커패시터의 초고용량 및 소형화에 따라 박층화와 적층 수의 증가가 이루어져, 이에 전기적 특성을 구현하기 위한 리드부의 수가 함께 증가하고 있다.That is, the thickness of the multilayer ceramic capacitor and the increase in the number of stacks are made in accordance with the ultra-high capacity and miniaturization of the multilayer ceramic capacitor.

이와 같이 리드부의 수가 증가하게 되면 적층체의 누적 단차가 증가하게 되고, 이에 리드부가 없는 주변부와의 역단차가 심화되어 제품의 수율 및 신뢰성에 악영향을 미치게 된다.As such, when the number of lead parts increases, the cumulative step difference of the laminate increases, and the reverse step with the peripheral part without the lead part increases, thereby adversely affecting the yield and reliability of the product.

또한, 단위 부피당 용량의 증가를 위해 적층체의 커버 및 마진의 두께를 줄이는 추세인데, 이로 인해 앞서 단차에 의한 악영향은 더욱 커지고 있는 실정이다.In addition, in order to increase the capacity per unit volume, there is a trend to reduce the thickness of the cover and the margin of the laminate, which is a situation in which the adverse effect due to the step is further increased.

이러한 관점에서, 전기적 특성의 저하 없이 단차로 인해 방생하는 여러 가지 부작용을 제거할 수 있는 방안이 요구되고 있다.
From this point of view, there is a need for a method capable of removing various side effects generated due to a step without deterioration of electrical characteristics.

예컨대, 네거티브(negative) 인쇄를 실시하여 내부 전극이 없는 부분에 유전체를 메워 주는 기술이 개시되어 있으나, 이 경우 공정이 복잡하여 실용적이지 못한 단점이 있다.
For example, a technique for filling a dielectric material in a portion without an internal electrode by performing negative printing has been disclosed, but in this case, the process is complicated and thus impractical.

일본 공개특허공보 제2012-138415호Japanese Patent Laid-Open No. 2012-138415 일본 공개특허공보 제2015-076591호Japanese Laid-Open Patent Publication No. 2015-076591

본 발명의 목적은 전기적 특성의 저하가 없으면서 단차를 감소시킬 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는데 있다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide a multilayer ceramic capacitor capable of reducing a step difference without deterioration of electrical characteristics, and a substrate for mounting the same.

본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 또는 제6 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6면을 통해 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제5 및 제6 면에 배치되고, 상기 제2 내부 전극 및 상기 제3 내부 전극과 접속되는 제3 및 제4 외부 전극; 을 포함하는 적층 세라믹 커패시터를 제공한다.One aspect of the present invention includes a dielectric layer and a plurality of first to third internal electrodes alternately disposed with the dielectric layer interposed therebetween, and first and second surfaces facing each other and connected to the first and second surfaces and third and fourth surfaces facing each other, fifth and sixth surfaces connected to the first and second surfaces and connected to the third and fourth surfaces and facing each other, a capacitor body having both ends exposed through the third and fourth surfaces, respectively, the second internal electrode exposed through the fifth or sixth surface, and the third internal electrode exposed through the fifth and sixth surfaces; first and second external electrodes disposed on the third and fourth surfaces of the capacitor body and connected to the first internal electrode; third and fourth external electrodes disposed on fifth and sixth surfaces of the capacitor body and connected to the second internal electrode and the third internal electrode; It provides a multilayer ceramic capacitor comprising:

본 발명의 일 실시 예에서, 상기 제2 내부 전극은, 상기 제1 내부 전극과 오버랩되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 또는 제6 면을 향해 연장되는 제1 리드부를 포함할 수 있다.In an embodiment of the present invention, the second internal electrode includes a first body portion overlapping the first internal electrode, and a first body portion extending from the first body portion toward a fifth or sixth surface of the capacitor body. 1 may include a lead part.

본 발명의 일 실시 예에서, 상기 제3 내부 전극은, 상기 제1 또는 제2 내부 전극과 오버랩되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 향해 각각 연장되는 제2 및 제3 리드부를 포함할 수 있다.In an embodiment of the present invention, the third internal electrode includes a second body part overlapping the first or second internal electrode, and from the second body part toward the fifth and sixth surfaces of the capacitor body. It may include second and third lead parts respectively extending.

본 발명의 일 실시 예에서, 상기 제2 내부 전극은, 유전체층의 적층 방향을 따라 상기 커패시터 바디의 제5 및 제6 면을 통해 번갈아 노출되게 배치될 수 있다.In an embodiment of the present invention, the second internal electrode may be alternately exposed through the fifth and sixth surfaces of the capacitor body along the stacking direction of the dielectric layers.

본 발명의 일 실시 예에서, 상기 제2 내부 전극이 커패시터 바디의 제5 및 제6 면을 통해 노출되는 위치가 다수의 방향으로 이동하면서 변경될 수 있다.In an embodiment of the present invention, a position at which the second internal electrode is exposed through the fifth and sixth surfaces of the capacitor body may be changed while moving in a plurality of directions.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장될 수 있다.In an embodiment of the present invention, the first and second external electrodes extend from the third and fourth surfaces of the capacitor body to a portion of the first and second surfaces, and the third and fourth external electrodes are It may extend from the fifth and sixth surfaces of the capacitor body to a portion of the first and second surfaces.

본 발명의 일 실시 예에서, 상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 이격되게 배치될 수 있다. In an embodiment of the present invention, the third and fourth external electrodes may be disposed to be spaced apart from the third and fourth surfaces of the capacitor body.

본 발명의 일 실시 예에서, 상기 커패시터 바디의 제1 또는 제2 면 중 적어도 한 면에 상기 제3 및 제4 외부 전극을 연결하도록 형성되는 연결 전극을 더 포함할 수 있다.
In an embodiment of the present invention, a connection electrode formed to connect the third and fourth external electrodes to at least one of the first and second surfaces of the capacitor body may be further included.

본 발명의 다른 측면은, 상면에 복수의 전극 패드를 가지는 기판; 및 상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 상기 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Another aspect of the present invention, a substrate having a plurality of electrode pads on the upper surface; and the multilayer ceramic capacitor mounted on the substrate such that the external electrodes respectively corresponding to the electrode pads are connected to each other. It provides a mounting board for a multilayer ceramic capacitor comprising a.

본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터는 폭 방향에 배치된 외부 전극의 전기적 연결성은 유지하면서 커패시터 바디의 폭 방향으로 노출되는 내부 전극의 리드부의 개수를 줄임으로써, 동일 특성을 구현하면서도 내부 전극의 노출로 인한 커패시터 바디의 주변부의 단차를 개선할 수 있는 효과가 있다.
In the multilayer ceramic capacitor according to the exemplary embodiment of the present invention, the number of lead portions of the internal electrode exposed in the width direction of the capacitor body is reduced while maintaining electrical connectivity of the external electrodes disposed in the width direction, thereby implementing the same characteristics as the internal electrode. There is an effect of improving the step difference in the periphery of the capacitor body due to the exposure of

도 1은 비교예의 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이다.
도 2는 도 1의 내부 전극 구조를 개략적으로 도시한 분리사시도이다.
도 3은 도 1의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이다.
도 5는 도 4의 내부 전극 구조를 개략적으로 도시한 분리사시도이다.
도 6은 도 4의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디를 중앙부의 폭-두께 면의 절단면으로 도시한 단면도이다.
도 9a 내지 도 9d는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
도 10은 도 8의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 노출 부분을 촬영한 것이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
도 12는 도 4에 연결 전극이 추가된 것을 도시한 투시사시도이다.
도 13은 도 4의 적층 세라믹 커패시터가 실장된 기판을 도시한 사시도이다.1 is a perspective view schematically illustrating a multilayer ceramic capacitor of a comparative example.
FIG. 2 is an exploded perspective view schematically illustrating an internal electrode structure of FIG. 1 .
FIG. 3 is a cross-sectional view schematically illustrating a cross section of a width-thickness surface of a central portion of the capacitor body of FIG. 1 .
4 is a perspective view schematically illustrating a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
FIG. 5 is an exploded perspective view schematically illustrating an internal electrode structure of FIG. 4 .
FIG. 6 is a cross-sectional view schematically illustrating a cross-section of a width-thickness surface of a central portion of the capacitor body of FIG. 4 .
7A to 7C are plan views schematically illustrating internal electrodes of a multilayer ceramic capacitor according to an exemplary embodiment of the present invention.
8 is a cross-sectional view illustrating a capacitor body of a multilayer ceramic capacitor according to another exemplary embodiment of the present invention in a cross-sectional view of a width-thickness plane of a central portion.
9A to 9D are plan views schematically illustrating internal electrodes of a multilayer ceramic capacitor according to another exemplary embodiment of the present invention.
10 is a photograph of an exposed portion of an internal electrode of the multilayer ceramic capacitor according to the embodiment of FIG. 8 .
11 is a cross-sectional view schematically illustrating a width-thickness cross-section of a central portion of a capacitor body of a multilayer ceramic capacitor according to another embodiment of the present invention.
FIG. 12 is a perspective view showing that a connection electrode is added to FIG. 4 .
13 is a perspective view illustrating a substrate on which the multilayer ceramic capacitor of FIG. 4 is mounted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.In addition, the embodiment of the present invention is provided in order to more completely explain the present invention to those of ordinary skill in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shapes and sizes of elements in the drawings may be exaggerated for clearer description.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In addition, components having the same function within the scope of the same idea shown in the drawings of each embodiment will be described using the same reference numerals.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
In order to clearly describe the embodiments of the present invention, when the direction of the cube is defined, L, W, and T indicated in the drawings indicate the longitudinal direction, the width direction, and the thickness direction of the capacitor body, respectively. Here, the thickness direction may be used as the same concept as the stacking direction in which the dielectric layers are stacked.

도 1은 비교예의 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이며, 도 2는 도 1의 내부 전극 구조를 개략적으로 도시한 분리사시도이고, 도 3은 도 1의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor of a comparative example, FIG. 2 is an exploded perspective view schematically illustrating the internal electrode structure of FIG. 1, and FIG. 3 is a width-thickness surface of the central portion of the capacitor body of FIG. It is a cross-sectional view schematically showing a cross-section of

도 1 내지 도 3을 참조하면, 비교예의 적층 세라믹 커패시터(1)는 복수의 유전체층(11)이 적층되어 형성되는 커패시터 바디(10)와, 커패시터 바디(10) 외측에 배치되는 제1 내지 제4 외부 전극(31-34)를 포함한다.1 to 3 , the multilayer ceramic capacitor 1 of the comparative example includes a capacitor body 10 formed by stacking a plurality of dielectric layers 11 and first to fourth capacitor bodies disposed outside the capacitor body 10 . and external electrodes 31-34.

커패시터 바디(10)는 내측에 유전체층(11)을 사이에 두고 T방향으로 서로 대향하도록 번갈아 배치되는 제1 내부 전극(21) 및 제2 내부 전극(22)을 포함한다.The capacitor body 10 includes a first internal electrode 21 and a second internal electrode 22 that are alternately disposed to face each other in the T-direction with the dielectric layer 11 interposed therebetween.

제1 내부 전극(21)은 양 단이 L방향의 양 단면을 통해 노출되고, 제2 내부 전극(22)은 W방향의 양 단면으로 리드부(22a)를 통해 노출된다.Both ends of the first internal electrode 21 are exposed through both end surfaces in the L direction, and the second internal electrode 22 is exposed through both end surfaces in the W direction through the lead portion 22a.

이때, 제1 내부 전극(21)은 시그널(signal)부 일 수 있으며, 제2 내부 전극(22)은 접지(GND)부 일 수 있다.In this case, the first internal electrode 21 may be a signal part, and the second internal electrode 22 may be a ground (GND) part.

이렇게 제1 내부 전극(21)과 제2 내부 전극(22)이 교차 적층되면 제2 내부 전극(22)의 리드부(22a) 중 일부가 부분적으로 잘려서 더미 패턴(25)을 형성하게 된다. 예컨대, 더미 패턴(25)은 제1 내부 전극(21)과 같은 층에서 리드부(22a)와 대응하는 위치에 배치될 수 있다.When the first internal electrode 21 and the second internal electrode 22 are cross-stacked in this way, a part of the lead portion 22a of the second internal electrode 22 is partially cut to form the dummy pattern 25 . For example, the dummy pattern 25 may be disposed at a position corresponding to the lead part 22a on the same layer as the first internal electrode 21 .

이와 같은 커패시터 바디(10)의 폭 방향 마진에 배치되는 리드부(22a) 및 더미 패턴(25)으로 인해, 리드부(22a) 및 더미 패턴(25)이 형성되지 아니한 주변부와 리드부(22a) 및 더미 패턴(25)이 형성된 부분의 단차가 현저히 증가하게 되고 이에 극단적인 불균형이 발생할 수 있다. 이로 인해, 리드부(22a)의 주변에 미세한 갭(gap)이 발생할 수 있고, 리드부(22a)의 상하부는 크랙에 취약한 구조가 될 수 있다. 따라서, 이러한 단차의 증가를 방지할 수 있는 방안이 필요하다.
Due to the lead portion 22a and the dummy pattern 25 disposed at the margin in the width direction of the capacitor body 10, the lead portion 22a and the dummy pattern 25 are not formed, and the lead portion 22a is not formed. And the step difference of the portion where the dummy pattern 25 is formed is significantly increased, which may cause an extreme imbalance. Due to this, a fine gap may be generated around the lead part 22a, and the upper and lower parts of the lead part 22a may have a structure vulnerable to cracks. Therefore, there is a need for a method to prevent such an increase in the step difference.

도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 투시사시도이며, 도 5는 도 4의 내부 전극 구조를 개략적으로 도시한 분리사시도이고, 도 6은 도 4의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이고, 도 7a 내지 도 7c는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.
4 is a perspective view schematically illustrating a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 5 is an exploded perspective view schematically illustrating the internal electrode structure of FIG. 4 , and FIG. 6 is the capacitor body of FIG. It is a cross-sectional view schematically illustrating a cross section of a width-thickness surface of a central portion, and FIGS. 7A to 7C are plan views schematically illustrating an internal electrode of a multilayer ceramic capacitor according to an embodiment of the present invention.

도 4 내지 도 7을 참조하여, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터에 대해 설명하도록 한다.A multilayer ceramic capacitor according to an exemplary embodiment of the present invention will be described with reference to FIGS. 4 to 7 .

본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 커패시터 바디(110), 제1 내지 제3 내부 전극(121-123), 제1 내지 제4 외부 전극(131-134)을 포함한다.
The multilayer ceramic capacitor 100 according to the exemplary embodiment includes a capacitor body 110 , first to third internal electrodes 121-123 , and first to fourth external electrodes 131-134 .

커패시터 바디(110)는 복수의 유전체층(111)을 포함하며, 형상에 특별히 제한은 없지만, 도 4에 도시된 바와 같이 대체로 육면체 형상일 수 있다.The capacitor body 110 includes a plurality of dielectric layers 111 and is not particularly limited in shape, but may have a substantially hexahedral shape as shown in FIG. 4 .

커패시터 바디(110)는, T방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 L방향으로 서로 대향하는 제3 및 제4 면(3, 4) 및 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 W방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.The capacitor body 110 is connected to the first and second surfaces 1 and 2 opposite to each other in the T-direction, and the first and second surfaces 1 and 2, and third and fourth opposed to each other in the L-direction. 5th and 6th surfaces 5, connected to the surfaces 3 and 4 and the first and second surfaces 1 and 2, connected to the third and fourth surfaces 3 and 4, and facing each other in the W direction; 6) may be included.

이때, 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.In this case, the dielectric layer 111 is in a sintered state, and the boundary between the adjacent dielectric layers 111 may be integrated to the extent that it cannot be confirmed.

또한, 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함할 수 있다.Also, the dielectric layer 111 may include ceramic powder, an organic solvent, and an organic binder.

상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
The ceramic powder is a material having a high dielectric constant, but is not limited thereto, but a barium titanate (BaTiO 3 )-based material, a strontium titanate (SrTiO 3 )-based material, or the like may be used.

또한, 커패시터 바디(110)는 내부에 복수의 내부 전극이 유전체층(111)을 사이에 두고 서로 분리되어 배치될 수 있다.Also, in the capacitor body 110 , a plurality of internal electrodes may be disposed to be separated from each other with the dielectric layer 111 interposed therebetween.

본 실시 형태에서는 복수의 제1 및 제2 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 T방향으로 번갈아 배치될 수 있다.In the present embodiment, the plurality of first and second internal electrodes 121 and 122 may be alternately disposed in the T direction with the dielectric layer 111 interposed therebetween.

제1 내부 전극(121)은 양 단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출된다.Both ends of the first internal electrode 121 are exposed through the third and fourth surfaces 3 and 4 of the capacitor body 110 .

제2 내부 전극(122)은 커패시터 바디(110)의 제5 또는 제6 면(5, 6) 중 하나를 통해 노출될 수 있다. 본 실시 형태에서는 제2 내부 전극(122)이 커패시터 바디(110)의 제5 면(5)을 통해 노출되는 것으로 도시하여 설명하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.The second internal electrode 122 may be exposed through one of the fifth or sixth surfaces 5 and 6 of the capacitor body 110 . In the present embodiment, the second internal electrode 122 is illustrated as being exposed through the fifth surface 5 of the capacitor body 110 , but the present invention is not necessarily limited thereto.

또한, 제2 내부 전극(122)은 제1 내부 전극(121)의 적어도 일부와 T방향으로 오버랩되는 제1 바디부(122a)와, 제1 바디부(122a)에서 커패시터 바디(110)의 제5 면(5)을 향해 노출되도록 연장되는 제1 리드부(122b)를 포함할 수 있다.In addition, the second internal electrode 122 includes a first body part 122a overlapping at least a portion of the first internal electrode 121 in the T-direction, and the second internal electrode 122 of the capacitor body 110 in the first body part 122a. It may include a first lead portion 122b extending to be exposed toward the five surfaces (5).

본 실시 형태에서, 제2 내부 전극(122) 은 제1 리드부(122b)가 커패시터 바디(110)의 W방향의 일측으로만 배치된다. 이렇게 제2 내부 전극(122)의 제1 리드부(122b)가 커패시터 바디(110)의 일측으로만 노출됨으로써 리드부가 형성되지 않은 주변부와의 단차를 감소시킬 수 있다.In the present embodiment, as for the second internal electrode 122 , the first lead part 122b is disposed on only one side of the capacitor body 110 in the W direction. As described above, the first lead portion 122b of the second internal electrode 122 is exposed to only one side of the capacitor body 110 , thereby reducing the step difference with the peripheral portion on which the lead portion is not formed.

제 3 내부 전극(123)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 통해 노출될 수 있다.The third internal electrode 123 may be exposed through the fifth and sixth surfaces 5 and 6 of the capacitor body 110 .

제3 내부 전극(123)은 제1 및 제2 내부 전극(121, 122)이 적층되는 일정 구간의 중간마다 배치할 수 있으며, 그 사이에 위치한 제1 및 제2 내부 전극의 개수를 특정 개수로 한정하는 것은 아니다. 다만, 제3 내부 전극(123)의 개수가 지나치게 증가하면 단차 개선 효과가 감소될 수 있으므로 적절히 조정하는 것이 필요하다.The third internal electrode 123 may be disposed in the middle of a predetermined section in which the first and second internal electrodes 121 and 122 are stacked, and the number of first and second internal electrodes positioned therebetween is set to a specific number. It is not limiting. However, if the number of third internal electrodes 123 is excessively increased, the effect of improving the step difference may be reduced, so it is necessary to appropriately adjust it.

또한, 제3 내부 전극(123)은 제1 내부 전극(121)의 적어도 일부 또는 제2 내부 전극(122)의 제1 바디부(122a)와 T방향으로 오버랩되는 제2 바디부(123a)와, 제2 바디부(123a)에서 커패시터 바디(110)의 제5 및 제6 면(5, 6)을 향해 각각 노출되도록 연장되는 제2 및 제3 리드부(123b, 123c)를 포함할 수 있다.In addition, the third internal electrode 123 includes at least a portion of the first internal electrode 121 or a second body part 123a overlapping with the first body part 122a of the second internal electrode 122 in the T direction; , second and third lead portions 123b and 123c extending from the second body portion 123a to be exposed toward the fifth and sixth surfaces 5 and 6 of the capacitor body 110, respectively. .

만약, 적층 세라믹 커패시터(100)에 제3 및 제4 외부 전극(133, 134)을 동시에 연결하는 내부 전극이 전혀 존재하지 않는 경우, 비교 예에 비해 커패시턴스가 약 절반 정도로 감소하는 문제가 발생할 수 있다. 특히, 어플리케이션(application)에서는 그라운드(GND)를 회로로 연결하고 있어 문제가 없을 수도 있지만, 선별 과정에서는 문제가 발생하게 된다.If there is no internal electrode for simultaneously connecting the third and fourth external electrodes 133 and 134 in the multilayer ceramic capacitor 100 , a problem in that the capacitance is reduced by about half compared to the comparative example may occur. . In particular, there may be no problem in the application because the ground (GND) is connected to the circuit, but a problem occurs in the selection process.

본 실시 형태의 제3 내부 전극(123)은 이러한 문제를 방지할 수 있다. 즉, 제3 내부 전극을 포함함으로써 선별에서 커패시턴스가 감소하는 것을 방지하고, 적층 세라믹 커패시터(100)의 용량이 저하 되는 것을 방지할 수 있다.The third internal electrode 123 of the present embodiment can prevent such a problem. That is, by including the third internal electrode, it is possible to prevent a decrease in capacitance during selection and prevent a decrease in capacitance of the multilayer ceramic capacitor 100 .

이러한 제1 내지 제3 내부 전극(121, 122, 123)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.The first to third internal electrodes 121 , 122 , and 123 may be formed of a conductive paste including a conductive metal.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
The conductive metal is not limited thereto, but may be nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof.

본 실시 형태의 적층 세라믹 커패시터(100)는 커패시터 바디(110)의 외측에 형성되며 내부 전극과 선택적으로 접속되어 전기적으로 연결되는 제1 내지 제4 외부 전극(131-134)을 포함할 수 있다.The multilayer ceramic capacitor 100 of the present embodiment may include first to fourth external electrodes 131-134 formed outside the capacitor body 110 and selectively connected to and electrically connected to internal electrodes.

제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치될 수 있다. 제1 및 제2 외부 전극(131, 132)에는 제1 내부 전극(121)의 양 단이 접속되어 전기적으로 연결될 수 있다.The first and second external electrodes 131 and 132 may be disposed on the third and fourth surfaces 3 and 4 of the capacitor body 110 . Both ends of the first internal electrode 121 may be connected to the first and second external electrodes 131 and 132 to be electrically connected to each other.

이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다. 또한, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.In this case, the first and second external electrodes 131 and 132 may extend to a portion of the first and second surfaces 1 and 2 of the capacitor body 110 . In addition, the first and second external electrodes 131 and 132 may further extend to a portion of the fifth and sixth surfaces 5 and 6 of the capacitor body 110 if necessary.

제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제5 및 제6 면(5, 6)에 배치될 수 있다. 제3 외부 전극(133)에는 제2 내부 전극(121)의 제1 리드부(122b)와 제3 내부 전극(123)의 제2 리드부(123b)가 접속되어 전기적으로 연결될 수 있다. 제4 외부 전극(134)에는 제3 내부 전극(123)의 제3 리드부(123c)가 접속되어 전기적으로 연결될 수 있다.The third and fourth external electrodes 133 and 134 may be disposed on the fifth and sixth surfaces 5 and 6 of the capacitor body 110 . The third external electrode 133 may be electrically connected to the first lead part 122b of the second internal electrode 121 and the second lead part 123b of the third internal electrode 123 . The third lead part 123c of the third internal electrode 123 may be connected to the fourth external electrode 134 to be electrically connected thereto.

이때, 제3 및 제4 외부 전극(131, 132)은 커패시터 바디(110)의 제1 및 제2 면(1, 2)의 일부까지 연장될 수 있다.In this case, the third and fourth external electrodes 131 and 132 may extend to a portion of the first and second surfaces 1 and 2 of the capacitor body 110 .

또한, 제3 및 제4 외부 전극(133, 134)은 커패시터 바디(110)의 제3 및 제4 면(3, 4)에서 소정 간격 이격되게 배치될 수 있다.Also, the third and fourth external electrodes 133 and 134 may be disposed to be spaced apart from each other by a predetermined distance from the third and fourth surfaces 3 and 4 of the capacitor body 110 .

또한, 제1 내지 제4 외부 전극(131-134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.Also, the first to fourth external electrodes 131-134 may be formed of a conductive paste including a conductive metal.

이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.In this case, the conductive metal is not limited thereto, but may be nickel (Ni), copper (Cu), tin (Sn), or an alloy thereof.

또한. 상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.In addition. The conductive paste may further include an insulating material, but is not limited thereto. For example, the insulating material may be glass.

또한, 제1 내지 제4 외부 전극(131-134)을 형성하는 방법은 특별히 제한되지 않으며, 예컨대 커패시터 바디(110)를 디핑(dipping)하여 형성할 수 있으며, 스퍼터링 또는 도금 등의 다른 방법을 사용할 수도 있다.In addition, the method of forming the first to fourth external electrodes 131-134 is not particularly limited, and may be formed by, for example, dipping the capacitor body 110, and other methods such as sputtering or plating may be used. may be

또한, 제1 내지 제4 외부 전극(131-134) 위에 도금층이 형성될 수 있다. 상기 도금층은 외부 전극 상에 형성되는 니켈 도금층과 상기 니켈 도금층 상에 형성되는 주석 도금층을 포함할 수 있다.
Also, a plating layer may be formed on the first to fourth external electrodes 131-134. The plating layer may include a nickel plating layer formed on the external electrode and a tin plating layer formed on the nickel plating layer.

이와 같이 구성된 본 실시 형태에 따른 적층 세라믹 커패시터는, 제2 내부 전극(122)의 제1 리드부(122b)가 폭 방향의 일측으로만 배치됨으로써 리드부에 의한 단차 문제를 해결할 수 있으며, 동시에 제3 내부 전극(123)이 제3 및 제4 외부 전극(131, 132)을 서로 연결하도록 형성됨으로써 전기적 연결성을 높여 선별에서 발생하는 문제를 해결할 수 있다.In the multilayer ceramic capacitor according to the present embodiment configured as described above, since the first lead part 122b of the second internal electrode 122 is disposed only on one side in the width direction, the problem of the step difference caused by the lead part can be solved, and at the same time, the first lead part 122b of the second internal electrode 122 can be solved. Since the third internal electrode 123 is formed to connect the third and fourth external electrodes 131 and 132 to each other, it is possible to improve electrical connectivity and solve the problem of sorting.

특히, 내부 전극의 폭 방향으로 노출되는 리드부의 개수가 줄어들면서 커패시터 바디의 커버 영역의 손상을 감소시킬 수 있고, 리드부의 주변부에서 단차로 인해 말생할 수 있는 미세한 갭(gap) 및 크랙의 발생 또한 감소시킬 수 있다.
In particular, as the number of lead parts exposed in the width direction of the internal electrode is reduced, damage to the cover area of the capacitor body can be reduced, and minute gaps and cracks that may be formed due to a step difference in the periphery of the lead part are also generated. can be reduced

한편, 본 실시 형태에서는, 적층 세라믹 커패시터(100)가 총 4개의 외부 전극을 갖는 4단자 커패시터인 것으로 도시하여 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 필요시 더 많은 수의 외부 전극을 포함하게 변경할 수 있다.
Meanwhile, in the present embodiment, the multilayer ceramic capacitor 100 is illustrated and described as a four-terminal capacitor having a total of four external electrodes. However, the present invention is not limited thereto and includes a larger number of external electrodes if necessary. can be changed to

도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디를 중앙부의 폭-두께 면의 절단면으로 도시한 단면도이고, 도 9a 내지 도 9d는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극을 개략적으로 도시한 평면도이다.8 is a cross-sectional view illustrating a capacitor body of a multilayer ceramic capacitor according to another embodiment of the present invention as a cross-sectional view of a central portion width-thickness, and FIGS. 9A to 9D are views of a multilayer ceramic capacitor according to another embodiment of the present invention. It is a plan view schematically showing an internal electrode.

도 8 내지 도 9d를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터는 제4 내부 전극(124)를 더 포함할 수 있다.8 to 9D , the multilayer ceramic capacitor according to another exemplary embodiment may further include a fourth internal electrode 124 .

제4 내부 전극(124)은 제2 내부 전극(122)과 유사한 구조로서, 제1 바디부(122a)와 T방향으로 오버랩되는 제3 바디부(124a)와, 제3 바디부(124a)에서 커패시터 바디(110)의 제6 면(6)을 통해 노출되도록 연장되며 제1 리드부(122b)와 W방향으로 대향되게 형성되는 제4 리드부(124b)를 포함할 수 있다.The fourth internal electrode 124 has a structure similar to that of the second internal electrode 122 , and includes a third body part 124a overlapping the first body part 122a in the T direction, and the third body part 124a. The capacitor body 110 may include a fourth lead part 124b extending to be exposed through the sixth surface 6 and facing the first lead part 122b in the W direction.

이처럼 제2 내부 전극(122) 및 제4 내부 전극(124)은 각 리드부가 W방향의 양측으로 교차하여 일측으로만 노출되도록 배치됨으로써, 비교 예에 따른 적층 세라믹 커패시터에 비해 커패시터 바디(110)의 일 측면으로 노출되는 리드부의 총 개수를 감소시킬 수 있다.As described above, the second internal electrode 122 and the fourth internal electrode 124 are disposed so that each lead part crosses both sides in the W direction and is exposed only on one side, so that the capacitor body 110 is lower than that of the multilayer ceramic capacitor according to the comparative example. It is possible to reduce the total number of lead parts exposed to one side.

즉, 제2 내부 전극(122)의 제1 리드부(122b) 및 제4 내부 전극(124)의 제4 리드부(124b)가 커패시터 바디(110)의 일측으로만 각각 노출됨으로써, 리드부(122b, 124b)가 형성되지 않은 주변부와의 단차를 감소시킬 수 있다.That is, since the first lead part 122b of the second internal electrode 122 and the fourth lead part 124b of the fourth internal electrode 124 are exposed to only one side of the capacitor body 110, respectively, the lead part ( 122b, 124b) can reduce the step difference with the peripheral portion not formed.

이때, 제2 및 제4 내부 전극(122, 124)의 제1 및 제4 리드부(122b, 124b)는 필요시 실제 적층시에 제1 및 제4 리드부(122b, 124b)의 위치를 분산시키기 위하여 다수의 방향으로 이동(shift)하면서 적층을 수행할 수 있다.In this case, the first and fourth lead parts 122b and 124b of the second and fourth internal electrodes 122 and 124 distribute the positions of the first and fourth lead parts 122b and 124b during actual stacking, if necessary. In order to do this, lamination may be performed while shifting in multiple directions.

상기의 설명을 제외하고 상술한 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, descriptions that overlap with the features of the multilayer ceramic capacitor according to the exemplary embodiment described above will be omitted herein.

도 10은 도 8의 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 노출 부분을 촬영한 것이다.10 is a photograph of an exposed portion of an internal electrode of the multilayer ceramic capacitor according to the embodiment of FIG. 8 .

도 10을 참조하면, 일측으로 노출되는 리드부의 수를 도 1의 비교 예에 따른 적층 세라믹 커패시터에 비해 1/2로 줄여서 평가한 결과, 도 10과 같이 커패시터 바디의 상하부의 커버의 바깥까지 리드부로 인한 단차가 영향을 주지 못하는 것을 확인할 수 있다.
Referring to FIG. 10 , as a result of the evaluation by reducing the number of lead parts exposed to one side by 1/2 compared to the multilayer ceramic capacitor according to the comparative example of FIG. 1 , as shown in FIG. It can be seen that the step difference does not have an effect.

도 11은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 커패시터 바디의 중앙부의 폭-두께 면의 절단면을 개략적으로 도시한 단면도이다.11 is a cross-sectional view schematically illustrating a width-thickness cross-section of a central portion of a capacitor body of a multilayer ceramic capacitor according to another embodiment of the present invention.

도 11을 참조하면, 제3 내부 전극(123)이 커패시터 바디(110)의 상하 커버 영역 내에 배치될 수 있다.Referring to FIG. 11 , the third internal electrode 123 may be disposed in the upper and lower cover regions of the capacitor body 110 .

또한, 다른 실시 형태로서, 제3 내부 전극(123)는 커패시터 바디(110)의 중앙부와 상하 커버층에 동시에 배치되는 것도 가능하다.Also, as another embodiment, the third internal electrode 123 may be simultaneously disposed on the central portion of the capacitor body 110 and the upper and lower cover layers.

이때, 제3 내부 전극(123)의 적층 수는 칩의 특성에 따라 1개에서 연속하여 수개까지 중복으로 배치되는 것이 가능하다. 본 실시 형태에서는 상하 커버 영역 마다 각각 3개가 중복 배치된 것으로 도시하여 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다.In this case, the number of stacked third internal electrodes 123 may be overlapped from one to several consecutively depending on the characteristics of the chip. In the present embodiment, it is illustrated and described as three overlapping each of the upper and lower cover areas, but the present invention is not limited thereto.

상기의 설명을 제외하고 상술한 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, descriptions that overlap with the features of the multilayer ceramic capacitor according to the exemplary embodiment described above will be omitted herein.

도 12는 도 4에 연결 전극이 추가된 것을 도시한 투시사시도이다.FIG. 12 is a perspective view showing that a connection electrode is added to FIG. 4 .

본 발명은, 상술한 선별에서 발생하는 문제를 해결하기 위하여, 도 12와 같이, 적층 세라믹 커패시터에서, 커패시터 바디(110)의 제1 면(1) 또는 제2 면(2)에 제3 및 제4 외부 전극(133, 134)를 연결하는 연결 전극(140)을 더 배치할 수 있다.According to the present invention, as shown in FIG. 12 , in the multilayer ceramic capacitor, the third and third surfaces are formed on the first surface 1 or the second surface 2 of the capacitor body 110 in order to solve the problem occurring in the above-mentioned selection. 4 A connection electrode 140 connecting the external electrodes 133 and 134 may be further disposed.

도 12에서는 연결 전극(140)이 커패시터 바디(110)의 제2 면(2)에 형성되어 제3 및 제4 외부 전극(133, 134)을 연결하는 것으로 도시하여 설명하고 있지만, 본 발명의 연결 전극(140)은 커패시터 바디(110)의 제1 면(1)에만 형성되거나, 또는 커패시터 바디(110)의 제1 및 제2 면(1, 2)에 둘 다 형성되는 구조로 이루어질 수 있다.In FIG. 12 , the connection electrode 140 is formed on the second surface 2 of the capacitor body 110 to connect the third and fourth external electrodes 133 and 134 . The electrode 140 may be formed only on the first surface 1 of the capacitor body 110 , or may have a structure formed on both the first and second surfaces 1 and 2 of the capacitor body 110 .

또한, 본 실시 형태에서, 연결 전극(140)은 직선형으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 필요시 연결 전극(140)은 곡선형 또는 지그재그형 등으로 구성될 수 있다.In addition, in the present embodiment, the connection electrode 140 is shown in a straight shape, but the present invention is not limited thereto, and if necessary, the connection electrode 140 may be configured in a curved shape or a zigzag shape.

또한, 필요시 연결 전극(140) 위에 연결 전극(140)을 커버하도록 유전체층(미도시)을 추가로 더 배치하여 연결 전극(140)이 외부로부터 노출되는 것을 방지하도록 구성할 수 있다.In addition, if necessary, a dielectric layer (not shown) may be further disposed on the connection electrode 140 to cover the connection electrode 140 to prevent the connection electrode 140 from being exposed from the outside.

이러한 연결 전극(140)의 재료는 특별히 제한되는 것은 아니며, 예를 들어 제1 내지 제4 내부 전극(121-124)에서와 유사하게 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.The material of the connection electrode 140 is not particularly limited, and may be formed of, for example, a conductive paste including a conductive metal similarly to the first to fourth internal electrodes 121-124.

이때, 상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.In this case, the conductive metal is not limited thereto, but may be nickel (Ni), copper (Cu), palladium (Pd), or an alloy thereof.

상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
Except for the above description, descriptions that overlap with the features of the multilayer ceramic capacitor according to the exemplary embodiment described above will be omitted herein.

도 13은 도 4의 적층 세라믹 커패시터가 실장된 기판을 도시한 사시도이다.13 is a perspective view illustrating a substrate on which the multilayer ceramic capacitor of FIG. 4 is mounted.

도 13을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판은 일면에 제1 내지 제4 전극 패드(221-224)를 가지는 기판(210)과, 기판(210)의 일면에서 제1 내지 제4 외부 전극(131-134)가 제1 내지 제4 전극 패드(221-224) 상에 각각 접속되도록 실장되는 적층 세라믹 커패시터(100)를 포함한다. 도 13에서 도면부호 230은 전극 패드와 외부 전극을 접합시키기 위한 솔더를 나타낸다.
Referring to FIG. 13 , a substrate for mounting a multilayer ceramic capacitor according to an embodiment of the present invention includes a substrate 210 having first to fourth electrode pads 221 to 224 on one surface, and a substrate 210 on one surface of the substrate 210 . The multilayer ceramic capacitor 100 is mounted such that the first to fourth external electrodes 131 to 134 are respectively connected to the first to fourth electrode pads 221 to 224 . In FIG. 13 , reference numeral 230 denotes a solder for bonding the electrode pad and the external electrode.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
Although the embodiment of the present invention has been described in detail above, the scope of the present invention is not limited thereto, and various modifications and variations are possible within the scope without departing from the technical matters of the present invention described in the claims. It will be apparent to those of ordinary skill in the art.

100 ; 적층 세라믹 커패시터
110 ; 커패시터 바디
111 ; 유전체층
121, 122, 123, 124 ; 제1 내지 제4 내부 전극
122a, 123a, 124a ; 제1 내지 제3 바디부
122b, 123b, 123c, 124b ; 제1 내지 제4 리드부
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
140: 연결 전극
210 ; 기판
221, 222, 223, 224 ; 제1 내지 제4 전극 패드100 ; Multilayer Ceramic Capacitors
110 ; capacitor body
111; dielectric layer
121, 122, 123, 124; first to fourth internal electrodes
122a, 123a, 124a; first to third body parts
122b, 123b, 123c, 124b; first to fourth lead parts
131, 132, 133, 134; first to fourth external electrodes
140: connecting electrode
210; Board
221, 222, 223, 224; first to fourth electrode pads

Claims (15)

유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6면을 통해 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되는 제3 및 제4 외부 전극; 을 포함하고,
상기 제2 내부 전극이 상기 제3 외부 전극과 접속되고, 상기 제3 내부 전극이 상기 제3 및 제4 외부 전극과 접속되는 적층 세라믹 커패시터.
A dielectric layer and a plurality of first to third internal electrodes alternately disposed with the dielectric layer interposed therebetween, including first and second surfaces facing each other, third and opposite surfaces connected to the first and second surfaces and facing each other a fourth surface, fifth and sixth surfaces connected to the first and second surfaces, connected to the third and fourth surfaces, and facing each other, wherein both ends of the first internal electrode are third and fourth a capacitor body exposed through the surfaces, the second internal electrode exposed through the fifth surface, and the third internal electrode exposed through the fifth and sixth surfaces;
first and second external electrodes disposed on the third and fourth surfaces of the capacitor body, respectively, and connected to the first internal electrode;
third and fourth external electrodes respectively disposed on fifth and sixth surfaces of the capacitor body; including,
wherein the second internal electrode is connected to the third external electrode, and the third internal electrode is connected to the third and fourth external electrodes.
 제1항에 있어서,
상기 제2 내부 전극은, 상기 제1 내부 전극과 오버랩되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제1 리드부를 포함하는 적층 세라믹 커패시터.
According to claim 1,
The second internal electrode may include a first body part overlapping the first internal electrode, and a first lead part extending from the first body part toward a fifth surface of the capacitor body.
 제1항에 있어서,
상기 제3 내부 전극은, 상기 제1 또는 제2 내부 전극과 오버랩되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 향해 각각 연장되는 제2 및 제3 리드부를 포함하는 적층 세라믹 커패시터.
According to claim 1,
The third internal electrode includes a second body portion overlapping the first or second internal electrode, and second and third portions extending from the second body portion toward fifth and sixth surfaces of the capacitor body, respectively. A multilayer ceramic capacitor including a lead part.
 삭제delete 삭제delete 제1항에 있어서,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장되는 적층 세라믹 커패시터.
According to claim 1,
The first and second external electrodes extend from third and fourth surfaces of the capacitor body to a portion of the first and second surfaces, and the third and fourth external electrodes are fifth and sixth of the capacitor body. A multilayer ceramic capacitor extending from the face to a portion of the first and second faces.
 제1항에 있어서,
상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 이격되게 배치되는 적층 세라믹 커패시터.
According to claim 1,
wherein the third and fourth external electrodes are spaced apart from third and fourth surfaces of the capacitor body.
 제1항에 있어서,
상기 커패시터 바디의 제1 또는 제2 면 중 적어도 한 면에 상기 제3 및 제4 외부 전극을 연결하도록 형성되는 연결 전극을 더 포함하는 적층 세라믹 커패시터.
According to claim 1,
and a connection electrode formed to connect the third and fourth external electrodes to at least one of the first and second surfaces of the capacitor body.
 상면에 복수의 전극 패드를 가지는 기판; 및
상기 전극 패드에 각각의 대응하는 외부 전극이 접속되도록 상기 기판에 실장되는 제1항 내지 제3항, 제6항 내지 제8항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
a substrate having a plurality of electrode pads on its upper surface; and
The multilayer ceramic capacitor according to any one of claims 1 to 3 and 6 to 8, mounted on the substrate such that the external electrodes respectively corresponding to the electrode pads are connected to each other; A mounting board for a multilayer ceramic capacitor comprising:
 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 내지 제3 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극의 양단이 제3 및 제4 면을 통해 각각 노출되고, 상기 제2 내부 전극이 제5 또는 제6 면을 통해 노출되고, 상기 제3 내부 전극은 제5 및 제6 면을 통해 노출되는 커패시터 바디;
상기 커패시터 바디의 제3 및 제4 면에 각각 배치되고, 상기 제1 내부 전극과 접속되는 제1 및 제2 외부 전극;
상기 커패시터 바디의 제5 및 제6 면에 각각 배치되고, 상기 제2 내부 전극 및 상기 제3 내부 전극과 접속되는 제3 및 제4 외부 전극; 을 포함하고,
적층 방향으로, 상기 제3 내부 전극은 상기 커패시터 바디의 최상단과 중간에 각각 하나씩 위치하고, 상기 최상단의 제3 내부 전극과 중간의 제3 내부 전극 사이에 제1 및 제2 내부 전극이 번갈아 배치되며, 상기 제2 내부 전극은 커패시터 바디의 제5 및 제6 면으로 번갈아 노출되도록 적층되는 적층 세라믹 커패시터.
A dielectric layer and a plurality of first to third internal electrodes alternately disposed with the dielectric layer interposed therebetween, including first and second surfaces facing each other, third and opposite surfaces connected to the first and second surfaces and facing each other a fourth surface, fifth and sixth surfaces connected to the first and second surfaces, connected to the third and fourth surfaces, and facing each other, wherein both ends of the first internal electrode are third and fourth a capacitor body exposed through a surface, the second inner electrode exposed through a fifth or sixth surface, and the third inner electrode exposed through a fifth and sixth surface;
first and second external electrodes disposed on the third and fourth surfaces of the capacitor body, respectively, and connected to the first internal electrode;
third and fourth external electrodes disposed on fifth and sixth surfaces of the capacitor body, respectively, and connected to the second internal electrode and the third internal electrode; including,
In the stacking direction, each of the third internal electrodes is positioned one at the top and the middle of the capacitor body, and the first and second internal electrodes are alternately disposed between the third internal electrode at the top and the third internal electrode in the middle, The multilayer ceramic capacitor is stacked such that the second internal electrode is alternately exposed to fifth and sixth surfaces of the capacitor body.
 제10항에 있어서,
상기 제2 내부 전극은, 상기 제1 내부 전극과 오버랩되는 제1 바디부와, 상기 제1 바디부에서 상기 커패시터 바디의 제5 면을 향해 연장되는 제1 리드부를 포함하는 적층 세라믹 커패시터.
11. The method of claim 10,
The second internal electrode may include a first body part overlapping the first internal electrode, and a first lead part extending from the first body part toward a fifth surface of the capacitor body.
 제10항에 있어서,
상기 제3 내부 전극은, 상기 제1 또는 제2 내부 전극과 오버랩되는 제2 바디부와, 상기 제2 바디부에서 상기 커패시터 바디의 제5 및 제6 면을 향해 각각 연장되는 제2 및 제3 리드부를 포함하는 적층 세라믹 커패시터.
11. The method of claim 10,
The third internal electrode includes a second body portion overlapping the first or second internal electrode, and second and third portions extending from the second body portion toward fifth and sixth surfaces of the capacitor body, respectively. A multilayer ceramic capacitor including a lead part.
 제10항에 있어서,
상기 제1 및 제2 외부 전극은 상기 커패시터 바디의 제3 및 제4 면에서 제1 및 제2 면의 일부까지 연장되고, 상기 제3 및 제4 외부 전극은 상기 커패시터 바디의 제5 및 제6 면에서 제1 및 제2 면의 일부까지 연장되는 적층 세라믹 커패시터.
11. The method of claim 10,
The first and second external electrodes extend from third and fourth surfaces of the capacitor body to a portion of the first and second surfaces, and the third and fourth external electrodes are fifth and sixth of the capacitor body. A multilayer ceramic capacitor extending from the face to a portion of the first and second faces.
 제10항에 있어서,
상기 제3 및 제4 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에서 이격되게 배치되는 적층 세라믹 커패시터.
11. The method of claim 10,
wherein the third and fourth external electrodes are spaced apart from third and fourth surfaces of the capacitor body.
 제10항에 있어서,
상기 커패시터 바디의 제1 또는 제2 면 중 적어도 한 면에 상기 제3 및 제4 외부 전극을 연결하도록 형성되는 연결 전극을 더 포함하는 적층 세라믹 커패시터.11. The method of claim 10,
and a connection electrode formed to connect the third and fourth external electrodes to at least one of the first and second surfaces of the capacitor body.
KR1020170101132A 2017-06-02 2017-08-09 Multilayered ceramic capacitor and board having the same mounted thereon KR102449360B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US15/832,017 US10468185B2 (en) 2017-06-02 2017-12-05 Multilayer ceramic capacitor and board having the same mounted thereon
JP2017241363A JP7091582B2 (en) 2017-06-02 2017-12-18 Multilayer ceramic capacitors and their mounting boards
CN201810161244.6A CN108987110B (en) 2017-06-02 2018-02-26 Multilayer ceramic capacitor and board mounted with the same
KR1020220095942A KR102551242B1 (en) 2017-06-02 2022-08-02 Multilayered ceramic capacitor and board having the same mounted thereon

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170069135 2017-06-02
KR20170069135 2017-06-02

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020220095942A Division KR102551242B1 (en) 2017-06-02 2022-08-02 Multilayered ceramic capacitor and board having the same mounted thereon

Publications (2)

Publication Number Publication Date
KR20180132490A KR20180132490A (en) 2018-12-12
KR102449360B1 true KR102449360B1 (en) 2022-10-04

Family

ID=64670204

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170101132A KR102449360B1 (en) 2017-06-02 2017-08-09 Multilayered ceramic capacitor and board having the same mounted thereon
KR1020220095942A KR102551242B1 (en) 2017-06-02 2022-08-02 Multilayered ceramic capacitor and board having the same mounted thereon

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020220095942A KR102551242B1 (en) 2017-06-02 2022-08-02 Multilayered ceramic capacitor and board having the same mounted thereon

Country Status (2)

Country Link
JP (1) JP7091582B2 (en)
KR (2) KR102449360B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018718A1 (en) * 2022-07-22 2024-01-25 株式会社村田製作所 Laminated ceramic electronic component and mounting structure for laminated ceramic electronic component
WO2024018719A1 (en) * 2022-07-22 2024-01-25 株式会社村田製作所 Layered ceramic electronic component

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181976A (en) * 2007-09-28 2011-09-15 Samsung Electro-Mechanics Co Ltd Laminated type capacitor
JP2015216343A (en) * 2014-05-07 2015-12-03 サムソン エレクトロ−メカニックス カンパニーリミテッド． Multilayer ceramic capacitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK240084D0 (en) * 1984-05-15 1984-05-15 Ferrosan As NEW BETA-CARBOLINE-3-OXADIAZOLYL DERIVATIVES
JP2694666B2 (en) * 1989-03-24 1997-12-24 マルコン電子株式会社 Electrolyte for driving electrolytic capacitors
JP2878919B2 (en) * 1991-12-30 1999-04-05 韓國電子通信研究院 Chip type capacitor for high frequency noise removal
JP3214072B2 (en) * 1992-07-09 2001-10-02 日本ケミコン株式会社 Electrolyte for electrolytic capacitors
JPH07272975A (en) * 1994-03-29 1995-10-20 Tdk Corp Composite capacitor
JP2001196263A (en) 2000-01-07 2001-07-19 Philips Japan Ltd Multilayer dielectric feed-through capacitor
JP5218545B2 (en) 2010-12-24 2013-06-26 Ｔｄｋ株式会社 Multilayer capacitor
JP6343901B2 (en) 2013-10-11 2018-06-20 Tdk株式会社 Feedthrough capacitor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181976A (en) * 2007-09-28 2011-09-15 Samsung Electro-Mechanics Co Ltd Laminated type capacitor
JP2015216343A (en) * 2014-05-07 2015-12-03 サムソン エレクトロ−メカニックス カンパニーリミテッド． Multilayer ceramic capacitor

Also Published As

Publication number Publication date
JP2018207091A (en) 2018-12-27
KR102551242B1 (en) 2023-07-03
KR20220111239A (en) 2022-08-09
JP7091582B2 (en) 2022-06-28
KR20180132490A (en) 2018-12-12

Similar Documents

Publication Publication Date Title
KR101792385B1 (en) Multi-layered ceramic capacitor and board for mounting the same
JP5955903B2 (en) Multilayer ceramic capacitor
US10325725B2 (en) Multilayer capacitor and board having the same
JP2022082766A (en) Multilayer capacitor, mounting board thereof, and manufacturing method thereof
US8891226B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
CN109767916B (en) multilayer capacitor
CN108987110B (en) Multilayer ceramic capacitor and board mounted with the same
KR102551242B1 (en) Multilayered ceramic capacitor and board having the same mounted thereon
KR20130022825A (en) Multilayer ceramic capacitor
KR102067174B1 (en) 3-termibal multi-layered capacitor
KR102089696B1 (en) Multi-layered ceramic electronic component and board having the same mounted thereon
KR20150089277A (en) Multi-layered ceramic electroic components and mounting circuit thereof
KR101539884B1 (en) Multi-layered ceramic electroic components and mounting circuit thereof
US9460856B2 (en) Multilayer ceramic capacitor and board having the same
KR101872582B1 (en) Multi-layered ceramic capacitor and method of manufacturing the same
KR20150115184A (en) Multi-layered ceramic capacitor and board having the same mounted thereon
JP2014204115A (en) Multilayer ceramic capacitor, method of manufacturing the same, and circuit board mounted with electronic component
KR20190023594A (en) Multi layered capacitor and board for mounting the same
KR102037268B1 (en) Multi layered ceramic capacitor and board having the same mounted thereon
US11222748B2 (en) Multi-layered ceramic electronic component
CN108695061B (en) Multilayer electronic component
KR102109639B1 (en) Multi-layered ceramic electroic components and mounting circuit thereof
KR102004809B1 (en) Multi-layered ceramic capacitor, and manufacturing method of the same
KR101525740B1 (en) Multilayer ceramic capacitor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant