KR102446185B1 - Three dimensional flash memor with structure for efficient layout - Google Patents

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KR102446185B1 KR1020200107043A KR20200107043A KR102446185B1 KR 102446185 B1 KR102446185 B1 KR 102446185B1 KR 1020200107043 A KR1020200107043 A KR 1020200107043A KR 20200107043 A KR20200107043 A KR 20200107043A KR 102446185 B1 KR102446185 B1 KR 102446185B1
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송윤흡
남인호
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한양대학교 산학협력단
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Abstract

효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리에 있어서, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록; 상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들; 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)를 포함하고, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 한다.A three-dimensional flash memory having a structure for efficient layout and a manufacturing method thereof are disclosed. According to one embodiment, a 3D flash memory is a 3D flash memory having a structure for an efficient layout, comprising: at least one cell block each including a plurality of memory cell strings extending in one direction on a substrate; a plurality of peripheral circuit blocks each including at least one peripheral circuit while being positioned below the at least one cell block as a cell on peripheral (COP) structure is applied to the substrate; a row decoder for the at least one cell block and the plurality of peripheral circuit blocks; and a column decoder for the at least one cell block and the plurality of peripheral circuit blocks, wherein the row decoder and the column decoder include the plurality of peripheral circuit blocks such that the plurality of peripheral circuit blocks are symmetrical to each other. It is characterized in that the circuit blocks are divided and arranged.

Description

효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMOR WITH STRUCTURE FOR EFFICIENT LAYOUT}Three-dimensional flash memory with a structure for efficient layout

아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory, and more particularly, a technology for a three-dimensional flash memory having a structure for efficient layout.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable programmable read only memory (EEPROM), which electrically controls input and output of data by Fowler-Nordheimtunneling or hot electron injection. .

최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조에 더해, 기판에 적어도 하나의 주변 회로가 배치되는 COP(Cell On Peripheral) 구조가 적용되고 있다.In recent flash memories, in addition to a three-dimensional structure that increases the density by stacking cells vertically to meet the high performance and low price demanded by consumers, a COP (Cell On Peripheral) in which at least one peripheral circuit is placed on a substrate structure is applied.

이와 같은 구조로 인해 적어도 하나의 주변 회로의 배선 복잡도가 증가되는 바, 적어도 하나의 주변 회로가 로우 디코더(Row Decoder) 및 컬럼 디코더(Column Decoder)와 함께 배치되는 레이아웃(Layout)을 효율적으로 해야 할 필요가 있다.Since the wiring complexity of at least one peripheral circuit is increased due to such a structure, a layout in which at least one peripheral circuit is arranged together with a row decoder and a column decoder must be efficiently performed. There is a need.

따라서, 아래의 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리를 제안하고자 한다.Accordingly, the following embodiments intend to propose a three-dimensional flash memory to which a structure for efficient layout is applied.

일 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.One embodiment proposes a three-dimensional flash memory to which a structure for efficient layout is applied and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 서로 대칭되도록 로우 디코더 및 컬럼 디코더가 복수의 주변 회로 블록들을 분할하며 배치됨으로써, 효율적인 레이아웃을 위한 구조를 구현하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.More specifically, embodiments provide a structure for efficient layout by dividing and disposing a row decoder and a column decoder so that a plurality of peripheral circuit blocks are symmetrical to each other in a plane of a three-dimensional flash memory. A three-dimensional flash memory and a method for manufacturing the same are proposed.

일 실시예에 따르면, 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록; 상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들; 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및 상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)를 포함하고, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 한다.According to an embodiment, a 3D flash memory having a structure for an efficient layout includes: at least one cell block each including a plurality of memory cell strings extending in one direction on a substrate; a plurality of peripheral circuit blocks each including at least one peripheral circuit while being positioned below the at least one cell block as a cell on peripheral (COP) structure is applied to the substrate; a row decoder for the at least one cell block and the plurality of peripheral circuit blocks; and a column decoder for the at least one cell block and the plurality of peripheral circuit blocks, wherein the row decoder and the column decoder include the plurality of peripheral circuit blocks such that the plurality of peripheral circuit blocks are symmetrical to each other. It is characterized in that the circuit blocks are divided and arranged.

일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 십자형(Cross shape)으로 배치되어, 상기 십자형에 의한 사분면(Quadrant)에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 할 수 있다.According to one side, the row decoder and the column decoder are arranged in a cross shape in the plane of the 3D flash memory, and the plurality of peripheral circuit blocks are symmetrically divided in a quadrant by the cross shape. It can be characterized as

다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더가 수직 방향으로 위치하고 상기 컬럼 디코더가 상기 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 상기 십자형으로 배치되는 것을 특징으로 할 수 있다.According to another aspect, in the row decoder and the column decoder, as the row decoder is positioned in a vertical direction in a plane of the 3D flash memory and the column decoder is positioned in a horizontal direction across a midpoint of the row decoder, , it may be characterized in that it is arranged in the cross shape.

또 다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 T자형으로 배치되어, 상기 T자형에 의한 두 개의 분면들에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 할 수 있다.According to another aspect, the row decoder and the column decoder are arranged in a T-shape in the plane of the three-dimensional flash memory, and the plurality of peripheral circuit blocks are symmetrically divided into two quadrants by the T-shape. It can be characterized as

또 다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 3차원 플래시 메모리의 평면 내에서 상기 컬럼 디코더가 수평 방향으로 위치하고 상기 로우 디코더가 상기 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 상기 T자형으로 배치되는 것을 특징으로 할 수 있다.According to another aspect, in the row decoder and the column decoder, the column decoder is positioned in a horizontal direction in a plane of the 3D flash memory and the row decoder is positioned in a vertical direction from an intermediate point of the column decoder to a point Accordingly, it may be characterized in that it is arranged in the T-shape.

또 다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 할 수 있다.According to another aspect, the row decoder and the column decoder are arranged to divide the plurality of peripheral circuit blocks so that the plurality of peripheral circuit blocks are symmetrical to each other while being positioned below the at least one cell block. can be done with

또 다른 일측에 따르면, 상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치하는 것을 특징으로 할 수 있다.According to another aspect, the transistors of the at least one peripheral circuit included in each of the plurality of peripheral circuit blocks are positioned to be symmetrical to each other by the row decoder and the column decoder in the plane of the 3D flash memory. can be characterized as

또 다른 일측에 따르면, 상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더까지 연결되는 배선은, 상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치함에 따라, 최소화된 길이를 갖는 것을 특징으로 할 수 있다.According to another aspect, a wiring through which a transistor of the at least one peripheral circuit included in each of the plurality of peripheral circuit blocks is connected to the row decoder and the column decoder is included in each of the plurality of peripheral circuit blocks. As the transistors of the at least one peripheral circuit are positioned to be symmetrical to each other by the row decoder and the column decoder, the length may be minimized.

또 다른 일측에 따르면, 상기 적어도 하나의 셀 블록이 복수 개 구비되는 경우, 상기 로우 디코더 및 상기 컬럼 디코더는, 상기 복수의 셀 블록들이 서로 대칭되도록 상기 복수의 셀 블록들을 분할하며 배치되는 것을 특징으로 할 수 있다.According to another aspect, when the at least one cell block is provided in plurality, the row decoder and the column decoder are arranged by dividing the plurality of cell blocks so that the plurality of cell blocks are symmetrical to each other. can do.

또 다른 일측에 따르면, 상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치하는 것을 특징으로 할 수 있다.According to another aspect, the transistors of each of the plurality of memory cell strings included in each of the plurality of cell blocks are positioned to be symmetrical to each other by the row decoder and the column decoder in the plane of the 3D flash memory. It can be characterized as

또 다른 일측에 따르면, 상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더까지 연결되는 배선은, 상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치함에 따라, 최소화된 길이를 갖는 것을 특징으로 할 수 있다.According to another aspect, a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder and the column decoder is included in each of the plurality of cell blocks. As the transistors of each of the plurality of memory cell strings are positioned to be symmetrical to each other by the row decoder and the column decoder, the length may be minimized.

일 실시예에 따르면, 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리의 제조 방법은, 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 3차원 플래시 메모리의 평면 내에서 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들이 형성될 영역들이 서로 대칭되도록 상기 영역들을 분할하며 로우 디코더(Row Decoder) 및 컬럼 디코더(Column Decoder)를 생성하는 단계; 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 상기 복수의 주변 회로 블록들을 상기 영역들에 분할하며 형성하는 단계; 및 상기 복수의 주변 회로 블록들의 상부에 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록을 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing a 3D flash memory having a structure for efficient layout includes at least one peripheral circuit in a plane of the 3D flash memory as a COP (Cell On Peripheral) structure is applied to a substrate. generating a row decoder and a column decoder by dividing the regions so that regions in which a plurality of peripheral circuit blocks including each are to be formed are symmetrical to each other; dividing and forming the plurality of peripheral circuit blocks into the regions so as to be symmetrical to each other by the row decoder and the column decoder; and forming at least one cell block each including a plurality of memory cell strings extending in one direction on top of the plurality of peripheral circuit blocks.

일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더를 생성하는 단계는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더를 십자형(Cross shape)으로 배치하여, 상기 십자형에 의한 사분면에 상기 영역들을 대칭되도록 분할하는 단계인 것을 특징으로 할 수 있다.According to one aspect, the generating of the row decoder and the column decoder may include arranging the row decoder and the column decoder in a cross shape in a plane of the 3D flash memory, and forming the row decoder and the column decoder in a quadrant formed by the cross shape. It may be characterized in that it is a step of dividing the regions to be symmetrical.

다른 일측에 따르면, 상기 로우 디코더 및 상기 컬럼 디코더를 생성하는 단계는, 상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더를 T자형으로 배치하여, 상기 T자형에 의한 두 개의 분면들에 상기 영역들을 대칭되도록 분할하는 것을 특징으로 할 수 있다.According to another aspect, the generating of the row decoder and the column decoder may include arranging the row decoder and the column decoder in a T-shape in a plane of the 3D flash memory, so that the T-shaped two quadrants are formed. It may be characterized in that the regions are divided to be symmetrical.

일 실시예들은 효율적인 레이아웃을 위한 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a 3D flash memory to which a structure for efficient layout is applied and a method of manufacturing the same.

보다 상세하게, 일 실시예들은 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 서로 대칭되도록 로우 디코더 및 컬럼 디코더가 복수의 주변 회로 블록들을 분할하며 배치됨으로써, 효율적인 레이아웃을 위한 구조를 구현하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.More specifically, embodiments provide a structure for efficient layout by dividing and disposing a row decoder and a column decoder so that a plurality of peripheral circuit blocks are symmetrical to each other in a plane of a three-dimensional flash memory. A three-dimensional flash memory and a manufacturing method thereof can be proposed.

도 1은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 3은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 4는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.1 is an XY plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
2 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
3 is an XY plan view illustrating a three-dimensional flash memory according to another exemplary embodiment.
4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express a preferred embodiment of the present invention, which may vary according to the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 1은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.1 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.

도 1을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(100)는, 적어도 하나의 셀 블록(110), 복수의 주변 회로 블록들(120, 130, 140, 150), 로우 디코더(Row Decoder)(160) 및 컬럼 디코더(Column Decoder)(170)를 포함한다.Referring to FIG. 1 , a 3D flash memory 100 according to an embodiment includes at least one cell block 110 , a plurality of peripheral circuit blocks 120 , 130 , 140 , 150 , and a row decoder. ) 160 and a column decoder 170 .

적어도 하나의 셀 블록(110)은, 기판 상 일 방향(예컨대, 수직 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(미도시)을 포함할 수 있다. 이에, 적어도 하나의 셀 블록(110)은, 기판 내에 형성된 복수의 메모리 셀 스트링들의 트랜지스터를 더 포함할 수 있다.The at least one cell block 110 may include a plurality of memory cell strings (not shown) extending in one direction (eg, a vertical direction) on the substrate. Accordingly, the at least one cell block 110 may further include transistors of a plurality of memory cell strings formed in the substrate.

여기서, 복수의 메모리 셀 스트링들 각각은, 일 방향으로 연장 형성된 채널층(미도시), 채널층을 감싸도록 일 방향으로 연장 형성된 전하 저장층(미도시) 및 채널층과 전하 저장층에 대해 수직으로 연결되는 복수의 워드 라인들(미도시)로 구성될 수 있다. 채널층은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 채널층은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다. 전하 저장층은 복수의 워드 라인들을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 복수의 워드 라인들은, 전류를 공급하기 위한 도전성 물질(예컨대, W, Ti, Ta, Cu 또는 Au 등)로 형성될 수 있으며, 그 사이에 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3 등)로 형성되는 복수의 절연층들(미도시)이 개재될 수 있다.Here, each of the plurality of memory cell strings includes a channel layer (not shown) extending in one direction, a charge storage layer (not shown) extending in one direction to surround the channel layer, and perpendicular to the channel layer and the charge storage layer. It may be composed of a plurality of word lines (not shown) connected to . The channel layer may be formed of single crystal silicon or poly-silicon, and may be formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate (not shown) as a seed. . In addition, the channel layer may be formed in the form of an empty tube and further include a buried film (not shown) therein. The charge storage layer is a component having a memory function for storing charges from current flowing through a plurality of word lines, and may be formed in, for example, an oxide-nitride-oxide (ONO) structure. The plurality of word lines may be formed of a conductive material (eg, W, Ti, Ta, Cu or Au, etc.) for supplying current, and an insulating material (eg, Al 2 O 3 , HfO 2 , A plurality of insulating layers (not shown) formed of TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 or Y 2 O 3 ) may be interposed.

이 때, 적어도 하나의 셀 블록(110)의 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라, 적어도 하나의 셀 블록(110)의 하부에는 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들(120, 130, 140, 150)이 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(120, 130, 140, 150) 각각은 적어도 하나의 주변 회로의 트랜지스터를 더 포함할 수 있다.At this time, as a cell on peripheral (COP) structure is applied to the substrate of the at least one cell block 110 , a plurality of peripheral circuits each including at least one peripheral circuit under the at least one cell block 110 . Blocks 120 , 130 , 140 , and 150 may be located. Accordingly, each of the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 may further include at least one transistor of the peripheral circuit.

로우 디코더(160) 및 컬럼 디코더(170)는, 적어도 하나의 셀 블록(110)의 하부에 위치하는, 적어도 하나의 셀 블록(110) 및 복수의 주변 회로 블록들(120, 130, 140, 150)에 대한 디코더로서, 로우 디코더(160)는 적어도 하나의 셀 블록(110)에 포함되는 복수의 메모리 셀 스트링들의 로우 선택을 담당할 수 있으며, 컬럼 디코더(160)는 적어도 하나의 셀 블록(110)에 포함되는 복수의 메모리 셀 스트링들의 컬럼 선택을 담당할 수 있다.The row decoder 160 and the column decoder 170 include at least one cell block 110 and a plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 positioned below the at least one cell block 110 . ), the row decoder 160 may be in charge of row selection of a plurality of memory cell strings included in the at least one cell block 110 , and the column decoder 160 may include the at least one cell block 110 . ) may be responsible for column selection of a plurality of memory cell strings included in .

특히, 로우 디코더(160) 및 컬럼 디코더(170)는, 3차원 플래시 메모리(100)의 평면 내에서 복수의 주변 회로 블록들(120, 130, 140, 150)이 서로 대칭되도록 복수의 주변 회로 블록들(120, 130, 140, 150)을 분할하며 배치되는 것을 특징으로 한다.In particular, the row decoder 160 and the column decoder 170 may include a plurality of peripheral circuit blocks such that the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 are symmetrical to each other in the plane of the 3D flash memory 100 . It is characterized in that it is arranged while dividing the ones (120, 130, 140, 150).

보다 상세하게, 로우 디코더(160) 및 컬럼 디코더(170)는 3차원 플래시 메모리(100)의 평면 내에서 십자형(Cross shape)으로 배치됨으로써, 십자형에 의한 사분면(Quadrant)에 복수의 주변 회로 블록들(120, 130, 140, 150)을 대칭되도록 분할할 수 있다.In more detail, the row decoder 160 and the column decoder 170 are arranged in a cross shape in the plane of the 3D flash memory 100, so that a plurality of peripheral circuit blocks are arranged in a quadrant by the cross shape. (120, 130, 140, 150) can be divided to be symmetric.

예를 들어, 3차원 플래시 메모리(100)의 평면 내에서 로우 디코더(160)가 수직 방향으로 위치하고 컬럼 디코더(170)가 로우 디코더(160)의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 로우 디코더(160) 및 컬럼 디코더(170)는 십자형으로 배치될 수 있다. 이에, 로우 디코더(160) 및 컬럼 디코더(170)는, 십자형에 의한 사분면에 복수의 주변 회로 블록들(120, 130, 140, 150)을 대칭되도록 분할할 수 있다.For example, as the row decoder 160 is positioned in the vertical direction and the column decoder 170 is positioned horizontally across the midpoint of the row decoder 160 in the plane of the 3D flash memory 100 , the row The decoder 160 and the column decoder 170 may be arranged in a cross shape. Accordingly, the row decoder 160 and the column decoder 170 may divide the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 symmetrically in a quadrant of a cross shape.

보다 구체적인 예를 들면, 복수의 주변 회로 블록들(120, 130, 140, 150)은 로우 디코더(160) 및 컬럼 디코더(170)가 형성하는 십자형에 의한 사분면에 각각 하나씩 배치됨으로써, 서로 대칭될 수 있다(예컨대, 제1 주변 회로 블록(120)은 제1 사분면에 배치되고, 제2 주변 회로 블록(130)은 제2 사분면에 배치되며, 제3 주변 회로 블록(140)은 제3 사분면에 배치되고, 제4 주변 회로 블록(150)은 제4 사분면에 배치됨으로써, 제1 주변 회로 블록(120), 제2 주변 회로 블록(130), 제3 주변 회로 블록(140) 및 제4 주변 회로 블록(150)이 서로 대칭되며 분할된 채 위치할 수 있음).As a more specific example, the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 may be symmetrical to each other by being disposed one at a time in a quadrant of the cross shape formed by the row decoder 160 and the column decoder 170 . (eg, the first peripheral circuit block 120 is arranged in the first quadrant, the second peripheral circuit block 130 is arranged in the second quadrant, and the third peripheral circuit block 140 is arranged in the third quadrant) and the fourth peripheral circuit block 150 is disposed in the fourth quadrant, so that the first peripheral circuit block 120 , the second peripheral circuit block 130 , the third peripheral circuit block 140 , and the fourth peripheral circuit block (150) are symmetrical to each other and can be positioned split).

이상, 로우 디코더(160) 및 컬럼 디코더(170)가 십자형으로 배치되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 블록들(120, 130, 140, 150)을 대칭되도록 분할시키는 다양한 형상을 갖도록 배치될 수 있다. 로우 디코더(160) 및 컬럼 디코더(170)가 형성하는 다른 형상에 대해서는 아래의 도 3을 참조하여 설명하기로 한다.In the above, it has been described that the row decoder 160 and the column decoder 170 are arranged in a cross shape, but the present invention is not limited thereto and various shapes for dividing the plurality of peripheral circuit blocks 120 , 130 , 140 , 150 to be symmetrical. It can be arranged to have Other shapes formed by the row decoder 160 and the column decoder 170 will be described with reference to FIG. 3 below.

이처럼 복수의 주변 회로 블록들(120, 130, 140, 150)이 서로 대칭되며 분할된 채 위치함에 따라, 복수의 주변 회로 블록들(120, 130, 140, 150) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터는, 3차원 플래시 메모리(100)의 평면 내에서 로우 디코더(160) 및 컬럼 디코더(170)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(120, 130, 140, 150) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터가 로우 디코더(160) 및 컬럼 디코더(170)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.As such, the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 are symmetrical to each other and positioned to be divided, so that at least one peripheral included in each of the plurality of peripheral circuit blocks 120 , 130 , 140 , 150 . The transistors of the circuit may be positioned to be symmetrical to each other by the row decoder 160 and the column decoder 170 in the plane of the 3D flash memory 100 . Accordingly, the wiring through which the transistor of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 is connected to the row decoder 160 and the column decoder 170 is optimized according to the layout. It can have a minimum length.

또한, 도면에는 도시되지 않았지만, 적어도 하나의 셀 블록(110)이 복수 개 구비되는 경우, 로우 디코더(160) 및 컬럼 디코더(170)는 복수의 셀 블록들이 서로 대칭되도록 복수의 셀 블록들을 분할하며 배치될 수도 있다. 이러한 경우, 복수의 셀 블록들이 로우 디코더(160) 및 컬럼 디코더(170)에 의해 분할되는 것은, 복수의 주변 회로 블록들(120, 130, 140, 150)이 로우 디코더(160) 및 컬럼 디코더(170)에 의해 분할되는 것과 동일하게 이루어질 수 있다. 다만, 복수의 주변 회로 블록들(120, 130, 140, 150)은 로우 디코더(160) 및 컬럼 디코더(170)와 동일한 평면(복수의 셀 블록들의 하부)에 위치하는 반면, 복수의 셀 블록들은 로우 디코더(160) 및 컬럼 디코더(170)와 다른 평면(복수의 셀 블록들은 로우 디코더(160) 및 컬럼 디코더(170)의 상부에 위치함)에 위치한다는 점에서 차이가 있을 뿐이다.In addition, although not shown in the drawing, when a plurality of at least one cell block 110 is provided, the row decoder 160 and the column decoder 170 divide the plurality of cell blocks so that the plurality of cell blocks are symmetrical to each other, may be placed. In this case, when the plurality of cell blocks are divided by the row decoder 160 and the column decoder 170 , the plurality of peripheral circuit blocks 120 , 130 , 140 , 150 are formed by the row decoder 160 and the column decoder ( 160 ). 170) can be done in the same way as divided by However, while the plurality of peripheral circuit blocks 120 , 130 , 140 , and 150 are located on the same plane as the row decoder 160 and the column decoder 170 (under the plurality of cell blocks), the plurality of cell blocks There is only a difference in that the row decoder 160 and the column decoder 170 are positioned on a different plane (a plurality of cell blocks are positioned above the row decoder 160 and the column decoder 170 ).

복수의 셀 블록들이 로우 디코더(160) 및 컬럼 디코더(170)에 의해 분할되는 경우, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터는, 3차원 플래시 메모리(100)의 평면 내에서 로우 디코더(160) 및 컬럼 디코더(170)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터가 로우 디코더(160) 및 컬럼 디코더(170)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.When the plurality of cell blocks are divided by the row decoder 160 and the column decoder 170 , the transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is the 3D flash memory 100 . They may be positioned to be symmetrical to each other by the row decoder 160 and the column decoder 170 in a plane. Accordingly, a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder 160 and the column decoder 170 may have a minimized length according to an optimized layout. .

설명된 3차원 플래시 메모리(100)에 대한 제조 방법의 상세한 설명은 아래의 도 2를 참조하여 기재하기로 한다.A detailed description of a manufacturing method for the described three-dimensional flash memory 100 will be described with reference to FIG. 2 below.

도 2는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S210 내지 S220)을 통해 제조되는 3차원 플래시 메모리는 도 1을 참조하여 상술된 구조를 갖게 될 수 있다.2 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. Hereinafter, an automated and mechanized manufacturing system may be used as a subject for performing the 3D flash memory manufacturing method, and the 3D flash memory manufactured through the steps S210 to S220 to be described later is described above with reference to FIG. 1 . structure may have.

도 2를 참조하면, 단계(S210)에서 제조 시스템은, 3차원 플래시 메모리의 평면 내에서 로우 디코더 및 컬럼 디코더를 십자형(Cross shape)으로 배치하여, 복수의 주변 회로 블록들이 형성될 영역들을 십자형에 의한 사분면에 대칭되도록 분할할 수 있다. 일례로, 제조 시스템은 3차원 플래시 메모리의 평면 내에서 로우 디코더가 수직 방향으로 위치하도록 생성하고 컬럼 디코더가 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치하도록 생성할 수 있다.Referring to FIG. 2 , in step S210 , the manufacturing system arranges row decoders and column decoders in a cross shape in the plane of the 3D flash memory, so that regions in which a plurality of peripheral circuit blocks are to be formed are formed in a cross shape. It can be divided so as to be symmetrical to the quadrant by As an example, the manufacturing system may generate a row decoder to be positioned in a vertical direction and a column decoder to be positioned horizontally across a midpoint of the row decoder in a plane of the 3D flash memory.

이에, 단계(S220)에서 제조 시스템은, 로우 디코더 및 컬럼 디코더에 의해 서로 대칭되도록 복수의 주변 회로 블록들을 영역들에 분할하며 형성할 수 있다.Accordingly, in step S220 , the manufacturing system may divide and form a plurality of peripheral circuit blocks into regions so as to be symmetrical to each other by the row decoder and the column decoder.

그 후, 단계(S230)에서 제조 시스템은, 복수의 주변 회로 블록들의 상부에 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록을 형성할 수 있다.Thereafter, in operation S230 , the manufacturing system may form at least one cell block each including a plurality of memory cell strings extending in one direction on top of the plurality of peripheral circuit blocks.

이상, 단계(S210)에서 제조 시스템은 로우 디코더 및 컬럼 디코더를 십자형으로 배치하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 형성될 영역들이 서로 대칭되도록 영역들을 분할하는 것을 전제로, 다양한 형상으로 로우 디코더 및 컬럼 디코더를 생성할 수 있다.As described above, in the step S210, the manufacturing system has been described as disposing the row decoder and the column decoder in a cross shape, but the present invention is not limited thereto, and regions in which a plurality of peripheral circuit blocks are to be formed are symmetrical to each other in the plane of the 3D flash memory. On the premise that regions are divided as much as possible, a row decoder and a column decoder may be generated in various shapes.

도 3은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.3 is an X-Y plan view illustrating a three-dimensional flash memory according to another exemplary embodiment.

도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 적어도 하나의 셀 블록(310), 복수의 주변 회로 블록들(320, 330), 로우 디코더(Row Decoder)(340) 및 컬럼 디코더(Column Decoder)(350)를 포함한다.Referring to FIG. 3 , the 3D flash memory 300 according to an embodiment includes at least one cell block 310 , a plurality of peripheral circuit blocks 320 and 330 , and a row decoder 340 . and a column decoder 350 .

적어도 하나의 셀 블록(310)은, 기판 상 일 방향(예컨대, 수직 방향)으로 연장 형성되는 복수의 메모리 셀 스트링들(미도시)을 포함할 수 있다. 이에, 적어도 하나의 셀 블록(110)은, 기판 내에 형성된 복수의 메모리 셀 스트링들의 트랜지스터를 더 포함할 수 있다.The at least one cell block 310 may include a plurality of memory cell strings (not shown) extending in one direction (eg, a vertical direction) on the substrate. Accordingly, the at least one cell block 110 may further include transistors of a plurality of memory cell strings formed in the substrate.

여기서, 복수의 메모리 셀 스트링들 각각은, 일 방향으로 연장 형성된 채널층(미도시), 채널층을 감싸도록 일 방향으로 연장 형성된 전하 저장층(미도시) 및 채널층과 전하 저장층에 대해 수직으로 연결되는 복수의 워드 라인들(미도시)로 구성될 수 있다. 채널층은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 채널층은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다. 전하 저장층은 복수의 워드 라인들을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 복수의 워드 라인들은, 전류를 공급하기 위한 도전성 물질(예컨대, W, Ti, Ta, Cu 또는 Au 등)로 형성될 수 있으며, 그 사이에 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3 등)로 형성되는 복수의 절연층들(미도시)이 개재될 수 있다.Here, each of the plurality of memory cell strings includes a channel layer (not shown) extending in one direction, a charge storage layer (not shown) extending in one direction to surround the channel layer, and perpendicular to the channel layer and the charge storage layer. It may be composed of a plurality of word lines (not shown) connected to . The channel layer may be formed of single crystal silicon or poly-silicon, and may be formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate (not shown) as a seed. . In addition, the channel layer may be formed in the form of an empty tube and further include a buried film (not shown) therein. The charge storage layer is a component having a memory function for storing charges from current flowing through a plurality of word lines, and may be formed in, for example, an oxide-nitride-oxide (ONO) structure. The plurality of word lines may be formed of a conductive material (eg, W, Ti, Ta, Cu or Au, etc.) for supplying current, and an insulating material (eg, Al 2 O 3 , HfO 2 , A plurality of insulating layers (not shown) formed of TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 , Y 2 O 3 , etc.) may be interposed.

이 때, 적어도 하나의 셀 블록(310)의 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라, 적어도 하나의 셀 블록(310)의 하부에는 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들(320, 330)이 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(320, 330) 각각은 적어도 하나의 주변 회로의 트랜지스터를 더 포함할 수 있다.In this case, as a cell on peripheral (COP) structure is applied to the substrate of the at least one cell block 310 , a plurality of peripheral circuits each including at least one peripheral circuit under the at least one cell block 310 . Blocks 320 and 330 may be located. Accordingly, each of the plurality of peripheral circuit blocks 320 and 330 may further include at least one transistor of the peripheral circuit.

로우 디코더(340) 및 컬럼 디코더(350)는, 적어도 하나의 셀 블록(310)의 하부에 위치하는, 적어도 하나의 셀 블록(310) 및 복수의 주변 회로 블록들(320, 330)에 대한 디코더로서, 로우 디코더(340)는 적어도 하나의 셀 블록(310)에 포함되는 복수의 메모리 셀 스트링들의 로우 선택을 담당할 수 있으며, 컬럼 디코더(350)는 적어도 하나의 셀 블록(310)에 포함되는 복수의 메모리 셀 스트링들의 컬럼 선택을 담당할 수 있다.The row decoder 340 and the column decoder 350 are decoders for at least one cell block 310 and a plurality of peripheral circuit blocks 320 and 330 positioned below the at least one cell block 310 . As such, the row decoder 340 may be in charge of row selection of a plurality of memory cell strings included in the at least one cell block 310 , and the column decoder 350 may be included in the at least one cell block 310 . It may be responsible for column selection of a plurality of memory cell strings.

특히, 로우 디코더(340) 및 컬럼 디코더(350)는, 3차원 플래시 메모리(100)의 평면 내에서 복수의 주변 회로 블록들(320, 330)이 서로 대칭되도록 복수의 주변 회로 블록들(120, 130, 140, 150)을 분할하며 배치되는 것을 특징으로 한다.In particular, the row decoder 340 and the column decoder 350 include the plurality of peripheral circuit blocks 120 and 120 so that the plurality of peripheral circuit blocks 320 and 330 are symmetrical to each other in the plane of the 3D flash memory 100 . 130, 140, 150) is characterized in that it is divided and arranged.

보다 상세하게, 로우 디코더(340) 및 컬럼 디코더(350)는 3차원 플래시 메모리(300)의 평면 내에서 T자형으로 배치됨으로써, T자형에 의한 두 개의 분면들에 복수의 주변 회로 블록들(320, 330)을 대칭되도록 분할할 수 있다.In more detail, the row decoder 340 and the column decoder 350 are arranged in a T-shape in the plane of the 3D flash memory 300 , so that a plurality of peripheral circuit blocks 320 are formed in two quadrants by the T-shape. , 330) can be divided to be symmetrical.

예를 들어, 3차원 플래시 메모리(300)의 평면 내에서 컬럼 디코더(350)가 수평 방향으로 위치하고 로우 디코더(340)가 컬럼 디코더(350)의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 로우 디코더(340) 및 컬럼 디코더(350)는 T자형으로 배치될 수 있다. 이에, 로우 디코더(340) 및 컬럼 디코더(350)는, T자형에 의한 두 개의 분면들에 복수의 주변 회로 블록들(320, 330)을 대칭되도록 분할할 수 있다.For example, as the column decoder 350 is positioned in a horizontal direction and the row decoder 340 is positioned vertically from an intermediate point of the column decoder 350 to a point in the plane of the 3D flash memory 300 , The row decoder 340 and the column decoder 350 may be arranged in a T-shape. Accordingly, the row decoder 340 and the column decoder 350 may divide the plurality of peripheral circuit blocks 320 and 330 symmetrically in two T-shaped quadrants.

보다 구체적인 예를 들면, 복수의 주변 회로 블록들(320, 330)은 로우 디코더(340) 및 컬럼 디코더(350)가 형성하는 T자형에 의한 두 개의 분면들에 각각 하나씩 배치됨으로써, 서로 대칭될 수 있다(예컨대, 제1 주변 회로 블록(320)은 T자형에 의한 좌측 분면에 배치되고, 제2 주변 회로 블록(330)은 T자형에 의한 우측 분면에 배치됨으로써, 제1 주변 회로 블록(320) 및 제2 주변 회로 블록(330)이 서로 대칭되며 분할된 채 위치할 수 있음).As a more specific example, the plurality of peripheral circuit blocks 320 and 330 may be symmetrical to each other by being respectively disposed in two T-shaped quadrants formed by the row decoder 340 and the column decoder 350 . (For example, the first peripheral circuit block 320 is disposed on the left quadrant of the T-shape, and the second peripheral circuit block 330 is disposed on the right quadrant of the T-shape, whereby the first peripheral circuit block 320 is and the second peripheral circuit block 330 may be positioned symmetrically to each other and divided).

이상, 로우 디코더(340) 및 컬럼 디코더(350)가 T자형으로 배치되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 주변 회로 블록들(320, 330)을 대칭되도록 분할시키는 다양한 형상을 갖도록 배치될 수 있다.In the above, it has been described that the row decoder 340 and the column decoder 350 are arranged in a T-shape, but the present invention is not limited thereto and the plurality of peripheral circuit blocks 320 and 330 are arranged to have various shapes to be symmetrically divided. can be

이처럼 복수의 주변 회로 블록들(320, 330)이 서로 대칭되며 분할된 채 위치함에 따라, 복수의 주변 회로 블록들(320, 330) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터는, 3차원 플래시 메모리(300)의 평면 내에서 로우 디코더(340) 및 컬럼 디코더(350)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 주변 회로 블록들(320, 330) 각각에 포함되는 적어도 하나의 주변 회로의 트랜지스터가 로우 디코더(340) 및 컬럼 디코더(350)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.As such, as the plurality of peripheral circuit blocks 320 and 330 are symmetrical to each other and positioned to be divided, the transistor of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 320 and 330 is a three-dimensional flash The memory 300 may be positioned to be symmetrical to each other by the row decoder 340 and the column decoder 350 in the plane of the memory 300 . Accordingly, the wiring through which the transistor of at least one peripheral circuit included in each of the plurality of peripheral circuit blocks 320 and 330 is connected to the row decoder 340 and the column decoder 350 has a minimized length according to an optimized layout. can have

또한, 도면에는 도시되지 않았지만, 적어도 하나의 셀 블록(310)이 복수 개 구비되는 경우, 로우 디코더(340) 및 컬럼 디코더(350)는 복수의 셀 블록들이 서로 대칭되도록 복수의 셀 블록들을 분할하며 배치될 수도 있다. 이러한 경우, 복수의 셀 블록들이 로우 디코더(340) 및 컬럼 디코더(350)에 의해 분할되는 것은, 복수의 주변 회로 블록들(320, 330)이 로우 디코더(340) 및 컬럼 디코더(350)에 의해 분할되는 것과 동일하게 이루어질 수 있다. 다만, 복수의 주변 회로 블록들(320, 330)은 로우 디코더(340) 및 컬럼 디코더(350)와 동일한 평면(복수의 셀 블록들의 하부)에 위치하는 반면, 복수의 셀 블록들은 로우 디코더(340) 및 컬럼 디코더(350)와 다른 평면(복수의 셀 블록들은 로우 디코더(340) 및 컬럼 디코더(350)의 상부에 위치함)에 위치한다는 점에서 차이가 있을 뿐이다.In addition, although not shown in the drawing, when a plurality of at least one cell block 310 is provided, the row decoder 340 and the column decoder 350 divide the plurality of cell blocks so that the plurality of cell blocks are symmetrical to each other, may be placed. In this case, when the plurality of cell blocks are divided by the row decoder 340 and the column decoder 350 , the plurality of peripheral circuit blocks 320 and 330 are divided by the row decoder 340 and the column decoder 350 . It can be done in the same way as the division. However, the plurality of peripheral circuit blocks 320 and 330 are located on the same plane (under the plurality of cell blocks) as the row decoder 340 and the column decoder 350 , while the plurality of cell blocks are located on the row decoder 340 . ) and the column decoder 350 and a different plane (a plurality of cell blocks are positioned above the row decoder 340 and the column decoder 350 ) are different only in that they are positioned.

복수의 셀 블록들이 로우 디코더(340) 및 컬럼 디코더(350)에 의해 분할되는 경우, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터는, 3차원 플래시 메모리(300)의 평면 내에서 로우 디코더(340) 및 컬럼 디코더(350)에 의해 서로 대칭되도록 위치할 수 있다. 따라서, 복수의 셀 블록들 각각에 포함되는 복수의 메모리 셀 스트링들 각각의 트랜지스터가 로우 디코더(340) 및 컬럼 디코더(350)까지 연결되는 배선은 최적화된 레이아웃에 따라 최소화된 길이를 갖게 될 수 있다.When the plurality of cell blocks are divided by the row decoder 340 and the column decoder 350 , the transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is the 3D flash memory 300 . It may be positioned to be symmetrical to each other by the row decoder 340 and the column decoder 350 in a plane. Accordingly, a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder 340 and the column decoder 350 may have a minimized length according to an optimized layout. .

설명된 3차원 플래시 메모리(300)에 대한 제조 방법의 상세한 설명은 아래의 도 4를 참조하여 기재하기로 한다.A detailed description of a manufacturing method for the described 3D flash memory 300 will be described with reference to FIG. 4 below.

도 4는 다른 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S410 내지 S420)을 통해 제조되는 3차원 플래시 메모리는 도 3을 참조하여 상술된 구조를 갖게 될 수 있다.4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment. Hereinafter, an automated and mechanized manufacturing system may be used as a subject performing the 3D flash memory manufacturing method, and the 3D flash memory manufactured through the steps S410 to S420 described below will be described above with reference to FIG. 3 . structure may have.

도 4를 참조하면, 단계(S410)에서 제조 시스템은, 3차원 플래시 메모리의 평면 내에서 로우 디코더 및 컬럼 디코더를 T자형으로 배치하여, 복수의 주변 회로 블록들이 형성될 영역들을 T자형에 의한 두 개의 분면들에 대칭되도록 분할할 수 있다. 일례로, 제조 시스템은 3차원 플래시 메모리의 평면 내에서 컬럼 디코더가 수평 방향에 위치하도록 생성하고 로우 디코더가 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치하도록 생성할 수 있다.Referring to FIG. 4 , in step S410 , the manufacturing system arranges row decoders and column decoders in a T-shape in the plane of the 3D flash memory, so that regions in which a plurality of peripheral circuit blocks are to be formed are formed in two T-shapes. It can be divided so as to be symmetrical to the quadrants. For example, the manufacturing system may generate a column decoder to be positioned in a horizontal direction and a row decoder to be positioned vertically from an intermediate point of the column decoder to a point in the plane of the 3D flash memory.

이에, 단계(S420)에서 제조 시스템은, 로우 디코더 및 컬럼 디코더에 의해 서로 대칭되도록 복수의 주변 회로 블록들을 영역들에 분할하며 형성할 수 있다.Accordingly, in step S420 , the manufacturing system may divide and form a plurality of peripheral circuit blocks into regions so as to be symmetrical to each other by the row decoder and the column decoder.

그 후, 단계(S430)에서 제조 시스템은, 복수의 주변 회로 블록들의 상부에 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록을 형성할 수 있다.Thereafter, in operation S430 , the manufacturing system may form at least one cell block each including a plurality of memory cell strings extending in one direction on top of the plurality of peripheral circuit blocks.

이상, 단계(S410)에서 제조 시스템은 로우 디코더 및 컬럼 디코더를 T자형으로 배치하는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 3차원 플래시 메모리의 평면 내에서 복수의 주변 회로 블록들이 형성될 영역들이 서로 대칭되도록 영역들을 분할하는 것을 전제로, 다양한 형상으로 로우 디코더 및 컬럼 디코더를 생성할 수 있다.As described above, in the step S410, the manufacturing system has been described as arranging the row decoder and the column decoder in a T-shape. A row decoder and a column decoder can be created in various shapes on the premise that the regions are divided to be symmetrical.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (14)

효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리에 있어서,
기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록;
상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들;
상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및
상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)
를 포함하고,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되며,
상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터는,
상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치하는 것을 특징으로 하는 것을 특징으로 하는 3차원 플래시 메모리.A three-dimensional flash memory having a structure for efficient layout, comprising:
at least one cell block each including a plurality of memory cell strings extending in one direction on a substrate;
a plurality of peripheral circuit blocks each including at least one peripheral circuit while being positioned below the at least one cell block as a cell on peripheral (COP) structure is applied to the substrate;
a row decoder for the at least one cell block and the plurality of peripheral circuit blocks; and
A column decoder for the at least one cell block and the plurality of peripheral circuit blocks
including,
The row decoder and the column decoder,
The plurality of peripheral circuit blocks are divided and arranged so that the plurality of peripheral circuit blocks are symmetrical to each other,
The transistor of the at least one peripheral circuit included in each of the plurality of peripheral circuit blocks,
The three-dimensional flash memory is characterized in that it is positioned to be symmetrical to each other by the row decoder and the column decoder in the plane of the three-dimensional flash memory. 제1항에 있어서,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 3차원 플래시 메모리의 평면 내에서 십자형(Cross shape)으로 배치되어, 상기 십자형에 의한 사분면(Quadrant)에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The row decoder and the column decoder,
The 3D flash memory is arranged in a cross shape in the plane of the 3D flash memory, and the plurality of peripheral circuit blocks are symmetrically divided in a quadrant formed by the cross shape. 제2항에 있어서,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더가 수직 방향으로 위치하고 상기 컬럼 디코더가 상기 로우 디코더의 중간 지점을 가로지르며 수평 방향으로 위치함에 따라, 상기 십자형으로 배치되는 것을 특징으로 하는 3차원 플래시 메모리.3. The method of claim 2,
The row decoder and the column decoder,
3D flash memory, characterized in that the row decoder is arranged in a cross shape as the row decoder is positioned in a vertical direction in the plane of the 3D flash memory and the column decoder is positioned in a horizontal direction crossing a midpoint of the row decoder . 제1항에 있어서,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 3차원 플래시 메모리의 평면 내에서 T자형으로 배치되어, 상기 T자형에 의한 두 개의 분면들에 상기 복수의 주변 회로 블록들을 대칭되도록 분할하는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The row decoder and the column decoder,
The three-dimensional flash memory is arranged in a T-shape in the plane of the three-dimensional flash memory, and the plurality of peripheral circuit blocks are divided so as to be symmetrically formed on two quadrants formed by the T-shape. 제4항에 있어서,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 3차원 플래시 메모리의 평면 내에서 상기 컬럼 디코더가 수평 방향으로 위치하고 상기 로우 디코더가 상기 컬럼 디코더의 중간 지점으로부터 일 지점까지 수직 방향으로 위치함에 따라, 상기 T자형으로 배치되는 것을 특징으로 하는 3차원 플래시 메모리.5. The method of claim 4,
The row decoder and the column decoder,
3D, characterized in that the column decoder is arranged in the T-shape as the column decoder is positioned in a horizontal direction and the row decoder is positioned in a vertical direction from an intermediate point of the column decoder to a point in the plane of the three-dimensional flash memory. flash memory. 제1항에 있어서,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 적어도 하나의 셀 블록의 하부에 위치한 채, 상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The row decoder and the column decoder,
The three-dimensional flash memory of claim 1, wherein the plurality of peripheral circuit blocks are divided and arranged so that the plurality of peripheral circuit blocks are symmetrical to each other while being positioned below the at least one cell block. 삭제delete 제1항에 있어서,
상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더까지 연결되는 배선은,
상기 복수의 주변 회로 블록들 각각에 포함되는 상기 적어도 하나의 주변 회로의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치함에 따라, 최소화된 길이를 갖는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
a wiring through which a transistor of the at least one peripheral circuit included in each of the plurality of peripheral circuit blocks is connected to the row decoder and the column decoder;
The three-dimensional flash memory, characterized in that the transistors of the at least one peripheral circuit included in each of the plurality of peripheral circuit blocks have a minimized length as they are positioned to be symmetrical with each other by the row decoder and the column decoder. 삭제delete 삭제delete 효율적인 레이아웃을 위한 구조를 갖는 3차원 플래시 메모리에 있어서,
기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들을 각각 포함하는 적어도 하나의 셀 블록;
상기 기판에 COP(Cell On Peripheral) 구조가 적용됨에 따라 상기 적어도 하나의 셀 블록의 하부에 위치한 채, 적어도 하나의 주변 회로를 각각 포함하는 복수의 주변 회로 블록들;
상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 로우 디코더(Row Decoder); 및
상기 적어도 하나의 셀 블록 및 상기 복수의 주변 회로 블록들에 대한 컬럼 디코더(Column Decoder)
를 포함하고,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 복수의 주변 회로 블록들이 서로 대칭되도록 상기 복수의 주변 회로 블록들을 분할하며 배치되며,
상기 적어도 하나의 셀 블록이 복수 개 구비되는 경우,
상기 로우 디코더 및 상기 컬럼 디코더는,
상기 복수의 셀 블록들이 서로 대칭되도록 상기 복수의 셀 블록들을 분할하며 배치되고,
상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터는,
상기 3차원 플래시 메모리의 평면 내에서 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치하며,
상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더까지 연결되는 배선은,
상기 복수의 셀 블록들 각각에 포함되는 상기 복수의 메모리 셀 스트링들 각각의 트랜지스터가 상기 로우 디코더 및 상기 컬럼 디코더에 의해 서로 대칭되도록 위치함에 따라, 최소화된 길이를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
A three-dimensional flash memory having a structure for efficient layout, comprising:
at least one cell block each including a plurality of memory cell strings extending in one direction on a substrate;
a plurality of peripheral circuit blocks each including at least one peripheral circuit while being positioned under the at least one cell block as a cell on peripheral (COP) structure is applied to the substrate;
a row decoder for the at least one cell block and the plurality of peripheral circuit blocks; and
A column decoder for the at least one cell block and the plurality of peripheral circuit blocks
including,
The row decoder and the column decoder,
The plurality of peripheral circuit blocks are divided and arranged so that the plurality of peripheral circuit blocks are symmetrical to each other,
When a plurality of the at least one cell block is provided,
The row decoder and the column decoder,
The plurality of cell blocks are divided and arranged so that the plurality of cell blocks are symmetrical to each other,
A transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks,
Positioned to be symmetrical to each other by the row decoder and the column decoder in the plane of the three-dimensional flash memory,
a wiring through which a transistor of each of the plurality of memory cell strings included in each of the plurality of cell blocks is connected to the row decoder and the column decoder;
The 3D flash memory, characterized in that the transistors of each of the plurality of memory cell strings included in each of the plurality of cell blocks are positioned to be symmetrical with each other by the row decoder and the column decoder, and thus have a minimized length. .
 삭제delete 삭제delete 삭제delete
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