KR102373846B1 - Three dimensional flash memory for integrating and manufacturing method thereof - Google Patents

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Abstract

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들-상기 제1 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제1 메모리 셀 어레이; 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들-상기 제2 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제2 메모리 셀 어레이; 및 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 형성되는 로우 디코더(Row decoder)를 포함하고, 상기 로우 디코더의 워드라인 제어 배선들 각각은, 서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하는 것을 특징으로 한다.Disclosed are a three-dimensional flash memory that achieves integration and a method for manufacturing the same. According to an embodiment, the 3D flash memory includes at least one first memory cell string extending in a vertical direction, and a plurality of stacked first memory cell strings extending in a horizontal direction while being orthogonally connected to the at least one first memory cell string. a first memory cell array including first word lines of At least one second memory cell string extending in a vertical direction and a plurality of second word lines extending and stacked in a horizontal direction while being orthogonally connected to the at least one second memory cell string-the second word a second memory cell array including lines in which the lines are extended to have different lengths to form a stepped portion and a planar portion; and a row decoder formed between the first memory cell array and the second memory cell array, wherein each of the word line control wires of the row decoder is configured to form the first memory cell through a different contact. It is characterized in that the array and the second memory cell array are shared at the same time.

Description

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법{THREE DIMENSIONAL FLASH MEMORY FOR INTEGRATING AND MANUFACTURING METHOD THEREOF}TECHNICAL FIELD [0001] A three-dimensional flash memory for integration and a method for manufacturing the same

아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 집적화를 도모하는 3차원 플래시 메모리와 그 제조 방법에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory and a method of manufacturing the same, and more particularly, a description of a three-dimensional flash memory that promotes integration and a method of manufacturing the same.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .

최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다.Recently, a three-dimensional structure in which cells are stacked vertically to increase the degree of integration has been applied to flash memory to satisfy the high performance and low price demanded by consumers.

이러한 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도인 도 1과, 도 1에 도시된 A-A' 축을 기준으로 하는 X-Z 단면도인 도 2를 참조하면, 3차원 플래시 메모리(100)는 제1 메모리 셀 어레이(105), 제2 메모리 셀 어레이(135), 로우 디코더(Row decoder)(160) 및 두 개의 컬럼 디코더(Column decoder)들(170, 180)(3차원 플래시 메모리(100)에 포함되는 메모리 셀 어레이들(105, 1035)에 각각 대응되도록 구비됨)을 포함하며, 제1 메모리 셀 어레이(105) 및 제2 메모리 셀 어레이(135)에 3차원 구조가 적용될 수 있다. 이하, 로우 디코더(160)는 제1 메모리 셀 어레이(105)의 단차부(123) 및 제2 메모리 셀 어레이(135)의 단차부(153)의 상부에 위치하는 것이나, 설명의 편의를 위해 도 1에서는 점선으로 표시된다.Referring to Fig. 1, which is an XY plan view showing such a conventional three-dimensional flash memory, and Fig. 2, which is an XZ cross-sectional view taken along the AA' axis shown in Fig. 1, the three-dimensional flash memory 100 is a first memory cell array ( 105 ), a second memory cell array 135 , a row decoder 160 , and two column decoders 170 and 180 (memory cell array included in the 3D flash memory 100 ) provided to correspond to each of the elements 105 and 1035 ), and a three-dimensional structure may be applied to the first memory cell array 105 and the second memory cell array 135 . Hereinafter, the row decoder 160 is positioned above the stepped portion 123 of the first memory cell array 105 and the stepped portion 153 of the second memory cell array 135 . 1 is indicated by a dotted line.

보다 상세하게, 제1 메모리 셀 어레이(105)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링(110), 적어도 하나의 제1 메모리 셀 스트링(110)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제1 워드라인들(120)을 포함하고, 제2 메모리 셀 어레이(135)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링(140), 적어도 하나의 제2 메모리 셀 스트링(140)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제2 워드라인들(150)을 포함하도록 구성될 수 있다.In more detail, the first memory cell array 105 is orthogonal to at least one first memory cell string 110 and at least one first memory cell string 110 extending in a vertical direction (Z direction). The plurality of first word lines 120 are connected and formed to extend in the horizontal direction (X-direction) and are stacked, and the second memory cell array 135 includes at least one vertically extended (Z-direction) formed word line. The second memory cell string 140 includes a plurality of second word lines 150 that are formed to extend in a horizontal direction (X-direction) and are stacked while being orthogonal to and connected to the at least one second memory cell string 140 . can be configured to

여기서, 적어도 하나의 제1 메모리 셀 스트링(110) 및 적어도 하나의 제2 메모리 셀 스트링(140) 각각은 수직 방향(Z 방향)으로 연장 형성된 적어도 하나의 채널층(111, 141) 및 적어도 하나의 채널층(111, 141)을 감싸도록 형성된 적어도 하나의 전하 저장층(112, 142)으로 구성될 수 있으며, 복수의 제1 워드라인들(120)의 사이에는 복수의 제1 절연층들(125)이 교번하며 개재되고 복수의 제2 워드라인들(150)의 사이에는 복수의 제2 절연층들(미도시)이 교번하며 개재될 수 있다.Here, each of the at least one first memory cell string 110 and the at least one second memory cell string 140 includes at least one channel layer 111 and 141 extending in the vertical direction (Z direction) and at least one It may include at least one charge storage layer 112 and 142 formed to surround the channel layers 111 and 141 , and a plurality of first insulating layers 125 are interposed between the plurality of first word lines 120 . ) may be alternately interposed, and a plurality of second insulating layers (not shown) may be alternately interposed between the plurality of second word lines 150 .

이 때, 제1 워드라인들(120)을 구성하는 워드라인들(121, 122) 각각에는 로우 디코더(160)의 제어 배선들(161)과 연결되기 위한 컨택트(121-1)가 형성되어야 하고 제2 워드라인들(150)을 구성하는 워드라인들(151, 152) 역시 로우 디코더(160)의 제어 배선들과 연결되기 위한 컨택트(151-1)가 형성되어야 하기 때문에, 제1 워드라인들(120) 및 제2 워드라인들(150) 각각은 도면과 같이 단차부(123, 153) 및 평면부(124, 154)를 포함하는 측면상 계단 형상을 구성하게 된다.At this time, a contact 121-1 to be connected to the control wires 161 of the row decoder 160 should be formed in each of the word lines 121 and 122 constituting the first word lines 120 , Since the word lines 151 and 152 constituting the second word lines 150 also need to form a contact 151-1 to be connected to the control lines of the row decoder 160, the first word lines Each of 120 and second word lines 150 constitutes a step shape on the side including step portions 123 and 153 and planar portions 124 and 154 as shown in the drawing.

이처럼 기존의 3차원 플래시 메모리(100)는, 도면과 같이 제1 워드라인들(120)의 단차부(123) 및 제2 워드라인들(150)의 단차부(153)가 메모리 전체 면적에서 차지하는 비중이 커 집적도가 떨어지는 단점을 갖게 될 수 있다.As shown in the drawing, in the conventional 3D flash memory 100 , the stepped portion 123 of the first word lines 120 and the stepped portion 153 of the second word lines 150 occupy the total area of the memory. Since the specific gravity is large, the degree of integration may be lowered.

더욱이, 로우 디코더(160)의 제어 배선들(161)은 제1 메모리 셀 어레이(105) 및 제2 메모리 셀 어레이(135)과 각각 연결되도록 제1 메모리 셀 어레이(105)의 컨택트들(121-1)의 개수와 제2 메모리 셀 어레이(135)의 컨택트들(151-1)의 개수만큼 구비되어야 하기 때문에, 배선 공정의 복잡도가 증가하고 공정 Cost가 높은 단점이 존재한다.Furthermore, the control wires 161 of the row decoder 160 are connected to the contacts 121 - of the first memory cell array 105 so as to be respectively connected to the first memory cell array 105 and the second memory cell array 135 . Since the number of 1) and the number of contacts 151-1 of the second memory cell array 135 are to be provided, the complexity of the wiring process increases and the process cost is high.

따라서, 기존의 3차원 플래시 메모리(100)가 갖는 단점들을 극복할 기술이 제안될 필요가 있다.Accordingly, there is a need to propose a technique for overcoming the disadvantages of the existing three-dimensional flash memory 100 .

일 실시예들은 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 구성됨으로써, 메모리 셀 어레이들 각각의 단차부의 면적 자체를 감소시켜 접적화를 도모하고, 메모리 셀 어레이들의 컨택트와 연결되는 로우 디코더의 워드라인 제어 배선들의 개수를 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.In some embodiments, each of the word line control wires of the row decoder is configured to simultaneously share the first memory cell array and the second memory cell array through different contacts, thereby reducing the area of the step portion of each of the memory cell arrays. We propose a three-dimensional flash memory and a manufacturing method thereof, which promotes direct integration and reduces the number of word line control wires of a row decoder connected to contacts of memory cell arrays, thereby simplifying the wiring process and reducing process costs .

일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리는, 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들-상기 제1 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제1 메모리 셀 어레이; 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들-상기 제2 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제2 메모리 셀 어레이; 및 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 형성되는 로우 디코더(Row decoder)를 포함하고, 상기 로우 디코더의 워드라인 제어 배선들 각각은, 서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하는 것을 특징으로 한다.According to an exemplary embodiment, the 3D flash memory for integration includes at least one first memory cell string extending in a vertical direction and extending in a horizontal direction while being orthogonally connected to the at least one first memory cell string a first memory cell array including a plurality of formed and stacked first word lines, the first word lines extending to have different lengths to form a stepped portion and a planar portion; At least one second memory cell string extending in a vertical direction and a plurality of second word lines extending and stacked in a horizontal direction while being orthogonally connected to the at least one second memory cell string-the second word a second memory cell array including lines in which the lines are extended to have different lengths to form a stepped portion and a planar portion; and a row decoder formed between the first memory cell array and the second memory cell array, wherein each of the word line control wires of the row decoder is configured to form the first memory cell through a different contact. It is characterized in that the array and the second memory cell array are shared at the same time.

일측에 따르면, 상기 로우 디코더의 워드라인 제어 배선들 각각은, 상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것을 특징으로 할 수 있다.According to one side, each of the word line control wirings of the row decoder may include any one of a step contact among steps constituting a step portion of the first word lines and a step difference constituting a step portion of the second word lines. It may be characterized in that it is connected to all of the contacts of one step.

다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 것을 특징으로 한다.According to another aspect, the stepped portions of the first word lines and the stepped portions of the second word lines are respectively formed in a triangular shape in plan view and are rotationally symmetrically adjacent to each other and disposed.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루는 것을 특징으로 할 수 있다.According to another aspect, the stepped portions of the first word lines and the stepped portions of the second word lines may be rotationally symmetrically adjacent to each other to form a single rectangular shape.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 상기 로우 디코더의 하부에 위치하는 것을 특징으로 할 수 있다According to another aspect, the stepped portion of the first word lines and the stepped portion of the second word lines may be positioned below the row decoder.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 상기 로우 디코더의 평면상 면적에 대응되는 면적으로 상기 사각 형상을 이루는 것을 특징으로 할 수 있다.According to another aspect, the stepped portion of the first word lines and the stepped portion of the second word lines may have an area corresponding to a planar area of the row decoder to form the quadrangular shape.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 단일 공정으로 동시에 형성되는 것을 특징으로 할 수 있다.According to another aspect, the stepped portion of the first word lines and the stepped portion of the second word lines may be simultaneously formed in a single process.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 평면상 서로 접촉되지 않고 이격되도록 형성되는 것을 특징으로 할 수 있다.According to another aspect, the stepped portion of the first word lines and the stepped portion of the second word lines may be formed to be spaced apart from each other in a plane view without contacting each other.

일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리의 제조 방법은, 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들을 포함하는 제1 메모리 셀 어레이 및 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들을 포함하는 제2 메모리 셀 어레이를 준비하는 단계; 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역을 각각 측면상 계단 형상으로 식각하여 상기 제1 워드라인들의 단차부 및 상기 제2 워드라인들의 단차부를 형성하는 단계; 및 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 로우 디코더(Row decoder)를 형성하는 단계를 포함하고, 상기 로우 디코더를 형성하는 단계는, 상기 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하도록 상기 로우 디코더를 형성하는 단계인 것을 특징으로 한다.According to an embodiment, in a method of manufacturing a three-dimensional flash memory that promotes integration, at least one first memory cell string extending in a vertical direction and the at least one first memory cell string being orthogonal to and connected to horizontally A first memory cell array extending in a direction and including a plurality of stacked first word lines, at least one second memory cell string extending in a vertical direction, and orthogonal to the at least one second memory cell string, preparing a second memory cell array including a plurality of stacked second word lines while being connected and extending in a horizontal direction; forming a stepped portion of the first word lines and a stepped portion of the second word lines by etching a portion of the first word lines and a portion of the second word lines in a stepped shape, respectively; and forming a row decoder between the first memory cell array and the second memory cell array, wherein the forming of the row decoder comprises: each of the word line control wires of the row decoder; and forming the row decoder to simultaneously share the first memory cell array and the second memory cell array through different contacts.

일측에 따르면, 상기 로우 디코더를 형성하는 단계는, 상기 로우 디코더의 워드라인 제어 배선들 각각이 상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되도록 상기 로우 디코더를 형성하는 단계인 것을 특징으로 할 수 있다.According to one side, in the forming of the row decoder, each of the word line control wires of the row decoder includes a contact of any one step among steps constituting the step portion of the first word lines and the second word lines. It may be characterized in that the step of forming the row decoder to be connected to all of the contacts of any one step among steps constituting the step portion.

다른 일측에 따르면, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계는, 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비하는 단계인 것을 특징으로 한다.According to another aspect, in the preparing of the first memory cell array and the second memory cell array, a partial region of the first word lines and a partial region of the second word lines are each formed in a triangular shape in plan view. , characterized in that the step of preparing a first memory cell array and a second memory cell array arranged to be adjacent to each other in rotational symmetry.

또 다른 일측에 따르면, 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역은, 서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루는 것을 특징으로 할 수 있다,According to another aspect, the partial region of the first word lines and the partial region of the second word lines may be rotationally symmetrically adjacent to each other to form a single rectangular shape.

또 다른 일측에 따르면, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계는, 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역이 상기 로우 디코더-상기 로우 디코더는 상기 제1 워드라인들의 일부 영역이 식각되어 형성하는 단차부 및 상기 제2 워드라인들의 일부 영역이 식각되어 형성하는 단차부의 상부에 형성됨-의 평면상 대응되는 면적으로 상기 사각 형상을 이루는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계인 것을 특징으로 할 수 있다.According to another aspect, in the preparing of the first memory cell array and the second memory cell array, a partial region of the first word lines and a partial region of the second word lines may include the row decoder and the row decoder. is formed on top of a stepped portion formed by etching a partial region of the first word lines and a stepped portion formed by etching a partial region of the second word lines, and is an area corresponding to the area of the square shape in a plane. It may be characterized in that the step of preparing the first memory cell array and the second memory cell array.

또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부 및 상기 제2 워드라인들의 단차부를 형성하는 단계는, 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역을 단일 공정으로 동시에 식각하는 단계인 것을 특징으로 할 수 있다.According to another aspect, the forming of the stepped portion of the first word lines and the stepped portion of the second word lines may include simultaneously performing a partial region of the first word lines and a partial region of the second word lines in a single process. It may be characterized in that the etching step.

또 다른 일측에 따르면, 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계는, 상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역이 평면상 서로 접촉되지 않고 이격되도록 배치되는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계인 것을 특징으로 할 수 있다.According to still another aspect, in the preparing of the first memory cell array and the second memory cell array, a partial region of the first word lines and a partial region of the second word lines are spaced apart from each other on a plane surface without contacting each other. It may be characterized in that the step of preparing the first memory cell array and the second memory cell array to be arranged so as to be.

일 실시예들은 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 구성됨으로써, 메모리 셀 어레이들 각각의 단차부의 면적 자체를 감소시켜 접적화를 도모하고, 메모리 셀 어레이들의 컨택트와 연결되는 로우 디코더의 워드라인 제어 배선들의 개수를 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.In some embodiments, each of the word line control wires of the row decoder is configured to simultaneously share the first memory cell array and the second memory cell array through different contacts, thereby reducing the area of the step portion of each of the memory cell arrays. To propose a three-dimensional flash memory and a method for manufacturing the same, which promotes direct integration and reduces the number of word line control wires of a row decoder connected to contacts of memory cell arrays, thereby simplifying the wiring process and reducing process costs. can

도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 2는 도 1에 도시된 A-A' 축을 기준으로 하는 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 4는 도 3에 도시된 제1 워드라인들의 단차부와 제2 워드라인들의 단차부의 영역을 확대한 X-Y 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.1 is an XY plan view showing a conventional three-dimensional flash memory.
FIG. 2 is an XZ cross-sectional view illustrating a conventional three-dimensional flash memory based on the AA′ axis shown in FIG. 1 .
3 is an XY plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
FIG. 4 is an enlarged XY plan view of regions of the stepped portions of the first word lines and the stepped portions of the second word lines illustrated in FIG. 3 .
5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the examples. Also, like reference numerals in each figure denote like members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the terms used in this specification are terms used to properly express the preferred embodiment of the present invention, which may vary depending on the intention of a user or operator or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the content throughout this specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이고, 도 4는 도 3에 도시된 제1 워드라인들의 단차부와 제2 워드라인들의 단차부의 영역을 확대한 X-Y 평면도이다. 이하, 로우 디코더(360)는 제1 메모리 셀 어레이(305)의 단차부(323) 및 제2 메모리 셀 어레이(335)의 단차부(353)의 상부에 위치하는 것이나, 설명의 편의를 위해 도 3에서는 점선으로 표시된다. 또한, 로우 디코더(360)는 설명의 편의를 위해 도 4에서는 도시되지 않고 로우 디코더(360)에 포함되는 워드라인 제어 배선들(361, 362)만이 도시된다.3 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment, and FIG. 4 is an enlarged X-Y plan view of areas of the stepped portions of the first word lines and the stepped portions of the second word lines illustrated in FIG. 3 . Hereinafter, the row decoder 360 is positioned above the stepped portion 323 of the first memory cell array 305 and the stepped portion 353 of the second memory cell array 335 . 3 is indicated by a dotted line. In addition, for convenience of description, the row decoder 360 is not shown in FIG. 4 , and only the word line control wires 361 and 362 included in the row decoder 360 are shown.

도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는, 제1 메모리 셀 어레이(305), 제2 메모리 셀 어레이(335), 로우 디코더(Row decoder)(360), 두 개의 컬럼 디코더들(370, 380)을 포함할 수 있다.3 to 4 , a 3D flash memory 300 according to an embodiment includes a first memory cell array 305 , a second memory cell array 335 , a row decoder 360 , It may include two column decoders 370 and 380 .

제1 메모리 셀 어레이(305)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링(310)과 적어도 하나의 제1 메모리 셀 스트링(310)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제1 워드라인들(320)을 포함할 수 있으며, 제2 메모리 셀 어레이(335)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링(340), 적어도 하나의 제2 메모리 셀 스트링(340)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제2 워드라인들(350)을 포함하도록 구성될 수 있다.The first memory cell array 305 has at least one first memory cell string 310 extending in the vertical direction (Z direction) and at least one first memory cell string 310 in a horizontal direction while being connected orthogonally to the first memory cell string 310 . It may include a plurality of first word lines 320 that are formed to extend in the (X direction) and are stacked, and the second memory cell array 335 is formed to extend in the vertical direction (Z direction). The memory cell string 340 is configured to include a plurality of second word lines 350 stacked and formed to extend in the horizontal direction (X direction) while being connected orthogonally to the at least one second memory cell string 340 . can be

이하, 적어도 하나의 제1 메모리 셀 스트링(310)은 제1 메모리 셀 어레이(305)에 포함되는 하나 이상의 메모리 셀 스트링을 지칭하는 것으로, 제2 메모리 셀 어레이(335)에 포함되는 메모리 셀 스트링과 구분하기 위하여 "제1 메모리 셀 스트링"이라는 표현으로 기재된다. 마찬가지로, 적어도 하나의 제2 메모리 셀 스트링(340)은 제2 메모리 셀 어레이(335)에 포함되는 하나 이상의 메모리 셀 스트링을 지칭하는 것으로, 제1 메모리 셀 어레이(305)에 포함되는 메모리 셀 스트링과 구분하기 위하여 "제2 메모리 셀 스트링"이라는 표현으로 기재된다.Hereinafter, the at least one first memory cell string 310 refers to one or more memory cell strings included in the first memory cell array 305 , and includes the memory cell string included in the second memory cell array 335 and In order to distinguish, it is described as a "first memory cell string". Similarly, the at least one second memory cell string 340 refers to one or more memory cell strings included in the second memory cell array 335 , and includes the memory cell string included in the first memory cell array 305 , and In order to distinguish, it is described as a "second memory cell string".

또한, 이하,. 제1 워드라인들(320)은 제1 메모리 셀 어레이(305)에 포함되는 복수의 워드라인들을 지칭하는 것으로 제2 메모리 셀 어레이(335)에 포함되는 워드라인들과 구분하기 위하여 "제1 워드라인들"이라는 표현으로 기재되며, 제2 워드라인들(350)은 제2 메모리 셀 어레이(335)에 포함되는 복수의 워드라인들을 지칭하는 것으로 제1 메모리 셀 어레이(305)에 포함되는 워드라인들과 구분하기 위하여 "제2 워드라인들"이라는 표현으로 기재된다.Also, hereinafter. The first word lines 320 refer to a plurality of word lines included in the first memory cell array 305 , and to be distinguished from the word lines included in the second memory cell array 335 , “first word” Lines”, the second word lines 350 refer to a plurality of word lines included in the second memory cell array 335 , and are word lines included in the first memory cell array 305 . In order to distinguish them from the words, "second word lines" are used.

여기서, 적어도 하나의 제1 메모리 셀 스트링(310) 및 적어도 하나의 제2 메모리 셀 스트링(340) 각각은 수직 방향(Z 방향)으로 연장 형성된 적어도 하나의 채널층(311, 341) 및 적어도 하나의 채널층(311, 341)을 감싸도록 형성된 적어도 하나의 전하 저장층(312, 342)으로 구성될 수 있으며, 복수의 제1 워드라인들(320)의 사이에는 복수의 제1 절연층들(미도시)이 교번하며 개재되고 복수의 제2 워드라인들(350)의 사이에는 복수의 제2 절연층들(미도시)이 교번하며 개재될 수 있다.Here, each of the at least one first memory cell string 310 and the at least one second memory cell string 340 includes at least one channel layer 311 and 341 and at least one channel layer 311 and 341 extending in the vertical direction (Z direction). It may include at least one charge storage layer 312 and 342 formed to surround the channel layers 311 and 341 , and a plurality of first insulating layers (not shown) between the plurality of first word lines 320 . city) may be alternately interposed, and a plurality of second insulating layers (not shown) may be alternately interposed between the plurality of second word lines 350 .

적어도 하나의 채널층(311, 341)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 적어도 하나의 채널층(311, 341)은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다.The at least one channel layer 311 and 341 may be formed of single crystal silicon or poly-silicon, and a selective epitaxial growth process or phase change epitaxial growth using a substrate (not shown) as a seed. It may be formed by a taxial process or the like. In addition, the at least one channel layer 311 , 341 may be formed in the form of an empty tube and further include a buried film (not shown) therein.

적어도 하나의 전하 저장층(312, 342)은 워드라인들(320, 350)을 통해 유입되는 전류(예컨대, 제1 메모리 셀 어레이(305)의 적어도 하나의 전하 저장층(312)에는 제1 워드라인들(320)을 통해 전류가 유입되고, 제2 메모리 셀 어레이(335)의 적어도 하나의 전하 저장층(342)에는 제2 워드라인들(350)을 통해 전류가 유입됨)로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(312, 342)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.The at least one charge storage layer 312 and 342 includes a current flowing through the word lines 320 and 350 (eg, the first word in the at least one charge storage layer 312 of the first memory cell array 305 ). A current flows through the lines 320 and stores charges from the at least one charge storage layer 342 of the second memory cell array 335 through the second word lines 350 ). As a component having a memory function, for example, it may be formed in an oxide-nitride-oxide (ONO) structure. Hereinafter, it will be described that the at least one charge storage layer 312 and 342 includes only a vertical element, but is not limited thereto and may further include a horizontal element.

또한, 도면에는 도시되지 않았지만, 적어도 하나의 제1 메모리 셀 스트링(310) 및 적어도 하나의 제2 메모리 셀 스트링(340) 각각의 외측에는 적어도 하나의 메모리 셀 스트링(310, 340)을 감싸며 수직 방향으로 연장 형성되는 적어도 하나의 터널링 절연막(미도시)이 배치될 수 있다. 적어도 하나의 터널링 절연막은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.Also, although not shown in the drawings, the at least one first memory cell string 310 and the at least one second memory cell string 340 surround the at least one memory cell string 310 and 340 in a vertical direction, respectively. At least one tunneling insulating layer (not shown) extending to the . The at least one tunneling insulating layer may be formed of an insulating material having a high-k characteristic (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd). 2 O 3 or an insulating material such as Y 2 O 3 ).

복수의 제1 워드라인들(320) 및 복수의 제2 워드라인들(350) 각각은 적어도 하나의 메모리 셀 스트링(310, 340)으로 전압을 인가하는 역할을 하며(예컨대, 제1 워드라인들(320)은 적어도 하나의 제1 메모리 셀 스트링(310)으로 전압을 인가하는 역할을 하고, 제2 워드라인들(350)은 적어도 하나의 제2 메모리 셀 스트링(340)으로 전압을 인가하는 역할을 함), W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 복수의 제1 절연층들 및 복수의 제2 절연층들 각각은, 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.Each of the plurality of first word lines 320 and the plurality of second word lines 350 serves to apply a voltage to at least one memory cell string 310 and 340 (eg, the first word lines Reference numeral 320 serves to apply a voltage to at least one first memory cell string 310 , and the second word lines 350 serve to apply a voltage to at least one second memory cell string 340 . ), and may be formed of a conductive material such as W, Ti, Ta, Cu or Au. Each of the plurality of first insulating layers and the plurality of second insulating layers may include an insulating material (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 ). , an insulating material such as Gd 2 O 3 or Y 2 O 3 ).

이 때, 제1 워드라인들(320)은 제1 워드라인들(320)을 구성하는 워드라인들(321, 322)이 서로 다른 길이로 연장 형성됨에 따라 단차부(323) 및 평면부(324)를 구성할 수 있으며, 마찬가지로 제2 워드라인들(350) 역시 제2 워드라인들(350)을 구성하는 워드라인들(351, 352)이 서로 다른 길이로 연장 형성됨에 따라 단차부(353) 및 평면부(354)를 구성할 수 있다.In this case, the first word lines 320 have a stepped portion 323 and a flat portion 324 as the word lines 321 and 322 constituting the first word lines 320 extend to have different lengths from each other. ), and similarly, the second word lines 350 also have a step portion 353 as the word lines 351 and 352 constituting the second word lines 350 extend to have different lengths from each other. and a planar portion 354 .

로우 디코더(360)는 제1 메모리 셀 어레이(305) 및 제2 메모리 셀 어레이(335) 사이에 형성되며, 특히 로우 디코더(360)는 서로 다른 컨택트를 통해 제1 메모리 셀 어레이(305) 및 제2 메모리 셀 어레이(335)를 동시에 공유하도록 형성됨을 특징으로 할 수 있다. 보다 상세하게, 로우 디코더(360)에 포함되는 워드라인 제어 배선들(361, 362) 각각이, 제1 워드라인들(320)의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들(350)의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결됨으로써, 서로 다른 컨택트를 통해 제1 메모리 셀 어레이(305) 및 제2 메모리 셀(335)를 동시에 공유할 수 있다.The row decoder 360 is formed between the first memory cell array 305 and the second memory cell array 335 , and in particular, the row decoder 360 connects the first memory cell array 305 and the second memory cell array through different contacts. It may be characterized in that it is formed to share the two memory cell arrays 335 at the same time. In more detail, each of the word line control wires 361 and 362 included in the row decoder 360 includes a contact and a second step of any one of steps constituting the step portion of the first word lines 320 . The first memory cell array 305 and the second memory cell 335 can be shared simultaneously through different contacts by being connected to all of the step contacts among the steps constituting the step portion of the word lines 350 . can

예를 들어, 로우 디코더(360)의 워드라인 제어 배선들(361, 362) 중 제1 워드라인 제어 배선(361)은, 제1 워드라인들(320)의 단차부(323)를 구성하는 단차들 중 제1 단차(제1 단차는 제1-1 워드라인(321)에 대응됨)의 컨택트(321-1)와 제2 워드라인들(350)의 단차부(353)를 구성하는 단차들 중 제1 단차(제1 단차는 제2-1 워드라인(351)에 대응됨)의 컨택트(351-1) 모두와 연결됨으로써, 제1 워드라인들(320)의 제1 단차(321)와 제2 워드라인들(350)의 제1 단차(351)를 공유할 수 있다. 마찬가지로, 로우 디코더(360)의 워드라인 제어 배선들(361, 362) 중 제2 워드라인 제어 배선(362)은, 제1 워드라인들(320)의 단차부(323)를 구성하는 단차들 중 제2 단차(제2 단차는 제1-2 워드라인(322)에 대응됨)의 컨택트(322-1)와 제2 워드라인들(350)의 단차부(353)를 구성하는 단차들 중 제2 단차(제2 단차는 제2-2 워드라인(352)에 대응됨)의 컨택트(352-1) 모두와 연결됨으로써, 제1 워드라인들(320)의 제2 단차와 제2 워드라인들(350)의 제2 단차를 공유할 수 있다.For example, the first word line control line 361 among the word line control lines 361 and 362 of the row decoder 360 has a step difference constituting the step portion 323 of the first word lines 320 . Steps constituting the step 353 of the contact 321-1 of the first step (the first step corresponds to the 1-1 word line 321) and the step 353 of the second word lines 350 among them. The first step 321 of the first word lines 320 and the first step 321 of the first word lines 320 and The first step 351 of the second word lines 350 may be shared. Similarly, the second word line control wiring 362 of the word line control wirings 361 and 362 of the row decoder 360 is among the steps constituting the stepped portion 323 of the first word lines 320 . The contact 322-1 of the second step (the second step corresponds to the 1-2 word line 322) and the second step among steps constituting the step 353 of the second word lines 350 The second step of the first word lines 320 and the second word lines are connected to all of the contacts 352-1 of the second step (the second step corresponds to the 2-2 word line 352). The second step of 350 may be shared.

즉, 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353) 각각은 제1 워드라인들(320)은 제1 워드라인들(320)을 구성하는 워드라인들(321, 322)과 제2 워드라인들(350)을 구성하는 워드라인들(351, 352)에 대응되는 바, 로우 디코더(360)의 워드라인 제어 배선들(361, 362)이 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)를 공유한다는 것은, 로우 디코더(360)의 워드라인 제어 배선들(361, 362)이 제1 워드라인들(320) 및 제2 워드라인들(350)을 공유하는 것을 의미할 수 있다.That is, each of the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 includes the first word lines 320 and the first word lines 320 . Corresponding to the word lines 321 and 322 constituting the word lines 321 and 322 and the word lines 351 and 352 constituting the second word lines 350 , the word line control lines 361 of the row decoder 360 , The fact that 362 shares the stepped portion 323 of the first wordlines 320 and the stepped portion 353 of the second wordlines 350 means that the wordline control wires 361 of the row decoder 360 are , 362 may mean that the first word lines 320 and the second word lines 350 are shared.

이러한 공유 구조에서, 3차원 플래시 메모리(300)는, 로우 디코더(360)가 워드라인 제어 배선들(361, 362)을 통해 제1 메모리 셀 어레이(305) 및 제2 메모리 셀 어레이(335)에 각각 바이어스를 인가하는 동시에, 제1 메모리 셀 어레이(305) 및 제2 메모리 셀 어레이(335)에 각각 대응되도록 구비된 컬럼 디코더들(370, 380) 중 어느 하나의 컬럼 디코더를 통해 제1 메모리 셀 어레이(305) 또는 제2 메모리 셀 어레이(335) 중 어느 하나의 메모리 셀 어레이에 바이어스를 인가함으로써, 제1 메모리 셀 어레이(305) 또는 제2 메모리 셀 어레이(335) 중 어느 하나의 메모리 셀 어레이를 선택적으로 구동할 수 있다.In this shared structure, in the 3D flash memory 300 , the row decoder 360 is connected to the first memory cell array 305 and the second memory cell array 335 through the word line control wires 361 and 362 . A bias is applied to each of the first memory cells through any one of the column decoders 370 and 380 provided to respectively correspond to the first memory cell array 305 and the second memory cell array 335 , respectively. By applying a bias to any one of the array 305 and the second memory cell array 335 , any one of the first memory cell array 305 or the second memory cell array 335 is applied. can be selectively driven.

이와 같은 공유 구조를 위하여, 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)는 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치될 수 있다. 구체적으로, 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)는 각각 평면상 삼각 형상으로 형성되는 가운데, 서로 회전 대칭으로 인접하여 하나의 사각 형상(363)을 이룰 수 있다. 여기서, 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)는, 전기적으로 절연되도록 평면상 서로 접촉되지 않고 이격되도록 형성됨으로써, 분리된 삼각형들로 구성된 하나의 사각 형상(363)을 이룰 수 있다.For this shared structure, the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 are each formed in a triangular shape in plan view and are rotationally symmetrical to each other. Adjacent and may be placed. Specifically, the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 are each formed in a triangular shape in plan view, and are adjacent to each other in rotational symmetry. A square shape 363 of can be achieved. Here, the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 are formed to be spaced apart from each other in a plane so as to be electrically insulated, so that they are separated from each other. A single rectangular shape 363 composed of triangles may be formed.

여기서, 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)는, 메모리 셀 어레이들(305, 335) 사이에 구비되는 로우 디코더(360)의 하부에 위치하게 되며, 로우 디코더(360)의 평면상 면적에 대응되는 면적으로 사각 형상(363)을 이루게 될 수 있다.Here, the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 are the row decoder 360 provided between the memory cell arrays 305 and 335 . ), and may form a rectangular shape 363 with an area corresponding to the planar area of the row decoder 360 .

이처럼 제1 워드라인들(320)의 단차부(323) 및 제2 워드라인들(350)의 단차부(353)가 각각 평면상 삼각 형상으로, 메모리 셀 어레이들(305, 335) 사이에 구비되는 로우 디코더(360)의 하부에 형성된 채 서로 회전 대칭으로 인접하여 하나의 사각 형상(363)을 이룸으로써, 일 실시예에 따른 3차원 플래시 메모리(300)는 기존의 3차원 플래시 메모리 대비 단차부의 면적 자체를 1/2로 감소시켜 집적화를 도모할 수 있으며, 메모리 셀 어레이들(305, 335) 각각의 단차부(323, 353)에 형성되는 컨택트들(321-1, 322-1, 351-1, 352-1)과 연결되는 로우 디코더(360)의 워드라인 제어 베선들(361, 362)의 개수를 기존의 3차원 플래시 메모리 대비 1/2로 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모할 수 있다.As described above, the stepped portion 323 of the first word lines 320 and the stepped portion 353 of the second word lines 350 have a triangular shape in plan view and are provided between the memory cell arrays 305 and 335 , respectively. The three-dimensional flash memory 300 according to an exemplary embodiment is formed at the lower portion of the row decoder 360 and is rotationally symmetrically adjacent to each other to form a single rectangular shape 363. The area itself can be reduced to 1/2 to promote integration, and the contacts 321-1, 322-1, and 351- formed in the step portions 323 and 353 of the memory cell arrays 305 and 335, respectively. 1, 352-1), the number of word line control wires 361 and 362 of the row decoder 360 is reduced to 1/2 compared to the existing three-dimensional flash memory, thereby simplifying the wiring process and reducing the process cost. effect can be achieved.

설명된 3차원 플래시 메모리(300)의 제조 방법에 대한 상세한 설명은 아래의 도 5를 참조하여 기재하기로 한다.A detailed description of the manufacturing method of the described 3D flash memory 300 will be described with reference to FIG. 5 below.

도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S510 내지 S530)를 통해 제조되는 3차원 플래시 메모리는 도 3 내지 4를 참조하여 상술된 구조를 갖게 된다.5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment. Hereinafter, an automated and mechanized manufacturing system may be used as a subject for performing the 3D flash memory manufacturing method. For the 3D flash memory manufactured through steps S510 to S530 to be described later, refer to FIGS. 3 to 4 . Thus, it has the above-described structure.

도 5를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S510)에서 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.Referring to FIG. 5 , the manufacturing system according to an embodiment may prepare a first memory cell array and a second memory cell array in operation S510 .

여기서, 제1 메모리 셀 어레이는 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들을 포함할 수 있으며, 제2 메모리 셀 어레이는 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들을 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 제1 메모리 셀 어레이는 복수의 제1 워드라인들 사이에 교번하며 개재되는 복수의 제1 절연층들을 포함할 수 있으며, 제2 메모리 셀 어레이 역시 복수의 제2 워드라인들 사이에 교번하며 개재되는 복수의 제2 절연층들을 포함할 수 있다.Here, the first memory cell array includes at least one first memory cell string extending in a vertical direction and a plurality of first words extending in a horizontal direction and stacked while being orthogonally connected to the at least one first memory cell string. lines, wherein the second memory cell array is formed to extend in a horizontal direction while being connected to at least one second memory cell string extending in a vertical direction and being orthogonal to the at least one second memory cell string, and being stacked. It may include a plurality of second word lines. However, the present invention is not limited thereto, and the first memory cell array may include a plurality of first insulating layers alternately interposed between the plurality of first word lines, and the second memory cell array also includes a plurality of second words. A plurality of second insulating layers may be alternately interposed between the lines.

특히, 단계(S510)는 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비하는 단계일 수 있다. 보다 상세하게, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루도록 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비하여 배치할 수 있다.In particular, in step S510, the first memory cell array and the second memory cell are arranged to be rotationally symmetric and adjacent to each other while the partial regions of the first word lines and the partial regions of the second word lines are respectively formed in a triangular shape in plan view. It may be a step of preparing the array. In more detail, the manufacturing system prepares and arranges the first memory cell array and the second memory cell array so that a partial region of the first wordlines and a partial region of the second wordlines are rotationally symmetrically adjacent to each other to form a single rectangular shape. can do.

이 때, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 평면상 서로 접촉되지 않고 이격되도록 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.In this case, the manufacturing system may prepare a first memory cell array and a second memory cell array in which a partial area of the first word lines and a partial area of the second word lines are spaced apart from each other without contacting each other on a plane.

또한, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 로우 디코더(Row decoder)(로우 디코더는 아래의 단계(S530)에서 형성되는 구성요소로서, 아래의 단계(S520)에서 제1 워드라인들의 일부 영역이 식각되어 형성될 단차부 및 제2 워드라인들의 일부 영역이 식각되어 형성될 단차부의 상부에 위치하게 될 구성요소임)의 평면상 대응되는 면적으로 사각 형상을 이루는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.In addition, in the manufacturing system, a partial region of the first word lines and a partial region of the second word lines are a component in which a row decoder (a row decoder is formed in the following step S530), and the following step (S520) (a component to be positioned above the stepped portion to be formed by etching a partial region of the first word lines and a partial region of the second word lines to be etched to form a rectangular shape) A first memory cell array and a second memory cell array may be prepared.

그 다음, 제조 시스템은 단계(S520)에서 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역을 각각 측면상 계단 형상으로 식각하여 제1 워드라인들의 단차부 및 제2 워드라인들의 단차부를 형성할 수 있다. 이 때, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역을 단일 공정으로 동시에 식각함으로써, 1 워드라인들의 단차부 및 제2 워드라인들의 단차부를 동시에 형성할 수 있다.Then, in step S520 , the manufacturing system etches the partial region of the first wordlines and the partial region of the second wordlines in a step shape on the side, respectively, to form the step portion of the first wordlines and the step portion of the second wordlines can be formed In this case, the manufacturing system may simultaneously form the stepped portion of the first word lines and the stepped portion of the second word lines by simultaneously etching the partial region of the first word lines and the partial region of the second word lines in a single process.

그 후, 제조 시스템은 단계(S530)에서 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이 사이에 로우 디코더를 형성할 수 있다. 특히, 제조 시스템은, 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 로우 디코더를 형성할 수 있다. 구체적으로 제조 시스템은 로우 디코더의 워드라인 제어 배선들 각각이 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되도록 로우 디코더를 형성함으로써, 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하게 될 수 있다.Thereafter, the manufacturing system may form a row decoder between the first memory cell array and the second memory cell array in operation S530 . In particular, the manufacturing system may form the row decoder such that each of the word line control wires of the row decoder simultaneously shares the first memory cell array and the second memory cell array through different contacts. Specifically, in the manufacturing system, each of the word line control wirings of the row decoder has a contact of any one step among the steps constituting the step portion of the first word lines and the step of any one of the steps constituting the step portion of the second word lines. By forming the row decoder to be connected to all of the contacts of the row decoder, each of the word line control wires of the row decoder can simultaneously share the first memory cell array and the second memory cell array through different contacts.

이와 같이 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하는 것(로우 디코더의 워드라인 제어 배선들 각각이 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것)은, 전술된 단계(S510)에서 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채 서로 회전 대칭으로 인접하며 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이가 준비됨에 따라 가능할 수 있다.In this way, each of the word line control wires of the row decoder simultaneously shares the first memory cell array and the second memory cell array through different contacts (each of the word line control wires of the row decoder has a step difference between the first word lines). The first word line (which is connected to both the step contact among the steps constituting the part and the contact with the step difference among the steps constituting the step part of the second word lines) is described above in step S510. This may be possible as the first memory cell array and the second memory cell array are prepared, in which a partial region of the word lines and a partial region of the second word lines are respectively formed in a triangular shape in plan view and are rotationally symmetrically adjacent to each other.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with reference to the limited embodiments and drawings, various modifications and variations are possible from the above description by those skilled in the art. For example, the described techniques are performed in an order different from the described method, and/or the described components of the system, structure, apparatus, circuit, etc. are combined or combined in a different form than the described method, or other components Or substituted or substituted by equivalents may achieve an appropriate result.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (15)

집적화를 도모하는 3차원 플래시 메모리에 있어서,
수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들-상기 제1 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제1 메모리 셀 어레이;
수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들-상기 제2 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제2 메모리 셀 어레이; 및
상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 형성되는 로우 디코더(Row decoder)
를 포함하고,
상기 로우 디코더의 워드라인 제어 배선들 각각은,
서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하는 것을 특징으로 하고,
상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
상기 로우 디코더의 하부에 위치하여 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 대향하며 인접하여 상기 로우 디코더의 평면상 면적에 대응되는 면적으로 하나의 사각 형상을 이루는 것을 특징으로 하는 3차원 플래시 메모리.A three-dimensional flash memory for integration, comprising:
At least one first memory cell string extending in a vertical direction and a plurality of first word lines extending in a horizontal direction and stacked while being orthogonally connected to the at least one first memory cell string - the first word a first memory cell array including a line in which the lines extend to have different lengths to form a stepped portion and a planar portion;
At least one second memory cell string extending in a vertical direction and a plurality of second word lines extending in a horizontal direction and stacked while being orthogonally connected to the at least one second memory cell string-the second word a second memory cell array including lines in which the lines are extended to have different lengths to form a stepped portion and a planar portion; and
A row decoder formed between the first memory cell array and the second memory cell array
including,
Each of the word line control wires of the row decoder,
The first memory cell array and the second memory cell array are shared at the same time through different contacts,
The stepped portion of the first word lines and the stepped portion of the second word lines,
3D flash, characterized in that it is positioned below the row decoder and is formed in a triangular shape on a plane, and is rotationally symmetrically opposite to each other and adjacent to each other to form a single rectangular shape with an area corresponding to the plane area of the row decoder. Memory. 제1항에 있어서,
상기 로우 디코더의 워드라인 제어 배선들 각각은,
상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
Each of the word line control wires of the row decoder,
3D flash, characterized in that it is connected to both a step contact among steps constituting the step portion of the first word lines and a contact contact having a step difference among steps constituting the step portion of the second word lines. Memory. 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
단일 공정으로 동시에 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The stepped portion of the first word lines and the stepped portion of the second word lines,
A three-dimensional flash memory characterized in that it is simultaneously formed in a single process. 제1항에 있어서,
상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
평면상 서로 접촉되지 않고 이격되도록 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to claim 1,
The stepped portion of the first word lines and the stepped portion of the second word lines,
A three-dimensional flash memory, characterized in that it is formed to be spaced apart from each other on a plane. 집적화를 도모하는 3차원 플래시 메모리의 제조 방법에 있어서,
수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들을 포함하는 제1 메모리 셀 어레이 및 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들을 포함하는 제2 메모리 셀 어레이를 준비하는 단계;
상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역을 각각 측면상 계단 형상으로 식각하여 상기 제1 워드라인들의 단차부 및 상기 제2 워드라인들의 단차부를 형성하는 단계; 및
상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 로우 디코더(Row decoder)를 형성하는 단계
를 포함하고,
상기 로우 디코더를 형성하는 단계는,
상기 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하도록 상기 로우 디코더를 형성하는 단계인 것을 특징으로 하고,
상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계는,
상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 대항하며 인접하여 상기 로우 디코더-상기 로우 디코더는 상기 제1 워드라인들의 일부 영역이 식각되어 형성하는 단차부 및 상기 제2 워드라인들의 일부 영역이 식각되어 형성하는 단차부의 상부에 형성됨-의 평면상 대응되는 면적으로 하나의 사각 형상을 이루는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.A method for manufacturing a three-dimensional flash memory that achieves integration, comprising:
A first memory including at least one first memory cell string extending in a vertical direction and a plurality of first word lines extending in a horizontal direction and stacked while being orthogonally connected to the at least one first memory cell string A cell array, comprising: at least one second memory cell string extending in a vertical direction; and a plurality of second word lines extending in a horizontal direction and stacked while being orthogonally connected to the at least one second memory cell string; preparing a second memory cell array;
forming a stepped portion of the first word lines and a stepped portion of the second word lines by etching a portion of the first word lines and a portion of the second word lines in a stepped shape, respectively; and
forming a row decoder between the first memory cell array and the second memory cell array;
including,
Forming the row decoder comprises:
forming the row decoder so that each of the word line control wirings of the row decoder simultaneously shares the first memory cell array and the second memory cell array through different contacts;
The preparing of the first memory cell array and the second memory cell array may include:
A partial region of the first word lines and a partial region of the second word lines are each formed in a triangular shape in plan view, and are rotationally symmetrically opposed to each other and adjacent to each other, and the row decoder-the row decoder includes a part of the first word lines. The first memory cell array and the first memory cell array and the first memory cell array and the first memory cell array form a single rectangular shape with an area corresponding to an area corresponding to a step portion formed by etching a region and formed on an upper portion of a step portion formed by etching a partial region of the second word lines A method of manufacturing a three-dimensional flash memory, comprising the step of preparing a two-dimensional memory cell array. 제9항에 있어서,
상기 로우 디코더를 형성하는 단계는,
상기 로우 디코더의 워드라인 제어 배선들 각각이 상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되도록 상기 로우 디코더를 형성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.10. The method of claim 9,
Forming the row decoder comprises:
Each of the word line control wirings of the row decoder has a contact of any one step among steps constituting the step portion of the first word lines and a step contact of any one of steps constituting the step portion of the second word lines. A method of manufacturing a three-dimensional flash memory, characterized in that forming the row decoder so as to be connected to all of them. 삭제delete 삭제delete 삭제delete 제9항에 있어서,
상기 제1 워드라인들의 단차부 및 상기 제2 워드라인들의 단차부를 형성하는 단계는,
상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역을 단일 공정으로 동시에 식각하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.10. The method of claim 9,
The step of forming the stepped portion of the first word lines and the stepped portion of the second word lines may include:
and simultaneously etching a partial region of the first word lines and a partial region of the second word lines in a single process. 제9항에 있어서,
상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계는,
상기 제1 워드라인들의 일부 영역 및 상기 제2 워드라인들의 일부 영역이 평면상 서로 접촉되지 않고 이격되도록 배치되는 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 준비하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.10. The method of claim 9,
The preparing of the first memory cell array and the second memory cell array may include:
and preparing the first memory cell array and the second memory cell array in which a partial region of the first word lines and a partial region of the second word lines are spaced apart from each other in a planar view. A method of manufacturing a three-dimensional flash memory.
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