KR102439997B1 - Apparatus and method for producing top electrode in an oxide semiconductor - Google Patents

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Abstract

본 발명은 산화물층 제조 장치에 관한 것으로서, 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 산화물층 및 상기 산화물층 상에 형성되는 상부 전극을 포함하여 이루어지는 산화물 반도체에서 산화물층 제조 장치에 있어서, 챔버 내에 주입하기 위한 불활성 가스를 저장하고 있는 가스 저장부, 상기 챔버 내에 절연층이 형성된 기판을 고정시키기 위한 홀더, 상기 챔버 내에 상기 기판과 이격된 거리에 위치하여 산화물로 구성된 타겟을 고정시키기 위한 건(gun), 상기 챔버를 진공 상태로 만들기 위한 진공 펌프 및 상기 챔버 내에 불활성 가스가 주입된 진공 상태에서 플라즈마를 발생시켜서, 글로우 방전을 통해 상기 타겟을 구성하는 물질이 떨어져 나와 상기 절연층 상에 산화물 박막을 형성하도록, 상기 건에 RF 파워를 인가하기 위한 RF 파워 제너레이터를 포함한다.
본 발명에 의하면 산화물층에 IGZO(Indium-Gallium-Zinc oxide)를 사용한 산화물 반도체를 제작함으로써, 전기적 특성을 향상시킬 수 있는 효과가 있다.The present invention relates to an apparatus for manufacturing an oxide layer, and relates to an oxide layer in an oxide semiconductor comprising a substrate, an insulating layer formed on the substrate, an oxide layer formed on the insulating layer, and an upper electrode formed on the oxide layer In the manufacturing apparatus, a gas storage unit for storing an inert gas for injection into a chamber, a holder for fixing a substrate on which an insulating layer is formed in the chamber, a target made of oxide located at a distance from the substrate in the chamber and spaced apart from the substrate A gun for fixing the target, a vacuum pump for making the chamber into a vacuum state, and a plasma in a vacuum state in which an inert gas is injected into the chamber, the material constituting the target is separated through the glow discharge and the and an RF power generator for applying RF power to the gun to form an oxide thin film on the insulating layer.
According to the present invention, by fabricating an oxide semiconductor using IGZO (Indium-Gallium-Zinc oxide) as an oxide layer, there is an effect of improving electrical properties.

Description

산화물 반도체에서 상부 전극 제조 장치 및 방법 {Apparatus and method for producing top electrode in an oxide semiconductor}Apparatus and method for producing top electrode in an oxide semiconductor

본 발명은 저항 변화형 메모리(resistive random access memory), 비휘발성 메모리(non-volatile memory), 차세대 메모리(next generation memory), 멤리스터(memristor), 용액 공정을 이용한 다층 채널 구조 IZO 박막 제작(fabrication of multi-layer channel structure IZO thin films using solution process), 전기적, 환경적 안정성이 높은 산화물 저항 변화형 메모리, 산화물 반도체에 관한 것이다. The present invention relates to a resistive random access memory, a non-volatile memory, a next generation memory, a memristor, and a multilayer channel structure IZO thin film using a solution process (fabrication) of multi-layer channel structure IZO thin films using solution process), oxide resistance variable memory with high electrical and environmental stability, and oxide semiconductor.

최근, 규소 기반 반도체 소자를 대신할 산화물 반도체에 대한 연구가 널리 진행되고 있다. 재료적인 측면에서는 인듐 산화물(In2O3), 아연 산화물(ZnO), 갈륨 산화물(Ga2O3), 인듐아연 산화물(InZnO), 아연주석 산화물(Zn), 인듐갈륨아연 산화물(InGaZnO) 기반의 단일, 이성분계, 삼성분계 화합물에 대한 연구 결과가 보고되고 있다. 한편, 공정적인 측면에서 기존의 진공 증착을 대신한 액상 기반 공정에 대한 연구가 진행되고 있다.Recently, research on oxide semiconductors to replace silicon-based semiconductor devices has been widely conducted. In terms of material, indium oxide (In 2 O 3 ), zinc oxide (ZnO), gallium oxide (Ga 2 O 3 ), indium zinc oxide (InZnO), zinc tin oxide (Zn), and indium gallium zinc oxide (InGaZnO) are based Research results on single, binary, and ternary compounds have been reported. On the other hand, in terms of the process, research on a liquid-phase-based process instead of the conventional vacuum deposition is in progress.

산화물 반도체는 수소화된 비정질 규소에 비하여 똑같이 비정질 상을 보이지만, 매우 우수한 이동도(mobility)를 보이기 때문에 고화질 액정표시장치(LCD)와 능동유기발광다이오드(AMOLED)에 적합하다. 또한, 액상기반 공정을 이용한 산화물 반도체 제조 기술은 고비용의 진공 증착 방법에 비해서 저비용이라는 이점이 있다.Oxide semiconductors show the same amorphous phase compared to hydrogenated amorphous silicon, but exhibit very good mobility, so they are suitable for high-definition liquid crystal displays (LCDs) and active organic light-emitting diodes (AMOLEDs). In addition, the oxide semiconductor manufacturing technology using the liquid phase-based process has an advantage of low cost compared to the high-cost vacuum deposition method.

종래 메모리 구조에서 TiO2 -x는 캐리어(carrier) 역할을 하는 산소 공공(oxygen vacancy)을 이용하여 스위칭(switching) 동작을 구현하나, 이동 과정에서 산소 공공들 간의 제너레이션/리콤비네이션(generation/recombination) 발생으로 인한 캐리어 트랩(carrier trap), 온오프 비(on/off ratio) 감소, 전자 이동도 저하로 메모리의 엔듀런스(endurance) 특성이 열화되는 문제점이 있다. 또한, 종래 메모리에서 산화물 층(oxide layer)는 RMS(Root-mean square) 값이 높고 표면상의 결함이 존재한다는 문제점이 있다. In the conventional memory structure, TiO 2 -x implements a switching operation using oxygen vacancy serving as a carrier, but generation/recombination between oxygen vacancies in the movement process. There is a problem in that the endurance characteristic of the memory is deteriorated due to the occurrence of a carrier trap, a decrease in an on/off ratio, and a decrease in electron mobility. In addition, in the conventional memory, an oxide layer has a problem that a root-mean square (RMS) value is high and defects on the surface exist.

대한민국 공개특허 10-2008-0082616Republic of Korea Patent Publication 10-2008-0082616

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, IGZO(Indium-Gallium-Zinc oxide)의 전자 이동은 ns-오비탈(ns-orbital)을 통해 발생하며 비정질 상태에서도 빠른 전자 이동도를 얻을 수 있고, 메모리의 우수한 저항 스위칭 특성을 구현할 수 있기 때문에, TiO2 -x의 단점을 극복할 수 있는 저항 변화형 메모리(Resistive random access memory, ReRAM)의 전자 재료로서, 산화물 반도체에서 상부 전극 제조 장치 및 방법을 제공하는데 그 목적이 있다. The present invention has been devised to solve the above problems, and electron movement of IGZO (Indium-Gallium-Zinc oxide) occurs through ns-orbital, and fast electron mobility can be obtained even in an amorphous state. As an electronic material for resistive random access memory (ReRAM) that can overcome the disadvantages of TiO 2 -x because it can implement excellent resistance switching characteristics of the memory, an upper electrode manufacturing apparatus in an oxide semiconductor and The purpose is to provide a method.

또한, 본 발명은 DC 마그네트론 스퍼터링 시스템(DC magnetron sputtering system)을 통해 상부 전극을 증착한 산화물 반도체를 제작하는데 그 다른 목적이 있다. Another object of the present invention is to fabricate an oxide semiconductor in which an upper electrode is deposited through a DC magnetron sputtering system.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.Objects of the present invention are not limited to the objects mentioned above, and other objects not mentioned will be clearly understood by those skilled in the art from the following description.

이와 같은 목적을 달성하기 위한 본 발명은 상부 전극 제조 장치에 관한 것으로서, 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 산화물층 및 상기 산화물층 상에 형성되는 상부 전극을 포함하여 이루어지는 산화물 반도체에서 상부 전극 제조 장치에 있어서, 챔버 내에 주입하기 위한 불활성 가스를 저장하고 있는 가스 저장부, 상기 챔버 내에 절연층과 산화물층이 순차적으로 형성된 기판을 고정시키기 위한 홀더, 상기 챔버 내에 상기 기판과 이격된 거리에 위치하여, 전극 물질로 구성된 타겟을 고정시키기 위한 건(gun), 상기 챔버를 진공 상태로 만들기 위한 진공 펌프 및 상기 챔버 내에 불활성 가스가 주입된 진공 상태에서 플라즈마를 발생시켜서, 글로우 방전을 통해 상기 타겟을 구성하는 물질이 떨어져 나와 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하도록, 상기 건에 DC 파워를 인가하기 위한 DC 파워 서플라이를 포함한다. The present invention for achieving the above object relates to an apparatus for manufacturing an upper electrode, comprising a substrate, an insulating layer formed on the substrate, an oxide layer formed on the insulating layer, and an upper electrode formed on the oxide layer In an apparatus for manufacturing an upper electrode in an oxide semiconductor comprising: a gas storage unit storing an inert gas to be injected into a chamber; Located at a distance from the substrate, a gun for fixing a target made of an electrode material, a vacuum pump for making the chamber into a vacuum state, and a plasma in a vacuum state in which an inert gas is injected into the chamber, and a DC power supply for applying DC power to the gun so that a material constituting the target is separated through a glow discharge to form a source electrode and a drain electrode on the oxide layer.

상기 타겟은 MoW(Molybdenum tungsten) 소재로 구성될 수 있다. The target may be made of MoW (Molybdenum tungsten) material.

본 발명의 일 실시예에서 쉐도우 마스크(shadow mask)를 통해 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성할 수 있다. In an embodiment of the present invention, a source electrode and a drain electrode may be formed on the oxide layer through a shadow mask.

본 발명의 상부 전극 제조 방법에 있어서, 절연층과 산화물층이 순차적으로 형성된 기판을 고정시키기 위한 홀더와, 상기 기판과 이격된 거리에 위치한 건을 구비하고 있는 진공 상태의 챔버 내에 전극 물질로 구성된 타겟을 상기 건에 위치시키는 단계, 상기 챔버 내에 플라즈마를 발생시키기 위하여, DC 파워 서플라이를 통해 상기 건에 DC 파워를 인가하는 단계 및 글로우 방전을 통해 상기 타겟을 구성하는 물질이 떨어져 나와 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다. In the upper electrode manufacturing method of the present invention, a target composed of an electrode material in a chamber in a vacuum having a holder for fixing a substrate on which an insulating layer and an oxide layer are sequentially formed, and a gun positioned at a distance from the substrate. to the gun; applying DC power to the gun through a DC power supply to generate plasma in the chamber; and forming a source electrode and a drain electrode.

상기 타겟은 MoW(Molybdenum tungsten) 소재로 구성될 수 있다. The target may be made of MoW (Molybdenum tungsten) material.

본 발명의 일 실시예에서 쉐도우 마스크(shadow mask)를 통해 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성할 수 있다. In an embodiment of the present invention, a source electrode and a drain electrode may be formed on the oxide layer through a shadow mask.

본 발명에 의하면 MoW(Molybdenum tungsten) 소재의 상부 전극이 증착된 산화물 반도체 제조 방법을 제안함으로써, 산화물 반도체의 전기적 특성을 향상시킬 수 있는 효과가 있다. According to the present invention, by proposing a method for manufacturing an oxide semiconductor in which an upper electrode made of MoW (Molybdenum tungsten) material is deposited, there is an effect of improving the electrical properties of the oxide semiconductor.

도 1은 본 발명의 일 실시예에 따른 산화물 반도체의 기호와 구조를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 상부 전극 제조 장치의 구성을 나타낸 도면이다.
도 3은 본 발명의 일 실시에에 따른 상부 전극 제조 방법을 보여주는 흐름도이다.
도 4는 탑 컨택트-보텀 게이트(Top contact-bottom gate) 구조로 형성된 TiO2-x TFT와 IGZO TFT를 간략한 도식도이다.
도 5은 도 4의 TiO2 -x TFT와 IGZO TFT의 전달 특성(transfer curve)을 도시한 그래프이다.
도 6는 IGZO/TiO2 기반 산화물 반도체의 전반적인 구동 메커니즘을 표현한 것이다.
도 7는 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 IGZO/TiO2 기반 산화물 반도체의 전기적 성능을 측정한 결과를 도시한 그래프이다.
도 8은 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 후의 표면 내 O1s 피크(peak)를 XPS(x-ray photoelectron spectroscopy)로 분석한 결과를 도시한 그래프이다.
도 9은 IGZO 층에 대해 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 후의 IGZO 층의 표면적 성능을 분석하기 위해, SEM(scanning electron microscope)을 이용하여 측정한 이미지를 도시한 것이다.
도 10은 IGZO 층에 대해 진행한 후 열처리의 영향을 분석하기 위해, MIOS 구조에서의 전자 이동 메커니즘을 구현한 모식도와 에너지 밴드를 도시한 것이다.
도 11는 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 IGZO/TiO2 기반 산화물 반도체의 C-V 커브(curve)를 측정한 결과를 도시한 그래프이다. 1 is a diagram illustrating symbols and structures of an oxide semiconductor according to an embodiment of the present invention.
2 is a view showing the configuration of an upper electrode manufacturing apparatus according to an embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing an upper electrode according to an exemplary embodiment of the present invention.
4 is a schematic diagram of a TiO 2-x TFT and an IGZO TFT formed in a top contact-bottom gate structure.
FIG. 5 is a graph showing transfer curves of the TiO 2 -x TFT and the IGZO TFT of FIG. 4 .
6 is a representation of the overall driving mechanism of the IGZO / TiO 2 based oxide semiconductor.
Figure 7 is a graph showing the results of measuring the electrical performance of the IGZO / TiO 2 based oxide semiconductor after the deposition of the IGZO layer after heat treatment at 200, 300, 400, 500 ℃ respectively.
8 is a graph showing the results of analyzing the O1s peak in the surface after depositing the IGZO layer at 200, 300, 400, and 500 ° C, respectively, by x-ray photoelectron spectroscopy (XPS). .
9 shows an image measured using a scanning electron microscope (SEM) to analyze the surface area performance of the IGZO layer after the IGZO layer is then subjected to post heat treatment at 200, 300, 400, and 500 ° C, respectively. .
Figure 10 shows a schematic diagram and energy band implementing the electron transfer mechanism in the MIOS structure in order to analyze the effect of heat treatment after proceeding to the IGZO layer.
11 is a graph showing the results of measuring the CV curve (curve) of the IGZO / TiO 2 based oxide semiconductor that was subjected to post heat treatment at 200, 300, 400, and 500 ° C. after depositing the IGZO layer.

본 명세서에서 개시된 실시 예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 개시에서 제안하고자 하는 실시 예는 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 당해 기술분야에서 통상의 지식을 가진 자에게 실시 예들의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.Advantages and features of the embodiments disclosed herein, and methods for achieving them will become apparent with reference to the embodiments described below in conjunction with the accompanying drawings. However, the embodiments to be proposed in the present disclosure are not limited to the embodiments disclosed below, but may be implemented in various different forms, and only the present embodiments are provided to those of ordinary skill in the art. It is only provided to be a complete indication of the category.

본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시 예에 대해 구체적으로 설명하기로 한다. Terms used in this specification will be briefly described, and the disclosed embodiments will be described in detail.

본 명세서에서 사용되는 용어는 개시된 실시 예들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 명세서의 상세한 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다. The terms used in this specification have been selected as currently widely used general terms as possible while considering the functions of the disclosed embodiments, but may vary depending on the intention or precedent of a person skilled in the art, the emergence of new technology, and the like. In addition, in a specific case, there are also terms arbitrarily selected by the applicant, and in this case, the meaning will be described in detail in the detailed description of the corresponding specification. Therefore, the terms used in the present disclosure should be defined based on the meaning of the term and the content throughout the present specification, rather than the name of a simple term.

본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다.Expressions in the singular herein include plural expressions unless the context clearly dictates the singular.

명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에서 사용되는 "부"라는 용어는 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, "부"는 어떤 역할들을 수행한다. 그렇지만 "부"는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. "부"는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 "부"는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 "부"들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 "부"들로 결합되거나 추가적인 구성요소들과 "부"들로 더 분리될 수 있다.In the entire specification, when a part "includes" a certain component, it means that other components may be further included, rather than excluding other components, unless otherwise stated. Also, as used herein, the term “unit” refers to a hardware component such as software, FPGA, or ASIC, and “unit” performs certain roles. However, "part" is not meant to be limited to software or hardware. A “unit” may be configured to reside on an addressable storage medium and may be configured to refresh one or more processors. Thus, by way of example, “part” refers to components such as software components, object-oriented software components, class components, and task components, processes, functions, properties, procedures, subroutines, segments of program code, drivers, firmware, microcode, circuitry, data, databases, data structures, tables, arrays and variables. The functionality provided within components and “parts” may be combined into a smaller number of components and “parts” or further divided into additional components and “parts”.

또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.In addition, in the description with reference to the accompanying drawings, the same components are assigned the same reference numerals regardless of the reference numerals, and the overlapping description thereof will be omitted. In describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

도 1은 본 발명의 일 실시예에 따른 산화물 반도체의 기호와 구조를 도시한 도면이다. 1 is a diagram illustrating symbols and structures of an oxide semiconductor according to an embodiment of the present invention.

도 1에서 (a)는 전하와 자속과의 결합에 관련된 비선형 수동 소자임을 나타내는 전기 기호이고, (b)는 MoW/IGZO/TiO2/Si(MIOS) 기반의 산화물 반도체 구조를 간략하게 도시한 것이다.In FIG. 1, (a) is an electrical symbol indicating a nonlinear passive device related to the coupling of electric charge and magnetic flux, and (b) is a schematic diagram of an oxide semiconductor structure based on MoW/IGZO/TiO 2 /Si(MIOS) .

도 1을 참조하면, 본 발명의 산화물 반도체는 기판(Substrate)(110), 절연층(120), 산화물층(Oxide layer)(130) 및 상부 전극(Top electrode)(140)을 포함한다.Referring to FIG. 1 , the oxide semiconductor of the present invention includes a substrate 110 , an insulating layer 120 , an oxide layer 130 , and a top electrode 140 .

본 발명의 일 실시예에서 기판(110)은 N형(N-type)으로 헤비하게(heavily) 도핑된(doped) 규소(Si) 기판으로 구현될 수 있으며, 하부 전극으로 기능할 수 있다. In an embodiment of the present invention, the substrate 110 may be implemented as a silicon (Si) substrate heavily doped with an N-type, and may function as a lower electrode.

절연층(120)은 기판(110) 상에 형성되며, TiO2(Titanium dioxide)로 이루어질 수 있다. The insulating layer 120 is formed on the substrate 110 and may be made of TiO 2 (Titanium dioxide).

산화물층(130)은 절연층(120) 상에 형성되며, 비정질 산화물 박막으로 이루어질 수 있다. 본 발명의 일 실시예에서 산화물층(130)은 IGZO(Indium-Gallium-Zinc oxide) 박막으로 이루어질 수 있다. The oxide layer 130 is formed on the insulating layer 120 and may be formed of an amorphous oxide thin film. In an embodiment of the present invention, the oxide layer 130 may be formed of an Indium-Gallium-Zinc oxide (IGZO) thin film.

상부 전극(140)은 산화물층(130) 상에 형성되며, MoW(Molybdenum tungsten)로 이루어질 수 있다. The upper electrode 140 is formed on the oxide layer 130 and may be made of MoW (Molybdenum tungsten).

도 2는 본 발명의 일 실시예에 따른 상부 전극 제조 장치의 구성을 나타낸 도면이다. 2 is a view showing the configuration of an upper electrode manufacturing apparatus according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 산화물층 제조 장치는 가스 저장부(210), 홀더(Holder)(220), 건(gun)(230), DC 파워 서플라이(power supply)(240), 진공 펌프(vacuum pump)(250)를 포함한다. Referring to FIG. 2 , the oxide layer manufacturing apparatus of the present invention includes a gas storage unit 210 , a holder 220 , a gun 230 , a DC power supply 240 , and a vacuum pump. (vacuum pump) 250 .

가스 저장부(210)는 챔버(chamber)(10) 내에 주입하기 위한 불활성 가스를 저장하고 있다. 본 발명의 일 실시예에서 불활성 가스는 아르곤(Ar)일 수 있다.The gas storage unit 210 stores an inert gas to be injected into the chamber 10 . In an embodiment of the present invention, the inert gas may be argon (Ar).

홀더(220)는 챔버(10) 내에 절연층(120)과 산화물층(130)이 순차적으로 형성된 기판(110)을 고정시키는 역할을 한다. The holder 220 serves to fix the substrate 110 on which the insulating layer 120 and the oxide layer 130 are sequentially formed in the chamber 10 .

건(230)은 챔버(10) 내에 기판(110)과 이격된 거리에 위치하여 전극 물질로 구성된 타겟(target)(20)을 고정시키는 역할을 한다. The gun 230 is located in the chamber 10 at a distance from the substrate 110 and serves to fix a target 20 made of an electrode material.

DC 파워 서플라이(240)는 챔버(10) 내에 불활성 가스가 주입된 진공 상태에서 플라즈마를 발생시켜서, 글로우 방전(glow discharge)을 통해 타겟(20)을 구성하는 물질이 떨어져 나와 산화물층(130) 상에 소스 전극 및 드레인 전극을 형성하도록, 건(230)에 DC 파워를 인가한다. The DC power supply 240 generates plasma in a vacuum state in which an inert gas is injected into the chamber 10 , so that the material constituting the target 20 is separated through the glow discharge and on the oxide layer 130 . DC power is applied to the gun 230 to form a source electrode and a drain electrode in the .

진공 펌프(250)는 챔버(10)를 진공 상태로 만들기 위한 펌프이다. The vacuum pump 250 is a pump for making the chamber 10 into a vacuum state.

타겟(20)은 MoW(Molybdenum tungsten) 소재로 구성될 수 있다. The target 20 may be made of MoW (Molybdenum tungsten) material.

본 발명의 일 실시예에서 쉐도우 마스크(shadow mask)를 통해 산화물층(130) 상에 소스 전극 및 드레인 전극을 형성할 수 있다. In an embodiment of the present invention, a source electrode and a drain electrode may be formed on the oxide layer 130 through a shadow mask.

도 3은 본 발명의 일 실시에에 따른 상부 전극 제조 방법을 보여주는 흐름도이다. 3 is a flowchart illustrating a method of manufacturing an upper electrode according to an exemplary embodiment of the present invention.

도 3을 참조하면, 절연층(120)과 산화물층(130)이 순차적으로 형성된 기판(110)을 고정시키기 위한 홀더(220)와, 기판(110)과 이격된 거리에 위치한 건(230)을 구비하고 있는 진공 상태의 챔버(10) 내에 전극 물질로 구성된 타겟(20)을 건(230)에 위치시킨다(S310). Referring to FIG. 3 , a holder 220 for fixing a substrate 110 on which an insulating layer 120 and an oxide layer 130 are sequentially formed, and a gun 230 spaced apart from the substrate 110 are mounted. A target 20 made of an electrode material is placed on the gun 230 in the vacuum chamber 10 provided (S310).

그리고, 챔버(10) 내에 플라즈마를 발생시키기 위해, DC 파워 서플라이(240)를 통해 건(230)에 DC 파워를 인가한다(S320). Then, in order to generate plasma in the chamber 10, DC power is applied to the gun 230 through the DC power supply 240 (S320).

그리고, 글로우 방전을 통해 타겟(20)을 구성하는 물질이 떨어져 나와 산화물층(130) 상에 소스 전극 및 드레인 전극을 형성한다(S330). Then, the material constituting the target 20 is separated through the glow discharge to form a source electrode and a drain electrode on the oxide layer 130 ( S330 ).

타겟(20)은 MoW(Molybdenum tungsten) 소재로 구성될 수 있다. The target 20 may be made of MoW (Molybdenum tungsten) material.

본 발명의 일 실시예에서 쉐도우 마스크(shadow mask)를 통해 산화물층(130) 상에 소스 전극 및 드레인 전극을 형성할 수 있다. In an embodiment of the present invention, a source electrode and a drain electrode may be formed on the oxide layer 130 through a shadow mask.

본 발명에서 비정질 산화물 박막을 갖는 산화물 반도체의 실제 제작 과정과 실험 과정을 예시하면 다음과 같다. The actual manufacturing process and experimental process of the oxide semiconductor having the amorphous oxide thin film in the present invention are exemplified as follows.

본 발명의 실시예에서 산화물 반도체의 기판(110)으로는 헤비하게 도핑된(heavily doped) n형(n-type) 실리콘(Si) 웨이퍼를 사용하였으며, 두께는 600um로 구현되었다.In the embodiment of the present invention, a heavily doped n-type silicon (Si) wafer was used as the substrate 110 of the oxide semiconductor, and the thickness was realized as 600 μm.

기판(110) 표면상의 유기물과 무기물의 불순물들을 제거하기 위해 H2SO4와 H2O2를 3:1 비율로 하여 60 ℃의 온도로 20분 동안 SPM(sulfuric acid hydrogen peroxide mixture solution) 클리닝(cleaning)을 진행하였으며, 샘플을 탈이온수 (deionized water)와 IPA(acetone, isopropyl alcohol) 솔루션(solution)에 담가 각각 20분 동안 울트라 소니케이션(ultra-sonication)을 마친 후, 진공 오븐 (vacuum oven)에서 1시간 동안 건조시켰다. SPM (sulfuric acid hydrogen peroxide mixture solution) cleaning (Sulfuric acid hydrogen peroxide mixture solution) for 20 minutes at a temperature of 60 ° C with H 2 SO 4 and H 2 O 2 in a 3:1 ratio to remove organic and inorganic impurities on the surface of the substrate 110 cleaning) was performed, and the sample was immersed in deionized water and IPA (acetone, isopropyl alcohol) solution for 20 minutes each, and after ultra-sonication was completed, a vacuum oven dried for 1 hour.

기판(110) 상에 절연층(120)을 제작하기 위해서 NCD(LUCIA D100) 사의 원자층 증착 공정 방법(atomic layer deposition, ALD) 시스템을 사용하여 TiO2(Titanium dioxide)를 증착하였다. ALD 사이클(cycle)은 Ti의 프리커서(precursor)로서 titanium tetraisopropoxide를 주입하며 시작하고, 10초 동안 N2 퍼지 가스(purge gas)를 주입하고, 1초 동안 H2O를 주입하고, 다시 10초 동안 N2 퍼지 가스를 주입하는 과정을 1 사이클로 정하여, 1 사이클 당 0.2Å 증착으로 총 1,000 사이클을 반복하여 20 nm 두께의 TiO2 박막을 형성하였다.In order to fabricate the insulating layer 120 on the substrate 110 , TiO 2 (Titanium dioxide) was deposited using an atomic layer deposition (ALD) system of NCD (LUCIA D100). The ALD cycle starts by injecting titanium tetraisopropoxide as a precursor of Ti, injecting N 2 purge gas for 10 seconds, injecting H 2 O for 1 second, and then injecting again for 10 seconds. During the N 2 purge gas injection process was set as 1 cycle, and a total of 1,000 cycles were repeated with 0.2 Å deposition per cycle to form a TiO 2 thin film with a thickness of 20 nm.

그리고, SPM 클리닝을 마친 TiO2 절연층 위에 산화물층(130)인 IGZO(Indium-Gallium-Zinc oxide) 채널층을 형성하기 위하여, RF 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 스퍼터링(sputtering) 공정을 진행하였다. 타겟으로는 직경 3 인치(inch)의 1:1:1 비율의 IGZO(In2O3:Ga2O3:ZnO) 타겟을 사용하였으며, 타겟과 기판 간의 거리를 8 cm로 설정하였다. Then, in order to form an Indium-Gallium-Zinc oxide (IGZO) channel layer that is an oxide layer 130 on the TiO 2 insulating layer after the SPM cleaning, a sputtering process using an RF magnetron sputtering system proceeded. As a target, an IGZO (In 2 O 3 :Ga 2 O 3 :ZnO) target having a diameter of 3 inches and a ratio of 1:1:1 was used, and the distance between the target and the substrate was set to 8 cm.

그리고, 챔버(Chamber) 내 불순물을 제거하기 위해 로터리 펌프(rotary pump)와 TMP를 이용하여 챔버 내의 초기 진공도를 3 × 10-6 torr 이하로 설정하였으며, 이후 30 sccm의 Ar 가스를 주입하여 챔버 내 진공도를 1.5 × 10-2 torr로 유지하였다. And, to remove impurities in the chamber, the initial vacuum degree in the chamber was set to 3 × 10 -6 torr or less by using a rotary pump and TMP, and then 30 sccm of Ar gas was injected into the chamber. The vacuum degree was maintained at 1.5 × 10 -2 torr.

그리고, 박막의 균일한 증착을 위해 기판을 7 rpm의 속도로 회전시켰으며, RF 파워 제너레이터(power generator)의 RF 파워(power)를 150 W로 인가하여 플라즈마를 발생시켜 20 nm의 IGZO 채널층을 증착하였다. Then, the substrate was rotated at a speed of 7 rpm for uniform deposition of the thin film, and the RF power of the RF power generator was applied to 150 W to generate plasma to form a 20 nm IGZO channel layer. deposited.

이후, IGZO 기반의 산화물 반도체의 특성 최적화를 위한 온도를 확인하기 위해 퍼니스(furnace)의 온도를 평가하였으며, 각각 약 200, 300, 400, 500 ℃의 범위에서 약 1시간 동안 열처리를 진행하여 그 결과를 분석하였다. Thereafter, the temperature of the furnace was evaluated to confirm the temperature for optimizing the properties of the IGZO-based oxide semiconductor, and heat treatment was performed in the range of about 200, 300, 400, and 500 ° C. for about 1 hour, respectively. was analyzed.

열처리를 진행한 이후, 상부 전극(140)을 형성하기 위하여, DC 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 MoW(Molybdenum tungsten)의 소스/드레인(source/drain) 전극을 증착하였다. 챔버(Chamber) 내 진공 플라즈마를 발생시키기 위해 DC 파워 서플라이에 DC 150 W를 인가하여 10분 동안 100 nm의 MoW 소스/드레인(source/drain) 전극을 증착하였다. 형성된 MoW 상부 전극의 가로와 세로 길이는 각각 100 × 100 μm의 정사각형 형태를 띄고 있으며, 하나의 웨이퍼(wafer)에 각각 4개의 산화물 반도체 소자가 배치되었다.After the heat treatment, in order to form the upper electrode 140, a source/drain electrode of MoW (Molybdenum tungsten) was deposited using a DC magnetron sputtering system. In order to generate a vacuum plasma in the chamber, DC 150 W was applied to a DC power supply to deposit a MoW source/drain electrode of 100 nm for 10 minutes. The horizontal and vertical lengths of the formed MoW upper electrode have a square shape of 100 × 100 μm, respectively, and four oxide semiconductor devices are disposed on one wafer, respectively.

최종적으로 제작한 IGZO/TiO2 산화물 반도체의 전기적 성능을 파악하기 위해서 I-V 커브(curve)를 측정하였다. 또한 산화물 반도체에 응용 가능한 IGZO 산화물 반도체의 최적의 후 열처리 온도 확인을 위해 조성 및 표면 분석, C-V 측정을 통해서 메모리 특성을 확인하였다.The IV curve was measured to determine the electrical performance of the finally fabricated IGZO/TiO 2 oxide semiconductor. In addition, the memory characteristics were confirmed through composition, surface analysis, and CV measurement to confirm the optimum post-heat treatment temperature of IGZO oxide semiconductors applicable to oxide semiconductors.

도 4는 탑 컨택트-보텀 게이트(Top contact-bottom gate) 구조로 형성된 TiO2-x TFT와 IGZO TFT를 간략한 도식도로서, (a)는 TiO2 -x TFT의 도식도이고, (b)는 IGZO TFT의 도식도이다. 4 is a simplified schematic diagram of a TiO 2-x TFT and an IGZO TFT formed in a top contact-bottom gate structure, (a) is a schematic diagram of a TiO 2 -x TFT, (b) is It is a schematic diagram of IGZO TFT.

도 4에서 두께 600 μm의 헤비하게 도핑된 n형 Si 웨이퍼(heavily doped n-type Si wafer)를 기판이자 게이트(gate) 하부 전극으로 사용하였으며, 각각의 TFT는 두께 100 nm의 SiO2를 절연막으로 사용하였다. TiO2 -x의 두께는 30 nm이며 ALD를 통해서 증착한 이후, 700 ℃에서 5분 동안 래피드 써멀 어닐링(rapid thermal annealing)을 실시하였다. a-IGZO의 두께는 50 nm이며 RF 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 통해서 증착한 후, 350 ℃에서 1시간 동안 퍼니스(furnace)에서 열처리를 하였다. 각각의 전극은 두께 100 nm의 Al으로 동일하며, 채널의 길이는 200 μm이며, 폭은 2,000 μm이다.In FIG. 4, a heavily doped n-type Si wafer having a thickness of 600 μm was used as a substrate and a lower gate electrode, and each TFT was made of 100 nm thick SiO 2 as an insulating film. was used. The thickness of TiO 2 -x was 30 nm, and after deposition through ALD, rapid thermal annealing was performed at 700° C. for 5 minutes. The thickness of a-IGZO was 50 nm, and after deposition through an RF magnetron sputtering system, heat treatment was performed in a furnace at 350° C. for 1 hour. Each electrode is identical to 100 nm thick Al, and the length of the channel is 200 μm and the width is 2,000 μm.

도 5은 도 4의 TiO2 -x TFT와 IGZO TFT의 전달 특성(transfer curve)을 도시한 그래프이다. FIG. 5 is a graph showing transfer curves of the TiO 2 -x TFT and the IGZO TFT of FIG. 4 .

도 5의 실험에서 각각 소스-드레인 전압(source-drain voltage, Vds)를 30 V로 고정하여 바이어스 전압(bias voltage)을 인가하였으며, 게이트 전압(gate voltage, Vgs)를 10~30 V까지 스텝(step) 0.2 V로 설정하여 인가하였을 때의 소스-드레인 전류(source-drain current, Ids)를 조사하였다. In the experiment of FIG. 5, a bias voltage was applied by fixing the source-drain voltage (V ds ) to 30 V, respectively, and the gate voltage (V gs ) was increased to 10 to 30 V. The source-drain current (I ds ) when the step was set to 0.2 V and applied was investigated.

도 5을 참조하면, IGZO TFT의 일렉트론 모빌러티(electron mobility)는 11.02 cm2/Vs이며, 0.15 cm2/Vs인 TiO2 -x TFT와 비교하여 매우 우수하다. Referring to FIG. 5 , the electron mobility of the IGZO TFT is 11.02 cm 2 /Vs, which is very good compared to the TiO 2 -x TFT, which is 0.15 cm 2 /Vs.

또한 온/오프 전류비(on/off current ratio) 값은 각각 6.2 × 106, 7.2 × 103으로 차이가 큰 것을 확인할 수 있다. a-IGZO TFT의 오프 전류 레벨(off current level)은 약 1.0 × 10-10으로 TiO2 -x TFT와 유사하지만, 온 전류 레벨(on current level)은 약 1.0 × 10-3으로 7.0 × 10-7인 TiO2 -x TFT와 비교하여 산화물 반도체의 특성인 HRS(high resistance state), LRS(low resistance state) 구현이 우수할 것으로 보인다.In addition, it can be seen that the on/off current ratio values are 6.2 × 10 6 and 7.2 × 10 3 , respectively, showing a large difference. The off current level of a-IGZO TFT is about 1.0 × 10 -10 , similar to TiO 2 -x TFT, but the on current level is about 1.0 × 10 -3 , 7.0 × 10 - Compared to TiO 2 -x TFT having 7 , it is expected that the high resistance state (HRS) and low resistance state (LRS) characteristics of the oxide semiconductor will be excellent.

도 6는 IGZO/TiO2 기반 산화물 반도체의 전반적인 구동 메커니즘을 표현한 것이다. 6 is a representation of the overall driving mechanism of the IGZO / TiO 2 based oxide semiconductor.

도 6에서 산화물 반도체의 측정 기준으로 헤비하게 도핑된 n형 Si 웨이퍼(heavily doped n-type Si wafer) 기판을 하부 전극으로 사용하였으며, 상부 전극인 MoW 전극에 전압을 인가하여 a-IGZO 산화물 반도체의 구동을 확인하였다. In FIG. 6, a heavily doped n-type Si wafer substrate was used as a lower electrode as the measurement standard of the oxide semiconductor, and a voltage was applied to the MoW electrode, which is the upper electrode, of the a-IGZO oxide semiconductor. operation was confirmed.

도 6을 참조하면, 먼저 IGZO 산화물 활성층에 포지티브 바이어스(positive bias) 영역으로 (+) 전압이 인가될 때, 전류는 낮은 값을 유지하다가 특정 임계 전압이 될 때 급격하게 증가하게 되며, 이 과정을 SET 동작으로 명칭한다. Referring to FIG. 6 , first, when a (+) voltage is applied to the IGZO oxide active layer as a positive bias region, the current maintains a low value and rapidly increases when it becomes a specific threshold voltage, this process It is called SET operation.

반대로 포지티브 바이어스 영역에서 네가티브 바이어스(negative bias) 영역으로 전압이 인가될 때, 소자의 상태는 (-) 임계 전압에 도달하게 되어 전류 값이 급격하게 감소하게 되고, 이 과정을 RESET 동작이라고 명칭한다. Conversely, when a voltage is applied from the positive bias region to the negative bias region, the state of the device reaches a (-) threshold voltage, and the current value rapidly decreases. This process is called a RESET operation.

산화물 반도체가 이와 같은 과정을 수행하며 IGZO 박막의 상태가 (+) 임계 전압에 도달하게 되면 필라멘트(filament)가 형성되면서 수행 경로 (conducting pathway)가 생성된다. 하지만 (-) 전압이 인가되었을 경우에는 TiO2 절연 층의 산소 트랩이 전자의 이동을 막음으로써 필라멘트의 럽쳐(rupture)를 유발시킨다. 이와 같은 과정을 통해서, 인가되는 바이어스에 따라 저항 상태가 변화하며 히스테리시스(hysteresis) 현상을 유도하여 IGZO/TiO2 산화물 반도체가 구동하게 된다.When the oxide semiconductor performs this process and the state of the IGZO thin film reaches a (+) threshold voltage, a filament is formed and a conducting pathway is created. However, when a (-) voltage is applied, the oxygen trap of the TiO 2 insulating layer prevents electron movement, thereby causing rupture of the filament. Through this process, the resistance state changes according to the applied bias and induces a hysteresis phenomenon to drive the IGZO/TiO 2 oxide semiconductor.

도 7는 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 IGZO/TiO2 기반 산화물 반도체의 전기적 성능을 측정한 결과를 도시한 그래프이다. Figure 7 is a graph showing the results of measuring the electrical performance of the IGZO / TiO 2 based oxide semiconductor after the deposition of the IGZO layer after heat treatment at 200, 300, 400, 500 ℃ respectively.

도 7에서 측정 장비로는 KEITHLEY사의 모델명 SYSTEM 4200 source meter를 사용하였으며, 2 ~ 4 V를 인가하였을 때의 I-V 커브를 확인하였다. In FIG. 7 , a KEITHLEY model name SYSTEM 4200 source meter was used as the measuring device, and the I-V curve when 2 to 4 V was applied was confirmed.

도 7 (a)의 경우 200 ℃의 범위에서 후 열처리를 진행한 산화물 반도체의 I-V 커브이며, 0 ~ 4 V에서는 HRS를 보이다가 리버스 스윕(reverse sweep)인 4 V에서 약 2.83 × 10-4 A의 전류 값을 기록하고 LRS로 상태가 전환된다. 그리고, 라이트(Write) 상태에 도달한 산화물 반도체는 2 V까지 인가된 후, 다시 HRS로 변하게 되며 이레이즈(erase) 상태로 전환되었음을 확인할 수 있다. 7(a) is an I-V curve of an oxide semiconductor subjected to post-heat treatment in the range of 200° C., showing HRS at 0 to 4 V, and about 2.83 × 10-4 A at 4 V, which is a reverse sweep. Record the current value of , and the state transitions to LRS. In addition, it can be seen that the oxide semiconductor that has reached the write state is applied up to 2 V, then changes to HRS again and is converted to the erase state.

도 7 (b)는 300 ℃에서 후열처리를 진행한 산화물 반도체의 I-V 커브이며, 4 V에서 약 9.82 × 10-4의 전류 값을 확인하였다. 7 (b) is an IV curve of an oxide semiconductor subjected to post-heat treatment at 300° C., and a current value of about 9.82 × 10 −4 at 4 V was confirmed.

도 7 (c)는 400 ℃에서 후열처리를 진행한 산화물 반도체의 I-V 커브이고, 도 7 (d)는 500 ℃에서 후열처리를 진행한 산화물 반도체의 I-V 커브로서, I-V 커브가 컴플라이언스(compliance)로 설정한 1.00 × 10-3의 전류 값까지 도달하였다.7 (c) is an IV curve of the oxide semiconductor subjected to post heat treatment at 400 ° C., and FIG. 7 (d) is an IV curve of the oxide semiconductor subjected to post heat treatment at 500 ° C. The IV curve is the compliance The set current value of 1.00 × 10 -3 was reached.

또한 산화물 반도체의 후열처리 온도 상승에 따른 전류 레벨(current level) 증가로 인해 히스테리시스(hysteresis) 특성이 구현됨을 확인하였다. In addition, it was confirmed that hysteresis characteristics were realized due to an increase in a current level according to an increase in the post-heat treatment temperature of the oxide semiconductor.

(a)에서 200 ℃에서 후열처리를 진행한 산화물 반도체는 (+) 영역에서 완전한 히스테리시스(hysteresis) 곡선 형태를 나타내지 못하며, (b)에서 300 ℃의 경우에는 작은 폭의 히스테리시스(hysteresis) 형태를 띄고 있다. In (a), the oxide semiconductor subjected to post-heat treatment at 200 ° C does not show a complete hysteresis curve in the (+) region, and in (b) at 300 ° C, it shows a small hysteresis form. have.

반면에 (c)에서 후 열처리의 온도가 400 ℃인 경우에는 가장 우수한 형태의 히스테리시스를 확인할 수 있다. 하지만 (d)에서 500 ℃에서 후 열처리한 산화물 반도체의 I-V 커브는 컴플라이언스 전류 값에는 도달했으나, 오프 전류 레벨(off current level)이 증가하면서 HRS와 LRS의 갭이 줄어들며 히스테리시스 특성이 감소하였다. On the other hand, when the temperature of the post heat treatment in (c) is 400 °C, the best form of hysteresis can be confirmed. However, in (d), the I-V curve of the oxide semiconductor that was post-annealed at 500 °C reached the compliance current value, but as the off current level increased, the gap between HRS and LRS decreased and the hysteresis characteristics decreased.

즉, 후 열처리 온도가 낮은 범위에서는 IGZO 박막 표면의 디펙트(defect) 및 계면 저항으로 인해 전자가 트랩(trap)되어 있으며, 온도 증가에 따라 트랩 밀도 감소를 통해 캐리어 농도가 증가하면서, 메모리 특성이 개선되는 것을 확인하였다. 따라서 RF 마그네트론 스퍼터링(magnetron sputtering)에 의해 저온 증착된 IGZO 산화물 활성층에 후 열처리 온도를 400 ℃에서 진행했을 때, 캐리어 농도 및 전자의 트랩 밀도 감소를 통해 산화물 반도체로서 최적의 특성을 확인하였다. 반면 500 ℃ 이상에서 열처리한 경우 IGZO 박막에서 크리스탈이 일부 형성된 불안정한 상태로 인해 히스테리시스 특성이 감소한 것으로 보인다.That is, in the low post-heat treatment temperature range, electrons are trapped due to defects and interfacial resistance of the IGZO thin film surface, and as the carrier concentration increases through a decrease in trap density as the temperature increases, the memory characteristics are improved. improvement was confirmed. Therefore, when the post-annealing temperature of the IGZO oxide active layer deposited at a low temperature by RF magnetron sputtering was performed at 400 °C, the optimum characteristics as an oxide semiconductor were confirmed through reduction of carrier concentration and electron trap density. On the other hand, it seems that the hysteresis characteristics decreased due to the unstable state in which crystals were partially formed in the IGZO thin film when heat treated at 500 °C or higher.

도 8은 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 후의 표면 내 O1s 피크(peak)를 XPS(x-ray photoelectron spectroscopy)로 분석한 결과를 도시한 그래프이다. 8 is a graph showing the results of analyzing the O1s peak in the surface after depositing the IGZO layer at 200, 300, 400, and 500 ° C, respectively, by x-ray photoelectron spectroscopy (XPS). .

도 8에서 (a)는 200 ℃, (b)는 300 ℃, (c)는 400 ℃, (d)는 500 ℃로 후 열처리를 진행한 후의 표면 내 O1s 피크(peak)를 XPS(x-ray photoelectron spectroscopy)로 분석한 결과를 도시한 그래프이고, (e)는 200, 300, 400, 500 ℃로 후 열처리를 진행한 후의 표면 내 O1s 피크를 막대 그래프로 도시한 것이다. In FIG. 8, (a) is 200 ℃, (b) is 300 ℃, (c) is 400 ℃, (d) is 500 ℃ the O1s peak in the surface after heat treatment at 500 ℃ XPS (x-ray) It is a graph showing the analysis result by photoelectron spectroscopy, and (e) is a bar graph showing the O1s peak in the surface after heat treatment at 200, 300, 400, and 500 °C.

도 8을 참조하면, (c), (e)에서 보는 바와 같이, 전기적 성능 결과가 가장 좋았던 온도 조건인 400 ℃에서 후열처리를 진행하였을 때, O1s 피크에서 산소 공공 피크(O1)의 비중이 약 78.2 %로 가장 크며, 하이드록사이드(hydroxide) 피크(O3)의 비중은 약 2.6 %로 가장 작다. Referring to FIG. 8, as shown in (c) and (e), when post-heat treatment was performed at 400 °C, the temperature condition with the best electrical performance results, the specific gravity of the oxygen vacancy peak (O 1 ) in the O1s peak was It is the largest at about 78.2%, and the specific gravity of the hydroxide peak (O 3 ) is the smallest at about 2.6%.

반면 도 8 (a), (e)를 보면, 200 ℃에서 후열처리를 진행한 IGZO 박막의 성분은 전체 O1s 피크에서 O1 비중이 약 53.0 %이고, O3의 비중은 약 11.6 %임을 알 수 있다. 이어서 그림 6(b), (e)를 보면, 300 ℃에서 후열처리를 진행한 IGZO 박막의 성분은 O1s 피크에서 O1의 비중이 약 49.0 %이며 200 ℃ 조건과 비교하면 O1의 비중이 약 53.0 %에서 49.0 %로 소폭 감소하였고, O3의 비중은 약 11.6 %에서 약 14.5 %로 증가하였다.On the other hand, referring to FIGS. 8 (a) and (e), the components of the IGZO thin film subjected to post-heat treatment at 200 ° C. have an O 1 specific gravity of about 53.0% and an O 3 specific gravity of about 11.6% in the entire O1s peak. have. Then, looking at Figure 6(b), (e), the component of the IGZO thin film subjected to post-heat treatment at 300 ℃ has a specific gravity of about 49.0% at the O1s peak, and compared with the 200 ℃ condition, the specific gravity of O 1 is about It decreased slightly from 53.0% to 49.0%, and the specific gravity of O 3 increased from about 11.6% to about 14.5%.

이와 같이 O1 피크가 작으며, O3 피크가 큰 경우에는 금속-산소 결합의 회복이 충분하게 이루어지지 않은 채로 산소 공공이 잔류하게 되고, 누설 전류의 증가로 인해 산화물 반도체의 전반적인 전기적 성능이 하락하게 된다. 또한 O3 피크가 커지는 경우에는 산소 공공에 수소 이온들이 결합해서 수소와 상대적으로 강하게 결합되어있는 산소 트랩이 증가하게 되고, 전자의 이동을 방해하는 계면 트랩 전하 현상이 더욱 많이 발생하게 된다. 이는 누설 전류 발생에 일조하며 메모리 소자의 전자 이동도를 감소시키는 원인이 되기 때문에, 결과적으로 산화물 반도체의 전기적 성능을 감소시킨다.As such, when the O 1 peak is small and the O 3 peak is large, oxygen vacancies remain without sufficiently recovering the metal-oxygen bond, and the overall electrical performance of the oxide semiconductor decreases due to an increase in leakage current. will do In addition, when the O 3 peak increases, hydrogen ions bind to oxygen vacancies and the number of oxygen traps that are relatively strongly bonded to hydrogen increases, and the interfacial trap charge phenomenon that prevents the movement of electrons occurs more. This contributes to the generation of leakage current and causes a decrease in electron mobility of the memory device, and consequently reduces the electrical performance of the oxide semiconductor.

한편 도 8 (d), (e)에서 보는 바와 같이, 후열처리 온도가 500 ℃로 더 높아질 경우, IGZO 박막의 성분은 O1s 피크에서 O1의 비중이 약 52.7 %로 크게 감소하였고, O3의 비중은 약 11.2 %로 다시 증가하였다. 이와 같이 O1의 비중이 작아지고 O3의 비중이 커지는 경우, 금속-산소 결합에서 떨어져 나온 산소가 상대적으로 농도가 낮은 박막 외부로 확산이 빠르게 진행되어 산화물 반도체의 전기적 성능 하락에 원인을 제공하게 된다. 결과적으로 이는 후 열처리 온도는 400 ℃가 최적화된 조건임을 증명하는 전기적 실험 결과와 동일하였으며 이를 뒷받침하는 근거가 될 수 있다.On the other hand, as shown in FIGS. 8 (d) and (e), when the post-heat treatment temperature was increased to 500 °C, the specific gravity of O 1 in the O1s peak of the IGZO thin film was greatly reduced to about 52.7%, and the The specific gravity increased again to about 11.2%. As such, when the specific gravity of O 1 decreases and the specific gravity of O 3 increases, the oxygen separated from the metal-oxygen bond rapidly diffuses to the outside of the thin film with a relatively low concentration, which causes a decrease in the electrical performance of the oxide semiconductor. do. As a result, this was the same as the electrical test result proving that the post-heat treatment temperature was 400 °C is the optimal condition, and it can be a basis for supporting this.

도 9은 IGZO 층에 대해 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 후의 IGZO 층의 표면적 성능을 분석하기 위해, SEM(scanning electron microscope)을 이용하여 측정한 이미지를 도시한 것이다. 9 shows an image measured using a scanning electron microscope (SEM) to analyze the surface area performance of the IGZO layer after the IGZO layer is then subjected to post heat treatment at 200, 300, 400, and 500 ° C, respectively. .

도 9은 후 열처리를 각각 200, 300, 400, 500 ℃로 진행한 IGZO 표면적의 성능을 분석하기 위해, SEM(scanning electron microscope)을 이용하여 일렉트론 하이 텐션(electron high tension)을 1.0 kV, I 프로브(probe)를 1.0 nA, 워킹 거리(working distance)를 2.5 mm로 설정하고 측정한 이미지를 나타낸 것이다. 9 is an electron high tension (electron high tension) 1.0 kV, I probe using a scanning electron microscope (SEM) to analyze the performance of the IGZO surface area subjected to post heat treatment at 200, 300, 400, and 500 ° C, respectively; (probe) is set to 1.0 nA, the working distance (working distance) is set to 2.5 mm shows the image measured.

도 9 (a)-(c)에서 보는 바와 같이, 200에서 400 ℃까지 후 열처리 온도가 점차 높아질수록, 작은 타원형의 그레인(grain)의 결정입계(grain boundary)가 임의의 곡선 모양을 띄며 점차 커진다. 하지만 (d)와 같이, 500 ℃에서 후 열처리를 진행한 경우에는 큰 크기의 그레인(grain)과 작은 크기의 그레인(grain)이 한 표면 내에서 공존하는 것을 확인할 수 있으며, 2차 재결정(secondary recrystallization)이 확인된다. 이는 결정립의 성장 과정 중에서 특정한 결정립이 다른 것과 비교하여 급속히 조대화되는 현상을 의미하며, 특히 표면 내에 불순물이 많거나 결정화가 매우 큰 경우에 많이 발생하게 되고 결과적으로 산화물 반도체의 전기적 성능을 하락시키는 원인이 된다.As shown in Fig. 9 (a)-(c), as the post heat treatment temperature from 200 to 400 ° C. gradually increases, the grain boundaries of small elliptical grains take on an arbitrary curved shape and gradually become larger. . However, as shown in (d), in the case of post-heat treatment at 500 °C, it can be confirmed that large-sized grains and small-sized grains coexist within one surface, and secondary recrystallization ) is confirmed. This refers to a phenomenon in which certain grains are rapidly coarsened during the growth process of grains compared to others, especially when there are many impurities in the surface or crystallization is very large. becomes this

또한 후 열처리 온도가 높아질수록 그레인 바운더리(grain boundary)가 점차 뚜렷해지며, 500 ℃에서 후열처리를 진행한 a-IGZO 박막의 경우에는 박막 표면에 힐록(hillock)이 다수 관찰된다. 이는 500 ℃라는 높은 후열처리로 의해, IGZO 박막이 받는 컴프레시브 스트레스(compressive stress)를 릴렉세이션(relaxation)하는 정도가 커짐에 따라서 소형 변형이 더 심하게 발생하여 힐록(hillock)의 크기도 커지게 된 것으로 보인다. 따라서 500 ℃에서 후 열처리를 진행한 IGZO 박막은 크고 작은 여러 힐록이 발생하였기 때문에, 표면의 거칠기도 크게 하락되었다. 산화물 반도체 표면상의 거칠기가 클수록 전자의 이동을 방해하는 인터페이스 트랩 차지(interface trap charge) 현상으로 인한 전류 누설이 더욱 크게 발생하여, 소자의 전반적인 전기적 특성에도 큰 악영향을 미친다. 결과적으로 IGZO 산화물 반도체 층을 증착한 이후 후 열처리 온도를 500 ℃와 같이 너무 높게 진행한 경우에는 악화된 표면 상태를 확인할 수 있으며, 이를 통해서 500 ℃ 이상에서의 후 열처리는 산화물 반도체의 성능 하락에 큰 영향을 미친다는 것을 확인할 수 있다.In addition, as the post-heat treatment temperature increases, the grain boundary gradually becomes clearer, and in the case of the a-IGZO thin film subjected to post-heat treatment at 500° C., many hillocks are observed on the surface of the thin film. This is due to the high post-heat treatment of 500 ℃, as the degree of relaxation of the compressive stress received by the IGZO thin film increases, the miniaturization is more severe, and the size of the hillock is also increased. seems to be Therefore, in the IGZO thin film subjected to post heat treatment at 500 °C, many large and small hillocks were generated, so the surface roughness was also greatly reduced. The greater the roughness of the oxide semiconductor surface, the greater the current leakage due to the interface trap charge phenomenon that prevents the movement of electrons, which greatly adversely affects the overall electrical characteristics of the device. As a result, after depositing the IGZO oxide semiconductor layer, if the post heat treatment temperature is too high, such as 500 ° C, a deteriorated surface condition can be confirmed. It can be seen that the influence

도 10은 IGZO 층에 대해 진행한 후 열처리의 영향을 분석하기 위해, MIOS 구조에서의 전자 이동 메커니즘을 구현한 모식도와 에너지 밴드를 도시한 것이다. Figure 10 shows a schematic diagram and energy band implementing the electron transfer mechanism in the MIOS structure in order to analyze the effect of heat treatment after proceeding to the IGZO layer.

도 10 (a)는 IGZO에 진행한 후열처리의 영향을 분석하기 위해, MIOS 구조에서의 전자 이동 메커니즘을 구현한 모식도이다. IGZO를 후 열처리한 산화물 반도체의 C-V 특성에서 전류의 크기와 방향은 액티브 레이어(active layer)의 상태에 크게 의존한다. 일반적으로 MIM(metal-insulator-metal) 소자에서 전류는 상부/하부 금속 전극으로부터 절연층의 계면으로 주입된 전자가 양방향으로 흐르며 인가된 바이어스 전압에 의해 방향이 결정된다. 하지만 MIOS 소자는 포지티브 바이어스(positive bias) 전압을 인가한 금속으로부터 IGZO 활성층을 향해 단방향으로 흐른다.Figure 10 (a) is a schematic diagram implementing the electron transfer mechanism in the MIOS structure in order to analyze the effect of the post-heat treatment proceeded to IGZO. The magnitude and direction of the current in the C-V characteristics of the oxide semiconductor subjected to the heat treatment after IGZO largely depend on the state of the active layer. In general, in a metal-insulator-metal (MIM) device, electrons injected from the upper/lower metal electrode to the interface of the insulating layer flow in both directions, and the direction is determined by the applied bias voltage. However, the MIOS device flows unidirectionally from the metal to which a positive bias voltage is applied toward the IGZO active layer.

먼저 상부 MoW 금속 전극에 인가된 양의 전압에 의해 IGZO 활성층은 주입된 전자를 이동시켜 전자 이동 경로를 생성하고, a-IGZO/TiO2의 접촉된 계면으로부터 전자가 축적된 영역(accumulation)을 통해 전자가 주입된다. 주입된 전자는 하부 전극의 전도성에 의해 필라멘트(filament)를 형성하여 메모리를 구동시킨다. 반대로 상부 전극에 네가티브 바이어스(negative bias) 전압을 인가하면 하부 전극으로부터 TiO2 절연막에 의해 전달되는 전자는 TiO2/SiO2 계면의 커패시터(capacitor)로 작용하는 전자 고갈 영역(depletion)에 의해 전자 이동 경로가 차단된다. 따라서 전류가 거의 흐르지 않고 네가티브 바이어스(negative bias)에서 정류되어 TiO2/IGZO의 필라멘트가 럽쳐(rupture)된다. First, by a positive voltage applied to the upper MoW metal electrode, the IGZO active layer moves the injected electrons to create an electron movement path, and a-IGZO/TiO 2 Through the area where electrons are accumulated from the contact interface (accumulation) electrons are injected The injected electrons drive the memory by forming a filament by the conductivity of the lower electrode. Conversely, when a negative bias voltage is applied to the upper electrode, electrons transferred from the lower electrode by the TiO 2 insulating film move by an electron depletion region acting as a capacitor at the TiO 2 /SiO 2 interface. The path is blocked. Therefore, little current flows and is rectified in a negative bias, so that the TiO 2 /IGZO filament is ruptured.

도 10 (b)는 MIOS 구조에서 각각 포지티브 바이어스와 네가티브 바이어스를 상부 전극에 인가했을 때 들뜬 상태(excited electron)에 의한 전자 이동을 에너지 밴드로 표현한 것이다. FIG. 10 (b) is an energy band expressing electron movement due to excited electrons when a positive bias and a negative bias are applied to the upper electrode, respectively, in the MIOS structure.

도 10 (b)에서 전자와 정공은 상부 전극에 인가된 전압에 의해 들뜬 상태로 변하게 되고, 들뜬 상태로 변한 전자 혹은 정공은 TiO2 절연막을 통과(tunneling)할 수 있는 에너지를 가지게 된다.In FIG. 10(b) , electrons and holes are changed to an excited state by a voltage applied to the upper electrode, and the electrons or holes changed to an excited state have energy to pass through the TiO 2 insulating film (tunneling).

도 11는 IGZO 층을 증착한 이후 각각 200, 300, 400, 500 ℃로 후 열처리를 진행한 IGZO/TiO2 기반 산화물 반도체의 C-V 커브(curve)를 측정한 결과를 도시한 그래프이다. 11 is a graph showing the results of measuring the CV curve (curve) of the IGZO / TiO 2 based oxide semiconductor that was subjected to post heat treatment at 200, 300, 400, and 500 ° C. after depositing the IGZO layer.

도 11는 IGZO 산화물 반도체 층을 증착한 이후 각각 (a) 200, (b) 300, (c) 400, (d) 500 ℃로 후 열처리를 진행한 IGZO/TiO2 기반의 산화물 반도체에 대해서 0.1초 간격으로 2~4 V 범위에서 C-V 커브를 측정한 결과이다. 11 is after depositing the IGZO oxide semiconductor layer (a) 200, (b) 300, (c) 400, (d) after heat treatment at 500 ℃, respectively, IGZO / TiO 2 0.1 seconds for the based oxide semiconductor This is the result of measuring the CV curve in the range of 2 to 4 V at intervals.

도 11에서 주파수는 1 kHz로 설정을 유지하였으며, 인가한 전압에 대해서 y축은 커패시턴스(capacitance) 값을 가장 큰 값으로 나눈 C/Cmax 값을 나타낸다. In FIG. 11 , the frequency was maintained at 1 kHz, and for the applied voltage, the y-axis represents the C/Cmax value obtained by dividing the capacitance value by the largest value.

도 11 (a)에서 보는 바와 같이, 후열처리를 200 ℃에서 진행한 산화물 반도체는 반전된 인버전(inversion) 영역에서 C/Cmax 값이 약 0.91이지만 어큐뮬레이션(accumulation) 영역에서는 약 0.99로 아주 미세한 차이가 나는 것을 확인할 수 있다. As shown in FIG. 11 (a), the oxide semiconductor subjected to post-heat treatment at 200° C. has a C/Cmax value of about 0.91 in the inverted inversion region, but about 0.99 in the accumulation region, which is very fine. You can see the difference.

또한 도 11 (b)에서 후열처리를 300 ℃에서 진행한 산화물 반도체의 경우와 도 11 (d)에서 후열처리를 500 ℃에서 진행한 산화물 반도체의 경우, 인버전(inversion) 영역에서 C/Cmax 값은 약 0.90이며 어큐뮬레이션(accumulation) 영역에서는 약 0.98로 200 ℃에서 후열처리를 진행한 경우와 큰 차이가 없다. In addition, in the case of the oxide semiconductor subjected to post heat treatment at 300° C. in FIG. 11 (b) and in the case of the oxide semiconductor in which the post heat treatment was performed at 500° C. in FIG. 11 (d), C/C max values in the inversion region is about 0.90, and in the accumulation area, it is about 0.98, which is not significantly different from the case of post-heat treatment at 200 °C.

도 11 (a), (b), (d)에서 보는 바와 같이, 후열처리 부족으로 인해 저온에서는 절연막, 고온에서는 도체에 가까운 특성을 가지며 MIM과 유사한 특성을 보이는 것을 확인할 수 있다. 11 (a), (b), and (d), due to the lack of post-heat treatment, it has characteristics similar to that of an insulating film at a low temperature and a conductor at a high temperature, and it can be confirmed that it shows characteristics similar to MIM.

하지만 도 11 (c)에서 보는 바와 같이 400 ℃에서 후열처리를 진행한 산화물 반도체의 경우, 상부 MoW 전극에 2~0 V를 인가하였을 때 C/Cmax 값은 약 0.45로 현 상태가 인버전(inversion) 구간임을 확인할 수 있다. 이때 산화물 층을 관통하는 전계가 소수 캐리어를 반도체 표면으로 유인할 만큼 충분히 커지게 되는데, 반도체 표면의 전자 농도는 고주파 신호에 응답하지 못하기 때문에 상대적으로 일정하게 유지된다. However, as shown in FIG. 11(c) , in the case of the oxide semiconductor subjected to post-heat treatment at 400° C., when 2 to 0 V is applied to the upper MoW electrode, the C/Cmax value is about 0.45, indicating that the current state is inversion. ) can be confirmed. At this time, the electric field passing through the oxide layer becomes large enough to attract minority carriers to the semiconductor surface, and the electron concentration on the semiconductor surface is kept relatively constant because it does not respond to a high-frequency signal.

이후 0~2 V를 인가하였을 경우, 인가하는 전압이 (-)에서 (+)로 증가하기 때문에 MoW 전극 내의 전자의 에너지는 낮아지고 전극과 산화물 경계 면에는 (+) 전하들이 모이게 된다. 따라서 반도체와 산화물 경계 면 부근에서 대응되는 (-) 전하들이 모이게 되어 정공을 몰아내거나 재결합이 발생하고 경계 면에는 캐리어가 없는 공핍 상태인 디플리션(depletion) 영역이 된다. Then, when 0 to 2 V is applied, the applied voltage increases from (-) to (+), so the energy of electrons in the MoW electrode is lowered, and (+) charges are collected at the interface between the electrode and the oxide. Accordingly, corresponding (-) charges are gathered near the interface between the semiconductor and the oxide to drive out holes or recombine, and the interface becomes a depletion region where there are no carriers.

2~4 V를 인가하였을 경우에, C/Cmax 값은 약 0.98로 금속과 산화물 반도체 층의 경계 면에는 전자들이 모이게 되고 커패시턴스(capacitance) 값이 증가하는 어큐뮬레이션(accumulation) 영역에 도달하게 된다. 결론적으로 후 열처리를 400 ℃에서 진행한 IGZO 기반 산화물 반도체의 MoW 전극이 각각 포지티브 바이어스, 네가티브 바이어스 전압으로 인가될 때, C-V 값을 통해 메모리 특성이 최적화되는 것을 확인할 수 있다.When 2 to 4 V is applied, the C/Cmax value is about 0.98, and electrons are collected at the interface between the metal and the oxide semiconductor layer, reaching an accumulation region where the capacitance value increases. In conclusion, it can be confirmed that the memory characteristics are optimized through the C-V value when the MoW electrode of the IGZO-based oxide semiconductor, which has been subjected to post heat treatment at 400 °C, is applied with a positive bias and a negative bias voltage, respectively.

이상 본 발명을 몇 가지 바람직한 실시 예를 사용하여 설명하였으나, 이들 실시 예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.The present invention has been described above using several preferred embodiments, but these embodiments are illustrative and not restrictive. Those of ordinary skill in the art to which the present invention pertains will understand that various changes and modifications can be made without departing from the spirit of the present invention and the scope of the appended claims.

110 기판 120 절연층
130 산화물층 140 상부 전극110 Substrate 120 Insulation Layer
130 oxide layer 140 top electrode

Claims (6)

기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 산화물층 및 상기 산화물층 상에 형성되는 상부 전극을 포함하여 이루어지는 산화물 반도체에서 상부 전극 제조 장치에 있어서,
챔버 내에 주입하기 위한 불활성 가스를 저장하고 있는 가스 저장부;
상기 챔버 내에 절연층과 산화물층이 순차적으로 형성된 기판을 고정시키기 위한 홀더;
상기 챔버 내에 상기 기판과 이격된 거리에 위치하여, 전극 물질로 구성된 타겟을 고정시키기 위한 건(gun);
상기 챔버를 진공 상태로 만들기 위한 진공 펌프; 및
상기 챔버 내에 불활성 가스가 주입된 진공 상태에서 플라즈마를 발생시켜서, 글로우 방전을 통해 상기 타겟을 구성하는 물질이 떨어져 나와 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하도록, 상기 건(gun)에 DC 파워를 인가하기 위한 DC 파워 서플라이를 포함하며,
상기 타겟은 MoW(Molybdenum tungsten) 소재로 구성되고,
쉐도우 마스크(shadow mask)를 통해 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하며,
상기 산화물층을 형성한 이후, 400 ℃에서 열처리 공정을 진행하고,
상기 열처리 공정을 진행한 이후, DC 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 MoW(Molybdenum tungsten)의 소스/드레인(source/drain) 전극을 증착하되, 상기 챔버 내 진공 플라즈마를 발생시키기 위해 DC 파워 서플라이에 DC 150 W를 인가하여 10분 동안 100 nm의 MoW 소스/드레인(source/drain) 전극을 증착하는 것을 특징으로 하는 상부 전극 제조 장치.
An apparatus for manufacturing an upper electrode in an oxide semiconductor comprising a substrate, an insulating layer formed on the substrate, an oxide layer formed on the insulating layer, and an upper electrode formed on the oxide layer,
a gas storage unit storing an inert gas for injection into the chamber;
a holder for holding a substrate on which an insulating layer and an oxide layer are sequentially formed in the chamber;
a gun positioned in the chamber at a distance from the substrate to fix a target made of an electrode material;
a vacuum pump for evacuating the chamber; and
A plasma is generated in a vacuum state in which an inert gas is injected into the chamber, so that a material constituting the target is separated through a glow discharge to form a source electrode and a drain electrode on the oxide layer. a DC power supply for applying power;
The target is made of MoW (Molybdenum tungsten) material,
Forming a source electrode and a drain electrode on the oxide layer through a shadow mask,
After forming the oxide layer, a heat treatment process is performed at 400 ° C.,
After the heat treatment process, a DC magnetron sputtering system (magnetron sputtering system) to deposit a source / drain (source / drain) electrode of MoW (Molybdenum tungsten), but DC power to generate a vacuum plasma in the chamber An upper electrode manufacturing apparatus, characterized in that by applying DC 150 W to the supply to deposit a MoW source / drain (source / drain) electrode of 100 nm for 10 minutes.
 삭제delete 삭제delete 기판, 상기 기판 상에 형성되는 절연층, 상기 절연층 상에 형성되는 산화물층 및 상기 산화물층 상에 형성되는 상부 전극을 포함하여 이루어지는 산화물 반도체에서 상부 전극 제조 방법에 있어서,
절연층과 산화물층이 순차적으로 형성된 기판을 고정시키기 위한 홀더와, 상기 기판과 이격된 거리에 위치한 건(gun)을 구비하고 있는 진공 상태의 챔버 내에 전극 물질로 구성된 타겟을 상기 건(gun)에 위치시키는 단계;
상기 챔버 내에 플라즈마를 발생시키기 위하여, DC 파워 서플라이를 통해 상기 건(gun)에 DC 파워를 인가하는 단계; 및
글로우 방전을 통해 상기 타겟을 구성하는 물질이 떨어져 나와 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 타겟은 MoW(Molybdenum tungsten) 소재로 구성되고,
쉐도우 마스크(shadow mask)를 통해 상기 산화물층 상에 소스 전극 및 드레인 전극을 형성하며,
상기 산화물층을 형성한 이후, 400 ℃에서 열처리 공정을 진행하고,
상기 열처리 공정을 진행한 이후, DC 마그네트론 스퍼터링 시스템(magnetron sputtering system)을 이용하여 MoW(Molybdenum tungsten)의 소스/드레인(source/drain) 전극을 증착하되, 상기 챔버 내 진공 플라즈마를 발생시키기 위해 DC 파워 서플라이에 DC 150 W를 인가하여 10분 동안 100 nm의 MoW 소스/드레인(source/drain) 전극을 증착하는 것을 특징으로 하는 상부 전극 제조 방법.
A method for manufacturing an upper electrode in an oxide semiconductor comprising a substrate, an insulating layer formed on the substrate, an oxide layer formed on the insulating layer, and an upper electrode formed on the oxide layer,
A target composed of an electrode material in a vacuum chamber having a holder for fixing a substrate on which an insulating layer and an oxide layer are sequentially formed, and a gun positioned at a distance from the substrate, is applied to the gun. positioning;
applying DC power to the gun through a DC power supply to generate plasma in the chamber; and
A material constituting the target is separated through a glow discharge to form a source electrode and a drain electrode on the oxide layer,
The target is made of MoW (Molybdenum tungsten) material,
Forming a source electrode and a drain electrode on the oxide layer through a shadow mask,
After forming the oxide layer, a heat treatment process is performed at 400 ° C.,
After the heat treatment process, a DC magnetron sputtering system (magnetron sputtering system) to deposit a source / drain (source / drain) electrode of MoW (Molybdenum tungsten), but DC power to generate a vacuum plasma in the chamber An upper electrode manufacturing method, characterized in that by applying DC 150 W to the supply to deposit a MoW source / drain (source / drain) electrode of 100 nm for 10 minutes.
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