KR102436874B1 - Vertical Thin Film Transistor - Google Patents
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Abstract
Description
본 발명의 다양한 실시예는 수직 박막 트랜지스터에 관한 것으로, 자세하게는 홀을 포함하는 2차원 물질의 전극을 포함하는 수직 박막 트랜지스터에 관한 것이다.Various embodiments of the present invention relate to a vertical thin film transistor, and more particularly, to a vertical thin film transistor including an electrode of a two-dimensional material including holes.
수직 박막 트랜지스터(Vertical Thin Film Transistor, VTFT)는 게이트, 절연체, 소스, 채널 및 드레인의 모든 구성 요소가 수직으로 적층된 구조이다. 수직 박막 트랜지스터는 소스와 드레인 전극 사이의 거리가 채널의 두께로 정확하게 정의된다는 장점이 있다. 또한, 기존의 측면 TFT에 비해 채널 재료의 증착 두께를 제어하여 매우 짧은 채널 길이를 쉽게 형성할 수 있어, 낮은 구동 전압에서 높은 전류를 얻을 수 있다. VTFT는 저렴한 비용으로 초단 채널을 생성할 수 있을 뿐만 아니라 기존의 측면 구조와 비교해서 기계적 응력이 우수하다.A vertical thin film transistor (VTFT) has a structure in which all components of a gate, an insulator, a source, a channel, and a drain are vertically stacked. The vertical thin film transistor has the advantage that the distance between the source and drain electrodes is precisely defined by the thickness of the channel. In addition, compared to the conventional side TFT, a very short channel length can be easily formed by controlling the deposition thickness of the channel material, so that a high current can be obtained at a low driving voltage. VTFT not only can create ultra-short channels at low cost, but also has superior mechanical stress compared to conventional lateral structures.
그러나 VTFT는 중간에 위치하는 금속형 전극에 의해 게이트 필드가 채널로 침투하기 어려워 일반적인 트랜지스터의 구동 특성을 구현하기 어렵다는 문제가 있다. 이는 높은 오프(off) 상태 전류와 열악한 온-오프(on-off) 비율을 초래한다. However, the VTFT has a problem in that it is difficult to realize the driving characteristics of a general transistor because the gate field is difficult to penetrate into the channel by the metal-type electrode located in the middle. This results in high off-state current and poor on-off ratio.
이러한 문제를 해결하기 위해 몇 가지 기술이 제안되었다. 매우 얇은 전극을 형성하거나, 탄소 나노 튜브 (CNT) 또는 나노 와이어 네트워크를 이용하여 다공성 전극을 포함하는 메쉬형 전극을 통해 게이트 필드를 채널층으로 조금 더 전달할 수 있다. 그러나, 매우 얇은 중간 전극의 경우 게이트 필드 침투율이 높지 않고, 중간 전극의 저항이 너무 높아 전극으로서의 기능을 제대로 발휘할 수 없다. Several techniques have been proposed to solve these problems. A very thin electrode can be formed, or the gate field can be further transferred to the channel layer through a mesh-type electrode including a porous electrode using carbon nanotubes (CNTs) or a nanowire network. However, in the case of a very thin intermediate electrode, the gate field penetration rate is not high, and the resistance of the intermediate electrode is too high, so that it cannot properly function as an electrode.
메쉬 패턴 전극, CNT 전극 및 나노 와이어 전극을 포함하는 메쉬 디자인은 전극의 열린 영역을 통해 게이트 필드를 전달할 수 있다. 그러나, 전극 형성을 제어하기가 쉽지 않아 균일성 및 신뢰성 측면에서 문제가 있으며, 소자 간 편차가 크다는 문제가 있다. 또한, CNT 및 나노와이어는 게이트 필드에 의해 동작하지 않는다는 단점이 있다.A mesh design comprising a mesh pattern electrode, a CNT electrode, and a nanowire electrode can transmit the gate field through the open area of the electrode. However, it is difficult to control the electrode formation, so there is a problem in terms of uniformity and reliability, and there is a problem in that there is a large variation between devices. In addition, CNTs and nanowires have the disadvantage that they are not actuated by the gate field.
본 발명은 상술한 문제를 해결하기 위한 것으로, 홀을 포함하는 2차원 물질을 전극에 적용함으로써, 게이트 필드(gate field)에 의한 전극의 페르미 레벨(fermi level)의 변조와 홀구조로의 게이트 필드 침투를 통해 on-off 동작을 개선할 수 있는 수직 박막 트랜지스터를 제공하고자 한다. The present invention is to solve the above problem, by applying a two-dimensional material including a hole to the electrode, the modulation of the Fermi level of the electrode by the gate field (gate field) and the gate field to the hole structure An object of the present invention is to provide a vertical thin film transistor that can improve on-off operation through penetration.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는, 게이트 전극; 상기 게이트 전극 상에 배치되는 절연층; 상기 절연층 상에 배치되고 홀을 포함하는 제1 전극; 상기 제1 전극 상에 배치되는 채널층; 상기 채널층 상에 배치되는 제2 전극을 포함하고, 상기 제1 전극은 2차원 물질을 포함하는 것을 특징으로 한다.A vertical thin film transistor according to various embodiments of the present invention includes a gate electrode; an insulating layer disposed on the gate electrode; a first electrode disposed on the insulating layer and including a hole; a channel layer disposed on the first electrode; and a second electrode disposed on the channel layer, wherein the first electrode includes a two-dimensional material.
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 홀 구조를 가지는 2차원 물질을 포함함으로써, 게이트 필드 침투와 게이트 필드에 의한 2차원 물질의 페르미 레벨 변화를 통해 낮은 오프 전류 상태를 유도하고 온-오프 비율을 크게 향상시킬 수 있다. 2차원 물질은 페르미 레벨을 제어할 수 있으므로 홀 영역과 전극 영역 모두에서 전기적 특성을 향상시킬 수 있다. 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 다양한 애플리케이션으로 구현될 수 있다. 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터는 포토 리소그래피에 의해 한 번에 패터닝되므로 공정을 단순화할 수 있다.The vertical thin film transistor according to various embodiments of the present invention includes a two-dimensional material having a hole structure, thereby inducing a low off-current state through gate field penetration and a change in the Fermi level of the two-dimensional material by the gate field and turning on-off ratio can be greatly improved. Since the 2D material can control the Fermi level, electrical properties can be improved in both the hole region and the electrode region. The vertical thin film transistor according to various embodiments of the present invention may be implemented in various applications. Since the vertical thin film transistor according to various embodiments of the present invention is patterned at a time by photolithography, the process may be simplified.
도 1은 본 발명의 일 실시예에 따른 수직 박막 트랜지스터의 분해 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'를 따라 절단하여 바라본 단면도이다.
도 3은 본 발명의 일 실시예에 따른 수직 박막 트랜지스터의 동작 원리를 설명하기 위한 모식도이다.
도 4는 본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터의 일 단면도이다.
도 5의 a는 10 %의 홀 면적율, b는 20 %의 홀 면적, c는 30 %의 홀 면적을 가지는 GVTFT(Graphene vertical thin film transistor)의 VDS 0.3V에서 홀 직경별로 전기적 특성을 보여준다. 도 5의 d는 VDS 0.3V에서 홀 직경과 홀 면적율 및 전류 밀도 간의 관계를 보여준다. 도 5의 e는 VDS 0.4V에서 다양한 조건의 on-off 비율을 보여준다. 도 5의 f는 같이 측면 및 수직 트랜지스터의 전기적 특성을 비교한 것이다.1 is an exploded perspective view of a vertical thin film transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line I-I' of FIG. 1 .
3 is a schematic diagram for explaining an operating principle of a vertical thin film transistor according to an embodiment of the present invention.
4 is a cross-sectional view of a vertical thin film transistor according to various embodiments of the present disclosure.
5A shows electrical characteristics for each hole diameter at VDS 0.3V of a graphene vertical thin film transistor (GVTFT) having a hole area ratio of 10%, b is a hole area of 20%, and c is a hole area of 30%. Fig. 5d shows the relationship between hole diameter, hole area ratio, and current density at VDS 0.3V. 5e shows the on-off ratio of various conditions at VDS 0.4V. 5F compares the electrical characteristics of the side and vertical transistors as well.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, various embodiments of the present document will be described with reference to the accompanying drawings. The examples and terms used therein are not intended to limit the technology described in this document to specific embodiments, and should be understood to cover various modifications, equivalents, and/or substitutions of the embodiments.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 도 1 및 도 2를 참고하여 본 발명의 일 실시예에 따른 수직 박막 트랜지스터를 설명한다. First, a vertical thin film transistor according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2 .
본 발명의 다양한 실시예에 따른 수직 박막 트랜지스터(10)는 게이트 전극(110), 절연층(120), 제1 전극(130), 채널층(140) 및 제2 전극(150)을 포함할 수 있다. 한편, 도 1에서는 게이트 전극이 하부에 위치하는 바텀(bottom) 게이트 구조를 도시하였으나, 실시예가 이에 한정되는 것은 아니고 게이트 전극이 상부에 위치하는 탑(top) 게이트 구조일 수 있다.The vertical
게이트 전극(110)은 기판 상에 배치될 수 있다. 이때, 기판은 유리 또는 플라스틱 등 다양한 소재로 구성될 수 있으며, 예컨대 실리콘 기반의 절연 기판일 수 있다. 특히, 고온 공정이 필요하지 않으므로 내열성과 무관하게 다양한 소재의 기판을 사용할 수 있다. The
게이트 전극(110)은 전도성이 높은 다양한 금속 등으로 구성될 수 있다. The
절연층(120)은 게이트 전극(110)상에 배치될 수 있다. 절연 특성이 뛰어난 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있으며, 예컨대, SiO2, Al2O3, HfO, BaTiO3, SrTiO3, PbTiO3, (Ba,Sr)TiO3(BST) 및 Pb(Zr,Ti)O3(PZT) 등의 무기물, PVDF, PMMA 및 PDMS 등의 유기물일 수 있다.The
제1 전극(130)은 절연층(120) 상에 배치되며, 소스 전극 또는 드레인 전극일 수 있다. 제1 전극(130)은 2차원 물질을 포함할 수 있다. 이때, 2차원 물질은 그래핀(Graphene), 흑린 (Black phosphorous), rGO (reduced graphene oxide), B3H, B3F, B3Cl, 보로핀(Borophene), 전이금속디칼코지나이드(Transition Metal DiChalcogenides, TMDC), 실리센(Silicene), 게르마넨(Germanene), 스태닌(Stanene), 육방질화붕소(Hexagonal Boron Nitride, h-BN), 및 포스포린(Phosphorene)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 한다. 한편, 제1 전극(130)이 전이금속디칼코지나이드를 포함할 경우, MoS2, MoSe2, MoTe2, WS2, WTe2, CuS, 및 WSe2로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. The
제1 전극(130)이 2차원 물질을 포함함으로써, 게이트 필드(gate field)에 의해 band energy 구조가 바뀔 수 있고, 페르미 레벨(fermi level)이 변할 수 있다. 이를 통해 2차원 물질과 채널 물질 사이에 barrier height의 조절이 가능하며, 트랜지스터의 on-off 동작에 동시에 기여할 수 있다. 즉, 제1 전극(130)의 2차원 물질은 페르미 레벨의 제어를 통해 홀 영역과 전극 영역 모두에서 전기적 특성을 향상시킬 수 있다. Since the
제1 전극(130)은 다수개의 홀(H)을 포함할 수 있다. 이러한 홀(H)을 통해 채널층(140)으로의 게이트 필드의 침투가 용이하다. 제1 전극(130)에 포함되는 홀(H)의 직경은 1 nm 내지 50 um인 것을 특징으로 한다. 바람직하게는, 홀(H)의 직경은 1 um 내지 10 um일 수 있다. The
한편, 제1 전극(130) 전체 면적에 대한 홀(H)의 면적율은 60 % 이하일 수 있다. 바람직하게는 홀(H)의 비율은 20 % 내지 40 %일 수 있다.Meanwhile, the area ratio of the holes H with respect to the total area of the
이러한 홀(H)의 직경 및 홀(H)의 비율을 통해, on-off 비율을 개선할 수 있고, on-resistance를 90 % 이상 감소시킬 수 있으며, 전류를 증가시키고, off 전류도 50 % 이상 감소시킬 수 있다. Through the diameter of the hole (H) and the ratio of the hole (H), the on-off ratio can be improved, the on-resistance can be reduced by more than 90%, the current can be increased, and the off current can also be more than 50% can be reduced
홀(H)은 원, 삼각형, 사각형, 육각형 및 다각형 중 적어도 어느 하나의 형태를 가질 수 있다. 한편, 홀(H)은 사각 배열, 삼각 배열 및 랜덤한 배열 중 적어도 어느 하나의 형태로 배열될 수 있다. The hole H may have at least one shape among a circle, a triangle, a quadrangle, a hexagon, and a polygon. Meanwhile, the holes H may be arranged in at least one of a rectangular arrangement, a triangular arrangement, and a random arrangement.
제1 전극(130)은 전극 영역 및 홀(H) 영역으로 구분되며, 홀(H)은 둘레 부분인 에지 영역 및 중심 부분의 유효 영역으로 구분될 수 있다. 이때, 에지 영역은 게이트 전극(110) 및 제1 전극(130)의 영향을 받고, 유효 영역은 게이트 전극(110)의 영향을 받을 수 있다. The
채널층(140)은 제1 전극(130) 상에 배치되고, 다양한 채널 물질을 포함할 수 있다. The
제2 전극(150)은 채널층(140) 상에 배치되고, 다양한 전극 물질을 포함할 수 있다. 제2 전극(150)은 소스 전극 또는 드레인 전극일 수 있다. 예를 들면, 제1 전극(130)이 소스 전극일 경우, 제2 전극(150)은 드레인 전극일 수 있다. 제1 전극(130)이 드레인 전극일 경우, 제2 전극(150)은 소스 전극일 수 있다. The
한편, 도 3을 참고하여, 본 발명의 수직 박막 트랜지스터의 작동 원리를 설명한다. 도 3은 도 1 및 도 2와 달리 탑 게이트 구조로 도시하였다. 도 3을 참고하면, 캐리어 이동 경로는 세 영역으로 나뉜다. 경로 (1)은 캐리어가 2차원 물질을 포함하는 소스 전극에서 드레인 전극으로 직접 이동하는 경로이다. 전자 주입 및 차단은 게이트 필드에 따른 2차원 물질의 페르미 레벨의 변화에 의해 결정된다. 경로(2)는 소스 전극의 가장자리에서 나오는 캐리어가 홀 영역으로 이동하는 경로이다. 게이트가 양의 전압을 가지면 2차원 물질이 존재하지 않는 홀 영역에 게이트 전압에 의해 캐리어가 축적된다. 이 현상으로 인해 절연층에 인접한 홀 영역의 채널 저항도 낮아지고 소스 전극에서 홀 영역으로 전자가 활발하게 이동한다. 경로 (3)은 홀 영역으로 이동한 전자가 드레인 전극과의 전위차로 인해 드레인 전극으로 이동하는 경로이다. 오프 상태에서는 경로 (1)에서 2차원 물질과 채널 사이의 벽이 증가하여 전자 이동이 제한되고, 경로 (2)와 (3)에서는 저항 증가로 인해 캐리어의 이동이 제한된다. On the other hand, with reference to FIG. 3, the operating principle of the vertical thin film transistor of the present invention will be described. FIG. 3 shows a top gate structure unlike FIGS. 1 and 2 . Referring to FIG. 3 , the carrier movement path is divided into three regions. Path (1) is a path through which carriers move directly from a source electrode containing a two-dimensional material to a drain electrode. Electron injection and blocking are determined by the change of the Fermi level of the 2D material according to the gate field. The
한편, 도 4를 참고하면, 다양한 실시예에 따른 수직 박막 트랜지스터(12)는, 제1 전극(130) 및 제2 전극(150) 사이에 배치되는 제2 절연층(122)을 더 포함할 수 있다. 제2 절연층(122)을 통해, 오프 상태에서의 전자 이동이 더욱 제한되어 더 낮은 오프 전류(off-current)를 구현할 수 있다.Meanwhile, referring to FIG. 4 , the vertical
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 2차원 물질에 도핑 효과를 유도하여 제1 전극(130)이 n 타입 또는 p 타입으로 변형될 수 있다. 예를 들면, 채널층(140)이 n 타입일 경우, 제1 전극(130)의 2차원 물질을 p 타입으로 도핑하여 P/N 정션을 유도할 수 있다.Meanwhile, in the vertical thin film transistor according to various embodiments, the
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 절연층(120)이 강유전체 (ferroelectric) 물질을 포함할 수 있다. 예를 들면, 절연층(120)이 Ba1 -xSrxTiO3, SrBi2Ta2O9, PbBi2Nb2O9, PbZr1 - xTixO3, KNbO3, LiNbO3, BaTiO3, KH2PO4, PVDF-TrFe, HfZrO4, Si:HfO2, 및 Al:HfO2 로 이루어진 군에서 선택된 적어도 어느 하나의 물질을 포함함으로써, 메모리 효과를 도출할 수 있다. Meanwhile, in the vertical thin film transistor according to various embodiments, the insulating
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 채널층(140)도 2차원 물질을 포함할 수 있다. 이를 통해 플렉서블한 소자를 구현할 수 있다. 특히, 2차원 물질을 포함하는 제1 전극(130) 상에 채널층(140) 형성 시, 채널층(140)도 2차원 물질을 포함함으로써 전사 또는 ALD(Atomic layer deposition) 공정으로 형성 가능하여 제1 전극(130)에 손상없이 증착할 수 있다. 또한, 채널층(140)의 길이가 얇아지는 효과도 도출할 수 있다.Meanwhile, in the vertical thin film transistor according to various embodiments, the
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 게이트 전극(110) 및 제2 전극(150)이 투명 전극으로 형성될 수 있다. 이를 통해 투명 트랜지스터를 구현할 수 있다. 이때, 게이트 전극(110) 및 제2 전극(150)은 다양한 투명 전도성 물질을 포함할 수 있다. 예를 들면, 게이트 전극(110) 및 제2 전극(150)은 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 및 징크-옥사이드(ZnO)으로 이루어진 군에서 선택된 적어도 어느 하나를 포함할 수 있다.Meanwhile, in the vertical thin film transistor according to various embodiments, the
한편, 다양한 실시예에 따른 수직 박막 트랜지스터는, 게이트 전극(110) 및 제2 전극(150)이 투명 전극으로 형성되고, 채널층(140)이 발광층으로 형성됨으로써 발광 효율이 높은 트랜지스터를 구현할 수 있다. On the other hand, in the vertical thin film transistor according to various embodiments, the
이하, 실시예 및 실험예를 통하여 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail through Examples and Experimental Examples.
이들 실시예 및 실험예는 오로지 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 요지에 따라 본 발명의 범위가 이들 실시예 및 실험예에 의해 제한되지 않는다는 것은 당 업계에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.These Examples and Experimental Examples are only for explaining the present invention in more detail, and it is common knowledge in the art that the scope of the present invention is not limited by these Examples and Experimental Examples according to the gist of the present invention. It is self-evident for one.
실시예: 수직 박막 트랜지스터의 제조Example: Fabrication of a Vertical Thin Film Transistor
2차원 물질로써 그래핀을 이용한 수직 박막 트랜지스터(Graphene vertical thin film transistor, GVTFT)는 120 nm 두께의 알루미늄으로 구성된 게이트 전극, 20 nm 두께의 알루미늄 산화물을 포함하는 절연층, 그래핀을 포함하는 소스 전극, 80nm 두께의 a-IGZO (비정질 인듐 갈륨 아연 산화물)를 포함하는 채널층 및 40nm 두께의 백금을 포함하는 드레인 전극으로 구성된 탑 게이트 구조로 제조하였다. 구체적으로, 먼저 DC 스퍼터링에 의해 Pt 40 nm를 드레인 전극으로 증착하였다. a-IGZO를 드레인 전극 위에 증착하고 공기 분위기 하에서 300 °C에서 1 시간 동안 어닐링했다. 화학 기상 증착 (CVD)에 의해 성장된 단층 그래핀은 PMMA 전사 공정을 사용하여 a-IGZO 층으로 전사되었다. 전사된 단층 그래핀은 포토 리소그래피 및 O2 플라즈마 에칭 공정을 통해 소스 영역과 마이크로 홀 어레이로 동시에 패턴화되었다. 절연체로 산화 알루미늄과 게이트로 알루미늄을 각각 원자 층 증착(atomic layer deposition)과 열 증착 시스템(thermal evaporation system)을 사용하여 증착했다. A graphene vertical thin film transistor (GVTFT) using graphene as a two-dimensional material has a gate electrode composed of 120 nm thick aluminum, an insulating layer containing 20 nm thick aluminum oxide, and a source electrode containing graphene. , a top gate structure consisting of a channel layer containing a-IGZO (amorphous indium gallium zinc oxide) with a thickness of 80 nm and a drain electrode containing platinum with a thickness of 40 nm. Specifically, Pt 40 nm was first deposited as a drain electrode by DC sputtering. a-IGZO was deposited on the drain electrode and annealed for 1 h at 300 °C under an air atmosphere. Single-layer graphene grown by chemical vapor deposition (CVD) was transferred to the a-IGZO layer using a PMMA transfer process. The transferred monolayer graphene was simultaneously patterned into the source region and the micro-hole array through photolithography and O2 plasma etching processes. Aluminum oxide as an insulator and aluminum as a gate were deposited using atomic layer deposition and thermal evaporation system, respectively.
실험예 1: 마이크로 홀의 직경 및 면적 비율에 따른 전기적 특성 Experimental Example 1: Electrical characteristics according to the diameter and area ratio of microholes
도 5의 a는 10 %의 홀 면적율, b는 20 %의 홀 면적율, c는 30 %의 홀 면적율을 가지는 GVTFT의 VDS 0.3V에서 홀 직경별로 전기적 특성을 보여준다. 서로 다른 홀 직경에 대해 동일한 홀 비율의 on/off 전류 및 on-off 비율에 대한 전기적 특성을 비교한 결과, 홀 직경이 커짐에 따라 on-off 비율이 현저히 증가하였다. 이는, 홀 내에 유효 영역의 비율은 홀의 직경이 감소함에 따라 급격히 감소하고 반대로 홀의 직경이 증가함에 따라 크게 증가하기 때문이다.5A shows electrical characteristics for each hole diameter at VDS 0.3V of a GVTFT having a hole area ratio of 10%, b is a hole area ratio of 20%, and c is a hole area ratio of 30%. As a result of comparing electrical characteristics for on/off current and on-off ratio of the same hole ratio for different hole diameters, the on-off ratio significantly increased as the hole diameter increased. This is because the proportion of the effective area within the hole decreases sharply as the diameter of the hole decreases, and on the contrary, increases significantly as the diameter of the hole increases.
즉, 5 um 홀에서의 유효 영역 면적은 3 um 홀에서의 유효 영역 면적보다 크므로 동일한 홀 비율을 가지고 있어도, 5 um의 홀을 가질 경우 게이트 효과를 더 많이 받는다. 직경이 증가하면 오프 전류가 감소하고 온 전류도 증가하는 경향이 있으므로 모든 홀 밀도 비율에서 온-오프 비율이 증가한다.That is, since the effective area of the 5 um hole is larger than the effective area of the 3 um hole, the gate effect is greater when the 5 um hole has the same hole ratio. As the diameter increases, the on-off ratio increases at all hole density ratios as the off-current decreases and the on-current also tends to increase.
도 5의 d는 VDS 0.3V에서 홀 직경과 홀 면적율 및 전류 밀도 간의 관계를 보여준다. 홀 면적율이 증가할수록 게이트 효과가 전극 저항보다 우세하기 때문에 온 전류가 증가한다. 홀 직경도 증가함에 따라 유효 면적이 증가하여 온 전류가 증가한다. 동시에 홀 직경과 홀 면적율의 증가로 인해 오프 전류는 낮아진다. 도 5의 e는 VDS 0.4V에서 다양한 조건의 on-off 비율을 보여준다. 전류 특성과 마찬가지로 on-off 비율도 홀 직경이 크고 홀 면적율이 높을수록 더 좋은 특성을 보였지만, 홀 면적율이 약 50 %로 증가하면 패턴화된 전극 저항으로 인한 특성 열화로 인해 on-off 비율도 감소했다.(도 5의 e 삽입이미지).Fig. 5d shows the relationship between hole diameter, hole area ratio, and current density at VDS 0.3V. As the hole area ratio increases, the on-current increases because the gate effect dominates over the electrode resistance. As the hole diameter also increases, the effective area increases and the on-current increases. At the same time, the off current is lowered due to the increase of hole diameter and hole area ratio. 5e shows the on-off ratio of various conditions at VDS 0.4V. Like the current characteristics, the on-off ratio showed better characteristics as the hole diameter was large and the hole area ratio was high. (Inset image e of Fig. 5).
홀이 있는 GVTFT의 전류 레벨은 도 5의 f와 같이 측면 및 수직 트랜지스터의 전기적 특성을 비교하여 확인하였다. 측면 트랜지스터는 채널 길이와 너비가 100 um이고, 게이트 산화물은 200nm 두께의 SiO2 를 가진다. 측면 트랜지스터의 채널 재료는 수직 트랜지스터와 동일한 조건에서 처리되었으며 소스 및 드레인 전극은 알루미늄을 포함한다. 실험에 사용된 GVTFT는 5 um의 홀 직경 및 30 %의 홀 면적율을 갖는다. 출력 그래프에 인가되는 전압은 디스플레이에 널리 사용되는 OLED 구동 전압 영역으로, 측면 TFT보다 GVTFT에서 훨씬 높은 수준의 전류를 얻었다. 낮은 드레인 전압 범위를 비교한 전달 곡선에서 GVTFT는 측면 트랜지스터보다 우수한 온-오프 비율과 더 높은 전류를 보여주었다.The current level of the GVTFT with holes was confirmed by comparing the electrical characteristics of the side and vertical transistors as shown in FIG. The side transistor has a channel length and width of 100 μm, and the gate oxide has SiO 2 with a thickness of 200 nm. The channel material of the side transistor was treated under the same conditions as that of the vertical transistor, and the source and drain electrodes contained aluminum. The GVTFT used in the experiment had a hole diameter of 5 um and a hole area ratio of 30%. The voltage applied to the output graph is an OLED driving voltage region widely used in displays, and a much higher level of current was obtained in the GVTFT than in the side TFT. In the transfer curve comparing the lower drain voltage range, the GVTFT showed better on-off ratio and higher current than the side transistor.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. In addition, although the embodiments have been described above, these are merely examples and do not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications that have not been made are possible. For example, each component specifically shown in the embodiments may be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
Claims (14)
상기 게이트 전극 상에 배치되는 절연층;
상기 절연층 상에 배치되고 홀을 포함하는 제1 전극;
상기 제1 전극 상에 배치되는 채널층;
상기 채널층 상에 배치되는 제2 전극을 포함하고,
상기 제1 전극은 2차원 물질을 포함하는 것을 특징으로 하는 수직 박막 트랜지스터. gate electrode;
an insulating layer disposed on the gate electrode;
a first electrode disposed on the insulating layer and including a hole;
a channel layer disposed on the first electrode;
a second electrode disposed on the channel layer;
The first electrode is a vertical thin film transistor comprising a two-dimensional material.
상기 2차원 물질은 그래핀(Graphene), 흑린 (Black phosphorous), rGO (reduced graphene oxide), B3H, B3F, B3Cl, 보로핀(Borophene), 전이금속디칼코지나이드(Transition Metal DiChalcogenides, TMDC), 실리센(Silicene), 게르마넨(Germanene), 스태닌(Stanene), 육방질화붕소(Hexagonal Boron Nitride, h-BN), 및 포스포린(Phosphorene)으로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The two-dimensional material is graphene, black phosphorous, rGO (reduced graphene oxide), B 3 H, B 3 F, B 3 Cl, Borophene, transition metal dichalcozinide (Transition Metal) DiChalcogenides, TMDC), at least one selected from the group consisting of Silicene, Germanene, Stanene, Hexagonal Boron Nitride (h-BN), and Phosphorene Vertical thin film transistor, characterized in that.
상기 전이금속디칼코지나이드는 MoS2, MoSe2, MoTe2, WS2, WTe2, CuS, 및 WSe2로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 수직 박막 트랜지스터.3. The method of claim 2,
The transition metal dichalcozinide is MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WTe 2 , CuS, and WSe 2 Vertical thin film transistor, characterized in that at least one selected from the group consisting of.
상기 홀의 직경은 1 nm 내지 50 um인 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The vertical thin film transistor, characterized in that the diameter of the hole is 1 nm to 50 um.
상기 홀의 면적율은 60 % 이하인 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The vertical thin film transistor, characterized in that the area ratio of the hole is 60% or less.
상기 홀은 원, 삼각형, 사각형, 육각형 및 다각형 중 적어도 어느 하나의 형태를 가지는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The hole is a vertical thin film transistor, characterized in that it has at least one shape of a circle, a triangle, a square, a hexagon, and a polygon.
상기 홀은 사각 배열, 삼각 배열 및 랜덤한 배열 중 적어도 어느 하나의 형태로 배열되는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The vertical thin film transistor, characterized in that the holes are arranged in at least one of a rectangular arrangement, a triangular arrangement, and a random arrangement.
상기 홀은 둘레 부분인 에지 영역 및 중심 부분의 유효 영역을 포함하고,
상기 에지 영역은 상기 게이트 전극 및 제1 전극의 영향을 받고,
상기 유효 영역은 게이트 전극의 영향을 받는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The hole comprises an edge region that is a perimeter part and an effective region of the central part,
the edge region is affected by the gate electrode and the first electrode;
The vertical thin film transistor, characterized in that the effective area is affected by the gate electrode.
상기 제2 전극의 하부에 배치되고, 상기 제1 전극과 대응되는 위치에 배치되는 제2 절연층을 더 포함하는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The vertical thin film transistor of claim 1, further comprising a second insulating layer disposed under the second electrode and disposed at a position corresponding to the first electrode.
상기 제1 전극은 도핑되는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The first electrode is a vertical thin film transistor, characterized in that doped.
상기 절연층은 강유전체 (ferroelectric) 물질을 포함하는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
wherein the insulating layer comprises a ferroelectric material.
상기 채널층은 2차원 물질을 포함하는 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The channel layer is a vertical thin film transistor comprising a two-dimensional material.
상기 게이트 전극 및 상기 제2 전극은 투명 전극인 것을 특징으로 하는 수직 박막 트랜지스터.According to claim 1,
The vertical thin film transistor, characterized in that the gate electrode and the second electrode is a transparent electrode.
상기 채널층은 발광 채널층인 것을 특징으로 하는 수직 박막 트랜지스터.14. The method of claim 13,
The channel layer is a vertical thin film transistor, characterized in that the light emitting channel layer.
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|---|---|---|---|
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Citations (2)
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| KR20040053436A (en) * | 2002-12-14 | 2004-06-24 | 한국전자통신연구원 | Thin film transistor with vertical structure |
| KR20200101714A (en) * | 2019-02-20 | 2020-08-28 | 충남대학교산학협력단 | Thin Film Transistor Based on Graphine Comprising N-Dopped Graphine Layer as Active Layer |
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| GRNT | Written decision to grant |