KR102434441B1 - Ceramic stacked semiconductor package and its packaging method - Google Patents

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Abstract

본 발명은 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위해 사용되는 세라믹 기반의 적층형 패키지에서의 덴드라이트의 발생을 억제하여 패키지의 내습성 및 신뢰성을 향상시키는 패키지 구조 및 그 패키징 방법을 제안한다. 본 발명은 패키지 내 세라믹 레이어와 몰딩수지의 접합부 내벽을 불균일 경계형태(예를 들어, 갈지(之)자 형태, 요철형태, 지그재그 형태 등)로 형성하여 몰딩수지(예를 들어, 에폭시, 실리콘, 우레탄 등)와 세라믹 레이어간의 접합 면적 및 길이를 증가시켜 접합력 향상과 수분의 이동 경로를 확장하여 반도체 패키지의 내습성 및 신뢰성을 향상시킨다. 또한 비아홀(via-hole)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치되도록 함으로써 비아홀을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성을 추가적으로 향상시킨다. 나아가, 각 레이어에 형성되는 비아홀이 상이한 여러 직경을 갖도록 하여 세라믹 레이어와 비아홀의 접합 면적 및 길이를 증가시킨다.The present invention proposes a package structure and a packaging method for improving moisture resistance and reliability of a package by suppressing the generation of dendrites in a ceramic-based multilayer package used to improve heat dissipation characteristics in semiconductor package manufacturing. The present invention forms the inner wall of the joint between the ceramic layer in the package and the molding resin in a non-uniform boundary shape (for example, a zigzag shape, a concave-convex shape, a zigzag shape, etc.) to form a molding resin (eg, epoxy, silicone, By increasing the bonding area and length between the urethane, etc.) and the ceramic layer, the bonding strength is improved and the moisture movement path is extended to improve the moisture resistance and reliability of the semiconductor package. In addition, the moisture resistance and reliability of the multilayer package are further improved by increasing the movement path of moisture penetrating through the via hole by placing the via-holes at different positions for each layer so that they do not overlap between the layers. Furthermore, the bonding area and length of the ceramic layer and the via hole are increased by making the via holes formed in each layer have different diameters.

Description

세라믹 적층형 반도체 패키지 및 패키징 방법 {Ceramic stacked semiconductor package and its packaging method} Ceramic stacked semiconductor package and its packaging method

본 발명은 반도체 패키지에 관한 것으로, 특히, 내습성 및 신뢰성을 가지며 향상된 방열 특성의 세라믹 적층형 반도체 패키지 및 그 패키징 방법에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a ceramic multilayer semiconductor package having moisture resistance and reliability and improved heat dissipation characteristics, and a packaging method thereof.

최근 전기자동차나 무선전력전송과 같이 높은 전력의 어플리케이션이 증가하고 있다. 이와 같은 어플리케이션의 경우 많은 양의 열이 발생되며 이에 따라 고온 에서 낮은 손실을 갖는 Silicon carbide(SiC) 또는 Gallium oxide(GaO)와 같은 Wide bandgap(WBG) 반도체 소자에 대한 연구가 활발히 진행되고 있다. 또한, 자율주행차와 같이 높은 신뢰성을 요구하는 어플리케이션의 증가로 인해 어플리케이션을 이루고 있는 통신, 전력, 센서 소자들의 높은 신뢰성이 요구되고 있다. 이와 같은 어플리케이션을 위해 반도체 소자의 특성 유지 및 신뢰성을 향상시키기 위해 반도체 패키지 분야에서도 많은 연구가 진행되고 있다. Recently, high-power applications such as electric vehicles and wireless power transmission are increasing. In such an application, a large amount of heat is generated, and accordingly, research on wide bandgap (WBG) semiconductor devices such as silicon carbide (SiC) or gallium oxide (GaO), which have low loss at high temperatures, is being actively conducted. In addition, due to an increase in applications requiring high reliability, such as autonomous vehicles, high reliability of communication, power, and sensor elements constituting the application is required. In order to maintain characteristics and improve reliability of semiconductor devices for such applications, a lot of research is being conducted in the field of semiconductor packages.

기존 전력반도체 패키지의 경우, 방열을 위해 TO 타입 패키지와 같이 큰 리드프레임을 사용하여 전력반도체를 리드프레임에 솔더링하고 절연성 및 수분저항성을 갖도록 하기 위해 Epoxy mold compound(EMC)와 같은 수지로 몰딩한다. 하지만 이 방식에서는, 부피가 크기 때문에 어플리케이션의 소형화에 제약이 따른다. 이에 따라 최근에는 기존 TO 타입의 패키지 대신에 Surface mount device(SMD) 타입의 전력반도체 패키지가 출시되고 있다. 하지만 이 패키지는 EMC의 열전도도가 낮기 때문에 수십 A(암페어)의 전력반도체를 패키지하기에는 한계가 있다. In the case of conventional power semiconductor packages, a large lead frame such as a TO-type package is used for heat dissipation, and the power semiconductor is soldered to the lead frame and molded with a resin such as epoxy mold compound (EMC) to have insulation and moisture resistance. However, in this method, due to the large volume, there is a limit to the miniaturization of the application. Accordingly, recently, a surface mount device (SMD) type power semiconductor package has been released instead of the existing TO type package. However, since this package has low EMC thermal conductivity, there is a limit to package power semiconductors of several tens of A (ampere).

현재, 세라믹 계열의 패키지가 그 우수한 방열 효과로 인해 전력반도체용 패키지로 각광받고 있다. 또한, 세라믹 적층형 반도체 패키지는 캐비티 형성이 용이하여 본딩 길이를 짧게 할 수 있어 기생성분(parasitic component)을 최소화할 수 있는 장점이 있다. Currently, a ceramic-based package is in the spotlight as a package for a power semiconductor due to its excellent heat dissipation effect. In addition, the ceramic multilayer semiconductor package has an advantage in that the cavity can be easily formed and the bonding length can be shortened, so that parasitic components can be minimized.

단점으로, 세라믹 패키징을 위하여 반도체 소자를 캐비티에 위치시키고 소자 보호용 EMC를 캐비티에 충전할 때에 세라믹 재료와 EMC의 접합 부분이 생긴다. 높은 온도와 습도 조건에서 세라믹 재료와 EMC가 접합된 부분에 균열이 생기고 그 틈으로 수분이 들어가 반도체 소자의 특성을 저하시킨다. 아울러, 내부전극에 전원이 인가된 상태에서는 전극 간에 전위차가 발생하게 되어 세라믹 적층형 반도체 패키지 내에서 수상결함(이하, '덴드라이트(dendrite)')가 발생하여 패키지의 누설전류를 증가시킨다. As a disadvantage, when a semiconductor device is placed in a cavity for ceramic packaging and EMC for device protection is filled into the cavity, a junction between the ceramic material and the EMC occurs. Under high temperature and humidity conditions, a crack occurs in the joint between the ceramic material and EMC, and moisture enters the gap, which deteriorates the characteristics of the semiconductor device. In addition, in a state in which power is applied to the internal electrodes, a potential difference is generated between the electrodes, so that a water phase defect (hereinafter, 'dendrite') occurs in the ceramic multilayer semiconductor package, thereby increasing the leakage current of the package.

본 발명은 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위해 세라믹 기반의 적층형 패키지를 사용시, 상술한 덴드라이트의 발생을 억제하여 패키지의 내습성 및 신뢰성을 향상시키는 패키지 구조 및 그 패키징 방법을 제안한다.The present invention proposes a package structure and a packaging method for improving moisture resistance and reliability of the package by suppressing the generation of dendrites described above when a ceramic-based stacked package is used in order to improve heat dissipation characteristics in manufacturing a semiconductor package.

상기 과제를 해결하기 위하여, 반도체 패키지 제작에 있어서 방열 특성을 향상시키기 위한 세라믹 기반의 적층형 패키지를 사용하여 세라믹 레이어를 적층시에, 패키지 내 세라믹 레이어와 몰딩수지의 접합부 내벽을 불균일 경계형태(예를 들어, 갈지(之)자 형태, 요철형태, 지그재그 형태 등)로 형성하여 몰딩재로 사용되는 수지(예를 들어, 에폭시, 실리콘, 우레탄 등)와 세라믹 레이어간의 접합 면적 및 길이를 증가시켜 접합력 향상과 수분의 이동 경로를 확장하여 반도체 패키지의 내습성 및 신뢰성을 향상시키고자 한다. In order to solve the above problem, when a ceramic layer is laminated using a ceramic-based laminated package to improve heat dissipation characteristics in semiconductor package manufacturing, the inner wall of the junction between the ceramic layer and the molding resin in the package is formed in a non-uniform boundary shape (for example, For example, it is formed in a zigzag shape, a concave-convex shape, a zigzag shape, etc.) to improve bonding strength by increasing the bonding area and length between the resin (eg, epoxy, silicone, urethane, etc.) used as a molding material and the ceramic layer. It is intended to improve the moisture resistance and reliability of the semiconductor package by extending the path of movement of moisture and moisture.

또한 비아홀(via-hole)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치되도록 함으로써 비아홀을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성을 추가적으로 향상시키고자 한다. In addition, the moisture resistance and reliability of the multilayer package are further improved by increasing the movement path of moisture penetrating through the via hole by placing the via-holes at different positions for each layer so that they do not overlap between the layers.

나아가, 각 레이어에 형성되는 비아홀이 상이한 여러 직경을 갖도록 하여 세라믹 레이어와 비아홀의 접합 면적 및 길이를 증가시켜서 수분 침투에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 방지하며, 이에 따라 세라믹 적층형 패키지의 내습성 및 신뢰성을 추가적으로 확보하고자 한다.Furthermore, by increasing the junction area and length of the ceramic layer and the via hole by making the via holes formed in each layer have different diameters, deterioration of properties of the semiconductor device and dendrites caused by moisture penetration are prevented, and accordingly, the ceramic laminate package to additionally secure the moisture resistance and reliability of

이상에서 소개한 본 발명의 구성 및 작용은 이후에 도면과 함께 설명하는 구체적인 실시예를 통하여 더욱 명확해질 것이다. The configuration and operation of the present invention introduced above will become clearer through specific embodiments described later with drawings.

우수한 방열성의 세라믹 기반의 패키지에 의해 열이 많이 발생하는 반도체 소자 패키지에 적합하며, 세라믹 레이어의 적층시에 패키지 내 세라믹 레이어와 몰딩 수지(EMC 등)의 접합부 내벽을 불균일 경계형태로 형성하여 세라믹 레이어와 몰딩수지 간의 접합 강도 및 접합 길이를 증가시켜 내습성을 개선하고 이에 의해 반도체 패키지의 신뢰성을 향상시킬 수 있다. It is suitable for a semiconductor device package that generates a lot of heat by a ceramic-based package with excellent heat dissipation. When the ceramic layer is laminated, the inner wall of the junction between the ceramic layer and the molding resin (EMC, etc.) in the package is formed in a non-uniform boundary shape to form a ceramic layer. By increasing the bonding strength and bonding length between the resin and the molding resin, moisture resistance can be improved, thereby improving the reliability of the semiconductor package.

또한 기존의 패키지 내습성을 향상시키기 위한 요홈, 요철, 혹은 음각패턴 형성은 성형 혹은 레이저 가공을 거쳐야 하지만, 본 발명은 세라믹 레이어의 내부를 일부 제거하여 내벽을 불균일 경계형태로 만들기 때문에 세라믹 레이어와 몰딩수지간 접합 면적 및 길이를 비교적 저렴한 비용으로 자유롭게 변형시킬 수 있어서 제품 다양화의 장점을 갖는다.In addition, the formation of grooves, irregularities, or engraved patterns to improve the moisture resistance of the existing package requires molding or laser processing, but in the present invention, the inside of the ceramic layer is partially removed to make the inner wall in a non-uniform boundary shape, so the ceramic layer and molding It has the advantage of product diversification because the bonding area and length between resins can be freely modified at a relatively low cost.

도 1은 일반적인 세라믹 적층형 반도체 패키지의 분해도
도 2는 기존 세라믹 적층형 반도체 패키지의 입체도
도 3은 도 2 의 X-X' 단면도
도 4는 반도체 소자를 패키징한 상태의 세라믹 적층형 반도체 패키지 단면도
도 5는 세라믹 적층형 반도체 패키지의 문제점을 설명하기 위한 단면도
도 6은 세라믹 적층형 반도체 패키지에 발생한 덴드라이트의 예시도
도 7은 불균일 경계형태의 접합부 내벽을 갖는 세라믹 적층형 반도체 패키지의 단면도
도 8은 다른 실시예에 따른 불균일 경계형태의 접합부 내벽을 갖는 세라믹 적층형 반도체 패키지의 단면도
도 9는 세라믹 레이어 내 상이한 직경을 갖는 비아홀의 예시도
도 10은 본 발명에 따른 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전력변환기의 단면도1 is an exploded view of a typical ceramic multilayer semiconductor package;
2 is a three-dimensional view of a conventional ceramic multilayer semiconductor package;
3 is a cross-sectional view XX′ of FIG. 2 ;
4 is a cross-sectional view of a ceramic multilayer semiconductor package in a state in which a semiconductor device is packaged;
5 is a cross-sectional view illustrating a problem of a ceramic multilayer semiconductor package;
6 is an exemplary view of dendrites generated in a ceramic multilayer semiconductor package;
7 is a cross-sectional view of a ceramic multilayer semiconductor package having an inner wall of a junction in a non-uniform boundary shape;
8 is a cross-sectional view of a ceramic multilayer semiconductor package having an inner wall of a junction in a non-uniform boundary shape according to another embodiment;
9 is an exemplary view of via holes having different diameters in a ceramic layer;
10 is a cross-sectional view of a power converter manufactured by the ceramic multilayer semiconductor packaging method according to the present invention;

본 발명의 이점 및 특징, 그리고 이들을 달성하는 방법은 이하 첨부된 도면과 함께 상세하게 기술된 바람직한 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에 기술된 실시예에 한정되는 것이 아니라 다양한 다른 형태로 구현될 수 있다. 실시예는 단지 본 발명을 완전하게 개시하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐, 본 발명은 청구항의 기재 내용에 의해 정의되는 것이다. Advantages and features of the present invention, and methods of achieving them, will become apparent with reference to the preferred embodiments described in detail below in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described below and may be implemented in various other forms. The examples are merely provided to completely disclose the present invention and to completely inform those of ordinary skill in the art to which the present invention pertains to the scope of the invention, and the present invention is defined by the claims will be.

또한, 본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것이 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 또한 명세서에 사용된 '포함한다(comprise, comprising 등)'라는 용어는 언급된 구성요소, 단계, 동작, 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작, 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용된 것이다.In addition, the terminology used herein is for the purpose of describing the embodiment and is not intended to limit the present invention. In this specification, the singular also includes the plural unless otherwise specified. Also, as used herein, the term 'comprise (comprising, comprising, etc.)' refers to the presence or absence of one or more other components, steps, operations, and/or elements other than the stated elements, steps, operations, and/or elements. It is used in the sense of not excluding addition.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 실시예의 설명에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있는 경우에는 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the embodiment, if a detailed description of a related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

도 1은 일반적인 세라믹 적층형 반도체 패키지의 입체 분해도이다. 세라믹 레이어의 제1층(1)은 반도체가 접합되어 실장되는 층으로, 내부전극(5)이 형성되어 있으며, 세라믹 레이어의 제2층(2)부터 제4층(4)에는 각각, 반도체 소자가 실장되는 홈 또는 캐비티(6, 6', 6")와 층간 연결을 위한 내부전극(5', 5")이 형성되어 있다.1 is a three-dimensional exploded view of a general ceramic multilayer semiconductor package. The first layer 1 of the ceramic layer is a layer to which a semiconductor is bonded and mounted, and an internal electrode 5 is formed, and the second layer 2 to the fourth layer 4 of the ceramic layer is a semiconductor device, respectively. The grooves or cavities 6, 6', and 6" in which the is mounted, and internal electrodes 5' and 5" for interlayer connection are formed.

도 2는 도 1의 세라믹층들이 적층된 입체도를 나타낸다. 세라믹층들의 적층 후 약 900℃의 온도에서 소결하여 패키지를 제작한다. 본 발명에 따른 세라믹 적층형 반도체 패키지의 상세한 구조 설명에 앞서 이하에서 보여줄 단면도는 모두 도 2에 표기된 절단면 X-X'를 기준으로 한 단면도임을 전제한다.FIG. 2 shows a three-dimensional view in which the ceramic layers of FIG. 1 are stacked. After lamination of the ceramic layers, the package is manufactured by sintering at a temperature of about 900°C. Prior to the detailed structural description of the ceramic multilayer semiconductor package according to the present invention, it is assumed that all cross-sectional views to be shown below are cross-sectional views taken along the cross-sectional plane X-X' shown in FIG. 2 .

도 3은 본 발명에 따른 세라믹 적층형 반도체 패키지의 단면도로, 도 2의 X-X' 단면도에 상응하는 단면도이다. 세라믹 적층형 반도체 패키지는 도 3과 같이 다수의 세라믹 레이어(L1~ L13)로 적층된다. 세라믹 적층형 반도체 패키지의 제작 과정은 다음과 같다.3 is a cross-sectional view of a ceramic multilayer semiconductor package according to the present invention, and is a cross-sectional view corresponding to a cross-sectional view taken along line X-X' of FIG. 2 . The ceramic multilayer semiconductor package is stacked with a plurality of ceramic layers L1 to L13 as shown in FIG. 3 . The manufacturing process of the ceramic multilayer semiconductor package is as follows.

각각의 세라믹 레이어는 반도체 소자가 위치하게 될 공간인 홈 또는 캐비티(6)를 형성하기 위해 펀칭 공정을 통해 세라믹 레이어의 일부가 제거된다. 다음, 내부전극(5, 5')들 및 외부전극(7)들을 서로 전기적으로 연결해주기 위한 다수의 비아홀(via-hole)(8)을 형성하기 위한 펀칭 공정 및 금속 필링 공정이 오고, 마지막으로 내부전극(5)들 및 외부전극(7)들이 Screen printing 방식으로 형성된다. 이후 도 1, 2 와 같이 모든 세라믹 레이어를 순차적으로 적층한 후에 소결을 거치면 세라믹 적층형 반도체 패키지가 완성된다. 여기서, 각 레이어를 연결하는 비아홀(8)들을 레이어간 겹치지 않게 다른 위치에 배치함으로써 비아홀(8)을 통해 침투하는 수분의 이동경로를 증가시켜 세라믹 적층형 반도체 패키지의 내습성 및 신뢰성이 확보된다.In each ceramic layer, a portion of the ceramic layer is removed through a punching process to form a groove or cavity 6, which is a space for a semiconductor device to be placed. Next, a punching process and a metal peeling process for forming a plurality of via-holes 8 for electrically connecting the internal electrodes 5 and 5' and the external electrodes 7 to each other come, and finally The internal electrodes 5 and the external electrodes 7 are formed by a screen printing method. Thereafter, as shown in FIGS. 1 and 2 , all ceramic layers are sequentially stacked and then sintered to complete a ceramic multilayer semiconductor package. Here, by arranging the via holes 8 connecting the layers at different positions so as not to overlap between the layers, the movement path of moisture penetrating through the via holes 8 is increased, thereby securing the moisture resistance and reliability of the ceramic multilayer semiconductor package.

도 4는 도 3에서 설명한 세라믹 적층형 반도체 패키지에 반도체 소자(9)를 탑재하고 몰드 수지(11)를 충전하여 패키징한 모습을 나타낸다. 여기서는 반도체 소자(9)를 Schottky barrier diode(SBD)로 예시한다. FIG. 4 shows a state in which the semiconductor element 9 is mounted on the ceramic multilayer semiconductor package described in FIG. 3 and the mold resin 11 is filled and packaged. Here, the semiconductor device 9 is exemplified as a Schottky barrier diode (SBD).

도 3 및 도 4를 참조하면, SBD(9)의 아랫면은 캐소드전극으로 세라믹 기판의 소정 전극(예를 들어, 5번의 내부전극)에 솔더 접합되고, SBD(9)의 윗면은 애노드전극으로 Cu 등의 클립 본딩(10)에 의해 세라믹 적층형 반도체 패키지의 소정 전극(예를 들어, 5'번의 내부전극)과 전기적으로 연결된다. 다음 Epoxy mold compound(EMC) 등의 몰딩수지(11)를 소자(9)가 들어가 있는 캐비티(6)의 공간에 채워 넣어 소자(9)를 보호하도록 한다. 최종적으로, Al 등의 금속 케이스(12)를 사용하여 세라믹 적층형 반도체 패키지내 반도체 소자(9)를 밀봉한다. Referring to FIGS. 3 and 4 , the lower surface of the SBD 9 is solder-bonded to a predetermined electrode (eg, internal electrode No. 5) of the ceramic substrate as a cathode electrode, and the upper surface of the SBD 9 is Cu as an anode electrode. It is electrically connected to a predetermined electrode (eg, the internal electrode of No. 5') of the ceramic multilayer semiconductor package by the clip bonding 10 of the back. Next, a molding resin 11 such as epoxy mold compound (EMC) is filled in the space of the cavity 6 in which the element 9 is placed to protect the element 9 . Finally, the semiconductor element 9 in the ceramic multilayer semiconductor package is sealed using a metal case 12 made of Al or the like.

도 4의 경우에, 세라믹 레이어와 몰딩수지(11) 간의 접합부(junction)는 세 부분, 즉, 캐비티(6)의 좌측면의 제1접합부(13a), 캐비티(6)의 저부 측면의 제2접합부(13b), 그리고 캐비티(6)의 우측면의 제3접합부(13c)가 있게 된다. 이들 세라믹 레이어와 몰딩수지(11) 간의 접합부(13a, 13b, 13c)는 균일하고 매끈한 경계형태로 내벽을 이루도록 하면 문제가 발생한다.In the case of FIG. 4 , the junction between the ceramic layer and the molding resin 11 has three parts, namely, the first junction 13a on the left side of the cavity 6 and the second on the bottom side of the cavity 6 . There is a junction 13b, and a third junction 13c on the right side of the cavity 6 . A problem occurs when the junctions 13a, 13b, and 13c between these ceramic layers and the molding resin 11 form an inner wall in a uniform and smooth boundary shape.

도 5와 도 6은 이렇게 균일하고 매끈한 경계형태의 내벽을 갖는 접합부로 인해 발생하는 문제점을 설명하기 위한 것이다. 높은 온도와 습도 조건에서 도 5에서와 같이 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, 13c)에 균열이 생기고 그 틈으로 수분(14)이 들어가 반도체 소자(9)의 특성을 저하시킨다. 또한 내부전극(5, 5')에 전원이 인가된 상태에서는 전극 간에 전위차가 발생하게 되고 유입된 수분(14)을 통해 덴드라이트(15)가 발생하여 반도체 패키지의 누설전류를 증가시키는 등 신뢰성이 저하된다. 도 6에서는 세라믹의 제1층(1)에 덴드라이트가 발생한 것을 예시하고 있다. 내부전극 5와 5' 사이에 상이한 극성의 전압이 인가되어 전위차가 발생된 상태이고, 아울러 유입된 수분(도 5의 14)이 가세하여, 전극 5와 5' 사이의 세라믹 레이어에 덴드라이트(15)가 발생된 것을 예시하고 있다.5 and 6 are for explaining a problem that occurs due to the joint having the inner wall of such a uniform and smooth boundary shape. Under high temperature and humidity conditions, as shown in FIG. 5 , cracks occur in the junctions 13a, 13b, and 13c of the ceramic layer and the molding resin 11, and moisture 14 enters the gap to deteriorate the characteristics of the semiconductor element 9. make it In addition, when power is applied to the internal electrodes 5 and 5', a potential difference occurs between the electrodes, and dendrites 15 are generated through the introduced moisture 14 to increase the leakage current of the semiconductor package. is lowered 6 exemplifies the occurrence of dendrites in the first layer 1 of ceramic. Voltages of different polarities are applied between the internal electrodes 5 and 5' to generate a potential difference, and the introduced moisture (14 in FIG. 5) is added to the dendrites 15 on the ceramic layer between the electrodes 5 and 5'. ) has occurred.

도 7은 이러한 문제점을 해결하기 위하여 도 4에서 언급한 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, 13c)의 균일 경계형태 내벽을 개선한 실시예이다. 이 실시예는 갈지(之)자 형태, 요철 형태, 또는 지그재그 형태와 같은 불균일 경계형태로 접합부(13a, 13b, 13c)의 내벽을 형성하되, 적층 구조를 이루는 각 세라믹 레이어의 일부 레이어들이 패키지의 내측으로 확장되는 형태(내측확장형)를 나타낸다. FIG. 7 is an embodiment in which the inner wall of the uniform boundary shape of the joint portions 13a, 13b, and 13c of the ceramic layer and the molding resin 11 mentioned in FIG. 4 is improved in order to solve this problem. In this embodiment, the inner walls of the joint portions 13a, 13b, and 13c are formed in a non-uniform boundary shape such as a zigzag shape, a concave-convex shape, or a zigzag shape, but some layers of each ceramic layer constituting the laminated structure are formed of the package. It represents a form that expands inwardly (medially expanded type).

본 실시예에서는, 세라믹 레이어와 몰딩수지(11)의 제1접합부(13a)에서는 세라믹 레이어 L6, L8, L10, L12가 기존 위치(16)로부터 패키지 내측으로(즉, 반도체 소자(9) 쪽으로) 확장되고(17), 제2접합부(13b)에서는 세라믹 레이어 L6, L8이 기존 위치(16)로부터 좌측으로 확장되고(18), 제3접합부(13c)에서는 세라믹 레이어 L10, L12가 좌측으로(즉, 몰딩수지(11) 쪽으로) 확장되어(19) 불균일 경계형태의 내벽이 만들어진다. 여기서는 세라믹 레이어가 하나 건너 하나씩 패키지 내측으로 확장되어 불균일 경계형태의 내벽을 이루는 것을 제시하였지만, 이에 한정되는 것은 아니다. 예를 들어, 두 레이어마다 내측확장될 수도 있고 불규칙하게 임의의 레이어가 내측확장될 수도 있다.In this embodiment, in the first junction 13a of the ceramic layer and the molding resin 11, the ceramic layers L6, L8, L10, and L12 are moved from the existing position 16 to the inside of the package (that is, toward the semiconductor element 9). expanded (17), the ceramic layers L6 and L8 at the second junction 13b extend to the left from the original position 16 (18), and the ceramic layers L10 and L12 at the third junction 13c to the left (that is, at the third junction 13c). , toward the molding resin (11)) is expanded (19) to create an inner wall in the form of a non-uniform boundary. Here, it has been suggested that the ceramic layers are extended one by one to the inside of the package to form an inner wall of a non-uniform boundary shape, but the present invention is not limited thereto. For example, each of the two layers may be inner-extended, or any layer may be irregularly inner-extended.

이와 같이 세라믹 레이어와 몰딩수지(11)와의 패키지 내 접합부의 내벽을 갈지자 형태, 요철형태, 지그재그 등의 불균일 경계형태로 형성함으로써, 세라믹 레이어와 몰딩수지(11)의 접합 면적 및 길이를 증가시켜 수분에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 원천적으로 방지할 수 있으며, 이에 따라 세라믹 적층형 패키지의 내습성 및 신뢰성을 확보할 수 있다. 아울러, 앞에서 언급한 것과 같이 모든 비아홀(8)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치됨으로써 비아홀(8)을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성의 추가적 확보가 가능하다.As described above, by forming the inner wall of the junction part between the ceramic layer and the molding resin 11 in a non-uniform boundary shape such as a zigzag shape, an uneven shape, a zigzag shape, etc. It is possible to fundamentally prevent deterioration of characteristics of semiconductor devices and dendrites caused by the above, thereby securing moisture resistance and reliability of the ceramic multilayer package. In addition, as mentioned above, all the via holes 8 are arranged at different positions for each layer so that they do not overlap between layers, thereby increasing the movement path of moisture penetrating through the via holes 8 to further secure moisture resistance and reliability of the stacked package. is possible

도 8은 상술한 문제점을 해결하기 위하여 도 4에서 언급한 세라믹 레이어와 몰딩수지(11)의 접합부(13a, 13b, 13c)의 균일 경계형태의 내벽을 개선한 또다른 실시예에 관한 것이다. 이 실시예는 도 7의 실시예와 반대로 불균일 경계형태로 접합부(13a, 13b, 13c)의 내벽을 형성하되, 적층 구조를 이루는 각 세라믹 레이어의 일부 레이어들이 패키지의 외측으로 단축되는 형태(외측단축형)를 나타낸다. FIG. 8 relates to another embodiment in which the inner wall of the uniform boundary shape of the joint portions 13a, 13b, and 13c of the ceramic layer and the molding resin 11 mentioned in FIG. 4 is improved in order to solve the above-described problem. In this embodiment, in contrast to the embodiment of FIG. 7 , the inner walls of the joint portions 13a, 13b, and 13c are formed in a non-uniform boundary shape, but some layers of each ceramic layer constituting the stacked structure are shortened to the outside of the package (outer shortened type) ) is indicated.

본 외측단축형 실시예에서, 제1접합부(13a)에서는 세라믹 레이어 L6, L8, L10, L12가 기존 위치(16)로부터 패키지 외측으로 단축되고(20), 제2접합부(13b)에서는 세라믹 레이어 L6, L8이 기존 위치(16)로부터 우측으로 단축되고(21), 제3접합부(13c)에서는 세라믹 레이어 L10, L12가 우측으로(즉, 몰딩수지(11)에서 벗어나는 쪽으로) 단축되어(22) 불균일 경계형태의 접합부 내벽이 만들어진다. 여기서도 세라믹 레이어가 하나 건너 하나씩 단축되어 불균일 경계형태의 내벽을 이루는 것을 제시하였지만, 이에 한정되는 것은 아니다. In this outer shortened embodiment, in the first junction 13a, the ceramic layers L6, L8, L10, and L12 are shortened 20 from the existing position 16 to the outside of the package, and in the second junction 13b, the ceramic layer L6, L8 is shortened to the right (21) from the existing position (16), and in the third joint portion (13c), the ceramic layers L10 and L12 are shortened to the right (that is, away from the molding resin 11) (22), the non-uniform boundary A joint inner wall of the form is created. Again, although it has been suggested that the ceramic layers are shortened one by one to form an inner wall of a non-uniform boundary shape, the present invention is not limited thereto.

이 실시예의 경우에도 도 7의 실시예처럼 세라믹 레이어와 몰딩수지(11)와의 패키지 내 접합부의 내벽을 불균일 경계형태로 형성함으로써 세라믹 레이어와 몰딩수지(11)의 접합 면적 및 길이가 증가되어 수분에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트를 원천적으로 방지할 수 있으며, 이에 따라 세라믹 적층형 패키지의 내습성 및 신뢰성을 확보할 수 있다. 아울러, 모든 비아홀(8)들이 레이어간에 겹치지 않도록 각 레이어마다 다른 위치에 배치됨으로써 비아홀(8)을 통해 침투하는 수분의 이동경로를 증가시켜 적층형 패키지의 내습성 및 신뢰성의 추가적 확보가 가능하다.Also in this embodiment, as in the embodiment of Fig. 7, by forming the inner wall of the junction part between the ceramic layer and the molding resin 11 in a non-uniform boundary shape, the bonding area and length between the ceramic layer and the molding resin 11 is increased, so that it is resistant to moisture. It is possible to fundamentally prevent deterioration in characteristics of semiconductor devices and dendrites caused by this, thereby securing moisture resistance and reliability of the ceramic multilayer package. In addition, all the via holes 8 are arranged at different positions for each layer so that they do not overlap between the layers, thereby increasing the movement path of moisture penetrating through the via holes 8, so that it is possible to additionally secure moisture resistance and reliability of the multilayer package.

도 9는 세라믹 적층형 반도체 패키지의 내습성을 추가적으로 향상시키기 위한 실시예를 나타낸다. 어느 세라믹 레이어 L1의 제작시 여러 개의 세라믹 시트 L1-1 내지 L1-3을 적층하여 제작한다. 레이어 L1에 비아홀을 형성하기 위한 펀칭 및 금속 필링 공정시에 각 세라믹 시트 L1-1 내지 L1-3에 작은 직경의 비아홀(8b), 큰 직경의 비아홀(8a), 및 작은 직경의 비아홀(8b)을 각각 형성하여 이들 세라믹 시트를 적층하면 도 9와 같이 직경이 시트마다 다른 비아홀들이 세라믹 레이어 L1에 형성된다. 이로써, 세라믹 레이어와 비아홀의 접합 면적 및 길이가 증가되어 수분 침투에 의해 발생되는 반도체 소자의 특성 저하 및 덴드라이트가 방지되며, 이에 따라 세라믹 적층형 패키지의 내습성 및 신뢰성을 추가적으로 확보된다.9 shows an embodiment for further improving moisture resistance of a ceramic multilayer semiconductor package. When a certain ceramic layer L1 is manufactured, several ceramic sheets L1-1 to L1-3 are laminated and manufactured. Small-diameter via-holes 8b, large-diameter via-holes 8a, and small-diameter via holes 8b in each ceramic sheet L1-1 to L1-3 during punching and metal peeling processes for forming via holes in the layer L1 When these ceramic sheets are stacked by forming each, via holes having different diameters for each sheet are formed in the ceramic layer L1 as shown in FIG. 9 . As a result, the junction area and length of the ceramic layer and the via hole are increased, thereby preventing deterioration of properties of the semiconductor device and dendrites caused by moisture penetration, thereby further securing moisture resistance and reliability of the ceramic multilayer package.

이상에서 설명한 본 발명의 세라믹 적층형 반도체 패키징 기술은 개별 전기 소자(예를 들어, TR, IC 등의 능동소자나 인덕터, 저항, 커패시터 등의 수동소자)에 적용가능하다. 이외에도 본 발명의 세라믹 적층형 반도체 패키지 기술은 능동소자 및/또는 수동소자의 전기 소자가 실장(mount)되는 전기회로 기판(예를 들어, PCB)에 적용가능하다. The ceramic multilayer semiconductor packaging technology of the present invention described above is applicable to individual electrical devices (eg, active devices such as TRs and ICs, or passive devices such as inductors, resistors, and capacitors). In addition, the ceramic multilayer semiconductor package technology of the present invention is applicable to an electric circuit board (eg, a PCB) on which an electric element of an active element and/or a passive element is mounted.

도 10은 본 발명에 따른 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전력변환회로 기판의 단면도로, 벅컨버터, 부스트컨버터와 같은 전력변환회로를 위한 회로기판을 본 발명의 세라믹 적층형 패키징 기술을 적용하여 세라믹 기판으로 제작한 것을 나타낸다. 세라믹 기판(110) 위에 회로패턴(150)을 형성하고 전기 소자(120)를 실장하여, 입력 포트(130)로 전력을 인가받아 원하는 전압, 전류로 출력 포트(140)를 통해 출력할 수 있는 전력변환기를 구성할 수 있다. 여기서 전기 소자(120) 자체도 본 발명의 세라믹 적층형 반도체 패키지 기술을 이용하여 제작될 수 있음은 당연하다.10 is a cross-sectional view of a power conversion circuit board manufactured by a ceramic multilayer semiconductor packaging method according to the present invention. A circuit board for a power conversion circuit such as a buck converter and a boost converter is applied to a ceramic multilayer packaging technology of the present invention. It shows that it was made with a board|substrate. By forming the circuit pattern 150 on the ceramic substrate 110 and mounting the electric device 120 , power is applied to the input port 130 , and the power that can be output through the output port 140 at a desired voltage and current The converter is configurable. Here, it is natural that the electric device 120 itself may be manufactured using the ceramic multilayer semiconductor package technology of the present invention.

이러한 회로기판의 재료와 제조 방법은 세라믹 적층형 반도체 패키지와 동일한 재료 및 제작 방법을 사용할 수 있다. 즉, 세라믹 적층형 반도체 패키지와 동일한 제작방법으로 세라믹 기판(110) 내부에 캐비티를 형성하고, Screen printing 방식으로 금속 회로패턴(150)을 형성하고, 입력포트(130), 출력포트(140), 및 세라믹 적층형 반도체 패키지를 사용한 수동/능동소자(120)를 형성하여 이들을 전기적으로 연결해서 도 10의 전력변환기와 같은 세라믹 기판(110)을 제작할 수 있다. 본 발명의 세라믹 적층형 반도체 패키징 기술을 전기 소자뿐 아니라 회로기판에도 적용함으로써 전체 전력변환기의 부피를 감소시켜 전력밀도를 증가시킬 수 있고, 덴드라이트의 발생을 방지할 수 있다.The material and manufacturing method of the circuit board may use the same material and manufacturing method as that of the ceramic multilayer semiconductor package. That is, the cavity is formed in the ceramic substrate 110 by the same manufacturing method as the ceramic multilayer semiconductor package, the metal circuit pattern 150 is formed by the screen printing method, the input port 130, the output port 140, and A ceramic substrate 110 such as the power converter of FIG. 10 may be manufactured by forming the passive/active devices 120 using a ceramic multilayer semiconductor package and electrically connecting them. By applying the ceramic multilayer semiconductor packaging technology of the present invention not only to an electric device but also to a circuit board, the volume of the entire power converter can be reduced to increase the power density, and the occurrence of dendrites can be prevented.

지금까지 본 발명의 바람직한 실시예를 통하여 본 발명을 상세히 설명하였으나, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 명세서에 개시된 내용과는 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다. 또한 본 발명의 보호범위는 상기 상세한 설명보다는 후술한 특허청구범위에 의하여 정해지며, 특허청구의 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태는 본 발명의 기술적 범위에 포함되는 것으로 해석되어야 한다.Although the present invention has been described in detail through preferred embodiments of the present invention, those of ordinary skill in the art to which the present invention pertains will realize that the present invention is different from the contents disclosed in the present specification without changing the technical spirit or essential features thereof. It will be understood that the invention may be embodied in other specific forms. It should be understood that the embodiments described above are illustrative in all respects and not restrictive. In addition, the protection scope of the present invention is determined by the claims described later rather than the detailed description, and all changes or modifications derived from the claims and their equivalent concepts should be interpreted as being included in the technical scope of the present invention. do.

Claims (16)

다수의 세라믹 레이어가 적층된 적층체;
상기 각 세라믹 레이어를 연결하는 비아홀;
상기 적층체에 충전된 몰딩수지; 및
상기 적층된 세라믹 레이어와 상기 몰딩수지의 접합부를 포함하되,
상기 비아홀은, 상기 적층된 세라믹 레이어 간에 겹치지 않게 다른 위치에 배치되고,
상기 세라믹 레이어와 상기 몰딩수지의 접합부는, 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지쪽 방향으로 확장되는 불균일 경계형태의 접합부 내벽 및 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 불균일 경계형태의 접합부 내벽 중 하나를 포함하는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.a laminate in which a plurality of ceramic layers are stacked;
a via hole connecting each of the ceramic layers;
a molding resin filled in the laminate; and
Including a joint portion of the laminated ceramic layer and the molding resin,
The via holes are disposed at different positions so as not to overlap between the stacked ceramic layers,
In the junction of the ceramic layer and the molding resin, the inner wall of the junction part having a non-uniform boundary shape in which some layers of the laminated ceramic layers extend in the direction toward the molding resin and the direction in which some layers of the laminated ceramic layers are away from the molding resin A ceramic multilayer semiconductor package comprising one of the inner walls of the junction part having a non-uniform boundary shape shortened to . 삭제delete 삭제delete 제1항에 있어서, 상기 세라믹 레이어와 상기 몰딩수지의 접합부가, 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지쪽 방향으로 확장되는 불균일 경계형태의 접합부 내벽을 포함하는 경우에,
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어가 상기 몰딩수지쪽 방향으로 확장되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.The method according to claim 1, wherein the bonding portion between the ceramic layer and the molding resin includes an inner wall of the bonding portion having a non-uniform boundary shape in which some layers of the laminated ceramic layers extend in a direction toward the molding resin,
A ceramic multilayer semiconductor package, characterized in that one layer is extended in a direction toward the molding resin across from one of the stacked ceramic layers. 제1항에 있어서, 상기 세라믹 레이어와 상기 몰딩수지의 접합부가, 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 불균일 경계형태의 접합부 내벽을 포함하는 경우에,
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.The method according to claim 1, wherein the bonding portion between the ceramic layer and the molding resin includes an inner wall of the bonding portion having a non-uniform boundary shape in which some layers of the laminated ceramic layers are shortened in a direction away from the molding resin,
The ceramic multilayer semiconductor package, characterized in that one layer across from one of the stacked ceramic layers is shortened in a direction away from the molding resin. 삭제delete 제1항에 있어서, 상기 비아홀은
상기 각 세라믹 레이어 내에서 상이한 다수의 직경을 갖는 것을 특징으로 하는 세라믹 적층형 반도체 패키지.The method of claim 1, wherein the via hole is
A ceramic multilayer semiconductor package, characterized in that it has a plurality of different diameters in each of the ceramic layers. 다수의 세라믹 레이어를 적층하여 적층체를 제작하는 단계;
상기 각 세라믹 레이어를 연결하는 비아홀을 형성하되, 상기 적층된 세라믹 레이어 간에 겹치지 않게 다른 위치에 배치하여 형성하는 단계; 및
상기 적층된 세라믹 레이어에 몰딩수지를 충전하되, 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지쪽 방향으로 확장되는 불균일 경계형태의 접합부 내벽 및 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 불균일 경계형태의 접합부 내벽 중 하나가 형성되도록 충전하는 단계를 포함하는 세라믹 적층형 반도체 패키징 방법.manufacturing a multilayer body by stacking a plurality of ceramic layers;
forming via holes connecting the respective ceramic layers, arranging them at different positions so as not to overlap between the stacked ceramic layers; and
The laminated ceramic layer is filled with a molding resin, but the inner wall of the joint part having a non-uniform boundary shape in which some layers of the laminated ceramic layers extend in the direction toward the molding resin and some layers of the laminated ceramic layers are separated from the molding resin. and filling to form one of the inner walls of the junction in the form of a non-uniform boundary shortening in the direction. 삭제delete 삭제delete 제8항에 있어서, 상기 적층된 세라믹 레이어에 몰딩수지를 충전시에 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지쪽 방향으로 확장되는 불균일 경계형태의 접합부 내벽이 형성되는 경우에,
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어가 상기 몰딩수지쪽 방향으로 확장되는 것을 특징으로 하는 세라믹 적층형 반도체 패키징 방법.The method according to claim 8, wherein when a molding resin is filled in the laminated ceramic layer, when an inner wall of a joint portion having a non-uniform boundary shape is formed in which some layers of the laminated ceramic layers are extended in a direction toward the molding resin,
The ceramic multilayer semiconductor packaging method, characterized in that one layer is extended in a direction toward the molding resin across one of the stacked ceramic layers. 제8항에 있어서, 상기 적층된 세라믹 레이어에 몰딩수지를 충전시에 상기 적층된 세라믹 레이어들의 일부 레이어가 상기 몰딩수지에서 멀어지는 방향으로 단축되는 불균일 경계형태의 접합부 내벽이 형성되는 경우에,
상기 적층된 세라믹 레이어들 중 한 레이어 건너 하나씩의 레이어를 상기 몰딩수지에서 멀어지는 방향으로 단축되는 것을 특징으로 하는 세라믹 적층형 반도체 패키징 방법.The method according to claim 8, wherein when a molding resin is filled in the laminated ceramic layer, some layers of the laminated ceramic layers are shortened in a direction away from the molding resin.
A ceramic multilayer semiconductor packaging method, characterized in that one layer is shortened in a direction away from the molding resin across one of the stacked ceramic layers. 삭제delete 제8항에 있어서, 상기 비아홀을 형성하는 단계는
상기 각 세라믹 레이어 내에, 다수의 상이한 직경을 갖는 비아홀을 형성하는 것을 포함하는 세라믹 적층형 반도체 패키징 방법.The method of claim 8, wherein the forming of the via hole comprises:
and forming a plurality of via holes having different diameters in each of the ceramic layers. 제8항, 제11항, 제12항, 및 제14항 중 어느 한 항에 기재된 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전기 소자.An electric device manufactured by the ceramic multilayer semiconductor packaging method according to any one of claims 8, 11, 12, and 14. 제8항, 제11항, 제12항, 및 제14항 중 어느 한 항에 기재된 세라믹 적층형 반도체 패키징 방법에 의해 제조된 전기회로 기판.An electric circuit board manufactured by the ceramic multilayer semiconductor packaging method according to any one of claims 8, 11, 12, and 14.
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