KR102432000B1 - Beol을 이용한 커패시터와 이를 이용한 준 테라헤르츠 대역 고감도 전력 검출기 - Google Patents
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Abstract
본 발명은 집적 안테나를 통해 입력된 준 테라헤르츠 신호가 인가되는 검출기 트랜지스터 소자의 입력 단자와 연결된 BEOL내 금속층과, 준 테라헤르츠 신호의 크기에 따라 달라지는 검출 출력 신호가 나타나는 트랜지스터 소자의 출력 단자와 연결된 BEOL내 금속층 사이를 이용하여 커패시터를 구현함으로써, 검출 성능 향상을 위해 두 단자 사이에 추가적으로 배치되는 커패시터 소자를 대체하고, 고감도 전력 검출 특성에 필요한 최적 커패시턴스 값을 구현하여 전력 검출기 전압 반응도를 향상시키는 BEOL을 이용한 커패시터와 이를 이용한 준 테라헤르츠 대역 고감도 전력 검출기에 관한 것이다. 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터는 검출기 트랜지스터 소자의 게이트, 드레인 또는 소스 단자 중 준 테라헤르츠 신호가 인가되는 입력 단자에 연결되는 BEOL(Backend Oxide Layer) 내의 상부 금속층과, 상기 검출기 트랜지스터 소자의 게이트 또는 드레인 단자 중 입력 신호의 크기에 따라 크기를 달리하는 검출 전압이 생성되는 출력 단자에 연결되는 상기 BEOL내 하부 금속층의 사이에 커패시턴스를 형성한다. 이때, 상기 커패시턴스를 형성하기 위한 CMOS 소자 내 BEOL(Backend Oxide Layer)는 실리콘 기판에 형성되는 능동소자 위로 구현되는 다수의 산화막 층(Oxide Layer)과 배선을 위한 금속층(Metal Layer)의 적층으로 구성된다.
Description
본 발명은 BEOL을 이용한 커패시터와 이를 이용한 준 테라헤르츠 대역 고감도 전력 검출기에 관한 것으로서, BEOL(Backend Oxide Layer)을 기반으로 집적 안테나에서 검출기 트랜지스터 소자의 준 테라헤르츠 입력 단자로 연결하는 금속층과 트랜지스터 소자의 출력 단자와 연결된 금속층 사이를 이용하여 커패시터 기능을 구현함으로써, CMOS 플라즈몬 검출기 성능의 영향을 향상시키기 위해 사용하는 커패시터 소자를 대체하고, 고감도 전력 검출 특성에 필요한 최적 커패시턴스 값을 구현하여 전력 검출기 전압 반응도를 향상시키는 BEOL을 이용한 커패시터와 이를 이용한 준 테라헤르츠 대역 고감도 전력 검출기에 관한 것이다.
종래의 CMOS 플라즈몬 검출기에서 요구되는 게이트(Gate)와 드레인(Drain) 사이의 커패시터는 반도체 설계 공정에서 제공되는 소자를 사용하거나 게이트(Gate)와 드레인(Drain) 사이에 나타나는 기생 커패시턴스 값을 활용한다. 그러나 검출기 동작은 반도체 설계 공정으로 제공되는 소자의 값보다는 낮고 상기 기생 커패시턴스 값보다는 높은 값으로 상기 두 커패시턴스의 중간 값에서 최적화된 성능을 나타낸다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래의 단점을 해결한 것으로서, CMOS 플라즈몬 검출기에서 요구하는 커패시턴스 값을 만족할 수 있는 최적화된 성능의 커패시터를 제공하고자 하는데 그 목적이 있다. 또한, 안테나와 검출기, 검출기와 증폭기 사이의 연결에 제약을 주지 않으면서 집적화에 유리하고, 커패시터 구현의 정확성을 높이고자 하는데 그 목적이 있다.
이러한 기술적 과제를 이루기 위한 본 발명의 일 측면에 따른 BEOL을 이용한 커패시터는 검출기 트랜지스터 소자의 게이트, 드레인 또는 소스 단자 중 준 테라헤르츠 신호가 인가되는 입력 단자에 연결되는 BEOL(Backend Oxide Layer) 내의 상부 금속층과, 상기 검출기 트랜지스터 소자의 게이트 또는 드레인 단자 중 입력 신호의 크기에 따라 크기를 달리하는 검출 전압이 생성되는 출력 단자에 연결되는 상기 BEOL 내의 하부 금속층의 사이에 커패시턴스를 형성한다.
이때, 상기 커패시턴스를 형성하기 위한 CMOS 소자 내 BEOL(Backend Oxide Layer)는 실리콘 기판에 형성되는 능동소자 위로 구현되는 다수의 산화막 층(Oxide Layer)과 배선을 위한 금속층(Metal Layer)의 적층으로 구성된다. 여기에서, 커패시터 입력 단자의 위치는 검출기와 함께 집적된 안테나 금속층과 관련되며, 집적된 안테나에서 검출기 단자로 연결되는 금속층 중에 하나로 설정된다.
또한, 상기 상부 금속층은 CMOS 공정상으로 구현되는 최상부 금속층(Top Layer) 또는 CMOS 공정상으로 구현되는 상기 하부 금속층보다 상대적으로 윗층의 금속층 중 어느 하나이고, 상기 하부 금속층은 CMOS 공정상으로 구현되는 최하부 금속층(Bottom Layer) 또는 CMOS 공정상으로 구현되는 상기 상부 금속층보다 상대적으로 아래층의 금속층 중 어느 하나로 이루어진다.
또한, 본 발명의 다른 측면에 따른 준 테라헤르츠 대역 고감도 전력 검출기는 안테나로부터 수집된 신호를 입력 받아 전력을 검출하는 전력 검출 트랜지스터와, BEOL을 이용한 커패시터로 이루어질 수 있다.
여기에서, 상기 BEOL을 이용한 커패시터는 전력 검출 트랜지스터의 입력 단자에 연결되는 BEOL(Backend Oxide Layer) 내의 상부 금속층과, 상기 전력 검출 트랜지스터의 출력 단자에 연결되는 BEOL 내 하부 금속층의 사이에 형성되며, 소자 동작 주파수 이상의 준 테라헤르츠파 입력에 대한 검출 출력 전압을 생성하는 CMOS 플라즈몬 검출 특성을 향상시킨다.
이상에서 설명한 바와 같이, 본 발명에 따른 BEOL을 이용한 커패시터와 이를 이용한 준 테라헤르츠 대역 고감도 전력 검출기는 CMOS 플라즈몬 검출기가 최적 성능을 나타낼 수 있는 커패시턴스 값을 제공하는 효과가 있다. 또한, 안테나와 검출기, 검출기와 증폭기 사이의 연결에 제약을 주지 않으면서 커패시터의 구현을 위해 별도의 공간을 차지하지 않아 집적화에 유리하고, 정확한 커패시턴스 값을 구현할 수 있는 효과가 있다.
또한, 상용 CMOS 공정으로 구현하면서도 높은 전압 반응도 특성을 만족할 수 있고, 반도체 설계 공정에서 요구하는 DRC(Design Rule Check) 과정을 통과할 수 있어 반도체 공정을 통한 검출기의 대량 양산이 가능한 효과가 있다.
도 1은 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터의 금속층을 세부적으로 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 BEOL을 나타내는 도면이다.
도 4a, 도 4b, 도 4c 및 도 4d는 CMOS 플라즈몬 검출기에서 적용 가능한 입력 단자 및 출력 단자를 나타내는 도면이다.
도 5a 및 도 5b는 종래 공정상에서 제공되는 커패시터의 시뮬레이션 결과를 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 BEOL을 이용한 커패시터의 시뮬레이션 결과를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기를 나타내는 구성도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기를 나타내는 회로도이다.
도 9a는 종래 전력 검출기의 반도체 설계 공정 배치를 나타내는 도면이다.
도 9b는 본 발명의 준 테라헤르츠 대역 고감도 전력 검출기에 대한 반도체 설계 공정 배치를 나타내는 도면이다.
도 10은 커패시터에 따른 CMOS 플라즈몬 검출기의 성능을 비교하는 시뮬레이션 결과를 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터의 금속층을 세부적으로 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 BEOL을 나타내는 도면이다.
도 4a, 도 4b, 도 4c 및 도 4d는 CMOS 플라즈몬 검출기에서 적용 가능한 입력 단자 및 출력 단자를 나타내는 도면이다.
도 5a 및 도 5b는 종래 공정상에서 제공되는 커패시터의 시뮬레이션 결과를 나타내는 도면이다.
도 6a 및 도 6b는 본 발명의 BEOL을 이용한 커패시터의 시뮬레이션 결과를 나타내는 도면이다.
도 7은 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기를 나타내는 구성도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기를 나타내는 회로도이다.
도 9a는 종래 전력 검출기의 반도체 설계 공정 배치를 나타내는 도면이다.
도 9b는 본 발명의 준 테라헤르츠 대역 고감도 전력 검출기에 대한 반도체 설계 공정 배치를 나타내는 도면이다.
도 10은 커패시터에 따른 CMOS 플라즈몬 검출기의 성능을 비교하는 시뮬레이션 결과를 나타내는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "…모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 또는 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터(100)를 나타내는 도면이고, 도 2는 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터(100)의 금속층(110, 120)을 세부적으로 나타내는 도면이며, 도 3은 본 발명의 실시 예에 따른 BEOL(1)을 나타내는 도면이다.
본 발명은 BEOL(Backend Oxide Layer)(1)을 기반으로 집적 안테나(20)에서 검출기(10) 트랜지스터 소자(200)의 입력 단자(210)로 연결되는 BEOL(1) 내의 상부 금속층(110)과 트랜지스터(200)의 출력 단자(220)와 연결되는 BEOL(1) 내의 하부 금속층(120) 사이를 이용하여 커패시터로 동작시킴으로써, 트랜지스터(200)의 게이트(Gate)와 드레인(Drdain) 사이를 연결하는 종래의 커패시터 소자를 대체할 수 있는 BEOL을 이용한 커패시터(100)에 관한 것이다.
또한, 본 발명은 BEOL을 이용한 커패시터(100)를 이용하여 고감도 전력 검출 특성에 필요한 커패시턴스 값을 구현하고, 전력 검출기의 전압 반응도를 향상시키는 준 테라헤르츠 대역 고감도 전력 검출기(10)에 관한 것이다.
이때, 준 테라헤르츠(sub-terahertz) 신호는 전력 검출을 위해 사용되는 1 THz 이하의 주파수 신호를 나타낸다.
도 1에서 도시된 바와 같이 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터(100)는 검출기 트랜지스터(200) 소자의 게이트, 드레인 또는 소스 단자 중 준 테라헤르츠 신호가 인가되는 입력 단자(210)에 연결되는 BEOL(1) 내의 상부 금속층(110)과, 검출기 트랜지스터(200) 소자의 게이트 또는 드레인 단자 중 입력 신호(210)의 크기에 따라 크기를 달리하는 검출 전압이 생성되는 출력 단자(220)에 연결되는 BEOL(1) 내 하부 금속층(120)의 사이에 커패시턴스를 형성한다.
이때, 상부 금속층(110)과 하부 금속층(120)의 사이에는 CMOS 공정의 BEOL(1)(Backend Oxide Layer)을 통한 유전층이 형성된다. 즉, 상부 금속층(110)과 하부 금속층(120)의 사이에 CMOS 공정의 BEOL(Backend Oxide Layer)(1)을 유전체(Dielectric)로 이용하는 커패시터를 구현한다.
CMOS 소자 내 BEOL(Backend Oxide Layer)(1)는 실리콘 기판에 형성되는 능동소자 위로 구현되는 다수의 산화막 층(Oxide Layer)과 배선을 위한 금속층(Metal Layer)(110, 120)의 적층으로 구성된다. 여기에서, 커패시터 입력 단자의 위치는 검출기와 함께 집적된 안테나 금속층과 관련되며, 집적된 안테나(20)에서 검출기 단자로 연결되는 금속층 중에 하나로 설정된다.
또한, 입력 단자(210)에는 트랜지스터(200)의 게이트(gate), 드레인(drain) 및 소스(source) 단자 중 어느 하나가 연결되고, 출력 단자(220)에는 트랜지스터(200)의 드레인(drain) 또는 게이트(gate) 단자가 연결될 수 있다.
예를 들어, 본 발명의 BEOL을 이용한 커패시터(100)를 구현하기 위해 도 1과 같이 입력 단자(210)는 트랜지스터(200)의 게이트(gate)에 연결되고, 출력 단자(220)는 트랜지스터(200)의 드레인(drain)에 연결될 수 있다.
아래는 본 발명의 BEOL을 이용한 커패시터(100)를 적용하기 위한 트랜지스터(200) 소자의 입력 단자(210) 및 출력 단자(220)의 실시 예를 나타낸다.
도 4a, 도 4b, 도 4c 및 도 4d는 CMOS 플라즈몬 검출기에서 적용 가능한 입력 단자(210) 및 출력 단자(220)를 나타내는 도면이다. 즉, 도 4a는 트랜지스터(200) 소자의 게이트 단자에 입력 단자(210)가 연결되고, 트랜지스터(200) 소자의 드레인 단자에 출력 단자(220)가 연결되는 CMOS 플라즈몬 검출기를 나타내는 도면이고, 도 4b는 도 4a의 트랜지스터(200) 소자에서 게이트 단자와 드레인 단자 사이에 커패시터가 구현되는 CMOS 플라즈몬 검출기를 나타내는 도면이다.
또한, 도 4c는 트랜지스터(200) 소자의 드레인 단자에 입력 단자(210)와 출력 단자(220)가 동시에 연결되는 CMOS 플라즈몬 검출기를 나타내는 도면이고, 도 4d는 트랜지스터(200) 소자의 게이트 단자와, 트랜지스터(200) 소자의 드레인 단자에 차동 입력 단자(210, 211)가 연결되는 CMOS 플라즈몬 검출기를 나타내는 도면이다.
그러나 본 발명의 트랜지스터(200) 소자에 연결되는 입력 단자(210) 및 출력 단자(220)는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
또한, 본 발명의 BEOL을 이용한 커패시터(100)는 도 2와 같이 하부 금속층(120)의 형상이 트랜지스터(200)와의 연결을 위해 일측이 개방된 형태로 구성된다.
즉, 본 발명의 BEOL을 이용한 커패시터(100)에서 하부 금속층(120)은 출력 단자(220)와의 연결선에 의해 한쪽 방향이 개방된 도넛 또는 다각형 형태이며, 이때 개방된 방향은 연결선의 위치에 따라 결정된다.
상부 금속층(110)과 연결되는 트랜지스터(200)의 입력 단자(210)와, 하부 금속층(120)과 연결되는 트랜지스터(200)의 출력 단자(220)에 따라 개방 형태가 달라지며, 하부 금속층(120)이 개방 형태로 구성된다. 즉, 도 2와 같이 상부 금속층(110)은 미개방 형태이고, 하부 금속층(120)의 일측이 개방되는 구조이다.
따라서, BEOL을 이용한 커패시터(100)는 상부 금속층(110)과 하부 금속층(120)의 형상이 겹쳐지는 부분에 의해 커패시턴스(capacitance)의 유효 면적이 결정될 수 있다.
또한, 트랜지스터(200)의 입력 단자(예를 들어, 게이트 단자)(210)는 집적형 안테나(20)와의 연결로 인해 BEOL을 이용한 커패시터(100)의 상부 금속층(110)에 연결된다. 이때, 상부 금속층(110)은 CMOS 공정상으로 최상부 금속층(Top Layer)(111) 또는 CMOS 공정상으로 하부 금속층(120) 보다 상대적으로 윗층의 금속층 중 어느 하나가 선택될 수 있다.
또한, 트랜지스터(200)의 출력 단자(예를 들어, 드레인 단자)(220)는 검출 트랜지스터(200)와 연결되기 때문에 BEOL을 이용한 커패시터(100)의 하부 금속층(120)에 연결된다. 이때, 하부 금속층(120)은 CMOS 공정상으로 최하부 금속층(Bottom Layer)(121) 또는 CMOS 공정상으로 상부 금속층(110)보다 상대적으로 아래층의 금속층 중 어느 하나가 선택될 수 있다.
예를 들어, 트랜지스터(200)의 입력 단자(210)에 연결되는 상부 금속층(110)이 Metal3 레이어(Layer)로 결정되는 경우, 하부 금속층(120)은 Metal1 레이어(Layer) 또는 Metal2 레이어(Layer)가 선택될 수 있다.
반대로, 트랜지스터(200)의 출력 단자(220)에 연결되는 하부 금속층(120)이 Metal2 레이어(Layer)로 결정되는 경우, 상부 금속층(110)은 Metal3 레이어(Layer) 또는 Metal3 레이어(Layer) 보다 윗층의 레이어가 선택되어야 한다.
이와 같이, 본 발명의 실시 예에 따른 BEOL을 이용한 커패시터(100)는 상부 금속층(110)과 하부 금속층(120)을 임의 선택하여 커패시터를 구성할 수 있기 때문에 높은 설계 자유도를 확보함과 동시에 검출 반응도의 최적 특성을 위한 커패시턴스의 구현이 가능하다.
도 5a 및 도 5b는 종래 공정상에서 제공되는 커패시터의 시뮬레이션 결과를 나타내는 도면이고, 도 6a 및 도 6b는 본 발명의 BEOL을 이용한 커패시터(100)의 시뮬레이션 결과를 나타내는 도면이다.
즉, 도 5a는 ANSYS사 HFSS를 이용하여 종래 공정상에서 제공되는 커패시터를 시뮬레이션한 결과를 나타내는 그래프이고, 도 5b는 도 5a의 그래프를 확대하여 나타낸 그래프이다.
또한, 도 6a는 케이던스(Cadence)사 Spectre와 ANSYS사 HFSS를 이용하여 본 발명의 BEOL을 이용한 커패시터(100)를 시뮬레이션한 결과를 나타내는 그래프이고, 도 6b는 도 6a의 ANSYS사 HFSS를 이용한 시뮬레이션 그래프를 확대하여 나타낸 그래프이다.
도 5a 및 도 5b에서 나타난 바와 같이 종래 공정상에서 제공되는 커패시터 소자는 준 테라헤르츠(sub-terahertz) 신호 대역인 100 GHz 이상의 주파수 신호에서 28.6 fF 이상의 높은 커패시턴스 특성을 나타내며, 동작 가능한 최대 주파수가 500GHz를 나타낸다.
반면에, 도 6a 및 도 6b에서 나타난 바와 같이 본 발명의 BEOL을 이용한 커패시터(100)는 상용 공정에서 구현할 수 있는 최소 크기인 28.6 fF 이하의 커패시턴스를 구현할 수 있다. 또한, 동작 가능한 최대 주파수가 1.5THz로서, 상용 공정에서 제공하는 커패시터의 동작 가능 최대 주파수보다 약 3배 정도 높은 결과를 나타내는 것을 확인할 수 있다.
도 7은 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)를 나타내는 구성도이고, 도 8a 및 도 8b는 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)를 나타내는 회로도이다.
즉, 도 8a는 본 발명의 BEOL을 이용한 커패시터(100)가 차동형 검출 트랜지스터(200)에 구비되는 준 테라헤르츠 대역 고감도 전력 검출기(10)를 나타내는 회로도이고, 도 8b는 본 발명의 BEOL을 이용한 커패시터(100)가 단일 종단형 검출 트랜지스터(200)에 구비되는 준 테라헤르츠 대역 고감도 전력 검출기(10)를 나타내는 회로도이다.
본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)는 준 테라헤르츠(sub-terahertz) 신호를 수집하는 집적형 안테나(20)에 연결될 수 있다. 또한, 준 테라헤르츠 대역 고감도 전력 검출기(10)는 집적형 안테나(20)로부터 수집된 신호를 입력받고, 수집된 신호를 토대로 전력을 검출한다.
또한, 필요에 따라 전치 증폭기(또는 주 증폭기)(30)에 연결되어 검출된 신호를 전치 증폭기(또는 주 증폭기)(30)에 전송한다. 전치 증폭기(또는 주 증폭기)(30)는 준 테라헤르츠 대역 고감도 전력 검출기(10)에서 검출된 신호를 증폭하거나 잡음 제거, 임피던스 변환 등의 신호 컨디셔닝 기능을 수행한다.
또한, 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)는 수집된 신호를 입력받아 전력을 검출하는 전력 검출 트랜지스터(200)와, BEOL을 이용한 커패시터(100)로 이루어질 수 있다.
이때, BEOL을 이용한 커패시터(100)는 전력 검출 트랜지스터(200)의 입력 단자(예를 들어, 게이트 단자)(210)에 연결되는 BEOL(1) 내의 상부 금속층(110)과, 전력 검출 트랜지스터(200)의 출력 단자(예를 들어, 드레인 단자)(220)에 연결되는 BEOL(1)내의 하부 금속층(120)의 사이에 형성되며, 소자 동작 주파수 이상의 준 테라헤르츠파 입력에 대한 검출 출력 전압을 생성하는 CMOS 플라즈몬 검출 특성을 향상시킨다.
예를 들어, BEOL을 이용한 커패시터(100)는 집적형 안테나(20)와 트랜지스터(200)의 게이트(Gate) 단자를 연결하는 상부 금속층(110)과, 트랜지스터(200)의 드레인(Drain) 단자와 증폭기(30)를 연결하는 하부 금속층(120)을 이용하여 생성될 수 있다.
도 9a는 종래 전력 검출기의 반도체 설계 공정 배치를 나타내는 도면이고, 도 9b는 본 발명의 준 테라헤르츠 대역 고감도 전력 검출기(10)에 대한 반도체 설계 공정 배치를 나타내는 도면이다.
즉, 도 9a는 반도체 설계 공정에서 제공하는 커패시터를 이용한 전력 검출기의 반도체 배치를 나타내는 도면이고, 도 9b는 본 발명의 BEOL을 이용한 커패시터(100)를 이용하는 준 테라헤르츠 대역 고감도 전력 검출기(10)에 대한 반도체 배치 설계를 나타내는 도면이다.
도 9a와 같이 종래의 전력 검출기는 트랜지스터(200) 사이의 간격이 제공하는 커패시터의 크기에 의해 검출기의 크기가 결정되며, 그 사이의 간격이 줄어들 수 없는 문제가 있다. 따라서, 종래의 전력 검출기는 검출기의 크기가 커지는 문제와, 차동으로 구성되는 소자 특성 차이로 인해 성능의 저하가 발생하는 문제가 있다.
반면에, 본 발명의 준 테라헤르츠 대역 고감도 전력 검출기(10)는 트랜지스터(200) 사이의 간격이 BEOL을 이용한 커패시터(100)의 형상에 따라 선택적으로 설계가 가능하기 때문에 최적화에 용이한 장점이 있다.
도 10은 커패시터에 따른 CMOS 플라즈몬 검출기의 성능을 비교하는 시뮬레이션 결과를 나타내는 도면이다. 즉, 종래의 커패시터를 구비하는 CMOS 플라즈몬 검출기와, 본 발명의 BEOL을 이용한 커패시터(100)를 구비하는 CMOS 플라즈몬 검출기의 성능을 비교하여 나타낸 시뮬레이션 결과 그래프이다.
도 10에서 도시된 바와 같이 종래의 커패시터를 본 발명의 BEOL을 이용한 커패시터(100)로 대체하여 변경하는 것만으로 18.5%의 반응 특성이 향상되는 것을 확인할 수 있다.
이와 같이 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)는 CMOS 플라즈몬 검출기의 성능 향상을 위해 요구되는 추가적인 커패시턴스를 CMOS 공정의 BEOL(Backend Oxide Layer)(1)을 이용하는 커패시터(100)를 통해 구현함으로써 고감도 특성을 나타내는 검출기를 구성할 수 있다.
또한, 종래의 집적 안테나(20)와 검출기 사이, 검출기와 전치 증폭기(30) 사이를 연결하는 상호 연결(interconnection)을 방해하지 않으면서, 검출기 트랜지스터(200)의 영역 내에 설계가 가능하여 검출 소자의 면적을 증가시키지 않고도 검출기의 구현이 가능하다.
또한, 본 발명의 실시 예에 따른 준 테라헤르츠 대역 고감도 전력 검출기(10)는 CMOS 공정에서 요구하는 DRC(Design Rule Check) 오류(Error)를 발생시키지 않기 때문에 검출기의 효율적인 제작과 양산이 가능하다. 또한, 검출기가 제작되는 공정과 검출 주파수에 따라 금속층(110, 120)의 레이어(Layer)와 형상을 변경하여 구현이 가능하므로 높은 설계 자유도를 가지고 커패시턴스를 구현할 수 있는 효과가 있다.
이상으로 본 발명에 관한 바람직한 실시 예를 설명하였으나, 본 발명은 상기 실시 예에 한정되지 아니하며, 본 발명의 실시 예로부터 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의한 용이하게 변경되어 균등하다고 인정되는 범위의 모든 변경을 포함한다.
1 : BEOL(Backend Oxide Layer)
10 : 준 테라헤르츠 대역 고감도 전력 검출기
20 : 안테나 30 : 증폭기
100 : BEOL을 이용한 커패시터
110 : 상부 금속층 111 : 최상부 금속층(Top Layer)
120 : 하부 금속층 121 : 최하부 금속층(Bottom Layer)
200 : 트랜지스터 210, 211 : 입력 단자
220 : 출력 단자
10 : 준 테라헤르츠 대역 고감도 전력 검출기
20 : 안테나 30 : 증폭기
100 : BEOL을 이용한 커패시터
110 : 상부 금속층 111 : 최상부 금속층(Top Layer)
120 : 하부 금속층 121 : 최하부 금속층(Bottom Layer)
200 : 트랜지스터 210, 211 : 입력 단자
220 : 출력 단자
Claims (6)
- 검출기 트랜지스터 소자의 게이트, 드레인 또는 소스 단자 중 준 테라헤르츠 신호가 인가되는 입력 단자에 연결되는 BEOL(Backend Oxide Layer) 내의 상부 금속층과, 상기 검출기 트랜지스터 소자의 게이트 또는 드레인 단자 중 입력 신호의 크기에 따라 크기를 달리하는 검출 전압이 생성되는 출력 단자에 연결되는 상기 BEOL 내 하부 금속층의 사이에 커패시턴스를 형성하되,
상기 커패시턴스를 형성하기 위한 CMOS 소자 내 BEOL(Backend Oxide Layer)는 실리콘 기판에 형성되는 능동소자 위로 구현되는 다수의 산화막 층(Oxide Layer)과 배선을 위한 금속층(Metal Layer)의 적층으로 구성되는 것을 특징으로 하는 BEOL을 이용한 커패시터.
- 제1항에 있어서,
상기 하부 금속층은
트랜지스터와의 연결을 위해 일측이 개방 형태로 구성되는 것을 특징으로 하는 BEOL을 이용한 커패시터.
- 제1항에 있어서,
상기 상부 금속층과 하부 금속층의 형상이 겹쳐지는 면적에 의해 커패시턴스(capacitance)의 유효 면적이 결정되는 것을 특징으로 하는 BEOL을 이용한 커패시터.
- 제1항에 있어서,
상기 상부 금속층은 CMOS 공정상으로 구현되는 최상부 금속층(Top Layer) 또는 CMOS 공정상으로 구현되는 상기 하부 금속층보다 상대적으로 윗층의 금속층 중 어느 하나이고, 상기 하부 금속층은 CMOS 공정상으로 구현되는 최하부 금속층(Bottom Layer) 또는 CMOS 공정상으로 구현되는 상기 상부 금속층보다 상대적으로 아래층의 금속층 중 어느 하나로 이루어지는 것을 특징으로 하는 BEOL을 이용한 커패시터.
- 안테나로부터 수집된 신호를 입력받아 전력을 검출하는 전력 검출 트랜지스터와,
상기 전력 검출 트랜지스터의 입력 단자에 연결되는 BEOL(Backend Oxide Layer) 내의 상부 금속층과, 상기 전력 검출 트랜지스터의 출력 단자에 연결되는 상기 BEOL 내 하부 금속층의 사이에 형성되며, 소자 동작 주파수 이상의 준 테라헤르츠파 입력에 대한 검출 출력 전압을 생성하는 CMOS 플라즈몬 검출 특성을 향상시키는 BEOL을 이용한 커패시터를 포함하는 것을 특징으로 하는 준 테라헤르츠 대역 고감도 전력 검출기.
- 제5항에 있어서,
상기 상부 금속층은 CMOS 공정상으로 구현되는 최상부 금속층(Top Layer) 또는 CMOS 공정상으로 구현되는 상기 하부 금속층보다 상대적으로 윗층의 금속층 중 어느 하나이고, 상기 하부 금속층은 CMOS 공정상으로 구현되는 최하부 금속층(Bottom Layer) 또는 CMOS 공정상으로 구현되는 상기 상부 금속층보다 상대적으로 아래층의 금속층 중 어느 하나로 이루어지는 것을 특징으로 하는 준 테라헤르츠 대역 고감도 전력 검출기.
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| KR102113259B1 (ko) * | 2018-11-06 | 2020-05-20 | 영남대학교 산학협력단 | 넓은 동적 영역을 갖는 전력 검출기 |
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