KR102428385B1

KR102428385B1 - Printed circuit, display panel and display device including the same

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Publication number: KR102428385B1
Application number: KR1020170143433A
Authority: KR
Inventors: 유석종; 최현일
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-10-31
Filing date: 2017-10-31
Publication date: 2022-08-01
Also published as: KR20190048460A

Abstract

본 실시예들은 인쇄회로, 표시패널 및 이를 포함하는 표시장치에 관한 것으로, 구체적으로는, 표시패널의 패드 영역에 배치된 제1 및 제2 패널패드에 각각 연결되고, 인쇄회로의 본딩 영역에 배치된 제1 및 제2 회로패드를 포함하고, 제1 및 제2 회로패드의 길이가 서로 상이함으로써, 제2 회로패드에 이물이 침투하는 것을 방지할 수 있는 인쇄회로, 표시패널 및 이를 포함하는 표시장치에 관한 것이다.The present embodiments relate to a printed circuit, a display panel, and a display device including the same, and more particularly, are respectively connected to first and second panel pads disposed in a pad area of the display panel and disposed in a bonding area of the printed circuit. A printed circuit, a display panel, and a display including the same, including first and second circuit pads, and the lengths of the first and second circuit pads are different from each other, thereby preventing foreign substances from penetrating into the second circuit pad It's about the device.

Description

Printed circuit, display panel, and display device including the same

본 발명의 실시예들은 인쇄회로, 표시패널 및 이들을 포함하는 표시장치에 관한 것이다.Embodiments of the present invention relate to a printed circuit, a display panel, and a display device including the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치, 플라즈마 표시장치, 유기발광표시장치 등과 같은 여러 가지 표시장치가 활용되고 있다. As the information society develops, the demand for a display device for displaying an image is increasing in various forms, and various display devices such as a liquid crystal display device, a plasma display device, and an organic light emitting display device are utilized in recent years.

이 중 유기발광표시장치는 스스로 발광하는 유기발광다이오드(OLED: Organic Light Emitting Diode)를 이용함으로써 응답속도가 빠르고, 발광효율, 휘도 및 시야각 등이 크다는 장점이 있다. Among them, the organic light emitting display device uses an organic light emitting diode (OLED) that emits light by itself, and thus has a fast response speed and a large luminous efficiency, luminance, and viewing angle.

이러한 표시장치는 유기발광다이오드가 포함된 서브픽셀을 매트릭스 형태로 배열하고 스캔 신호에 의해 선택된 서브픽셀들의 밝기를 데이터의 계조에 따라 제어한다. In such a display device, sub-pixels including organic light emitting diodes are arranged in a matrix form, and brightness of sub-pixels selected by a scan signal is controlled according to a gray level of data.

이러한 표시장치에서, 표시패널은 서브픽셀을 구동하기 위하여 패드 영역에 위치한 다수의 패드를 통해 각종 전압 및 신호를 공급받는다. 여기서 다수의 패드는 표시패널에 위치한 다수의 라인(배선)과 연결될 수 있으며, 다수의 패드에서 다수의 라인으로 전압 및 신호가 공급되어 서브픽셀이 구동될 수 있다.In such a display device, the display panel receives various voltages and signals through a plurality of pads located in the pad region to drive the sub-pixels. Here, the plurality of pads may be connected to a plurality of lines (wirings) positioned on the display panel, and voltages and signals may be supplied from the plurality of pads to the plurality of lines to drive the sub-pixels.

이를 위해, 표시패널은 적어도 일 측에서 인쇄회로와 전기적으로 연결된다. 구체적으로, 표시패널의 패드 영역에 위치한 다수의 패드는 인쇄회로의 본딩 영역에 위치한 다수의 패드와 전기적으로 연결된다. 그리고, 표시패널은 인쇄회로에 포함되는 구동 칩으로부터 각종 전압 및 신호를 공급받을 수 있다.To this end, the display panel is electrically connected to the printed circuit on at least one side. Specifically, the plurality of pads located in the pad area of the display panel are electrically connected to the plurality of pads located in the bonding area of the printed circuit. In addition, the display panel may receive various voltages and signals from a driving chip included in the printed circuit.

표시패널로 각종 전압 및 신호를 공급하기 위한 경로가 되는 인쇄회로의 다수의 패드는 인쇄회로의 가장자리에 배치되는데, 이로 인해 패드의 일부 영역은 외부로 노출되게 된다. A plurality of pads of the printed circuit, which serve as paths for supplying various voltages and signals to the display panel, are disposed at the edge of the printed circuit, and thus some areas of the pads are exposed to the outside.

다수의 패드가 외부로 노출될 경우, 패드에 수분 등의 이물이 침투할 수 있고, 이물로 인해 패드의 단락이 발생하여 영상 구동 등이 정상적으로 이루어지지 못하는 문제점이 발생할 수 있다.When a plurality of pads are exposed to the outside, foreign substances such as moisture may penetrate into the pads, and short-circuiting of the pads may occur due to the foreign substances, which may cause problems in that image driving and the like cannot be performed normally.

또한, 표시패널의 해상도가 높아질수록 표시패널의 패드 영역에 위치한 패드의 개수와, 라인의 개수가 증가한다. 특히, 표시패널에 배치된 라인의 개수가 증가할수록 인접한 라인과 라인 사이에 단락이 발생할 수 있다.Also, as the resolution of the display panel increases, the number of pads and the number of lines positioned in the pad area of the display panel increase. In particular, as the number of lines disposed on the display panel increases, a short circuit may occur between adjacent lines and lines.

이러한 배경에서, 본 발명의 실시예들의 목적은 인쇄회로의 본딩 영역에 위치한 다수의 회로패드에 이물이 침투하는 것을 방지할 수 있는 구조를 갖는 인쇄회로, 표시패널 및 이를 포함하는 표시장치를 제공하는 데 있다.Against this background, an object of the embodiments of the present invention is to provide a printed circuit, a display panel, and a display device including the same having a structure that can prevent foreign substances from penetrating into a plurality of circuit pads located in a bonding area of the printed circuit there is

본 발명의 실시예들의 다른 목적은 높은 해상도를 갖는 표시패널의 패드 영역에 위치한 다수의 패널패드와 표시패널 상에 배치된 다수의 라인들의 단선을 방지할 수 있는 구조를 갖는 인쇄회로, 표시패널 및 이를 포함하는 표시장치를 제공하는 데 있다.Another object of the embodiments of the present invention is to provide a printed circuit, a display panel, and a display panel having a structure capable of preventing disconnection of a plurality of panel pads positioned in a pad area of a display panel having high resolution and a plurality of lines disposed on the display panel; An object of the present invention is to provide a display device including the same.

일 측면에서, 본 발명의 실시예들은, 패드 영역에 제1 패널 패드 및 제2 패널 패드가 배치된 표시패널을 제공할 수 있다.In one aspect, embodiments of the present invention may provide a display panel in which a first panel pad and a second panel pad are disposed in a pad area.

구동 칩이 실장 된 인쇄회로는 제1 패널패드 및 제2 패널패드와 연결될 수 있다. The printed circuit on which the driving chip is mounted may be connected to the first panel pad and the second panel pad.

이러한 인쇄회로에는 제1 패널패드 및 제2 패널패드와 연결된 제1 회로패드 및 제2 회로 패드가 배치되고, 제1 회로패드 및 제2 회로패드 각각의 길이는 서로 다를 수 있다. A first circuit pad and a second circuit pad connected to the first panel pad and the second panel pad are disposed in the printed circuit, and the length of each of the first circuit pad and the second circuit pad may be different from each other.

제2 회로패드의 길이는 제1 회로패드의 길이보다 짧을 수 있으며, 제2 패널 패드의 길이는 제1 패널패드의 길이보다 짧을 수 있다.The length of the second circuit pad may be shorter than the length of the first circuit pad, and the length of the second panel pad may be shorter than the length of the first panel pad.

제2 패널패드는 표시패널에 배치된 기준전압 라인과 연결되고, 제1 패널패드는 표시패널에 배치된 데이터 라인과 연결될 수 있으며, 기준전압 라인과 일부 데이터 라인은 절연층을 사이에 두고 서로 다른 층에 위치할 수 있다.The second panel pad may be connected to a reference voltage line disposed on the display panel, the first panel pad may be connected to a data line disposed on the display panel, and the reference voltage line and some data lines may be different from each other with an insulating layer interposed therebetween. It can be located on the floor.

제1 패널패드의 길이는 제1 패널패드와 인접하여 배치된 다른 제1 패널의 길이보다 길 수 있다.A length of the first panel pad may be longer than a length of another first panel disposed adjacent to the first panel pad.

다른 측면에서, 본 발명의 실시예들은 액티브 영역과, 액티브 영역 외곽 영역인 넌-액티브 영역을 포함하고, 넌-액티브 영역에 다수의 제1 패널패드와 다수의 제2 패널패드가 배치된 표시패널을 제공할 수 있다.In another aspect, embodiments of the present invention provide a display panel including an active area and a non-active area that is an area outside the active area, in which a plurality of first panel pads and a plurality of second panel pads are disposed in the non-active area can provide

다수의 제1 패널패드 중 일부의 제1 패널패드의 길이는 다수의 제2 패널패드의 길이와 동일하고, 나머지 제1 패널패드는 다수의 제2 패널패드의 길이보다 길 수 있다.Among the plurality of first panel pads, the length of some of the first panel pads may be the same as the length of the plurality of second panel pads, and the remaining first panel pads may be longer than the length of the plurality of second panel pads.

또 다른 측면에서, 본 발명의 실시예들은 제1 회로패드와 제2 회로패드가 배치된 인쇄회로의 기판을 포함한다.In another aspect, embodiments of the present invention include a printed circuit board on which a first circuit pad and a second circuit pad are disposed.

제1 회로패드의 길이는 제2 회로패드의 길이보다 길 수 있다.The length of the first circuit pad may be longer than the length of the second circuit pad.

이상에서 전술한 본 발명의 실시예들에 의하면, 인쇄회로의 본딩 영역에 위치한 다수의 회로패드에 이물이 침투하는 것을 방지할 수 있는 구조를 갖는 인쇄회로, 표시패널 및 이를 포함하는 표시장치를 제공할 수 있다.According to the above-described embodiments of the present invention, there is provided a printed circuit, a display panel, and a display device including the same having a structure capable of preventing foreign substances from penetrating into a plurality of circuit pads located in the bonding area of the printed circuit. can do.

본 발명의 다른 실시예들에 의하면, 높은 해상도를 갖는 표시패널의 패드 영역에 위치한 다수의 패널패드와 표시패널 상에 배치된 다수의 라인들의 단선을 방지할 수 있는 구조를 갖는 인쇄회로, 표시패널 및 이를 포함하는 표시장치를 제공할 수 있다. According to other embodiments of the present invention, a printed circuit and a display panel having a structure capable of preventing disconnection of a plurality of panel pads positioned in a pad area of a display panel having high resolution and a plurality of lines disposed on the display panel and a display device including the same.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀 구조의 예시도이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 보상 회로의 예시도이다.
도 4는 본 발명의 실시예들에 따른 표시패널의 신호 라인 배치의 예시도이다.
도 5는 본 발명의 실시예들에 따른 표시장치의 구현 예시도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치를 개략적으로 도시한 도면이다.
도 8은 본 발명의 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다.
도 9는 본 발명의 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다.
도 10은 도 9의 A-B를 따라 절단한 단면도이다.
도 11은 도 9의 C-D를 따라 절단한 단면도이다.
도 12는 본 발명의 다른 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다.
도 13은 본 발명의 다른 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다.
도 14는 도 13의 E-F를 따라 절단한 단면도이다.
도 15는 도 13의 G-H를 따라 절단한 단면도이다.
도 16은 본 발명의 또 다른 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다.
도 17 본 발명의 또 다른 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다.
도 18은 도 17의 I-J를 따라 절단한 단면도이다.
도 19는 본 발명의 실시예들에 따른 인쇄회로와 인쇄회로에 연결된 검사 패드를 도시한 도면이다.
도 20은 본 발명의 실시예들에 따른 표시장치의 효과를 설명하기 위한 도면이다.1 is a system configuration diagram of a display device according to embodiments of the present invention.
2 is an exemplary diagram of a sub-pixel structure of a display device according to embodiments of the present invention.
3 is an exemplary diagram of a compensation circuit of a display device according to embodiments of the present invention.
4 is an exemplary diagram of a signal line arrangement of a display panel according to embodiments of the present invention.
5 is an exemplary implementation diagram of a display device according to embodiments of the present invention.
6 and 7 are diagrams schematically illustrating a display device according to embodiments of the present invention.
8 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to embodiments of the present invention.
9 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to embodiments of the present invention.
FIG. 10 is a cross-sectional view taken along line AB of FIG. 9 .
11 is a cross-sectional view taken along the CD of FIG. 9 .
12 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to another exemplary embodiment of the present invention.
13 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to another exemplary embodiment of the present invention.
14 is a cross-sectional view taken along line EF of FIG. 13 .
15 is a cross-sectional view taken along line GH of FIG. 13 .
16 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to still another exemplary embodiment of the present invention.
17 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to still another exemplary embodiment of the present invention.
18 is a cross-sectional view taken along IJ of FIG. 17 .
19 is a diagram illustrating a printed circuit and a test pad connected to the printed circuit according to embodiments of the present invention.
20 is a diagram for explaining an effect of a display device according to embodiments of the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형상으로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments introduced below are provided as examples so that the spirit of the present invention can be sufficiently conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other shapes. And in the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals refer to like elements throughout.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장될 수 있다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different shapes, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout. The sizes and relative sizes of layers and regions in the drawings may be exaggerated for clarity of description.

소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.Reference to an element or layer to another element or “on” or “on” includes not only directly on the other element or layer, but also with other layers or other elements interposed therebetween. do. On the other hand, reference to an element "directly on" or "directly on" indicates that there are no intervening elements or layers.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함 할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc. are one element or component as shown in the drawings. and can be used to easily describe the correlation with other devices or components. Spatially relative terms should be understood as terms including different directions of the device during use or operation in addition to the directions shown in the drawings. For example, when an element shown in the figures is turned over, an element described as "beneath" or "beneath" another element may be placed "above" the other element. Accordingly, the exemplary term “below” may include both directions below and above.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다. 1 is a system configuration diagram of a display device according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치된 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 제1 인쇄회로(120)와, 다수의 게이트 라인(GL)을 구동하는 제2 인쇄회로(130)와, 제1 인쇄회로(120) 및 제2 인쇄회로(130)를 제어하는 컨트롤러(140) 등을 포함한다. Referring to FIG. 1 , in a display device 100 according to embodiments of the present invention, a plurality of data lines DL and a plurality of gate lines GL are disposed, and a plurality of sub-pixels (SP) are provided. The arranged display panel 110 , the first printed circuit 120 driving the plurality of data lines DL, the second printed circuit 130 driving the plurality of gate lines GL, and the first and a controller 140 for controlling the printed circuit 120 and the second printed circuit 130 .

여기서, 제1 인쇄회로(120)은 데이터 구동회로이고, 제2 인쇄회로(130)는 게이트 구동회로일 수 있다.Here, the first printed circuit 120 may be a data driving circuit, and the second printed circuit 130 may be a gate driving circuit.

한편, 본 발명의 실시예들에 따른 표시장치(100)는 액정표시장치, 유기발광표시장치 등 다양한 표시장치(100)일 수 있다. 다만, 후술하는 설명에서는 설명의 편의를 위하여 본 발명의 실시예들에 따른 표시장치(100)가 유기발광표시장치인 구성을 중심으로 설명한다.Meanwhile, the display device 100 according to embodiments of the present invention may be various display devices 100 such as a liquid crystal display device and an organic light emitting display device. However, in the following description, for convenience of explanation, the configuration in which the display device 100 according to embodiments of the present invention is an organic light emitting display device will be mainly described.

컨트롤러(140)는, 제1 인쇄회로(120) 및 제2 인쇄회로(130)로 각종 제어신호를 공급하여, 제1 인쇄회로(120) 및 제2 인쇄회로(130)를 제어한다. The controller 140 supplies various control signals to the first printed circuit 120 and the second printed circuit 130 to control the first printed circuit 120 and the second printed circuit 130 .

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 제1 인쇄회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller 140 starts scanning according to the timing implemented in each frame, and converts the input image data input from the outside according to the data signal format used by the first printed circuit 120 to convert the converted image data. It outputs and controls the data operation at an appropriate time according to the scan.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다. The controller 140 may be a timing controller used in a typical display technology or a control device that further performs other control functions including a timing controller.

제1 인쇄회로(120)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 제1 인쇄회로(120)는 '소스 드라이버'라고도 한다. The first printed circuit 120 drives the plurality of data lines DL by supplying data voltages to the plurality of data lines DL. Here, the first printed circuit 120 is also referred to as a 'source driver'.

이러한 제1 인쇄회로(120)는, 적어도 하나의 구동 칩(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다. The first printed circuit 120 may drive a plurality of data lines including at least one source driver integrated circuit (SDIC).

제2 인쇄회로(130)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 제2 인쇄회로(130)는 '스캔 드라이버'라고도 한다. The second printed circuit 130 sequentially drives the plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the second printed circuit 130 is also referred to as a 'scan driver'.

이러한 제2 인쇄회로(130)는, 적어도 하나의 게이트 구동 칩(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. The second printed circuit 130 may include at least one gate driver integrated circuit (GDIC).

제2 인쇄회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다. The second printed circuit 130 sequentially supplies a scan signal of an on voltage or an off voltage to the plurality of gate lines GL under the control of the controller 140 .

제1 인쇄회로(120)는, 제2 인쇄회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다. When a specific gate line is opened by the second printed circuit 130 , the first printed circuit 120 converts the image data received from the controller 140 into an analog data voltage to a plurality of data lines DL. supply

제1 인쇄회로(120)는, 도 1에서 표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다. Although the first printed circuit 120 is located only on one side (eg, upper or lower side) of the display panel 110 in FIG. 1 , both sides (eg, the upper side) of the display panel 110 according to a driving method, a panel design method, etc. and below) may also be located.

제2 인쇄회로(130)는, 도 1에서 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다. Although the second printed circuit 130 is located only on one side (eg, left or right) of the display panel 110 in FIG. 1 , both sides of the display panel 110 (eg: may be located on both the left and right).

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다. The above-described controller 140, along with the input image data, a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), an input data enable (DE: Data Enable) signal, various types including a clock signal (CLK), etc. Timing signals are received from the outside (eg host system).

컨트롤러(140)는, 제1 인쇄회로(120) 및 제2 인쇄회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 제1 인쇄회로(120) 및 제2 인쇄회로(130)로 출력한다. The controller 140 controls the first printed circuit 120 and the second printed circuit 130 with timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, an input DE signal, and a clock signal. is input, and various control signals are generated and output to the first printed circuit 120 and the second printed circuit 130 .

예를 들어, 컨트롤러(140)는, 제2 인쇄회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. For example, in order to control the second printed circuit 130 , the controller 140 includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal ( Various gate control signals (GCS: Gate Control Signal) including GOE: Gate Output Enable) are output.

여기서, 게이트 스타트 펄스(GSP)는 제2 인쇄회로(130)를 구성하는 하나 이상의 게이트 구동 칩의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 구동 칩에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 구동 칩의 타이밍 정보를 지정하고 있다. Here, the gate start pulse GSP controls the operation start timing of one or more gate driving chips constituting the second printed circuit 130 . The gate shift clock GSC is a clock signal commonly input to one or more gate driving chips and controls shift timing of a scan signal (gate pulse). The gate output enable signal GOE specifies timing information of one or more gate driving chips.

또한, 컨트롤러(140)는, 제1 인쇄회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. In addition, the controller 140, in order to control the first printed circuit 120, a source start pulse (SSP: Source Start Pulse), a source sampling clock (SSC: Source Sampling Clock), a source output enable signal (SOE: Source Output Enable) and output various data control signals (DCS: Data Control Signal).

여기서, 소스 스타트 펄스(SSP)는 제1 인쇄회로(120)를 구성하는 하나 이상의 구동 칩(SDIC, 이하에서는, 소스 구동 칩으로 명명함)의 데이터 샘플링 시작 타이밍을 제어한다. Here, the source start pulse SSP controls the data sampling start timing of one or more driving chips SDIC (hereinafter, referred to as a source driving chip) constituting the first printed circuit 120 .

소스 샘플링 클럭(SSC)은 구동 칩 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 제1 인쇄회로(120)의 출력 타이밍을 제어한다. The source sampling clock SSC is a clock signal that controls sampling timing of data in each driving chip. The source output enable signal SOE controls the output timing of the first printed circuit 120 .

각 소스 구동 칩(SDIC)은, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 구동 칩(SDIC)은, 표시패널(110)에 연결된 필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다. Each source driving chip SDIC is connected to a bonding pad of the display panel 110 by a tape automated bonding (TAB) method or a chip on glass (COG) method, or It may be directly disposed on the display panel 110 , or may be integrated and disposed on the display panel 110 in some cases. In addition, each source driving chip SDIC may be implemented in a Chip On Film (COF) method mounted on a film connected to the display panel 110 .

각 소스 구동 칩(SDIC)은, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. Each source driving chip SDIC may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like.

각 소스 구동 칩(SDIC)은, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driving chip SDIC may further include an analog-to-digital converter (ADC) in some cases.

각 게이트 구동 칩(GDIC)은, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 구동 칩(GDIC)은 표시패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다. Each gate driving chip GDIC is connected to a bonding pad of the display panel 110 by a tape automated bonding (TAB) method or a chip-on-glass (COG) method, or is a gate in panel (GIP) type. It may be implemented and disposed directly on the display panel 110 , or may be integrated and disposed on the display panel 110 in some cases. In addition, each gate driving chip GDIC may be implemented in a chip-on-film (COF) method mounted on a film connected to the display panel 110 .

각 게이트 구동 칩(GDIC)은 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter) 등을 포함할 수 있다. Each gate driving chip GDIC may include a shift register, a level shifter, and the like.

표시패널(110)에 배치된 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다. Each subpixel SP disposed on the display panel 110 may include a circuit element such as a transistor.

일 예로, 각 서브픽셀(SP)은 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 이를 구동하기 위한 구동 트랜지스터(Driving Transistor) 등의 회로 소자로 구성되어 있다. For example, each sub-pixel SP includes circuit elements such as an organic light emitting diode (OLED) and a driving transistor for driving the organic light emitting diode (OLED).

각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 제공 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.The type and number of circuit elements constituting each sub-pixel SP may be variously determined according to a provided function and a design method.

도 2는 본 발명의 실시예들에 따른 표시장치의 서브픽셀 구조의 예시도이다. 2 is an exemplary diagram of a sub-pixel structure of a display device according to embodiments of the present invention.

도 2를 참조하면, 본 실시예들에 따른 표시장치(100)에서, 각 서브픽셀은, 기본적으로, 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제2노드(N2)로 데이터 전압을 전달해주기 위한 제1 트랜지스터(예를 들면, 스위칭 트랜지스터(SWT: Switching Transistor))와, 영상 신호 전압에 해당하는 데이터 전압 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cstg: Storage Capacitor) 등을 포함하여 구성될 수 있다. Referring to FIG. 2 , in the display device 100 according to the present exemplary embodiments, each sub-pixel basically includes an organic light emitting diode (OLED) and a driving device for driving the organic light emitting diode (OLED). A driving transistor (DRT) and a first transistor (eg, a switching transistor (SWT)) for transferring a data voltage to the second node N2 corresponding to the gate node of the driving transistor (DRT) and a data voltage corresponding to the image signal voltage or a storage capacitor (Cstg: Storage Capacitor) that maintains a voltage corresponding thereto for one frame time.

유기발광다이오드(OLED)는 제1전극(예: 애노드 전극), 유기층 및 제2전극(예: 캐소드 전극) 등으로 이루어질 수 있다. The organic light emitting diode (OLED) may include a first electrode (eg, an anode electrode), an organic layer, and a second electrode (eg, a cathode electrode).

구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다. The driving transistor DRT drives the organic light emitting diode (OLED) by supplying a driving current to the organic light emitting diode (OLED).

구동 트랜지스터(DRT)의 제1노드(N1)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. 구동 트랜지스터(DRT)의 제2노드(N2)는 제1 트랜지스터(SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있으며, 게이트 노드일 수 있다. 구동 트랜지스터(DRT)의 제3노드(N3)는 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. The first node N1 of the driving transistor DRT may be electrically connected to the first electrode of the organic light emitting diode OLED, and may be a source node or a drain node. The second node N2 of the driving transistor DRT may be electrically connected to a source node or a drain node of the first transistor SWT, and may be a gate node. The third node N3 of the driving transistor DRT may be electrically connected to a driving voltage line (DVL) supplying the driving voltage EVDD, and may be a drain node or a source node.

구동 트랜지스터(DRT)와 제1 트랜지스터(SWT)는, 도 2의 예시와 같이 n 타입으로 구현될 수도 있고, p 타입으로도 구현될 수도 있다. The driving transistor DRT and the first transistor SWT may be implemented as an n-type or a p-type as illustrated in FIG. 2 .

제1 트랜지스터(SWT)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제2노드(N2) 사이에 전기적으로 연결되고, 게이트 라인을 통해 스캔 신호(SCAN)를 게이트 노드로 인가 받아 제어될 수 있다. The first transistor SWT may be electrically connected between the data line DL and the second node N2 of the driving transistor DRT, and may be controlled by receiving the scan signal SCAN through the gate line as a gate node. have.

이러한 제1 트랜지스터(SWT)는 스캔 신호(SCAN)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제2노드(N2)로 전달해줄 수 있다. The first transistor SWT is turned on by the scan signal SCAN to transfer the data voltage Vdata supplied from the data line DL to the second node N2 of the driving transistor DRT. .

스토리지 캐패시터(Cstg)는 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 전기적으로 연결될 수 있다. The storage capacitor Cstg may be electrically connected between the first node N1 and the second node N2 of the driving transistor DRT.

이러한 스토리지 캐패시터(Cstg)는, 구동 트랜지스터(DRT)의 제1노드(N1)와 제2노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다. This storage capacitor Cstg is not a parasitic capacitor (eg, Cgs, Cgd) which is an internal capacitor that exists between the first node N1 and the second node N2 of the driving transistor DRT, It is an external capacitor intentionally designed outside the driving transistor (DRT).

한편, 본 실시예들에 따른 표시장치(100)의 경우, 각 서브픽셀(SP)의 구동 시간이 길어짐에 따라, 유기발광다이오드(OLED), 구동 트랜지스터(DRT) 등의 회로 소자에 대한 열화(Degradation)가 진행될 수 있다. Meanwhile, in the case of the display device 100 according to the present exemplary embodiments, as the driving time of each subpixel SP increases, circuit elements such as the organic light emitting diode (OLED) and the driving transistor (DRT) are deteriorated ( Degradation) may proceed.

이에 따라, 유기발광다이오드(OLED), 구동 트랜지스터(DRT) 등의 회로 소자가 갖는 고유한 특성치(예: 문턱전압, 이동도 등)가 변할 수 있다. Accordingly, unique characteristic values (eg, threshold voltage, mobility, etc.) of circuit elements such as organic light emitting diodes (OLEDs) and driving transistors (DRTs) may change.

이러한 회로 소자의 특성치 변화는 해당 서브픽셀의 휘도 변화를 야기한다. 따라서, 회로 소자의 특성치 변화는 서브픽셀의 휘도 변화와 동일한 개념으로 사용될 수 있다. A change in the characteristic value of such a circuit element causes a change in luminance of a corresponding sub-pixel. Accordingly, the change in the characteristic value of the circuit element can be used in the same concept as the change in the luminance of the sub-pixel.

또한, 이러한 회로 소자 간의 특성치 변화의 정도는 각 회로 소자의 열화 정도의 차이에 따라 서로 다를 수 있다. In addition, the degree of change in the characteristic value between the circuit elements may be different depending on the difference in the degree of deterioration of each circuit element.

이러한 회로 소자 간의 특성치 편차는 서브픽셀 간의 휘도 편차를 야기한다. 따라서, 회로 소자 간의 특성치 편차는 서브픽셀 간의 휘도 편차와 동일한 개념으로 사용될 수 있다. The variation in characteristic values between the circuit elements causes a variation in luminance between sub-pixels. Accordingly, the characteristic value deviation between circuit elements may be used as the same concept as the luminance deviation between sub-pixels.

전술한 서브픽셀 휘도 변화와 서브픽셀 간 휘도 편차는, 서브픽셀의 휘도 표현력에 대한 정확도를 떨어뜨리거나 화면 이상 현상을 발생시키는 등의 문제를 발생시킬 수 있다. The above-described change in luminance of sub-pixels and deviation of luminance between sub-pixels may cause problems such as lowering the accuracy of the luminance expressive power of sub-pixels or generating screen abnormalities.

여기서, 회로 소자의 특성치(이하, "서브픽셀 특성치"라고도 함)는, 일 예로, 구동 트랜지스터(DRT)의 문턱전압 및 이동도 등을 포함할 수 있고, 경우에 따라서, 유기발광다이오드(OLED)의 문턱전압을 포함할 수도 있다. Here, the characteristic value of the circuit element (hereinafter also referred to as “sub-pixel characteristic value”) may include, for example, the threshold voltage and mobility of the driving transistor DRT, and in some cases, the organic light emitting diode (OLED). may include a threshold voltage of

본 실시예들에 따른 표시장치(100)는 서브픽셀 휘도 변화와 서브픽셀 간 휘도 편차(회로 소자의 특성치 변화 및 회로 소자 간의 특성치 편차)를 센싱(측정)하는 센싱 기능과, 센싱 결과를 이용하여 서브픽셀 휘도 변화와 서브픽셀 간 휘도 편차를 보상해주는 보상 기능을 제공할 수 있다. The display device 100 according to the present exemplary embodiments uses a sensing function to sense (measure) a change in sub-pixel luminance and a luminance deviation between sub-pixels (a change in a characteristic value of a circuit element and a deviation in a characteristic value between circuit elements) and a sensing result using the sensing result. A compensation function for compensating for sub-pixel luminance change and sub-pixel luminance deviation may be provided.

본 실시예들에 따른 표시장치(100)는, 서브픽셀 휘도 변화와 서브픽셀 간 휘도 편차에 대한 센싱 및 보상 기능을 제공하기 위하여, 그에 맞는 서브픽셀 구조와, 센싱 및 보상 구성을 포함하는 보상 회로를 포함할 수 있다. The display device 100 according to the present exemplary embodiments provides a sensing and compensation function for a change in sub-pixel luminance and a luminance deviation between sub-pixels, and a compensation circuit including a sub-pixel structure and a sensing and compensation structure suitable therefor. may include.

도 2를 참조하면, 본 실시예들에 따른 표시패널(110)에 배치된 각 서브픽셀은, 일 예로, 유기발광다이오드(OLED), 구동 트랜지스터(DRT), 제1 트랜지스터(SWT) 및 스토리지 캐패시터(Cstg) 이외에, 제2 트랜지스터(SENT: Sensing Transistor)를 더 포함할 수 있다. Referring to FIG. 2 , each subpixel disposed on the display panel 110 according to the present exemplary embodiments includes, for example, an organic light emitting diode (OLED), a driving transistor (DRT), a first transistor (SWT), and a storage capacitor. In addition to (Cstg), a second transistor (SENT: Sensing Transistor) may be further included.

도 2를 참조하면, 제2 트랜지스터(예를 들면, 센싱 트랜지스터(SENT))는 구동 트랜지스터(DRT)의 제1노드(N1)와 기준전압(Vref: Reference Voltage)을 공급하는 기준전압 라인(RVL: Reference Voltage Line) 사이에 전기적으로 연결되고, 게이트 노드로 스캔 신호의 일종인 센싱 신호(SENSE)를 인가 받아 제어될 수 있다. Referring to FIG. 2 , the second transistor (eg, the sensing transistor SENT) is connected to the first node N1 of the driving transistor DRT and the reference voltage line RVL for supplying a reference voltage (Vref). : Reference Voltage Line) and can be controlled by receiving a sensing signal (SENSE), which is a type of scan signal, as a gate node.

이러한 제2 트랜지스터(SENT)는 센싱 신호(SENSE)에 의해 턴-온 되어 기준전압 라인(RVL)을 통해 공급되는 기준전압(Vref)을 구동 트랜지스터(DRT)의 제1노드(N1)에 인가해준다. The second transistor SENT is turned on by the sensing signal SENSE and applies the reference voltage Vref supplied through the reference voltage line RVL to the first node N1 of the driving transistor DRT. .

또한, 제2 트랜지스터(SENT)는 구동 트랜지스터(DRT)의 제1노드(N1)에 대한 전압 센싱 경로 중 하나로 활용될 수 있다. Also, the second transistor SENT may be used as one of the voltage sensing paths for the first node N1 of the driving transistor DRT.

한편, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 별개의 게이트 신호일 수 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는, 다른 게이트 라인을 통해, 제1 트랜지스터(SWT)의 게이트 노드 및 제2 트랜지스터(SENT)의 게이트 노드로 각각 인가될 수도 있다. Meanwhile, the scan signal SCAN and the sensing signal SENSE may be separate gate signals. In this case, the scan signal SCAN and the sensing signal SENSE may be respectively applied to the gate node of the first transistor SWT and the gate node of the second transistor SENT through different gate lines.

경우에 따라서는, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 신호일 수도 있다. 이 경우, 스캔 신호(SCAN) 및 센싱 신호(SENSE)는 동일한 게이트 라인을 통해 제1 트랜지스터(SWT)의 게이트 노드 및 제2 트랜지스터(SENT)의 게이트 노드에 공통으로 인가될 수도 있다.In some cases, the scan signal SCAN and the sensing signal SENSE may be the same gate signal. In this case, the scan signal SCAN and the sensing signal SENSE may be commonly applied to the gate node of the first transistor SWT and the gate node of the second transistor SENT through the same gate line.

도 3은 본 발명의 실시예들에 따른 표시장치의 보상 회로의 예시도이다.3 is an exemplary diagram of a compensation circuit of a display device according to embodiments of the present invention.

도 3을 참조하면, 본 실시예들에 따른 표시장치(100)는, 표시패널(110)에 배치된 기준전압 라인(RVL)과 전기적으로 연결 가능하고, 서브픽셀 특성치(구동 트랜지스터의 특성치, 유기발광다이오드의 특성)의 변화 및/또는 서브픽셀 특성치 간의 편차를 센싱하여 센싱 데이터를 출력하는 센싱부(310)와, 센싱 데이터를 저장하는 메모리(320)와, 센싱 데이터를 이용하여 서브픽셀 특성치의 변화 및/또는 서브픽셀 특성치 간의 편차를 보상해주는 보상 프로세스를 수행하는 보상부(330) 등을 포함할 수 있다. Referring to FIG. 3 , the display device 100 according to the present exemplary embodiments is electrically connectable to the reference voltage line RVL disposed on the display panel 110 , and sub-pixel characteristic values (characteristic values of driving transistors, organic The sensing unit 310 for outputting sensed data by sensing a change in characteristics of light emitting diodes) and/or a deviation between subpixel characteristics, a memory 320 for storing the sensed data, and a subpixel characteristic value using the sensing data The compensator 330 may include a compensation unit that performs a compensation process for compensating for changes and/or deviations between sub-pixel characteristic values.

센싱부(310)는 적어도 하나의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 포함하여 구현될 수 있다. The sensing unit 310 may be implemented by including at least one analog-to-digital converter (ADC).

각 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)는 소스 구동 칩(SDIC)의 내부에 포함될 수 있으며, 경우에 따라서는, 소스 구동 칩(SDIC)의 외부에 포함될 수도 있다. Each analog-to-digital converter (ADC) may be included inside the source driving chip SDIC, and in some cases, may be included outside the source driving chip SDIC.

가령, 기준전압 라인(RVL)은 영상 구동과 센싱 구동 시에 공통으로 활용되기 때문에, 센싱부(310)를 기준전압 라인(RVL)의 전달 역할을 하는 소스 구동 칩(SDIC) 내 아날로그 디지털 컨버터(ADC)로 구현하게 되면, 영상 구동과 센싱 구동을 효율적으로 제공할 수 있다. For example, since the reference voltage line RVL is commonly used for image driving and sensing driving, the analog-to-digital converter ( ADC), it is possible to efficiently provide image driving and sensing driving.

보상부(330)는 컨트롤러(140)의 내부에 포함될 수 있으며, 경우에 따라서는, 컨트롤러(140)의 외부에 포함될 수도 있다. The compensator 330 may be included inside the controller 140 , and in some cases, may be included outside the controller 140 .

센싱부(310)에서 출력되는 센싱 데이터는, 일 예로, LVDS (Low Voltage Differential Signaling) 데이터 포맷으로 되어 있을 수 있다. The sensing data output from the sensing unit 310 may be, for example, in a low voltage differential signaling (LVDS) data format.

본 실시예들에 따른 표시장치(100)는, 센싱 구동을 제어하기 위하여, 즉, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 제1노드(N1)의 전압 인가 상태를 서브픽셀 특성치 센싱에 필요한 상태로 제어하기 위하여, 제1스위치(SW1)와 제2스위치(SW2)를 더 포함할 수 있다. In the display device 100 according to the present exemplary embodiments, in order to control the sensing driving, that is, the voltage application state of the first node N1 of the driving transistor DRT in the sub-pixel SP is used for sensing the characteristic value of the sub-pixel. In order to control the necessary state, it may further include a first switch SW1 and a second switch SW2.

제1스위치(SW1)를 통해, 기준전압 라인(RVL)으로의 기준전압(Vref)의 공급 여부가 제어될 수 있다. Whether the reference voltage Vref is supplied to the reference voltage line RVL may be controlled through the first switch SW1 .

제1스위치(SW1)가 턴-온 되면, 기준전압(Vref)이 기준전압 라인(RVL)으로 공급되어 턴-온 되어 있는 제2 트랜지스터(SENT)를 통해 구동 트랜지스터(DRT)의 제1노드(N1)로 인가될 수 있다. When the first switch SW1 is turned on, the reference voltage Vref is supplied to the reference voltage line RVL, and through the turned-on second transistor SENT, the first node ( N1) can be applied.

한편, 구동 트랜지스터(DRT)의 제1노드(N1)의 전압이 서브픽셀 특성치를 반영하는 전압 상태가 되면, 구동 트랜지스터(DRT)의 제1노드(N1)와 등 전위일 수 있는 기준전압 라인(RVL)의 전압도 서브픽셀 특성치를 반영하는 전압 상태가 될 수 있다. 이때, 기준전압 라인(RVL) 상에 형성된 라인 캐패시터에 서브픽셀 특성치를 반영하는 전압이 충전될 수 있다. On the other hand, when the voltage of the first node N1 of the driving transistor DRT becomes a voltage state reflecting the sub-pixel characteristic value, the reference voltage line ( The voltage of RVL) may also be in a voltage state reflecting the sub-pixel characteristic value. In this case, a voltage reflecting the sub-pixel characteristic value may be charged in the line capacitor formed on the reference voltage line RVL.

구동 트랜지스터(DRT)의 제1노드(N1)의 전압이 서브픽셀 특성치를 반영하는 전압 상태가 되면, 제2스위치(SW2)가 턴-온 되어, 센싱부(310)와 기준전압 라인(RVL)이 연결될 수 있다. When the voltage of the first node N1 of the driving transistor DRT reaches a voltage state reflecting the sub-pixel characteristic value, the second switch SW2 is turned on, and the sensing unit 310 and the reference voltage line RVL are turned on. This can be connected

이에 따라, 센싱부(310)는 서브픽셀 특성치를 반영하는 전압 상태인 기준전압 라인(RVL)의 전압, 즉, 구동 트랜지스터(DRT)의 제1노드(N1)의 전압을 센싱한다. 여기서, 기준전압 라인(RVL)을 "센싱 라인"이라고도 기재한다. Accordingly, the sensing unit 310 senses the voltage of the reference voltage line RVL, which is a voltage state reflecting the sub-pixel characteristic, that is, the voltage of the first node N1 of the driving transistor DRT. Here, the reference voltage line RVL is also referred to as a “sensing line”.

이러한 기준전압 라인(RVL)은, 일 예로, 서브픽셀 열마다 1개씩 배치될 수도 있고, 둘 이상의 서브픽셀 열마다 1개씩 배치될 수도 있다. For example, one reference voltage line RVL may be disposed in each subpixel column or may be disposed in each of two or more subpixel columns.

예를 들어, 1개의 픽셀이 4개의 서브픽셀(적색 서브픽셀, 흰색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀)로 구성된 경우, 기준전압 라인(RVL)은 4개의 서브픽셀 열(적색 서브픽셀 열, 흰색 서브픽셀 열, 녹색 서브픽셀 열, 청색 서브픽셀 열)을 포함하는 1개의 픽셀 열마다 1개씩 배치될 수도 있다. For example, if one pixel is composed of 4 sub-pixels (red sub-pixel, white sub-pixel, green sub-pixel, and blue sub-pixel), the reference voltage line RVL has 4 sub-pixel columns (red sub-pixel columns). , one for each pixel column including a white subpixel column, a green subpixel column, and a blue subpixel column).

센싱부(310)는 기준전압 라인(RVL)과 연결되면, 구동 트랜지스터(DRT)의 제1노드(N1)의 전압(기준전압 라인(RVL)의 전압, 또는, 기준전압 라인(RVL) 상의 라인 캐패시터에 충전된 전압)을 센싱한다. When the sensing unit 310 is connected to the reference voltage line RVL, the voltage of the first node N1 of the driving transistor DRT (the voltage of the reference voltage line RVL, or a line on the reference voltage line RVL) The voltage charged in the capacitor) is sensed.

센싱부(310)에서 센싱된 전압은, 구동 트랜지스터(DRT)의 문턱전압(Vth) 또는 문턱전압 편차(ΔVth)을 포함하는 전압 값(Vdata-Vth 또는 Vdata-ΔVth)이거나, 구동 트랜지스터(DRT)의 이동도를 센싱하기 위한 전압 값일 수도 있다.The voltage sensed by the sensing unit 310 is a voltage value Vdata-Vth or Vdata-ΔVth including a threshold voltage Vth or a threshold voltage deviation ΔVth of the driving transistor DRT, or the driving transistor DRT. It may be a voltage value for sensing the mobility of

이어서, 본 발명의 실시예들에 따른 표시패널의 신호 라인 배치 구조를 검토하면 다음과 같다.Next, a signal line arrangement structure of a display panel according to embodiments of the present invention will be reviewed.

도 4는 본 발명의 실시예들에 따른 표시패널의 신호 라인 배치의 예시도이다. 4 is an exemplary diagram of a signal line arrangement of a display panel according to embodiments of the present invention.

도 4는 본 실시예들에 따른 표시패널(110)의 신호 라인 배치의 예시도로서, 8개의 서브픽셀 열이 배치된 영역에서 신호 라인들이 배치된 예시도이다. 4 is an exemplary diagram illustrating signal line arrangement of the display panel 110 according to the present exemplary embodiment, in which signal lines are arranged in an area in which 8 sub-pixel columns are arranged.

도 4를 참조하면, 8개의 서브픽셀 열이 배치된 영역에는 16개의 서브픽셀(SP11, SP12, ... , SP18, SP21, SP22, ... , SP28)이 존재한다. Referring to FIG. 4 , 16 subpixels SP11 , SP12 , ... , SP18 , SP21 , SP22 , ... , SP28 exist in an area in which 8 subpixel columns are arranged.

8개의 서브픽셀 열이 배치된 영역에는, 8개의 데이터 라인(DL1, ... , DL8), 2개의 구동전압 라인(DVL1, DVL2) 및 2개의 기준전압 라인(RVL1, RVL2) 등의 컬럼 라인들이 배치된다. Column lines such as eight data lines DL1, ... , DL8, two driving voltage lines DVL1 and DVL2, and two reference voltage lines RVL1 and RVL2, etc. are placed

도 4는 각 서브픽셀 내 제1 트랜지스터(SWT) 및 제2 트랜지스터(SENT)는 동일한 게이트 라인을 통해 스캔 신호(SCAN) 및 센싱 신호(SENSE)를 공급받는 서브픽셀 구조를 예로 든 경우로서, 각 서브픽셀 행마다 1개의 게이트 라인이 대응되어 배치될 수 있다. 4 is an example of a subpixel structure in which the first transistor SWT and the second transistor SENT in each subpixel receive a scan signal SCAN and a sensing signal SENSE through the same gate line. One gate line may be disposed to correspond to each subpixel row.

즉, 제1 서브픽셀 행에 포함된 서브픽셀들(SP11, SP12, ... , SP18)은 제1 게이트 라인(GL1)으로부터 게이트 신호(스캔 신호, 센싱 신호)를 공급받는다. 제2 서브픽셀 행에 포함된 서브픽셀들(SP21, SP22, ... , SP28)은 제2 게이트 라인(GL2)으로부터 게이트 신호(스캔 신호, 센싱 신호)를 공급받는다.That is, the subpixels SP11 , SP12 , ... , SP18 included in the first subpixel row receive gate signals (scan signals and sensing signals) from the first gate line GL1 . The subpixels SP21 , SP22 , ... , SP28 included in the second subpixel row receive gate signals (scan signals and sensing signals) from the second gate line GL2 .

8개의 데이터 라인(DL1, ... , DL8) 각각은 1개의 서브픽셀 열에 대응되어 배치된다. Each of the eight data lines DL1 , ... , DL8 is disposed to correspond to one subpixel column.

도 4를 참조하면, 2개의 구동전압 라인(DVL1, DVL2) 각각은 4개의 서브픽셀 열에 대응되어 배치된다. Referring to FIG. 4 , each of the two driving voltage lines DVL1 and DVL2 is disposed to correspond to four sub-pixel columns.

예를 들어, DVL2는 제3, 제4, 제5, 제6 서브픽셀 열에 포함된 서브픽셀들(SP13, SP14, SP15, SP16, ...)로 구동전압(EVDD)을 공급한다. For example, the DVL2 supplies the driving voltage EVDD to the subpixels SP13, SP14, SP15, SP16, ... included in the third, fourth, fifth, and sixth subpixel columns.

도 4를 참조하면, 2개의 기준전압 라인(RVL1, RVL2) 각각은 4개의 서브픽셀 열에 대응되어 배치된다. Referring to FIG. 4 , each of the two reference voltage lines RVL1 and RVL2 is disposed to correspond to four sub-pixel columns.

예를 들어, RVL1은 제1, 제2, 제3, 제4 서브픽셀 열에 포함된 서브픽셀들(SP11, SP12, SP13, SP14, ...)로 구동전압(EVDD)을 공급한다. For example, RVL1 supplies the driving voltage EVDD to the sub-pixels SP11, SP12, SP13, SP14, ... included in the first, second, third, and fourth sub-pixel columns.

또한, RVL1은 제1, 제2, 제3, 제4 서브픽셀 열에 포함된 서브픽셀들(SP11, SP12, SP13, SP14, ...)에 대한 센싱 시, 센싱 라인으로 활용된다. In addition, RVL1 is used as a sensing line when sensing the sub-pixels SP11, SP12, SP13, SP14, ... included in the first, second, third, and fourth sub-pixel columns.

도 4를 참조하면, 패널 구조의 대칭성을 위해, 제1, 제2 서브픽셀 열 사이에 2개의 데이터 라인(DL1, DL2)이 배치된다. 제1 서브픽셀 열의 일 측에 제1 구동전압 라인(DVL1)이 배치되고, 제4 서브픽셀 열의 타 측에 제2 구동전압 라인(DVL2)이 배치된다. 그리고, 제2, 제3 서브픽셀 열 사이에 1개의 기준전압 라인(RVL1)이 배치된다. Referring to FIG. 4 , two data lines DL1 and DL2 are disposed between the first and second subpixel columns for symmetry of the panel structure. The first driving voltage line DVL1 is disposed on one side of the first sub-pixel column, and the second driving voltage line DVL2 is disposed on the other side of the fourth sub-pixel column. In addition, one reference voltage line RVL1 is disposed between the second and third subpixel columns.

후술하는 설명에서는, 도 4의 신호 라인 배치 구조로 신호 라인들이 배치된 것을 예로 들어 설명한다.In the following description, an example in which signal lines are arranged in the signal line arrangement structure of FIG. 4 will be described.

도 5는 본 발명의 실시예들에 따른 표시장치의 구현 예시도이다. 5 is an exemplary implementation diagram of a display device according to embodiments of the present invention.

도 5를 참조하면, 각 게이트 구동 칩(GDIC)는, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)과 연결된 필름(GF) 상에 실장 될 수 있다. Referring to FIG. 5 , each gate driving chip GDIC may be mounted on a film GF connected to the display panel 110 when implemented in a chip-on-film (COF) method.

각 구동 칩은, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)에 연결된 필름(SF) 상에 실장 될 수 있다. Each driving chip may be mounted on a film SF connected to the display panel 110 when implemented in a chip-on-film (COF) method.

표시장치(100)는, 다수의 소스 구동 칩(SDIC)과 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다. The display device 100 includes at least one source printed circuit board (SPCB), control components, and various electric devices for circuit connection between a plurality of source driving chips (SDIC) and other devices. It may include a control printed circuit board (CPCB: Control Printed Circuit Board) for mounting them.

소스 구동 칩(SDIC)이 실장 된 필름(SF, 또는 기판)은 일 측이 표시패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결된다. 한편 도 5에서는 필름(GF,SF)의 평면 형상인 사각형인 구성을 개시하고 있으나, 본 실시예에 따른 표시장치는 이에 국한되지 않으며, 다각형, 원형 등 다양한 형상일 수 있다.One side of the film (SF, or substrate) on which the source driving chip SDIC is mounted is electrically connected to the display panel 110 and the other side is electrically connected to the source printed circuit board (SPCB). Meanwhile, although FIG. 5 discloses a rectangular configuration of the films GF and SF having a planar shape, the display device according to the present embodiment is not limited thereto, and may have various shapes such as polygons and circles.

컨트롤 인쇄회로기판(CPCB)에는, 제1 인쇄회로(120) 및 제2 인쇄회로(130) 등의 동작을 제어하는 패널 구동 컨트롤러(540)이 실장될 수 있다. A panel driving controller 540 for controlling operations of the first printed circuit 120 and the second printed circuit 130 may be mounted on the control printed circuit board (CPCB).

한편, 도면에는 도시하지 않았으나, 컨트롤 인쇄회로기판(CPCB)에는 표시패널(110), 제1 인쇄회로(120) 및 제2 인쇄회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 실장 될 수 있다. Meanwhile, although not shown in the drawings, the control printed circuit board (CPCB) supplies various voltages or currents to the display panel 110 , the first printed circuit 120 , and the second printed circuit 130 , or various voltages or A power management integrated circuit (PMIC) for controlling current may be further mounted.

적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있다. At least one source printed circuit board (SPCB) and the control printed circuit board (CPCB) may be circuitly connected through at least one connecting member.

여기서, 연결 부재는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다. Here, the connection member may be, for example, a flexible printed circuit (FPC), a flexible flat cable (FFC), or the like.

적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다. At least one source printed circuit board (SPCB) and control printed circuit board (CPCB) may be implemented by being integrated into one printed circuit board.

도 6 및 도 7은 본 발명의 실시예들에 따른 표시장치를 개략적으로 도시한 도면이다.6 and 7 are diagrams schematically illustrating a display device according to embodiments of the present invention.

도 6 및 도 7을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110) 및 표시패널(110)에 연결된 제1 인쇄회로(120)를 포함한다. 여기서, 제1 인쇄회로(120)는 소스 구동 칩(SDIC)과, 소스 구동 칩(SDIC)이 실장 된 필름(SF)을 포함한다. 6 and 7 , the display device 100 according to embodiments of the present invention includes a display panel 110 and a first printed circuit 120 connected to the display panel 110 . Here, the first printed circuit 120 includes a source driving chip SDIC and a film SF on which the source driving chip SDIC is mounted.

표시패널(110)은 적어도 일 측에 패드 영역(611)을 구비한다. 그리고, 도 6에는 도시하지 않았으나, 패드 영역(611)에는 다수의 패널패드가 배치될 수 있다.The display panel 110 has a pad area 611 on at least one side thereof. Also, although not shown in FIG. 6 , a plurality of panel pads may be disposed in the pad area 611 .

제1 인쇄회로(120)는 적어도 일 측에 본딩 영역(621)을 구비한다. 그리고, 도 6에는 도시하지 않았으나, 본딩 영역(621)에는 다수의 회로패드가 배치될 수 있다.The first printed circuit 120 includes a bonding region 621 on at least one side. Also, although not shown in FIG. 6 , a plurality of circuit pads may be disposed in the bonding area 621 .

표시패널(110)과 제1 인쇄회로(120)는 서로 본딩될 수 있다. 구체적으로, 표시패널(110)의 패드 영역(611)에 구비된 다수의 패널패드와 제1 인쇄회로(120)의 본딩 영역(621)에 구비된 다수의 회로패드가 연결될 수 있다.The display panel 110 and the first printed circuit 120 may be bonded to each other. Specifically, a plurality of panel pads provided in the pad area 611 of the display panel 110 and a plurality of circuit pads provided in the bonding area 621 of the first printed circuit 120 may be connected to each other.

이를 통해, 제1 인쇄회로(120)는 표시패널(110)에 신호를 전달할 수 있다.Through this, the first printed circuit 120 may transmit a signal to the display panel 110 .

한편, 도 6에 도시한 바와 같이, 제1 인쇄회로(120)는 표시패널(110)의 상부에 본딩되어, 표시패널(110)의 상면과 대응되도록 연장될 수 있다. 여기서, 소스 구동 칩(SDIC)는 필름(SF)의 하부에 실장될 수 있다.Meanwhile, as shown in FIG. 6 , the first printed circuit 120 may be bonded to the upper portion of the display panel 110 and may extend to correspond to the upper surface of the display panel 110 . Here, the source driving chip SDIC may be mounted under the film SF.

본 발명의 실시예들에 따른 표시장치(100)는 이에 국한되지 않으며, 도 7에 도시한 바와 같이, 제1 인쇄회로(120)가 표시패널(110)의 상부에 본딩되어, 표시패널(110)의 아래 방향으로 연장될 수 있다. 여기서, 소스 구동 칩(SDIC)은 필름(SF) 상부에 실장될 수 있다.The display device 100 according to embodiments of the present invention is not limited thereto, and as shown in FIG. 7 , the first printed circuit 120 is bonded to the upper portion of the display panel 110 , and the display panel 110 is ) may extend downward. Here, the source driving chip SDIC may be mounted on the film SF.

이와 같이, 본 발명의 실시예들에 따른 표시장치(100)는 제1 인쇄회로(120)가 표시패널(110)에 본딩되어 도 6 및 도 7과 같이 배치될 수 있다.As described above, in the display device 100 according to embodiments of the present invention, the first printed circuit 120 may be bonded to the display panel 110 to be disposed as shown in FIGS. 6 and 7 .

도 8은 본 발명의 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다. 도 9는 본 발명의 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다.8 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to embodiments of the present invention. 9 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to embodiments of the present invention.

도 8 및 도 9를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110)과 필름(SF)에 소스 구동 칩(SDIC)이 실장 된 제1 인쇄회로(120)를 포함한다.8 and 9 , the display device 100 according to embodiments of the present invention includes a first printed circuit 120 in which a source driving chip SDIC is mounted on a display panel 110 and a film SF. includes

표시패널(110)은 다수의 데이터 라인(DL1, DL2, DL3, DL4) 및 다수의 게이트 라인에 의해 정의되는 다수의 서브픽셀이 액티브 영역(A/A)에 배열되고, 액티브 영역(A/A)의 외곽 영역인 넌-액티브 영역(N/A)을 포함한다. In the display panel 110 , a plurality of subpixels defined by a plurality of data lines DL1 , DL2 , DL3 and DL4 and a plurality of gate lines are arranged in an active area A/A, and the active area A/A ) includes a non-active area (N/A) that is an outer area of .

액티브 영역(A/A)에는 다수의 데이터 라인(DL1, DL2, DL3, DL4) 사이에 기준전압 라인(RVL)이 배치될 수 있다. A reference voltage line RVL may be disposed between the plurality of data lines DL1 , DL2 , DL3 , and DL4 in the active region A/A.

예를 들면, 제1 및 제2 데이터 라인(DL1, DL2)과 제3 및 제4 데이터 라인(DL3, DL4) 사이에 하나의 기준전압 라인(RVL, 공통전압을 공급하기 위한 공통 전압 라인일 수도 있음)이 배치될 수 있다. For example, one reference voltage line RVL may be a common voltage line for supplying a common voltage between the first and second data lines DL1 and DL2 and the third and fourth data lines DL3 and DL4. ) can be placed.

넌- 액티브 영역(N/A)에는 본딩 영역(611)이 구비되고, 본딩 영역(611)에는 제1 패널패드(850)와 제2 패널패드(860)가 배치될 수 있다. 예를 들면, 제1 패널패드(850) 사이에 제2 패널 패드(860)가 배치될 수 있다.A bonding area 611 may be provided in the non-active area N/A, and a first panel pad 850 and a second panel pad 860 may be disposed in the bonding area 611 . For example, the second panel pads 860 may be disposed between the first panel pads 850 .

한편, 다수의 서브픽셀 중 하나의 서브픽셀(예를 들어, 제1 서브픽셀)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하기 위한 구동 트랜지스터(DRT)를 포함한다.Meanwhile, one subpixel (eg, the first subpixel) of the plurality of subpixels includes an organic light emitting diode (OLED) and a driving transistor (DRT) for driving the organic light emitting diode (OLED).

구동 트랜지스터(DRT)의 제2 노드(N2)와 데이터 라인 사이에 전기적으로 연결된 제1 트랜지스터(SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 기준전압 라인 사이에 전기적으로 연결된 제2 트랜지스터(SENT)를 포함한다.The first transistor SWT is electrically connected between the second node N2 of the driving transistor DRT and the data line, and the first transistor SWT is electrically connected between the first node N1 of the driving transistor DRT and the reference voltage line. 2 transistors SENT.

그리고, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 캐패시터를 포함한다. In addition, a capacitor electrically connected between the first node N1 and the second node N2 of the driving transistor DRT is included.

여기서, 다수의 데이터 라인(DL1, DL2, DL3, DL4)은 각각 제1 패널패드(850)와 전기적으로 연결된다. Here, the plurality of data lines DL1 , DL2 , DL3 , and DL4 are electrically connected to the first panel pad 850 , respectively.

구체적으로, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL1, DL2, DL3, DL4) 각각은 넌-액티브 영역(N/A)으로 연장되거나, 넌-액티브 영역(N/A) 배치된 다수의 데이터 링크 라인(DLLK1, DLLK2, DLLK3, DLLK4) 각각으로 연결될 수 있다. 여기서, 데이터 링크 라인(DLLK1, DLLK2, DLLK3, DLLK4)은 제1 데이터 링크 라인(DLLK1), 제2 데이터 링크 라인(DLLK2), 제3 데이터 링크 라인(DLLK3) 및 제4 데이터 링크 라인(DLLK4)을 포함할 수 있다.Specifically, each of the plurality of data lines DL1 , DL2 , DL3 , and DL4 disposed in the active area A/A extends into the non-active area N/A or the non-active area N/A. It can be connected to each of a plurality of arranged data link lines DLLK1, DLLK2, DLLK3, and DLLK4. Here, the data link lines DLLK1, DLLK2, DLLK3, and DLLK4 are the first data link line DLLK1, the second data link line DLLK2, the third data link line DLLK3, and the fourth data link line DLLK4. may include

한편, 후술하는 설명에서는 설명의 편의를 위해, 액티브 영역(A/A)에 배치된 다수의 데이터 라인(DL1, DL2, DL3, DL4) 각각이 넌-액티브 영역(N/A) 배치된 데이터 링크 라인(DLLK1, DLLK2, DLLK3, DLLK4)으로 연결된 구성을 중심으로 설명한다. 다만, 데이터 링크 라인(DLLK1, DLLK2, DLLK3, DLLK4)은 경우에 따라 '데이터 라인'이나 '기준전압 라인 또는 공통전압 라인'으로 지칭 될 수도 있다.Meanwhile, in the following description, for convenience of explanation, each of the plurality of data lines DL1 , DL2 , DL3 and DL4 disposed in the active area A/A is a data link disposed in the non-active area N/A. The description will be focused on the configuration connected by lines (DLLK1, DLLK2, DLLK3, DLLK4). However, the data link lines DLLK1, DLLK2, DLLK3, and DLLK4 may be referred to as a 'data line' or a 'reference voltage line or a common voltage line' in some cases.

데이터 링크 라인(DLLK1, DLLK2, DLLK3, DLLK4)은 패드 영역(611)에 배치된 제1 패널패드(850)에 각각 연결된다. 즉, 다수의 데이터 라인(DL1, DL2, DL3, DL4) 각각은 제1 패널패드(850)와 전기적으로 연결될 수 있다. The data link lines DLLK1 , DLLK2 , DLLK3 , and DLLK4 are respectively connected to the first panel pad 850 disposed in the pad area 611 . That is, each of the plurality of data lines DL1 , DL2 , DL3 , and DL4 may be electrically connected to the first panel pad 850 .

그리고, 액티브 영역(A/A)에 배치된 다수의 기준전압 라인(RVL)은 넌-액티브 영역(N/A)으로 연장되거나, 넌-액티브 영역(N/A)에 배치된 기준전압 링크 라인(RVLK)으로 연결될 수 있다.In addition, the plurality of reference voltage lines RVL disposed in the active area A/A extend to the non-active area N/A or reference voltage link lines disposed in the non-active area N/A. (RVLK).

후술하는 설명에서는, 액티브 영역(A/A)에 배치된 기준전압 라인(RVL)이 넌-액티브 영역(N/A)에 배치된 기준전압 링크 라인(RVLK)으로 연결된 구성을 중심으로 설명한다.In the following description, a configuration in which the reference voltage line RVL disposed in the active region A/A is connected to the reference voltage link line RVLK disposed in the non-active region N/A will be mainly described.

기준전압 링크 라인(RVLK)은 패드 영역(611)에 배치된 제2 패널패드(860)에 연결된다. 즉, 기준전압 라인(RVL)은 제2 패널패드(860)와 전기적으로 연결된다. The reference voltage link line RVLK is connected to the second panel pad 860 disposed in the pad area 611 . That is, the reference voltage line RVL is electrically connected to the second panel pad 860 .

제1 인쇄회로(120)의 본딩 영역(621)에는 다수의 회로패드(880, 890)가 배치된다. 다수의 회로패드(880, 890)는 제1 회로패드(880)와 제2 회로패드(890)를 포함한다. 여기서, 제2 회로패드(890) 양 측에는 제1 회로패드(880)가 위치할 수 있다.A plurality of circuit pads 880 and 890 are disposed in the bonding area 621 of the first printed circuit 120 . The plurality of circuit pads 880 and 890 include a first circuit pad 880 and a second circuit pad 890 . Here, the first circuit pad 880 may be positioned on both sides of the second circuit pad 890 .

표시패널(110)과 제1 인쇄회로(120) 본딩 시, 제1 패널패드(850)는 제1 회로패드(880)와 연결되고, 제2 패널패드(860)는 제2 회로패드(890)와 연결될 수 있다. When the display panel 110 and the first printed circuit 120 are bonded, the first panel pad 850 is connected to the first circuit pad 880 , and the second panel pad 860 is connected to the second circuit pad 890 . can be connected with

즉, 제1 패널패드(850)와 데이터 라인(DL1, DL2, DL3, DL4)은 제1 회로패드(850)와 연결됨으로써, 소스 구동 칩(SDIC) 통해 다수의 데이터 라인(DL1, DL2, DL3, DL4)으로 데이터 전압을 공급받아 다수의 데이터 라인(DL1, DL2, DL3, DL4)이 구동될 수 있다.That is, the first panel pad 850 and the data lines DL1 , DL2 , DL3 , and DL4 are connected to the first circuit pad 850 , and thus the plurality of data lines DL1 , DL2 , DL3 through the source driving chip SDIC. , DL4) may be supplied with the data voltage to drive the plurality of data lines DL1, DL2, DL3, and DL4.

제2 패널패드(860)와 기준전압 라인(RVL)은 제2 회로패드(890)와 연결됨으로써, 소스 구동 칩(SDIC)으로 신호를 받거나, 전달할 수 있다. The second panel pad 860 and the reference voltage line RVL are connected to the second circuit pad 890 to receive or transmit a signal to the source driving chip SDIC.

구체적으로, 제1 시간 구간 동안, 제2 회로패드(890)에서 제2 패널패드(860)으로 기준전압이 전달되고, 제1 시간 구간과 다른 제2 시간 구간 동안, 제2 패널패드(860)에서 제2 회로패드(890)로 상기 기준전압과 다른 전압(예를 들면, 센싱 전압)이 전달될 수 있다.Specifically, during the first time period, the reference voltage is transferred from the second circuit pad 890 to the second panel pad 860 , and during a second time period different from the first time period, the second panel pad 860 . A voltage different from the reference voltage (eg, a sensing voltage) may be transmitted from the to the second circuit pad 890 .

한편, 소스 구동 칩(SDIC)은 아날로그 디지털 컨버터를 포함하고, 제2 시간 구간 동안, 제2 회로패드(890)로 전달된 다른 전압은 아날로그 디지털 컨버터에 입력될 수 있다.Meanwhile, the source driving chip SDIC includes an analog-to-digital converter, and during the second time period, another voltage transmitted to the second circuit pad 890 may be input to the analog-to-digital converter.

이를 통해, 영상 구동과 센싱 구동을 효율적으로 제공할 수 있다.Through this, it is possible to efficiently provide image driving and sensing driving.

제1 회로패드(880) 및 제2 회로패드(890) 각각의 길이는 서로 다를 수 있다. The length of each of the first circuit pad 880 and the second circuit pad 890 may be different from each other.

구체적으로, 제1 회로패드(880)와 제2 회로패드(890) 중 어느 하나의 회로패드는 제1 인쇄회로(120)의 가장자리까지 연장되는 돌출부를 포함하여, 제1 회로패드(880)와 제2 회로패드(890) 각각의 길이는 서로 다를 수 있다.Specifically, any one of the first circuit pad 880 and the second circuit pad 890 includes a protrusion extending to the edge of the first printed circuit 120 , and includes the first circuit pad 880 and the second circuit pad 890 . The lengths of each of the second circuit pads 890 may be different from each other.

예를 들면, 제2 패널패드(860)와 연결된 상기 제2 회로패드(890)의 길이는 제1 패널패드(850)와 연결된 제1 회로패드(880)의 길이보다 짧을 수 있다. For example, the length of the second circuit pad 890 connected to the second panel pad 860 may be shorter than the length of the first circuit pad 880 connected to the first panel pad 850 .

구체적으로, 도 8 에 도시된 바와 같이, 제1 회로패드(880)는 제1 인쇄회로(120)의 가장자리를 향하도록 돌출된 제1 돌출부(881)를 포함한다. 그리고, 제2 회로패드(890) 역시 제1 인쇄회로(120)의 가장자리를 향하도록 돌출된 제2 돌출부(891)를 포함한다. Specifically, as shown in FIG. 8 , the first circuit pad 880 includes a first protrusion 881 protruding toward the edge of the first printed circuit 120 . In addition, the second circuit pad 890 also includes a second protrusion 891 protruding toward the edge of the first printed circuit 120 .

여기서, 제1 돌출부(881)와 제2 돌출부(891) 중 제1 돌출부(881)는 제1 인쇄회로(120)의 가장자리에서 노출될 수 있다. Here, the first protrusion 881 of the first protrusion 881 and the second protrusion 891 may be exposed at the edge of the first printed circuit 120 .

그리고, 제2 돌출부(891)는 제1 인쇄회로(120)의 가장자리에서 노출되지 않는다. 즉, 제1 인쇄회로(120)의 가장자리에서 노출되는 제1 돌출부(881)의 길이가 제2 인쇄회로(120)의 가장자리에서 노출되지 않는 제2 돌출부(891)의 길이보다 길 수 있다.In addition, the second protrusion 891 is not exposed at the edge of the first printed circuit 120 . That is, the length of the first protrusion 881 exposed at the edge of the first printed circuit 120 may be longer than the length of the second protrusion 891 not exposed at the edge of the second printed circuit 120 .

따라서, 제1 회로패드(880)와 제2 회로패드(890) 길이는 제1 돌출부(881)의 길이와 제2 돌출부(891)의 길이만큼 차이가 날 수 있다. Accordingly, the length of the first circuit pad 880 and the second circuit pad 890 may be different by the length of the first protrusion 881 and the length of the second protrusion 891 .

여기서, 제1 및 제 2 돌출부(881, 891)의 길이는 제1 및 제2 돌출부(881, 891)가 각각 제1 및 제2 회로패드(880, 890)로부터 인쇄회로(120)의 가장자리 방향으로 연장되는 방향을 기준으로 한 길이 일 수 있다.Here, the lengths of the first and second protrusions 881 and 891 are the first and second protrusions 881 and 891 from the first and second circuit pads 880 and 890, respectively, in the edge direction of the printed circuit 120 . It may be a length based on the extending direction.

한편, 도 2 내지 도 4에서 설명한 바와 같이, 데이터 라인(DL)은 표시패널(110)에 배열되는 다수의 서브픽셀(SP) 각각의 열에 대응되어 배치되고, 기준전압 라인(RVL)은 적어도 두 개의 서브픽셀(SP) 사이의 열에 배열되어, 적어도 두 개의 서브픽셀(SP)이 하나의 기준전압 라인(RVL)을 공유할 수 있다.Meanwhile, as described with reference to FIGS. 2 to 4 , the data line DL is disposed to correspond to each column of the plurality of subpixels SP arranged on the display panel 110 , and the reference voltage line RVL includes at least two It is arranged in a column between the sub-pixels SP, so that at least two sub-pixels SP may share one reference voltage line RVL.

그리고, 기준전압 라인(RVL)은 서브픽셀(SP) 특성치의 변화 및/또는 서브픽셀(SP) 특성치 간의 편차를 보상해주는 보상 프로세스를 수행할 수 있도록 표시패널(110)에 신호를 전달하거나, 표시패널(110)로부터 전달받은 신호를 소스 구동 칩(SDIC)에 전달할 수 있다.In addition, the reference voltage line RVL transmits a signal to the display panel 110 to perform a compensation process for compensating for a change in the characteristic value of the sub-pixel SP and/or a deviation between the characteristic values of the sub-pixel SP, or displays the signal. A signal received from the panel 110 may be transmitted to the source driving chip SDIC.

이러한, 기준전압 라인(RVL)과 연결된 제2 회로패드(890)에 이물이 침투할 경우, 이물로 인해 제2 회로패드(890)와 인접한 적어도 하나의 제1 회로패드(880)와 전기적으로 연결될 수 있다.When a foreign material penetrates into the second circuit pad 890 connected to the reference voltage line RVL, the foreign material may be electrically connected to the at least one first circuit pad 880 adjacent to the second circuit pad 890 due to the foreign material. can

즉, 제2 회로패드(890)는 인접하여 배치된 적어도 하나의 제1 회로패드(880)와 단락(short)이 생길 수 있다.That is, the second circuit pad 890 may be shorted with at least one first circuit pad 880 disposed adjacently.

이에 따라, 영상 구동 또는 센싱 구동 시, 제2 회로패드(890)를 통해 액티브 영역(A/A)의 기준전압 라인(RVL)으로 공급되는 기준 전압에 문제가 생기는 현상이 발생할 수 있다.Accordingly, a problem may occur in the reference voltage supplied to the reference voltage line RVL of the active region A/A through the second circuit pad 890 during image driving or sensing driving.

한편, 센싱 구동에 따라 센싱부(310, 도 3 참조)가 기준전압 라인(RVL)의 전압을 센싱할 때, 센싱부(310)는 제2 회로패드(890)을 통해 연결된 기준전압 라인(RLV)의 전압(구동 트랜지스터(DRT)의 제1노드(N1)의 전압에 대응됨)을 센싱하는데, 제2 회로패드(890)가 제1 회로패드(880)들 중 하나 이상과 단락(Short) 된 경우, 센싱부(310)는 잘못된 센싱값을 얻게 된다. On the other hand, when the sensing unit 310 (refer to FIG. 3 ) senses the voltage of the reference voltage line RVL according to the sensing driving, the sensing unit 310 is connected to the reference voltage line RLV through the second circuit pad 890 . ) (corresponding to the voltage of the first node N1 of the driving transistor DRT), the second circuit pad 890 is shorted with one or more of the first circuit pads 880 In this case, the sensing unit 310 obtains an erroneous sensing value.

이에 따라, 기준전압 라인(RLV)과 연결 가능한 서브픽셀 열들에 대하여 잘못된 보상이 이루어져, 기준전압 라인(RLV)과 연결 가능한 서브픽셀 열들이 위치한 화면 영역에서 화면 이상 현상이 발생할 수 있다. 이러한 화면 이상 현상을 "라인 결함(Line Defect)"이라고 한다.Accordingly, erroneous compensation is made for sub-pixel columns connectable to the reference voltage line RLV, and a screen abnormality may occur in a screen area in which sub-pixel columns connectable to the reference voltage line RLV are located. This screen anomaly is called "Line Defect".

이에, 본 발명의 실시예들에 따른 표시장치(100)는 제2 회로패드(890)에 이물이 침투하는 것을 방지하기 위해, 제1 회로패드(880)보다 제2 회로패드(890)을 짧게 구성하여 제1 인쇄회로(120)의 가장자리에서 노출되는 것을 방지한다.Accordingly, in the display device 100 according to embodiments of the present invention, the second circuit pad 890 is shorter than the first circuit pad 880 in order to prevent foreign substances from penetrating into the second circuit pad 890 . It is configured to prevent exposure at the edge of the first printed circuit 120 .

즉, 제2 회로패드(890)가 외부로 노출되어 이물이 침투하는 것을 방지하고, 이를 통해, 잘못된 센싱 값이 얻어지는 현상을 방지할 수 있다. That is, the second circuit pad 890 is exposed to the outside to prevent foreign matter from penetrating, thereby preventing a phenomenon in which an incorrect sensing value is obtained.

한편, 제1 돌출부(881)의 폭(D1)은 제1 회로패드(880)의 최대폭(D2)보다 좁게 이루어질 수 있다. 그리고, 제2 돌출부(891)의 폭(D3)은 제2 회로패드(890)의 최대폭(D4)보다 좁을 수 있다. Meanwhile, the width D1 of the first protrusion 881 may be narrower than the maximum width D2 of the first circuit pad 880 . In addition, the width D3 of the second protrusion 891 may be narrower than the maximum width D4 of the second circuit pad 890 .

여기서, 제1 및 제2 회로패드(880, 890)의 폭(D2, D4)과 제1 및 제2 돌출부(881, 891)의 폭(D1, D3)은 제1 및 제2 돌출부(881, 891)의 길이 방향과 수직한 방향을 기준으로 한 폭일 수 있다.Here, the widths D2 and D4 of the first and second circuit pads 880 and 890 and the widths D1 and D3 of the first and second protrusions 881 and 891 are the first and second protrusions 881 , 891) may be a width based on a direction perpendicular to the longitudinal direction.

한편, 제1 돌출부(881)는 인쇄회로(120)의 가장자리에서 노출되도록 배치되므로, 제1 돌출부(881)에 수분 등의 이물이 침투할 수 있다. 그러나, 본 발명의 실시예들에서는 제1 돌출부(881)의 폭(D1)이 제1 회로패드(880)의 최대폭(D2)보다 좁게 이루어짐으로써, 제1 돌출부(881)에 수분 등의 이물이 침투하는 것을 억제할 수 있다. Meanwhile, since the first protrusion 881 is disposed to be exposed at the edge of the printed circuit 120 , foreign substances such as moisture may penetrate into the first protrusion 881 . However, in embodiments of the present invention, since the width D1 of the first protrusion 881 is narrower than the maximum width D2 of the first circuit pad 880 , foreign substances such as moisture are deposited on the first protrusion 881 . penetration can be prevented.

이를 통해, 영상 구동 또는 센싱 구동 시, 제1 회로패드(880)를 통해 액티브 영역(A/A)의 데이터 라인(DL)으로 공급되는 데이터 전압에 문제가 생기는 현상을 방지할 수 있다.Accordingly, it is possible to prevent a problem from occurring in the data voltage supplied to the data line DL of the active area A/A through the first circuit pad 880 during image driving or sensing driving.

즉, 본 발명의 실시예들에 따른 표시장치(100)는 제2 회로패드(890)의 제2 돌출부(891)가 제1 인쇄회로(120)의 가장자리에서 노출되지 않고, 제1 회로패드(880)의 제1 돌출부(881)의 폭(D1)은 제1 회로패드(880)의 최대폭(D2)보다 좁게 이루어질 수 있다.That is, in the display device 100 according to embodiments of the present invention, the second protrusion 891 of the second circuit pad 890 is not exposed at the edge of the first printed circuit 120 , and the first circuit pad ( The width D1 of the first protrusion 881 of the 880 may be narrower than the maximum width D2 of the first circuit pad 880 .

이를 통해, 표시장치(100)의 영상 구동 또는 센싱 구동 시, 기준전압 라인(RVL)으로 공급되는 기준 전압에 문제가 생기거나, 데이터 라인(DL)으로 공급되는 데이터 전압에 문제가 생기는 현상을 방지한다.This prevents a problem in the reference voltage supplied to the reference voltage line RVL or a problem in the data voltage supplied to the data line DL when the display device 100 is driven for image driving or sensing. do.

이와 같은 구조를 도 10 및 도 11을 참조하여 검토하면 다음과 같다.A review of such a structure with reference to FIGS. 10 and 11 is as follows.

도 10은 도 9의 A-B를 따라 절단한 단면도이다. 도 11은 도 9의 C-D를 따라 절단한 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용이 생략될 수 있다.FIG. 10 is a cross-sectional view taken along line A-B of FIG. 9 . 11 is a cross-sectional view taken along line C-D of FIG. 9 . In the following description, content overlapping with the above-described embodiments may be omitted.

도 10을 참조하면, 표시패널(110) 상에 제1 절연층(1011) 및 제2 절연층(1012)이 배치된다. 제2 절연층(1012) 상에는 제2 데이터 링크 라인(DLLK2)과 제1 패널패드(850)가 배치된다.Referring to FIG. 10 , a first insulating layer 1011 and a second insulating layer 1012 are disposed on the display panel 110 . A second data link line DLLK2 and a first panel pad 850 are disposed on the second insulating layer 1012 .

제2 데이터 링크 라인(DLLK2)는 액티브 영역(A/A)에 배치된 제2 데이터 라인(DL2)과 연결될 수 있다. 제2 데이터 링크 라인(DLLK2)은 제1 패널패드(850)와 동일 층에 배치되어, 제1 패널패드(850)에 직접적으로 연결될 수 있다.The second data link line DLLK2 may be connected to the second data line DL2 disposed in the active area A/A. The second data link line DLLK2 may be disposed on the same layer as the first panel pad 850 and may be directly connected to the first panel pad 850 .

한편, 도 10에서는 제2 데이터 링크 라인(DLLK2)와 제1 패널패드(850)가 배치되는 구성을 예시로 하나, 제1, 제3 및 제4 데이터 링크 라인(DLLK1, DLLK3, DLLK4) 각각과 제1 패널패드(850)가 연결된 영역 역시 도 10에 도시된 단면 구조와 동일할 수 있다.Meanwhile, in FIG. 10 , a configuration in which the second data link line DLLK2 and the first panel pad 850 are disposed is taken as an example, and the first, third, and fourth data link lines DLLK1, DLLK3, and DLLK4 are respectively A region to which the first panel pad 850 is connected may also have the same cross-sectional structure as shown in FIG. 10 .

그리고, 제1 패널패드(850)는 제1 인쇄회로(120)의 제1 회로패드(880)와 연결될 수 있다. 여기서, 제1 회로패드(880)와 제1 패널패드(850)는 중첩하도록 배치될 수 있다.In addition, the first panel pad 850 may be connected to the first circuit pad 880 of the first printed circuit 120 . Here, the first circuit pad 880 and the first panel pad 850 may be disposed to overlap.

도 11을 참조하면, 제2 절연층(1012) 상에 기준전압 링크 라인(RVLK)과 제2 패널패드(860)가 배치된다. Referring to FIG. 11 , a reference voltage link line RVLK and a second panel pad 860 are disposed on the second insulating layer 1012 .

기준전압 링크 라인(RVLK)는 액티브 영역(A/A)에 배치된 기준전압 라인(RVL)과 연결될 수 있다. 기준전압 링크 라인(RVLK)은 제2 패널패드(860)와 동일 층에 배치되어, 제2 패널패드(860)에 직접적으로 연결될 수 있다. The reference voltage link line RVLK may be connected to the reference voltage line RVL disposed in the active region A/A. The reference voltage link line RVLK may be disposed on the same layer as the second panel pad 860 and may be directly connected to the second panel pad 860 .

그리고, 제2 패널패드(860)는 제2 회로패드(890)와 연결될 수 있다. 여기서, 제1 회로패드(890)와 제2 패널패드(860)는 중첩하도록 배치될 수 있으며, In addition, the second panel pad 860 may be connected to the second circuit pad 890 . Here, the first circuit pad 890 and the second panel pad 860 may be disposed to overlap,

도 10 및 도 11에 도시된 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 패널패드(850)의 길이(W2)와 제2 패널패드(860)의 길이(W4)는 동일할 수 있다. 이와 더불어, 제1 및 제2 패널패드(850, 860)의 형상은 동일할 수 있다. 그리고, 제1 및 제2 패널패드(850, 860)는 동일 층에 배치될 수 있다. In the display device 100 according to the exemplary embodiments shown in FIGS. 10 and 11 , the length W2 of the first panel pad 850 and the length W4 of the second panel pad 860 are the same. can do. In addition, the shapes of the first and second panel pads 850 and 860 may be the same. Also, the first and second panel pads 850 and 860 may be disposed on the same layer.

여기서, 제1 패널패드(850)의 길이(W2)와 제2 패널패드(860)의 길이(W4)는 표시패널(110)의 안쪽 방향으로부터 표시패널(110)의 바깥 방향으로 향하는 방향을 기준으로 한 길이이다.Here, the length W2 of the first panel pad 850 and the length W4 of the second panel pad 860 are based on the direction from the inner direction of the display panel 110 to the outer direction of the display panel 110 . is the length of

즉, 제1 및 제2 패널패드(850)가 동일 층에 배치되고, 동일한 형상으로 이루어짐으로써, 표시패널(100) 상에 제1 및 제2 패널패드(850, 860)를 동시에 형성할 수 있으므로 공정을 간단하게 할 수 있는 효과가 있다.That is, since the first and second panel pads 850 are disposed on the same layer and have the same shape, the first and second panel pads 850 and 860 can be simultaneously formed on the display panel 100 . This has the effect of simplifying the process.

표시패널(110)과 제1 인쇄회로(120)가 본딩된 후, 제1 및 제2 패널패드(850, 860) 각각은 제1 회로패드(880)과 제2 회로패드(890)에 의해 상면의 일부가 노출될 수 있다.After the display panel 110 and the first printed circuit 120 are bonded to each other, the first and second panel pads 850 and 860 are respectively formed on the upper surface by the first circuit pad 880 and the second circuit pad 890 . part of it may be exposed.

여기서, 제1 회로패드(880)의 길이(W1)는 제2 회로패드(890)의 길이(W3)보다 길 수 있다. Here, the length W1 of the first circuit pad 880 may be longer than the length W3 of the second circuit pad 890 .

제1 회로패드(880)의 길이(W1)와 제2 회로패드(890)의 길이(W3)는 표시패널(110)의 안쪽 방향으로부터 표시패널(110)의 바깥 방향으로 향하는 방향을 기준으로 한 길이이다.The length W1 of the first circuit pad 880 and the length W3 of the second circuit pad 890 are based on the direction from the inner direction of the display panel 110 to the outer direction of the display panel 110 . is the length

제1 회로패드(880)의 일 끝 단은 제1 인쇄회로(120)의 가장자리와 일치할 수 있다. 즉, 제1 회로패드(880)는 제1 인쇄회로(120)의 가장자리와 대응되는 영역에서 일 끝 단이 노출될 수 있다. One end of the first circuit pad 880 may coincide with an edge of the first printed circuit 120 . That is, one end of the first circuit pad 880 may be exposed in a region corresponding to the edge of the first printed circuit 120 .

그리고, 제2 회로패드(890)의 일 끝 단은 제1 인쇄회로(120)의 가장자리와 일치하지 않는다. 다시 설명하면, 제2 회로패드(890)의 일 끝 단의 위치는 제1 인쇄회로(120)의 가장자리의 위치보다 표시패널의 바깥 방향 쪽으로 치우쳐 위치될 수 있다. 즉, 제2 회로패드(890)는 제1 회로패드(880)와 다르게 제1 인쇄회로(120) 가장자리에서 노출되지 않을 수 있다.In addition, one end of the second circuit pad 890 does not coincide with the edge of the first printed circuit 120 . In other words, the position of one end of the second circuit pad 890 may be positioned to be biased toward the outside of the display panel rather than the position of the edge of the first printed circuit 120 . That is, unlike the first circuit pad 880 , the second circuit pad 890 may not be exposed at the edge of the first printed circuit 120 .

따라서, 제1 회로패드(890)에 이물이 침투하는 것을 방지할 수 있다.Accordingly, it is possible to prevent foreign substances from penetrating into the first circuit pad 890 .

도 12는 본 발명의 다른 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다. 도 13은 본 발명의 다른 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용이 생략될 수 있다.12 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to another exemplary embodiment of the present invention. 13 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to another exemplary embodiment of the present invention. In the following description, content overlapping with the above-described embodiments may be omitted.

도 12는 도 8과 비교하였을 때, 표시패널(110)의 패드 영역(611)에서 다수의 제1 패널패드(850)와 다수의 제2 패널패드(860)가 위치할 수 있으며, 다수의 제1 패널패드(850) 중 일부의 제1 패널패드(805a)와 다수의 제2 패널패드(860a)의 형상이 달라질 수 있다.Compared to FIG. 8 in FIG. 12 , a plurality of first panel pads 850 and a plurality of second panel pads 860 may be positioned in the pad area 611 of the display panel 110 , and a plurality of first panel pads 860 may be located. The shapes of some of the first panel pads 805a and the plurality of second panel pads 860a among the first panel pads 850 may be different.

구체적으로, 제1 패널패드(850)와 제2 패널패드(860a)는 서로 인접하여 배치되고, 제2 패널패드(860a)의 길이는, 제1 패널패드(850)의 길이보다 짧을 수 있다.Specifically, the first panel pad 850 and the second panel pad 860a are disposed adjacent to each other, and the length of the second panel pad 860a may be shorter than the length of the first panel pad 850 .

그리고, 패드 영역(611)에는 제1 패널패드(850)와 인접하여 배치된 다른 제1 패널패드(850a)가 배치되고 다른 제1 패널패드(850a)의 길이는 제2 패널패드(860a)의 길이와 동일할 수 있다.In addition, in the pad area 611 , another first panel pad 850a disposed adjacent to the first panel pad 850 is disposed, and the length of the other first panel pad 850a is that of the second panel pad 860a. may be equal to the length.

예를 들면, 도 12에 도시된 바와 같이, 제1 데이터 링크 라인(DLLK1)와 연결된 제1 패널패드(850a)는 인접하여 배치된 제2 데이터 링크 라인(DLLK2)과 연결된 제1 패널패드(850)의 길이보다 짧을 수 있다. For example, as shown in FIG. 12 , the first panel pad 850a connected to the first data link line DLLK1 is connected to the second data link line DLLK2 disposed adjacent to the first panel pad 850 . ) may be shorter than the length of

그리고, 제2 데이터 링크 라인(DLLK2)과 연결된 제1 패널패드(850)의 길이는 인접하여 배치된 기준전압 링크 라인(RVLK)와 연결된 제2 패널패드(860a)의 길이보다 길 수 있다.In addition, the length of the first panel pad 850 connected to the second data link line DLLK2 may be longer than the length of the second panel pad 860a connected to the reference voltage link line RVLK disposed adjacent thereto.

기준전압 링크 라인(RVLK)과 연결된 제2 패널패드(860a)의 길이는 인접하여 배치된 제3 데이터 링크 라인(DLLK3)과 연결된 제1 패널패드(850)의 길이보다 짧을 수 있다. The length of the second panel pad 860a connected to the reference voltage link line RVLK may be shorter than the length of the first panel pad 850 connected to the third data link line DLLK3 disposed adjacently.

그리고, 제3 데이터 링크 라인(DLLK3)과 연결된 제1 패널패드(850)의 길이는 인접하여 배치된 제4 데이터 링크 라인(DLLK4)과 연결된 제1 패널패드(805a)의 길이보다 길 수 있다.Also, the length of the first panel pad 850 connected to the third data link line DLLK3 may be longer than the length of the first panel pad 805a connected to the fourth data link line DLLK4 disposed adjacently.

여기서, 제1 데이터 링크 라인(DLLK1)와 연결된 제1 패널패드(850a), 기준전압 링크 라인(RVLK)과 연결된 제2 패널패드(860a) 및 제4 데이터 링크 라인(DLLK4)과 연결된 제1 패널패드(805a)의 길이는 동일 할 수 있다. Here, the first panel pad 850a connected to the first data link line DLLK1, the second panel pad 860a connected to the reference voltage link line RVLK, and the first panel connected to the fourth data link line DLLK4 The length of the pad 805a may be the same.

제2 데이터 링크 라인(DLLK2)과 연결된 제1 패널패드(850)와 제3 데이터 링크 라인(DLLK3)과 연결된 제1 패널패드(850)의 길이는 동일할 수 있다. The first panel pad 850 connected to the second data link line DLLK2 and the first panel pad 850 connected to the third data link line DLLK3 may have the same length.

즉, 패드 영역(611)에는 서로 다른 길이를 갖는 패널패드가 교번하여 배치될 수 있다.That is, panel pads having different lengths may be alternately disposed in the pad area 611 .

상술한 바와 같이 서로 인접하여 배치된 패널패드의 길이가 서로 다르게 이루어짐으로써, 인접한 패널패드끼리 단락 되는 것을 방지할 수 있다.As described above, since the panel pads disposed adjacent to each other have different lengths, it is possible to prevent the adjacent panel pads from being short-circuited.

이와 더불어, 서로 인접하여 배치된 패널패드에 연결된 링크 라인은 패드 영역(611)에서 서로 다른 층에 배치될 수 있다.In addition, link lines connected to panel pads disposed adjacent to each other may be disposed on different layers in the pad area 611 .

예를 들면, 제1 패널패드(850a)에 연결된 제1 데이터 링크 라인(DLLK1)과 인접하여 배치된 제1 패널패드(850)에 연결된 제2 데이터 링크 라인(DLLK2)은 서로 다른 층에 위치할 수 있다.For example, the first data link line DLLK1 connected to the first panel pad 850a and the second data link line DLLK2 connected to the first panel pad 850 disposed adjacent to each other may be located on different layers. can

제1 패널패드(850)에 연결된 제2 데이터 링크 라인(DLLK2)과 인접하여 배치된 제2 패널패드(860a)에 연결된 기준전압 링크 라인(RVLK)는 서로 다른 층에 위치할 수 있다.The reference voltage link line RVLK connected to the second panel pad 860a disposed adjacent to the second data link line DLLK2 connected to the first panel pad 850 may be located on different layers.

제2 패널패드(860a)에 연결된 기준전압 링크 라인(RVLK)과 인접하여 배치된 제1 패널패드(850)에 연결된 제3 데이터 링크 라인(DLLK3)은 서로 다른 층에 위치할 수 있다.The third data link line DLLK3 connected to the first panel pad 850 disposed adjacent to the reference voltage link line RVLK connected to the second panel pad 860a may be located on different layers.

제1 패널패드(850)에 연결된 제3 데이터 링크 라인(DLLK3)과 인접하여 배치된 제1 패널패드(850a)에 연결된 제4 데이터 링크 라인(DLLK4)은 서로 다른 층에 위치할 수 있다.The third data link line DLLK3 connected to the first panel pad 850 and the fourth data link line DLLK4 connected to the first panel pad 850a disposed adjacent to each other may be located on different layers.

여기서, 길이가 짧은 제1 패널패드(850a) 각각과 연결된 제1 데이터 링크 라인(DLLK1), 제4 데이터 링크 라인(DLLK4) 및 제2 패널패드(860a)에 연결된 기준전압 링크 라인(RVLK)은 동일 층에 위치할 수 있다.Here, the reference voltage link line RVLK connected to the first data link line DLLK1, the fourth data link line DLLK4 and the second panel pad 860a connected to each of the short first panel pads 850a is They may be located on the same floor.

그리고, 길이가 긴 제1 패널패드(850) 각각과 연결된 제2 데이터 링크 라인(DLLK2)과 제 3 데이터 링크 라인(DLLK3)은 동일 층에 위치할 수 있다.In addition, the second data link line DLLK2 and the third data link line DLLK3 connected to each of the long first panel pads 850 may be located on the same layer.

즉, 패드 영역(611)에는 서로 다른 층에 위치하는 링크라인들이 교번하여 배치될 수 있다.That is, link lines positioned on different layers may be alternately disposed in the pad region 611 .

이를 통해, 인접하여 배치되는 링크라인(또는 데이터 라인과 기준전압 라인)들이 단락 되는 것을 방지할 수 있다.Through this, it is possible to prevent the link lines (or the data line and the reference voltage line) disposed adjacent to each other from being short-circuited.

이를 도 14 및 도 15를 참조하여 구체적으로 검토하면 다음과 같다.This will be specifically reviewed with reference to FIGS. 14 and 15 as follows.

도 14는 도 13의 E-F를 따라 절단한 단면도이다. 도 15는 도 13의 G-H를 따라 절단한 단면도이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용이 생략될 수 있다.14 is a cross-sectional view taken along line E-F of FIG. 13 . 15 is a cross-sectional view taken along line G-H of FIG. 13 . In the following description, content overlapping with the above-described embodiments may be omitted.

도 14를 참조하면, 제1 절연층(1011) 상에 액티브 영역(A/A)에 배치된 제1 데이터 라인(DL1)과 연결되는 제1 데이터 링크 라인(DLLK1)이 배치된다. 제1 데이터 링크 라인(DLLK1) 상에는 제2 절연층(1021)이 배치된다. 제2 절연층(1021) 상에는 제1 패널패드(850a)가 위치한다.Referring to FIG. 14 , a first data link line DLLK1 connected to the first data line DL1 disposed in the active area A/A is disposed on the first insulating layer 1011 . A second insulating layer 1021 is disposed on the first data link line DLLK1 . A first panel pad 850a is positioned on the second insulating layer 1021 .

즉, 제1 패널패드(850a)와 제1 데이터 링크 라인(DLLK1)은 서로 상이한 층에 위치할 수 있다.That is, the first panel pad 850a and the first data link line DLLK1 may be located on different layers.

여기서, 제1 데이터 링크 라인(DLLK1)은 제1 패널패드(850a)와 연결패턴(1400)을 통해 전기적으로 연결될 수 있다.Here, the first data link line DLLK1 may be electrically connected to the first panel pad 850a through the connection pattern 1400 .

연결패턴(1400)은 제2 절연층(1021)에 구비된 컨택홀에 위치하여 제1 데이터 링크 라인(DLLK1)과 제1 패널패드(850a)를 전기적으로 연결시킬 수 있다.The connection pattern 1400 may be positioned in a contact hole provided in the second insulating layer 1021 to electrically connect the first data link line DLLK1 and the first panel pad 850a.

도 14에서는 제1 데이터 링크 라인(DLLK1)이 제1 패널패드(850a)와 연결패턴(1400)을 통해 전기적으로 연결되는 구성을 도시하고 있으나, 제4 데이터 링크 라인(DLLK4) 역시 동일한 구조로 제1 패널패드(850a)와 연결될 수 있다.14 illustrates a configuration in which the first data link line DLLK1 is electrically connected to the first panel pad 850a through the connection pattern 1400, but the fourth data link line DLLK4 is also manufactured in the same structure. 1 may be connected to the panel pad 850a.

한편, 본 발명의 실시예들에서 제2 데이터 링크 라인(DLLK2)와 제3 데이터 링크 라인(DLLK3)은 도 10에 도시한 구조 및 형상과 동일한 구조 및 형상으로 제1 패널패드(850)에 연결될 수 있다. Meanwhile, in embodiments of the present invention, the second data link line DLLK2 and the third data link line DLLK3 may be connected to the first panel pad 850 in the same structure and shape as those shown in FIG. 10 . can

즉, 제2 데이터 링크 라인(DLLK2)과 제3 데이터 링크 라인(DLLK3) 각각은 제1 패널패드(850)와 동일 층에 배치되므로 제1 패널패드(850)에 직접적으로 연결될 수 있다.That is, since each of the second data link line DLLK2 and the third data link line DLLK3 is disposed on the same layer as the first panel pad 850 , they may be directly connected to the first panel pad 850 .

또한, 도 15에 도시된 바와 같이, 제1 절연층(1011) 상에 액티브 영역(A/A)에 배치된 기준전압 라인(RVL)과 연결되는 기준전압 링크 라인(RVLK)이 배치된다. 기준전압 링크 라인(RVLK) 상에는 제2 절연층(1021)이 배치된다. 제2 절연층(1021) 상에는 제2 패널패드(860a)가 위치한다.Also, as shown in FIG. 15 , a reference voltage link line RVLK connected to the reference voltage line RVL disposed in the active region A/A is disposed on the first insulating layer 1011 . A second insulating layer 1021 is disposed on the reference voltage link line RVLK. A second panel pad 860a is positioned on the second insulating layer 1021 .

즉, 제2 패널패드(860a)와 기준전압 링크 라인(RVLK)은 서로 상이한 층에 위치할 수 있다.That is, the second panel pad 860a and the reference voltage link line RVLK may be located on different layers.

연결패턴(1400)은 제2 절연층(1021)에 구비된 컨택홀에 위치하여 제1 데이터 링크 라인(DLLK1)과 제2 패널패드(860a)를 전기적으로 연결시킬 수 있다.The connection pattern 1400 may be positioned in a contact hole provided in the second insulating layer 1021 to electrically connect the first data link line DLLK1 and the second panel pad 860a.

종합하면, 제1 데이터 링크 라인(DLLK1)은 인접하는 제2 데이터 링크 라인(DLLK2)와 상이한 층에 배치되고, 제3 데이터 링크 라인(DLLK3)은 인접하는 제4 데이터 링크 라인(DLLK4)과 기준전압 링크 라인(RVLK)와 상이한 층에 배치될 수 있다.In summary, the first data link line DLLK1 is disposed on a different layer from the adjacent second data link line DLLK2 , and the third data link line DLLK3 is connected to the fourth data link line DLLK4 adjacent to the reference. It may be disposed on a different layer than the voltage link line RVLK.

따라서, 표시패널(110)의 패드 영역(621)에서 서로 교번하는 배치되는 링크 라인들이 서로 상이한 층에 교번하여 배치됨으로써, 링크라인 간의 단선이 발생하는 현상을 억제할 수 있다.Accordingly, in the pad region 621 of the display panel 110 , the link lines alternately arranged on different layers are alternately arranged on different layers, thereby suppressing the occurrence of disconnection between the link lines.

한편, 제1 데이터 링크 라인(DLLK1)와 전기적으로 연결되는 제1 회로패드(880)의 길이(W1)는 기준전압 링크 라인(RVLK)과 전기적으로 연결되는 제2 회로패드(890)의 길이(W3)보다 길 수 있다. On the other hand, the length W1 of the first circuit pad 880 electrically connected to the first data link line DLLK1 is the length (W1) of the second circuit pad 890 electrically connected to the reference voltage link line RVLK. W3) may be longer.

이로 인해, 도 14와 도 15에 도시된 바와 같이, 단면 상에서 제1 회로패드(880)의 일 끝 단은 제1 인쇄회로(120)의 가장자리 영역과 대응되어 배치되나, 제2 회로패드(890)의 일 끝 단은 제 1 인쇄회로(120)의 내측 영역과 대응되어 배치된다. 즉, 제2 회로패드(890)의 일 끝 단은 제1 인쇄회로(120)의 가장자리에서 노출되지 않는다.For this reason, as shown in FIGS. 14 and 15 , one end of the first circuit pad 880 is disposed to correspond to the edge region of the first printed circuit 120 on the cross-section, but the second circuit pad 890 ), one end is disposed to correspond to the inner region of the first printed circuit 120 . That is, one end of the second circuit pad 890 is not exposed at the edge of the first printed circuit 120 .

그리고, 도 12 내지 도 14에 도시한 바와 같이, 제1 데이터 링크 라인(DLLK1) 및 제4 데이터 링크 라인(DLLK4)와 각각 연결되는 제1 패널패드(850a)와 제2 패널패드(860a)의 길이(W5)와 기준전압 링크 라인(RVLK)와 연결되는 제2 패널패드(860a)의 길이(W6)은 동일할 수 있다.12 to 14 , the first panel pad 850a and the second panel pad 860a respectively connected to the first data link line DLLK1 and the fourth data link line DLLK4 are shown in FIGS. The length W5 and the length W6 of the second panel pad 860a connected to the reference voltage link line RVLK may be the same.

그리고, 제2 및 제3 데이터 링크 라인(DLLK2, DLLK3)와 연결되는 제1 패널패드(680)의 길이(W1, 도 10 참조)는 제1 데이터 링크 라인(DLLK1) 및 제4 데이터 링크 라인(DLLK4)와 각각 연결되는 제1 패널패드(850a)와 제2 패널패드(860a)의 길이(W5)와 기준전압 링크 라인(RVLK)와 연결되는 제2 패널패드(860a)의 길이(W6)보다 길 수 있다.The lengths W1 (refer to FIG. 10 ) of the first panel pad 680 connected to the second and third data link lines DLLK2 and DLLK3 are the first data link line DLLK1 and the fourth data link line DLLK3. longer than the length W5 of the first panel pad 850a and the second panel pad 860a respectively connected to DLLK4 and the length W6 of the second panel pad 860a connected to the reference voltage link line RVLK. can be long

즉, 표시패널(110)의 패드 영역(611)에는 교번하여 배치되는 패널패드의 길이가 상이할 수 있다. 따라서, 인접하여 배치되는 링크라인 간의 단락을 방지할 수 있다.That is, the length of the panel pads alternately disposed in the pad area 611 of the display panel 110 may be different. Accordingly, it is possible to prevent a short circuit between the adjacent link lines.

이어서, 도 16 내지 도 18을 참조하여 본 발명의 또 다른 실시예들에 따른 표시장치를 검토하면 다음과 같다.Next, a display device according to still another exemplary embodiment of the present invention will be reviewed with reference to FIGS. 16 to 18 .

도 16은 본 발명의 또 다른 실시예들에 따른 표시패널의 패드 영역과 인쇄회로의 패드 영역을 나타낸 도면이다. 도 17 본 발명의 또 다른 실시예들에 따른 표시패널의 패널패드들과 인쇄회로의 회로패드들이 연결된 구성을 나타낸 도면이다. 후술하는 설명에서는 앞서 설명한 실시예들과 중복되는 내용이 생략될 수 있다.16 is a diagram illustrating a pad area of a display panel and a pad area of a printed circuit according to still another exemplary embodiment of the present invention. 17 is a diagram illustrating a configuration in which panel pads of a display panel and circuit pads of a printed circuit are connected according to still another exemplary embodiment of the present invention. In the following description, content overlapping with the above-described embodiments may be omitted.

도 16은 도 12와 비교하였을 때, 제1 인쇄회로(120)의 본딩 영역(621)에서 제2 패널패드(850a)와 연결되는 제2 회로패드(890a)가 제2 돌출부를 미 구비하는 것에 차이가 있다. 따라서, 제2 회로패드(890a)의 길이는 제1 회로패드(880, 880a)의 길이보다 짧아진다.16 shows a case in which the second circuit pad 890a connected to the second panel pad 850a in the bonding area 621 of the first printed circuit 120 does not have the second protrusion, as compared with FIG. 12 . There is a difference. Accordingly, the length of the second circuit pad 890a is shorter than the length of the first circuit pads 880 and 880a.

이와 같이, 제2 회로패드(890a)는 제1 인쇄회로(120)의 가장자리로부터 더욱 멀어지게 됨으로써, 제2 회로패드(890a)에 이물이 침투하는 것을 더욱 방지할 수 있다.As such, since the second circuit pad 890a is further away from the edge of the first printed circuit 120 , it is possible to further prevent foreign substances from penetrating into the second circuit pad 890a.

이러한 구성을 도 18을 참조하여 구체적으로 검토하면 다음과 같다.A detailed review of this configuration with reference to FIG. 18 is as follows.

도 18은 도 17의 I-J를 따라 절단한 단면도이다. 18 is a cross-sectional view taken along line I-J of FIG. 17 .

도 18을 참조하면, 제1 절연층(1011) 상에 액티브 영역(A/A)에 배치된 기준전압 라인(RVL)과 연결되는 기준전압 링크 라인(RVLK)이 배치된다. 기준전압 링크 라인(RVLK) 상에는 제2 절연층(1021)이 배치된다. 제2 절연층(1021) 상에는 제2 패널패드(860a)가 위치한다.Referring to FIG. 18 , a reference voltage link line RVLK connected to the reference voltage line RVL disposed in the active region A/A is disposed on the first insulating layer 1011 . A second insulating layer 1021 is disposed on the reference voltage link line RVLK. A second panel pad 860a is positioned on the second insulating layer 1021 .

제2 패널패드(860a)에는 제1 인쇄회로(120)의 본딩 영역(621)에 위치한 제2 회로패널(890a)이 연결된다.A second circuit panel 890a positioned in the bonding area 621 of the first printed circuit 120 is connected to the second panel pad 860a.

여기서, 제2 회로패드(890a)의 길이(W7)의 길이는 도16 및 도 17에 도시된 제1 회로패드(880, 880a)의 길이보다 짧을 수 있다. 이는 제2 회로패드(890a)가 제1 인쇄회로(120)의 가장자리 방향으로 돌출되는 돌출부를 미 구비하기 때문이다.Here, the length W7 of the second circuit pad 890a may be shorter than the length of the first circuit pads 880 and 880a illustrated in FIGS. 16 and 17 . This is because the second circuit pad 890a does not include a protrusion protruding toward the edge of the first printed circuit 120 .

이 경우, 제2 회로패드(890a)는 제2 패널패드(860a)의 일 측을 노출하도록 배치될 수 있다.In this case, the second circuit pad 890a may be disposed to expose one side of the second panel pad 860a.

한편, 제1 회로패드(880, 880a)와 제2 회로패드(890) 각각에 구비된 돌출부는 제1 인쇄회로(120)를 표시패널(110)에 본딩 하기 전 불량 검사를 위한 검사 패드를 연결하기 위해 구비될 수 있다.On the other hand, the protrusions provided on each of the first circuit pads 880 and 880a and the second circuit pad 890 connect the inspection pads for defect inspection before bonding the first printed circuit 120 to the display panel 110 . may be provided for.

즉, 제1 인쇄회로(120)를 표시패널(110)에 본딩 하기 전에, 다수의 회로패드와 연결된 다수의 검사 패드가 구비될 수 있다. 이러한 구성을 도 19를 참조하여 검토하면 다음과 같다.That is, before bonding the first printed circuit 120 to the display panel 110 , a plurality of test pads connected to the plurality of circuit pads may be provided. A review of this configuration with reference to FIG. 19 is as follows.

도 19는 본 발명의 실시예들에 따른 인쇄회로와 인쇄회로에 연결된 검사 패드를 도시한 도면이다.19 is a diagram illustrating a printed circuit and a test pad connected to the printed circuit according to embodiments of the present invention.

도 19를 참조하면, 제1 인쇄회로(120)의 필름(SF)에는 표시패널(110)과 연결(본딩)되는 제1 본딩 영역(621)과 소스 인쇄회로 기판(SPCB)과 연결(본딩)되는 제2 본딩 영역(1921)이 있다.Referring to FIG. 19 , in the film SF of the first printed circuit 120 , the first bonding area 621 connected to the display panel 110 (bonding) and the source printed circuit board SPCB are connected (bonding). There is a second bonding region 1921 that is formed.

필름(SF)의 일 단과 타 단에 있는 제1 본딩 영역(621)과 제2 본딩 영역(1921) 사이에, 소스 구동 칩(SDIC)과, 다수의 신호라인(SL)이 배치될 수 있다.A source driving chip SDIC and a plurality of signal lines SL may be disposed between the first bonding area 621 and the second bonding area 1921 at one end and the other end of the film SF.

다수의 신호라인(SL)은 제1 내지 제5 신호라인(SL1, SL2, SL3, SL4, SL5)을 포함할 수 있다. 제1 내지 제5 신호라인(SL1, SL2, SL3, SL4, SL5)은 제1 본딩 영역(621) 상에 배치된 회로패드와 연결될 수 있다.The plurality of signal lines SL may include first to fifth signal lines SL1 , SL2 , SL3 , SL4 , and SL5 . The first to fifth signal lines SL1 , SL2 , SL3 , SL4 , and SL5 may be connected to a circuit pad disposed on the first bonding region 621 .

예를 들면, 제1 신호라인(SL1), 제2 신호라인(SL2), 제4 신호라인(SL4) 및 제5 신호라인(SL5) 각각은 제1 본딩 영역(621)에 배치된 제1 회로패드(880)에 연결될 수 있다. 그리고, 제2 신호라인(SL4)는 제1 본딩 영역9621)에 배치된 제2 회로패드(890)에 연결될 수 있다. For example, each of the first signal line SL1 , the second signal line SL2 , the fourth signal line SL4 , and the fifth signal line SL5 is a first circuit disposed in the first bonding region 621 . It may be connected to the pad 880 . In addition, the second signal line SL4 may be connected to the second circuit pad 890 disposed in the first bonding area 9621 .

한편, 다수의 제1 회로패드(880) 각각에는 제1 인쇄회로(120) 가장자리 외측으로 연장된 검사 패드(TP1, TP2, TP3, TP4)가 연결된다.Meanwhile, test pads TP1 , TP2 , TP3 , and TP4 extending outside the edge of the first printed circuit 120 are connected to each of the plurality of first circuit pads 880 .

제1 신호라인(SL1), 제2 신호라인(SL2), 제4 신호라인(SL4) 및 제5 신호라인(SL5)은 검사 패드(TP1, TP2, TP3, TP4)를 통해, 불량 검사가 진행될 수 있다.The first signal line SL1 , the second signal line SL2 , the fourth signal line SL4 , and the fifth signal line SL5 are subjected to a defect inspection through the test pads TP1 , TP2 , TP3 , and TP4 . can

한편, 제2 회로패드(890)에는 검사 패드가 연결되지 않는다. 구체적으로, 제1 회로패드(890)에는 불량 검사를 진행하기 위해 검사 패드가 연결되는 제1 돌출부를 구비하나, 제2 회로패드(890)의 제2 돌출부는 제1 인쇄회로(120)의 가장자리까지 연장되지 않거나, 제2 회로패드(890)가 제2 돌출부를 구비하지 않으므로 검사 패드가 연결될 수 없다.Meanwhile, the test pad is not connected to the second circuit pad 890 . Specifically, the first circuit pad 890 has a first protrusion to which the test pad is connected to perform a defect test, but the second protrusion of the second circuit pad 890 is an edge of the first printed circuit 120 . or the second circuit pad 890 does not include the second protrusion, so that the test pad cannot be connected.

따라서, 제2 회로패드(890)는 제1 회로패드(880)와 동일한 방법으로 검사할 수 없다.Accordingly, the second circuit pad 890 cannot be inspected in the same way as the first circuit pad 880 .

본 발명의 실시예들에서는 제2 회로패드(890)와 연결된 제3 신호라인(SL3)의 검사를 위해 제3 신호라인(SL3)으로 신호를 공급하는 다른 신호라인(DL6)과 다른 신호라인(DL6)에 연결되 회로패드를 통해 검사를 진행할 수 있다.In the embodiments of the present invention, for the inspection of the third signal line SL3 connected to the second circuit pad 890 , a signal line different from the other signal line DL6 supplying a signal to the third signal line SL3 It is connected to DL6) and the test can be carried out through the circuit pad.

구체적으로, 제1 회로패드(890)의 불량 검사 후, 검사 패드(TP1, TP2, TP3, TP4)를 잘라낸다. Specifically, after the first circuit pad 890 is inspected for defects, the test pads TP1 , TP2 , TP3 , and TP4 are cut out.

그리고, 소스 인쇄회로 기판(SPCB)과 연결되는 제2 본딩 영역(1921)에 배치되는 회로패드 중 제3 신호라인(SL3)에 신호를 공급할 수 있도록 연결된 제6 신호라인(SL6)과 연결된 회로패드에 전류를 가해준다. 이 때, 전류가 흐르게 되면, 제3 신호라인(SL3)은 단선인 상태이고, 전류가 흐르지 않으면 제3 신호라인(SL3)은 정상인 상태로 판단할 수 있다.And, a circuit pad connected to the sixth signal line SL6 connected to supply a signal to the third signal line SL3 among the circuit pads disposed in the second bonding region 1921 connected to the source printed circuit board SPCB. current is applied to At this time, when the current flows, the third signal line SL3 is in a disconnected state, and when the current does not flow, it can be determined that the third signal line SL3 is in a normal state.

본 발명의 실시예들에 따른 표시장치에서, 기준전압 라인(RVL)과 전기적으로 연결되는 제2 회로패드(890, 890a)가 제1 인쇄회로 가장자리에서 노출되지 않도록 구성됨으로써, 제2 회로패드(890, 890a)에 이물이 침투하는 것을 방지할 수 있다.In the display device according to the embodiments of the present invention, the second circuit pads 890 and 890a electrically connected to the reference voltage line RVL are configured not to be exposed at the edge of the first printed circuit, so that the second circuit pad ( 890, 890a) can be prevented from penetrating.

이어서, 제2 회로패드(890, 890a)에 이물이 침투할 경우, 발생하는 현상을 도 20을 참조하여 검토하면 다음과 같다.Next, a phenomenon that occurs when a foreign material penetrates into the second circuit pads 890 and 890a will be reviewed with reference to FIG. 20 as follows.

도 20은 본 발명의 실시예들에 따른 표시장치의 효과를 설명하기 위한 도면이다.20 is a diagram for explaining an effect of a display device according to embodiments of the present invention.

도 20을 참조하면, 기준전압 라인(RVL)과 전기적으로 연결되는 제1 인쇄회로의 제2 회로패드에 이물이 침투할 경우, 영상 구동 또는 센싱 구동 시, 제2 회로패드(890)를 통해 기준전압 라인(RVL)으로 공급되는 기준 전압에 문제가 생기는 현상이 발생할 수 있다.Referring to FIG. 20 , when a foreign material penetrates into the second circuit pad of the first printed circuit electrically connected to the reference voltage line RVL, the reference voltage is passed through the second circuit pad 890 during image driving or sensing driving. A problem may occur in the reference voltage supplied to the voltage line RVL.

이는 기준전압 라인(RLV)과 연결 가능한 서브픽셀 열들에 대하여 잘못된 보상을 초래하여, 기준전압 라인(RLV)과 연결 가능한 서브픽셀 열들이 위치한 화면 영역에서 라인 결함을 발생하게 한다.This causes erroneous compensation for sub-pixel columns connectable to the reference voltage line RLV, and causes line defects in a screen area in which sub-pixel columns connectable to the reference voltage line RLV are located.

반면에 본 발명의 실시예들은 제2 회로패드(890, 890a)에 이물이 침투하는 것을 방지할 수 있으므로, 기준전압 라인(RLV)과 연결 가능한 서브픽셀 열들이 위치한 화면 영역에서 라인 결함이 발생하는 현상을 방지할 수 있다.On the other hand, since the embodiments of the present invention can prevent foreign substances from penetrating into the second circuit pads 890 and 890a, a line defect occurs in the screen area in which sub-pixel columns connectable to the reference voltage line RLV are located. phenomenon can be prevented.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. The above description and the accompanying drawings are merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains may combine the configuration within a range that does not depart from the essential characteristics of the present invention. , various modifications and variations such as separation, substitution and alteration will be possible. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to illustrate, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 타이밍 컨트롤러100: display device
110: display panel
120: data driver
130: gate driver
140: timing controller

Claims

In the display device,
A display panel in which a plurality of subpixels defined by a plurality of data lines and a plurality of gate lines are arranged in an active area, and a first panel pad and a second panel pad are disposed in a non-active area that is an outer area of the active area ; and
and a printed circuit connected to the first panel pad and the second panel pad and on which a driving chip is mounted,
The printed circuit is
two or more first and second circuit pads connected to the first panel pad and the second panel pad are disposed;
The lengths of the two or more first circuit pads and the second circuit pads are different from each other,
the at least two first circuit pads are electrically connected to the plurality of data lines, and the second circuit pads are electrically connected to a reference voltage line of the display panel;
The second circuit pad is disposed between the two or more first circuit pads,
The first circuit pad includes a protrusion having a width narrower than the maximum width of the first circuit pad,
An end of the protrusion of the first circuit pad is disposed closer to an edge of the printed circuit than an edge of the second circuit pad is disposed closer to an edge of the printed circuit.

According to claim 1,
The first circuit pad and the second circuit pad,
The display device is electrically connected to different signal lines in the display panel through the first panel pad and the second panel pad.

3. The method of claim 2,
the first panel pad is connected to the data line for supplying a pixel voltage;
The second panel pad is connected to the reference voltage line for supplying a common voltage.

4. The method of claim 3,
A length of the second circuit pad is shorter than a length of the first circuit pad.

According to claim 1,
A length of the second panel pad is shorter than or equal to a length of the first panel pad.

According to claim 1,
A first sub-pixel among the plurality of sub-pixels,
an organic light emitting diode,
a driving transistor for driving the organic light emitting diode;
a first transistor electrically connected between a second node of the driving transistor and the data line;
a second transistor electrically connected between the first node of the driving transistor and the reference voltage line;
a capacitor electrically connected between the first node and the second node of the driving transistor;
the data line is electrically connected to the first panel pad;
The reference voltage line is electrically connected to the second panel pad.

7. The method of claim 6,
The length of the second circuit pad connected to the second panel pad is,
A display device that is shorter than a length of the first circuit pad connected to the first panel pad.

7. The method of claim 6,
the first panel pad and the second panel pad are disposed adjacent to each other;
The length of the second panel pad is,
The display device is shorter than the length of the first panel pad disposed adjacently.

9. The method of claim 8,
the reference voltage line connected to the second panel pad;
The data lines connected to some of the first panel pads are located on different layers with an insulating layer interposed therebetween.

10. The method of claim 9,
The reference voltage line is connected to the second panel pad through a connection pattern.

9. The method of claim 8,
Another first panel pad disposed adjacent to the first panel pad is disposed;
A length of the other first panel pad is the same as a length of the second panel pad.

7. The method of claim 6,
During a first time period, a reference voltage is transferred from the second circuit pad to the second panel pad,
A voltage different from the reference voltage is transmitted from the second panel pad to the second circuit pad during a second time period different from the first time period.

13. The method of claim 12,
The driving chip includes an analog-to-digital converter,
During the second time period, the different voltage transferred to the second circuit pad is input to the analog-to-digital converter.

According to claim 1,
one of the first circuit pad and the second circuit pad includes the protrusion extending to an edge of the printed circuit.

15. The method of claim 14,
The protrusion is exposed from an edge of the printed circuit.

16. The method of claim 15,
A length of the protrusion of the first circuit pad is longer than a length of the protrusion of the second circuit pad.

15. The method of claim 14,
wherein the second circuit pad does not include a protrusion.

delete

A printed circuit bonded to a display panel, comprising:
Board;
and two or more first and second circuit pads disposed on at least one side of the substrate;
The length of the first circuit pad is longer than the length of the second circuit pad,
The display panel is
A plurality of sub-pixels defined by a plurality of data lines and a plurality of gate lines are arranged in an active region, and a first panel pad and a second panel pad are disposed in a non-active region that is an outer region of the active region;
The printed circuit is
the at least two first circuit pads are electrically connected to the plurality of data lines, and the second circuit pads are electrically connected to a reference voltage line of the display panel;
The second circuit pad is disposed between the two or more first circuit pads,
The first circuit pad includes a protrusion having a width narrower than the maximum width of the first circuit pad,
An end of the protrusion of the at least two first circuit pads is disposed closer to an edge of the printed circuit than an edge of the second circuit pad is disposed closer to an edge of the printed circuit.

20. The method of claim 19,
wherein the first circuit pad is exposed at an edge of the printed circuit.