KR102416484B1 - 신호 처리 방법 및 송신기 및 수신기 - Google Patents

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Abstract

본 발명은 신호 처리 방법 및 송신기 및 수신기에 관한 것이다. 본 발명에 따르면, 주기 시퀀스들을 이용하여 송신 신호를 비주기 시퀀스 형태로 변환하는 단계; 및 상기 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송하는 단계를 포함하고, 상기 수신기는, 상기 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출하는, 송신기가 수행하는 신호 처리 방법이 제공된다.

Description

신호 처리 방법 및 송신기 및 수신기{METHOD OF SIGNAL PROCESSING AND TRANSMITTER AND RECEIVER}
본 발명은, 신호 처리 방법 및 송신기 및 수신기에 관한 것이다.
위성 링크와 같이 매우 낮은 SNR(Signal-to-Noise Ratio) 환경하에서 통신 링크를 구성하기 위한 송수신장치는, Ku(K-under)/Ka(K-above) 대역에서 매우 낮은 SNR 환경이 발생하는 조건으로서 강우환경, 소형위성안테나, 송신기에 출력이 낮은 신호증폭기가 설치되는 경우에 의해 해당된다.
이러한 낮은 SNR 환경을 위한 송수신 장치는 위성 중심국에서 단말로 전송되는 순방향링크와 단말에서 중심국으로 전송되는 역방향링크로 구분될 수 있다.
본 발명은, 기존 위성통신 전송장치에서 매우 낮은 SNR 환경에서 동작 가능한 저복잡도로 구현 가능한 송수신 장치를 제공하는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
일실시예에 따른, 송신기가 수행하는 신호 처리 방법에 있어서, 주기 시퀀스들을 이용하여 송신 신호를 비주기 시퀀스 형태로 변환하는 단계; 및 상기 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송하는 단계를 포함하고, 상기 수신기는, 상기 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출할 수 있다.
다른 실시예에 따른, 상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는, 제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 상기 제1 주기 시퀀스와 상기 제2 주기 시퀀스 중 하나의 시퀀스와 상기 송신 신호를 연산하여 비주기 시퀀스를 생성할 수 있다.
다른 실시예에 따른, 상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는, 스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성할 수 있다.
일실시예에 따른, 수신기가 수행하는 신호 처리 방법에 있어서, 송신기로부터 주기 시퀀스들을 이용하여 비주기 시퀀스 형태로 변환된 신호를 수신하는 단계; 및 상기 수신된 신호로부터 버스트를 검출하는 단계를 포함할 수 있다.
다른 실시예에 따른, 상기 변환된 신호를 수신하는 단계는, 필터를 이용하여 상기 변환된 신호를 통과시키고, 상기 통과된 신호를 메모리에 저장할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 순환 지연선을 이용하여 버스트를 검출할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 시퀀스의 값에 따라 상관값의 합의 부호를 변경하여 버스트를 검출할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 버스트 검출을 위한 윈도우 길이를 기초로 버스트를 검출할 수 있다.
다른 실시예에 따른, 상기 버스트 검출을 위한 윈도우 길이는, 오버샘플링 길이를 기초로 연산될 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 파일롯 블록의 길이를 이용하여 버스트를 검출할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 상기 파일롯 블록의 길이를 기초로 합의 연산을 할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 버스트 종류에 따라 주기를 계산할 수 있다.
다른 실시예에 따른, 상기 버스트를 검출하는 단계는, 상기 계산한 주기를 기초로 복수의 연산을 이용하여 상관 값을 생성할 수 있다.
일실시예에 따른, 송신기에 있어서, 주기 시퀀스들을 이용하여 송신 신호를 비주기 시퀀스 형태로 변환하는 송신 신호 변환부; 및 상기 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송하는 송신 신호 전송부를 포함하고, 상기 수신기는, 상기 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출할 수 있다.
일실시예에 따른, 수신기에 있어서, 송신기로부터 주기 시퀀스들을 이용하여 비주기 시퀀스 형태로 변환된 신호를 수신하는 신호 수신부; 및 상기 수신된 신호로부터 버스트를 검출하는 버스트 검출부를 포함할 수 있다.
본 발명은, 기존 기술대비 동일한 버스트 검출기 구조를 가지면서 낮은 SNR 환경, 큰 타이밍 오차에 의한 버스트 시작 시점 검출 측면에서 성능 효과가 있다.
도 1은 본 발명의 일실시예에 따른 송신기 신호의 구성을 나타내는 것이다.
도 2는 본 발명의 일실시예에 따른 송신기의 변조 방식을 나타내는 것이다.
도 3은 본 발명의 일실시예에 따른 송신기의 신호 처리를 나타내는 것이다.
도 4는 본 발명의 일실시예에 따른 스크램블링 이전 버스트 구성을 나타내는 것이다.
도 5는 본 발명의 일실시예에 따른 스크램블링 적용 버스트 구성을 나타내는 것이다.
도 6은 본 발명의 일실시예에 따른 송신기가 수행하는 신호 처리 방법을 나타내는 흐름도이다.
도 7은 본 발명의 일실시예에 따른 송신기가 수행하는 신호 처리 방법을 나타내는 것이다.
도 8은 본 발명의 일실시예에 따른 수신기가 수행하는 신호 처리 방법을 나타내는 흐름도이다.
도 9는 본 발명의 일실시예에 따른 수신기의 구성을 나타내는 것이다.
도 10은 본 발명의 일실시예에 따른 수신기가 수행하는 신호 처리 방법을 나타내는 것이다.
도 11은 본 발명의 일실시예에 따른 송신기로서, 송신기를 나타내는 블록도이다.
도 12는 본 발명의 일실시예에 따른 수신기로서, 수신기를 나타내는 블록도이다.
도 13은 본 발명의 일실시예에 따른 신호 처리 방법의 성능 비교 그래프를 나타내는 것이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
신호 처리 방법을 수행하는, 송신기 및 수신기는, 위성링크에서 매우 낮은 SNR 환경에서 신호를 전송하고, 검출하는 장치일 수 있다. 또한, 송신기 및 수신기는, 위성통신 링크에서 매우 낮은 SNR 환경에서의 동작 가능한 송수신 장치로서, 순방향링크는 유럽형 위성방송 및 통신 전송 표준인 DVB(Digital Video Broadcasting)-S2(Satellite Second Generation)-eXtension일 수 있고, 역방향 링크는 유럽형 위성통신 전송표준 규격 DVB-RCS2일 수 있으나, 이에 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 송신기 신호의 구성을 나타내는 것이다.
먼저, 도 1을 참조하면, DVB-S2 표준 기반의 송신기 구조를 알 수 있다.
일실시예에 따르면, 송신기는, DVB-RCS2 표준에서 기술되어 있는 구조와 관련될 수 있다. 이때, DVB-RCS2 표준의 경우 TDMA(Time Division Multiple Access) 방식으로 단말에서 중심국으로 접속을 하며 전송 방식은 버스트 및 패킷 형태로 전송될 수 있다. 예를 들어, 시작 Half Guard Time, 프리앰블(preamble), 사용자 필드(user field), 파일롯(pilot)이 반복되어 포스트앰블(postamble)과 끝 Half Guard Time까지가 1개의 타임슬롯(timeslot)에 해당될 수 있다. 이때, Half Guard Time은 버스트 전송 도착 시간의 오차를 감안해 둔 보호 시간이며, 프리앰블, 파일롯, 포스트앰블은 버스트 수신신호를 검출하기 위해 사용되는 pre-known 신호일 수 있다. 또한, 사용자 필드 파트가 전송 정보 데이터가 포함된 신호로서 BPSK, QPSK, 8PSK, 16QAM 신호 등 변조신호로 구성될 수 있다.
도 2는 본 발명의 일실시예에 따른 송신기의 변조 방식을 나타내는 것이다.
도 2를 참조하면, 대역확산을 위한 송신기의 구성을 알 수 있다. 예를 들어, DVB-RCS2 선형변조방식의 변조기 구성으로서, 심볼 매핑(Symbol Mapping)부는, 입력신호의 이진 비트열을 심볼 BPSK(Binary Phase Shift Keying), QPSK(quadrature phase shift keying), 8PSK(octal phase shift keying), 16QAM(16 quadrature amplitude modulation)로 매핑시킬 수 있다. 파일롯 삽입(Insertion of known symbols)부는, 대역확산기술이 적용되지 않는 경로(path)를 나타내고, 반복(repetition)부, 파일롯 삽입(Insertion of known symbols)부, 스크램블링(Scrambling)부의 경로는 대역확산기술이 적용되는 경로를 나타낼 수 있다.
일실시예에 따르면, 반복(repetition)부는 확산 계수(spreading factor)와 관계되는 블록으로 확산 계수가 2인 경우 같은 심볼이 2번 반복됨을 나타내고 확산 계수가 8인 경우 동일 심볼이 8회 반복됨을 나타낼 수 있다. 물론, 확산 계수 길이에 비례해 신호의 에너지는 감소하고 대역폭은 증가하게 될 수 있다. 변조(Modulation)부는 펄스성형필터, 디지털 to 아날로그 변환기 및 상향 변환을 수행하고, 변환된 신호는 수신기로 전송될 수도 있다.
도 3은 본 발명의 일실시예에 따른 송신기의 신호 처리를 나타내는 것이다.
도 3을 참조하면, DVB-RCS2 대역 확산을 위한 송신기의 구성을 알 수 있다. 먼저, 변조방식의 경우 π/2 BPSK이 주로 사용되며 반복(Repetition)은 직접수열기반의 방식에서 주로 사용될 수 있다. Pilot 심볼의 경우, 프리앰블 길이(preamble length), 포스트앰블 길이(postamble length), 파일롯 주기(pilot period), 파일롯 블록(pilot block), 파일롯 합(pilot sum), UW(hex) 값에 따라 waveform ID 별로 구성될 수도 있다.
일실시예에 따르면, 스크램블링 시퀀스(Scrambling sequence)의 경우 Direct sequence default scrambling sequence를 사용할 수도 있다. 또한, 경우에 따라서, 다른 시퀀스(sequence)를 사용할 경우는 버스트 포맷 정의(burst format definition)와 같이 시퀀스 발생 다항식(polynomial)과 초기값 등에 대한 정보를 신호화(signaling)하여 전송할 수도 있다.
도 4는 본 발명의 일실시예에 따른 스크램블링 이전 버스트 구성을 나타내는 것이다.
도 4를 참조하면, 스크램블링 이전의 대역확산 waveform ID#1의 버스트 구성을 알 수 있다.
일실시예에 따르면, waveform ID#1의 경우 UW pattern(Hex) 9A6이고 프리앰블 길이 6 chips, pilot period 56 chips, pilot block이 6 chips로 구성될 수 있다.
도 5는 본 발명의 일실시예에 따른 스크램블링 적용 버스트 구성을 나타내는 것이다.
도 5를 참조하면, 스크램블링 적용된 대역확산 waveform ID#1의 버스트 구성을 알 수 있다. 예를 들어, 스크램블링 코드가 256 chip 단위로 적용이 될 수 있다. 송신시에는 전송 구조가 256 스크램블링 시퀀스로서 다소 짧게 보이지만 스크램블링 시퀀스가 긴 경우 초기접속 버스트인 log-on 버스트(waveform #19 등의 버스트 구조)와 같이 분산 파일롯 블록(pilot block)의 개수가 큰 경우 버스트 검출을 위한 상관기(correlation)의 연산이 매우 증가하여 구현 관점에서 매우 복잡해질 수도 있다.
일실시예에 따르면, 256 스크램블링 시퀀스 단위로 반복하는 형태로 구조가 정해졌지만 log-on 버스트의 경우 초기 접속시 타이밍 보정이 이루어지지 않는 랜덤 액세스(random access) 형태이므로 접속 수율을 높이기 위해 Half Guard Time이 길게 설정될 수도 있다. 일반적으로 Half Guard Time의 길이가 스크램블링 시퀀스보다 길이보다 큰 경우 검출확률에 있어, 실제 검출지점이 아닌 지점에서 검출했다고 판정하는 경우, 실패 알림(false alarm) 에러가 많이 발생될 수도 있으므로, 성능과 복잡도 문제를 해결하기 위해서 새로운 스크램블링 코드 설정이 필요하다.
도 6은 본 발명의 일실시예에 따른 송신기가 수행하는 신호 처리 방법을 나타내는 흐름도이다.
도 6을 참조하면, 송신기가 수행하는 신호 처리 방법은, 하기와 같은 단계를 포함하여 구성될 수 있다. 이때, 송신기는, 전자 회로, 전기 회로, 집적 회로, 전자 소자, 자기 소자, 메모리, 프로세서, 데이터송수신기 중 적어도 하나를 포함하여 구성될 수도 있으나, 이에 한정되는 것은 아니다.
단계(601)에서, 송신기는, 주기 시퀀스들을 이용하여 송신 신호를 비주기 시퀀스 형태로 변환할 수 있다.
구체적으로, 송신기는, 제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 제1 주기 시퀀스와 제2 주기 시퀀스 중 하나의 시퀀스와 송신 신호를 연산하여 비주기 시퀀스를 생성할 수 있다. 이때, 송신기는, 스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성할 수도 있다.
단계(602)에서, 송신기는, 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송 할 수 있다. 이때, 수신기는, 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출할 수 있다.
도 7은 본 발명의 일실시예에 따른 송신기가 수행하는 신호 처리 방법을 나타내는 것이다.
도 7을 참조하면, DVB-RCS2 대역확산기술용 log-on 버스트를 위한 스크램블링 시퀀스 발생기로서 송신기의 신호 처리 방법을 알 수 있다. 이때, 송신기는, 모든 디지털 통신 장비에 적용할 수 있으나 구체적인 실 예로 DVB-RCS2 표준 송수신 모뎀에 적용될 수도 있다.
일실시예에 따르면, 송신기는, 기존의 대역확산 전송기술로 사용되는 스크램블링 시퀀스를 대체하도록 구성될 수 있다. 예를 들어, 표준규격에서는 256칩 길이의 디폴트 스크램블링 시퀀스(default scrambling sequence)를 정의해 놓고 있으며, 다른 제조업체에서 제작한 단말 간의 호환성을 위해 만든 최소한의 공통적인 요소로서 256칩의 디폴트 스크램블링 시퀀스 규격을 따라서 구성되어야 한다.
일실시예에 따르면, 송신기는, 스크램블링 블록을 변경할 수 있다. 이때, 아래 path에 해당하는 주기 시퀀스(Periodic sequence)로서, 256 디폴트 시퀀스(default sequence)가 사용될 수 있으나, 송신기는, 주기(L)의 7배 길이를 가지는 두 개의 주기 시퀀스 So, S1을 사용할 수 있다. 예를 들어, 송신기는, m 시퀀스를 사용하여, 교차해가며 적용해 주기 시퀀스를 새로운 비주기 시퀀스 형태로 변환해서 사용할 수 있다.
일실시예에 따르면, So, S1는 모두 0인 시퀀스와 시퀀스 길이 단위(n)가 1~256, 513~768, …… 와 같은, 짝수번째 주기 스크램블링 파트에서는 0인 시퀀스와 홀수번째 주기 스크램블링 파트로서 시퀀스 길이 단위(n)가 257~512, 769~1025, … 에서는 1을 가지는 시퀀스 등으로 구성될 수도 있다.
도 8은 본 발명의 일실시예에 따른 수신기가 수행하는 신호 처리 방법을 나타내는 흐름도이다.
도 8을 참조하면, 수신기가 수행하는 신호 처리 방법은, 하기와 같은 단계를 포함하여 구성될 수 있다. 이때, 수신기는, 전자 회로, 전기 회로, 집적 회로, 전자 소자, 자기 소자, 메모리, 프로세서, 데이터송수신기 중 적어도 하나를 포함하여 구성될 수도 있으나, 이에 한정되는 것은 아니다.
단계(801)에서, 수신기는, 송신기로부터 주기 시퀀스들을 이용하여 비주기 시퀀스 형태로 변환된 신호를 수신할 수 있다. 또한, 수신기는, 필터를 이용하여 변환된 신호를 통과시키고, 통과된 신호를 메모리에 저장할 수 있다.
단계(802)에서, 수신기는, 수신된 신호로부터 버스트를 검출할 수 있다. 이때, 수신기는, 순환 지연선을 이용하여 버스트를 검출할 수 있다. 또한, 수신기는, 시퀀스의 값에 따라 상관값의 합의 부호를 변경하여 버스트를 검출할 수 있다.
일실시예에 따르면, 수신기는, 버스트 검출을 위한 윈도우 길이를 기초로 버스트를 검출할 수도 있다. 이때, 버스트 검출을 위한 윈도우 길이는, 오버샘플링 길이를 기초로 연산될 수 있다.
또한, 일실시예에 따르면, 수신기는, 파일롯 블록의 길이를 이용하여 버스트를 검출할 수 있다. 이때, 수신기는, 파일롯 블록의 길이를 기초로 합의 연산을 할 수 있다.
또한, 일실시예에 따르면, 수신기는, 버스트 종류에 따라 주기를 계산할 수 있다. 이때, 수신기는, 계산한 주기를 기초로 복수의 연산을 이용하여 상관 값을 생성할 수도 있다.
도 9는 본 발명의 일실시예에 따른 수신기의 구성을 나타내는 것이다.
도 9를 참조하면, 대역확산 또는 비대역 확산기술 전송시 적용되는 수신기 구조를 알 수 있다.
일실시예에 따르면, 수신기에서, 채널을 거친 송신 신호가 수신기의 아날로그 to 디지털 변환기에 입력이 되면 채널라이저를 거쳐 기저대역으로 하향변환이 될 수 있다. 또한, 수신기가 수신한 수신 신호는, 다운샘플에 의한 신호 왜곡을 막기 위해 AAF(Anti- Aliasing Filter)와 정합필터를 통과하고, 통과된 데이터가 메모리에 저장될 수 있다.
또한, 일실시예에 따르면, 수신기는, 저장된 신호로부터 버스트 신호의 시작 시점을 검출하기 위해서는 상관기를 포함하여 구성될 수도 있다. 이때, 상관기는 자기 상관기, 상호 상관기, 상관형 수신 장치가 될 수도 있으나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 일실시예에 따른 수신기가 수행하는 신호 처리 방법을 나타내는 것이다.
도 10을 참조하면, 대역확산을 위한 버스트 검출기를 포함하는 수신기의 구성을 알 수 있다.
일실시예에 따르면, FIFO(First In First Output)으로 입력되는 샘플열은 1792 chips x OSF(Over Sampling Factor) 길이만큼 저장될 수 있다. 이때, 1792 chips 길이는 256 스크램블링 시퀀스 주기와 waveform ID의 모든 Spread 버스트가 가지는 파일롯 주기의 최소공배수일 수 있다.
일실시예에 따르면, 최소 버스트 검출을 위한 window 길이로서 FIFO 사이즈는 1792 chip 길이와 오버샘플링 길이의 곱만큼이 필요하다. 이때,
Figure 112016028921317-pat00001
는 파일롯 블록(Pilot Block)의 길이만큼 합의 연산을 한 것으로서, 합은 Po, P1, P2 등으로 총 T개로 구성될 수 있다.
또한, 일실시예에 따르면, T는 버스트 종류에 따라 하기 표 1과 같이 Waveform ID별 파일롯의 부분 상관의 개수를 이용하여 계산될 수 있다.
예를 들면, 스크램블링(Scrambling) 시퀀스(sequence)의 길이는 256이고 파일롯 주기(pilot period)는 각 waveform ID별로 하기 수학식 1과 같이 계산될 수 있다.
Figure 112016028921317-pat00002
이때, m이 3(m=3)인 경우는 waveform ID의 ID number(ID#)가 1, 2, 3, 4, 5, 6이고, m이 4(m=4)인 경우는 ID number가 7, 8, 9, 10, 11, 12이고, m이 5(m=5)인 경우는 ID number가 13, 14, 15, 16, 17, 18일 수 있다. 따라서,
Figure 112016028921317-pat00003
의 주기인 T는 T = 1972 chips(=256x7)
Figure 112016028921317-pat00004
(Pilot period)로 계산되며, 하기의 표 1과 같은 결과 값이 도출될 수 있다. 예를 들어 waveform ID가 3인 경우 Pilot period는 56이고 T는 1972
Figure 112016028921317-pat00005
56=32가 될 수 있다.

Waveform ID		 1, 2, 3, 4, 5, 6 7, 8, 9, 10, 11, 12 13, 14, 15, 16, 17, 18
19
Figure 112016028921317-pat00006
의 주기 T
32
16
8
128
가령, 도 7에서 m 시퀀스는 So 와 S1 을 선택하는데 사용되고, So 가 모두 zero 시퀀스이고 S1 는 0과 1이 반복되는 형태의 시퀀스의 형태라고 가정하면, So 가 선택되는 경우 각
Figure 112016028921317-pat00007
의 출력은 σ 의 형태로 출력이 되지만 S1 이 선택되는 경우 출력이 ±σ의 형태가 될 수 있다. 이때, m 시퀀스로 인해 S1 의 패턴을 알고 있으므로 S1 시퀀스 중이 1일 발생할 경우 -σ가 출력되므로 그때 부호를 변경하면 주파수 오차나 잡음에 의한 영향을 덜 받게 되어 검출에 있어 유리할 수 있다. 이 결과는 도 13에서 검증될 수 있다.
또한, 합은 동일 패턴의 파일롯과 스크램블링 코드로 인해 큰 반송파 주파수 오차로 인해 상관 값이 계속 증가하지 않게 되어 증가 감소가 반복되어 성능 저하가 발생되는 문제를 방지하는 것이 필요하다. 큰 반송파 주파수 환경에서는 차등(differential) 검출기법이 효과적이지만, 낮은 SNR 환경에서 동작시 효과적이지 못할 수도 있다. 또한, 성능 저하를 방지하기 위하여, 스크램블링 주기 길이를 증가시키는 방식이 효과적이나 검출기 복잡도가 증가하는 문제를 극복해야 되는 필요가 있다.
일실시예에 따르면, 수신기는, 스크램블링 주기 길이는 고정시키고 특정 시퀀스 패턴에 의해 비주기 신호인 것처럼 만들어 원형 점으로 표시된 상관값의 합이 시퀀스의 값에 따라 부호를 변경하여 상관 값을 증가시켜 안정적으로 버스트를 검출하도록 구성할 수 있다. 또한, 수신기는, 송신기로부터 수신한 새로운 스크램블링 시퀀스를 사용하여 버스트 검출기의 구조 없이 성능을 개선할 수도 있다.
도 11은 본 발명의 일실시예에 따른 송신기로서, 송신기를 나타내는 블록도이다.
도 11을 참조하면, 송신기(1100)는, 송신 신호 변환부(1110), 송신 신호 전송부(1120)를 포함하여 구성될 수 있다. 이때, 송신 신호 변환부(1110), 송신 신호 전송부(1120)는, 전자 회로, 전기 회로, 집적 회로, 전자 소자, 자기 소자, 메모리, 프로세서, 데이터송수신기 중 적어도 하나를 포함하여 구성될 수도 있으나, 이에 한정되는 것은 아니다.
송신 신호 변환부(1110)는, 주기 시퀀스들을 이용하여 송신 신호를 비주기 시퀀스 형태로 변환할 수 있다. 예를 들어, 송신 신호 변환부(1110)는, 제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 제1 주기 시퀀스와 제2 주기 시퀀스 중 하나의 시퀀스와 송신 신호를 연산하여 비주기 시퀀스를 생성할 수 있다. 또한, 송신 신호 변환부(1110)는, 스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성할 수도 있다.
송신 신호 전송부(1120)는, 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송할 수 있다. 이때, 수신기는, 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출할 수 있다.
도 12는 본 발명의 일실시예에 따른 수신기로서, 수신기를 나타내는 블록도이다.
도 12를 참조하면, 수신기(1200)는, 신호 수신부(1210), 버스트 검출부(1220)를 포함하여 구성될 수 있다. 이때, 신호 수신부(1210), 버스트 검출부(1220)는, 전자 회로, 전기 회로, 집적 회로, 전자 소자, 자기 소자, 메모리, 프로세서, 데이터송수신기 중 적어도 하나를 포함하여 구성될 수도 있으나, 이에 한정되는 것은 아니다.
신호 수신부(1210)는, 송신기로부터 주기 시퀀스들을 이용하여 비주기 시퀀스 형태로 변환된 신호를 수신할 수 있다. 이때, 신호 수신부(1210)는, 필터를 이용하여 변환된 신호를 통과시키고, 통과된 신호를 메모리에 저장할 수 있다.
버스트 검출부(1220)는, 수신된 신호로부터 버스트를 검출할 수 있다. 예를 들면, 신호 수신부(1210)는, 순환 지연선을 이용하여 버스트를 검출할 수 있다. 이때, 신호 수신부(1210)는, 시퀀스의 값에 따라 상관값의 합의 부호를 변경하여 버스트를 검출할 수도 있다. 또한, 예를 들면, 버스트 검출부(1220)는, 버스트 검출을 위한 윈도우 길이를 기초로 버스트를 검출할 수도 있다. 이때, 버스트 검출을 위한 윈도우 길이는, 오버샘플링 길이를 기초로 연산될 수 있다. 또한, 예를 들면, 버스트 검출부(1220)는, 파일롯 블록의 길이를 이용하여 버스트를 검출할 수 있다. 이때, 수신기는, 파일롯 블록의 길이를 기초로 합의 연산을 할 수 있다.
또한, 예를 들면, 버스트 검출부(1220)는, 버스트 종류에 따라 주기를 계산할 수도 있다. 이때, 버스트 검출부(1220)는, 계산한 주기를 기초로 복수의 연산을 이용하여 상관 값을 생성할 수도 있다.
도 13은 본 발명의 일실시예에 따른 신호 처리 방법의 성능 비교 그래프를 나타내는 것이다.
도 13을 참조하면, 대역확산을 위한 종래 기술과 신호 처리 방법의 Log-on 버스트에 있어서의 성능 비교를 알 수 있다. 신호 처리 방법은, 종래 기술과 대비하여 우수한 성능을 나타냄을 알 수 있다.
예를 들어, 신호 처리 방법의 검출 누락 확률(Missed Detection Probability)과 실패 알림 확률(False Alarm Probability)에서 임계치에 따라 종래 기술과 대비할 경우, 월등히 낮은 것을 알 수 있다. 이는, 종래 기술에 비하여 검출이 누락될 횟수가 월등히 적으며, 검출이 실패될 확률이 적은 것을 나타내는 것이다.
본 발명의 실시 예에 따른 방법들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 청구범위뿐 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (15)

  1. 송신기가 수행하는 신호 처리 방법에 있어서,
    제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 송신 신호를 비주기 시퀀스 형태로 변환하는 단계; 및
    상기 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송하는 단계
    를 포함하고,
    상기 수신기는,
    상기 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출하고,
    상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는,
    스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성하는 단계를 포함하고
    상기 비주기 시퀀스를 생성하는 단계는,
    m 시퀀스를 사용하여 상기 제1 주기 시퀀스와 제2 주기 시퀀스를 선택하고,
    상기 제1 주기 시퀀스는 0이고, 상기 제2 주기 시퀀스는 0 또는 1이 반복되는 시퀀스인
    신호 처리 방법.
  2. 제1항에 있어서,
    상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는,
    상기 제1 주기 시퀀스와 상기 제2 주기 시퀀스 중 하나의 시퀀스와 상기 송신 신호를 연산하여 비주기 시퀀스를 생성하는, 통신을 위한 신호 처리 방법.
  3. 제1항에 있어서,
    상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는,
    상기 제1 주기 시퀀스가 선택되는 경우, 출력은 양의 형태로 생성되고, 상기 제2 주기 시퀀스가 선택되는 경우, 출력은 양의 형태 또는 음의 형태로 생성되는 단계를 더 포함하는 신호 처리 방법.
  4. 수신기가 수행하는 신호 처리 방법에 있어서,
    송신기로부터 비주기 시퀀스 형태로 변환된 신호를 수신하는 단계; 및
    시퀀스의 값에 따라 상관값의 합의 부호를 변경하여 상기 수신된 신호로부터 버스트를 검출하는 단계
    를 포함하고,
    송신 신호는 제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 상기 비주기 시퀀스 형태로 변환되고,
    상기 송신 신호를 상기 비주기 시퀀스 형태로 변환하는 단계는,
    스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성하는 단계를 포함하고
    상기 비주기 시퀀스를 생성하는 단계는,
    m 시퀀스를 사용하여 상기 제1 주기 시퀀스와 제2 주기 시퀀스를 선택하고,
    상기 제1 주기 시퀀스는 0이고, 상기 제2 주기 시퀀스는 0 또는 1이 반복되는 시퀀스인
    신호 처리 방법.
  5. 제4항에 있어서,
    상기 변환된 신호를 수신하는 단계는,
    필터를 이용하여 상기 변환된 신호를 통과시키고, 상기 통과된 신호를 메모리에 저장하는, 통신을 위한 신호 처리 방법.
  6. 제4항에 있어서,
    상기 버스트를 검출하는 단계는,
    순환 지연선을 이용하여 버스트를 검출하는, 통신을 위한 신호 처리 방법.
  7. 제3항에 있어서,
    상기 송신 신호를 비주기 시퀀스 형태로 변환하는 단계는,
    상기 제2 주기 시퀀스 중 1이 발생할 경우, 출력은 음의 형태로 생성되는 단계를 더 포함하는 신호 처리 방법.
  8. 제4항에 있어서,
    상기 버스트를 검출하는 단계는,
    버스트 검출을 위한 윈도우 길이를 기초로 버스트를 검출하는, 통신을 위한 신호 처리 방법.
  9. 제8항에 있어서,
    상기 버스트 검출을 위한 윈도우 길이는,
    오버샘플링 길이를 기초로 연산되는, 통신을 위한 신호 처리 방법.
  10. 제4항에 있어서,
    상기 버스트를 검출하는 단계는,
    파일롯 블록의 길이를 이용하여 버스트를 검출하는, 통신을 위한 신호 처리 방법.
  11. 제10항에 있어서,
    상기 버스트를 검출하는 단계는,
    상기 파일롯 블록의 길이를 기초로 합의 연산을 하는, 통신을 위한 신호 처리 방법.
  12. 제4항에 있어서,
    상기 버스트를 검출하는 단계는,
    버스트 종류에 따라 주기를 계산하는, 통신을 위한 신호 처리 방법.
  13. 제12항에 있어서,
    상기 버스트를 검출하는 단계는,
    상기 계산한 주기를 기초로 복수의 연산을 이용하여 상관 값을 생성하는, 통신을 위한 신호 처리 방법.
  14. 송신기에 있어서,
    제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 송신 신호를 비주기 시퀀스 형태로 변환하는 송신 신호 변환부; 및
    상기 비주기 시퀀스 형태로 변환된 송신 신호를 수신기로 전송하는 송신 신호 전송부
    를 포함하고,
    상기 수신기는,
    상기 비주기 시퀀스 형태로 변환된 송신 신호로부터 버스트를 검출하고,
    상기 송신 신호를 비주기 시퀀스 형태로 변환하는 것은,
    스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성하는 것을 포함하고
    상기 비주기 시퀀스를 생성하는 것은,
    m 시퀀스를 사용하여 상기 제1 주기 시퀀스와 제2 주기 시퀀스를 선택하고,
    상기 제1 주기 시퀀스는 0이고, 상기 제2 주기 시퀀스는 0 또는 1이 반복되는 시퀀스인
    송신기.
  15. 수신기에 있어서,
    송신기로부터 비주기 시퀀스 형태로 변환된 신호를 수신하는 신호 수신부; 및
    시퀀스의 값에 따라 상관값의 합의 부호를 변경하여 상기 수신된 신호로부터 버스트를 검출하는 버스트 검출부
    를 포함하고,
    송신 신호는 제1 주기 시퀀스와 제2 주기 시퀀스를 교차하여 상기 비주기 시퀀스 형태로 변환되고,
    상기 송신 신호를 상기 비주기 시퀀스 형태로 변환하는 것은,
    스크램블링 주기 길이를 고정하고, 특정 시퀀스 패턴을 이용하여 비주기 시퀀스를 생성하고,
    상기 비주기 시퀀스를 생성하는 것은,
    m 시퀀스를 사용하여 상기 제1 주기 시퀀스와 제2 주기 시퀀스를 선택하고,
    상기 제1 주기 시퀀스는 0이고, 상기 제2 주기 시퀀스는 0 또는 1이 반복되는 시퀀스인
    수신기.
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