KR102400534B1 - Fan-out semiconductor package module - Google Patents

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Abstract

본 개시는 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및 상기 팬-아웃 반도체 패키지 상부에 배치되며 제1접속단자를 통하여 상기 제1연결부재와 전기적으로 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며, 상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결된, 팬-아웃 반도체 패키지 모듈에 관한 것이다.The present disclosure provides a first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed, and an inactive surface opposite to the active surface, the first connection member and a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member, and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package comprising a redistribution layer electrically connected to a connection pad of a semiconductor chip, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and a wiring board disposed on the fan-out semiconductor package and electrically connected to the first connection member through a first connection terminal, a plurality of electronic components disposed on the wiring board, and at least a portion of the plurality of electronic components a component package comprising a second encapsulant for sealing the component package, wherein a second heat dissipation member is formed in the wiring board; including, wherein at least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member, and relates to a fan-out semiconductor package module.

Figure R1020170063074
Figure R1020170063074

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}FAN-OUT SEMICONDUCTOR PACKAGE MODULE

본 개시는 반도체 패키지 모듈, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지 모듈에 관한 것이다.
The present disclosure relates to a semiconductor package module, for example, a fan-out semiconductor package module capable of extending a connection terminal beyond an area in which a semiconductor chip is disposed.

근래의 전자기기에서는 제품 크기의 축소를 위하여 다양한 기술을 시도하고 있으며, 집적회로(IC: Integrated Circuit)를 인쇄회로기판에 붙이기 위한 패키지 방법도 다양한 변화가 이루어지고 있다. 한편, 기존의 BGA나 WLCSP 등의 IC 패키지의 방식에서도 전체 회로의 크기를 줄이고자 패키지 온 패키지(POP: Package On Package) 형태로 3차원 구조의 회로를 구성하는 방식이 적용되고 있다.
In recent electronic devices, various technologies are attempted to reduce the size of products, and various changes are made in packaging methods for attaching an integrated circuit (IC) to a printed circuit board. On the other hand, in the conventional IC package method such as BGA or WLCSP, a method of configuring a circuit having a three-dimensional structure in the form of a package on package (POP) is applied to reduce the size of the entire circuit.

다만, 기존의 POP 기술은 일반 BGA 기판 등에 있어서 몰드에 레이저 등으로 홀을 형성하고, 여기에 다시 솔더 등을 이용하여 상단부와의 접속을 위한 복잡한 방식을 사용하였기 때문에, 수율이 떨어지고, 새로운 투자가 발생할 우려가 있었다. 또한, 기존의 방식은 적층된 상단부 회로에서 발생하는 열을 효과적으로 기판으로 전달하여 온도를 낮추기가 힘들어 적층할 수 있는 IC의 종류가 제한되고, 나아가 동작시 효율이 감소하는 등의 문제가 있었다.
However, the existing POP technology forms a hole in the mold with a laser, etc. in a general BGA substrate, etc., and uses a complicated method for connection with the upper part using solder, etc. there was a risk of it happening. In addition, in the conventional method, it is difficult to lower the temperature by effectively transferring heat generated from the stacked upper circuit to the substrate, so that the types of ICs that can be stacked are limited, and furthermore, there are problems such as a decrease in efficiency during operation.

본 개시의 여러 목적 중 하나는 특별한 제약이나 신뢰성 이슈가 없이 회로면적을 현저하게 줄일 수 있으며, 방열 성능을 개선할 수 있는, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
One of several objects of the present disclosure is to provide a fan-out semiconductor package module having a novel structure, which can significantly reduce a circuit area and improve heat dissipation performance without special restrictions or reliability issues.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 하부 패키지에 반도체칩이 배치되는 관통홀을 가지며 반도체칩과 전기적으로 연결되는 재배선층을 포함하는 연결부재를 도입하되, 관통홀 또는 연결부재에 방열 성능을 개선하기 위한 방열부재를 형성하며, 이를 상부 패키지의 방열부재와 연결하는 것이다.
One of the various solutions proposed through the present disclosure is to introduce a connection member having a through hole through which a semiconductor chip is disposed in a lower package and including a redistribution layer electrically connected to the semiconductor chip, and heat dissipation performance in the through hole or the connection member To form a heat dissipation member to improve the heat dissipation member, which is connected to the heat dissipation member of the upper package.

예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지 모듈은 관통홀을 갖는 제1연결부재, 관통홀에 배치되며 접속패드가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩, 제1연결부재 및 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 제1연결부재 및 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 제1연결부재 및 제2연결부재는 각각 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 제1연결부재 내에 또는 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및 팬-아웃 반도체 패키지 상부에 배치되며 제1접속단자를 통하여 제1연결부재와 전기적으로 연결된 배선기판, 배선기판 상부에 배치된 복수의 전자부품, 및 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며, 복수의 전자부품 중 적어도 하나는 제2방열부재를 거쳐 제1방열부재와 연결된 것일 수 있다.
For example, the fan-out semiconductor package module according to the present disclosure includes a first connection member having a through hole, a semiconductor chip disposed in the through hole and having an active surface on which a connection pad is disposed, and an inactive surface opposite to the active surface; a first connecting member and a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member, and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are respectively a semiconductor chip a fan-out semiconductor package including a redistribution layer electrically connected to the connection pad of the fan-out semiconductor package, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and a wiring board disposed on the fan-out semiconductor package and electrically connected to the first connection member through the first connection terminal, a plurality of electronic components disposed on the wiring board, and a second agent for sealing at least a portion of the plurality of electronic components A component package comprising two encapsulants, wherein a second heat dissipation member is formed in a wiring board; Including, at least one of the plurality of electronic components may be connected to the first heat dissipation member via the second heat dissipation member.

본 개시의 여러 효과 중 일 효과로서 특별한 제약이나 신뢰성 이슈가 없이 회로면적을 현저하게 줄일 수 있으며, 방열 성능을 개선할 수 있는, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공할 수 있다.
As one effect among various effects of the present disclosure, it is possible to provide a fan-out semiconductor package module having a new structure, which can significantly reduce a circuit area and improve heat dissipation performance without any special restrictions or reliability issues.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 I-I' 면 절단 평면도다.
도 11a는 도 9의 팬-아웃 반도체 패키지 모듈의 A 영역의 확대도다.
도 11b 및 도 11c는 도 11a의 다양한 변형예를 나타낸 확대도다.
도 12는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 13은 도 12의 팬-아웃 반도체 패키지 모듈의 Ⅱ-Ⅱ' 면 절단 평면도다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 15는 도 14의 팬-아웃 반도체 패키지 모듈의 Ⅲ-Ⅲ' 면 절단 평면도다.
도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 17은 도 16의 팬-아웃 반도체 패키지 모듈의 Ⅳ-Ⅳ' 면 절단 평면도다.
도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.1 is a block diagram schematically showing an example of an electronic device system.
2 is a perspective view schematically illustrating an example of an electronic device.
3 is a cross-sectional view schematically illustrating a fan-in semiconductor package before and after packaging.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically illustrating a case in which a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.
6 is a cross-sectional view schematically illustrating a case in which a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.
7 is a cross-sectional view schematically illustrating a fan-out semiconductor package.
8 is a cross-sectional view schematically illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a cross-sectional view schematically illustrating an example of a fan-out semiconductor package module.
FIG. 10 is a plan view taken along II′ of the fan-out semiconductor package module of FIG. 9 .
11A is an enlarged view of region A of the fan-out semiconductor package module of FIG. 9 .
11B and 11C are enlarged views illustrating various modifications of FIG. 11A .
12 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.
FIG. 13 is a plan view taken along II-II′ of the fan-out semiconductor package module of FIG. 12 .
14 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.
FIG. 15 is a plan view of the fan-out semiconductor package module of FIG. 14 taken along a III-III'plane;
16 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.
17 is a plan view taken along line IV-IV' of the fan-out semiconductor package module of FIG. 16 .
18 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.
19 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shapes and sizes of elements in the drawings may be exaggerated or reduced for clearer description.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic device system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, the electronic device 1000 accommodates the main board 1010 . A chip-related component 1020 , a network-related component 1030 , and other components 1040 are physically and/or electrically connected to the main board 1010 . These are also combined with other electronic components to be described later to form various signal lines 1090 .

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다.
The chip-related component 1020 includes a memory chip such as a volatile memory (eg, DRAM), a non-volatile memory (eg, ROM), and a flash memory; application processor chips such as a central processor (eg, CPU), a graphics processor (eg, GPU), a digital signal processor, an encryption processor, a microprocessor, and a microcontroller; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) are included, but are not limited thereto, and of course, other types of chip-related electronic components may be included. Also, it goes without saying that these electronic components 1020 may be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
The network-related components 1030 include Wi-Fi (IEEE 802.11 family, etc.), WiMAX (IEEE 802.16 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM. , GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and any other wireless and wired protocols designated thereafter, including, but not limited to, many other wireless or wired protocols. Any of the standards or protocols may be included. Also, it goes without saying that the network-related component 1030 may be combined with the chip-related electronic component 1020 .

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include a high frequency inductor, a ferrite inductor, a power inductor, ferrite beads, LTCC (low Temperature Co-Firing Ceramics), EMI (Electro Magnetic Interference) filter, MLCC (Multi-Layer Ceramic Condenser), etc. , but is not limited thereto, and may include passive parts used for other various purposes in addition to this. In addition, it goes without saying that the other components 1040 may be combined together with the chip-related electronic component 1020 and/or the network-related electronic component 1030 .

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
Depending on the type of the electronic device 1000 , the electronic device 1000 may include other electronic components that may or may not be physically and/or electrically connected to the main board 1010 . Examples of other electronic components include a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), and a compass. (not shown), an accelerometer (not shown), a gyroscope (not shown), a speaker (not shown), a mass storage device (eg, a hard disk drive) (not shown), a compact disk (CD) (not shown), and DVD (digital versatile disk) (not shown), etc., but are not limited thereto, and of course, other electronic components used for various purposes according to the type of the electronic device 1000 may be included. .

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer ( computer), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, and the like. However, the present invention is not limited thereto, and may be any other electronic device that processes data in addition to these.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically illustrating an example of an electronic device.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 전자부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 바디(1101) 내에 수용되어 있다. 전자부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, the semiconductor package is applied to various electronic devices as described above for various purposes. For example, the motherboard 1110 is accommodated in the body 1101 of the smart phone 1100 , and various electronic components 1120 are physically and/or electrically connected to the motherboard 1110 . In addition, other electronic components that may or may not be physically and/or electrically connected to the motherboard 1110, such as the camera 1130 , are housed in the body 1101 . Some of the electronic components 1120 may be chip-related components, and the semiconductor package 100 may be, for example, an application processor among them, but is not limited thereto. The electronic device is not necessarily limited to the smart phone 1100 and may be other electronic devices as described above.

반도체 패키지semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has numerous micro electric circuits integrated therein, but it cannot function as a finished semiconductor product by itself, and there is a possibility of being damaged by an external physical or chemical shock. Therefore, instead of using the semiconductor chip itself as it is, the semiconductor chip is packaged and used in electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 전자부품 실장 패드의 크기 및 전자부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason semiconductor packaging is necessary is because there is a difference in the circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the interval between the connection pads are very fine, whereas in the case of a main board used for electronic devices, the size of the electronic component mounting pad and the interval between the electronic component mounting pads are larger than the scale of the semiconductor chip. much bigger Therefore, it is difficult to directly mount the semiconductor chip on such a main board, and a packaging technology capable of buffering a circuit width difference between each other is required.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
A semiconductor package manufactured by such a packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to a structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a schematic cross-sectional view of a fan-in semiconductor package before and after packaging.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
Referring to the drawings, the semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), etc., and aluminum (Al) formed on one surface of the body 2221 , etc. A connection pad 2222 including a conductive material, and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a portion of the connection pad 2222, for example, It may be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, it is difficult for the integrated circuit (IC) to be mounted on the main board of an electronic device, as well as on an intermediate level printed circuit board (PCB).

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
Accordingly, in order to redistribute the connection pad 2222 , the connection member 2240 is formed on the semiconductor chip 2220 according to the size of the semiconductor chip 2220 . The connecting member 2240 forms an insulating layer 2241 of an insulating material such as photosensitive insulating resin (PID) on the semiconductor chip 2220, and forms a via hole 2243h for opening the connection pad 2222, It may be formed by forming the wiring pattern 2242 and the via 2243 . Thereafter, a passivation layer 2250 for protecting the connection member 2240 is formed, an opening 2251 is formed, and an under-bump metal layer 2260 and the like are formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220 , the connection member 2240 , the passivation layer 2250 , and the under-bump metal layer 2260 is manufactured. do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As such, the fan-in semiconductor package is a package in which the connection pads of the semiconductor chip, for example, I/O (Input/Output) terminals, are all arranged inside the device, and the fan-in semiconductor package has good electrical characteristics and can be produced inexpensively. there is. Accordingly, many devices for smartphones are manufactured in the form of a fan-in semiconductor package, and specifically, development is being made in the direction of realizing small and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all I/O terminals must be placed inside the semiconductor chip, so there are many space restrictions. Accordingly, this structure is difficult to apply to a semiconductor chip having a large number of I/O terminals or a semiconductor chip having a small size. In addition, due to this weakness, the fan-in semiconductor package cannot be directly mounted on the main board of an electronic device and used. This is because even if the size and spacing of the I/O terminals of the semiconductor chip are increased through the rewiring process, they are not large enough to be directly mounted on the main board of an electronic device.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically illustrating a case in which a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically illustrating a case in which a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawings, in the fan-in semiconductor package 2200 , the connection pads 2222 of the semiconductor chip 2220 , that is, I/O terminals are redistributed once again through the interposer substrate 2301 , and finally may be mounted on the main board 2500 of the electronic device in a state in which the fan-in semiconductor package 2200 is mounted on the interposer substrate 2301 . In this case, the solder ball 2270 and the like may be fixed with an underfill resin 2280 , and the outside may be covered with a molding material 2290 , etc. FIG. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302 , and in an embedded state, the connection pads of the semiconductor chip 2220 by the interposer substrate 2302 . 2222 , that is, the I/O terminals may be re-wired once again, and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As described above, since it is difficult for the fan-in semiconductor package to be directly mounted on the main board of an electronic device and used, it is mounted on a separate interposer substrate and then mounted on the main board of the electronic device through a packaging process, or the interposer It is mounted on the main board of an electronic device while being embedded in the board and used.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view schematically illustrating a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
Referring to the drawings, in the fan-out semiconductor package 2100 , for example, the outside of the semiconductor chip 2120 is protected by an encapsulant 2130 , and the connection pad 2122 of the semiconductor chip 2120 is a connecting member. The redistribution is performed to the outside of the semiconductor chip 2120 by reference numeral 2140 . In this case, a passivation layer 2150 may be further formed on the connection member 2140 , and an under-bump metal layer 2160 may be further formed in the opening of the passivation layer 2150 . Solder balls 2170 may be further formed on the under bump metal layer 2160 . The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121 , a connection pad 2122 , a passivation layer (not shown), and the like. The connecting member 2140 may include an insulating layer 2141, a redistribution layer 2142 formed on the insulating layer 2241, and a via 2143 electrically connecting the connection pad 2122 and the redistribution layer 2142, etc. can

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package has a form in which the I/O terminals are redistributed to the outside of the semiconductor chip through the connection member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all I/O terminals of the semiconductor chip must be disposed inside the semiconductor chip, and accordingly, when the device size is reduced, the ball size and pitch must be reduced, so a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a form in which the I/O terminals are redistributed to the outside of the semiconductor chip through the connection member formed on the semiconductor chip as described above, and a standardized ball layout is implemented even if the size of the semiconductor chip becomes small. As it can be used as it is, it can be mounted on the main board of an electronic device without a separate interposer board, as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on the main board 2500 of the electronic device through a solder ball 2170 or the like. That is, as described above, in the fan-out semiconductor package 2100 , the fan-out semiconductor package 2100 has a connection member capable of rewiring the connection pad 2122 to the fan-out region that exceeds the size of the semiconductor chip 2120 on the semiconductor chip 2120 . Since the 2140 is formed, a standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of an electronic device without a separate interposer board or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
In this way, since the fan-out semiconductor package can be mounted on the main board of an electronic device without a separate interposer substrate, it can be implemented to be thinner than the fan-in semiconductor package using the interposer substrate. Do. In addition, it is particularly suitable for mobile products because of its excellent thermal and electrical properties. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and can solve a problem due to the occurrence of a warpage phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package refers to a package technology for mounting the semiconductor chip on the main board of an electronic device, etc. and for protecting the semiconductor chip from external impact, which is different in scale, use, etc., It is a concept different from a printed circuit board (PCB) such as an interposer board in which a fan-in semiconductor package is embedded.

반도체 패키지 모듈semiconductor package module

도 9는 팬-아웃 반도체 패키지 모듈의 일례를 대략 나타낸 단면도다.9 is a cross-sectional view schematically illustrating an example of a fan-out semiconductor package module.

도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 I-I' 면 절단 평면도다.10 is a cut-away plan view of the fan-out semiconductor package module of FIG. 9 along I-I';

도 11a는 도 9의 팬-아웃 반도체 패키지 모듈의 A 영역의 확대도다.
11A is an enlarged view of region A of the fan-out semiconductor package module of FIG. 9 .

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)은 팬-아웃 반도체 패키지(100) 및 팬-아웃 반도체 패키지(100) 상에 배치된 부품 패키지(200)를 포함한다. 팬-아웃 반도체 패키지(100)는 관통홀(110H)을 갖는 제1연결부재(110), 관통홀(110H)에 배치되며 접속패드(120P)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 제1연결부재(110)와 반도체칩(120)의 적어도 일부를 봉합하는 제1봉합재(130), 및 제1연결부재(110)와 반도체칩(120)의 활성면 상에 배치된 제2연결부재(140)를 포함한다. 부품 패키지(200)는 제2연결부재(140) 상에 배치되며 접속단자(190)를 통하여 제2연결부재(140)와 연결된 배선기판(210), 배선기판(210) 상에 배치된 복수의 전자부품(221, 222, 223, 224), 및 복수의 전자부품(221, 222, 223, 224)의 적어도 일부를 봉합하는 제2봉합재(230)를 포함한다. 제1연결부재(110)는 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(112a, 112b)를 포함한다. 제2연결부재(140)는 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함한다. 제1연결부재(110) 내에는 제1방열부재(115)가 배치된다. 배선기판(210) 내에는 제2방열부재(215)가 배치된다. 제2연결부재(140) 내에는 제3방열부재(145)가 배치된다. 복수의 전자부품(221, 222, 223, 224) 중 적어도 하나(221)는 제2방열부재(215)와 연결되며 제2방열부재(215)를 거쳐 제1방열부재(115)와도 연결된다. 또한, 제1방열부재(115)를 거쳐 제3방열부재(145)와도 연결된다.
Referring to the drawings, a fan-out semiconductor package module 300A according to an example includes a fan-out semiconductor package 100 and a component package 200 disposed on the fan-out semiconductor package 100 . The fan-out semiconductor package 100 is disposed in the first connection member 110 having the through hole 110H, the through hole 110H, and disposed on the opposite side of the active surface and the active surface on which the connection pad 120P is disposed. A semiconductor chip 120 having an inactive surface, a first encapsulant 130 sealing at least a portion of the first connecting member 110 and the semiconductor chip 120 , and the first connecting member 110 and the semiconductor chip 120 . ) and a second connection member 140 disposed on the active surface. The component package 200 is disposed on the second connection member 140 and is connected to the second connection member 140 through the connection terminal 190 , a plurality of wiring boards 210 and a plurality of wiring boards 210 disposed on the wiring board 210 . and a second encapsulant 230 for sealing at least a portion of the electronic components 221 , 222 , 223 and 224 , and the plurality of electronic components 221 , 222 , 223 and 224 . The first connection member 110 includes redistribution layers 112a and 112b electrically connected to the connection pad 120P of the semiconductor chip 120 . The second connection member 140 includes a redistribution layer 142 electrically connected to the connection pad 120P of the semiconductor chip 120 . A first heat dissipation member 115 is disposed in the first connection member 110 . A second heat dissipation member 215 is disposed in the wiring board 210 . A third heat dissipation member 145 is disposed in the second connection member 140 . At least one 221 of the plurality of electronic components 221 , 222 , 223 and 224 is connected to the second heat dissipation member 215 , and is also connected to the first heat dissipation member 115 via the second heat dissipation member 215 . In addition, it is also connected to the third heat dissipation member 145 via the first heat dissipation member 115 .

일례에 따른 팬-아웃 반도체 패키지 모듈(300A)의 경우 팬-아웃 반도체 패키지(100)를 도입하여 IC 류의 주요 반도체칩(120)을 실장하고, 팬-아웃 반도체 패키지(100) 상에 부품 패키지를 도입하여 다양한 전자부품(221, 222, 223, 224)을 실장한 구조인바, 이를 통하여 특별한 제약이나 신뢰성 이슈가 없이 최소형의 모듈을 제공할 수 있다. 또한, 팬-아웃 반도체 패키지(100)에 있어서, 반도체칩(120) 주위에 재배선층(112a, 112b) 등이 형성된 제1연결부재(110)를 도입하고, 제1봉합재(130) 하부에 이와 전기적으로 연결된 제1접속단자(170)를 도입하였는바, 전자기기의 메인보드 등에 모듈이 안정적으로 실장 될 수 있다. 또한, 팬-아웃 반도체 패키지(100)는 제1연결부재(110) 내에 형성된 제1방열부재(115) 및 제2연결부재(140) 내에 형성된 제3방열부재(145)를 포함하며, 부품 패키지(200)는 배선기판(210) 내에 형성된 제2방열부재(215)를 포함한다. 복수의 전자부품(221, 222, 223, 224) 중 발열이 특히 심한 전자부품(221)은 이러한 제1방열부재(115), 제2방열부재(215), 및 제3방열부재(145)와 연결된다. 즉, 발열이 심한 전자부품(221)을 선택적으로 방열부재(115, 215, 145)와 연결할 수 있는바, 이러한 경로를 통하여 팬-아웃 반도체 패키지 모듈(300A)의 하부로 열을 효과적으로 방출시킬 수 있다.
In the case of the fan-out semiconductor package module 300A according to an example, the fan-out semiconductor package 100 is introduced to mount the main semiconductor chip 120 of the IC type, and a component package is installed on the fan-out semiconductor package 100 . Since it has a structure in which various electronic components 221, 222, 223, and 224 are mounted by introducing In addition, in the fan-out semiconductor package 100 , the first connection member 110 in which the redistribution layers 112a and 112b are formed around the semiconductor chip 120 is introduced, and the first encapsulant 130 is lowered. Since the first connection terminal 170 electrically connected thereto is introduced, the module can be stably mounted on a main board of an electronic device. In addition, the fan-out semiconductor package 100 includes a first heat dissipation member 115 formed in the first connection member 110 and a third heat dissipation member 145 formed in the second connection member 140 , and a component package. Reference numeral 200 includes a second heat dissipation member 215 formed in the wiring board 210 . Among the plurality of electronic components 221 , 222 , 223 and 224 , the electronic component 221 , which generates particularly high heat, includes the first heat dissipation member 115 , the second heat dissipation member 215 , and the third heat dissipation member 145 , and connected That is, the electronic component 221 that generates a lot of heat can be selectively connected to the heat dissipation members 115 , 215 , and 145 . Through this path, heat can be effectively dissipated to the lower part of the fan-out semiconductor package module 300A. there is.

이하, 일례에 따른 팬-아웃 반도체 패키지 모듈에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package module according to an example will be described in more detail.

제1연결부재(110)는 팬-아웃 반도체 패키지(100)를 패키지 온 패키지(Package on Package: PoP) 형태의 모듈(300A)에 이용할 수 있도록 전기적인 경로를 제공한다. 또한, 구체적인 재료에 따라서 팬-아웃 반도체 패키지(100)의 강성을 유지할 수 있으며, 제1봉합재(130)의 두께 균일성을 확보 할 수도 있다. 또한, 재배선층(112a, 112b)을 형성할 수 있도록 라우팅 영역을 제공함으로써 제2연결부재(140)의 층수를 감소시킬 수 있으며 제2연결부재(140) 형성 과정에서 발생하는 불량 문제를 개선할 수 있다. 제1연결부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 제1연결부재(110)와 소정거리 이격 되도록 배치된다. 예를 들면, 반도체칩(120)의 측면 주위는 제1연결부재(110)에 의하여 둘러싸일 수 있다. 다만, 이에 한정되는 것은 아니다. 제1연결부재(110)는 절연층(111)과, 절연층(111)의 하면 및 상면 상에 각각 배치된 제1 및 제2재배선층(112a, 112b)과, 절연층(111)을 관통하며 제1 및 제2재배선층(112a, 112b)을 전기적으로 연결시키는 제1비아(113)를 포함한다.
The first connection member 110 provides an electrical path so that the fan-out semiconductor package 100 can be used in the package on package (PoP) type module 300A. In addition, according to specific materials, the rigidity of the fan-out semiconductor package 100 may be maintained and the thickness uniformity of the first encapsulant 130 may be secured. In addition, by providing a routing area to form the redistribution layers 112a and 112b, the number of layers of the second connection member 140 can be reduced, and the problem of defects occurring in the process of forming the second connection member 140 can be improved. can The first connecting member 110 has a through hole 110H. The semiconductor chip 120 is disposed to be spaced apart from the first connection member 110 by a predetermined distance in the through hole 110H. For example, the periphery of the side surface of the semiconductor chip 120 may be surrounded by the first connection member 110 . However, the present invention is not limited thereto. The first connection member 110 penetrates through the insulating layer 111 , the first and second redistribution layers 112a and 112b respectively disposed on the lower and upper surfaces of the insulating layer 111 , and the insulating layer 111 . and a first via 113 electrically connecting the first and second redistribution layers 112a and 112b.

절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
An insulating material may be used as the material of the insulating layer 111. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a glass fiber (Glass Fiber, Glass Cloth, Glass Fabric) ) and/or a material containing a reinforcing material such as an inorganic filler, for example, prepreg, Ajinomoto Build-up Film (ABF), FR-4, Bismaleimide Triazine (BT), etc. may be used.

재배선층(112a, 112b)은 재배선 패턴의 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
The redistribution layers 112a and 112b may serve as a redistribution pattern, and may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel ( A conductive material such as Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The redistribution layers 112a and 112b may perform various functions according to the design design of the corresponding layers. For example, it may include a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, and a signal (S) pattern. Here, the signal (S) pattern includes various signals other than a ground (GND) pattern and a power (PWR) pattern, for example, a data signal. In addition, it may include a via pad, a connection terminal pad, and the like.

비아(113)는 서로 다른 층에 형성된 재배선층(112a, 112b)을 전기적으로 연결시키며, 그 결과 제1연결부재(110) 내에 경로를 형성시킨다. 비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도면에서와 달리 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 원통형상, 모래시계 형상, 테이퍼 형상 등 공지된 모든 수직 단면 형상이 적용될 수 있다.
The via 113 electrically connects the redistribution layers 112a and 112b formed in different layers, and as a result, a path is formed in the first connection member 110 . The via 113 also includes copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Conductive substances, such as these alloys, can be used. The via 113 may be completely filled with a conductive material, or the conductive material may be formed along the wall surface of the via hole unlike in the drawing. In addition, all known vertical cross-sectional shapes such as a cylindrical shape, an hourglass shape, and a tapered shape can be applied.

제1방열부재(115)는 제2방열부재(215)를 통하여 부품 패키지(200)에 실장된 복수의 전자부품(221, 222, 223, 224) 중 발열이 심한 특정 전자부품(221)과 연결된다. 또한, 제1방열부재(115)는 제2연결부재(140)에 형성된 제3방열부재(145)와도 연결된다. 따라서, 제1 내지 제3방열부재(115, 215, 145)를 통하여 발열이 심한 특정 전자부품(221)에서 발생하는 열을 모듈(300A) 하부로 효과적으로 방출시킬 수 있다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 전자부품(221)과 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다.
The first heat dissipation member 115 is connected to a specific electronic component 221 with high heat generation among the plurality of electronic components 221 , 222 , 223 , 224 mounted on the component package 200 through the second heat dissipation member 215 . do. In addition, the first heat dissipation member 115 is also connected to the third heat dissipation member 145 formed on the second connection member 140 . Accordingly, heat generated from the specific electronic component 221 that generates excessive heat through the first to third heat dissipation members 115 , 215 , and 145 can be effectively dissipated to the lower portion of the module 300A. When looking through the upper and lower directions of the module 300A, the first to third heat dissipation members 115 , 215 , and 145 may be disposed to overlap the electronic component 221 . In this case, the heat dissipation path can be minimized, and heat can be more effectively dissipated.

제1방열부재(115)는 제1연결부재(110) 내에 복수의 제1비아(113)와 다른 영역에 형성되어 제2방열부재(215) 및 제3방열부재(145)와 연결되는 복수의 제2비아(113h1) 및 복수의 제2비아(113h1)의 상부 및 하부에 형성되어 복수의 제2비아(113h1)와 연결된 제2비아용 패드(112h1)를 포함할 수 있다. 한편, 복수의 제1비아(113) 사이의 피치를 P1, 복수의 제2비아(113h1) 사이의 피치를 P2라 할 때, P1 > P2일 수 있다. 또한, 제1연결부재(110)의 복수의 제1비아(113)가 형성된 영역의 면적을 S1, 복수의 제2비아(113h1)가 형성된 영역의 면적을 S2라 할 때, S1 > S2일 수 있다. 즉, 복수의 제2비아(113h1)는 특정 영역에 형성된 방열 경로로, 신호 등의 연결을 위한 복수의 제1비아(113)에 비하여 좁은 영역에 높은 밀도로 형성되는 것이 바람직하다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 복수의 제2비아(113h1) 및 제2비아용 패드(112h1)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
The first heat dissipation member 115 is formed in a region different from the plurality of first vias 113 in the first connection member 110 to be connected to the second heat dissipation member 215 and the third heat dissipation member 145 . The second via 113h1 and the second via pad 112h1 formed on and below the plurality of second vias 113h1 and connected to the plurality of second vias 113h1 may be included. Meanwhile, when a pitch between the plurality of first vias 113 is P1 and a pitch between the plurality of second vias 113h1 is P2, P1 > P2. In addition, when the area of the region in which the plurality of first vias 113 are formed is S1 of the first connection member 110 and the area of the region in which the plurality of second vias 113h1 is formed is S2, S1 > S2. there is. That is, the plurality of second vias 113h1 is a heat dissipation path formed in a specific region, and is preferably formed in a narrow region with a higher density than the plurality of first vias 113 for signal connection. In this case, it is possible to have high heat dissipation efficiency as well as a high degree of freedom in circuit design. The plurality of second vias 113h1 and the pads 112h1 for the second vias include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead ( Pb), titanium (Ti), or a conductive material such as an alloy thereof may be included.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있다. 집적회로(IC)는, 예를 들면, 트랜시버 집적회로(Transceiver IC)일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 접속패드(120P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 접속패드(120P)가 배치된 면이 활성면, 그 반대측이 비활성면이 된다. 일례에서는, 반도체칩(120)이 페이스-다운(face-down) 형태로 배치된다. 즉, 접속패드(120P)가 배치된 활성면이 제2연결부재(140)가 배치된 하부를 향하도록 배치된다. 필요에 따라서 활성면 상에는 접속패드(120P)의 적어도 일부를 노출시키는 패시베이션막이 형성될 수 있다. 반도체칩(120)은 솔더나 금속물질 등을 포함하는 범프(120B)를 통하여 제2연결부재(140)와 연결될 수 있으나, 필요에 따라서는 범프(120B)는 생략될 수 있다.
The semiconductor chip 120 may be a bare integrated circuit (IC) in which hundreds to millions of devices are integrated in one chip. The integrated circuit (IC) may be, for example, a transceiver integrated circuit (Transceiver IC), but is not limited thereto. The semiconductor chip 120 may include a body in which various circuits are formed, and a connection pad 120P may be formed on an active surface of the body. The body, for example, may be formed based on an active wafer, and in this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as the base material. The connection pad 120P is for electrically connecting the semiconductor chip 120 to other components, and a conductive material, preferably aluminum (Al), may be used as a forming material, but is not limited thereto. In the semiconductor chip 120 , the surface on which the connection pad 120P is disposed is the active surface, and the opposite side is the inactive surface. In one example, the semiconductor chip 120 is disposed in a face-down configuration. That is, the active surface on which the connection pad 120P is disposed faces downwards on which the second connection member 140 is disposed. If necessary, a passivation layer exposing at least a portion of the connection pad 120P may be formed on the active surface. The semiconductor chip 120 may be connected to the second connection member 140 through the bump 120B including solder or a metal material, but the bump 120B may be omitted if necessary.

제1봉합재(130)는 제1연결부재(110) 및 반도체칩(120)을 보호하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 제1연결부재(110)와 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제1봉합재(130)는 제1연결부재(110)와 반도체칩(120)의 상부를 덮으며, 관통홀(110H)의 공간을 채울 수 있다. 제1봉합재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 제1봉합재(130)의 물질로 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 즉, 필요에 따라서는 유리섬유, 무기필러, 및 절연수지를 포함하는 재료가 사용될 수도 있다.
The first encapsulant 130 is configured to protect the first connecting member 110 and the semiconductor chip 120 . The sealing shape is not particularly limited, and any shape surrounding at least a portion of the first connecting member 110 and the semiconductor chip 120 may be sufficient. For example, the first encapsulant 130 may cover the upper portions of the first connection member 110 and the semiconductor chip 120 , and may fill the space of the through hole 110H. A specific material of the first encapsulant 130 is not particularly limited, and, for example, an insulating material may be used. More specifically, as the material of the first encapsulant 130, an inorganic filler and an insulating resin but not containing glass fiber, for example, Ajinomoto Build-up Film (ABF), etc. may be used, but limited thereto. it is not going to be That is, if necessary, a material including glass fiber, inorganic filler, and insulating resin may be used.

제2연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선하기 위한 구성이다. 제2연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(120P)가 1차적으로 재배선 될 수 있다. 제2연결부재(140)는 제1연결부재(110) 및 반도체칩(120)의 하부에 배치된다. 제2연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 제2연결부재(140)는 도면에 도시한바 보다 더 많은 수의 층으로 구성될 수도 있고, 하나의 층으로 구성될 수도 있다.
The second connection member 140 is configured to redistribute the connection pad 120P of the semiconductor chip 120 . Several tens of hundreds of connection pads 120P having various functions may be primarily redistributed through the second connection member 140 . The second connecting member 140 is disposed under the first connecting member 110 and the semiconductor chip 120 . The second connection member 140 includes an insulating layer 141 , a redistribution layer 142 disposed on the insulating layer 141 , and a via 143 passing through the insulating layer 141 and connecting the redistribution layer 142 . includes The second connection member 140 may be composed of a greater number of layers than shown in the drawings, or may be composed of one layer.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 이 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
An insulating material may be used as the material of the insulating layer 141 . In this case, in addition to the insulating material as described above, a photosensitive insulating material such as PID resin may be used as the insulating material. In this case, the insulating layer 141 may be formed thinner, and the fine pitch of the vias 143 may be more easily achieved. When the insulating layer 141 is multi-layered, the materials thereof may be the same as each other, and may be different from each other if necessary. When the insulating layer 141 is multi-layered, it may be integrated according to a process, and thus the boundary may be unclear.

재배선층(142)은 실질적으로 재배선 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다.
The redistribution layer 142 may substantially perform a redistribution function, and the forming material includes copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), and nickel (Ni). , lead (Pb), titanium (Ti), or a conductive material such as an alloy thereof may be used. The redistribution layer 142 may perform various functions according to the design design of the corresponding layer. For example, it may include a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, and a signal (S) pattern. Here, the signal (S) pattern includes various signals other than a ground (GND) pattern and a power (PWR) pattern, for example, a data signal. In addition, it may include a via pad, a connection terminal pad, and the like.

비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
The via 143 electrically connects the redistribution layer 142 and the connection pad 120P formed in different layers, and as a result, a path is formed in the package 100 . The via 143 is also formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Conductive substances, such as these alloys, can be used. The via 143 may also be completely filled with a conductive material, or the conductive material may be formed only along a wall of the via. In addition, all known shapes such as a tapered shape and a cylindrical shape can be applied.

제3방열부재(145)는 제1방열부재(115) 및 제2방열부재(215)를 통하여 부품 패키지(200)에 실장된 복수의 전자부품(221, 222, 223, 224) 중 발열이 심한 특정 전자부품(221)과 연결된다. 따라서, 제1 내지 제3방열부재(115, 215, 145)를 통하여 발열이 심한 특정 전자부품(221)에서 발생하는 열을 모듈(300A) 하부로 효과적으로 방출시킬 수 있다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 서로 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다.
The third heat dissipation member 145 generates severe heat among the plurality of electronic components 221 , 222 , 223 , 224 mounted on the component package 200 through the first heat dissipation member 115 and the second heat dissipation member 215 . It is connected to a specific electronic component 221 . Accordingly, heat generated from the specific electronic component 221 that generates excessive heat through the first to third heat dissipation members 115 , 215 , and 145 can be effectively dissipated to the lower portion of the module 300A. When looking through the upper and lower directions of the module 300A, the first to third heat dissipation members 115 , 215 , and 145 may be disposed to overlap each other. In this case, the heat dissipation path can be minimized, and heat can be more effectively dissipated.

제3방열부재(145)는 복수의 스택-비아(Stacked Via, 143h1)를 포함할 수 있다. 복수의 스택-비아(143h1)는 스택-비아용 패드(142h1)를 매개로 연결될 수 있다. 제3방열부재(145)의 복수의 스택-비아(143h1) 사이의 피치는 제2연결부재(140)의 신호 연결 등을 위한 비아(143) 사이의 피치 보다 좁을 수 있다. 또한, 제2연결부재(140)의 신호 연결 등을 위한 비아(143)가 형성된 영역의 면적 대비 제3방열부재(115)의 복수의 스택-비아(143h1)가 형성된 영역의 면적이 더 작을 수 있다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 제3방열부재(145)의 복수의 스택-비아(143h1) 및 스택-비아용 패드(142h1)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
The third heat dissipation member 145 may include a plurality of stacked vias 143h1 . The plurality of stack-vias 143h1 may be connected via a stack-via pad 142h1 . A pitch between the plurality of stacks of the third heat dissipation member 145 and the vias 143h1 may be narrower than a pitch between the vias 143 for signal connection of the second connection member 140 . In addition, the area of the area in which the plurality of stack-vias 143h1 of the third heat dissipation member 115 is formed may be smaller than the area of the area in which the via 143 for signal connection of the second connection member 140 is formed. there is. In this case, it is possible to have high heat dissipation efficiency as well as a high degree of freedom in circuit design. The plurality of stack-vias 143h1 and stack-via pads 142h1 of the third heat dissipation member 145 include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), and gold (Au). , a conductive material such as nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof.

제2연결부재(140) 하부에는 제2연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부(151)를 갖는 패시베이션층(150)이 배치될 수 있다. 패시베이션층(150)의 형성물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는 절연물질, 예를 들면, ABF(Ajinomoto Build-up Film) 등을 사용할 수도 있다.
A passivation layer 150 having an opening 151 exposing at least a portion of the redistribution layer 142 of the second connection member 140 may be disposed under the second connection member 140 . The material for forming the passivation layer 150 is not particularly limited, and for example, a photosensitive insulating material such as a photosensitive insulating resin may be used. Alternatively, a solder resist may be used. Alternatively, an insulating material including an inorganic filler and an insulating resin but not containing glass fibers, for example, Ajinomoto Build-up Film (ABF), etc. may be used.

패시베이션층(150)의 개구부(151)에는 언더범프금속층(160)이 형성될 수 있다. 언더범프금속층(160)은 제1접속단자(170)의 접속 신뢰성을 향상시키며, 팬-아웃 반도체 패키지 모듈 (300A)의 보드 레벨 신뢰성을 개선시킬 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 제2연결부재(140)의 재배선층(142)과 연결될 수 있다. 또한, 패시베이션층(150)의 개구부(151)를 통하여 노출된 제3방열부재(145)의 스택-비아용 패드(142h1)와도 연결될 수 있다. 언더범프금속층(160)은 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
An under bump metal layer 160 may be formed in the opening 151 of the passivation layer 150 . The under-bump metal layer 160 may improve the connection reliability of the first connection terminal 170 and improve the board level reliability of the fan-out semiconductor package module 300A. The underbump metal layer 160 may be connected to the redistribution layer 142 of the second connection member 140 exposed through the opening 151 of the passivation layer 150 . In addition, it may be connected to the stack-via pad 142h1 of the third heat dissipation member 145 exposed through the opening 151 of the passivation layer 150 . The underbump metal layer 160 may be formed by a known metallization method using a known conductive material, that is, a metal, but is not limited thereto.

제1접속단자(170)는 팬-아웃 반도체 패키지 모듈(300A)을 전자기기의 메인보드 등에 연결시키기 위한 구성이다. 제1접속단자(170)는 도전성 물질, 예를 들면, 솔더(Solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 제1접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1접속단자(170) 중 적어도 하나는 제1 내지 제3방열부재(115, 215, 145)와 연결되며, 메인보드 등에 연결되는 경우 제1 내지 제3방열부재(115, 215, 145)를 통하여 전달되는 열을 메인보드에 효과적으로 방출시킬 수 있다. 제1접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다.
The first connection terminal 170 is configured to connect the fan-out semiconductor package module 300A to a main board of an electronic device. The first connection terminal 170 may be formed of a conductive material, for example, solder, but this is only an example and the material is not particularly limited thereto. The first connection terminal 170 may be a land, a ball, a pin, or the like. The first connection terminal 170 may be formed as a multi-layer or a single layer. When it is formed as a multilayer, it may include a copper pillar and solder, and when it is formed as a single layer, it may include tin-silver solder or copper, but is not limited thereto. At least one of the first connection terminals 170 is connected to the first to third heat dissipation members 115, 215, 145, and when connected to the main board, the first to third heat dissipation members 115, 215, 145 are connected to each other. The heat transferred through it can be effectively dissipated to the motherboard. At least one of the first connection terminals 170 is disposed in the fan-out area.

제2접속단자(190)는 팬-아웃 반도체 패키지(100)와 부품 패키지(200)를 연결시키기 위한 구성이다. 제2접속단자(190)는 제1봉합재(130)에 형성된 개구부(131)를 통하여 노출된 제1연결부재(110)의 제2재배선층(112b) 중 일부와 연결된다. 제2접속단자(190)로는, 예를 들면, 솔더볼(Solder Ball), 구리코어볼(Cu Cored Ball), 구리포스트(Cu Post) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제2접속단자(190)는 제1접속단자(170) 보다 사이즈가 작을 수 있다.
The second connection terminal 190 is configured to connect the fan-out semiconductor package 100 and the component package 200 . The second connection terminal 190 is connected to a portion of the second rewiring layer 112b of the first connection member 110 exposed through the opening 131 formed in the first encapsulant 130 . The second connection terminal 190 may be, for example, a solder ball, a copper core ball, a copper post, or the like, but is not limited thereto. The size of the second connection terminal 190 may be smaller than that of the first connection terminal 170 .

도면에 도시하지 않았으나, 필요에 따라서는 제1연결부재(110)의 관통홀(110H)의 내벽에 금속층(미도시)이 더 배치될 수 있다. 즉, 반도체칩(120)과 방열부재(125)의 측면 주위가 금속층(미도시)으로 둘러싸일 수도 있다. 금속층(미도시)을 통하여 반도체칩(120)으로부터 발생하는 열을 패키지(100) 상부 및/또는 하부로 효과적으로 방출시킬 수 있으며, 효과적으로 전자파 차폐가 가능하다. 또한, 필요에 따라서는 제1연결부재(110)의 관통홀(110H) 내에 복수의 반도체칩(120)이 배치될 수도 있으며, 제1연결부재(110)의 관통홀(110H)이 복수 개이고, 각각의 관통홀 내에 반도체칩(120)이 배치될 수도 있다. 또한, 반도체칩(120) 외에 별도의 수동부품, 예를 들면, 컨덴서, 인덕터 등이 반도체칩(120)과 함께 관통홀(110H) 내에 반도체칩(120)과 나란하게(Side-by-Side) 배치될 수도 있다.
Although not shown in the drawings, if necessary, a metal layer (not shown) may be further disposed on the inner wall of the through hole 110H of the first connection member 110 . That is, the periphery of the side surfaces of the semiconductor chip 120 and the heat dissipation member 125 may be surrounded by a metal layer (not shown). Heat generated from the semiconductor chip 120 through the metal layer (not shown) can be effectively radiated to the upper and/or lower portion of the package 100 , and electromagnetic waves can be effectively shielded. In addition, if necessary, a plurality of semiconductor chips 120 may be disposed in the through hole 110H of the first connecting member 110, the plurality of through holes 110H of the first connecting member 110, A semiconductor chip 120 may be disposed in each through hole. In addition, in addition to the semiconductor chip 120 , a separate passive component, for example, a capacitor, an inductor, etc. is installed in the through hole 110H together with the semiconductor chip 120 in parallel with the semiconductor chip 120 (Side-by-Side). may be placed.

배선기판(210)은 인터포저 기판과 같은 공지의 인쇄회로기판(PCB)일 수 있다. 배선기판(210)은 절연층(211)과 절연층(211)에 형성된 배선층(212) 및 비아(213)를 포함한다. 도면에는 구체적으로 도시하지 않았으나, 절연층(211) 내부에도 다양한 종류의 배선층(212)이 형성되어 있을 수 있음은 물론이다.
The wiring board 210 may be a known printed circuit board (PCB) such as an interposer board. The wiring board 210 includes an insulating layer 211 , a wiring layer 212 formed on the insulating layer 211 , and vias 213 . Although not specifically illustrated in the drawings, it goes without saying that various types of wiring layers 212 may be formed inside the insulating layer 211 .

절연층(211)은 절연물질을 포함하며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 절연물질로 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 절연층(211)은 다층으로 구성될 수 있으며, 재료에 따라서 경계가 분명할 수도, 분명하지 않을 수도 있다.
The insulating layer 211 includes an insulating material, wherein the insulating material includes a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a material including a reinforcing material such as glass fiber and/or inorganic filler together with these; For example, prepreg, Ajinomoto Build-up Film (ABF), FR-4, Bismaleimide Triazine (BT), etc. may be used. If necessary, a photosensitive dielectric (PID) resin may be used as the insulating material. The insulating layer 211 may be composed of multiple layers, and the boundary may or may not be clear depending on the material.

배선층(212)은 재배선 패턴의 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(212)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드, 접속단자패드 등을 포함할 수 있다. 배선층(212) 역시 다층으로 형성될 수 있다.
The wiring layer 212 may serve as a redistribution pattern, and may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), A conductive material such as lead (Pb), titanium (Ti), or an alloy thereof may be used. The wiring layer 212 may perform various functions according to the design design of the corresponding layer. For example, it may include a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, and a signal (S) pattern. Here, the signal (S) pattern includes various signals other than a ground (GND) pattern and a power (PWR) pattern, for example, a data signal. In addition, it may include a via pad, a connection terminal pad, and the like. The wiring layer 212 may also be formed in multiple layers.

비아(213)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 패키지(100) 내에 경로를 형성시킨다. 비아(143) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(213) 역시 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라서만 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 비아(213) 역시 다층으로 형성될 수 있다.
The via 213 electrically connects the redistribution layer 142 and the connection pad 120P formed in different layers, and as a result, a path is formed in the package 100 . The via 143 is also formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), or Conductive substances, such as these alloys, can be used. The via 213 may also be completely filled with a conductive material, or the conductive material may be formed only along a wall of the via. In addition, all known shapes such as a tapered shape and a cylindrical shape can be applied. The via 213 may also be formed in multiple layers.

제2방열부재(215)는 복수의 전자부품(221, 222, 223) 중 발열이 심한 전자부품(223)과 연결되어 제1방열부재(115) 및 제3방열부재(145)를 거쳐 모듈(300A) 하부로 열을 방출시킨다. 모듈(300A)의 상부 및 하부 방향을 기준으로 투시할 때, 제1 내지 제3방열부재(115, 215, 145)는 서로 중첩되도록 배치될 수 있다. 이 경우 방열 경로를 최소화할 수 있는바, 보다 효과적으로 열을 방출시킬 수 있다. 제2방열부재(215)는 복수의 스택-비아(Stacked Via, 213h)를 포함할 수 있다. 복수의 스택-비아(213h)는 스택-비아용 패드(212h)를 매개로 연결될 수 있다. 제2방열부재(215)의 복수의 스택-비아(213h) 사이의 피치는 배선기판(210)의 신호 연결 등을 위한 비아(213) 사이의 피치 보다 좁을 수 있다. 또한, 배선기판(210)의 신호 연결 등을 위한 비아(213)가 형성된 영역의 면적 대비 제2방열부재(215)의 복수의 스택-비아(213h)가 형성된 영역의 면적이 더 작을 수 있다. 이 경우, 높은 방열 효율을 가질 수 있음은 물론이며, 높은 회로설계 자유도를 가질 수 있다. 제2방열부재(215)의 복수의 스택-비아(213h) 및 스택-비아용 패드(212h)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
The second heat dissipation member 215 is connected to the electronic component 223 that generates a lot of heat among the plurality of electronic components 221 , 222 , and passes through the first heat dissipation member 115 and the third heat dissipation member 145 to the module ( 300A) to dissipate heat to the bottom. When looking through the upper and lower directions of the module 300A, the first to third heat dissipation members 115 , 215 , and 145 may be disposed to overlap each other. In this case, the heat dissipation path can be minimized, and heat can be more effectively dissipated. The second heat dissipation member 215 may include a plurality of stacked vias 213h. The plurality of stack-vias 213h may be connected via a stack-via pad 212h. A pitch between the plurality of stacks of the second heat dissipation member 215 and the vias 213h may be narrower than a pitch between the vias 213 for signal connection of the wiring board 210 . Also, the area of the region in which the plurality of stack-vias 213h of the second heat dissipation member 215 is formed may be smaller than the area of the region in which the via 213 for signal connection of the wiring board 210 is formed. In this case, it is possible to have high heat dissipation efficiency as well as a high degree of freedom in circuit design. The plurality of stack-vias 213h and stack-via pads 212h of the second heat dissipation member 215 may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), or gold (Au). , a conductive material such as nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof.

전자부품(221, 222, 223)은 다양한 종류의 전자부품일 수 있다. 예를 들면, 다양한 종류의 능동부품, 수동부품 등일 수 있다. 제한되지 않는 일례로서, 제1전자부품(221)은 전력증폭기(Power Amplifier IC: PA IC)일 수 있다. 전력증폭기(221)는 내부에 회로가 형성된 바디(221a), 바디 상부에 배치된 접속패드(221P), 및 바디를 관통하는 비아(221v)를 포함할 수 있다. 전력증폭기(221)의 접속패드(221P)는 와이어 본딩(221w)을 통하여 배선기판(210)과 전기적으로 연결될 수 있다. 전력증폭기(221)의 하부는 제2방열부재(215)와 연결될 수 있으며, 그 결과 전력증폭기(221)에서 발생하는 열이 효과적으로 모듈(300A) 하부로 전달될 수 있다. 전력증폭기(221)의 바디(221a)의 상부 및 하부에 각각 금속층(221b, 221c)이 배치될 수 있으며, 이들 금속층(221b, 221c)은 전력증폭기(221)의 방열부재로 활용될 수 있다. 하부에 배치된 금속층(221c)은 전력증폭기(221)의 그라운드(GND)층으로 이용될 수 있으며, 도전성 에폭시나 솔더 등을 포함하는 도전성 접착제(221B)를 통하여 제2방열부재(215)와 연결될 수 있다. 제2전자부품(222)은 복수 개일 수 있으며, 복수의 제2전자부품(222)은 각각 안테나(Antenna S/W), 컨트롤러(Controller), 및/또는 체적탄성파 필터(BAW Filter)일 수 있다. 제2전자부품(222)은 표면 실장형 부품일 수 있으며, 솔더나 구리 등을 포함하는 범프(222B)를 통하여 배선기판(210)에 연결될 수 있다. 제3전자부품(223)은 커패시터(Capacitor)일 수 있으며, 제4전자부품(224)은 인덕터(Inductor)일 수 있다. 제3전자부품(223) 및 제4전자부품(224)은 각각 도전성 에폭시나 솔더 등을 포함하는 도전성 접착제(223B, 224B)를 통하여 배선기판(210)에 연결될 수 있다. 이와 같이, 전자부품(221, 222, 223)은 웨어러블(Wearable) 기기 등을 위한 FEM 부품들일 수 있으나, 반드시 이에 한정되는 것은 아니다. 한편, 전자부품(221, 222, 223)이 이러한 종류의 부품이고, 반도체칩(120)이 상술한 바와 같이 트랜시버 IC인 경우, 일례에 따른 팬-아웃 반도체 패키지 모듈(300A)은 트랜시버 복합 모듈로 이용될 수 있다.
The electronic components 221 , 222 , and 223 may be various types of electronic components. For example, it may be various kinds of active parts, passive parts, and the like. As a non-limiting example, the first electronic component 221 may be a power amplifier (PA IC). The power amplifier 221 may include a body 221a having a circuit formed therein, a connection pad 221P disposed on the body, and a via 221v passing through the body. The connection pad 221P of the power amplifier 221 may be electrically connected to the wiring board 210 through the wire bonding 221w. The lower portion of the power amplifier 221 may be connected to the second heat dissipation member 215 , and as a result, heat generated from the power amplifier 221 may be effectively transferred to the lower portion of the module 300A. Metal layers 221b and 221c may be respectively disposed on the upper and lower portions of the body 221a of the power amplifier 221 , and these metal layers 221b and 221c may be utilized as a heat dissipation member of the power amplifier 221 . The metal layer 221c disposed on the lower side may be used as a ground (GND) layer of the power amplifier 221 , and may be connected to the second heat dissipation member 215 through a conductive adhesive 221B including conductive epoxy or solder. can There may be a plurality of second electronic components 222 , and each of the plurality of second electronic components 222 may be an antenna S/W, a controller, and/or a BAW filter. . The second electronic component 222 may be a surface mount type component, and may be connected to the wiring board 210 through a bump 222B including solder or copper. The third electronic component 223 may be a capacitor, and the fourth electronic component 224 may be an inductor. The third electronic component 223 and the fourth electronic component 224 may be connected to the wiring board 210 through conductive adhesives 223B and 224B including conductive epoxy or solder, respectively. As such, the electronic components 221 , 222 , and 223 may be FEM components for wearable devices, but are not necessarily limited thereto. On the other hand, when the electronic components 221 , 222 , 223 are these types of components, and the semiconductor chip 120 is a transceiver IC as described above, the fan-out semiconductor package module 300A according to an example is a transceiver complex module. can be used

제2봉합재(230)는 전자부품(221, 222, 223)을 보호하기 위한 구성이다. 봉합 형태는 특별히 제한되지 않으며, 전자부품(221, 222, 223)의 적어도 일부를 감쌀 수 있다. 제2봉합재(230)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 예를 들면, 공지의 EMC (Epoxy Molding Compound) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
The second encapsulant 230 is configured to protect the electronic components 221 , 222 , and 223 . The sealing shape is not particularly limited, and at least a portion of the electronic components 221 , 222 , and 223 may be wrapped. A specific material of the second encapsulant 230 is not particularly limited, and, for example, an insulating material may be used. For example, a known EMC (Epoxy Molding Compound) may be used, but is not limited thereto.

도 11b는 도 11a의 변형예를 개략적으로 나타낸 확대도다.
11B is an enlarged view schematically illustrating a modified example of FIG. 11A .

도면을 참조하면, 제1연결부재(110)는 제2연결부재(140)와 접하는 제1절연층(111a), 제2연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1재배선층(112a), 제1절연층(111a)의 제1재배선층(112a)이 매립된측의 반대측 상에 배치된 제2재배선층(112b), 제1절연층(111a) 상에 배치되며 제2재배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3재배선층(112c)을 포함할 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c)을 포함하는바, 제2연결부재(140)를 더욱 간소화할 수 있다. 따라서, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 제1재배선층(112a)이 매립되어 있기 때문에 제2연결부재(140)의 절연층(141a)의 절연거리가 상대적으로 일정할 수 있다. 제1재배선층(112a)은 제1절연층 내부로 리세스될 수 있으며, 따라서 제1절연층(111a)의 하면과 제1재배선층(112a)의 하면은 단차를 가질 수 있고, 이를 통하여 제1봉합재(130)가 제1재배선층(112a)으로 블리딩되는 것을 방지할 수 있다. 제1 내지 제3 재배선층(112a, 112b, 112c)은 제1 및 제2 절연층(111a, 111b)을 관통하는 복수 층의 제1비아(113a, 113b)를 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, the first connecting member 110 includes a first insulating layer 111a in contact with the second connecting member 140 , and a first insulating layer 111a in contact with the second connecting member 140 and embedded in the first insulating layer 111a. The first redistribution layer 112a and the first redistribution layer 112a of the first insulating layer 111a are disposed on the side opposite to the buried side, the second redistribution layer 112b and the first insulating layer 111a are disposed on and a second insulating layer 111b covering the second redistribution layer 112b, and a third redistribution layer 112c disposed on the second insulating layer 111b. Since the first connection member 110 includes a large number of redistribution layers 112a, 112b, and 112c, the second connection member 140 may be further simplified. Accordingly, it is possible to improve the yield reduction due to defects occurring in the process of forming the second connecting member 140 . Since the first redistribution layer 112a is buried, the insulating distance of the insulating layer 141a of the second connection member 140 may be relatively constant. The first redistribution layer 112a may be recessed into the first insulating layer, and thus, the lower surface of the first insulating layer 111a and the lower surface of the first redistribution layer 112a may have a step difference, and thereby It is possible to prevent the first encapsulant 130 from bleeding into the first redistribution layer 112a. The first to third redistribution layers 112a, 112b, and 112c may be electrically connected through a plurality of first vias 113a and 113b penetrating the first and second insulating layers 111a and 111b.

제1연결부재(110)의 제1재배선층(112a)의 하면은 반도체칩(120)의 접속패드(120P)의 하면 보다 상부에 위치할 수 있다. 또한, 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제1재배선층(112a) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(120P) 사이의 거리보다 클 수 있다. 이는 제1재배선층(112a)이 제1절연층(111a)의 내부로 리세스될 수 있기 때문이다. 제1연결부재(110)의 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the first redistribution layer 112a of the first connection member 110 may be located above the lower surface of the connection pad 120P of the semiconductor chip 120 . In addition, the distance between the redistribution layer 142 of the second connection member 140 and the first redistribution layer 112a of the first connection member 110 is the distance between the redistribution layer 142 of the second connection member 140 and the semiconductor chip. It may be greater than the distance between the connection pads 120P of 120 . This is because the first redistribution layer 112a may be recessed into the first insulating layer 111a. The second redistribution layer 112b of the first connection member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120 . The first connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 , and thus the second redistribution layer 112b formed inside the first connection member 110 is the semiconductor chip 120 . It may be disposed at a level between the active and inactive surfaces.

제1연결부재(110)의 재배선층(112a, 112b, 112c)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화 위하여 상대적으로 작은 사이즈로 형성할 수 있다.
A thickness of the redistribution layers 112a , 112b , and 112c of the first connection member 110 may be greater than a thickness of the redistribution layer 142 of the second connection member 140 . Since the first connection member 110 may have a thickness greater than or equal to the thickness of the semiconductor chip 120 , the redistribution layers 112a, 112b, and 112c may also be formed to have a larger size according to the scale. On the other hand, the redistribution layer 142 of the second connection member 140 may be formed to have a relatively small size in order to reduce the thickness.

제1방열부재(115)는 복수의 층으로 구성되는 제2비아(113h1)를 포함할 수 있다. 예를 들면, 제2비아(113h1a)는 스택-비아 형태일 수 있다. 각 층의 제2비아(113h1a)는 각 층의 제2비아용 패드(112h1a)와 연결될 수 있다. 예를 들면, 제2비아용 패드(112h1a)는 스택-비아용 패드일 수 있다. 한편, 이 경우에도 상술한 피치나 면적에 대한 내용은 그대로 적용될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
The first heat dissipation member 115 may include a second via 113h1 formed of a plurality of layers. For example, the second via 113h1a may have a stack-via type. The second via 113h1a of each layer may be connected to the pad 112h1a for the second via of each layer. For example, the second via pad 112h1a may be a stack-via pad. Meanwhile, even in this case, the above-described pitch or area may be applied as it is. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 11c는 도 11a의 다른 변형예를 개략적으로 나타낸 확대도다.
11C is an enlarged view schematically illustrating another modified example of FIG. 11A .

도면을 참조하면, 제1연결부재(110)는 제1절연층(111a), 제1절연층(111a)의 하면 및 상면 상에 각각 배치된 제1재배선층(112a) 및 제2재배선층(112b), 제1절연층(112a) 하면 상에 배치되어 제1재배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 하면 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상면 상에 배치되어 제2재배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상면 상에 배치된 제4재배선층(112d)을 포함할 수 있다. 제1 내지 제4재배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 관통하는 복수 층의 제1비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다. 제1연결부재(110)가 많은 수의 재배선층(112a, 112b, 112c, 112d)을 포함하는바, 마찬가지로 제2연결부재(140)를 더욱 간소화할 수 있어, 제2연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
Referring to the drawings, the first connection member 110 includes a first insulating layer 111a, a first redistribution layer 112a and a second redistribution layer ( 112b), a second insulating layer 111b disposed on the lower surface of the first insulating layer 112a to cover the first redistribution layer 112a, and a third redistribution layer 111c disposed on the lower surface of the second insulating layer 111b ), a third insulating layer 111c disposed on the upper surface of the first insulating layer 111a and covering the second redistribution layer 112b, and a fourth redistribution layer 112d disposed on the upper surface of the third insulating layer 111c. ) may be included. The first to fourth redistribution layers 112a, 112b, 112c, and 112d are electrically connected to the plurality of first vias 113a, 113b, and 113c penetrating the first to third insulating layers 111a, 111b, and 111c. can be connected to Since the first connection member 110 includes a large number of redistribution layers 112a, 112b, 112c, and 112d, the second connection member 140 can be further simplified in the same way, so that the second connection member 140 is formed. It is possible to improve the yield reduction due to defects occurring in the process.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 및 제3절연층(111b, 111c)은 더 많은 수의 재배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2 및 제3절연층(111b, 111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 및 제3절연층(111b, 111c)은 무기필러 및 절연수지를 포함하는, 예컨대, ABF 또는 감광성 절연필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 비아(113a)는 제2 및 제3절연층(111b, 111c)를 각각 관통하는 비아(113b, 113c) 보다 직경이 클 수 있으며, 높이가 더 높을 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to basically maintain rigidity, and the second and third insulating layers 111b and 111c are introduced to form a larger number of redistribution layers 112c and 112d. it could be The first insulating layer 111a may include an insulating material different from that of the second and third insulating layers 111b and 111c. For example, the first insulating layer 111a may be, for example, a prepreg including glass fiber, inorganic filler, and insulating resin, and the second and third insulating layers 111b and 111c include inorganic filler and insulating resin. It may be, for example, ABF or a photosensitive insulating film containing a resin, but is not limited thereto. From a similar point of view, the via 113a penetrating the first insulating layer 111a may have a larger diameter than the vias 113b and 113c penetrating the second and third insulating layers 111b and 111c, respectively, and may have a higher height. can be higher

제1연결부재(110)의 제3재배선층(112c)의 하면은 반도체칩(120)의 접속패드(120P)의 하면보다 하부에 위치할 수 있다. 제2연결부재(140)의 재배선층(142)과 제1연결부재(110)의 제3재배선층(112c) 사이의 거리는 제2연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(120P) 사이의 거리보다 작을 수 있다. 이는 제3재배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 제2연결부재(140)와 접할 수 있기 때문이다. 제1연결부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 제1연결부재(110) 내부에 형성된 제1재배선층(112a) 및 제2재배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the third redistribution layer 112c of the first connection member 110 may be located lower than the lower surface of the connection pad 120P of the semiconductor chip 120 . The distance between the redistribution layer 142 of the second connection member 140 and the third redistribution layer 112c of the first connection member 110 is between the redistribution layer 142 of the second connection member 140 and the semiconductor chip 120 . ) may be smaller than the distance between the connection pads 120P. This is because the third redistribution layer 112c may be disposed to protrude on the second insulating layer 111b and, as a result, may come into contact with the second connection member 140 . The first connection member 110 may be formed to have a thickness corresponding to the thickness of the semiconductor chip 120 , and thus the first redistribution layer 112a and the second redistribution layer 112b formed inside the first connection member 110 . ) may be disposed at a level between the active surface and the inactive surface of the semiconductor chip 120 .

제1연결부재(110)의 재배선층(112a, 112b, 112c, 112d)의 두께는 제2연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 제1연결부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 재배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 제2연결부재(140)의 재배선층(142)은 박형화를 위하여 이 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the redistribution layers 112a , 112b , 112c and 112d of the first connection member 110 may be thicker than the thickness of the redistribution layer 142 of the second connection member 140 . Since the first connection member 110 may have a thickness greater than or equal to the thickness of the semiconductor chip 120 , the redistribution layers 112a, 112b, 112c, and 112d may also be formed to have a larger size. On the other hand, the redistribution layer 142 of the second connection member 140 may be formed in this relatively small size in order to reduce the thickness.

제1방열부재(115)는 복수의 층으로 구성되는 제2비아(113h1b)를 포함할 수 있다. 예를 들면, 제2비아(113h1b)는 관통-비아와 스택-비아가 혼합된 형태일 수 있다. 각 층의 제2비아(113h1b)는 각 층의 제2비아용 패드(112h1b)와 연결될 수 있다. 예를 들면, 제2비아용 패드(112h1b)는 관통-비아 및 스택-비아용 패드일 수 있다. 한편, 이 경우에도 상술한 피치나 면적에 대한 내용은 그대로 적용될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
The first heat dissipation member 115 may include a second via 113h1b formed of a plurality of layers. For example, the second via 113h1b may be a mixture of a through-via and a stack-via. The second via 113h1b of each layer may be connected to the pad 112h1b for the second via of each layer. For example, the second via pad 112h1b may be a through-via pad and a stack-via pad. Meanwhile, even in this case, the above-described pitch or area may be applied as it is. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 12는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.12 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

도 13은 도 12의 팬-아웃 반도체 패키지 모듈의 Ⅱ-Ⅱ' 면 절단 평면도다.
FIG. 13 is a plan view taken along II-II′ of the fan-out semiconductor package module of FIG. 12 .

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B)은 제1방열부재(115)가 제1연결부재(110) 내에 형성되며 제2방열부재(215) 및 제3방열부재(145)와 연결되는 바-형태의 비아(Bar-type Via, 113h2)를 포함한다. 바-형태의 비아(113h2)는 바-비아용 패드(112h2)와 연결된다. 또한, 제3방열부재(145)가 제2연결부재(140) 내에 형성되며 제1방열부재(115) 및 제2방열부재(215)와 연결되는 바-형태의 비아(Bar-type Via, 143h2)를 포함한다. 바-형태의 비아(143h2)는 바-비아용 패드(142h2)와 연결된다. 이와 같이, 제1방열부재(115) 및 제3방열부재(145)의 비아(113h2, 143h2)의 형태는 변형될 수 있다. 한편, 이러한 바-형태의 비아가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
Referring to the drawings, in the fan-out semiconductor package module 300B according to another example, a first heat dissipation member 115 is formed in the first connection member 110 , and a second heat dissipation member 215 and a third heat dissipation member ( 145) and a bar-type via (Bar-type Via, 113h2). The bar-shaped via 113h2 is connected to the bar-via pad 112h2. In addition, a third heat dissipation member 145 is formed in the second connection member 140 and is connected to the first heat dissipation member 115 and the second heat dissipation member 215 through a bar-type via (Bar-type Via, 143h2). ) is included. The bar-shaped via 143h2 is connected to the bar-via pad 142h2. As such, the shapes of the vias 113h2 and 143h2 of the first heat dissipation member 115 and the third heat dissipation member 145 may be modified. On the other hand, even when such a bar-shaped via is applied, the shape of the first connection member 110 may be a shape including a multi-layered redistribution layer and a multi-layered via as shown in FIGS. 11B and 11C . Of course. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.14 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

도 15는 도 14의 팬-아웃 반도체 패키지 모듈의 Ⅲ-Ⅲ' 면 절단 평면도다.
FIG. 15 is a plan view of the fan-out semiconductor package module of FIG. 14 taken along a III-III'plane;

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300C)은 제1연결부재(110)가 제1 및 제2관통홀(110H1, 110H2)을 포함하며, 제1관통홀(110H1)에는 반도체칩(120)이 배치되고, 제2관통홀(110H2)에는 제1방열부재(115)가 배치된다. 이때, 제1방열부재(115)는 제2방열부재(215) 및 제3방열부재(145)와 연결되는 금속 블락(Metal Block, 113h3)을 포함한다. 금속 블락(113h3)은 제2관통홀(110H2)에 배치되어 적어도 일부가 제1봉합재(130)에 의하여 봉합된다. 금속 블락(113h3)은 구리 등의 금속을 포함할 수 있다. 한편, 이러한 관통홀 및 금속 블락 형태의 방열부재가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
Referring to the drawings, in the fan-out semiconductor package module 300C according to another example, the first connecting member 110 includes first and second through-holes 110H1 and 110H2, and the first through-hole 110H1. The semiconductor chip 120 is disposed in the , and the first heat dissipation member 115 is disposed in the second through hole 110H2. In this case, the first heat dissipation member 115 includes a metal block 113h3 connected to the second heat dissipation member 215 and the third heat dissipation member 145 . The metal block 113h3 is disposed in the second through hole 110H2 and at least a portion thereof is sealed by the first encapsulant 130 . The metal block 113h3 may include a metal such as copper. On the other hand, even when such a heat dissipation member in the form of a through hole and a metal block is applied, the shape of the first connection member 110 includes a multi-layered redistribution layer and a multi-layered via as shown in FIGS. 11B and 11C . Of course it could be. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.16 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

도 17은 도 16의 팬-아웃 반도체 패키지 모듈의 Ⅳ-Ⅳ' 면 절단 평면도다.
17 is a plan view taken along line IV-IV' of the fan-out semiconductor package module of FIG. 16 .

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300D)은 제1연결부재(110)의 관통홀(110H)에 반도체칩(120) 및 제1방열부재(115)가 서로 나란하게(Side-by-Side) 배치된다. 이때, 제1방열부재(115)는 제2방열부재(215) 및 제3방열부재(145)와 연결되는 금속 블락(Metal Block, 113h3)을 포함한다. 금속 블락(113h3)은 관통홀(110H)에 배치되어 반도체칩(120)과 함께 적어도 일부가 제1봉합재(130)에 의하여 봉합된다. 금속 블락(113h3)은 구리 등의 금속을 포함할 수 있다. 한편, 이러한 관통홀 및 금속 블락 형태의 방열부재가 적용되는 경우에도, 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
Referring to the drawings, in the fan-out semiconductor package module 300D according to another example, the semiconductor chip 120 and the first heat dissipation member 115 are provided in the through hole 110H of the first connection member 110 in parallel with each other. (Side-by-Side) placed. In this case, the first heat dissipation member 115 includes a metal block 113h3 connected to the second heat dissipation member 215 and the third heat dissipation member 145 . The metal block 113h3 is disposed in the through hole 110H and at least a portion thereof is sealed together with the semiconductor chip 120 by the first encapsulant 130 . The metal block 113h3 may include a metal such as copper. On the other hand, even when such a heat dissipation member in the form of a through hole and a metal block is applied, the shape of the first connection member 110 includes a multi-layered redistribution layer and a multi-layered via as shown in FIGS. 11B and 11C . Of course it could be. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
18 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300E)은 팬-아웃 반도체 패키지(100)가 제1봉합재(130) 상에 배치된 백사이드 재배선층(132), 제1봉합재(130)를 관통하며 백사이드 재배선층(132)을 제1연결부재(110)와 전기적으로 연결시키는 백사이드 비아(133), 및 제1봉합재(130) 상에 배치되며 백사이드 재배선층(132)의 적어도 일부를 노출시키는 개구부(181)를 갖는 패시베이션층(180)을 더 포함한다. 백사이드 재배선층(132)은 재배선 패턴의 역할을 수행할 수 있으며 구체적은 내용은 상술한 바와 같다. 백사이드 비아(133)에 대한 구체적인 내용 역시 상술한 바와 같다. 패시베이션층(180)은 무기필러 및 절연수지를 포함하되 유리섬유를 포함하지 않는 절연물질, 예를 들면, ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 제2접속단자(190)는 패시베이션층(180)의 개구부(181)에 의하여 노출된 백사이드 재배선층(132)과 연결된다. 한편, 이 경우에도 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이며, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B~300D)의 특징이 조합될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
Referring to the drawings, the fan-out semiconductor package module 300E according to another example includes a backside redistribution layer 132 in which the fan-out semiconductor package 100 is disposed on a first encapsulant 130 , and a first encapsulant. The backside via 133 penetrating through 130 and electrically connecting the backside redistribution layer 132 to the first connection member 110 , and the backside redistribution layer 132 disposed on the first encapsulant 130 . It further includes a passivation layer 180 having an opening 181 exposing at least a portion thereof. The backside redistribution layer 132 may serve as a redistribution pattern, and the details are the same as described above. Specific details of the backside via 133 are also the same as described above. The passivation layer 180 may be an insulating material including an inorganic filler and an insulating resin but not including glass fibers, for example, ABF, but is not limited thereto. The second connection terminal 190 is connected to the backside redistribution layer 132 exposed by the opening 181 of the passivation layer 180 . Meanwhile, in this case as well, it goes without saying that the shape of the first connection member 110 may include a multi-layered redistribution layer and multi-layered vias as shown in FIGS. 11B and 11C , and according to another example described above, Of course, features of the fan-out semiconductor package modules 300B to 300D may be combined. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 대략 나타낸 단면도다.
19 is a cross-sectional view schematically illustrating another example of a fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300F)은 팬-아웃 반도체 패키지(100)의 반도체칩(120)이 페이스-업(face-up) 형태로 배치된다. 또한, 제2연결부재(140) 및 패시베이션층(150)이 반도체칩(120)의 상부에 배치되며, 제2접속단자(190)는 제2연결부재(140)의 패시베이션층(150)의 개구부(151)를 통하여 노출된 재배선층(142)과 연결된다. 봉합재(130) 하부에는 개구부(131)가 형성될 수 있으며, 개구부(131)에는 언더범프금속층(160)이 형성된다. 언더범프금속층(160)에는 제1접속단자(170)가 연결된다. 한편, 이와 같이 반도체칩(120)이 페이스-업 형태로 배치되는 경우, 반도체칩(120)의 접속패드(120P) 중 적어도 하나는 제2연결부재(140), 제2접속단자(190), 배선기판(210), 제2접속단자(190), 및 제1연결부재(110)를 이 순서대로 또는 반대의 순서로 경유하여 제1접속단자(170) 중 적어도 하나와 연결될 수 있다. 이 경우, 반도체칩(120)의 접속패드(120P)와 배선기판(210) 사이의 전기적 경로를 최소화할 수 있다. 또한, 배선기판(210)과 제1연결부재(110) 모두 접속패드(120P)를 재배선시킬 수 있는바, 제2연결부재(140)를 보다 간소화할 수 있다. 또한, 이러한 구불구불한 경로를 통하여 접속패드(120P)와 제1접속단자(170)가 연결되는바, 제1접속단자(170)를 통하여 전달되는 응력이 경로를 거치는 동안 상쇄되어, 접속패드(120))와 연결된 비아(143) 등의 신뢰성이 개선될 수 있다. 더불어, 반도체칩(120)이 페이스-업 형태로 배치되어 있기 때문에, 팬-아웃 반도체 패키지 모듈(300F)을 전자기기의 메인보드에 실장 될 때 제1접속단자(170)의 신뢰성을 높이기 위한 언더필 공정을 수행하여도 언더필 재료에 포함된 Cl- 이온이 접속패드(120P)를 부식시키는 것에 대한 내성을 가질 수 있다. 한편, 필요에 따라서는 제1봉합재(130) 하부에 프론트 재배선층 및 프론트 비아를 형성하고 이를 패시베이션층으로 덮을 수 있다. 이 경우 언더범프금속층(160) 및 제1접속단자(170)는 패시베이션층의 개구부를 통하여 노출된 프론트 재배선층과 연결될 수 있으며, 프론트 재배선층은 팬-인 영역과 팬-아웃 영역 모두에 형성될 수 있는바, 제1접속단자(170)를 팬-아웃 영역뿐만 아니라 팬-인 영역까지 확장하여 형성할 수 있다. 한편, 이 경우에도 제1연결부재(110)의 형태가 도 11b 및 도 11c에 도시한 바와 같이 다층의 재배선층과 다층의 비아를 포함하는 형태일 수 있음은 물론이며, 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(300B~300E)의 특징이 조합될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 설명은 생략한다.
Referring to the drawings, in the fan-out semiconductor package module 300F according to another example, the semiconductor chip 120 of the fan-out semiconductor package 100 is disposed in a face-up form. In addition, the second connection member 140 and the passivation layer 150 are disposed on the semiconductor chip 120 , and the second connection terminal 190 is an opening of the passivation layer 150 of the second connection member 140 . It is connected to the exposed redistribution layer 142 through 151 . An opening 131 may be formed under the encapsulant 130 , and an under-bump metal layer 160 is formed in the opening 131 . The first connection terminal 170 is connected to the under-bump metal layer 160 . On the other hand, when the semiconductor chip 120 is disposed in the face-up form as described above, at least one of the connection pads 120P of the semiconductor chip 120 includes the second connection member 140 , the second connection terminal 190 , The wiring board 210 , the second connection terminal 190 , and the first connection member 110 may be connected to at least one of the first connection terminals 170 via this order or a reverse order. In this case, the electrical path between the connection pad 120P of the semiconductor chip 120 and the wiring board 210 can be minimized. In addition, since both the wiring board 210 and the first connection member 110 can redistribute the connection pad 120P, the second connection member 140 can be further simplified. In addition, the connection pad 120P and the first connection terminal 170 are connected through this tortuous path, and the stress transmitted through the first connection terminal 170 is canceled while passing through the path, and the connection pad ( 120)) and the reliability of the via 143 connected thereto may be improved. In addition, since the semiconductor chip 120 is disposed in a face-up form, the underfill for increasing the reliability of the first connection terminal 170 when the fan-out semiconductor package module 300F is mounted on the main board of the electronic device. Even through the process, Cl − ions included in the underfill material may have resistance to corrosion of the connection pad 120P. Meanwhile, if necessary, a front redistribution layer and a front via may be formed under the first encapsulant 130 and covered with a passivation layer. In this case, the underbump metal layer 160 and the first connection terminal 170 may be connected to the exposed front redistribution layer through the opening of the passivation layer, and the front redistribution layer may be formed in both the fan-in area and the fan-out area. As a result, the first connection terminal 170 may be formed by extending not only the fan-out area but also the fan-in area. Meanwhile, in this case as well, it goes without saying that the shape of the first connection member 110 may include a multi-layered redistribution layer and multi-layered vias as shown in FIGS. 11B and 11C , and according to another example described above, Of course, features of the fan-out semiconductor package modules 300B to 300E may be combined. Other configurations are substantially the same as those described above, and descriptions thereof will be omitted.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression “an example” used in the present disclosure does not mean the same embodiment, and is provided to emphasize and explain different unique features. However, the examples presented above are not excluded from being implemented in combination with features of other examples. For example, even if a matter described in one specific example is not described in another example, it may be understood as a description related to another example unless a description contradicts or contradicts the matter in another example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
The meaning of connected in the present disclosure is a concept including not only directly connected, but also indirectly connected. In addition, the meaning of being electrically connected is a concept including both the case of being physically connected and the case of not being connected. In addition, expressions such as first, second, etc. are used to distinguish one component from another, and do not limit the order and/or importance of the corresponding components. In some cases, without departing from the scope of rights, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper surface, lower surface, etc. are determined based on the accompanying drawings. For example, the first connection member is positioned above the redistribution layer. However, the claims are not limited thereto. In addition, the vertical direction refers to the above-described upper and lower directions, and the horizontal direction refers to a direction perpendicular thereto. In this case, the vertical section means a case in which the section is cut in a vertical direction, and the cross section shown in the drawings is an example thereof. In addition, the horizontal cross section refers to a case in which a plane is cut in a horizontal direction, and a plan view shown in the drawings is an example thereof.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terminology used in the present disclosure is used to describe an example only, and is not intended to limit the present disclosure. In this case, the singular expression includes the plural expression unless the context clearly indicates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 바디
1110: 마더보드 1111: 절연층
1112: 배선 1120: 부품
1130: 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 팬-아웃 반도체 패키지
110: 연결부재 111, 112a, 112b, 112c: 절연층
112a, 112b, 112c, 112d: 재배선층 113: 비아
115: 방열부재 113h1, 113h1a, 113h1b, 113h2: 비아
113h3: 금속 블락 112h1, 112h1a, 112h1b, 112h2: 패드
120: 반도체칩 120P: 접속패드
120B: 범프 130: 봉합재
131: 개구부 132: 백사이드 재배선층
133: 백사이드 비아 140: 연결부재
141: 절연층 142: 재배선층
143: 비아 145: 방열부재
143h1, 143h2: 비아 142h1, 142h2: 패드
150: 패시베이션층 151: 개구부
160: 언더범프금속층 170: 접속단자
180: 패시베이션층 190: 접속단자
200: 부품 패키지 210: 배선기판
211: 절연층 212: 배선층
213: 비아 215: 방열부재
213h: 비아 212h: 패드
221, 222, 223, 224: 전자부품 221B: 도전성 접착제
222B: 범프 223B, 224B: 도전성 접착제
230: 봉합재
300A~300F: 팬-아웃 반도체 패키지 모듈1000: electronic device 1010: main board
1020: chip related parts 1030: network related parts
1040: other parts 1050: camera
1060: antenna 1070: display
1080: battery 1090: signal line
1100: smartphone 1101: body
1110: motherboard 1111: insulating layer
1112: wiring 1120: parts
1130: camera 2200: fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: redistribution layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: interposer substrate 2302: interposer substrate
2100: fan-out semiconductor package 2120: semiconductor chip
2121: body 2122: connection pad
2140: connecting member 2141: insulating layer
2142: redistribution layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: fan-out semiconductor package
110: connecting members 111, 112a, 112b, 112c: insulating layer
112a, 112b, 112c, 112d: redistribution layer 113: via
115: heat dissipation member 113h1, 113h1a, 113h1b, 113h2: via
113h3: metal block 112h1, 112h1a, 112h1b, 112h2: pad
120: semiconductor chip 120P: connection pad
120B: bump 130: encapsulant
131: opening 132: backside redistribution layer
133: backside via 140: connecting member
141: insulating layer 142: redistribution layer
143: via 145: heat dissipation member
143h1, 143h2: via 142h1, 142h2: pad
150: passivation layer 151: opening
160: under bump metal layer 170: connection terminal
180: passivation layer 190: connection terminal
200: component package 210: wiring board
211: insulating layer 212: wiring layer
213: via 215: heat dissipation member
213h: via 212h: pad
221, 222, 223, 224: electronic component 221B: conductive adhesive
222B: bump 223B, 224B: conductive adhesive
230: suture material
300A~300F: Fan-out semiconductor package module

Claims (16)

관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 제1연결부재는 상기 제1연결부재의 재배선층 중 서로 다른 층에 배치된 재배선층을 전기적으로 연결하는 복수의 제1비아를 포함하고,
상기 제1방열부재는 상기 제1연결부재 내에 상기 복수의 제1비아와 다른 영역에 형성되어 상기 제2방열부재와 연결되는 복수의 제2비아를 포함하며,
상기 복수의 제1비아 사이의 피치를 P1, 상기 복수의 제2비아 사이의 피치를 P2라 할 때, P1 > P2를 만족하는,
팬-아웃 반도체 패키지 모듈
A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
the first connection member includes a plurality of first vias electrically connecting redistribution layers disposed on different layers among the redistribution layers of the first connection member;
The first heat dissipation member includes a plurality of second vias formed in a region different from the plurality of first vias in the first connection member and connected to the second heat dissipation member,
When the pitch between the plurality of first vias is P1 and the pitch between the plurality of second vias is P2, P1 > P2 is satisfied,
Fan-out semiconductor package module
 제 1 항에 있어서,
상부 및 하부 방향을 기준으로 투시할 때, 상기 제1 및 제2방열부재는 상기 제1 및 제2방열부재와 연결되는 적어도 하나의 전자부품과 중첩되도록 형성된,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
When viewed in the upper and lower directions, the first and second heat dissipation members are formed to overlap at least one electronic component connected to the first and second heat dissipation members,
Fan-out semiconductor package module.
 삭제delete 제 1 항에 있어서,
상기 제1연결부재의 상기 복수의 제1비아가 형성된 영역의 면적을 S1, 상기 복수의 제2비아가 형성된 영역의 면적을 S2라 할 때, S1 > S2를 만족하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
When the area of the region in which the plurality of first vias are formed is S1 and the area of the region in which the plurality of second vias is formed is S2, S1 > S2 is satisfied,
Fan-out semiconductor package module.
 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 제1방열부재는 상기 제1연결부재 내에 형성되며 상기 제2방열부재와 연결되는 적어도 하나의 바-형태의 비아(Bar-type Via)를 포함하는,
팬-아웃 반도체 패키지 모듈.
A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
The first heat dissipation member includes at least one bar-type via formed in the first connection member and connected to the second heat dissipation member,
Fan-out semiconductor package module.
 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 관통홀에 상기 반도체칩 및 상기 제1방열부재가 나란하게 배치되며,
상기 제1방열부재는 상기 관통홀 내에 배치되어 상기 제2방열부재와 연결되는 금속 블락(Metal Block)을 포함하는,
팬-아웃 반도체 패키지 모듈.
A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
The semiconductor chip and the first heat dissipation member are arranged side by side in the through hole,
The first heat dissipation member includes a metal block disposed in the through hole and connected to the second heat dissipation member,
Fan-out semiconductor package module.
 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 관통홀은 상기 반도체칩이 배치된 제1관통홀 및 상기 제1방열부재가 배치된 제2관통홀을 포함하며,
상기 제1방열부재는 상기 제2관통홀 내에 배치되어 상기 제2방열부재와 연결되는 금속 블락(Metal Block)을 포함하는,
팬-아웃 반도체 패키지 모듈.
A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
The through hole includes a first through hole in which the semiconductor chip is disposed and a second through hole in which the first heat dissipation member is disposed,
The first heat dissipation member includes a metal block disposed in the second through hole and connected to the second heat dissipation member,
Fan-out semiconductor package module.
 제 1 항에 있어서,
상기 제2방열부재는 복수의 스택-비아(Stacked Via)를 포함하는,
팬-아웃 반도체 패키지 모듈.
The method of claim 1,
The second heat dissipation member includes a plurality of stacked vias,
Fan-out semiconductor package module.
 제 1 항에 있어서,
상기 제2연결부재 내에 제3방열부재가 형성되며,
상기 제3방열부재는 상기 제1 및 제2방열부재와 연결된,
팬-아웃 반도체 패키지 모듈
The method of claim 1,
A third heat dissipation member is formed in the second connection member,
The third heat dissipation member is connected to the first and second heat dissipation members,
Fan-out semiconductor package module
 제 9 항에 있어서,
상기 제3방열부재는 복수의 스택-비아(Stacked Via) 또는 적어도 하나의 바-형태의 비아(Bar-type Via)를 포함하는,
팬-아웃 반도체 패키지 모듈.
10. The method of claim 9,
The third heat dissipation member includes a plurality of stacked vias or at least one bar-type via (Bar-type via),
Fan-out semiconductor package module.
 제 1 항에 있어서,
상기 반도체칩은 트랜시버 집적회로(Transceiver IC)를 포함하는,
팬-아웃 반도체 패키지 모듈,
The method of claim 1,
The semiconductor chip comprises a transceiver integrated circuit (Transceiver IC),
fan-out semiconductor package module;
 제 11 항에 있어서,
상기 복수의 전자부품은 전력증폭기(PA IC)를 포함하며,
상기 전력증폭기는, 내부에 회로가 형성된 바디, 상기 바디 상부에 배치된 접속패드, 및 상기 바디를 관통하는 비아, 를 포함하며,
상기 전력증폭기의 접속패드는 와이어 본딩을 통하여 상기 배선기판과 전기적으로 연결되며,
상기 전력증폭기의 하부는 상기 제2방열부재와 연결되는,
팬-아웃 반도체 패키지 모듈.
12. The method of claim 11,
The plurality of electronic components include a power amplifier (PA IC),
The power amplifier includes a body having a circuit formed therein, a connection pad disposed on the body, and a via passing through the body,
The connection pad of the power amplifier is electrically connected to the wiring board through wire bonding,
The lower portion of the power amplifier is connected to the second heat dissipation member,
Fan-out semiconductor package module.
 제 12 항에 있어서,
상기 전력증폭기의 하부에는 그라운드층이 배치되며,
상기 그라운드층은 도전성 접착제를 통하여 상기 제2방열부재와 연결된,
팬-아웃 반도체 패키지 모듈.
13. The method of claim 12,
A ground layer is disposed under the power amplifier,
The ground layer is connected to the second heat dissipation member through a conductive adhesive,
Fan-out semiconductor package module.
 제 12 항에 있어서,
상기 복수의 전자부품은 안테나, 컨트롤러, 및 체적탄성파 필터를 더 포함하며,
상기 제2방열부재는 상기 복수의 전자부품 중 전력증폭기와 연결된,
팬-아웃 반도체 패키지 모듈.
13. The method of claim 12,
The plurality of electronic components further include an antenna, a controller, and a volume acoustic wave filter,
The second heat dissipation member is connected to a power amplifier among the plurality of electronic components,
Fan-out semiconductor package module.
 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 제1연결부재는, 제1절연층, 상기 제2연결부재와 접하며 상기 제1절연층에 매립된 제1재배선층, 상기 제1절연층의 상기 제1재배선층이 매립된측의 반대측 상에 배치된 제2재배선층, 상기 제1절연층 상에 배치되며 상기 제2재배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3재배선층, 을 포함하며,
상기 제1 내지 제3재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
The first connection member may include a first insulating layer, a first redistribution layer in contact with the second connection member and embedded in the first insulating layer, and on the opposite side of the first insulating layer to the side where the first redistribution layer is embedded A second redistribution layer disposed on the, a second insulating layer disposed on the first insulating layer and covering the second redistribution layer, and a third redistribution layer disposed on the second insulating layer;
the first to third redistribution layers are electrically connected to the connection pad;
Fan-out semiconductor package module.
 관통홀을 갖는 제1연결부재, 상기 제1연결부재의 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제1연결부재 및 상기 반도체칩의 적어도 일부를 봉합하는 제1봉합재, 상기 제1연결부재 및 상기 반도체칩의 하부에 배치된 제2연결부재를 포함하며, 상기 제1연결부재 및 상기 제2연결부재는 각각 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 제1연결부재 내에 또는 상기 관통홀 내에 제1방열부재가 형성된 팬-아웃 반도체 패키지; 및
상기 팬-아웃 반도체 패키지 상부에 배치되며 접속단자를 통하여 상기 제1연결부재와 연결된 배선기판, 상기 배선기판 상부에 배치된 복수의 전자부품, 및 상기 복수의 전자부품의 적어도 일부를 봉합하는 제2봉합재, 를 포함하며, 상기 배선기판 내에 제2방열부재가 형성된 부품 패키지; 를 포함하며,
상기 부품 패키지의 복수의 전자부품 중 적어도 하나는 상기 제2방열부재를 거쳐 상기 제1방열부재와 연결되고,
상기 제1연결부재는, 제1절연층, 상기 제1절연층의 하면 상에 배치된 제1재배선층, 상기 제1절연층의 상면 상에 배치된 제2재배선층, 상기 제1절연층의 하면에 배치되어 상기 제1재배선층을 덮는 제2절연층, 상기 제1절연층의 상면에 배치되어 상기 제2재배선층을 덮는 제3절연층, 상기 제2절연층의 하면 상에 배치된 제3재배선층, 및 상기 제3절연층의 상면 상에 배치된 제4재배선층, 을 포함하며,
상기 제1 내지 제4재배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.A first connection member having a through hole, a semiconductor chip disposed in the through hole of the first connection member and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, the first connection member and the semiconductor chip a first encapsulant sealing at least a portion of the semiconductor chip, the first connecting member and a second connecting member disposed under the semiconductor chip, wherein the first connecting member and the second connecting member are each a fan-out semiconductor package including a redistribution layer electrically connected to a connection pad, wherein a first heat dissipation member is formed in the first connection member or in the through hole; and
A wiring board disposed on the fan-out semiconductor package and connected to the first connection member through a connection terminal, a plurality of electronic components disposed on the wiring board, and a second second sealing portion of the plurality of electronic components a component package including an encapsulant, wherein a second heat dissipation member is formed in the wiring board; includes,
At least one of the plurality of electronic components of the component package is connected to the first heat dissipation member via the second heat dissipation member,
The first connection member may include a first insulating layer, a first redistribution layer disposed on a lower surface of the first insulating layer, a second redistribution layer disposed on an upper surface of the first insulating layer, and the first insulating layer. a second insulating layer disposed on a lower surface to cover the first redistribution layer, a third insulating layer disposed on an upper surface of the first insulating layer to cover the second redistribution layer, and a second insulating layer disposed on a lower surface of the second insulating layer A third redistribution layer, and a fourth redistribution layer disposed on an upper surface of the third insulating layer,
the first to fourth redistribution layers are electrically connected to the connection pad;
Fan-out semiconductor package module.
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