KR102398518B1 - LDO(Low-Dropout) 선형 레귤레이터 - Google Patents

LDO(Low-Dropout) 선형 레귤레이터 Download PDF

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박민수
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신승우
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김혜인
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Abstract

LDO 선형 레귤레이터는, 입력단과 출력단 사이에 연결되어 있는 패스 트랜지스터, 상기 출력단의 출력 전압에 대응하는 피드백 전압과 소정의 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기, 상기 오차 증폭기의 출력 노드에 연결되어 있는 입력단 및 상기 패스 트랜지스터의 게이트에 연결되어 있는 출력단을 포함하는 버퍼, 상기 오차증폭기의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동하는 제1 보상 회로, 및 상기 버퍼의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동하는 제2 보상 회로를 포함한다.

Description

LDO(Low-Dropout) 선형 레귤레이터{LOW-DROPOUT LEANEAR REGULATOR}
본 개시는 LDO 선형 레귤레이터에 관한 것이다.
도 1은 종래 등가직렬저항(Equivalent Series Resistance, ESR)를 활용한 LDO 선형 레귤레이터 회로이다.
도 1에 도시된 LDO 선형 레귤레이터 회로에서, 안정적인 출력 전압을 위해 큰 출력 캐패시터(CL)를 사용하게 된다. 이에 따라, 주파수 측면에서 출력 단에 지배 극점이 생성된다. 또한, 오차증폭기(11) 출력 노드에 극점이 형성된다. 오차증폭기(11) 출력 노드의 극점은 오차증폭기(11)의 큰 출력 저항성분(REA)과 부하 전류 구동을 위한 패스 트랜지스터(Mpp)의 큰 게이트 캐패시턴스(Cgpp) 성분에 의해 상대적으로 지배 극점의 위치와 가깝게 된다.
도 2 및 도 3은 LDO 선형 레귤레이터의 내부 루프 이득의 보드 선도이다.
도 2(a)에 도시된 바와 같이, 극점의 위치(ωp2)가 주파수 측면에서 단위이득주파수(ω0)보다 원점에 가까이 위치하면서 불안정한 동작을 유발한다. 이를 보완하기 위해서, 도 2(b)에 도시된 바와 같이, 출력 캐패시터(CL)의 등가 직렬 저항(ESR)을 조절하여 보드 선도 상에 LHP (Left Half Plane) zero(ωZ)를 위치하여 오차 증폭기 출력 노드의 극점을 보상한다.
하지만, ESR은 부하 캐패시터와 직렬로 구성되는 저항성분이기 때문에 정확한 보상을 위한 값을 지정하는 것이 어렵다. 따라서, ESR에 의한 LHP zero는 주파수 측에서 그 위치에 따라 루프에 불안정한 동작을 유발할 수 있다.
도 3(a) 및 도 3(b)는 주파수 측에서 LHP zero의 위치에 대해 루프 동작이 불안정한 경우의 보드 선도이다.
도 3(a)에 도시된 바와 같이, ESR이 너무 클 경우, 위에서 언급한 극점과 지배 극점 이외의 회로상의 기생성분에 의한 극점이 단일이득주파수보다 작은 주파수에서 위치하게 될 수 있다. 이것은 위상마진을 작게 만들어 불안정한 동작을 유발한다.
도 3(b)에 도시된 바와 같이, ESR이 너무 작을 경우, LHP zero는 단일이득주파수보다 높은 주파수에 위치하게 되며, 단일이득주파수 이전에 두 극점을 위치시키므로, 불안정한 동작을 유발한다. 이와 같은 이유로 ESR을 사용하여 주파수 보상을 할 경우, 확실한 안정성을 보장할 수 없다.
높은 부하 전류에서도 안정적인 전력 공급 동작을 제공할 수 있는 LDO 선형 레귤레이터를 제공하고자 한다.
발명의 한 특징에 따른 LDO 선형 레귤레이터는, 입력단과 출력단 사이에 연결되어 있는 패스 트랜지스터, 상기 출력단의 출력 전압에 대응하는 피드백 전압과 소정의 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기, 상기 오차 증폭기의 출력 노드에 연결되어 있는 입력단 및 상기 패스 트랜지스터의 게이트에 연결되어 있는 출력단을 포함하는 버퍼, 상기 오차증폭기의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동하는 제1 보상 회로, 및 상기 버퍼의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동하는 제2 보상 회로를 포함한다.
높은 부하 전류에서도 안정적인 전력 공급 동작을 제공할 수 있는 LDO 선형 레귤레이터를 제공한다.
도 1은 종래 등가직렬저항(Equivalent Series Resistance, ESR)를 활용한 LDO 선형 레귤레이터 회로이다.
도 2 및 도 3은 LDO 선형 레귤레이터의 내부 루프 이득의 보드 선도이다.
도 4는 버퍼를 추가한 LDO 선형 레귤레이터의 구조이다.
도 5는 도 4에 도시된 LDO Linear regulator의 내부 루프 이득의 보드 선도이다.
도 6은 일 실시예에 따른 레귤레이터를 나타낸 도면이다.
도 7은 일 실시예에 따른 레귤레이터의 부하 전류에 따른 보드 선도이다.
도 8은 일 실시예에 오차 증폭기의 출력단에 연결된 보상 회로를 나타낸 도면이다.
도 9는 일 실시예에 오차 증폭기의 출력단에 연결된 보상 회로를 나타낸 도면이다.
도 10은 일 실시예에 따른 두 보상 회로를 포함하는 LDO 선형 레귤레이터의 회로도이다.
도 11은 일 실시예에 따른 각 극점에 대한 등가 저항 성분의 역수를 부하 전류 증가에 따라 나타낸 그래프이다.
도 12는 일 실시예에 따른 LDO 선형 레귤레이터에 대한 부하 전류 200mA에서 루프 이득 및 위상을 시뮬레이션한 결과이다.
도 13A는 종래 보상 회로를 포함하지 않는 LDO 선형 레귤레이터의 위상 마진, DC 게인, 및 단위 이득 주파수에 대한 시뮬레이션 결과이다.
도 13B는 일 실시예에 따른 LDO 선형 레귤레이터의 부하 전류에 따른 위상 마진, DC 게인, 단위 이득 주파수에 대한 시뮬레이션 결과이다.
LDO 선형 레귤레이터 회로의 패스 트랜지스터와 오차증폭기 사이에 버퍼를 추가함으로써 LDO 선형 레귤레이터의 루프 동작에서 주파수를 보상 할 수 있다.
도 4는 버퍼를 추가한 LDO 선형 레귤레이터의 구조이다.
도 4에 도시된 바와 같이, 버퍼(12)를 추가하게 되면 기존의 오차증폭기(11) 출력 노드에서 고려했던 극점은 두 개의 극점으로 분리된다. 극점은 각 노드에서의 등가 저항과 캐패시턴스로 분석되고, 오차증폭기(11)의 출력 노드에서의 극점은 오차증폭기(11)의 출력 저항(REA)과 출력 노드의 캐패시턴스(Cbi)로 결정되고, 패스 트랜지스터(Mpp)의 게이트 노드에서의 극점은 버퍼(12)의 차동 입력 트랜지스터의 트랜스컨덕턴스(rbi)와 패스 트랜지스터의 게이트 캐패시턴스로 결정된다.
도 5는 도 4에 도시된 LDO Linear regulator의 내부 루프 이득의 보드 선도이다.
도 5에 도시된 바와 같이, 낮은 부하 전류(Low Load Curremt) 두 극점(ωp2, ωp3)이 버퍼를 사용하지 않았을 때의 극점보다 훨씬 높은 주파수에 위치하게 되므로 단일이득 주파수(ω0) 내에는 지배 극점만 존재하게 되므로, ESR을 활용하지 않고도 상대적으로 안정적인 동작이 가능하다. 그러나, 높은 부하 전류(High Load Current)가 출력되는 경우, 순간적인 부하 전류 변화에 대해 Regulator의 동작이 안정적이지 않을 수 있다. 출력 노드의 등가저항(ropp)이 부하 전류에 대해 반비례한 관계이기 때문에, 지배 극점은 부하전류의 증가에 비례하여 높은 주파수로 이동하게 된다. 이에 반해, 버퍼(12)의 입출력 단의 노드에서의 두 극점은 부하 전류가 증가하는 것에 대해 거의 변화가 없기 때문에, 부하 전류가 증가하면, 지배 극점과 두 극점이 주파수 상에서 가까워진다.
즉, 일정 부하 전류 이상에서는 단일 이득 주파수 내에 두 개 이상의 극점이 존재할 수 있으며, 이것은 루프에 낮은 위상 마진을 갖게 하여 Regulator의 불안정한 동작을 야기한다. 따라서, 높은 부하 전류를 구동하기 위해서 추가적인 보상이 필요하다.
일 실시예에 따른 LDO linear Regulator는, 버퍼의 입력단과 출력단 각각에 보상 회로를 연결하여 높은 부하 전류에서도 안정적인 레귤레이터의 동작을 제공하고자 한다. 일 실시예에 따른 LDO 선형 레귤레이터는 버퍼를 활용한 레귤레이터 구조에서 높은 전류 구동을 위한 보상 방법을 구현한 보상 회로를 포함한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및/또는 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 6은 일 실시예에 따른 레귤레이터를 나타낸 도면이다.
LDO 선형 레귤레이터(3)는 출력 단에 안정적인 출력 전압(VOUT)을 공급하기 위해서, 출력단에 외부 캐패시터(CL)가 포함된 구조의 LDO 선형 레귤레이터로 구현된다. LDO 선형 레귤레이터(3)는 입력 전압(VIN)을 패스 트랜지스터(Mpp)를 통해 출력 전압(VOUT)으로 부하(60)에 공급한다.
LDO 선형 레귤레이터(3)는 패스 트랜지스터(Mpp), 피드백 저항(Rfb1, Rfb2), 외부 커패시터(CL), 오차 증폭기(10), 보상 회로(20, 30), 버퍼(40), 및 밴드갭 회로(50)를 포함한다.
패스 트랜지스터(Mpp)는 입력단과 출력단 사이에 연결되어 있다.
밴드갭 회로(50)는 기준 전압(VREF)을 생성하여 오차 증폭기(10)의 반전 단자(-)에 공급한다.
피드백 저항(Rfb1, Rfb2)은 출력단과 그라운드 사이에 직렬 연결되어, 출력 전압(VOUT)을 분배하여 피드백 전압(Vfb)을 생성한다. 외부 커패시터(CL) 및 부하(2)도 출력단과 그라운드 사이에 연결되어 있다. 부하(2)에 공급되는 전류가 부하 전류(ILOAD)이다.
오차 증폭기(10)는 피드백 전압(Vfb)과 기준 전압(VREF) 간의 차를 증폭하여 출력한다. 오차 증폭기(10)의 출력은 버퍼(40)를 통해 패스 트랜지스터(Mpp)의 게이트에 공급된다.
LDO 선형 레귤레이터(3)는 높은 부하 전류 조건에서의 안정적인 전압 출력을 수행하기 위해 부하 전류와 비례하는 전류원에 기초한 보상 방법 및 보상 회로를 포함한다. 구체적으로, LDO 선형 레귤레이터(3)는 오차 증폭기(10)의 출력 노드에 연결된 보상 회로(20), 및 패스 트랜지스터(pass transistor, Mpp)의 게이트 노드에 연결된 보상 회로(30)를 포함한다.
보상 회로(20)는 오차증폭기(10)의 출력 노드 또는 버퍼(40)의 입력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동하고, 보상 회로(30)는 패스 트랜지스터(Mpp)의 게이트 노드 또는 버퍼(40)의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하도록 구동한다.
보상 회로(20, 30)의 구동에 따라, 지배 극점을 포함한 극점들이 부하 전류의 증가에 비례하게 그 주파수가 증가하여, 보드 선도 상에서, 낮은 부하 전류부터 높은 부하 전류까지 위상 마진이 일정하게 유지할 수 있다. 그러면, 높은 부하 전류 반응에도 LDO 선형 레귤레이터(3)는 안정적으로 전압을 출력할 수 있다.
도 7은 일 실시예에 따른 레귤레이터의 부하 전류에 따른 보드 선도이다.
도 7에 도시된 바와 같이, 지배 극점(ωp1’)과 두 개의 극점(ωp2’, ωp3’)이 부하 전류의 크기에 대해 모두 비례한 관계를 가지기 때문에 부하 전류의 변화에 대해서 동일한 위상 마진을 유지하며, 부하 전류의 변화에 대해 안정적인 출력이 유지될 수 있다.
LDO 선형 레귤레이터(3)가 높은 부하 전류에 대해서 안정적으로 동작하기 위해서는 각 극점에 대한 보상이 필요하다. 부하 전류의 변화에 대한 지배 극점의 변화가 회로의 불안정한 동작을 발생시키기 때문에, 지배 극점에 대한 보상에 대해서 먼저 설명한다.
안정적인 출력 전압(VOUT)을 위해 큰 캐패시턴스 값을 갖는 캐패시터(CL)를 출력 노드에 연결하였기 때문에 출력 노드의 등가 캐패시턴스는 부하 캐패시턴스로 근사화 할 수 있다. 출력 노드의 등가 저항은 피드백 저항(Rfb1, Rfb2)과 패스 트랜지스터(Mpp)의 ro 저항(ropp)의 병렬 연결로 도출될 수 있다. 피드백 저항(Rfb1, Rfb2)은 누설전류를 작게 하기 위해서 상대적으로 큰 저항을 사용하기 때문에 출력 노드의 등가 저항은 ro 저항(ro)으로 설정된다. ro 저항(ro)은 부하 전류에 반비례하기 때문에 지배 극점은 아래 수학식 1과 같이 부하 전류의 증가에 대해 높은 주파수로 이동한다.
[수학식 1]
Figure 112020142938362-pat00001
부하 전류의 변화에 비례해 지배 극점이 바뀌기 때문에 두 극점(ωp2’, ωp3’)의 위치도 부하 전류의 변화에 대해 비례관계를 가져야 위상 마진이 유지되고, 루프의 안정도가 유지될 수 있다. 보상 회로(20)는 극점(ωp2’)을, 보상 회로(30)는 극점(ωp3’)을 부하 전류의 변화에 비례해서 높은 주파수로 이동시킨다.
도 8은 일 실시예에 오차 증폭기의 출력단에 연결된 보상 회로를 나타낸 도면이다.
버퍼(40)는 차동 입력 버퍼로 4개의 트랜지스터(MB1-MB4)를 포함한다.
트랜지스터(MB1)의 드레인은 입력 전압(VIN)에 연결되어 있고, 트랜지스터(MB1)의 게이트는 버퍼(40)의 제1 입력단인 노드(ND1)에 연결되어 있다. 트랜지스터(MB3)의 게이트에는 바이어스 전압(BP1)이 인가되고, 트랜지스터(MB3)의 소스는 입력 전압(VIN)에 연결되어 있으며, 트랜지스터(MB3)의 드레인은 버퍼(40)의 출력단에 연결되어 있다. 트랜지스터(MB2)의 게이트와 드레인은 버퍼(40)의 출력단 및 버퍼(40)의 제2 입력단인 노드(ND2)에 연결되어 있다. 트랜지스터(MB4)의 드레인은 트랜지스터(MB1, MB2)의 소스에 연결되어 있고, 게이트에는 바이어스 전압(BN1)이 인가된다.
출력단에 연결된 트랜지스터(M16)의 게이트에는 바이어스 전압(BN1)이 공급되고, 패스 트랜지스터(Mpp)가 오프 되지 않도록 매우 작은 전류를 흐르게 할 수 있다.
도 8에 도시된 바와 같이, 보상 회로(20)는 9개의 트랜지스터(M1-M9)로 구현될 수 있다. 도 8에 도시된 보상 회로(20)는 일 예로서 동일한 기능을 수행하는 다른 회로로 변형될 수 있다.
트랜지스터(M1)의 소스는 입력 전압(VIN)에 연결되어 있고, 트랜지스터(M1)의 게이트는 패스 트랜지스터(Mpp)의 게이트에 연결되어 있어, 패스 트랜지스터(Mpp)에 흐르는 전류를 모니터링하고, 모니터링한 전류(IC1)를 흘려준다.
트랜지스터(M2)의 드레인은 트랜지스터(M1)의 드레인에 연결되어 있고, 트랜지스터(M3)의 드레인은 트랜지스터(M2)의 소스에 연결되어 있으며, 트랜지스터(M2)의 드레인과 게이트가 서로 연결(다이오드-연결)되어 있고, 트랜지스터(M3)의 드레인과 게이트가 서로 연결(다이오드-연결)되어 있다.
트랜지스터(M4)의 소스는 입력 전압(VIN)에 연결되어 있고, 게이트와 드레인이 서로 연결(다이오드-연결)되어 있다. 트랜지스터(M5)의 드레인은 트랜지스터(M4)의 드레인에 연결되어 있고, 트랜지스터(M5)의 게이트는 트랜지스터(M2)의 게이트에 연결되어 있다. 트랜지스터(M6)의 게이트는 트랜지스터(M3)의 게이트에 연결되어 있고, 트랜지스터(M6)의 드레인은 트랜지스터(M5)의 소스에 연결되어 있다.
트랜지스터(M7)의 소스는 입력 전압(VIN)에 연결되어 있고, 게이트는 트랜지스터(M4)의 게이트에 연결되어 있다. 트랜지스터(M8)의 드레인은 트랜지스터(M7)의 드레인에 연결되어 있고, 트랜지스터(M8)의 게이트는 트랜지스터(M2)의 게이트에 연결되어 있다. 트랜지스터(M9)의 게이트는 트랜지스터(M3)의 게이트에 연결되어 있고, 트랜지스터(M9)의 드레인은 트랜지스터(M8)의 소스에 연결되어 있다.
트랜지스터(M5, M6) 및 트랜지스터(M8, M9)는 트랜지스터(M2, M3)와 전류 거울 회로를 구성하고, 해당 전류 거울 회로를 통해 전류(IC1)가 소정 비율로 복사되어, 트랜지스터(M5, M6)에는 전류(ISC1)이 흐르고, 트랜지스터(M8, M9)에는 전류(ISC2)가 흐른다. 트랜지스터(M5, M6)에 전류(ISC1)이 흐르므로, 트랜지스터(M4)에도 전류(ISC1)이 흐르고, 트랜지스터(M4)와 전류 거울 회로를 구성하는 트랜지스터(M7)에는 전류(ISC2)가 흐른다. 따라서, 전류(ISC2)는 오차증폭기(10)의 출력 노드(ND1)를 통해 흐르고, 보상 회로(20)를 포함한 오차 증폭기(10)의 출력 노드(ND1)의 등가저항을 구하면, 수학식 2와 같다.
[수학식 2]
Figure 112020142938362-pat00002
위의 식에서
Figure 112020142938362-pat00003
는 오차증폭기(10)의 출력저항, r1는 트랜지스터(M7)의 드레인 쪽으로 보이는 출력저항, gm1, r2, r3는 트랜지스터(M8)의 드레인 쪽으로 보이는 출력저항이다. 부하 전류가 충분히 크게 동작한다면, r1는 다른 저항성분보다 굉장히 작게 되므로 RND1=r1으로 간략화 할 수 있다.
또한, 오차증폭기(10)의 출력 노드(ND1)의 캐패시터 성분의 총합을 CND1으로 표기하면, 오차증폭기(10)의 출력 노드에서의 극점(ωp2’)은 수학식 3과 같이 나타낼 수 있다.
[수학식 3]
Figure 112020142938362-pat00004
CND1은 부하 전류의 변화에 대해 일정하므로, 극점의 위치는 r1에 의해 결정되며, 극점(ωp.ND1)은 출력 저항(r1)에 반비례하므로, 극점(ωp.ND1)의 주파수는 부하 전류에 비례하는 관계를 갖는다.
도 9는 일 실시예에 오차 증폭기의 출력단에 연결된 보상 회로를 나타낸 도면이다.
도 9에 도시된 바와 같이, 보상 회로(30)는 저항(Rtc) 및 6개의 트랜지스터(M10-M15)로 구현될 수 있다. 도 9에 도시된 보상 회로(30)는 일 예로서 동일한 기능을 수행하는 다른 회로로 변형될 수 있다.
트랜지스터(M10)의 소스는 입력 전압(VIN)에 연결되어 있고, 트랜지스터(M10)의 게이트는 패스 트랜지스터(Mpp)의 게이트에 연결되어 있어, 패스 트랜지스터(Mpp)에 흐르는 전류를 모니터링하고, 모니터링한 전류(IC2)를 흘려준다.
저항(Rtc)의 일단은 트랜지스터(M10)의 드레인에 연결되어 있고, 트랜지스터(M11)의 드레인은 저항(Rtc)의 타단에 연결되어 있으며, 트랜지스터(M11)의 드레인과 게이트가 서로 연결(다이오드-연결)되어 있다.
트랜지스터(M12)의 게이트는 저항(Rtc)의 일단에 연결되어 있고, 트랜지스터(M12)는 트랜지스터(MB4)에 병렬 연결되어 있다. 트랜지스터(M13)의 게이트는 저항(Rtc)의 일단에 연결되어 있고, 트랜지스터(M13)의 드레인은 트랜지스터(M14)의 드레인에 연결되어 있다. 트랜지스터(M14)의 소스는 입력 전압(VIN)에 연결되어 있고, 트랜지스터(M14)의 게이트와 드레인은 서로 연결(다이오드-연결)되어 있으며, 트랜지스터(M15)의 게이트는 트랜지스터(M14)의 게이트에 연결되어 전류 거울 회로를 구성한다.
버퍼(40)의 출력 노드에서의 보상은 도 9에 도시된 보상 회로(30)에 의해 수행될 수 있다. 트랜지스터(M10)는 패스 트랜지스터(Mpp)에 흐르는 전류를 모니터링 하여 전류(IC2)를 생성하고, 이 전류(IC2)는 저항(Rtc) 및 다이오드 연결된 트랜지스터(M11)에 흐른다. 저항(Rtc) 및 트랜지스터(M11)에 흐르는 전류(IC2)에 의해, 노드(ND3)의 전압(VND3)은 수학식 4와 같이 나타낼 수 있다.
[수학식 4]
Figure 112020142938362-pat00005
β는 트랜지스터(M11)의 트랜스컨덕턱스 파라미터(transconductance parameter)이고,
Figure 112020142938362-pat00006
는 상대적으로 작은 값이므로 무시한다. VTHN은 트랜지스터(M11)의 문턱 전압이다.
노드(ND3)의 전압(VND3)이 트랜지스터(M12)의 게이트로 공급되고, 트랜지스터(M12)는 버퍼(40)의 바이어스 전류원 즉, 트랜지스터(MB4)와 병렬로 연결되어 있다. 트랜지스터(M12)에는 전류(IC2)의 제곱에 비례한 전류가 발생한다. 이로써 버퍼(40)에 전류(IC2)의 제곱에 비례한 전류가 추가로 공급된다. 트랜지스터(M12)에 흐르는 전류(ITC)를 수학식 5와 같이 나타낼 수 있다.
[수학식 5]
Figure 112020142938362-pat00007
β12는 트랜지스터(M12)의 트랜스컨덕턱스 파라미터(transconductance parameter)이고, VTHN은 트랜지스터(M12)의 문턱 전압이다. 트랜지스트(M12)에 흐르는 전류를 분석할 때, 버퍼(40)의 바이어스 전류원의 전류는 제외한다. 버퍼(40)의 바이어스 전류원의 전류는 높은 부하 전류에 비교해 매우 낮아, 전류(ITC) 계산에서 제외되었다.
버퍼(40)의 출력단의 등가 저항(RB)은 입력 트랜지스터(MB2)의 트랜스컨덕턴스(transconductance, gm2)로 구할 수 있으며, 버퍼(40)의 출력단에서의 캐패시터 성분의 총합을 CB으로 나타내면, 버퍼(40)의 출력 노드에서의 극점(ωp3’)은 수학식 6와 같이 구할 수 있다.
[수학식 6]
Figure 112020142938362-pat00008
차동 입력 버퍼인 버퍼(40)의 입력 트랜지스터(MB2)의 gm2는 트랜지스터(MB2)의 전류에 대한 식으로 정리할 수 있으며, 부하 전류에 비례한 관계이다. 이를 나타내면 수학식 7과 같다.
[수학식 7]
Figure 112020142938362-pat00009
버퍼(40)의 출력 노드의 캐패시턴스(CB)는 패스 트랜지스터(Mpp)의 게이트 캐패시턴스가 지배적이므로 부하 전류의 변화에 대해 고정적이다. 따라서, 극점(ωp3’)의 주파수는 부하 전류의 변화에 대해 비례하고, 극점(ωp3’) 위치는 부하 전류에 따른다.
위의 회로 분석에서 확인할 수 있듯이 제안하는 회로에서 지배 극점 및 두 극점 모두 부하 전류의 크기에 비례한 위치를 가진다. 이것은 부하 전류의 증가에 대해 불안정한 동작을 수행하는 기존 LDO 레귤레이터의 단점을 보완할 수 있다. 일 실시예에 따른 LDO 선형 레귤레이터는 높은 부하 전류에서도 안정적으로 동작할 수 있다.
도 10은 일 실시예에 따른 두 보상 회로를 포함하는 LDO 선형 레귤레이터의 회로도이다.
도 11은 일 실시예에 따른 각 극점에 대한 등가 저항 성분의 역수를 부하 전류 증가에 따라 나타낸 그래프이다.
도 11에서는, 각 등가 저항 성분의 역수가 표준화(standardization)되어 도시되어 있다. 각 등가 저항 성분의 역수(1/ro, 1/r1, gm2)가 부하 전류에 대해 비례하여 변화하는 것을 알 수 있다.
도 12는 일 실시예에 따른 LDO 선형 레귤레이터에 대한 부하 전류 200mA에서 루프 이득 및 위상을 시뮬레이션한 결과이다.
도 12에 도시된 바와 같이, 보상 회로(20, 30) 모두가 구비되었을 때, 위상 마진 76.5°로, 보상 회로가 없는 종래 기술(No Compensation)의 경우, 보상 회로(20)만 있을 경우(COMP1), 보상 회로(30)만 있을 경우(COMP2) 보다 가장 크다. 따라서, 높은 부하 전류(200mA)에서도 LDO 선형 레귤레이터(3)가 안정적으로 동작하는 것을 알 수 있다.
도 13A는 종래 보상 회로를 포함하지 않는 LDO 선형 레귤레이터의 위상 마진, DC 게인, 및 단위 이득 주파수에 대한 시뮬레이션 결과이다.
도 13B는 일 실시예에 따른 LDO 선형 레귤레이터의 부하 전류에 따른 위상 마진, DC 게인, 단위 이득 주파수에 대한 시뮬레이션 결과이다.
도 13A에 도시된 바와 같이, 종래 선형 레귤레이터에서는 부하 전류(ILOAD)의 증가에 따라 위상 마진이 감소한다. 과도 응답에서 통상적으로 위상 마진 30°를 최소 마진으로 고려하면, 종래 선형 레귤레이터의 최대 부하 전류는 대략 40mA이다.
도 13B에 도시된 바와 같이, 일 실시예에 따른 LDO 선형 레귤레이터는 부하 전류에 대해서 30° 이상의 위상 마진을 유지하고 있다. 부하 전류가 대략 40mA 이하인 구간에서, 위상 마진이 부하 전류에 따라 감소하는 경향을 보이지만, 40mA 이하의 부하 전류는 낮은 부하 전류로 과도 응답이 크게 문제되지 않으며, 실질적으로 해당 범위에서도 LDO 선형 레귤레이터의 과도 응답은 위상 마진이 30°이상이므로 문제가 되지 않는다.
본 발명은 기존 외부 캐패시터를 포함한 LDO Linear Regulator의 높은 구동 전류 동작에서의 불안정한 동작을 개선하기 위한 발명이다. 버퍼를 포함한 LDO 선형 레귤레이터에서, 극점에 해당하는 노드에 두 개의 보상 회로를 추가함으로써 지배 극점 및 두 개의 극점이 부하 전류의 증가에 대해 비례한다. 이로써, 부하 전류의 변화에 대해 변함없는 위상 마진을 가지게 되어 높은 부하 전류 반응에도 안정적인 전압 출력 동작을 수행할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였으나, 본 발명의 권리범위가 이에 한정되는 것은 아니며 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 여러 가지로 변형 및 개량한 형태 또한 본 발명의 권리범위에 속한다.
1, 2, 3: 레귤레이터
10, 11: 오차 증폭기
20, 30: 보상 회로
40: 버퍼
50: 밴드갭 회로

Claims (10)

  1. 입력단과 출력단 사이에 연결되어 있는 패스 트랜지스터;
    상기 출력단의 출력 전압에 대응하는 피드백 전압과 소정의 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기;
    상기 오차 증폭기의 출력 노드에 연결되어 있는 입력단 및 상기 패스 트랜지스터의 게이트에 연결되어 있는 출력단을 포함하는 버퍼;
    부하 전류를 미러링한 전류를 상기 오차 증폭기의 출력 노드에 제공하여 상기 오차증폭기의 출력 노드의 등가 저항이 상기 부하 전류에 대해 반비례하도록 구동하는 제1 보상 회로; 및
    상기 부하 전류의 제곱에 비례한 전류를 상기 버퍼의 바이어스 전류원에 공급하여 상기 버퍼의 출력 노드의 등가 저항이 상기 부하 전류에 대해 반비례하도록 구동하는 제2 보상 회로를 포함하는, LDO 선형 레귤레이터.
  2. 제1항에 있어서,
    상기 제1 보상 회로는,
    상기 패스 트랜지스터의 게이트에 게이트가 연결되고, 상기 부하 전류에 대응하는 제1 전류가 흐르는 제1 트랜지스터;
    상기 제1 트랜지스터에 연결되어 있고, 상기 제1 전류를 복사하여 제2 전류를 생성하는 전류 거울 회로; 및
    상기 오차 증폭기의 출력 노드에 연결되어 있는 일단을 포함하고, 상기 제2 전류가 흐르는 제2 트랜지스터를 포함하는, LDO 선형 레귤레이터.
  3. 제2항에 있어서,
    상기 전류 거울 회로는,
    상기 제1 전류가 흐르고 다이오드 연결된 제3 트랜지스터; 및
    상기 제3 트랜지스터의 게이트에 연결된 게이트 및 상기 오차 증폭기의 출력 노드에 연결되어 있는 일단을 포함하고, 상기 제2 전류가 흐르는 제4 트랜지스터를 포함하는, LDO 선형 레귤레이터.
  4. 제3항에 있어서,
    상기 제1 보상 회로는,
    상기 제2 트랜지스터의 게이트에 연결된 게이트를 포함하는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 일단에 연결되어 있고, 다이오드 연결된 제6 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터의 게이트와 상기 제6 트랜지스터의 게이트가 연결되어 있는, LDO 선형 레귤레이터.
  5. 제4항에 있어서,
    상기 제1 보상 회로는,
    상기 제3 트랜지스터에 연결되어 상기 제1 전류가 흐르고, 다이오드 연결된 제7 트랜지스터; 및
    상기 제7 트랜지스터의 게이트에 연결된 게이트 및 상기 제4 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제8 트랜지스터를 더 포함하는, LDO 선형 레귤레이터.
  6. 제5항에 있어서,
    상기 제1 보상 회로는,
    상기 제7 트랜지스터의 게이트에 연결된 게이트 및 상기 제6 트랜지스터의 타단에 연결되어 있는 일단을 포함하는 제9 트랜지스터를 더 포함하는, LDO 선형 레귤레이터.
  7. 제1항에 있어서,
    상기 제2 보상 회로는,
    상기 패스 트랜지스터의 게이트에 게이트가 연결되고, 상기 부하 전류에 대응하는 제1 전류가 흐르는 제1 트랜지스터;
    상기 제1 트랜지스터의 일단에 연결되어 있는 일단을 포함하고, 상기 제1 전류가 흐르는 저항;
    상기 저항의 타단에 연결되어 있는 일단을 포함하고, 다이오드 연결된 제2 트랜지스터; 및
    상기 저항의 일단에 연결되어 있는 게이트 및 상기 버퍼의 바이어스 전류원에 병렬 연결되어 있는 제3 트랜지스터를 포함하는, LDO 선형 레귤레이터.
  8. 제7항에 있어서,
    상기 제2 보상 회로는,
    상기 저항의 일단에 연결되어 있는 게이트를 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 일단에 연결되어 있는 일단을 포함하고, 다이오드 연결되어 있는 제5 트랜지스터; 및
    상기 제5 트랜지스터의 게이트에 연결되어 있는 게이트 및 상기 버퍼의 출력 노드에 연결되어 있는 일단을 포함하는 제6 트랜지스터를 더 포함하는, LDO 선형 레귤레이터.
  9. 입력단과 출력단 사이에 연결되어 있는 패스 트랜지스터;
    상기 출력단의 출력 전압에 대응하는 피드백 전압과 소정의 기준 전압 간의 차를 증폭하여 출력하는 오차 증폭기;
    상기 오차 증폭기와 상기 패스 트랜지스터 사이에 연결되어 있는 버퍼;
    상기 오차증폭기의 출력 노드에 연결되어 있고, 부하 전류에 대해 반비례하는 저항을 가진 제1 트랜지스터를 포함하는 제1 보상 회로; 및
    상기 버퍼의 바이어스 전류원에 병렬 연결되어 있는 제2 트랜지스터를 포함하는 제2 보상 회로를 포함하고,
    상기 제2 트랜지스터에 흐르는 전류에 따라 상기 버퍼의 출력 노드의 등가 저항이 부하 전류에 대해 반비례하는, LDO 선형 레귤레이터.
  10. 제9항에 있어서,
    상기 제1 트랜지스터에 연결된 전류 거울 회로를 통해 상기 부하 전류가 복사되어 상기 제1 트랜지스터에 흐르고,
    상기 제2 트랜지스터의 게이트 전압이 상기 부하 전류에 따라 변하는, LDO 선형 레귤레이터.
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