KR102395212B1 - Semiconductor Chip Package and Display Device using the same - Google Patents

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Abstract

본 발명은 기판; 기판의 일면 상에 위치하는 반도체 칩; 기판의 타면의 핀 상에 위치하는 솔더볼; 및 기판의 타면의 핀 상에 위치하는 다각형패드를 포함하는 반도체 칩 패키지를 제공한다.The present invention is a substrate; a semiconductor chip positioned on one surface of the substrate; Solder balls positioned on the pins of the other surface of the substrate; and a polygonal pad positioned on the pin of the other surface of the substrate.

Description

반도체 칩 패키지 및 이를 이용한 표시장치{Semiconductor Chip Package and Display Device using the same}Semiconductor chip package and display device using same

본 발명은 반도체 칩 패키지 및 이를 이용한 표시장치에 관한 것이다.The present invention relates to a semiconductor chip package and a display device using the same.

반도체 제품은 멀티미디어화 및 디지털화의 확대에 따라 대용량, 고속 동작, 다기능, 소형화 및 저소비전력 등의 요구가 점점 높아지고 있다. 이러한 요구에 대응하여, 최근 반도체 제품은 미세 피치(fine pitch) 및 하이 핀(high pin)화가 이루어지고 있고 또한 이로 인해 반도체 칩 패키지(Semiconductor Chip Package)는 기판을 사용한 볼그리드어레이(Ball Grid Array; 이하 BGA로 약기함) 패키지 형태로 전환되고 있는 추세이다.With the expansion of multimedia and digitalization, semiconductor products are increasingly required for large-capacity, high-speed operation, multi-function, miniaturization, and low power consumption. In response to this demand, recent semiconductor products have been made into fine pitch and high pin, and for this reason, a semiconductor chip package is a ball grid array using a substrate; Hereinafter, abbreviated as BGA) is a trend toward a package type.

BGA 패키지에는 마이크로 BGA(micro BGA), 와이어 본딩 BGA(WBGA; Wire Bonding BGA), 보드온칩(BOC; Board On Chip) 등이 있다. 볼그리드어레이 형태를 갖는 패키지는 외부 리드(outer lead)를 사용하여 기판과 연결하는 대신 기판 상에 형성된 핀에 솔더볼(solder ball)을 부착하게 된다.BGA packages include micro BGA (micro BGA), wire bonding BGA (WBGA), and board on chip (BOC). A package having a ball grid array form attaches a solder ball to a pin formed on the substrate instead of connecting to the substrate using an outer lead.

BGA 패키지는 기판 상에 형성된 핀에 부착된 솔더볼을 이용한다. 이 때문에, BGA 패키지는 솔더볼을 녹일 수 있는 블로워로 열을 가하여 타겟 기판에 실장 되는바 작업이 용이함은 물론 패키지 실장 시 전기 소비량을 절감할 수 있는 등 다양한 이점이 있다.BGA packages use solder balls attached to pins formed on a substrate. For this reason, the BGA package is mounted on the target board by applying heat with a blower that can melt the solder balls, so it is easy to work and has various advantages such as reducing electricity consumption when mounting the package.

그런데, 종래에 제안된 방식은 핀의 개수가 증가할 경우 한정된 면적 내에 비어홀을 형성하기 어렵다. 때문에, 종래에 제안된 방식은 핀의 좁은 피치를 유지하기 위해 BGA 패키지를 빌드업(buildup) PCB 형태로 제작해야 하는 등 많은 어려움이 있는바 이를 해결할 수 있는 방안이 요구된다.However, in the conventionally proposed method, it is difficult to form via holes within a limited area when the number of pins increases. Therefore, in the conventionally proposed method, there are many difficulties such as the need to manufacture a BGA package in the form of a buildup PCB in order to maintain a narrow pitch of pins, and a method to solve this problem is required.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 쓰루홀(Thru-hole) 형태의 비어홀을 용이하게 적용하여 핀의 개수가 증가하더라도 저비용의 MLB(Multi Layer Board) PCB 형태로 반도체 칩 패키지를 설계하는 것이다.The present invention for solving the problems of the above-mentioned background technology easily applies a through-hole type via hole to design a semiconductor chip package in the form of a low-cost MLB (Multi Layer Board) PCB even if the number of pins increases will do

상술한 과제 해결 수단으로 본 발명은 기판; 기판의 일면 상에 위치하는 반도체 칩; 기판의 타면의 핀 상에 위치하는 솔더볼; 및 기판의 타면의 핀 상에 위치하는 다각형패드를 포함하는 반도체 칩 패키지를 제공한다.As a means for solving the above-described problems, the present invention provides a substrate; a semiconductor chip positioned on one surface of the substrate; Solder balls positioned on the pins of the other surface of the substrate; and a polygonal pad positioned on the pin of the other surface of the substrate.

솔더볼은 기판의 중앙에 위치하는 핀 상에 위치하고, 다각형패드는 기판의 사면에 위치하는 핀 상에 위치할 수 있다.The solder ball may be positioned on a pin positioned at the center of the substrate, and the polygonal pad may be positioned on a pin positioned on an inclined surface of the substrate.

다각형패드는 기판의 타면의 핀 상에 위치하는 제1층과, 제1층 상에 위치하며 제1층과 다른 재료로 이루어진 제2층을 포함할 수 있다.The polygonal pad may include a first layer positioned on the fin of the other surface of the substrate, and a second layer positioned on the first layer and made of a material different from the first layer.

제2층은 솔더볼과 동일한 재료로 이루어질 수 있다.The second layer may be made of the same material as the solder ball.

다른 측면에서 본 발명은 표시패널, 구동부 및 타이밍 제어부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 구동부는 표시패널을 구동한다. 타이밍 제어부는 구동부를 제어한다. 타이밍 제어부는 기판과, 기판의 일면 상에 위치하는 반도체 칩과, 기판의 타면의 핀 상에 위치하는 솔더볼과, 기판의 타면의 핀 상에 위치하는 다각형패드를 포함한다.In another aspect, the present invention provides a display device including a display panel, a driving unit, and a timing control unit. The display panel displays an image. The driving unit drives the display panel. The timing control unit controls the driving unit. The timing controller includes a substrate, a semiconductor chip positioned on one surface of the substrate, a solder ball positioned on a pin of the other surface of the substrate, and a polygonal pad positioned on a pin of the other surface of the substrate.

본 발명은 핀의 개수가 증가하더라도 손쉽게 미세 피치를 유지할 수 있고 또한 핀 피치 확보를 통해 쓰루홀(Thru-hole) 형태의 비어홀을 용이하게 적용할 수 있는 효과가 있다. 또한, 본 발명은 핀의 개수가 증가하더라도 MLB(Multi Layer Board) PCB 형태로 하는 반도체 칩 패키지를 설계할 수 있어 패키지 제작시 소요되는 비용을 절감할 수 있는 효과가 있다.The present invention has the effect of being able to easily maintain a fine pitch even if the number of pins is increased, and to easily apply a through-hole type via hole by securing the pin pitch. In addition, the present invention can design a semiconductor chip package in the form of a multi-layer board (MLB) PCB even if the number of pins increases, thereby reducing the cost required for package manufacturing.

도 1은 종래의 반도체 칩 패키지의 단면도.
도 2는 도 1에 도시된 반도체 칩 패키지의 배면도.
도 3은 본 발명의 제1실시예에 따른 반도체 칩 패키지의 단면도.
도 4는 도 3에 도시된 반도체 칩 패키지의 배면도.
도 5 및 도 6은 본 발명의 제1실시예에 따라 제작된 반도체 칩 패키지를 타겟 기판 상에 실장하는 과정을 설명하기 위한 도면들.
도 7은 본 발명의 제2실시예에 따른 반도체 칩 패키지의 단면도.
도 8 및 도 9는 본 발명의 제2실시예에 따라 제작된 반도체 칩 패키지를 타겟 기판 상에 실장하는 과정을 설명하기 위한 도면들.
도 10은 본 발명의 제3실시예에 따른 반도체 칩 패키지의 단면도.
도 11은 본 발명의 제4실시예에 따른 표시장치의 개략적인 블록도.1 is a cross-sectional view of a conventional semiconductor chip package.
FIG. 2 is a rear view of the semiconductor chip package shown in FIG. 1 ;
3 is a cross-sectional view of a semiconductor chip package according to a first embodiment of the present invention;
FIG. 4 is a rear view of the semiconductor chip package shown in FIG. 3 ;
5 and 6 are views for explaining a process of mounting the semiconductor chip package manufactured according to the first embodiment of the present invention on a target substrate;
7 is a cross-sectional view of a semiconductor chip package according to a second embodiment of the present invention.
8 and 9 are views for explaining a process of mounting a semiconductor chip package manufactured according to a second embodiment of the present invention on a target substrate;
10 is a cross-sectional view of a semiconductor chip package according to a third embodiment of the present invention.
11 is a schematic block diagram of a display device according to a fourth embodiment of the present invention;

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.

반도체 제품은 멀티미디어화 및 디지털화의 확대에 따라 대용량, 고속 동작, 다기능, 소형화 및 저소비전력 등의 요구가 점점 높아지고 있다. 이러한 요구에 대응하여, 최근 반도체 제품은 미세 피치(fine pitch) 및 하이 핀(high pin)화가 이루어지고 있고 또한 이로 인해 반도체 칩 패키지(Semiconductor Chip Package)는 기판을 사용한 볼그리드어레이(Ball Grid Array; 이하 BGA로 약기함) 패키지 형태로 전환되고 있는 추세이다.With the expansion of multimedia and digitalization, semiconductor products are increasingly required for large-capacity, high-speed operation, multi-function, miniaturization, and low power consumption. In response to this demand, recent semiconductor products have been made into fine pitch and high pin, and for this reason, a semiconductor chip package is a ball grid array using a substrate; Hereinafter, abbreviated as BGA) is a trend toward a package type.

도 1은 종래의 반도체 칩 패키지의 단면도이고, 도 2는 도 1에 도시된 반도체 칩 패키지의 배면도이다.1 is a cross-sectional view of a conventional semiconductor chip package, and FIG. 2 is a rear view of the semiconductor chip package shown in FIG. 1 .

도 1 및 도 2에 도시된 바와 같이, BGA 반도체 칩 패키지(100)는 기판(124)의 일면 상에 반도체 칩(122)이 형성되고 기판(124)의 타면 상에 형성된 핀에 솔더볼(solder ball)(126)이 포함되는 형태로 제작된다. 기판(124)의 타면 상에 형성된 핀은 리드배선(129)을 통해 반도체 칩(122)과 전기적으로 연결된다.1 and 2 , in the BGA semiconductor chip package 100 , a semiconductor chip 122 is formed on one surface of a substrate 124 and a solder ball is formed on a pin formed on the other surface of the substrate 124 . ) (126) is manufactured in a form that is included. The pins formed on the other surface of the substrate 124 are electrically connected to the semiconductor chip 122 through the lead wiring 129 .

BGA 반도체 칩 패키지(100)는 타겟 기판(200)의 전극패드(228)에 솔더볼(126)이 대응되도록 안착된다. BGA 반도체 칩 패키지(100)는 솔더볼(126)을 녹일 수 있는 블로워로 열을 가하면 타겟 기판(200)에 실장 되는바 작업이 용이함은 물론 패키지 실장 시 전기 소비량을 절감할 수 있는 등 다양한 이점이 있다.The BGA semiconductor chip package 100 is mounted so that the solder ball 126 corresponds to the electrode pad 228 of the target substrate 200 . The BGA semiconductor chip package 100 is mounted on the target substrate 200 when heat is applied with a blower that can melt the solder ball 126, so it is easy to work and reduces electricity consumption when the package is mounted. There are various advantages. .

그런데, 종래에 제안된 방식은 핀의 개수가 증가할 경우 한정된 면적 내에 비어홀(121)을 형성하기 어렵다. 때문에, 종래에 제안된 방식은 핀의 좁은 피치를 유지하기 위해 BGA 패키지를 빌드업(buildup) PCB 형태로 제작해야 하는 등 많은 어려움이 있는바 이를 해결할 수 있는 방안이 요구된다.However, in the conventionally proposed method, it is difficult to form the via hole 121 within a limited area when the number of pins increases. Therefore, in the conventionally proposed method, there are many difficulties such as the need to manufacture a BGA package in the form of a buildup PCB in order to maintain a narrow pitch of pins, and a method to solve this problem is required.

도 3은 본 발명의 제1실시예에 따른 반도체 칩 패키지의 단면도이고, 도 4는 도 3에 도시된 반도체 칩 패키지의 배면도이며, 도 5 및 도 6은 본 발명의 제1실시예에 따라 제작된 반도체 칩 패키지를 타겟 기판 상에 실장하는 과정을 설명하기 위한 도면들이다.3 is a cross-sectional view of a semiconductor chip package according to a first embodiment of the present invention, FIG. 4 is a rear view of the semiconductor chip package shown in FIG. 3, and FIGS. 5 and 6 are views according to the first embodiment of the present invention. It is a drawing for explaining the process of mounting the manufactured semiconductor chip package on a target substrate.

도 3 및 도 4에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 칩 패키지(100)에는 기판(124), 반도체 칩(122), 리드배선(129), 솔더볼(126) 및 다각형패드(127)가 포함된다.3 and 4 , in the semiconductor chip package 100 according to the first embodiment of the present invention, a substrate 124 , a semiconductor chip 122 , a lead wiring 129 , a solder ball 126 and a polygon A pad 127 is included.

BGA 반도체 칩 패키지(100)는 기판(124)의 일면 상에 반도체 칩(122)이 형성되고 기판(124)의 타면 상에 형성된 핀에 솔더볼(126)과 다각형패드(127)가 포함되는 형태로 제작된다. 기판(124)의 타면 상에 형성된 핀은 리드배선(129)을 통해 반도체 칩(122)과 전기적으로 연결된다.The BGA semiconductor chip package 100 has a shape in which a semiconductor chip 122 is formed on one surface of a substrate 124 and a solder ball 126 and a polygonal pad 127 are included in pins formed on the other surface of the substrate 124 . is made The pins formed on the other surface of the substrate 124 are electrically connected to the semiconductor chip 122 through the lead wiring 129 .

본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 기판(124)의 타면 중앙에 위치하는 핀에 솔더볼(126)이 형성되고, 기판(124)의 타면 외곽 사면(외곽 사면의 모서리)에 위치하는 핀에 다각형패드(127)가 형성된다. 즉, 본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 이종의 패드로 구성된다. 솔더볼(126)과 다각형패드(127)의 높이는 동일할수록 좋다.In the semiconductor chip package 100 according to the first embodiment of the present invention, a solder ball 126 is formed on a pin positioned in the center of the other surface of the substrate 124 , and the outer slope of the other surface of the substrate 124 (corner of the outer slope) A polygonal pad 127 is formed on the pin positioned at . That is, the semiconductor chip package 100 according to the first embodiment of the present invention is composed of different types of pads. The higher the height of the solder ball 126 and the polygonal pad 127, the better.

기판(124)의 타면 중앙에 위치하는 핀에 형성된 솔더볼(126)은 BGA 타입에 사용되는 패드에 해당하고, 기판(124)의 외곽 모서리에 위치하는 핀에 다각형패드(127)는 QFN(Quad Flat No-Lead) 타입에 사용되는 패드에 해당한다.The solder ball 126 formed on the pin located in the center of the other surface of the substrate 124 corresponds to a pad used for the BGA type, and the polygonal pad 127 on the pin located at the outer edge of the substrate 124 is a quad flat (QFN). It corresponds to the pad used for the No-Lead) type.

본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입으로 패드를 형성하여 핀의 좁은 피치 때문에 핀의 개수가 증가할 경우 한정된 면적 내에서 솔더볼(126)의 피치 확보로 인하여 비어홀(121)을 형성하기 어려운 문제를 탈피 및 해소한다.The semiconductor chip package 100 according to the first embodiment of the present invention forms pads in BGA type and QFN type to secure the pitch of the solder balls 126 within a limited area when the number of pins increases due to the narrow pitch of the pins. Due to this, the problem of difficult formation of the via hole 121 is avoided and solved.

이와 같이, 본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입의 패드를 혼합함으로써 다수의 핀을 형성할 수 있는 공간 확보가 가능하고, 핀 피치 확보를 통해 쓰루홀(Thru-hole) 형태의 비어홀(121)을 용이하게 적용할 수 있게 된다.As described above, in the semiconductor chip package 100 according to the first embodiment of the present invention, it is possible to secure a space for forming a plurality of pins by mixing the BGA type and QFN type pads, and through hole through securing the pin pitch. It is possible to easily apply the via hole 121 in the form of a (Thru-hole).

그러므로, 본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 핀의 개수가 증가하더라도 손쉽게 미세 피치를 유지할 수 있고 또한 핀 피치 확보를 통해 쓰루홀(Thru-hole) 형태의 비어홀(121)을 용이하게 적용할 수 있다.Therefore, the semiconductor chip package 100 according to the first embodiment of the present invention can easily maintain a fine pitch even when the number of pins is increased, and also has a through-hole type via hole 121 by securing the pin pitch. can be easily applied.

그 결과, 본 발명의 제1실시예는 반도체 칩과 핀의 개수가 증가하더라도 MLB(Multi Layer Board) PCB 형태로 하는 반도체 칩 패키지(100)를 설계할 수 있는바 패키지 제작시 소요되는 비용을 절감(MLB PCB는 빌드업 PCB 보다 제조비용이 낮출 수 있음) 할 수 있다.As a result, according to the first embodiment of the present invention, even if the number of semiconductor chips and pins increases, the semiconductor chip package 100 in the form of a Multi Layer Board (MLB) PCB can be designed, thereby reducing the cost required for manufacturing the package. (MLB PCB can be cheaper to manufacture than build-up PCB).

도 5 및 도 6에 도시된 바와 같이, 본 발명의 제1실시예와 같이 제작된 반도체 칩 패키지(100)는 타겟 기판(200)의 전극패드(228)에 솔더볼(126)이 대응되도록 안착된다. 그리고, 타겟 기판(200)의 전극패드(228)에는 솔더 페이스트(261)를 형성하고 솔더볼(126)을 녹일 수 있는 블로워로 열을 가하여 제작된 반도체 칩 패키지(100)는 타겟 기판(200)에 실장 할 수 있다.5 and 6 , the semiconductor chip package 100 manufactured according to the first embodiment of the present invention is seated so that the solder ball 126 corresponds to the electrode pad 228 of the target substrate 200 . . In addition, the semiconductor chip package 100 manufactured by forming a solder paste 261 on the electrode pad 228 of the target substrate 200 and applying heat with a blower capable of melting the solder ball 126 is applied to the target substrate 200 . can be mounted

한편, 솔더볼(126)과 다각형패드(127)의 높이는 동일할수록 좋다. 그런데, 본 발명의 제1실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입의 패드를 혼합하기 때문에 패드의 특성 차에 따른 문제(패드의 단차에 따른 접속불량 문제)가 발생할 수도 있다. 이와 같은 문제가 발생할 경우 이를 개선하기 위한 방안을 제시하면 다음과 같다.On the other hand, the same height of the solder ball 126 and the polygonal pad 127 is better. However, since the semiconductor chip package 100 according to the first embodiment of the present invention mixes BGA-type and QFN-type pads, a problem may occur due to a difference in pad characteristics (a problem of poor connection due to a step difference between the pads). . If such a problem occurs, the following is a plan to improve it.

도 7은 본 발명의 제2실시예에 따른 반도체 칩 패키지의 단면도이고, 도 8 및 도 9는 본 발명의 제2실시예에 따라 제작된 반도체 칩 패키지를 타겟 기판 상에 실장하는 과정을 설명하기 위한 도면들이다.7 is a cross-sectional view of a semiconductor chip package according to a second embodiment of the present invention, and FIGS. 8 and 9 are for explaining a process of mounting the semiconductor chip package manufactured according to the second embodiment of the present invention on a target substrate drawings for

도 7에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 칩 패키지(100)에는 기판(124), 반도체 칩(122), 리드배선(129), 솔더볼(126) 및 복층의 다각형패드(127)가 포함된다.As shown in FIG. 7 , in the semiconductor chip package 100 according to the second embodiment of the present invention, a substrate 124 , a semiconductor chip 122 , a lead wiring 129 , a solder ball 126 , and a multi-layered polygonal pad. (127) is included.

BGA 반도체 칩 패키지(100)는 기판(124)의 일면 상에 반도체 칩(122)이 형성되고 기판(124)의 타면 상에 형성된 핀에 솔더볼(126)과 복층의 다각형패드(127)가 포함되는 형태로 제작된다. 기판(124)의 타면 상에 형성된 핀은 리드배선(129)을 통해 반도체 칩(122)과 전기적으로 연결된다.The BGA semiconductor chip package 100 includes a semiconductor chip 122 formed on one surface of a substrate 124 and a solder ball 126 and a multi-layered polygonal pad 127 on pins formed on the other surface of the substrate 124 . made in the form The pins formed on the other surface of the substrate 124 are electrically connected to the semiconductor chip 122 through the lead wiring 129 .

본 발명의 제2실시예에 따른 반도체 칩 패키지(100)는 기판(124)의 타면 중앙에 위치하는 핀에 솔더볼(126)이 형성되고, 기판(124)의 타면 외곽 사면(외곽 사면의 모서리)에 위치하는 핀에 복층의 다각형패드(127)가 형성된다. 즉, 본 발명의 제2실시예에 따른 반도체 칩 패키지(100)는 이종의 패드로 구성된다.In the semiconductor chip package 100 according to the second embodiment of the present invention, a solder ball 126 is formed on a pin positioned at the center of the other surface of the substrate 124 , and the outer slope of the other surface of the substrate 124 (corner of the outer slope) A multi-layered polygonal pad 127 is formed on the pin positioned at . That is, the semiconductor chip package 100 according to the second embodiment of the present invention is composed of different types of pads.

기판(124)의 타면 중앙에 위치하는 핀에 형성된 솔더볼(126)은 BGA 타입에 사용되는 패드에 해당하고, 기판(124)의 외곽 모서리에 위치하는 핀에 복층의 다각형패드(127)는 QFN(Quad Flat No-Lead) 타입에 사용되는 패드에 해당한다.The solder ball 126 formed on the pin located in the center of the other surface of the substrate 124 corresponds to a pad used for the BGA type, and the multi-layered polygonal pad 127 on the pin located at the outer edge of the substrate 124 is QFN ( It corresponds to the pad used for Quad Flat No-Lead) type.

본 발명의 제2실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입으로 패드를 형성하여 핀의 좁은 피치 때문에 핀의 개수가 증가할 경우 한정된 면적 내에서 솔더볼(126)의 피치 확보로 인하여 비어홀(121)을 형성하기 어려운 문제를 탈피 및 해소한다.The semiconductor chip package 100 according to the second embodiment of the present invention forms pads of BGA type and QFN type to secure the pitch of the solder balls 126 within a limited area when the number of pins increases due to the narrow pitch of the pins. Due to this, the problem of difficult formation of the via hole 121 is avoided and solved.

이와 같이, 본 발명의 제2실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입의 패드를 혼합함으로써 다수의 핀을 형성할 수 있는 공간 확보가 가능하고, 핀 피치 확보를 통해 쓰루홀(Thru-hole) 형태의 비어홀(121)을 용이하게 적용할 수 있게 된다.As described above, in the semiconductor chip package 100 according to the second embodiment of the present invention, it is possible to secure a space for forming a plurality of pins by mixing the BGA type and QFN type pads, and through hole through securing the pin pitch. It is possible to easily apply the via hole 121 in the form of a (Thru-hole).

한편, 본 발명의 제2실시예에 따른 반도체 칩 패키지(100)는 BGA 타입과 QFN 타입의 패드를 혼합하기 때문에 패드의 특성 차에 따른 문제(패드의 단차에 따른 접속불량 문제)를 개선하기 위해 복층의 다각형패드(127)를 사용한다.On the other hand, since the semiconductor chip package 100 according to the second embodiment of the present invention mixes BGA-type and QFN-type pads, in order to improve the problem caused by the difference in the characteristics of the pad (the problem of poor connection due to the step difference of the pad) A multi-layered polygonal pad 127 is used.

복층의 다각형패드(127)는 핀 상에 형성되고 구리(Cu) 등으로 이루어진 제1층(127a)과 제1층(127a) 상에 형성되고 주석(Sn)과 납(Pb) 등으로 이루어진 제2층(127b)로 구성된다. 즉, 제2층(127b)은 솔더볼(126)과 동일한 재료로 이루어지며 솔더볼(126)과의 단차 문제를 해결(솔더볼이 용융된 이후 재료적 특성 차에 의해 다각형패드와 발생할 수 있는 단차 문제 해결)하기 위해 제1층(127a) 상에 구비되는 더미층이다.The multi-layered polygonal pad 127 is formed on the fin and is formed on the first layer 127a and the first layer 127a made of copper (Cu), etc., and made of tin (Sn) and lead (Pb). It is composed of two layers (127b). That is, the second layer 127b is made of the same material as the solder ball 126 and solves the problem of the step difference with the solder ball 126 (resolves the step problem that may occur with the polygonal pad due to the difference in material properties after the solder ball is melted) ), a dummy layer provided on the first layer 127a.

복층의 다각형패드(127)는 사각형 이상의 면을 갖는 패드 형태로 형성된다. 즉, 제1층(127a)과 제2층(127b)은 핀의 형상에 대응하여 그 형상이 사각형 이상의 다각형 형태로 형성된다.The multi-layered polygonal pad 127 is formed in the form of a pad having a square or more surface. That is, the first layer 127a and the second layer 127b are formed in a polygonal shape having a shape of a square or more corresponding to the shape of the fin.

더미층이 되는 제2층(127b)은 솔더볼(126)과 동일한 재료로 이루어지므로, 동일한 용융 특성을 갖게 된다. 때문에, 본 발명의 제2실시예에 따라 제작된 반도체 칩 패키지(100)는 타겟 기판(200) 상에 실장할 때 패드 간의 특성 차로 인한 접속 불량 문제를 미연에 방지할 수 있다.Since the second layer 127b serving as the dummy layer is made of the same material as the solder ball 126, it has the same melting characteristics. Therefore, when the semiconductor chip package 100 manufactured according to the second embodiment of the present invention is mounted on the target substrate 200, it is possible to prevent in advance a problem of connection failure due to a difference in characteristics between pads.

도 8 및 도 9에 도시된 바와 같이, 본 발명의 제2실시예와 같이 제작된 반도체 칩 패키지(100)는 타겟 기판(200)의 전극패드(228)에 솔더볼(126)이 대응되도록 안착된다. 그리고, 타겟 기판(200)의 전극패드(228)에는 솔더 페이스트(261)를 형성하고 솔더볼(126)을 녹일 수 있는 블로워로 열을 가하여 제작된 반도체 칩 패키지(100)는 타겟 기판(200)에 실장 할 수 있다.As shown in FIGS. 8 and 9 , the semiconductor chip package 100 manufactured according to the second embodiment of the present invention is seated so that the solder balls 126 correspond to the electrode pads 228 of the target substrate 200 . . In addition, the semiconductor chip package 100 manufactured by forming a solder paste 261 on the electrode pad 228 of the target substrate 200 and applying heat with a blower capable of melting the solder ball 126 is applied to the target substrate 200 . can be mounted

도 10은 본 발명의 제3실시예에 따른 반도체 칩 패키지의 단면도이다.10 is a cross-sectional view of a semiconductor chip package according to a third embodiment of the present invention.

도 10에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 칩 패키지에는 기판(124), 다수의 반도체 칩(122, 132, 142), 리드배선(129), 솔더볼(126) 및 다각형패드(127)가 포함된다.As shown in FIG. 10 , the semiconductor chip package according to the third embodiment of the present invention includes a substrate 124 , a plurality of semiconductor chips 122 , 132 , 142 , a lead wiring 129 , a solder ball 126 , and a polygon. A pad 127 is included.

BGA 반도체 칩 패키지(100)는 기판(124)의 일면 상에 반도체 칩(122)이 형성되고 기판(124)의 타면 상에 형성된 핀에 솔더볼(126)과 다각형패드(127)가 포함되는 형태로 제작된다. 기판(124)의 타면 상에 형성된 핀은 리드배선(129)을 통해 반도체 칩(122)과 전기적으로 연결된다.The BGA semiconductor chip package 100 has a shape in which a semiconductor chip 122 is formed on one surface of a substrate 124 and a solder ball 126 and a polygonal pad 127 are included in pins formed on the other surface of the substrate 124 . is made The pins formed on the other surface of the substrate 124 are electrically connected to the semiconductor chip 122 through the lead wiring 129 .

본 발명의 제3실시예에 따른 반도체 칩 패키지(100)는 기판(124)의 타면 중앙에 위치하는 핀에 솔더볼(126)이 형성되고, 기판(124)의 타면 외곽 사면(외곽 사면의 모서리)에 위치하는 핀에 다각형패드(127)가 형성된다. 즉, 본 발명의 제3실시예에 따른 반도체 칩 패키지(100)는 이종의 패드로 구성된다.In the semiconductor chip package 100 according to the third embodiment of the present invention, a solder ball 126 is formed on a pin positioned in the center of the other surface of the substrate 124 , and the outer slope of the other surface of the substrate 124 (corner of the outer slope) A polygonal pad 127 is formed on the pin positioned at . That is, the semiconductor chip package 100 according to the third embodiment of the present invention is composed of different types of pads.

본 발명의 제3실시예에 따른 반도체 칩 패키지(100)는 다수의 반도체 칩(122, 132, 142)이 기판(124) 상에 적층되는 형태로 제작된다. 다수의 반도체 칩(122, 132, 142)은 접착부재(115)에 의해 하부 칩의 상부면과 상부 칩의 하부면이 부착되는 형태로 형성되나 이에 한정되지 않는다.The semiconductor chip package 100 according to the third embodiment of the present invention is manufactured in a form in which a plurality of semiconductor chips 122 , 132 , and 142 are stacked on a substrate 124 . The plurality of semiconductor chips 122 , 132 , and 142 are formed in a form in which an upper surface of the lower chip and a lower surface of the upper chip are attached by an adhesive member 115 , but is not limited thereto.

도 11은 본 발명의 제4실시예에 따른 표시장치의 개략적인 블록도이다.11 is a schematic block diagram of a display device according to a fourth embodiment of the present invention.

도 11에 도시된 바와 같이, 본 발명의 제4실시예에 따른 반도체 칩 패키지는 표시장치에 사용되는 타이밍 제어부(120)의 제작시 사용될 수 있다. 타이밍 제어부(120)는 제1 내지 제3실시예 중 하나 또는 이들을 결합 조합하여 최적의 미세 피치(fine pitch)를 갖도록 제작될 수 있다. 타이밍 제어부(120)는 표시패널(150)에 데이터신호를 공급하는 데이터 구동부(140)와 게이트신호를 공급하는 게이트 구동부(130)와 같은 구동부를 제어하는 역할을 한다.11 , the semiconductor chip package according to the fourth embodiment of the present invention may be used when manufacturing the timing controller 120 used in the display device. The timing controller 120 may be manufactured to have an optimal fine pitch by combining one or a combination of the first to third embodiments. The timing controller 120 controls driving units such as the data driver 140 that supplies the data signal to the display panel 150 and the gate driver 130 that supplies the gate signal.

표시장치는 표시패널의 구성에 따라 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광표시장치(Organic Light Emitting Diode Display: OLED), 전기영동표시장치(Electro Phoretic Display; EPD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등으로 구현될 수 있다.The display device includes a liquid crystal display (LCD), an organic light emitting diode display (OLED), an electrophoretic display (EPD), and a plasma display device depending on the configuration of the display panel. (Plasma Display Panel: PDP) may be implemented.

통상적으로 표시장치에는 영상 공급부(110), 타이밍 제어부(120), 게이트 구동부(130), 데이터 구동부(140) 및 표시패널(150)이 포함된다.Typically, a display device includes an image supply unit 110 , a timing control unit 120 , a gate driver 130 , a data driver 140 , and a display panel 150 .

영상 공급부(110)는 데이터신호를 영상처리하고 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호 및 클럭신호 등과 함께 출력한다. 영상 공급부(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스나 TMDS(Transition Minimized Differential Signaling) 인터페이스 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호 등을 타이밍 제어부(120)에 공급한다.The image supply unit 110 processes the data signal and outputs it together with a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal. The image supply unit 110 transmits a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, a clock signal and a data signal, etc. to the timing controller 120 through a low voltage differential signaling (LVDS) interface or a transition minimized differential signaling (TMDS) interface. ) is supplied to

타이밍 제어부(120)는 영상 공급부(110)로부터 데이터신호(DATA) 등을 공급받고, 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.The timing controller 120 receives the data signal DATA from the image supplier 110 , and a gate timing control signal GDC for controlling the operation timing of the gate driver 130 and the operation timing of the data driver 140 . and output a data timing control signal DDC for controlling the .

타이밍 제어부(120)는 통신 인터페이스(예: EPI)를 통해 게이트 타이밍 제어신호(GDC)와 데이터 타이밍 제어신호(DDC) 등과 함께 데이터신호(DATA)를 출력하며, 게이트 구동부(130)와 데이터 구동부(140)의 동작 타이밍을 제어한다.The timing controller 120 outputs the data signal DATA together with the gate timing control signal GDC and the data timing control signal DDC through a communication interface (eg, EPI), and the gate driver 130 and the data driver ( 140) to control the operation timing.

게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트전압의 레벨을 시프트시키면서 게이트신호(또는 스캔신호)를 출력한다. 게이트 구동부(130)에는 레벨 시프터와 시프트 레지스터가 포함된다.The gate driver 130 outputs a gate signal (or a scan signal) while shifting the level of the gate voltage in response to the gate timing control signal GDC supplied from the timing controller 120 . The gate driver 130 includes a level shifter and a shift register.

게이트 구동부(130)는 게이트라인들(GL1 ~ GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 게이트신호를 공급한다. 게이트 구동부(130)는 집적회로(Integrated Circuit; IC) 형태로 형성되거나 표시패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다. 게이트 구동부(130)에서 게이트인패널 방식으로 형성되는 부분은 시프트 레지스터이다.The gate driver 130 supplies a gate signal to the sub-pixels SP included in the display panel 150 through the gate lines GL1 to GLm. The gate driver 130 is formed in the form of an integrated circuit (IC) or is formed in the display panel 150 in the form of a gate in panel. A portion of the gate driver 130 formed in a gate-in-panel method is a shift register.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 샘플링하고 래치하며 감마 기준전압에 대응하여 디지털신호를 아날로그신호로 변환하여 출력한다.The data driver 140 samples and latches the data signal DATA in response to the data timing control signal DDC supplied from the timing controller 120 , and converts the digital signal into an analog signal in response to the gamma reference voltage and outputs it .

데이터 구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들(SP)에 데이터신호(DATA)를 공급한다. 데이터 구동부(140)는 집적회로(Integrated Circuit; IC) 형태로 형성된다.The data driver 140 supplies the data signal DATA to the sub-pixels SP included in the display panel 150 through the data lines DL1 to DLn. The data driver 140 is formed in the form of an integrated circuit (IC).

표시패널(150)은 게이트 구동부(130)로부터 공급된 게이트신호와 데이터 구동부(140)로부터 공급된 데이터신호(DATA)에 대응하여 영상을 표시한다. 표시패널(150)에는 영상을 표시하기 위해 자체적으로 빛을 발광하거나 외부의 빛을 제어하는 서브 픽셀들(SP)이 포함된다.The display panel 150 displays an image in response to the gate signal supplied from the gate driver 130 and the data signal DATA supplied from the data driver 140 . The display panel 150 includes sub-pixels SP that emit light by itself or control external light to display an image.

이상 본 발명은 핀의 개수가 증가하더라도 손쉽게 미세 피치를 유지할 수 있고 또한 핀 피치 확보를 통해 쓰루홀(Thru-hole) 형태의 비어홀을 용이하게 적용할 수 있는 효과가 있다. 또한, 본 발명은 핀의 개수가 증가하더라도 MLB(Multi Layer Board) PCB 형태로 하는 반도체 칩 패키지를 설계할 수 있어 패키지 제작시 소요되는 비용을 절감할 수 있는 효과가 있다.As described above, according to the present invention, a fine pitch can be easily maintained even if the number of pins is increased, and a through-hole type via hole can be easily applied by securing the pin pitch. In addition, the present invention can design a semiconductor chip package in the form of a multi-layer board (MLB) PCB even if the number of pins increases, thereby reducing the cost required for package manufacturing.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention can be changed to other specific forms by those skilled in the art to which the present invention pertains without changing the technical spirit or essential features of the present invention. It will be appreciated that this may be practiced. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the above detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention.

100: 반도체 칩 패키지 124: 기판
122: 반도체 칩 129: 리드배선
126: 솔더볼 127: 다각형패드
200: 타겟 기판100: semiconductor chip package 124: substrate
122: semiconductor chip 129: lead wiring
126: solder ball 127: polygonal pad
200: target substrate

Claims (5)

기판;
상기 기판의 일면 상에 위치하는 반도체 칩;
상기 기판의 타면의 핀 상에 위치하는 솔더볼; 및
상기 기판의 타면의 핀 상에 위치하는 다각형패드를 포함하고,
상기 솔더볼은 상기 기판의 중앙에 위치하는 핀 상에 위치하고,
상기 다각형패드는 상기 기판의 사면에 위치하는 핀 상에 위치하되 상기 다각형패드의 일면과 상기 기판의 외곽면이 대응하도록 배치되고,
상기 다각형패드는 상기 기판의 타면의 핀 상에 위치하는 제1층과, 상기 제1층 상에 위치하며 상기 제1층과 다른 재료로 이루어진 제2층을 포함하고,
상기 제1층은 구리를 포함하고, 상기 제2층은 주석과 납을 포함하되 상기 솔더볼과 동일한 재료로 이루어지고,
상기 반도체 칩은 다수의 적층체로 이루어지며 모두 다른 크기를 갖는 다수의 반도체 칩을 포함하고,
상기 기판의 타면의 핀과 상기 다수의 반도체 칩을 전기적으로 연결하는 리드배선의 길이는 층마다 다른 반도체 칩 패키지.Board;
a semiconductor chip positioned on one surface of the substrate;
a solder ball positioned on the pin of the other surface of the substrate; and
A polygonal pad positioned on the pin of the other surface of the substrate,
The solder ball is located on a pin located in the center of the substrate,
The polygonal pad is positioned on a pin positioned on a slope of the substrate, and is disposed so that one surface of the polygonal pad and an outer surface of the substrate correspond to each other;
The polygonal pad includes a first layer positioned on the fin of the other surface of the substrate, and a second layer positioned on the first layer and made of a material different from the first layer,
The first layer includes copper, and the second layer includes tin and lead, but is made of the same material as the solder ball,
The semiconductor chip is made of a plurality of stacked bodies and includes a plurality of semiconductor chips all having different sizes,
The length of the lead wiring electrically connecting the pins of the other surface of the substrate and the plurality of semiconductor chips to each other is different for each layer. 삭제delete 삭제delete 삭제delete 표시패널;
상기 표시패널을 구동하는 구동부; 및
상기 구동부를 제어하는 타이밍 제어부를 포함하고,
상기 타이밍 제어부는 기판과, 상기 기판의 일면 상에 위치하는 반도체 칩과, 상기 기판의 타면의 핀 상에 위치하는 솔더볼과, 상기 기판의 타면의 핀 상에 위치하는 다각형패드를 포함하고,
상기 솔더볼은 상기 기판의 중앙에 위치하는 핀 상에 위치하고,
상기 다각형패드는 상기 기판의 사면에 위치하는 핀 상에 위치하되 상기 다각형패드의 일면과 상기 기판의 외곽면이 대응하도록 배치되고,
상기 다각형패드는 상기 기판의 타면의 핀 상에 위치하는 제1층과, 상기 제1층 상에 위치하며 상기 제1층과 다른 재료로 이루어진 제2층을 포함하고,
상기 제1층은 구리를 포함하고, 상기 제2층은 주석과 납을 포함하되 상기 솔더볼과 동일한 재료로 이루어지고,
상기 반도체 칩은 다수의 적층체로 이루어지며 모두 다른 크기를 갖는 다수의 반도체 칩을 포함하고,
상기 기판의 타면의 핀과 상기 다수의 반도체 칩을 전기적으로 연결하는 리드배선의 길이는 층마다 다른 표시장치.display panel;
a driving unit for driving the display panel; and
a timing control unit for controlling the driving unit;
The timing control unit includes a substrate, a semiconductor chip positioned on one surface of the substrate, a solder ball positioned on a pin of the other surface of the substrate, and a polygonal pad positioned on a pin of the other surface of the substrate,
The solder ball is located on a pin located in the center of the substrate,
The polygonal pad is positioned on a pin positioned on a slope of the substrate, and is disposed so that one surface of the polygonal pad and an outer surface of the substrate correspond to each other;
The polygonal pad includes a first layer positioned on the fin of the other surface of the substrate, and a second layer positioned on the first layer and made of a material different from the first layer,
The first layer includes copper, and the second layer includes tin and lead, but is made of the same material as the solder ball,
The semiconductor chip is made of a plurality of stacked bodies and includes a plurality of semiconductor chips all having different sizes,
The length of the lead wiring electrically connecting the pins of the other surface of the substrate and the plurality of semiconductor chips is different for each layer.
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