KR102379950B1 - Semiconductor device and method the same - Google Patents
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Abstract
본 발명은 금속 전극 상에 막질이 향상된 실리콘 절연막을 형성하여 금속 물질의 산화를 방지하고, 습식 내성의 향상시킬 수 있으며 전기적 특성 등을 향상시키기 위한 반도체 소자 및 그 제조 방법을 제공하는 것으로 금속 물질로 형성되는 전극, 상기 전극 상에 형성되고, 산소를 포함하지 않는 제 1 실리콘 절연막, 상기 제 1 실리콘 절연막 상에 형성되고, 산소를 포함하고 저 유전율을 가지는 제 2 실리콘 절연막, 상기 제 2 실리콘 절연막 상에 형성되고, 산소를 포함하지 않는 제 3 실리콘 절연막을 포함할 수 있다.
본 발명은 또한, 금속 전극을 형성하는 단계, 상기 금속 전극 상에 산소를 포함하지 않는 제 1 실리콘 절연막을 형성하는 단계, 상기 제 1 실리콘 절연막 상에 산소를 포함하는 제 2 실리콘 절연막을 형성하는 단계, 및 상기 제 2 실리콘 절연막 상에 산소를 포함하지 않는 제 3 실리콘 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention is to provide a semiconductor device and a method for manufacturing the same for preventing oxidation of a metal material, improving wet resistance, and improving electrical properties by forming a silicon insulating film with improved film quality on a metal electrode. An electrode to be formed, a first silicon insulating film formed on the electrode and not containing oxygen, a second silicon insulating film formed on the first silicon insulating film and containing oxygen and having a low dielectric constant, and on the second silicon insulating film It may include a third silicon insulating film that is formed on and does not contain oxygen.
The present invention also includes the steps of forming a metal electrode, forming a first silicon insulating film not containing oxygen on the metal electrode, and forming a second silicon insulating film containing oxygen on the first silicon insulating film. and forming a third silicon insulating layer that does not contain oxygen on the second silicon insulating layer.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더 구체적으로는 저유전율을 가지는 실리콘 절연막을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a silicon insulating film having a low dielectric constant and a method for manufacturing the same.
반도체 소자의 제조를 위하여, 기판 상에 복수의 다양한 절연층, 반도체층 및 도전층이 형성된다. 최근 집적 회로의 디자인 룰이 더욱 협소화되면서, 더욱 좁아진 배선들 사이에서 발생하는 용량성 결합이 저전력 및 고속 집적 회로의 구현에 중요한 장해 요인이 되고 있다. 이러한 배선들 사이의 용량성 결합을 감소시키기 위하여, 예를 들면, 배선간 절연체로서 일반적으로 사용되는 유전체 재료인 SiO2 막 (k > 3.6) 또는 SiNx 막 (k > 5)을 저유전율(low-k) 절연체로 대체하는 기술이 광범위하게 연구되고 있다.For manufacturing a semiconductor device, a plurality of various insulating layers, semiconductor layers and conductive layers are formed on a substrate. Recently, as design rules of integrated circuits have become narrower, capacitive coupling occurring between narrower wirings is becoming an important obstacle to realization of low-power and high-speed integrated circuits. In order to reduce the capacitive coupling between these wirings, for example, a SiO 2 film (k > 3.6) or a SiNx film (k > 5), a dielectric material commonly used as an inter-wiring insulator, is applied with a low-dielectric constant (low-dielectric constant) (k > 5) film. k) The technology to replace the insulator is being extensively studied.
다만, 저유전율 막을 기판 상에 형성하는 데 있어서 저유전율 막의 막질이 좋지 않아서 반도체 소자의 전기적 특성이나 화학적인 내성 등이 좋지 않은 문제가 있었다. However, in forming the low-k film on the substrate, there is a problem in that the film quality of the low-k film is not good, so that the electrical characteristics or chemical resistance of the semiconductor device are not good.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 실리콘 절연막의 유전율을 낮추면서도 박막의 막질을 향상시켜 특성이 향상된 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. The present invention has been devised to solve the above-mentioned conventional problems, and an object of the present invention is to provide a semiconductor device and a method of manufacturing a semiconductor device having improved characteristics by improving the film quality of a thin film while lowering the dielectric constant of a silicon insulating film.
상기 목적을 달성하기 위해서, 본 발명은 금속 물질로 형성되는 전극, 상기 전극 상에 형성되고, 산소를 포함하지 않는 제 1 실리콘 절연막, 상기 제 1 실리콘 절연막 상에 형성되고, 산소를 포함하고 저 유전율을 가지는 제 2 실리콘 절연막, 상기 제 2 실리콘 절연막 상에 형성되고, 산소를 포함하지 않는 제 3 실리콘 절연막을 포함하는 반도체 소자를 제공한다.In order to achieve the above object, the present invention provides an electrode formed of a metal material, a first silicon insulating film that is formed on the electrode and does not contain oxygen, is formed on the first silicon insulating film, contains oxygen and has a low dielectric constant Provided is a semiconductor device including a second silicon insulating film having
또한, 상기 제 1 실리콘 절연막 및 상기 제 3 실리콘 절연막은 탄소 또는 질소를 포함할 수 있고, 상기 제 1 실리콘 절연막 및 상기 제 3 실리콘 절연막은 SiN 또는 SiCN으로 이루어진 것을 포함할 수 있다. In addition, the first silicon insulating layer and the third silicon insulating layer may include carbon or nitrogen, and the first silicon insulating layer and the third silicon insulating layer may include SiN or SiCN.
또한, 상기 제 2 실리콘 절연막은 SiON 또는 SiOCN으로 이루어진 것을 포함할 수 있다. Also, the second silicon insulating layer may include SiON or SiOCN.
또한, 상기 제 2 실리콘 절연막과 상기 제 3 실리콘 절연막이 반복적으로 형성되는 것을 포함할 수 있고, 상기 제 1 실리콘 절연막 내지 상기 제 3 실리콘 절연막은 하나의 챔버 내에서 형성되는 것을 포함할 수 있다.The method may include repeatedly forming the second silicon insulating layer and the third silicon insulating layer, and forming the first to third silicon insulating layers in one chamber.
또한, 상기 제 2 실리콘 절연막의 두께는 10ÅA 내지 100ÅA 으로 형성되는 것을 포함할 수 있고, 상기 제 1 실리콘 절연막 의 두께는 1Å 내지 10Å 으로 형성되는 것을 포함할 수 있다.In addition, the thickness of the second silicon insulating layer may include being formed in a range of 10 Å to 100 Å, and the thickness of the first silicon insulating layer may include being formed in a range of 1 Å to 10 Å.
본 발명은 또한, 금속 물질로 형성되는 전극, 상기 전극 상에 형성되는 제 1 실리콘 절연막, 상기 제 1 실리콘 절연막 상에 형성되고, 상기 제 1 실리콘 절연막의 산소 농도보다 큰 제 2 실리콘 절연막, 상기 제 2 실리콘 절연막 상에 형성되고, 상기 제 2 실리콘 절연막의 산소 농도보다 작은 제 3 실리콘 절연막을 포함할 수 있다. The present invention also provides an electrode formed of a metallic material, a first silicon insulating film formed on the electrode, a second silicon insulating film formed on the first silicon insulating film and having an oxygen concentration greater than an oxygen concentration of the first silicon insulating film, the first silicon insulating film The second silicon insulating layer may include a third silicon insulating layer formed on the second silicon insulating layer and having a lower oxygen concentration than the second silicon insulating layer.
또한, 상기 제 1 실리콘 절연막과 상기 제 3 실리콘 절연막의 산소 농도는 상기 제 2 실리콘 절연막의 산소 농도보다 작은 것을 포함할 수 있고, 상기 제 1 실리콘 절연막과 상기 제 3 실리콘 절연막의 유전율은 상기 제 2 실리콘 절연막의 유전율보다 큰 것을 포함할 수 있다.The oxygen concentration of the first silicon insulating layer and the third silicon insulating layer may be smaller than that of the second silicon insulating layer, and the dielectric constants of the first silicon insulating layer and the third silicon insulating layer are the second It may include a dielectric constant greater than the dielectric constant of the silicon insulating layer.
본 발명은 또한, 금속 전극을 형성하는 단계, 상기 금속 전극 상에 산소를 포함하지 않는 제 1 실리콘 절연막을 형성하는 단계, 상기 제 1 실리콘 절연막 상에 산소를 포함하는 제 2 실리콘 절연막을 형성하는 단계, 및 상기 제 2 실리콘 절연막 상에 산소를 포함하지 않는 제 3 실리콘 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention also includes the steps of forming a metal electrode, forming a first silicon insulating film not containing oxygen on the metal electrode, and forming a second silicon insulating film containing oxygen on the first silicon insulating film. and forming a third silicon insulating layer that does not contain oxygen on the second silicon insulating layer.
또한, 상기 제 1 실리콘 절연막 상에 상기 제 2 실리콘 절연막 및 상기 제 3 실리콘이 반복적으로 형성되는 것을 포함할 수 있다.Also, the method may include repeatedly forming the second silicon insulating layer and the third silicon on the first silicon insulating layer.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, there are the following effects.
본 발명은 금속 전극 상에 막질이 향상된 실리콘 절연막을 형성하여 금속 물질의 산화를 방지하고, 습식 내성의 향상시킬 수 있으며 전기적 특성 등을 향상시킬 수 있다.According to the present invention, by forming a silicon insulating film with improved film quality on a metal electrode, oxidation of a metal material can be prevented, wet resistance can be improved, and electrical properties can be improved.
도 1은 본 발명의 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자의 공정 순서를 나타낸 도면이다.
도 3a 내지 도 3c는 본 발명의 다른 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자의 공정 순서를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 실리콘 절연막의 산소 농도를 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 실리콘 절연막의 산소 농도를 나타낸 도면이다.1 is a view showing a semiconductor device in which a silicon insulating film is formed according to an embodiment of the present invention.
2A to 2C are views illustrating a process sequence of a semiconductor device having a silicon insulating layer formed thereon according to an embodiment of the present invention.
3A to 3C are views illustrating a process sequence of a semiconductor device having a silicon insulating layer formed thereon according to another embodiment of the present invention.
4 is a view showing the oxygen concentration of a silicon insulating film according to an embodiment of the present invention.
5 is a view showing the oxygen concentration of a silicon insulating film according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative and the present invention is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, cases including the plural are included unless otherwise explicitly stated.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is construed as including an error range even if there is no separate explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, 'immediately' or 'directly' when a temporal relationship is described with 'after', 'following', 'after', 'before', etc. It may include cases that are not continuous unless this is used.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다. Each feature of the various embodiments of the present invention can be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be independently implemented with respect to each other or implemented together in a related relationship. may be
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the drawings.
도 1은 본 발명의 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자를 나타낸 도면이다.1 is a view showing a semiconductor device in which a silicon insulating film is formed according to an embodiment of the present invention.
도 1을 참조하여 설명하면, 본 발명에 따른 반도체 소자는 금속 물질로 형성되는 전극(20), 상기 전극(20) 상에 형성되고, 산소를 포함하지 않는 제 1 실리콘 절연막(30), 상기 제 1 실리콘 절연막(30) 상에 형성되고, 산소를 포함하고 저 유전율을 가지는 제 2 실리콘 절연막(40), 상기 제 2 실리콘 절연막(40) 상에 형성되고, 산소를 포함하지 않는 제 3 실리콘 절연막(50)을 포함할 수 있다.Referring to FIG. 1 , the semiconductor device according to the present invention includes an
상기 기판(10) 상에는 금속 전극(20)이 형성될 수 있다. 상기 기판(10)은 반도체 기판이 포함될 수 있으며 예를 들어 실리콘(Si), 게르마늄(Ge), III-V 족 화합물 반도체 등으로 형성될 수 있다. A
상기 전극(20)은 상기 기판(10) 상에 형성될 수 있다. 상기 전극(20)은 금속 물질로 형성될 수 있다. 상기 전극(20)은 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 혹은 이들의 금속 질화물을 포함할 수 있다.The
상기 제 1 실리콘 절연막(30)은 상기 기판(10) 및 상기 전극(20) 상에 형성될 수 있다. 상기 제 1 실리콘 절연막(30)은 증착될 박막 물질을 포함하는 소스 가스(Source Gas)가 분사되어 형성될 수 있다. 상기 소스 가스는 실리콘(Si), 티탄족 원소(Ti,Zr, Hf 등), 알루미늄(Al) 등을 함유하여 이루어질 수 있다. 예를 들어, 실리콘(Si)을 함유하여 이루어진 소스 가스는 실란(Silane; SiH4), 디실란(Disilane; Si2H6), 트리실란(Trisilane; Si3H8), TEOS(Tetraethylorthosilicate), DCS(Dichlorosilane), HCD(Hexachlorosilane), TriDMAS(Tri-dimethylaminosilane) 및 TSA(Trisilylamine) 등이 될 수 있다.The first
상기 소스 가스는 반응 가스와 반응을 일으켜 상기 기판(10) 및 상기 전극(20) 상에 상기 제 1 실리콘 절연막(30)을 형성할 수 있다. 상기 반응 가스는 질소(N2), 이산화질소(N2O) 중 적어도 어느 한 종류의 가스로 이루어질 수 있다. 상기 제 1 실리콘 절연막(30)은 산소를 포함하지 않을 수 있다. 상기 제 1 실리콘 절연막(30)을 형성할 때 상기 소스 가스와 상기 반응 가스가 반응하여 산소를 포함하지 않는 막이 형성될 수 있다.The source gas may react with the reaction gas to form the first
상기 제 1 실리콘 절연막(30)은 탄소 또는 질소를 포함하여 형성될 수 있고, 보다 구체적으로 SiN 또는 SiCN 으로 이루어 진 것을 포함하여 형성될 수 있다. 상기 제 1 실리콘 절연막(30)은 산소를 포함하지 않고, 탄소 또는 질소를 포함하여 형성되어 화학적 내성이 강하고, 전기적 특성이 향상될 수 있다. 상기 제 1 실리콘 절연막(30)은 상기 금속으로 형성된 상기 전극(20)의 산화를 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.The first
상기 제 1 실리콘 절연막(30)의 두께는 1Å 내지 10Å으로 형성될 수 있다. 상기 제 1 실리콘 절연막(30)의 두께가 1Å 이하인 경우 상기 전극(20) 및 상기 기판(10)의 금속 물질이 산화되는 것을 방지하기 힘들 수 있고, 상기 제 1 실리콘 절연막(30)의 두께가 10Å 이상인 경우 실리콘 절연막의 유전율이 커질 수 있다. 상기 제 1 실리콘 절연막(30)이 MRAM(Magnetic random access memory)에서는 그 두께가 10Å 내지 100Å로 형성될 수 있고, 반도체 소자의 종류에 따라서 상기 제 1 실리콘 절연막(30)의 두께가 변화할 수 있다.The first
상기 제 2 실리콘 절연막(40)은 상기 제 1 실리콘 절연막(30) 상에 형성될 수 있다. 상기 제 2 실리콘 절연막(40)은 증착될 박막 물질을 포함하는 소스 가스(Source Gas)가 분사되어 형성될 수 있다. 상기 소스 가스는 실리콘(Si), 티탄족 원소(Ti,Zr, Hf 등), 알루미늄(Al) 등을 함유하여 이루어질 수 있다. 예를 들어, 실리콘(Si)을 함유하여 이루어진 소스 가스는 실란(Silane; SiH4), 디실란(Disilane; Si2H6), 트리실란(Trisilane; Si3H8), TEOS(Tetraethylorthosilicate), DCS(Dichlorosilane), HCD(Hexachlorosilane), TriDMAS(Tri-dimethylaminosilane) 및 TSA(Trisilylamine) 등이 될 수 있다.The second
상기 소스 가스는 반응 가스와 반응을 일으켜 상기 기판(10) 및 상기 전극(20) 상에 상기 제 2 실리콘 절연막(40)을 형성할 수 있다. 상기 반응 가스는 질소(N2), 이산화질소(N2O), 오존(O3), 산소(O2) 중 적어도 어느 한 종류의 가스로 이루어질 수 있다. 상기 제 2 실리콘 절연막(40)은 산소를 포함하여 형성될 수 있다. 상기 제 2 실리콘 절연막(40)을 형성할 때 상기 소스 가스와 상기 반응 가스가 반응하여 산소를 포함되는 막이 형성될 수 있다. 상기 제 2 실리콘 절연막(40)은 산소를 포함하여 저유전율을 가지는 막으로 형성될 수 있다.The source gas may react with the reaction gas to form the second
상기 제 2 실리콘 절연막(40)은 탄소 또는 질소를 포함하여 형성될 수 있고, 보다 구체적으로 SiON 또는 SiCON 으로 이루어 진 것을 포함하여 형성될 수 있다. 상기 제 2 실리콘 절연막(40)은 산소를 포함하여 저유전율을 가지는 막으로 형성될 수 있다. 상기 제 2 실리콘 절연막(40)의 유전율은 3.5 내지 4로 형성될 수 있고, 상기 제 1 실리콘 절연막(30) 내지 상기 제 3 실리콘 절연막(50)의 전체 절연막의 유전율은 5이하로 형성될 수 있다.The second
상기 제 2 실리콘 절연막(40)의 두께는 10Å 내지 100Å 으로 형성될 수 있다. 상기 제 2 실리콘 절연막(40)의 두께가 10Å 이하인 경우 실리콘 절연막의 유전율이 커질 수 있고, 상기 제 2 실리콘 절연막(40)의 두께가 10Å 이상인 경우 반도체 디자인 룰에서 벗어나기 때문에 반도체 소자의 전기적 특성이 저하될 수 있다.The second
상기 제 3 실리콘 절연막(50)은 상기 제 2 실리콘 절연막(40) 상에 형성될 수 있다. 상기 제 3 실리콘 절연막(50)은 증착될 박막 물질을 포함하는 소스 가스(Source Gas)가 분사되어 형성될 수 있다. 상기 소스 가스는 실리콘(Si), 티탄족 원소(Ti,Zr, Hf 등), 알루미늄(Al) 등을 함유하여 이루어질 수 있다. 예를 들어, 실리콘(Si)을 함유하여 이루어진 소스 가스는 실란(Silane; SiH4), 디실란(Disilane; Si2H6), 트리실란(Trisilane; Si3H8), TEOS(Tetraethylorthosilicate), DCS(Dichlorosilane), HCD(Hexachlorosilane), TriDMAS(Tri-dimethylaminosilane) 및 TSA(Trisilylamine) 등이 될 수 있다.The third
상기 소스 가스는 반응 가스와 반응을 일으켜 상기 기판(10) 및 상기 전극(20) 상에 상기 제 3 실리콘 절연막(50)을 형성할 수 있다. 상기 반응 가스는 질소(N2), 이산화질소(N2O) 중 적어도 어느 한 종류의 가스로 이루어질 수 있다. 상기 제 3 실리콘 절연막(50)은 산소를 포함하지 않을 수 있다. 상기 제 3 실리콘 절연막(50)을 형성할 때 상기 소스 가스와 상기 반응 가스가 반응하여 산소를 포함하지 않는 막이 형성될 수 있다.The source gas may react with the reaction gas to form the third
상기 제 3 실리콘 절연막(50)은 탄소 또는 질소를 포함하여 형성될 수 있고, 보다 구체적으로 SiN 또는 SiCN으로 이루어 진 것을 포함하여 형성될 수 있다. 상기 제 3 실리콘 절연막(50)은 산소를 포함하지 않고, 탄소 또는 질소를 포함하여 형성되어 화학적 내성이 강하고, 전기적 특성이 향상될 수 있다. 상기 제 3 실리콘 절연막(50)은 후속 공정시 실리콘 절연막의 습식내성을 향상시킬 수 있다.The third
상기 제 3 실리콘 절연막(50)의 두께는 1Å 내지 10Å 으로 형성될 수 있다. 상기 제 3 실리콘 절연막(50)의 두께가 1Å 이하인 경우 후속 공정시 습식 내성이 작아질 수 있고, 상기 제 3 실리콘 절연막(50)의 두께가 10Å 이상인 경우 실리콘 절연막의 유전율이 커질 수 있다.The third
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자의 공정 순서를 나타낸 도면이다.2A to 2C are views illustrating a process sequence of a semiconductor device having a silicon insulating layer formed thereon according to an embodiment of the present invention.
도 2a 내지 도 2c를 참고하여 설명하면, 반도체 소자는 금속 전극(20)을 형성하는 단계, 상기 금속 전극(20) 상에 산소를 포함하지 않는 제 1 실리콘 절연막(30)을 형성하는 단계, 상기 제 1 실리콘 절연막(30) 상에 산소를 포함하는 제 2 실리콘 절연막(40)을 형성하는 단계, 및 상기 제 2 실리콘 절연막(40) 상에 산소를 포함하지 않는 제 3 실리콘 절연막(50)을 형성하는 단계를 포함하여 형성될 수 있다.Referring to FIGS. 2A to 2C , the semiconductor device includes the steps of forming a
상기 제 1 실리콘 절연막(30) 내지 상기 제 3 실리콘 절연막(50)은 하나의 챔버 내에서 형성될 수 있다. 상기 제 1 실리콘 절연막(30)과 상기 제 2 실리콘 절연막(40)은 상기 소스 가스는 동일하지만 상기 반응 가스를 변경하여 하나의 챔버 내에서 형성할 수 있고, 상기 제 2 실리콘 절연막(40)을 형성한 후 상기 제 3 실리콘 절연막(50)을 형성할 때 역시 마찬가지로 상기 반응 가스를 변경하여 하나의 챔버 내에서 형성할 수 있다. 상기 제 1 실리콘 절연막(30) 내지 상기 제 3 실리콘 절연막(50)이 하나의 챔버 내에서 형성되는 경우 챔버의 진공을 해제(venting) 하는 횟수가 감소하여 생산성이 향상될 수 있다.The first
도 3a 내지 도 3c는 본 발명의 다른 실시 예에 따른 실리콘 절연막이 형성된 반도체 소자의 공정 순서를 나타낸 도면이다.3A to 3C are views illustrating a process sequence of a semiconductor device having a silicon insulating layer formed thereon according to another embodiment of the present invention.
도 3a 내지 도 3c를 참고하여 설명하면, 본 발명의 다른 실시 예에 따른 반도체 소자는 금속 전극(20)을 형성하는 단계, 상기 금속 전극(20) 상에 산소를 포함하지 않는 제 1 실리콘 절연막(30)을 형성하는 단계, 상기 제 1 실리콘 절연막(30) 상에 산소를 포함하는 제 2 실리콘 절연막(40)을 형성하는 단계, 및 상기 제 2 실리콘 절연막(40) 상에 산소를 포함하지 않는 제 3 실리콘 절연막(50)을 형성하는 단계를 포함할 수 있고, 상기 제 3 실리콘 절연막(50) 상에 다시 상기 제 2 실리콘 절연막(40)이 형성될 수 있다. 즉 상기 제 3 실리콘 절연막(50) 상에 상기 제 2 실리콘 절연막(40) 및 상기 제 3 실리콘 절연막(50)이 반복적으로 형성될 수 있다. 상기 제 2 실리콘 절연막(40) 및 상기 제 3 시릴콘 절연막이 반복적으로 형성되는 경우 실리콘 절연막의 막질이 향상되어 반도체 소자의 전기적 특성이 향상될 수 있다. 3A to 3C , the semiconductor device according to another embodiment of the present invention includes the steps of forming a
도 4는 본 발명의 실시 예에 따른 실리콘 절연막의 산소 농도를 나타낸 도면이고, 도 5는 본 발명의 다른 실시 예에 따른 실리콘 절연막의 산소 농도를 나타낸 도면이다.4 is a view showing the oxygen concentration of the silicon insulating film according to an embodiment of the present invention, Figure 5 is a view showing the oxygen concentration of the silicon insulating film according to another embodiment of the present invention.
도 4 및 도 5를 참고하여 설명하면, 본 발명에 따른 반도체 소자는 금속 물질로 형성되는 전극(20), 상기 전극(20) 상에 형성되는 제 1 실리콘 절연막(30), 상기 제 1 실리콘 절연막(30) 상에 형성되고, 상기 제 1 실리콘 절연막(30)의 산소 농도보다 큰 제 2 실리콘 절연막(40), 상기 제 2 실리콘 절연막(40) 상에 형성되고, 상기 제 2 실리콘 절연막(40)의 산소 농도보다 작은 제 3 실리콘 절연막(50)을 포함하여 형성될 수 있다. 4 and 5, the semiconductor device according to the present invention includes an
상기 제 2 실리콘 절연막(40) 내에서의 산소 함량은 상기 제 1 실리콘 절연막(30) 및 상기 제 3 실리콘 절연막(50) 내에서의 산소 함량보다 크게 형성될 수 있다. 상기 제 1 실리콘 절연막(30) 내지 상기 제 3 실리콘 절연막(50)이 하나의 챔버 안에서 형성되는 경우 상기 제 2 실리콘 절연막(40) 내에서의 산소가 상기 제 1 실리콘 절연막(30) 및 상기 제 3 실리콘 절연막(50)에 확산되어 상기 제 2 실리콘 절연막(40)과 인접한 부분에서는 산소가 포함되어 형성될 수 있다. 상기 제 2 실리콘 절연막(40)의 산소 농도는 상기 제 1 실리콘 절연막(30)과 상기 제 3 실리콘 절연막(50)의 산소 농도보다 크기 때문에 상기 제 2 실리콘 절연막(40)의 유전율은 상기 제 1 실리콘 절연막(30)과 상기 제 3 실리콘 절연막(50)의 유전율 보다 작게 형성될 수 있다.An oxygen content in the second
상기 제 1 실리콘 절연막(30) 상에 상기 제 2 실리콘 절연막(40) 및 상기 제 3 실리콘 절연막(50)이 반복적으로 형성되는 경우 막내의 산소 농도 역시 도 5와 같이 변화할 수 있다.When the second
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed by the claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
10: 기판 20: 전극
30: 제 1 실리콘 절연막 40: 제 2 실리콘 절연막
50: 제 3 실리콘 절연막10: substrate 20: electrode
30: first silicon insulating film 40: second silicon insulating film
50: third silicon insulating film
Claims (13)
상기 전극 상에 형성되고, 산소를 포함하지 않는 제 1 실리콘 절연막;
상기 제 1 실리콘 절연막 상에 형성되고, 산소를 포함하고 저 유전율을 가지는 제 2 실리콘 절연막;
상기 제 2 실리콘 절연막 상에 형성되고, 산소를 포함하지 않는 제 3 실리콘 절연막을 포함하고,
상기 제 1 실리콘 절연막 및 상기 제 3 실리콘 절연막은 SiCN을 포함하고,
상기 제 2 실리콘 절연막은 SiOCN을 포함하여 이루어진 반도체 소자.an electrode formed of a metal material;
a first silicon insulating film formed on the electrode and not containing oxygen;
a second silicon insulating film formed on the first silicon insulating film and containing oxygen and having a low dielectric constant;
a third silicon insulating film formed on the second silicon insulating film and not containing oxygen;
The first silicon insulating film and the third silicon insulating film include SiCN,
The second silicon insulating layer is a semiconductor device comprising SiOCN.
상기 제 2 실리콘 절연막과 상기 제 3 실리콘 절연막이 반복적으로 형성되는 것을 포함하는 반도체 소자.The method of claim 1,
and forming the second silicon insulating layer and the third silicon insulating layer repeatedly.
상기 제 1 실리콘 절연막 내지 상기 제 3 실리콘 절연막은 하나의 챔버 내에서 형성되는 것을 포함하는 반도체 소자.The method of claim 1,
and wherein the first silicon insulating layer to the third silicon insulating layer are formed in one chamber.
상기 제 2 실리콘 절연막의 두께는 10Å 내지 100Å 으로 형성되는 것을 포함하는 반도체 소자.The method of claim 1,
and a thickness of the second silicon insulating layer is in a range of 10 Å to 100 Å.
상기 제 1 실리콘 절연막의 두께는 1Å 내지 10Å 으로 형성되는 것을 포함하는 반도체 소자.The method of claim 1,
and the thickness of the first silicon insulating layer is 1 Å to 10 Å.
상기 전극 상에 형성되는 제 1 실리콘 절연막;
상기 제 1 실리콘 절연막 상에 형성되고, 상기 제 1 실리콘 절연막의 산소 농도보다 큰 산소 농도를 가지는 제 2 실리콘 절연막;
상기 제 2 실리콘 절연막 상에 형성되고, 상기 제 2 실리콘 절연막의 산소 농도보다 작은 산소 농도를 가지는 제 3 실리콘 절연막을 포함하고,
상기 제 1 실리콘 절연막 및 상기 제 3 실리콘 절연막은 SiCN을 포함하고,
상기 제 2 실리콘 절연막은 SiOCN을 포함하여 이루어진 반도체 소자.an electrode formed of a metal material;
a first silicon insulating film formed on the electrode;
a second silicon insulating film formed on the first silicon insulating film and having an oxygen concentration greater than an oxygen concentration of the first silicon insulating film;
a third silicon insulating film formed on the second silicon insulating film and having an oxygen concentration smaller than that of the second silicon insulating film;
The first silicon insulating film and the third silicon insulating film include SiCN,
The second silicon insulating layer is a semiconductor device comprising SiOCN.
상기 제 1 실리콘 절연막과 상기 제 3 실리콘 절연막의 유전율은 상기 제 2 실리콘 절연막의 유전율보다 큰 것을 포함하는 반도체 소자.10. The method of claim 9,
and dielectric constants of the first silicon insulating layer and the third silicon insulating layer are greater than that of the second silicon insulating layer.
상기 금속 전극 상에 산소를 포함하지 않는 제 1 실리콘 절연막을 형성하는 단계;
상기 제 1 실리콘 절연막 상에 산소를 포함하는 제 2 실리콘 절연막을 형성하는 단계; 및
상기 제 2 실리콘 절연막 상에 산소를 포함하지 않는 제 3 실리콘 절연막을 형성하는 단계를 포함하고,
상기 제 1 실리콘 절연막 및 상기 제 3 실리콘 절연막은 SiCN을 포함하고,
상기 제 2 실리콘 절연막은 SiOCN을 포함하여 이루어진 반도체 소자 제조 방법.forming a metal electrode;
forming a first silicon insulating film not containing oxygen on the metal electrode;
forming a second silicon insulating film including oxygen on the first silicon insulating film; and
forming a third silicon insulating film that does not contain oxygen on the second silicon insulating film;
The first silicon insulating film and the third silicon insulating film include SiCN,
The second silicon insulating film is a semiconductor device manufacturing method comprising SiOCN.
상기 제 1 실리콘 절연막 상에 상기 제 2 실리콘 절연막 및 상기 제 3 실리콘이 반복적으로 형성되는 것을 포함하는 반도체 소자 제조 방법.
13. The method of claim 12,
and forming the second silicon insulating layer and the third silicon repeatedly on the first silicon insulating layer.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |