KR102365389B1 - Driving compensation circuit and data driving device - Google Patents
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Abstract
본 발명은 구동 보상 회로를 제공하는 것이다. 해당 구동 보상 회로는 제 1 일시 기억 유닛과, 제 2 일시 기억 유닛과, 게이트 유닛과, 레벨 시프터와, 디지털 아날로그 변환 유닛과, 증폭 유닛을 포함한다. 제 1 일시 기억 유닛 및 제 2 일시 기억 유닛은 각각 게이트 유닛에 접속되어 있고, 게이트 유닛, 레벨 시프터, 디지털 아날로그 변환 유닛 및 증폭 유닛은 차례로 접속되어 있다.SUMMARY OF THE INVENTION The present invention is to provide a driving compensation circuit. The drive compensation circuit includes a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplification unit. The first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit, and the gate unit, the level shifter, the digital-to-analog conversion unit and the amplifying unit are connected in this order.
Description
본 발명은 액정 디스플레이의 분야에 관한 것이며, 특히 구동 보상 회로 및 데이터 구동 장치에 관한 것이다.The present invention relates to the field of liquid crystal displays, and more particularly to a drive compensation circuit and a data drive device.
도 1을 참조한다. 도 1은, 종래 기술에 있어서의 데이터 구동 회로를 나타낸다. 이 회로에 있어서, 데이터선에 대해 데이터 구동 전압을 제공할 때, 트랜지스터(T1)의 Vth에 대한 보상을 실현하기 위해서, 트랜지스터(T1)에 상이한 데이터 전압을 2번 제공할 필요가 있다. 기존의 데이터 구동 칩에 있어서의 Mini-LVDS의 주파수는 비교적 낮아서, 트랜지스터(T1)의 Vth에 대한 보상을 만족에 행하기 위해서는, 먼저 프레임 레이트를 낮추고 나서 MINI CLK를 제공하는 방법에 의해 보상을 행할 필요가 있었다. 이러한 방법으로는 대량 생산의 수요를 충족할 수 없다.See FIG. 1 . 1 shows a data driving circuit in the prior art. In this circuit, when providing a data driving voltage to the data line, in order to realize compensation for the Vth of the transistor T1, it is necessary to provide a different data voltage to the transistor T1 twice. The frequency of the Mini-LVDS in the existing data driving chip is relatively low, so in order to satisfy the compensation for the Vth of the transistor T1, first, the frame rate is lowered and then the MINI CLK is provided. it was necessary In this way, the demand of mass production cannot be met.
이 때문에, 종래 기술에는 결함이 존재하고 있어서, 시급하게 개선되어야 한다.For this reason, deficiencies exist in the prior art, which urgently need to be improved.
본 발명의 목적은, 데이터 구동 유닛의 구동 전압에 대해 유효하게 보상을 행한다고 하는 유익한 효과가 있는, 구동 보상 회로 및 데이터 구동 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a drive compensation circuit and a data drive device, which have an advantageous effect of effectively compensating for a drive voltage of a data drive unit.
전술한 과제를 해결하기 위해서 본 발명이 제공하는 기술안은 이하와 같다.Technical proposals provided by the present invention in order to solve the above problems are as follows.
본 발명은 구동 보상 회로를 제공하며, 해당 구동 보상 회로는, 제 1 일시 기억 유닛과, 제 2 일시 기억 유닛과, 게이트 유닛과 레벨 시프터와, 디지털 아날로그 변환 유닛과, 증폭 유닛을 포함하고,The present invention provides a driving compensation circuit, comprising: a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplifying unit;
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각 상기 게이트 유닛에 접속되어 있고,the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있으며,the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해 기억하는 데 이용되고, the first temporary storage unit is used to acquire and store the first compensation signal;
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해 기억하는 데 이용되며,the second temporary storage unit is used to acquire and store a second compensation signal,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고,the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
상기 레벨 시프터는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후 상기 디지털 아날로그 변환 유닛으로 송신하며,the level shifter processes the first compensation signal or the second compensation signal and then transmits it to the digital-to-analog conversion unit;
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하고, the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal;
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후 보상을 행하기 위해서 데이터 구동 회로로 송신하며,the amplifying unit amplifies the analog signal by a predetermined multiple and then transmits it to a data driving circuit for compensation;
상기 증폭 유닛은 아날로그 버퍼 증폭기이고, 상기 게이트 유닛은 게이트 스위치 칩이다.The amplifying unit is an analog buffer amplifier, and the gate unit is a gate switch chip.
본 발명의 구동 보상 회로에 있어서, 상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고, 상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있다.In the driving compensation circuit of the present invention, the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage, and the first receiver, the first shift register and the first The data temporary storage units are sequentially connected.
본 발명의 구동 보상 회로에 있어서, 상기 제 2 일시 기억 유닛은 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고, 상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있다.In the driving compensation circuit of the present invention, the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage, the second receiver, the second shift register and the second The data temporary storage units are sequentially connected.
본 발명의 구동 보상 회로에 있어서, 상기 제 1 리시버 및 상기 제 2 리시버는 모두 Mini-LVDS 리시버이다.In the driving compensation circuit of the present invention, both the first receiver and the second receiver are Mini-LVDS receivers.
본 발명의 구동 보상 회로는 프레임 메모리를 더 포함하고 있고, 상기 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있다.The driving compensation circuit of the present invention further includes a frame memory, wherein the first compensation signal or the second compensation signal is stored in the frame memory.
본 발명의 구동 보상 회로에 있어서,In the driving compensation circuit of the present invention,
상기 제 1 데이터 일시 기억기는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고,the first data temporary storage has a first control port used to receive a first control signal STB1;
상기 제 2 데이터 일시 기억기는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,the second data temporary storage has a second control port used to receive a second control signal STB2;
상기 게이트 유닛은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고, the gate unit has a third control port used to receive a third control signal DS;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서, 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며, When the third control signal DS is at the low level, the first compensation signal in the frame memory starts to be read into the first shift register, and at the rising edge of the first control signal STB1, The first compensation signal is output to the first data temporary storage,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후 데이터선으로 전송되고,When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the digital processed by the analog conversion unit and the amplifying unit and then transmitted to the data line;
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서, 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,At the time of the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서 상기 제 2 보상 신호는 데이터선에 전송된다.When the third control signal DS is at the low level, the second compensation signal is transmitted to the data line at the time of the falling edge of the second control signal STB2.
본 발명은 구동 보상 회로를 더 제공하고, 해당 구동 보상 회로는 제 1 일시 기억 유닛과, 제 2 일시 기억 유닛과, 게이트 유닛과 레벨 시프터와, 디지털 아날로그 변환 유닛과, 증폭 유닛을 포함하고, The present invention further provides a driving compensation circuit, wherein the driving compensation circuit includes a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplifying unit,
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각 상기 게이트 유닛에 접속되어 있고, the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있으며,the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해 기억하는 데 이용되고, the first temporary storage unit is used to acquire and store the first compensation signal;
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해 기억하는 데 이용되며, the second temporary storage unit is used to acquire and store a second compensation signal,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고,the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
상기 레벨 시프터는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후, 상기 디지털 아날로그 변환 유닛으로 송신하며, the level shifter processes the first compensation signal or the second compensation signal, and transmits it to the digital-to-analog conversion unit;
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하고, the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal;
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후에 보상을 행하기 위해서 데이터 구동 회로로 송신한다.The amplifying unit amplifies the analog signal by a predetermined multiple and then transmits it to a data driving circuit to perform compensation.
본 발명의 구동 보상 회로에 있어서, 상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고, 상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있다.In the driving compensation circuit of the present invention, the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage, and the first receiver, the first shift register and the first The data temporary storage units are sequentially connected.
본 발명의 구동 보상 회로에 있어서, 상기 제 2 일시 기억 유닛은 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고, 상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있다.In the driving compensation circuit of the present invention, the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage, the second receiver, the second shift register and the second The data temporary storage units are sequentially connected.
본 발명의 구동 보상 회로에 있어서, 상기 제 1 리시버 및 상기 제 2 리시버는 모두 Mini-LVDS 리시버이다.In the driving compensation circuit of the present invention, both the first receiver and the second receiver are Mini-LVDS receivers.
본 발명의 구동 보상 회로는 프레임 메모리를 더 포함하고 있고, 상기 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있다.The driving compensation circuit of the present invention further includes a frame memory, wherein the first compensation signal or the second compensation signal is stored in the frame memory.
본 발명의 구동 보상 회로에 있어서,In the driving compensation circuit of the present invention,
상기 제 1 데이터 일시 기억기는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고, the first data temporary storage has a first control port used to receive a first control signal STB1;
상기 제 2 데이터 일시 기억기는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,the second data temporary storage has a second control port used to receive a second control signal STB2;
상기 게이트 유닛은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고, the gate unit has a third control port used to receive a third control signal DS;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며, When the third control signal DS is at the low level, the first compensation signal in the frame memory starts being read into the first shift register, and at the rising edge of the first control signal STB1, the A first compensation signal is output to the first data temporary storage,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후, 데이터선으로 전송되고,When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the After processing by the digital-to-analog conversion unit and the amplifying unit, it is transmitted to the data line,
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서, 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,At the time of the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 상기 제 2 보상 신호는 데이터선에 전송된다.When the third control signal DS is at the low level, and also at the time of the falling edge of the second control signal STB2, the second compensation signal is transmitted to the data line.
본 발명은 데이터 구동 장치를 더 제공하고, 해당 데이터 구동 장치는 데이터 구동 유닛과 구동 보상 회로를 포함하고 있으며, 상기 데이터 구동 유닛 및 상기 구동 보상 회로는 모두 데이터선에 접속되어 있고, The present invention further provides a data driving device, wherein the data driving device includes a data driving unit and a driving compensation circuit, wherein the data driving unit and the driving compensation circuit are both connected to a data line;
상기 구동 보상 회로는 제 1 일시 기억 유닛과, 제 2 일시 기억 유닛과, 게이트 유닛과, 레벨 시프터와, 디지털 아날로그 변환 유닛과, 증폭 유닛을 포함하며, the drive compensation circuit includes a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplification unit;
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각 상기 게이트 유닛에 접속되어 있고, the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있으며,the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해 기억하는 데 이용되고, the first temporary storage unit is used to acquire and store the first compensation signal;
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해 기억하는 데 이용되며, the second temporary storage unit is used to acquire and store a second compensation signal,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고, the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
상기 레벨 시프터는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후 상기 디지털 아날로그 변환 유닛으로 송신하고, the level shifter processes the first compensation signal or the second compensation signal and transmits it to the digital-to-analog conversion unit;
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하며, the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal,
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후, 보상을 행하기 위해서 데이터 구동 회로에 송신한다.The amplifying unit amplifies the analog signal by a predetermined multiple, and then transmits it to a data driving circuit for compensation.
본 발명의 데이터 구동 장치에 있어서, 상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고, 상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있다.In the data driving apparatus of the present invention, the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage, and the first receiver, the first shift register and the first The data temporary storage units are sequentially connected.
본 발명의 데이터 구동 장치에 있어서, 상기 제 2 일시 기억 유닛은, 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고, 상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있다.In the data driving apparatus of the present invention, the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage, and the second receiver, the second shift register and the second temporary storage unit. The two data temporary storage units are sequentially connected.
본 발명의 데이터 구동 장치에 있어서, 상기 제 1 리시버 및 상기 제 2 리시버는 모두, Mini-LVDS 리시버이다.In the data driving apparatus of the present invention, both the first receiver and the second receiver are Mini-LVDS receivers.
본 발명의 데이터 구동 장치는 프레임 메모리를 더 포함하고 있고, 상기 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있다.The data driving apparatus of the present invention further includes a frame memory, in which the first compensation signal or the second compensation signal is stored.
본 발명의 데이터 구동 장치에 있어서,In the data driving device of the present invention,
상기 제 1 데이터 일시 기억기는, 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고,the first data temporary storage has a first control port used to receive a first control signal STB1;
상기 제 2 데이터 일시 기억기는, 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,the second data temporary storage has a second control port used to receive a second control signal STB2;
상기 게이트 유닛은, 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고, the gate unit has a third control port used to receive a third control signal DS;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며, When the third control signal DS is at the low level, the first compensation signal in the frame memory starts being read into the first shift register, and at the rising edge of the first control signal STB1, the A first compensation signal is output to the first data temporary storage,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후 데이터선으로 전송되고,When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the digital processed by the analog conversion unit and the amplifying unit and then transmitted to the data line;
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서, 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,At the time of the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 상기 제 2 보상 신호는 데이터선에 전송된다.When the third control signal DS is at the low level, and also at the time of the falling edge of the second control signal STB2, the second compensation signal is transmitted to the data line.
본 발명에 있어서의 실시예가 가지는 유익한 효과로서, 데이터 구동 유닛의 구동 전압에 대해 유효하게 보상을 행할 수가 있다.As an advantageous effect of the embodiment of the present invention, it is possible to effectively compensate the driving voltage of the data driving unit.
도 1은 종래 기술에 있어서의 데이터선 구동 회로의 구조를 나타내는 도면이다.
도 2는 본 발명의 바람직한 실시예에 있어서의 구동 보상 회로의 회로 블록도이다.
도 3은 본 발명의 바람직한 실시예에 있어서의 구동 보상 회로의 상세한 회로 블록도이다.
도 4는 본 발명의 실시예에 있어서의 신호 타이밍도이다.1 is a diagram showing the structure of a data line driving circuit in the prior art.
Fig. 2 is a circuit block diagram of a drive compensation circuit according to a preferred embodiment of the present invention.
Fig. 3 is a detailed circuit block diagram of a drive compensation circuit in a preferred embodiment of the present invention.
4 is a signal timing diagram in the embodiment of the present invention.
이하에 있어서의 각 실시예의 설명은 첨부의 도면을 참조해서 행해지며, 본 발명에 있어서 실시 가능한 특정한 실시예를 예시하고 있다. 본 발명에서 이용되는, 예를 들어 '위', '아래', '전', ' 후 ', '좌측', '우측', ' 안', '밖', '측면' 등의 방향을 나타내는 용어는, 첨부 도면에 있어서의 방향을 나타내는 것에 지나지 않는다. 따라서, 이들 방향을 나타내는 용어는 본 발명을 설명하고 이해하는 데 이용되는 것으로, 본 발명을 한정하는 것은 아니다.The following description of each embodiment is made with reference to the accompanying drawings, and the specific embodiment which can be implemented in this invention is illustrated. Terms used in the present invention, for example, 'top', 'down', 'before', 'after', 'left', 'right', 'in', 'outside', 'side', etc. indicates only the direction in the accompanying drawings. Accordingly, terms indicating these directions are used to describe and understand the present invention, and do not limit the present invention.
도면 중 구조가 유사하는 모듈은, 동일한 부호로 나타나고 있다.Modules having similar structures in the drawings are indicated by the same reference numerals.
도 2를 참조한다. 도 2는, 본 발명의 일 바람직한 실시예에 있어서의 구동 보상 회로의 구조를 나타내는 도면이다. 해당 구동 보상 회로는, 제 1 일시 기억 유닛(10)과, 제 2 일시 기억 유닛(20)과, 게이트 유닛(30)과, 레벨 시프터(40)와, 디지털 아날로그 변환 유닛(50)과, 증폭 유닛(60)을 포함한다. 여기서, 제 1 일시 기억 유닛(20)및 제 2 일시 기억 유닛(30)은 각각, 게이트 유닛(30)에 접속되어 있고, 게이트 유닛(30), 레벨 시프터(40), 디지털 아날로그 변환 유닛(50) 및 증폭 유닛(60)은 차례로 접속되어 있다.See FIG. 2 . Fig. 2 is a diagram showing the structure of a drive compensation circuit according to a preferred embodiment of the present invention. The driving compensation circuit includes a first
여기서, 해당 제 1 일시 기억 유닛(10)은 제 1 보상 신호를 취득해서 기억하는 데 이용된다.Here, the first
여기서, 해당 제 2 일시 기억 유닛(20)은 제 2 보상 신호를 취득해서 기억하는 데 이용된다.Here, the second
여기서, 해당 게이트 유닛(30)은 제 1 일시 기억 유닛(10) 또는 제 2 일시 기억 유닛(20)을 레벨 시프터(40)에 선택적으로 접속하는 데 이용된다. 레벨 시프터(40)는 제 1 보상 신호 또는 제 2 보상 신호를 처리한 후, 디지털 아날로그 변환 유닛(50)으로 송신한다. 디지털 아날로그 변환 유닛(50)은, 제 1 보상 신호 또는 제 2 보상 신호에 기초해서, 대응하는 아날로그 신호로 변환한다. 증폭 유닛(60)은 아날로그 신호를 소정의 배수로 증폭한 후, 보상을 행하기 위해서 데이터 구동 회로로 송신한다. 데이터 구동 회로는 보상된 구동 전압 신호를 데이터선에 출력한다.Here, the
해당 레벨 시프터(40)는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후, 디지털 아날로그 변환 유닛(50)으로 송신하는 데 이용된다. 예를 들면, 상기 제 1 보상 신호 또는 상기 제 2 보상 신호의 전압이 3.3V인 경우에 레벨 시프터는 이 3.3V를 디지털 아날로그 변환 유닛(50)으로 구해진 5V로 한층 더 끌어올린다.The corresponding
상기 증폭 유닛(60)은 아날로그 버퍼 증폭기로, 출력의 구동 능력을 높이는데 이용된다.The
상기 디지털 아날로그 변환 유닛(50)은 통상의 소형의 디지털 아날로그 변환기이다.The digital-to-
상기 게이트 유닛(30)은 게이트 스위치 칩이다.The
구체적으로는, 도 3도 함께 참조한다. 상기 제 1 일시 기억 유닛(10)은 제 1 리시버(11)와, 제 1 시프트 레지스터(12)와, 제 1 데이터 일시 기억기(13)를 포함한다. 제 1 리시버(11), 제 1 시프트 레지스터(12) 및 제 1 데이터 일시 기억기(13)는 차례로 접속되어 있다.Specifically, reference is also made to FIG. 3 as well. The first
상기 제 2 일시 기억 유닛(20)은 제 2 리시버(21)와, 제 2 시프트 레지스터(22)와 제 2 데이터 일시 기억기(23)를 포함한다. 제 2 리시버(21), 제 2 시프트 레지스터(22)및 제 2 데이터 일시 기억기(23)는 차례로 접속되어 있다.The second
제 1 리시버(11) 및 제 2 리시버(21)는 모두 Mini-LVDS 리시버이다.The
일부 실시예에서는 구동 보상 회로는 프레임 메모리를 더 포함한다. 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있다.In some embodiments, the drive compensation circuit further includes a frame memory. The first compensation signal or the second compensation signal is stored in the frame memory.
나아가, 제 1 데이터 일시 기억기(13)는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖는다. 제 2 데이터 일시 기억기(23)는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가진다. 게이트 유닛(30)은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 가진다.Furthermore, the first data
제 3 제어 신호(DS)가 로우 레벨에 있을 때 상기 프레임 메모리 중 제 1 보상 신호는 상기 제 1 시프트 레지스터(12)에 판독되기 시작해서, 제 1 제어 신호(STB1)의 상승 에지 시점에서 제 1 보상 신호는 상기 제 1 데이터 일시 기억기(13)로 출력된다.When the third control signal DS is at the low level, the first compensation signal in the frame memory starts to be read into the
제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 제 1 제어 신호(STB1)의 하강 에지 시점에서 제 1 데이터 일시 기억기(13) 중 제 1 보상 신호는 레벨 시프터(40), 디지털 아날로그 변환 유닛(50) 및 증폭 유닛(60)에 의해 처리된 후 데이터선으로 전송된다.When the third control signal DS is at the high level, and at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data
제 2 제어 신호(STB2)의 상승 에지 시점에서 제 2 보상 신호는 제 2 데이터 일시 기억기(23)에 저장된다. 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 제 2 보상 신호는 데이터선으로 전송된다.At the time of the rising edge of the second control signal STB2 , the second compensation signal is stored in the second data
본 실시예에서, 해당 제 1 제어 신호(STB1), 제 2 제어 신호(STB2) 및 제 3 제어 신호(DS)는 모두 방형파 신호로, 이들 신호의 타이밍 관계는 도 4에 도시되어 있다. In this embodiment, the first control signal STB1, the second control signal STB2, and the third control signal DS are all square wave signals, and the timing relationship of these signals is shown in FIG.
본 발명의 실시예에서는, 데이터 구동 유닛과 구동 보상 회로를 포함한 데이터 구동 장치가 제공되고, 상기 데이터 구동 유닛은 상기 구동 보상 회로에 전기적으로 접속되며, 데이터 구동 유닛은 데이터선에 접속되어 있다. 해당 구동 보상 회로는, 전술한 실시예에 있어서의 구동 보상 회로이다.In an embodiment of the present invention, there is provided a data driving apparatus including a data driving unit and a driving compensation circuit, wherein the data driving unit is electrically connected to the driving compensation circuit, and the data driving unit is connected to a data line. The drive compensation circuit is the drive compensation circuit in the above-described embodiment.
이상과 같이, 본 발명은 그 바람직한 실시예를 통해서 상기에서 개시되었지만, 전술한 바람직한 실시예는 본 발명을 한정하기 위한 것은 아니다. 본 분야의 통상의 기술자는 본 발명의 취지 및 범위로부터 일탈하지 않는 한, 여러가지 변경 및 수정을 실시할 수 있다. 따라서, 본 발명의 보호 범위는 특허 청구의 범위에서 정해진 범위를 기준으로 한다.As described above, the present invention has been disclosed above through the preferred embodiments thereof, but the preferred embodiments described above are not intended to limit the present invention. A person skilled in the art can make various changes and modifications without departing from the spirit and scope of the present invention. Accordingly, the protection scope of the present invention is based on the scope defined in the claims.
Claims (18)
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각 상기 게이트 유닛에 접속되어 있고,
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있으며,
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해서 기억하는 데 이용되고,
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해서 기억하는 데 이용되며,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고,
상기 레벨 시프터는, 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후에 상기 디지털 아날로그 변환 유닛으로 송신하며,
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하고,
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후에, 보상을 행하기 위해서 데이터 구동 회로로 송신하며,
상기 증폭 유닛은 아날로그 버퍼 증폭기이고 상기 게이트 유닛은 게이트 스위치 칩이고,
상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고,
상기 제 2 일시 기억 유닛은 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고,
상기 구동 보상 회로는 프레임 메모리를 더 포함하고, 상기 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있고,
상기 제 1 데이터 일시 기억기는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고,
상기 제 2 데이터 일시 기억기는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,
상기 게이트 유닛은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후, 데이터선으로 전송되고,
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 상기 제 2 보상 신호는 데이터선으로 전송되는
것을 특징으로 하는 구동 보상 회로.
A drive compensation circuit comprising a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplifying unit, the driving compensation circuit comprising:
the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
the first temporary storage unit is used to acquire and store the first compensation signal;
the second temporary storage unit is used to acquire and store a second compensation signal,
the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
the level shifter sends the first compensation signal or the second compensation signal to the digital-to-analog conversion unit after processing;
the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal;
the amplifying unit amplifies the analog signal by a predetermined multiple, and then transmits it to a data driving circuit for compensation;
the amplification unit is an analog buffer amplifier and the gate unit is a gate switch chip;
the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage;
the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage;
the driving compensation circuit further includes a frame memory, wherein the first compensation signal or the second compensation signal is stored in the frame memory;
the first data temporary storage has a first control port used to receive a first control signal STB1;
the second data temporary storage has a second control port used to receive a second control signal STB2;
the gate unit has a third control port used to receive a third control signal DS;
When the third control signal DS is at the low level, the first compensation signal in the frame memory starts being read into the first shift register, and at the rising edge of the first control signal STB1, the A first compensation signal is output to the first data temporary storage,
When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the digital After processing by the analog conversion unit and the amplification unit, it is transmitted to the data line,
At the time of the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
When the third control signal DS is at a low level and also at the time of the falling edge of the second control signal STB2, the second compensation signal is transmitted to the data line.
A drive compensation circuit, characterized in that.
상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 구동 보상 회로.
The method of claim 1,
wherein the first receiver, the first shift register and the first data temporary memory are sequentially connected.
A drive compensation circuit, characterized in that.
상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 구동 보상 회로.
3. The method of claim 2,
wherein the second receiver, the second shift register and the second data temporary memory are sequentially connected.
A drive compensation circuit, characterized in that.
상기 제 1 리시버 및 상기 제 2 리시버는 모두, Mini-LVDS 리시버인
것을 특징으로 하는 구동 보상 회로.
4. The method of claim 3,
The first receiver and the second receiver are both Mini-LVDS receivers.
A driving compensation circuit, characterized in that.
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각, 상기 게이트 유닛에 접속되어 있고,
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있으며,
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해 기억하는 데 이용되고,
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해 기억하는 데 이용되며,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고,
상기 레벨 시프터는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후 상기 디지털 아날로그 변환 유닛으로 송신하며,
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하고,
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후에 보상을 행하기 위해서 데이터 구동 회로로 송신하고,
상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고,
상기 제 2 일시 기억 유닛은 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고,
상기 구동 보상 회로는 프레임 메모리를 더 포함하고, 상기 프레임 메모리에는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있고,
상기 제 1 데이터 일시 기억기는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고,
상기 제 2 데이터 일시 기억기는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,
상기 게이트 유닛은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후 데이터선으로 전송되고,
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서, 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 상기 제 2 보상 신호는 데이터선으로 전송되는
것을 특징으로 하는 구동 보상 회로.
A drive compensation circuit comprising a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplification unit, the driving compensation circuit comprising:
the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
the first temporary storage unit is used to acquire and store the first compensation signal;
the second temporary storage unit is used to acquire and store a second compensation signal,
the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
the level shifter processes the first compensation signal or the second compensation signal and then transmits it to the digital-to-analog conversion unit;
the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal;
the amplifying unit amplifies the analog signal by a predetermined multiple and then transmits it to a data driving circuit for compensation;
the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage;
the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage;
the driving compensation circuit further includes a frame memory, wherein the first compensation signal or the second compensation signal is stored in the frame memory;
the first data temporary storage has a first control port used to receive a first control signal STB1;
the second data temporary storage has a second control port used to receive a second control signal STB2;
the gate unit has a third control port used to receive a third control signal DS;
When the third control signal DS is at the low level, the first compensation signal in the frame memory starts being read into the first shift register, and at the rising edge of the first control signal STB1, the A first compensation signal is output to the first data temporary storage,
When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the digital processed by the analog conversion unit and the amplifying unit and then transmitted to the data line;
At the time of the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
When the third control signal DS is at a low level and also at the time of the falling edge of the second control signal STB2, the second compensation signal is transmitted to the data line.
A drive compensation circuit, characterized in that.
상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 구동 보상 회로.
8. The method of claim 7,
wherein the first receiver, the first shift register and the first data temporary memory are sequentially connected.
A drive compensation circuit, characterized in that.
상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 구동 보상 회로.
9. The method of claim 8,
wherein the second receiver, the second shift register and the second data temporary memory are sequentially connected.
A drive compensation circuit, characterized in that.
상기 제 1 리시버 및 상기 제 2 리시버는 모두 Mini-LVDS 리시버인
것을 특징으로 하는 구동 보상 회로.
10. The method of claim 9,
The first receiver and the second receiver are both Mini-LVDS receivers.
A drive compensation circuit, characterized in that.
상기 데이터 구동 유닛 및 상기 구동 보상 회로는 모두 데이터선에 접속되어 있고,
상기 구동 보상 회로는 제 1 일시 기억 유닛과, 제 2 일시 기억 유닛과, 게이트 유닛과, 레벨 시프터와, 디지털 아날로그 변환 유닛과, 증폭 유닛을 포함하고,
상기 제 1 일시 기억 유닛 및 상기 제 2 일시 기억 유닛은 각각 상기 게이트 유닛에 접속되어 있으며,
상기 게이트 유닛, 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛은 차례로 접속되어 있고,
상기 제 1 일시 기억 유닛은 제 1 보상 신호를 취득해 기억하는 데 이용되고,
상기 제 2 일시 기억 유닛은 제 2 보상 신호를 취득해 기억하는 데 이용되며,
상기 게이트 유닛은 상기 제 1 일시 기억 유닛 또는 상기 제 2 일시 기억 유닛을 상기 레벨 시프터에 선택적으로 접속하는 데 이용되고,
상기 레벨 시프터는 상기 제 1 보상 신호 또는 상기 제 2 보상 신호를 처리한 후 상기 디지털 아날로그 변환 유닛으로 송신하며,
상기 디지털 아날로그 변환 유닛은 상기 제 1 보상 신호 또는 상기 제 2 보상 신호에 기초해서 대응하는 아날로그 신호로 변환하고,
상기 증폭 유닛은 상기 아날로그 신호를 소정의 배수로 증폭한 후 보상을 행하기 위해서 데이터 구동 회로로 송신하고,
상기 제 1 일시 기억 유닛은 제 1 리시버와, 제 1 시프트 레지스터와, 제 1 데이터 일시 기억기를 포함하고,
상기 제 2 일시 기억 유닛은, 제 2 리시버와, 제 2 시프트 레지스터와, 제 2 데이터 일시 기억기를 포함하고,
상기 구동 보상 회로는 프레임 메모리를 더 포함하고, 상기 프레임 메모리에는, 상기 제 1 보상 신호 또는 상기 제 2 보상 신호가 기억되어 있고,
상기 제 1 데이터 일시 기억기는 제 1 제어 신호(STB1)를 수신하는 데 이용되는 제 1 제어 포트를 갖고,
상기 제 2 데이터 일시 기억기는 제 2 제어 신호(STB2)를 수신하는 데 이용되는 제 2 제어 포트를 가지며,
상기 게이트 유닛은 제 3 제어 신호(DS)를 수신하는 데 이용되는 제 3 제어 포트를 갖고,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 상기 프레임 메모리 내의 상기 제 1 보상 신호는 상기 제 1 시프트 레지스터로 판독되기 시작하고, 상기 제 1 제어 신호(STB1)의 상승 에지 시점에서, 상기 제 1 보상 신호는 상기 제 1 데이터 일시 기억기로 출력되며,
상기 제 3 제어 신호(DS)가 하이 레벨에 있을 때, 또한 상기 제 1 제어 신호(STB1)의 하강 에지 시점에서, 상기 제 1 데이터 일시 기억기 내의 상기 제 1 보상 신호는 상기 레벨 시프터, 상기 디지털 아날로그 변환 유닛 및 상기 증폭 유닛에 의해 처리된 후 데이터선으로 전송되고,
상기 제 2 제어 신호(STB2)의 상승 에지 시점에서, 상기 제 2 보상 신호는 상기 제 2 데이터 일시 기억기에 저장되며,
상기 제 3 제어 신호(DS)가 로우 레벨에 있을 때, 또한 상기 제 2 제어 신호(STB2)의 하강 에지 시점에서, 상기 제 2 보상 신호는 데이터선으로 전송되는
것을 특징으로 하는 데이터 구동 장치.
A data driving device comprising a data driving unit and a driving compensation circuit, comprising:
the data driving unit and the driving compensation circuit are both connected to a data line;
the drive compensation circuit includes a first temporary storage unit, a second temporary storage unit, a gate unit, a level shifter, a digital-to-analog conversion unit, and an amplification unit;
the first temporary storage unit and the second temporary storage unit are respectively connected to the gate unit;
the gate unit, the level shifter, the digital-to-analog conversion unit, and the amplification unit are sequentially connected;
the first temporary storage unit is used to acquire and store the first compensation signal;
the second temporary storage unit is used to acquire and store a second compensation signal,
the gate unit is used to selectively connect the first temporary storage unit or the second temporary storage unit to the level shifter;
the level shifter processes the first compensation signal or the second compensation signal and then transmits it to the digital-to-analog conversion unit;
the digital-to-analog conversion unit converts to a corresponding analog signal based on the first compensation signal or the second compensation signal;
the amplifying unit amplifies the analog signal by a predetermined multiple and then transmits it to a data driving circuit for compensation;
the first temporary storage unit includes a first receiver, a first shift register, and a first data temporary storage;
the second temporary storage unit includes a second receiver, a second shift register, and a second data temporary storage;
The driving compensation circuit further includes a frame memory, wherein the first compensation signal or the second compensation signal is stored in the frame memory;
the first data temporary storage has a first control port used to receive a first control signal STB1;
the second data temporary storage has a second control port used to receive a second control signal STB2;
the gate unit has a third control port used to receive a third control signal DS;
When the third control signal DS is at the low level, the first compensation signal in the frame memory starts to be read into the first shift register, and at the rising edge of the first control signal STB1, The first compensation signal is output to the first data temporary storage,
When the third control signal DS is at the high level, and also at the time of the falling edge of the first control signal STB1, the first compensation signal in the first data temporary storage unit is the level shifter, the digital processed by the analog conversion unit and the amplifying unit and then transmitted to the data line;
At the rising edge of the second control signal STB2, the second compensation signal is stored in the second data temporary memory;
When the third control signal DS is at a low level and also at the time of the falling edge of the second control signal STB2, the second compensation signal is transmitted to the data line.
Data driving device, characterized in that.
상기 제 1 리시버, 상기 제 1 시프트 레지스터 및 상기 제 1 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 데이터 구동 장치.
14. The method of claim 13,
wherein the first receiver, the first shift register and the first data temporary memory are sequentially connected.
Data driving device, characterized in that.
상기 제 2 리시버, 상기 제 2 시프트 레지스터 및 상기 제 2 데이터 일시 기억기는 차례로 접속되어 있는
것을 특징으로 하는 데이터 구동 장치.
15. The method of claim 14,
wherein the second receiver, the second shift register and the second data temporary memory are sequentially connected.
Data driving device, characterized in that.
상기 제 1 리시버 및 상기 제 2 리시버는 모두, Mini-LVDS 리시버인
것을 특징으로 하는 데이터 구동 장치.
16. The method of claim 15,
The first receiver and the second receiver are both Mini-LVDS receivers.
Data driving device, characterized in that.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107039003A (en) * | 2017-06-14 | 2017-08-11 | 深圳市华星光电技术有限公司 | It is adapted to the data driving chip framework and time schedule controller framework of AMOLED compensation |
Family Cites Families (10)
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|---|---|---|---|---|
| JP2004165749A (en) * | 2002-11-11 | 2004-06-10 | Rohm Co Ltd | Gamma correction voltage generating apparatus, gamma correction apparatus, and display device |
| US8289258B2 (en) * | 2007-03-16 | 2012-10-16 | Lg Display Co., Ltd. | Liquid crystal display |
| JP2008298997A (en) * | 2007-05-30 | 2008-12-11 | Toshiba Matsushita Display Technology Co Ltd | Display, and driving method for display |
| KR101289652B1 (en) * | 2010-12-10 | 2013-07-25 | 엘지디스플레이 주식회사 | Liquid crystal display |
| CN105144274B (en) * | 2013-04-23 | 2017-07-11 | 夏普株式会社 | Display device and its driving current detection method |
| CN104809993A (en) * | 2015-04-15 | 2015-07-29 | 深圳市华星光电技术有限公司 | Source electrode driver and liquid crystal display |
| CN104867455B (en) * | 2015-06-16 | 2017-05-03 | 深圳市华星光电技术有限公司 | System and method for compensating AMOLED voltage drop |
| CN106531084B (en) * | 2017-01-05 | 2019-02-05 | 上海天马有机发光显示技术有限公司 | Organic light emitting display panel and its driving method, organic light-emitting display device |
| CN106847175B (en) * | 2017-03-01 | 2018-12-28 | 京东方科技集团股份有限公司 | Electroluminescent display panel and its uniformity of luminance compensation process, system |
| CN107086023A (en) * | 2017-05-04 | 2017-08-22 | 合肥鑫晟光电科技有限公司 | Pixel driver compensation circuit and its driving compensation method, display device |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107039003A (en) * | 2017-06-14 | 2017-08-11 | 深圳市华星光电技术有限公司 | It is adapted to the data driving chip framework and time schedule controller framework of AMOLED compensation |
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