KR102349763B1

KR102349763B1 - Error detection method, error detection circuit, and display device

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Publication number: KR102349763B1
Application number: KR1020170056195A
Authority: KR
Inventors: 이창복; 박진우; 장서규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-05-02
Filing date: 2017-05-02
Publication date: 2022-01-11
Also published as: KR20180122126A

Abstract

본 실시예들은 에러 감지 방법, 에러 감지 회로 및 표시장치에 관한 것으로서, 더욱 상세하게는, 표시패널에 인가되는 패널 구동 전압과 표시패널에 인가되는 턴-오프 레벨 게이트 전압을 분배한 분배 전압에 따라 에러 감지 신호를 출력함으로써, 어떠한 상황에서도 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있는 에러 감지 방법, 에러 감지 회로 및 표시장치에 관한 것이다. The present embodiments relate to an error detection method, an error detection circuit, and a display device, and more particularly, according to a division voltage obtained by dividing a panel driving voltage applied to a display panel and a turn-off level gate voltage applied to the display panel. The present invention relates to an error detection method, an error detection circuit, and a display device capable of preventing a panel burnt phenomenon by outputting an error detection signal so that the error detection signal can be normally output to a main power management circuit under any circumstances.

Description

Error detection method, error detection circuit and display device

본 실시예들은 에러 감지 방법, 에러 감지 회로 및 표시장치에 관한 것이다. The present embodiments relate to an error detection method, an error detection circuit, and a display device.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기발광표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Various display devices such as an organic light emitting display device (OLED) are being used.

이러한 표시장치는 다수의 데이터 라인들 및 다수의 게이트 라인들에 의해 정의되는 다수의 서브픽셀들이 배열된 표시패널과, 다수의 데이터 라인들을 구동하기 위한 데이터 드라이버와, 다수의 게이트 라인들을 구동하기 위한 게이트 드라이버 등을 포함한다. Such a display device includes a display panel in which a plurality of subpixels defined by a plurality of data lines and a plurality of gate lines are arranged, a data driver for driving the plurality of data lines, and a data driver for driving the plurality of gate lines gate drivers and the like.

또한, 표시장치는 표시패널 구동을 위하여, 데이터 드라이버, 게이트 드라이버, 또는 표시패널 등으로 패널 구동에 필요한 각종 전원이 공급되어야 한다. In addition, in order to drive the display panel, the display device needs to be supplied with various types of power required for driving the panel, such as a data driver, a gate driver, or a display panel.

하지만, 전원 공급원에서 전원이 정상적으로 공급되지 못하는 경우, 표시패널 구동이 정상적으로 이루어지지 못하여 화상 품질 저하 또는 패널 번트 현상 등이 발생할 수 있다. However, when power is not normally supplied from the power source, the display panel may not be driven normally, and thus image quality may deteriorate or a panel burnt phenomenon may occur.

또한, 표시패널에서 물리적인 문제(예: 크랙 등)가 발생한 경우에는, 전원 공급원에서 전원 공급이 차단되어야 하지만, 전원 공급이 지속되는 경우, 표시패널이 타버리는 번트 현상이 발생할 수 있으며, 심각한 경우 화재도 발생할 수 있다. In addition, if a physical problem (eg, a crack) occurs in the display panel, the power supply must be cut off from the power supply. However, if the power supply continues, a burnt phenomenon in which the display panel burns out may occur. Fires can also occur.

본 실시예들의 목적은 어떠한 상황에서도 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주는 에러 감지 방법, 에러 감지 회로 및 표시장치를 제공하는 데 있다. An object of the present embodiments is to provide an error detection method, an error detection circuit, and a display device that allow an error detection signal to be normally output to a main power management circuit under any circumstances.

본 실시예들의 다른 목적은 패널 크랙이 발생한 경우에도, 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주는 에러 감지 방법, 에러 감지 회로 및 표시장치를 제공하는 데 있다. Another object of the present embodiments is to provide an error detection method, an error detection circuit, and a display device that allow an error detection signal to be normally output to a main power management circuit even when a panel crack occurs.

본 실시예들의 또 다른 목적은 파워 관리 집적회로의 셧 다운이 발생한 경우에도, 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주는 에러 감지 방법, 에러 감지 회로 및 표시장치를 제공하는 데 있다. Another object of the present embodiments is to provide an error detection method, an error detection circuit, and a display device that allow an error detection signal to be normally output to a main power management circuit even when a power management integrated circuit is shut down. .

일 측면에서, 본 실시예들은, 표시패널에 인가되는 패널 구동 전압과 표시패널에 인가되는 턴-오프 레벨 게이트 전압을 분배하여 분배 전압을 출력하는 모니터링 회로와, 분배 전압에 따라 에러 감지 신호를 출력하는 에러 감지 신호 출력 회로를 포함하는 에러 감지 회로를 제공할 수 있다. In one aspect, the present embodiments provide a monitoring circuit that divides a panel driving voltage applied to a display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage, and outputs an error detection signal according to the divided voltage It is possible to provide an error detection circuit including an error detection signal output circuit.

에러 감지 신호 출력 회로는, 분배 전압의 변화가 있거나 분배 전압의 변화량이 일정 수준 이상이거나, 턴-오프 레벨 게이트 전압을 공급하는 파워 관리 집적회로가 셧 다운되거나, 표시패널에 크랙이 발생한 경우, 에러 감지 신호를 내부에서 발생시켜 출력할 수 있다. The error detection signal output circuit generates an error when there is a change in the distribution voltage or when the amount of change in the distribution voltage is above a certain level, when the power management integrated circuit that supplies the turn-off level gate voltage is shut down, or when a crack occurs in the display panel A detection signal can be generated and output internally.

에러 감지 신호 출력 회로는, 분배 전압의 변화가 없거나 분배 전압의 변화량이 일정 수준 미만이거나, 턴-오프 레벨 게이트 전압을 공급하는 파워 관리 집적회로가 셧 다운되지 않거나, 표시패널에 크랙이 미 발생한 경우, 외부에서 에러 감지 신호를 입력 받아 출력할 수 있다. The error detection signal output circuit is configured when there is no change in the division voltage, when the amount of change in the division voltage is less than a certain level, when the power management integrated circuit that supplies the turn-off level gate voltage does not shut down, or when a crack does not occur in the display panel , can receive and output an error detection signal from the outside.

다른 측면에서, 본 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되고, 패널 구동 전압이 공급되고, 턴-오프 레벨 게이트 전압이 공급되는 표시패널과, 표시패널의 구동을 제어하기 위한 패널 구동 컨트롤러와, 턴-오프 레벨 게이트 전압을 공급하는 파워 관리 집적회로와, 패널 구동 전압과 턴-오프 레벨 게이트 전압 사이의 분배 전압에 따라 에러 감지 신호를 메인 파워 관리 회로로 출력하는 에러 감지 회로를 포함하는 표시장치를 제공할 수 있다. In another aspect, the present exemplary embodiments provide a display panel in which a plurality of data lines and a plurality of gate lines are disposed, a panel driving voltage is supplied, and a turn-off level gate voltage is supplied, and a display panel for controlling driving of the display panel. A panel driving controller, a power management integrated circuit for supplying a turn-off level gate voltage, and an error detection circuit for outputting an error detection signal to the main power management circuit according to a divided voltage between the panel driving voltage and the turn-off level gate voltage It is possible to provide a display device comprising a.

또 다른 측면에서, 본 실시예들은, 표시패널에 인가되는 패널 구동 전압과 표시패널에 인가되는 턴-오프 레벨 게이트 전압 사이의 분배 전압을 모니터링 하는 단계와, 분배 전압의 모니터링 결과에 따라 에러 감지 신호를 출력하는 단계를 포함하는 표시장치의 에러 감지 방법을 제공할 수 있다. In another aspect, the present exemplary embodiments include monitoring a division voltage between a panel driving voltage applied to a display panel and a turn-off level gate voltage applied to the display panel, and an error detection signal according to the monitoring result of the division voltage. It is possible to provide a method of detecting an error of a display device including the step of outputting .

본 실시예들에 의하면, 어떠한 상황에서도 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다. According to the present embodiments, the error detection signal can be normally output to the main power management circuit under any circumstances, thereby preventing the panel burnt phenomenon.

본 실시예들에 의하면, 패널 크랙이 발생한 경우에도, 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다.According to the present exemplary embodiments, even when a panel crack occurs, an error detection signal can be normally output to the main power management circuit, thereby preventing panel burnt.

본 실시예들에 의하면, 파워 관리 집적회로의 셧 다운이 발생한 경우에도, 에러 감지 신호가 메인 파워 관리 회로로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다.According to the present exemplary embodiments, even when the power management integrated circuit is shut down, the error detection signal can be normally output to the main power management circuit, thereby preventing the panel burnt phenomenon.

도 1은 본 실시예들에 따른 표시장치의 개략적인 시스템 구성도이다.
도 2는 본 실시예들에 따른 표시장치의 서브픽셀 구조의 예시도이다.
도 3은 본 실시예들에 따른 표시장치의 서브픽셀 구조의 다른 예시도이다.
도 4는 본 실시예들에 따른 표시장치의 시스템 구현 예시도이다.
도 5는 본 실시예들에 따른 표시장치의 번트 방지 기능을 나타낸 도면이다.
도 6 및 도 7은 본 실시예들에 따른 표시장치의 번트 방지 실패 상황을 나타낸 도면이다.
도 8은 본 실시예들에 따른 표시장치의 번트 방지 시스템을 나타낸 도면이다.
도 9는 본 실시예들에 따른 에러 감지 회로를 나타낸 도면이다.
도 10은 본 실시예들에 따른 에러 감지 회로의 제1 예시이다.
도 11은 본 실시예들에 따른 에러 감지 회로의 제2 예시이다.
도 12는 본 실시예들에 따른 에러 감지 회로의 모니터링 회로에서, 턴-오프 레벨 게이트 전압 및 분배 전압의 변화를 나타낸 도면이다.
도 13은 도 10의 에러 감지 회로의 에러 감지 신호 출력 회로에서, 제1 트랜지스터 및 제2 트랜지스터의 상태와 에러 감지 신호의 경로를 3가지 상황 별로 나타낸 도면이다.
도 14는 도 11의 에러 감지 회로의 에러 감지 신호 출력 회로에서, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터의 상태와 에러 감지 신호의 경로를 3가지 상황 별로 나타낸 도면이다.
도 15는 본 실시예들에 따른 에러 감지 회로를 이용하는 경우, 패널 구동 컨트롤러가 에러 감지 신호를 출력하는 비정상 상황에서, 분배 전압과 에러 감지 신호를 나타낸 그래프이다.
도 16은 본 실시예들에 따른 에러 감지 회로를 이용하는 경우, 패널 구동 컨트롤러가 에러 감지 신호를 미 출력하고 파워 관리 집적회로가 셧 다운 된 비정상 상황에서, 분배 전압과 에러 감지 신호를 나타낸 그래프이다.
도 17은 본 실시예들에 따른 에러 감지 회로를 이용하는 경우, 파워 온 상황, 파워 관리 집적회로 셧 다운 상황 및 파워 오프 상황에서의 주요 전압에 대한 그래프를 나타낸 도면이다.
도 18은 본 실시예들에 따른 에러 감지 방법의 흐름도이다.
도 19는 본 실시예들에 따른 에러 감지 방법의 상세 흐름도이다. 1 is a schematic system configuration diagram of a display device according to example embodiments.
2 is an exemplary diagram of a sub-pixel structure of a display device according to the present exemplary embodiment.
3 is another exemplary diagram of a sub-pixel structure of a display device according to the present exemplary embodiment.
4 is an exemplary diagram of a system implementation of a display device according to the present exemplary embodiment.
5 is a diagram illustrating a burnt prevention function of the display device according to the present exemplary embodiment.
6 and 7 are diagrams illustrating a burnt prevention failure situation of the display device according to the present exemplary embodiment.
8 is a diagram illustrating a burnt prevention system of a display device according to example embodiments.
9 is a diagram illustrating an error detection circuit according to the present embodiments.
10 is a first example of an error detection circuit according to the present embodiments.
11 is a second example of an error detection circuit according to the present embodiments.
12 is a diagram illustrating changes in turn-off level gate voltage and division voltage in the monitoring circuit of the error detection circuit according to the present embodiments.
13 is a diagram illustrating states of a first transistor and a second transistor and a path of an error detection signal for each of three situations in the error detection signal output circuit of the error detection circuit of FIG. 10 .
14 is a diagram illustrating states of a first transistor, a second transistor, and a third transistor, and a path of an error detection signal for each of three situations in the error detection signal output circuit of the error detection circuit of FIG. 11 .
15 is a graph illustrating a divided voltage and an error detection signal in an abnormal situation in which the panel driving controller outputs an error detection signal when the error detection circuit according to the present embodiments is used.
16 is a graph illustrating a divided voltage and an error detection signal in an abnormal situation in which the panel driving controller does not output the error detection signal and the power management integrated circuit is shut down when the error detection circuit according to the present embodiments is used.
17 is a diagram illustrating graphs of main voltages in a power-on state, a power management integrated circuit shutdown state, and a power-off state when the error detection circuit according to the present embodiments is used.
18 is a flowchart of an error detection method according to the present embodiments.
19 is a detailed flowchart of an error detection method according to the present embodiments.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to components of each drawing, the same components may have the same reference numerals as much as possible even though they are indicated in different drawings. In addition, in describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description may be omitted.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the components of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the elements from other elements, and the essence, order, order, or number of the elements are not limited by the terms. When it is described that a component is “connected”, “coupled” or “connected” to another component, the component may be directly connected or connected to the other component, but other components may be interposed between each component. It should be understood that each component may be “interposed” or “connected”, “coupled” or “connected” through another component.

도 1은 본 실시예들에 따른 표시장치(100)의 개략적인 시스템 구성도이다. 1 is a schematic system configuration diagram of a display device 100 according to the present exemplary embodiment.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP: Sub Pixel)이 배열된 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(120)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(130)와, 표시패널(110)의 구동을 제어하기 위한 패널 구동 컨트롤러(140) 등을 포함한다. Referring to FIG. 1 , in the display device 100 according to the present exemplary embodiment, a plurality of data lines DL and a plurality of gate lines GL are disposed, and a plurality of data lines DL and a plurality of gate lines are disposed. The display panel 110 in which a plurality of sub-pixels (SP) defined by GL are arranged, the data driver 120 driving the plurality of data lines DL, and the plurality of gate lines GL ), a gate driver 130 for driving the display panel 110 , and a panel driving controller 140 for controlling driving of the display panel 110 .

패널 구동 컨트롤러(140)는, 데이터 드라이버(120) 및 게이트 드라이버(130)의 동작을 제어하며, 이를 위해, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호(DCS, GCS)를 공급할 수 있다. The panel driving controller 140 controls the operations of the data driver 120 and the gate driver 130 , and for this purpose, various control signals DCS and GCS are supplied to the data driver 120 and the gate driver 130 . can

이러한 패널 구동 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캐닝을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캐닝에 맞춰 적당한 시간에 데이터 구동을 통제한다. The panel driving controller 140 starts scanning according to the timing implemented in each frame, and converts input image data input from the outside to match the data signal format used by the data driver 120 to convert the converted image data ( DATA) and control the data drive at an appropriate time according to the scanning.

이러한 패널 구동 컨트롤러(140)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 기능도 더 수행하는 전자 장치일 수 있다. The panel driving controller 140 may be a timing controller used in a typical display technology or an electronic device that further performs other functions including a timing controller.

이러한 패널 구동 컨트롤러(140)는, 데이터 드라이버(120)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(120)와 통합되어 집적 회로로 구현될 수도 있으며, 경우에 따라서는, 데이터 드라이버(120) 및 게이트 드라이버(130)를 모두 통합한 집적 회로로 구현될 수도 있다. The panel driving controller 140 may be implemented as a separate component from the data driver 120 , or may be integrated with the data driver 120 and implemented as an integrated circuit, and in some cases, the data driver 120 . and the gate driver 130 may be implemented as an integrated circuit.

데이터 드라이버(120)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다. The data driver 120 drives the plurality of data lines DL by supplying data voltages to the plurality of data lines DL. Here, the data driver 120 is also referred to as a 'source driver'.

이러한 데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인(DL)을 구동할 수 있다. The data driver 120 may include at least one source driver integrated circuit (SDIC) to drive a plurality of data lines DL.

각 소스 드라이버 집적회로(SDIC)는, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. Each source driver integrated circuit SDIC may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like.

각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driver integrated circuit SDIC may further include an analog-to-digital converter (ADC) in some cases.

게이트 드라이버(130)는, 다수의 게이트 라인(GL)으로 스캔 신호(게이트 신호라고도 함)를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다. The gate driver 130 sequentially drives the plurality of gate lines GL by sequentially supplying a scan signal (also referred to as a gate signal) to the plurality of gate lines GL. Here, the gate driver 130 is also referred to as a 'scan driver'.

이러한 게이트 드라이버(130)는, 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있다. The gate driver 130 may include at least one gate driver integrated circuit (GDIC).

각 게이트 드라이버 집적회로(GDIC)는 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter) 등을 포함할 수 있다. Each gate driver integrated circuit GDIC may include a shift register, a level shifter, and the like.

게이트 드라이버(130)는, 패널 구동 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다. The gate driver 130 sequentially supplies a scan signal of an on voltage or an off voltage to the plurality of gate lines GL under the control of the panel driving controller 140 .

데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 패널 구동 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다. When a specific gate line is opened by the gate driver 130 , the data driver 120 converts the image data DATA received from the panel driving controller 140 into an analog data voltage to form a plurality of data lines DL. supplied with

데이터 드라이버(120)는, 도 1에서와 같이, 표시패널(110)의 일측(예: 상측 또는 하측 또는 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상측과 하측, 또는 좌측과 우측)에 모두 위치할 수도 있다. As shown in FIG. 1 , the data driver 120 may be located only on one side (eg, upper or lower side, or left or right side) of the display panel 110 , and in some cases, depending on a driving method, a panel design method, etc. It may be located on both sides (eg, upper and lower sides, or left and right) of the display panel 110 .

게이트 드라이버(130)는, 도 1에서와 같이, 표시패널(110)의 일 측(예: 좌측 또는 우측 또는 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측, 또는 상측과 하측)에 모두 위치할 수도 있다. As shown in FIG. 1 , the gate driver 130 may be located only on one side (eg, the left or right side, or the upper or lower side) of the display panel 110 , and in some cases, a driving method, a panel design method, etc. Accordingly, it may be positioned on both sides (eg, left and right, or upper and lower) of the display panel 110 .

본 실시예들에 따른 표시장치(100)는, 액정표시장치, 유기발광표시장치, 플라즈마 표시장치 등의 다양한 종류의 디스플레이일 수 있다. The display device 100 according to the present exemplary embodiments may be various types of displays such as a liquid crystal display device, an organic light emitting display device, and a plasma display device.

본 실시예들에 따른 표시장치(100)의 종류에 따라 표시패널(110)에 배열된 각 서브픽셀(SP)의 구조도 달라질 수 있다. The structure of each sub-pixel SP arranged on the display panel 110 may also vary according to the type of the display device 100 according to the present exemplary embodiments.

예를 들어, 본 실시예들에 따른 표시장치(100)가 유기발광표시장치인 경우, 표시패널(110)에 배열된 각 서브픽셀(SP)은 자체 발광 소자인 유기발광다이오드(OLED: Organic Light Emitting Diode)와, 유기발광다이오드(OLED)를 구동하기 위한 구동 트랜지스터(Driving Transistor) 등을 포함하여 구성될 수 있다. For example, when the display device 100 according to the present exemplary embodiment is an organic light emitting display device, each sub-pixel SP arranged on the display panel 110 is a self-luminous light emitting diode (OLED). An emitting diode) and a driving transistor for driving an organic light emitting diode (OLED) may be included.

각 서브픽셀(SP)을 구성하는 회로 소자의 종류 및 개수는, 기능 및 설계 방식 등에 따라 다양하게 정해질 수 있다.The type and number of circuit elements constituting each sub-pixel SP may be variously determined according to functions and design methods.

아래에서는, 본 실시예들에 따른 표시장치(100)가 유기발광표시장치인 경우, 표시패널(110)에 배열된 각 서브픽셀(SP)의 구조를 도 2 및 도 3을 참조하여 예시적으로 설명한다. Hereinafter, when the display device 100 according to the present embodiments is an organic light emitting display device, the structure of each sub-pixel SP arranged on the display panel 110 will be exemplified with reference to FIGS. 2 and 3 . Explain.

도 2는 본 실시예들에 따른 표시장치(100)의 서브픽셀 구조의 예시도이다.2 is an exemplary diagram of a sub-pixel structure of the display device 100 according to the present exemplary embodiments.

도 2를 참조하면, 본 실시예들에 따른 표시장치(100)에서, 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT: Driving Transistor)와, 구동 트랜지스터(DRT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주기 위한 제1 스위칭 트랜지스터(T1)와, 데이터 전압(VDATA) 또는 이에 대응되는 전압을 한 프레임 시간 동안 유지하는 스토리지 캐패시터(Cst: Storage Capacitor)를 포함하여 구성될 수 있다. Referring to FIG. 2 , in the display device 100 according to the present exemplary embodiments, each sub-pixel SP includes an organic light emitting diode (OLED) and a driving transistor (DRT) for driving the organic light emitting diode (OLED). transistor), the first switching transistor T1 for transferring the data voltage VDATA to the first node N1 corresponding to the gate node of the driving transistor DRT, and the data voltage VDATA or a voltage corresponding thereto It may be configured to include a storage capacitor (Cst: Storage Capacitor) that holds the .

유기발광다이오드(OLED)는 제1전극(예: 애노드 전극 또는 캐소드 전극), 유기층 및 제2전극(예: 캐소드 전극 또는 애노드 전극) 등으로 이루어질 수 있다. An organic light emitting diode (OLED) may include a first electrode (eg, an anode electrode or a cathode electrode), an organic layer, and a second electrode (eg, a cathode electrode or an anode electrode).

유기발광다이오드(OLED)의 제2전극에는 기저 전압(EVSS)이 인가될 수 있다. A ground voltage EVSS may be applied to the second electrode of the organic light emitting diode OLED.

구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동 전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다. The driving transistor DRT drives the organic light emitting diode (OLED) by supplying a driving current to the organic light emitting diode (OLED).

구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3노드(N3)를 갖는다. The driving transistor DRT has a first node N1 , a second node N2 , and a third node N3 .

구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드에 해당하는 노드로서, 제1 스위칭 트랜지스터(T1)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. The first node N1 of the driving transistor DRT is a node corresponding to a gate node, and may be electrically connected to a source node or a drain node of the first switching transistor T1 .

구동 트랜지스터(DRT)의 제2 노드(N2)는 유기발광다이오드(OLED)의 제1전극과 전기적으로 연결될 수 있으며, 소스 노드 또는 드레인 노드일 수 있다. The second node N2 of the driving transistor DRT may be electrically connected to the first electrode of the organic light emitting diode OLED, and may be a source node or a drain node.

구동 트랜지스터(DRT)의 제3노드(N3)는 패널 구동 전압(EVDD)이 인가되는 노드로서, 패널 구동 전압(EVDD)을 공급하는 패널 구동 전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있으며, 드레인 노드 또는 소스 노드일 수 있다. The third node N3 of the driving transistor DRT is a node to which the panel driving voltage EVDD is applied, and may be electrically connected to a panel driving voltage line DVL supplying the panel driving voltage EVDD. and may be a drain node or a source node.

제1 스위칭 트랜지스터(T1)는 데이터 라인(DL)과 구동 트랜지스터(DRT)의 제1 노드(N1) 사이에 전기적으로 연결되고, 게이트 라인을 통해 제1 스캔 신호(SCAN1)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다. The first switching transistor T1 is electrically connected between the data line DL and the first node N1 of the driving transistor DRT, and receives the first scan signal SCAN1 as a gate node through the gate line. On-off can be controlled.

이러한 제1 스위칭 트랜지스터(T1)는 제1 스캔 신호(SCAN1)에 의해 턴-온 되어 데이터 라인(DL)으로부터 공급된 데이터 전압(VDATA)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다. The first switching transistor T1 is turned on by the first scan signal SCAN1 to transmit the data voltage VDATA supplied from the data line DL to the first node N1 of the driving transistor DRT. can do it

스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. The storage capacitor Cst may be electrically connected between the first node N1 and the second node N2 of the driving transistor DRT.

도 3은 본 실시예들에 따른 표시장치(100)의 서브픽셀 구조의 다른 예시도이다. 3 is another exemplary diagram of a sub-pixel structure of the display device 100 according to the present exemplary embodiment.

도 3을 참조하면, 본 실시예들에 따른 표시패널(110)에 배치된 각 서브픽셀은, 일 예로, 유기발광다이오드(OLED), 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(T1) 및 스토리지 캐패시터(Cst) 이외에, 제2 스위칭 트랜지스터(T2)를 더 포함할 수 있다. Referring to FIG. 3 , each subpixel disposed on the display panel 110 according to the present exemplary embodiments includes, for example, an organic light emitting diode (OLED), a driving transistor (DRT), a first switching transistor (T1), and a storage device. In addition to the capacitor Cst, a second switching transistor T2 may be further included.

도 3을 참조하면, 제2 스위칭 트랜지스터(T2)는 구동 트랜지스터(DRT)의 제2 노드(N2)와 기준 전압(VREF: Reference Voltage)을 공급하는 기준 전압 라인(RVL: Reference Voltage Line) 사이에 전기적으로 연결되고, 게이트 노드로 제2 스캔 신호(SCAN2)를 인가 받아 제어될 수 있다. Referring to FIG. 3 , the second switching transistor T2 is disposed between the second node N2 of the driving transistor DRT and a reference voltage line RVL supplying a reference voltage VREF. It is electrically connected and may be controlled by receiving the second scan signal SCAN2 as a gate node.

전술한 제2 스위칭 트랜지스터(T2)를 더 포함함으로써, 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)의 전압 상태를 효과적으로 제어해줄 수 있다. By further including the above-described second switching transistor T2 , the voltage state of the second node N2 of the driving transistor DRT in the subpixel SP may be effectively controlled.

이러한 제2 스위칭 트랜지스터(T2)는 제2 스캔 신호(SCAN2)에 의해 턴-온 되어 기준 전압 라인(RVL)을 통해 공급되는 기준 전압(VREF)을 구동 트랜지스터(DRT)의 제2 노드(N2)에 인가해준다. The second switching transistor T2 is turned on by the second scan signal SCAN2 to apply the reference voltage VREF supplied through the reference voltage line RVL to the second node N2 of the driving transistor DRT. accredit to

한편, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는, 서로 다른 게이트 라인을 통해, 제1 스위칭 트랜지스터(T1)의 게이트 노드 및 제2 스위칭 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다. Meanwhile, the first scan signal SCAN1 and the second scan signal SCAN2 may be separate gate signals. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 are respectively transmitted to the gate node of the first switching transistor T1 and the gate node of the second switching transistor T2 through different gate lines. may be authorized.

경우에 따라서는, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 동일한 게이트 라인을 통해 제1 스위칭 트랜지스터(T1)의 게이트 노드 및 제2 스위칭 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다. In some cases, the first scan signal SCAN1 and the second scan signal SCAN2 may be the same gate signal. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 may be commonly applied to the gate node of the first switching transistor T1 and the gate node of the second switching transistor T2 through the same gate line. may be

도 2 및 도 3을 참조하면, 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(T1) 및 제2 스위칭 트랜지스터(T2) 각각은, n 타입 또는 p 타입으로도 구현될 수도 있다. 2 and 3 , each of the driving transistor DRT, the first switching transistor T1 , and the second switching transistor T2 may be implemented as an n-type or a p-type.

도 2 및 도 3을 참조하면, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)이다. 2 and 3 , the storage capacitor Cst is a parasitic capacitor (eg, an internal capacitor) that is present between the first node N1 and the second node N2 of the driving transistor DRT. : Cgs, Cgd), but an external capacitor intentionally designed outside the driving transistor (DRT).

한편, 전술한 바와 같이, 데이터 드라이버(120)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다. Meanwhile, as described above, the data driver 120 may be implemented by including one or more source driver integrated circuits (SDICs).

그리고, 각 소스 드라이버 집적회로(SDIC)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다. In addition, each source driver integrated circuit SDIC is connected to a bonding pad of the display panel 110 by a tape automated bonding (TAB) method or a chip on glass (COG) method. Alternatively, it may be disposed directly on the display panel 110 , or may be integrated and disposed on the display panel 110 in some cases. In addition, each source driver integrated circuit SDIC may be implemented in a Chip On Film (COF) method.

또한, 전술한 바와 같이, 게이트 드라이버(130)는 적어도 하나의 게이트 드라이버 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함하여 구현될 수 있다. Also, as described above, the gate driver 130 may be implemented by including at least one gate driver integrated circuit (GDIC).

그리고, 각 게이트 드라이버 집적회로(GDIC)는 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로(GDIC)는 칩 온 필름(COF) 방식으로 구현될 수도 있다. In addition, each gate driver integrated circuit GDIC is connected to a bonding pad of the display panel 110 by a tape automated bonding (TAB) method or a chip-on-glass (COG) method, or a gate in panel (GIP) method. It may be implemented as a type and disposed directly on the display panel 110 , or may be integrated and disposed on the display panel 110 in some cases. In addition, each gate driver integrated circuit (GDIC) may be implemented in a chip-on-film (COF) method.

아래에서는, 데이터 드라이버(120)가 칩 온 필름 방식으로 구현된 다수의 소스 드라이버 집적회로(SDIC)를 포함하고, 게이트 드라이버(130)가 칩 온 필름 방식으로 구현된 다수의 게이트 드라이버 집적회로(GDIC)를 포함하는 경우의 표시장치(100)에 관한 시스템 구현의 예시를 도 4를 참조하여 설명한다. Below, the data driver 120 includes a plurality of source driver integrated circuits (SDICs) implemented in a chip-on-film method, and the gate driver 130 includes a plurality of gate driver integrated circuits (GDICs) implemented in a chip-on-film method. ) will be described with reference to FIG. 4 for an example of a system implementation with respect to the display device 100 in the case of including.

도 4는 본 실시예들에 따른 표시장치(100)의 시스템 구현 예시도이다.4 is an exemplary diagram of a system implementation of the display device 100 according to the present exemplary embodiments.

도 4를 참조하면, 각 게이트 드라이버 집적회로(GDIC)는, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)과 연결된 필름(GF) 상에 실장 될 수 있다. Referring to FIG. 4 , each gate driver integrated circuit GDIC may be mounted on a film GF connected to the display panel 110 when implemented in a chip-on-film (COF) method.

각 소스 드라이버 집적회로(SDIC)는, 칩 온 필름(COF) 방식으로 구현된 경우, 표시패널(110)에 연결된 필름(SF) 상에 실장 될 수 있다. Each source driver integrated circuit SDIC may be mounted on a film SF connected to the display panel 110 when implemented in a chip-on-film (COF) method.

표시장치(100)는, 다수의 소스 드라이버 집적회로(SDIC)과 다른 장치들 간의 회로적인 연결을 위해, 적어도 하나의 소스 인쇄회로기판(SPCB: Source Printed Circuit Board)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB: Control Printed Circuit Board)을 포함할 수 있다. The display device 100 includes at least one source printed circuit board (SPCB), control components, and various electric It may include a control printed circuit board (CPCB: Control Printed Circuit Board) for mounting the devices.

적어도 하나의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)이 연결될 수 있다. 즉, 소스 드라이버 집적회로(SDIC)가 실장 된 필름(SF)은 일 측이 표시패널(110)과 전기적으로 연결되고 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결된다. The film SF on which the source driver integrated circuit SDIC is mounted may be connected to at least one source printed circuit board SPCB. That is, one side of the film SF on which the source driver integrated circuit SDIC is mounted is electrically connected to the display panel 110 and the other side is electrically connected to the source printed circuit board SPCB.

컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(120) 및 게이트 드라이버(130) 등의 동작을 제어하는 패널 구동 컨트롤러(140)와, 표시패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC, 410) 등이 실장 될 수 있다. The control printed circuit board (CPCB) includes a panel driving controller 140 for controlling operations of the data driver 120 and the gate driver 130 , and the display panel 110 , the data driver 120 , and the gate driver 130 . ), a power management integrated circuit (PMIC: Power Management IC, 410) that supplies various voltages or currents or controls various voltages or currents to be supplied may be mounted.

적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있다. At least one source printed circuit board (SPCB) and the control printed circuit board (CPCB) may be circuitly connected through at least one connecting member.

여기서, 연결 부재는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다. Here, the connection member may be, for example, a flexible printed circuit (FPC), a flexible flat cable (FFC), or the like.

적어도 하나의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다. At least one source printed circuit board (SPCB) and control printed circuit board (CPCB) may be implemented by being integrated into one printed circuit board.

표시장치(100)는, 컨트롤 인쇄회로기판(CPCB)와 전기적으로 연결된 세트 보드(430)를 더 포함할 수 있다. The display device 100 may further include a set board 430 electrically connected to the control printed circuit board (CPCB).

이러한 세트 보드(430)는 파워 보드라고도 할 수 있다. This set board 430 may also be referred to as a power board.

이러한 세트 보드(430)에는 표시장치(100)의 전체적인 파워를 관리하는 메인 파워 관리 회로(420, M-PMC: Main Power Management Circuit)가 존재할 수 있다. A main power management circuit 420 (M-PMC) that manages the overall power of the display device 100 may exist in the set board 430 .

파워 관리 집적회로(410)는 표시패널(110)과 그 구동 회로(120, 130, 140) 등을 포함하는 표시모듈에 대한 파워를 관리하는 회로이고, 메인 파워 관리 회로(420)는 표시모듈을 포함한 전체적인 파워를 관리하는 회로이고, 파워 관리 집적회로(410)와 연동할 수 있다. The power management integrated circuit 410 is a circuit that manages power for a display module including the display panel 110 and its driving circuits 120, 130, 140, and the like, and the main power management circuit 420 operates the display module. It is a circuit that manages the overall power including, and may be linked with the power management integrated circuit 410 .

예를 들어, 메인 파워 관리 회로(420)는 구동 전압(VDD), 패널 구동 전압(EVDD) 등을 컨트롤 인쇄회로기판(CPCB)로 공급할 수 있다. 컨트롤 인쇄회로기판(CPCB) 상의 파워 관리 집적회로(410)는 패널 구동 전압(EVDD)을 표시패널(110)로 공급할 수 있다. For example, the main power management circuit 420 may supply the driving voltage VDD, the panel driving voltage EVDD, and the like to the control printed circuit board CPCB. The power management integrated circuit 410 on the control printed circuit board CPCB may supply the panel driving voltage EVDD to the display panel 110 .

또한, 파워 관리 집적회로(410)는 게이트 라인을 구동하기 위한 스캔 신호를 생성하는데 필요한 턴-온 레벨 게이트 전압 및 턴-오프 레벨 게이트 전압을 게이트 드라이버(130)에 공급할 수 있다. Also, the power management integrated circuit 410 may supply a turn-on level gate voltage and a turn-off level gate voltage necessary to generate a scan signal for driving the gate line to the gate driver 130 .

일 예로, 서브픽셀 내 트랜지스터 타입 (n 타입)에 따라, 턴-온 레벨 게이트 전압은 하이 레벨 게이트 전압(VGH)이고, 턴-오프 레벨 게이트 전압은 로우 레벨 게이트 전압(VGL)일 수 있다. For example, depending on the transistor type (n-type) in the subpixel, the turn-on level gate voltage may be a high level gate voltage VGH, and the turn-off level gate voltage may be a low level gate voltage VGL.

다른 예로, 서브픽셀 내 트랜지스터 타입 (p 타입)에 따라, 턴-온 레벨 게이트 전압은 로우 레벨 게이트 전압(VGL)이고, 턴-오프 레벨 게이트 전압은 하이 레벨 게이트 전압(VGH)이고 일 수도 있다. As another example, the turn-on level gate voltage may be the low level gate voltage VGL and the turn-off level gate voltage may be the high level gate voltage VGH, depending on the transistor type (p type) in the subpixel.

아래에서는, 트랜지스터 타입 (n 타입)에 따라, 턴-온 레벨 게이트 전압은 하이 레벨 게이트 전압(VGH)이고, 턴-오프 레벨 게이트 전압은 로우 레벨 게이트 전압(VGL)인 경우로 가정하여 설명한다.Hereinafter, it is assumed that the turn-on-level gate voltage is the high-level gate voltage VGH and the turn-off-level gate voltage is the low-level gate voltage VGL according to the transistor type (n-type).

한편, 표시패널(110)에는, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 드레인 노드 또는 소스 노드에 인가되는 패널 구동 전압(EVDD)이 공급되고, 게이트 라인(GL)으로 턴-온 레벨 게이트 전압(VGH) 및 턴-오프 레벨 게이트 전압(VGL)이 공급될 수 있다. Meanwhile, the panel driving voltage EVDD applied to the drain node or the source node of the driving transistor DRT of each subpixel SP is supplied to the display panel 110 , and a turn-on level is applied to the gate line GL. A gate voltage VGH and a turn-off level gate voltage VGL may be supplied.

패널 구동 전압(EVDD)은 메인 파워 관리 회로(420)에서 출력될 수 있다. The panel driving voltage EVDD may be output from the main power management circuit 420 .

메인 파워 관리 회로(420)에서 출력된 패널 구동 전압(EVDD)은 파워 관리 집적회로(410) 또는 컨트롤 인쇄회로기판(CPCB)를 통해, 표시패널(110)에 공급될 수 있다. The panel driving voltage EVDD output from the main power management circuit 420 may be supplied to the display panel 110 through the power management integrated circuit 410 or the control printed circuit board CPCB.

턴-온 레벨 게이트 전압(VGH) 및 턴-오프 레벨 게이트 전압(VGL)은 파워 관리 집적회로(410)에서 출력될 수 있다. The turn-on level gate voltage VGH and the turn-off level gate voltage VGL may be output from the power management integrated circuit 410 .

파워 관리 집적회로(410)에서 출력된 턴-온 레벨 게이트 전압(VGH) 및 턴-오프 레벨 게이트 전압(VGL)은 게이트 드라이버(130)에 공급된다. The turn-on level gate voltage VGH and the turn-off level gate voltage VGL output from the power management integrated circuit 410 are supplied to the gate driver 130 .

게이트 드라이버(130)는 턴-온 레벨 게이트 전압(VGH) 및 턴-오프 레벨 게이트 전압(VGL)를 이용하여, 턴-온 레벨 게이트 전압(VGH)에 해당하는 턴-온 레벨 구간과 턴-오프 레벨 게이트 전압(VGL)에 해당하는 턴-오프 레벨 구간으로 이루어진 스캔 신호를 생성하여 게이트 라인(GL)을 출력할 수 있다. The gate driver 130 uses the turn-on level gate voltage VGH and the turn-off level gate voltage VGL, and the turn-on level section corresponding to the turn-on level gate voltage VGH and the turn-off The gate line GL may be output by generating a scan signal including a turn-off level section corresponding to the level gate voltage VGL.

이에 따라, 표시패널(110)에 배치된 게이트 라인(GL)은 턴-온 레벨 게이트 전압(VGH)에 해당하는 턴-온 레벨 구간과 턴-오프 레벨 게이트 전압(VGL)에 해당하는 턴-오프 레벨 구간으로 이루어진 스캔 신호를 공급받는다. Accordingly, the gate line GL disposed on the display panel 110 has a turn-on level section corresponding to the turn-on level gate voltage VGH and a turn-off section corresponding to the turn-off level gate voltage VGL. A scan signal composed of a level section is supplied.

도 5는 본 실시예들에 따른 표시장치(100)의 번트 방지 기능을 나타낸 도면이다. 5 is a diagram illustrating a burnt prevention function of the display device 100 according to the present exemplary embodiment.

도 5를 참조하면, 파워 관리 집적회로(PMIC, 410)는, 표시패널(110)을 정상적으로 구동할 수 없는 비정상 상황이 발생한 것으로 감지되면, 이를 나타내는 에러 감지 신호(EDS: Error Detection Signal)를 패널 구동 컨트롤러(PDCON: Panel Driving Controller, 140)로 출력할 수 있다. Referring to FIG. 5 , when it is detected that an abnormal situation in which the display panel 110 cannot be normally driven has occurred, the power management integrated circuit (PMIC) 410 outputs an error detection signal (EDS) indicating this to the panel. It can be output to a driving controller (PDCON: Panel Driving Controller, 140).

여기서, 파워 관리 집적회로(PMIC, 410)에서 출력하는 에러 감지 신호(EDS)를 "PMIC EDS"라고도 한다. Here, the error detection signal EDS output from the power management integrated circuit PMIC 410 is also referred to as “PMIC EDS”.

일 예로, 표시패널(110)의 각 서브픽셀(SP)에서의 구동 트랜지스터(DRT)의 문턱전압 및/또는 이동도에 대한 센싱 결과를 토대로, 비정상적인 센싱 결과가 나타나면, 표시패널(110)을 정상적으로 구동할 수 없는 비정상 상황으로 감지될 수 있다.For example, if an abnormal sensing result is displayed based on the sensing result of the threshold voltage and/or mobility of the driving transistor DRT in each subpixel SP of the display panel 110 , the display panel 110 is normally operated. It can be detected as an abnormal situation that cannot be driven.

다른 예로, 표시패널(110)에 인가되는 턴-온 레벨 게이트 전압(VGH) 및/또는 턴-오프 레벨 게이트 전압(VGL)에 의한 전류의 센싱 결과를 토대로, 과전류가 센싱되면, 표시패널(110)을 정상적으로 구동할 수 없는 비정상 상황으로 감지될 수 있다. As another example, when an overcurrent is sensed based on a sensing result of the current by the turn-on level gate voltage VGH and/or the turn-off level gate voltage VGL applied to the display panel 110 , the display panel 110 ) can be detected as an abnormal situation that cannot be operated normally.

비정상 상황 감지는, 전술한 예시들뿐만 아니라, 다양한 방식으로 이루어질 수 있으며, 파워 관리 집적회로(PMIC, 410) 또는 패널 구동 컨트롤러(PDCON, 140) 등에서 수행될 수 있다. Abnormal situation detection may be performed in various ways, in addition to the above-described examples, and may be performed in the power management integrated circuit (PMIC) 410 or the panel driving controller (PDCON, 140).

패널 구동 컨트롤러(PDCON, 140)는 파워 관리 집적회로(PMIC, 410)에서 출력된 에러 감지 신호(EDS)를 수신하여 메인 파워 관리 회로(M-PMC, 420)로 출력할 수 있다. The panel driving controller PDCON 140 may receive the error detection signal EDS output from the power management integrated circuit PMIC 410 and output it to the main power management circuit M-PMC 420 .

여기서, 패널 구동 컨트롤러(PDCON, 140)에서 출력하는 에러 감지 신호(EDS)를 "PDCON EDS"라고도 한다. Here, the error detection signal EDS output from the panel driving controller PDCON 140 is also referred to as “PDCON EDS”.

여기서, 패널 구동 컨트롤러(PDCON, 140)는, 일 예로, ASIC (Application Specific Integrated Circuit)으로 구현될 수 있다. Here, the panel driving controller PDCON 140 may be implemented as, for example, an Application Specific Integrated Circuit (ASIC).

메인 파워 관리 회로(M-PMC, 420)는 패널 구동 컨트롤러(PDCON, 140)에서 출력된 에러 감지 신호(EDS)를 수신하게 되면, 표시패널(110)에 인가될 파워의 공급을 차단할 수 있다. When the main power management circuit M-PMC 420 receives the error detection signal EDS output from the panel driving controller PDCON 140 , the main power management circuit M-PMC 420 may block the supply of power to be applied to the display panel 110 .

이러한 파워 공급 차단에 의해 표시패널(110)가 타버리는 패널 번트 현상을 방지할 수 있다. A panel burnt phenomenon in which the display panel 110 is burned by blocking the power supply can be prevented.

여기서, 패널 번트 현상 발생 시, 표시패널(110)의 편광 층 등의 일부가 타버릴 수 있다. Here, when the panel burnt phenomenon occurs, a portion of the polarization layer of the display panel 110 may be burned.

도 6 및 도 7은 본 실시예들에 따른 표시장치(100)의 번트 방지 실패 상황을 나타낸 도면이다. 6 and 7 are diagrams illustrating a burnt prevention failure situation of the display device 100 according to the present exemplary embodiment.

본 실시예들에 따른 표시장치(100)에서 비정상 상황 감지 동작이 이루어지더라도, 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되는 비정상 상황이 발생하는 경우, 패널 구동 컨트롤러(140)가 오프(Off) 되어 에러 감지 신호(EDS)를 출력하지 못하게 된다. Even when an abnormal situation detection operation is performed in the display device 100 according to the present exemplary embodiments, when an abnormal situation in which the power management integrated circuit 410 is shut down occurs, the panel driving controller 140 is turned off (Off), so that the error detection signal (EDS) cannot be output.

이때, 파워 관리 집적회로(410)는 에러 감지 신호(EDS)를 출력할 수도 있고 못할 수도 있다. In this case, the power management integrated circuit 410 may or may not output the error detection signal EDS.

패널 구동 컨트롤러(140)가 오프(Off) 되어 에러 감지 신호(EDS)를 출력하지 못함에 따라, 메인 파워 관리 회로(420)는 비정상 상황을 인식하지 못하게 되어 파워 공급을 차단하지 않고 지속하게 된다. As the panel driving controller 140 is turned off and does not output the error detection signal EDS, the main power management circuit 420 does not recognize the abnormal situation and continues without blocking the power supply.

따라서, 현재 상황이 비정상 상황임에도 불구하고, 표시패널(110)은 파워(예: EVDD, VDD 등)를 지속적으로 공급받게 되어 패널 번트가 발생할 수 있다. Accordingly, even though the current situation is abnormal, the display panel 110 is continuously supplied with power (eg, EVDD, VDD, etc.), and thus panel burnt may occur.

즉, 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황이 발생하는 경우, 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 전달되지 못하여 패널 번트 방지 처리가 되지 못할 수 있다. That is, when an abnormal situation in which the power management integrated circuit 410 is shut down occurs, the error detection signal EDS may not be transmitted to the main power management circuit 420 , and thus the panel burnt prevention process may not be performed.

도 7의 예시에 따르면, 비정상 상황이 처음에 발생하면, 파워 관리 집적회로(410)는 에러 감지 신호(EDS(=PMIC EDS))를 출력하고, 패널 구동 컨트롤러(420)는 에러 감지 신호(EDS(=PDCON EDS))를 출력한다. 이때, 턴-온 레벨 게이트 전압(VGH)은 상승하고, 턴-오프 레벨 게이트 전압(VGL)은 하강한다. According to the example of FIG. 7 , when an abnormal situation occurs first, the power management integrated circuit 410 outputs an error detection signal EDS(=PMIC EDS), and the panel driving controller 420 outputs an error detection signal EDS (=PDCON EDS)). At this time, the turn-on level gate voltage VGH rises and the turn-off level gate voltage VGL falls.

처음에 비정상 상황이 발생한 이후, 파워 관리 집적회로(410)가 셧 다운이 되는 비정상 상황이 발생하면, 패널 구동 컨트롤러(420)는 에러 감지 신호(EDS(=PDCON EDS))를 출력하지 못한다. 그리고, 이때, 턴-온 레벨 게이트 전압(VGH)은 하강하고, 턴-오프 레벨 게이트 전압(VGL)은 상승하게 된다. When an abnormal situation in which the power management integrated circuit 410 is shut down occurs after the first abnormal situation occurs, the panel driving controller 420 cannot output the error detection signal EDS (=PDCON EDS). And, at this time, the turn-on level gate voltage VGH falls, and the turn-off level gate voltage VGL rises.

파워 관리 집적회로(410)가 셧 다운이 되는 비정상 상황은, 일 예로, 표시패널(110)에 크랙(Crack)이 발생한 경우에 발생할 수 있다. An abnormal situation in which the power management integrated circuit 410 is shut down may occur, for example, when a crack occurs in the display panel 110 .

아래에서는, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황이 발생한 경우이더라도, 에러 감지 신호(EDS)를 정상적을 메인 파워 관리 회로(420)로 출력함으로써, 패널 번트 현상을 방지해줄 수 있는 방안에 대하여 설명한다. In the following, even when an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like occurs, the error detection signal EDS is normally output to the main power management circuit 420 to prevent the panel burnt phenomenon. Describe what you can do.

도 8은 본 실시예들에 따른 표시장치(100)의 번트 방지 시스템을 나타낸 도면이다.8 is a diagram illustrating a burnt prevention system of the display device 100 according to the present exemplary embodiment.

도 8을 참조하면, 본 실시예들에 따른 표시장치(100)의 번트 방지 시스템은, 표시패널(110)의 구동을 제어하기 위한 패널 구동 컨트롤러(140)와, 턴-오프 레벨 게이트 전압(VGL)을 공급하는 파워 관리 집적회로(410)와, 패널 구동 전압(EVDD)을 공급하는 메인 파워 관리 회로(420)와, 에러 감지 신호(EDS)를 메인 파워 관리 회로(420)로 출력하는 에러 감지 회로(800) 등을 포함할 수 있다. Referring to FIG. 8 , the burnt prevention system of the display device 100 according to the present exemplary embodiments includes a panel driving controller 140 for controlling driving of the display panel 110 , and a turn-off level gate voltage (VGL). ), the main power management circuit 420 for supplying the panel driving voltage EVDD, and error detection for outputting the error detection signal EDS to the main power management circuit 420 circuit 800 and the like.

에러 감지 회로(800)는, 패널 구동 전압(EVDD)과 턴-오프 레벨 게이트 전압(VGL) 사이의 분배 전압(Vm)을 모니터링 하고, 분배 전압(Vm)의 모니터링 결과에 따라, 에러 감지 신호(EDS)를 메인 파워 관리 회로(420)로 출력할 수 있다. The error detection circuit 800 monitors the division voltage Vm between the panel driving voltage EVDD and the turn-off level gate voltage VGL, and according to the monitoring result of the division voltage Vm, the error detection signal ( EDS) may be output to the main power management circuit 420 .

에러 감지 회로(800)에서 분배 전압(Vm)의 변화가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되는 경우는, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되는 상황일 수 있다. 여기서, 일정 수준이란 변화 정도가 미미하다는 의미로 설정된 정보로서, 예를 들어, 변화이전에 비해 ±1%. ±3% 등의 변화량일 수 있다.When there is a change in the distribution voltage Vm in the error detection circuit 800 or the amount of change in the distribution voltage Vm is monitored over a certain level, the power management integrated circuit 410 shuts down due to a panel crack or the like. It may be a situation where Here, the predetermined level is information set to mean that the degree of change is insignificant, for example, ±1% compared to before the change. It may be an amount of change such as ±3%.

전술한 바에 따르면, 에러 감지 회로(800)는 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되는 비정상 상황을 패널 구동 전압(EVDD)과 턴-오프 레벨 게이트 전압(VGL) 사이의 분배 전압(Vm)에 대한 모니터링을 통해 파악하여 에러 감지 신호(EDS)를 메인 파워 관리 회로(420)로 출력함으로써, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되는 비정상 상황에서도 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 전달되도록 해줄 수 있다. 이에 따라, 메인 파워 관리 회로(420)에 의해 파워 공급이 차단되어 패널 번트가 미연에 방지될 수 있다. As described above, the error detection circuit 800 detects an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like between the panel driving voltage EVDD and the turn-off level gate voltage VGL. Abnormal in which the power management integrated circuit 410 is shut down due to a panel crack or the like by outputting the error detection signal EDS to the main power management circuit 420 by monitoring the divided voltage Vm of the Even in a situation, the error detection signal EDS may be transmitted to the main power management circuit 420 . Accordingly, power supply is cut off by the main power management circuit 420 , and thus panel burnt may be prevented in advance.

한편, 에러 감지 회로(800)는 외부에서 에러 감지 신호(EDS)를 입력 받아 출력할 수도 있고, 에러 감지 신호(EDS)를 내부에서 생성하여 출력할 수도 있다. Meanwhile, the error detection circuit 800 may receive and output the error detection signal EDS from the outside, or may generate and output the error detection signal EDS internally.

더 구체적으로, 분배 전압(Vm)의 변화가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되거나, 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되거나, 표시패널(110)에 크랙이 발생한 경우, 패널 구동 컨트롤러(140)는 에러 감지 신호(EDS)를 출력하지 않는다. More specifically, if there is a change in the distribution voltage Vm or the amount of change in the distribution voltage Vm is monitored over a certain level, the power management integrated circuit 410 is shut down, or the display panel 110 is cracked. When this occurs, the panel driving controller 140 does not output the error detection signal EDS.

따라서, 분배 전압(Vm)의 변화가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되거나, 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되거나, 표시패널(110)에 크랙이 발생한 경우, 에러 감지 회로(800)는 에러 감지 신호(EDS)를 내부에서 발생시켜 메인 파워 관리 회로(420)로 출력할 수 있다. Accordingly, there is a change in the distribution voltage Vm or the amount of change in the distribution voltage Vm is monitored over a certain level, the power management integrated circuit 410 is shut down, or a crack occurs in the display panel 110 . In this case, the error detection circuit 800 may internally generate the error detection signal EDS and output it to the main power management circuit 420 .

따라서, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서도, 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)가 정상적으로 전달될 수 있게 되어, 패널 번트가 미연에 방지될 수 있다. Accordingly, even in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the error detection signal EDS can be normally transmitted to the main power management circuit 420 , thereby preventing panel burnt in advance. can

한편, 비정상 상황이더라도, 분배 전압(Vm)의 변화가 없거나 분배 전압(Vm)의 변화량이 일정 수준 미만으로 모니터링 되거나, 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되지 않거나, 표시패널(110)에 크랙이 미 발생한 경우에는, 패널 구동 컨트롤러(140)는 에러 감지 신호(EDS)를 출력할 수 있다. Meanwhile, even in an abnormal situation, there is no change in the distribution voltage Vm, the amount of change in the distribution voltage Vm is monitored to be less than a certain level, the power management integrated circuit 410 is not shut down, or the display panel 110 ), the panel driving controller 140 may output an error detection signal EDS.

이와 같이, 패널 크랙 등이 발생하지 않아 파워 관리 집적회로(410)가 셧 다운 되지 않은 비정상 상황에서, 에러 감지 회로(800)는 패널 구동 컨트롤러(140)로부터 에러 감지 신호(EDS)를 입력 받아 메인 파워 관리 회로(420)로 출력할 수 있다. As described above, in an abnormal situation in which the power management integrated circuit 410 is not shut down because panel cracks do not occur, the error detection circuit 800 receives the error detection signal EDS from the panel driving controller 140 and receives the main It may output to the power management circuit 420 .

따라서, 패널 크랙 등이 발생하지 않아 파워 관리 집적회로(410)가 셧 다운 되지 않은 비정상 상황에서, 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)가 전달될 수 있게 되어, 패널 번트가 미연에 방지될 수 있다. Accordingly, in an abnormal situation in which the power management integrated circuit 410 is not shut down because panel cracks do not occur, the error detection signal EDS can be transmitted to the main power management circuit 420 , so that the panel burnt is not delayed. can be prevented from

본 실시예들에 따른 에러 감지 회로(800)는 컨트롤 인쇄회로기판(CPCB) 상에 구현될 수 있다. The error detection circuit 800 according to the present embodiments may be implemented on a control printed circuit board (CPCB).

도 9는 본 실시예들에 따른 에러 감지 회로(800)를 나타낸 도면이다. 9 is a diagram illustrating an error detection circuit 800 according to the present embodiments.

도 9를 참조하면, 본 실시예들에 따른 에러 감지 회로(800)는, 표시패널(110)에 인가되는 패널 구동 전압(EVDD)과 표시패널(110)에 인가되는 턴-오프 레벨 게이트 전압(VGL)을 분배하여 분배 전압(Vm)을 출력하는 모니터링 회로(910)와, 분배 전압(Vm)에 따라 에러 감지 신호(EDS)를 출력하는 에러 감지 신호 출력 회로(920) 등을 포함할 수 있다. Referring to FIG. 9 , the error detection circuit 800 according to the present exemplary embodiments includes a panel driving voltage EVDD applied to the display panel 110 and a turn-off level gate voltage (EVDD) applied to the display panel 110 . A monitoring circuit 910 that divides VGL) and outputs the divided voltage Vm, and an error detection signal output circuit 920 that outputs an error detection signal EDS according to the divided voltage Vm, etc. may be included. .

모니터링 회로(910)가 패널 구동 전압(EVDD)과 턴-오프 레벨 게이트 전압(VGL)을 분배하여 분배 전압(Vm)을 출력하는 것은, 패널 구동 전압(EVDD)과 턴-오프 레벨 게이트 전압(VGL) 사이의 분배 전압(Vm)을 모니터링 하는 것을 의미할 수 있다. When the monitoring circuit 910 divides the panel driving voltage EVDD and the turn-off level gate voltage VGL to output the divided voltage Vm, the panel driving voltage EVDD and the turn-off level gate voltage VGL ) may mean monitoring the divided voltage (Vm) between them.

전술한 에러 감지 회로(800)를 이용하면, 표시패널(110)의 전압 상태를 모니터링 하여, 어떠한 상황에서도, 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 전달되도록 해주어, 패널 번트를 미연에 방지해줄 수 있다. If the above-described error detection circuit 800 is used, the voltage state of the display panel 110 is monitored so that the error detection signal EDS is transmitted to the main power management circuit 420 under any circumstances, thereby preventing panel burnt. It can be prevented in advance.

한편, 에러 감지 회로(800) 내 에러 감지 신호 출력 회로(920)는, 외부에서 에러 감지 신호(EDS)를 입력 받아 출력할 수도 있고, 에러 감지 신호(EDS)를 내부에서 생성하여 출력할 수도 있다. Meanwhile, the error detection signal output circuit 920 in the error detection circuit 800 may receive and output the error detection signal EDS from the outside, or may generate and output the error detection signal EDS internally. .

에러 감지 신호 출력 회로(920)는, 분배 전압(Vm)의 변화가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되거나, 턴-오프 레벨 게이트 전압을 공급하는 파워 관리 집적회로가 셧 다운되거나, 상기 표시패널에 크랙이 발생한 경우, 에러 감지 신호(EDS)를 내부에서 발생시켜 출력할 수 있다. The error detection signal output circuit 920 has a change in the division voltage Vm or the amount of change in the division voltage Vm is monitored over a certain level, or the power management integrated circuit supplying a turn-off level gate voltage is shut down Alternatively, when a crack occurs in the display panel, the error detection signal EDS may be internally generated and output.

이에 따라, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서도, 에러 감지 신호 출력 회로(920)는 에러 감지 신호(EDS)를 발생시켜 메인 파워 관리 회로(420)로 전달해줌으로써, 패널 번트가 미연에 방지될 수 있다. Accordingly, even in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the error detection signal output circuit 920 generates an error detection signal EDS and transmits it to the main power management circuit 420 . , panel burnt can be prevented in advance.

에러 감지 신호 출력 회로(920)는, 분배 전압(Vm)의 변화가 없거나 분배 전압(Vm)의 변화량이 일정 수준 미만으로 모니터링 되거나, 턴-오프 레벨 게이트 전압을 공급하는 파워 관리 집적회로가 셧 다운되지 않거나, 상기 표시패널에 크랙이 미 발생한 경우, 외부에서 에러 감지 신호(EDS)를 입력 받아 출력할 수 있다. The error detection signal output circuit 920 has no change in the division voltage Vm or the amount of change in the division voltage Vm is monitored to be less than a certain level, or the power management integrated circuit supplying the turn-off level gate voltage is shut down. Otherwise, when a crack does not occur in the display panel, the error detection signal EDS may be input and output from the outside.

따라서, 패널 크랙 등이 발생하지 않아 파워 관리 집적회로(410)가 셧 다운 되지 않은 비정상 상황에서, 에러 감지 신호 출력 회로(920)는 입력된 에러 감지 신호(EDS)를 메인 파워 관리 회로(420)로 전달해줌으로써, 패널 번트가 미연에 방지될 수 있다. Accordingly, in an abnormal situation in which the power management integrated circuit 410 is not shut down because a panel crack does not occur, the error detection signal output circuit 920 transmits the input error detection signal EDS to the main power management circuit 420 . By delivering to the , panel burnt can be prevented in advance.

아래에서는, 에러 감지 회로(800)의 2가지 예시를 설명한다. In the following, two examples of the error detection circuit 800 will be described.

도 10은 본 실시예들에 따른 에러 감지 회로(800)의 제1 예시이고, 도 11은 본 실시예들에 따른 에러 감지 회로(800)의 제2 예시이다. 10 is a first example of the error detection circuit 800 according to the present embodiments, and FIG. 11 is a second example of the error detection circuit 800 according to the present embodiments.

도 10 및 도 11을 참조하면, 에러 감지 회로(800) 내 모니터링 회로(910)는, 패널 구동 전압(EVDD)이 입력되는 제1 입력 노드(NI1)와, 턴-오프 레벨 게이트 전압(VGL)이 입력되는 제2 입력 노드(NI2)와, 패널 구동 전압(EVDD)과 턴-오프 레벨 게이트 전압(VGL)의 분배 전압(Vm)이 모니터링 되는 분배 전압 노드(Nm)를 갖는다. 10 and 11 , the monitoring circuit 910 in the error detection circuit 800 includes a first input node NI1 to which the panel driving voltage EVDD is input, and a turn-off level gate voltage VGL. It has the input second input node NI2 and the division voltage node Nm through which the division voltage Vm of the panel driving voltage EVDD and the turn-off level gate voltage VGL is monitored.

모니터링 회로(910)는, 제1 입력 노드(NI1)와 분배 전압 노드(Nm) 사이에 연결된 제1 분배 저항(Ru)과, 제2 입력 노드(NI2)와 분배 전압 노드(Nm) 사이에 연결된 제2 분배 저항(Rd)을 포함할 수 있다. The monitoring circuit 910 is connected between the first division resistor Ru connected between the first input node NI1 and the division voltage node Nm, and the second input node NI2 and the division voltage node Nm. A second distribution resistor Rd may be included.

전술한 바와 같이 전압 분배 회로로 되어 있는 모니터링 회로(910)를 이용하면, 비정상 상황의 발생에 따라 초래되는 턴-오프 레벨 게이트 전압(VGL) 또는 패널 구동 전압(EVDD)의 변화를 모니터링 할 수 있다. As described above, by using the monitoring circuit 910 as a voltage divider circuit, it is possible to monitor the change in the turn-off level gate voltage VGL or the panel driving voltage EVDD caused by the occurrence of an abnormal situation. .

도 10 및 도 11을 참조하면, 에러 감지 회로(800) 내 에러 감지 신호 출력 회로(920)는, 에러 감지 신호(EDS)의 출력 및 차단을 제어하기 위하여, 제1 트랜지스터(Q1), 제2 트랜지스터(Q2), 제1 제너 다이오드(ZD1) 및 제2 제너 다이오드(ZD2) 등을 포함할 수 있다. 여기서, 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2) 각각은 p타입 또는 n타입 트랜지스터일 수 있다.10 and 11 , the error detection signal output circuit 920 in the error detection circuit 800 includes a first transistor Q1 and a second transistor Q1 to control output and blocking of the error detection signal EDS. It may include a transistor Q2 , a first Zener diode ZD1 , and a second Zener diode ZD2 . Here, each of the first transistor Q1 and the second transistor Q2 may be a p-type or an n-type transistor.

제1 트랜지스터(Q1)는, 모니터링 회로(910)에서 모니터링 되는 분배 전압(Vm)에 의해 온-오프가 제어되고, 구동 전압 노드(Nvdd)와 그라운드 전압 노드(GND) 사이에 전기적으로 연결될 수 있다. The first transistor Q1 may be controlled on-off by the division voltage Vm monitored by the monitoring circuit 910 and may be electrically connected between the driving voltage node Nvdd and the ground voltage node GND. .

제1 트랜지스터(Q1)에서, 드레인 노드 또는 소스 노드에 해당하는 a1 노드는 R3 저항을 통해 구동 전압 노드(Nvdd)에 전기적으로 연결된다. 게이트 노드는 Ra 저항을 통해 분배 전압 노드(Nm)에 전기적으로 연결될 수 있다. 소스 노드 또는 드레인 노드에 해당하는 a2 노드는 그라운드 전압 노드(GND)에 전기적으로 연결될 수 있다. a2 노드와 게이트 노드 사이에는 Ca 캐패시터가 연결되어 있을 수 있다. In the first transistor Q1 , the a1 node corresponding to the drain node or the source node is electrically connected to the driving voltage node Nvdd through the R3 resistor. The gate node may be electrically connected to the dividing voltage node Nm through the Ra resistor. A node a2 corresponding to the source node or the drain node may be electrically connected to the ground voltage node GND. A Ca capacitor may be connected between the a2 node and the gate node.

제2 트랜지스터(Q2)는, 제1 트랜지스터(Q1)의 드레인 노드 또는 소스 노드에 해당하는 a1 노드의 전압에 의해 온-오프가 제어되고, 구동 전압 노드(Nvdd)와 그라운드 전압 노드(GND) 사이에 전기적으로 연결될 수 있다. On-off of the second transistor Q2 is controlled by the voltage of the a1 node corresponding to the drain node or the source node of the first transistor Q1, and is between the driving voltage node Nvdd and the ground voltage node GND. can be electrically connected to

제2 트랜지스터(Q2)에서, 드레인 노드 또는 소스 노드에 해당하는 b1 노드는 병렬 저항(R2 저항과 R3 저항의 병렬 연결)을 통해 구동 전압 노드(Nvdd)에 전기적으로 연결될 수 있다. 게이트 노드는 제1 트랜지스터(Q1)의 드레인 노드 또는 소스 노드에 해당하는 a1 노드에 전기적으로 연결될 수 있다. 소스 노드 또는 드레인 노드에 해당하는 b2 노드는 그라운드 전압 노드(GND)에 전기적으로 연결될 수 있다.In the second transistor Q2 , a node b1 corresponding to a drain node or a source node may be electrically connected to the driving voltage node Nvdd through a parallel resistor (a parallel connection between the R2 and R3 resistors). The gate node may be electrically connected to the a1 node corresponding to the drain node or the source node of the first transistor Q1 . A node b2 corresponding to the source node or the drain node may be electrically connected to the ground voltage node GND.

제1 제너 다이오드(ZD1)는, 제2 트랜지스터(Q2)의 드레인 노드 또는 소스 노드에 해당하는 b1 노드와 그라운드 전압 노드(GND) 사이에 전기적으로 연결될 수 있다. The first Zener diode ZD1 may be electrically connected between a node b1 corresponding to a drain node or a source node of the second transistor Q2 and the ground voltage node GND.

제1 제너 다이오드(ZD1)는 제1 항복 전압(BV1)을 가질 수 있다. The first Zener diode ZD1 may have a first breakdown voltage BV1 .

제2 제너 다이오드(ZD2)는 제2 트랜지스터(Q2)의 드레인 노드 또는 소스 노드에 해당하는 b1 노드와 구동 전압 노드(Nvdd) 사이에 전기적으로 연결될 수 있다. The second Zener diode ZD2 may be electrically connected between a node b1 corresponding to a drain node or a source node of the second transistor Q2 and the driving voltage node Nvdd.

제2 제너 다이오드(ZD2)는 제2 항복 전압(BV2)을 가질 수 있다. The second Zener diode ZD2 may have a second breakdown voltage BV2 .

제1 제너 다이오드(ZD1)에서, 양극은 그라운드 전압 노드(GND)에 전기적으로 연결되며, 음극은 제2 트랜지스터(Q2)의 드레인 노드 또는 소스 노드에 해당하는 b1 노드에 전기적으로 연결될 수 있다. In the first Zener diode ZD1 , an anode may be electrically connected to the ground voltage node GND, and a cathode may be electrically connected to a node b1 corresponding to a drain node or a source node of the second transistor Q2 .

제2 제너 다이오드(ZD2)에서, 양극은 제2 트랜지스터(Q2)의 드레인 노드 또는 소스 노드에 해당하는 b1 노드에 전기적으로 연결되며, 음극은 구동 전압 노드(Nvdd)에 전기적으로 연결될 수 있다. In the second Zener diode ZD2 , an anode may be electrically connected to a node b1 corresponding to a drain node or a source node of the second transistor Q2 , and a cathode may be electrically connected to the driving voltage node Nvdd.

제1 제너 다이오드(ZD1)의 제1 항복 전압(BV1)은 에러 감지 신호(EDS)의 진폭(Amplitude)에 해당할 수 있다. The first breakdown voltage BV1 of the first Zener diode ZD1 may correspond to the amplitude of the error detection signal EDS.

즉, 정상 상황일 때의 에러 감지 신호(EDS)의 전압 값과 비정상 상황일 때의 에러 감지 신호(EDS)의 전압 값의 차이(에러 감지 신호(EDS)의 진폭)는, 제1 제너 다이오드(ZD1)의 제1 항복 전압(BV1)과 대응될 수 있다. That is, the difference between the voltage value of the error detection signal EDS in the normal situation and the voltage value of the error detection signal EDS in the abnormal situation (the amplitude of the error detection signal EDS) is the first Zener diode ( It may correspond to the first breakdown voltage BV1 of ZD1).

제2 제너 다이오드(ZD2)의 제2 항복 전압(BV2)은 제1 제너 다이오드(ZD1)의 제1 항복 전압(BV1)보다 높은 전압일 수 있다. The second breakdown voltage BV2 of the second Zener diode ZD2 may be higher than the first breakdown voltage BV1 of the first Zener diode ZD1 .

전술한 바와 같이, 에러 감지 신호 출력 회로(920)는, 2개의 트랜지스터(Q1, Q2) 및 2개의 제어 다이오드(ZD1, ZD2)를 이용하여 설계됨으로써, 파워 관리 집적회로(410)의 셧 다운 유무(즉, 패널 크랙 유무)에 따른 2가지 비정상 상황 모두에서, 에러 감지 신호(EDS)를 정상적으로 출력할 수 있다. As described above, the error detection signal output circuit 920 is designed using two transistors Q1 and Q2 and two control diodes ZD1 and ZD2, so that the power management integrated circuit 410 is shut down. The error detection signal EDS may be normally output in both of the two abnormal situations according to (ie, the presence or absence of panel cracks).

도 10 및 도 11을 참조하면, 제1 제너 다이오드(ZD1)의 양극과 음극 사이에 전기적으로 연결된 RC 병렬 회로(1010)를 포함할 수 있다. 10 and 11 , an RC parallel circuit 1010 electrically connected between the anode and the cathode of the first Zener diode ZD1 may be included.

RC 병렬 회로(1010)는 제1 제너 다이오드(ZD1)의 양극과 음극 사이에 병렬로 연결된 저항(Rb) 및 캐패시터(Cb)를 포함할 수 있다. The RC parallel circuit 1010 may include a resistor Rb and a capacitor Cb connected in parallel between the anode and the cathode of the first Zener diode ZD1 .

전술한 바와 같이, 제1 제너 다이오드(ZD1)의 양 단에 RC 병렬 회로(1010)를 연결해둠으로써, 메인 파워 관리 회로(420)가 있는 세트 보드(430)에서 에러 감지 회로(800)가 있는 컨트롤 인쇄회로기판(CPCB)으로 유입되는 정전기로부터 에러 감지 회로(800)를 보호해줄 수 있다. As described above, by connecting the RC parallel circuit 1010 to both ends of the first Zener diode ZD1, the error detection circuit 800 is located in the set board 430 with the main power management circuit 420. The error detection circuit 800 may be protected from static electricity flowing into the control printed circuit board (CPCB).

또한, 에러 감지 회로(800)는 패널 구동 컨트롤러(140), 에러 감지 회로(800) 등을 정전기로부터 보호하기 위한 ESD(Electrostatic Discharge) 다이오드를 더 포함할 수 있다. In addition, the error detection circuit 800 may further include an electrostatic discharge (ESD) diode for protecting the panel driving controller 140 , the error detection circuit 800 , and the like from static electricity.

도 10의 에러 감지 회로(800)의 제1 예시의 경우, 에러 감지 신호 출력 회로(920)는, 제2 트랜지스터(Q2)의 드레인 노드 또는 소스 노드에 해당하는 b1 노드에 전기적으로 연결된 양극과, 제1 제너 다이오드(ZD1)의 음극에 전기적으로 연결된 음극을 포함하는 제1 다이오드(D1)를 더 포함할 수 있다.In the first example of the error detection circuit 800 of FIG. 10 , the error detection signal output circuit 920 includes an anode electrically connected to a node b1 corresponding to a drain node or a source node of the second transistor Q2; A first diode D1 including a cathode electrically connected to the cathode of the first Zener diode ZD1 may be further included.

이러한 제1 다이오드(D1)를 이용하면, 에러 감지 신호(EDS)가 제2 트랜지스터(Q2)의 b 노드로 출력되는 것을 방지해줄 수 있다. When the first diode D1 is used, it is possible to prevent the error detection signal EDS from being output to the b node of the second transistor Q2 .

도 10을 참조하면, 에러 감지 신호 출력 회로(920)는, 제1 다이오드(D1)의 음극에 전기적으로 연결된 음극과, 패널 구동 컨트롤러(140)에 전기적으로 연결된 양극을 포함하는 제2 다이오드(D2)를 더 포함할 수 있다. Referring to FIG. 10 , the error detection signal output circuit 920 includes a second diode D2 including a cathode electrically connected to the cathode of the first diode D1 and an anode electrically connected to the panel driving controller 140 . ) may be further included.

이러한 제2 다이오드(D2)를 이용하면, 에러 감지 신호(EDS)가 패널 구동 컨트롤러(140)로 출력되는 것을 방지해줄 수 있다. When the second diode D2 is used, it is possible to prevent the error detection signal EDS from being output to the panel driving controller 140 .

한편, 제1 다이오드(D1) 및 제2 다이오드(D2)의 음극과 메인 파워 관리 회로(420) 사이에는 출력 저항(Ro)이 존재할 수 있다. Meanwhile, an output resistance Ro may exist between the cathodes of the first diode D1 and the second diode D2 and the main power management circuit 420 .

도 10을 참조하면, 제2 다이오드(D2) 및 ESD 다이오드의 연결을 통해 누설 전류(Leakage current)를 차단하여, 에러 감지 신호(EDS)의 신호레벨 및 ESD (Electrostatic Discharge) 안정성을 확보할 수 있다. Referring to FIG. 10 , by blocking leakage current through the connection of the second diode D2 and the ESD diode, the signal level of the error detection signal EDS and the electrostatic discharge (ESD) stability can be secured. .

도 11의 에러 감지 회로(800)의 제2 예시의 경우, 에러 감지 신호 출력 회로(920)는, 제1 예시에서 제1 다이오드(D1) 및 제2 다이오드(D2)가 없는 대신에, 제3 트랜지스터(Q3)을 포함할 수 있다. In the case of the second example of the error detection circuit 800 of FIG. 11 , the error detection signal output circuit 920 , instead of having the first diode D1 and the second diode D2 in the first example, provides a third A transistor Q3 may be included.

제3 트랜지스터(Q3)는, 패널 구동 컨트롤러(140)에서 출력된 신호를 입력 받아 온-오프가 제어되고, 구동 전압 노드(Nvdd)와 그라운드 전압 노드(GND) 사이에 전기적으로 연결될 수 있다. 여기서, 제3 트랜지스터(Q3)는 p타입 또는 n타입 트랜지스터일 수 있다. The third transistor Q3 receives a signal output from the panel driving controller 140 to control on-off, and may be electrically connected between the driving voltage node Nvdd and the ground voltage node GND. Here, the third transistor Q3 may be a p-type or an n-type transistor.

제3 트랜지스터(Q3)에서, 드레인 노드 또는 소스 노드에 해당하는 c1 노드는 R3 저항을 통해 구동 전압 노드(Nvdd)와 전기적으로 연결될 수 있다. c1 노드는 제2 트랜지스터(Q2)의 게이트 노드와 전기적으로 연결되고, 제1 트랜지스터(Q1)의 드레인 노드 또는 소스 노드에 해당하는 a1 노드와도 전기적으로 연결될 수 있다. In the third transistor Q3 , a node c1 corresponding to a drain node or a source node may be electrically connected to the driving voltage node Nvdd through an R3 resistor. The c1 node may be electrically connected to the gate node of the second transistor Q2 and may also be electrically connected to the a1 node corresponding to the drain node or the source node of the first transistor Q1 .

제3 트랜지스터(Q3)에서, 게이트 노드는 R6 저항을 통해 패널 구동 컨트롤러(140)와 전기적으로 연결될 수 있다. In the third transistor Q3 , the gate node may be electrically connected to the panel driving controller 140 through the R6 resistor.

제3 트랜지스터(Q3)에서, 소스 노드 또는 드레인 노드에 해당하는 c2 노드는 그라운드 전압 노드(GND)와 전기적으로 연결될 수 있다. In the third transistor Q3 , a node c2 corresponding to a source node or a drain node may be electrically connected to the ground voltage node GND.

제3 트랜지스터(Q3)를 이용하면, 패널 구동 컨트롤러(140)에서의 신호 출력 여부에 따라, 제2 트랜지스터(Q2)의 게이트 노드의 전압 상태를 제어하여, 제2 트랜지스터(Q2)의 온-오프를 제어하여, 메인 파워 관리 회로(420)로의 에러 감지 신호(EDS)의 출력 여부를 제어할 수 있다. When the third transistor Q3 is used, the voltage state of the gate node of the second transistor Q2 is controlled according to whether a signal is output from the panel driving controller 140 to turn on/off the second transistor Q2 . by controlling the output of the error detection signal EDS to the main power management circuit 420 may be controlled.

도 12는 본 실시예들에 따른 에러 감지 회로(800)의 모니터링 회로(910)에서, 턴-오프 레벨 게이트 전압(VGL) 및 분배 전압(Vm)의 변화를 나타낸 도면이다. 12 is a diagram illustrating changes in the turn-off level gate voltage VGL and the division voltage Vm in the monitoring circuit 910 of the error detection circuit 800 according to the present exemplary embodiment.

도 12를 참조하면, 정상 상황(Normal)에서 파워 관리 집적회로(410)가 셧 다운이 되는 비정상 상황이 되면, 턴-오프 레벨 게이트 전압(VGL)은 높아질 수 있다. Referring to FIG. 12 , when the power management integrated circuit 410 is shut down in an abnormal state in the normal state, the turn-off level gate voltage VGL may increase.

다시 말해, 정상 상황(Normal)에서 턴-오프 레벨 게이트 전압(VGL)은 제1 전압 값(v1 [V])이고, 파워 관리 집적회로(410)가 셧 다운이 되는 비정상 상황 (PMIC Shutdown)에서 턴-오프 레벨 게이트 전압(VGL)은 제1 전압 값(v1 [V])보다 높은 제2 전압 값(v2 [V])이 된다. 예를 들어, 정상 상황(Normal)에서 파워 관리 집적회로(410)가 셧 다운이 되는 비정상 상황이 되면, 턴-오프 레벨 게이트 전압(VGL)은 -6 [V]에서 0 [V]로 높아질 수 있다. In other words, in the normal situation (Normal), the turn-off level gate voltage (VGL) is the first voltage value (v1 [V]), in the abnormal situation (PMIC Shutdown) in which the power management integrated circuit 410 is shut down The turn-off level gate voltage VGL becomes a second voltage value v2 [V] that is higher than the first voltage value v1 [V]. For example, in an abnormal situation in which the power management integrated circuit 410 is shut down in a normal situation (Normal), the turn-off level gate voltage VGL may increase from -6 [V] to 0 [V]. have.

분배 전압(Vm)은 턴-오프 레벨 게이트 전압(VGL)의 변화에 따라 변할 수 있다. The division voltage Vm may change according to a change in the turn-off level gate voltage VGL.

분배 전압(Vm)은 턴-오프 레벨 게이트 전압(VGL)이 제1 전압 값 (v1 [V])에서 제2 전압 값 (v2 [V])으로 변한 경우의 분배 전압(Vm)에 해당하는 제2 분배 전압 값(b [V])은, 턴-오프 레벨 게이트 전압(VGL)이 제1 전압 값(v1 [V])인 경우의 분배 전압(Vm)에 해당하는 제1 분배 전압 값(a [V])보다 높을 수 있다. The division voltage Vm is the first voltage Vm corresponding to the division voltage Vm when the turn-off level gate voltage VGL is changed from the first voltage value (v1 [V]) to the second voltage value (v2 [V]). The second division voltage value b [V] is a first division voltage value a corresponding to the division voltage Vm when the turn-off level gate voltage VGL is the first voltage value v1 [V]. [V]) can be higher.

여기서, 제2 전압 값 (v2 [V])은 제1 전압 값 (v1 [V])보다 높을 수 있다. 제2 분배 전압 값(b [V])은 제1 분배 전압 값(a [V])보다 높을 수 있다. Here, the second voltage value v2 [V] may be higher than the first voltage value v1 [V]. The second division voltage value b [V] may be higher than the first division voltage value a [V].

턴-오프 레벨 게이트 전압(VGL)을 출력하는 파워 관리 집적회로(410)가 셧 다운 된 경우의 분배 전압(Vm)은 턴 파워 관리 집적회로(410)의 셧 다운 이전의 분배 전압(Vm)보다 높을 수 있다. The division voltage Vm when the power management integrated circuit 410 that outputs the turn-off level gate voltage VGL is shut down is higher than the division voltage Vm before the shutdown of the turn power management integrated circuit 410 . can be high

예를 들어, 정상 상황(Normal)에서, 턴-오프 레벨 게이트 전압(VGL)의 제1 전압 값 (v1 [V])이 -6 [V]이고, 패널 구동 전압(EVDD)이 24 [V]이고, Ru 저항의 저항 값이 15 [kΩ] 이고, Rd 저항의 저항 값이 2 [kΩ] 일 때, 분배 전압(Vm)의 제1 분배 전압 값(a [V])은 -2.5 [V]이다. For example, in a normal situation (Normal), the first voltage value (v1 [V]) of the turn-off level gate voltage VGL is -6 [V], and the panel driving voltage EVDD is 24 [V] , when the resistance value of the Ru resistor is 15 [kΩ] and the resistance value of the Rd resistor is 2 [kΩ], the first division voltage value (a [V]) of the division voltage Vm is -2.5 [V] to be.

파워 관리 집적회로(410)의 셧 다운에 의한 비정상 상황(PMIC Shutdown)에서, 턴-오프 레벨 게이트 전압(VGL)의 제2 전압 값 (v2 [V])이 0[V]로 높아진다. 따라서, 분배 전압(Vm)의 제2 분배 전압 값(b [V])은 2.8 [V]로 높아질 수 있다. In an abnormal situation (PMIC Shutdown) due to the shutdown of the power management integrated circuit 410 , the second voltage value v2 [V] of the turn-off level gate voltage VGL increases to 0 [V]. Accordingly, the second division voltage value b [V] of the division voltage Vm may be increased to 2.8 [V].

모니터링 회로(910)는 파워 관리 집적회로(410)의 셧 다운에 의한 비정상 상황(PMIC Shutdown)에서 변화된 분배 전압(Vm)의 제2 분배 전압 값(b [V])에 의해, 제1 트랜지스터(Q1)는 턴-온 될 수 있다. The monitoring circuit 910 uses a second division voltage value (b [V]) of the divided voltage Vm that is changed in an abnormal situation (PMIC Shutdown) due to the shutdown of the power management integrated circuit 410, the first transistor ( Q1) can be turned on.

한편, 제1 트랜지스터(Q1)는 분배 전압(Vm)의 전압 변화에 따라 온-오프가 제어될 수 있는 문턱전압(예를 들어, 1 [V]~2.3[V])을 가질 수 있다. Meanwhile, the first transistor Q1 may have a threshold voltage (eg, 1 [V] to 2.3 [V]) that can be turned on or off according to a voltage change of the division voltage Vm.

또한, 제2 트랜지스터(Q2)는 제1 트랜지스터(Q1) 및/또는 제3 트랜지스터(Q3)의 온-오프에 따라 온-오프가 제어될 수 있는 문턱전압(예를 들어, 1 [V]~2.3[V])을 가질 수 있다.In addition, the second transistor Q2 has a threshold voltage (eg, 1 [V]~ 2.3 [V]).

전술한 바와 같이, 에러 감지 회로(800)는, 파워 관리 집적회로(410)의 셧 다운에 의한 비정상 상황의 발생에 따라 턴-오프 레벨 게이트 전압(VGL)이 변화되는 경우, 이러한 변화를 모니터링 회로(910) 내 분배 전압 노드(Nm)의 분배 전압(Vm)을 통해 파악하여, 파워 관리 집적회로(410)의 셧 다운에 의한 비정상 상황에서의 패널 번트 방지를 할 수 있도록 해주는 에러 감지 신호(EDS)를 출력할 수 있다. As described above, when the turn-off level gate voltage VGL is changed according to the occurrence of an abnormal condition due to the shutdown of the power management integrated circuit 410 , the error detection circuit 800 monitors the change. An error detection signal (EDS) that detects through the division voltage Vm of the division voltage node Nm in 910 and prevents panel burnt in an abnormal situation due to the shutdown of the power management integrated circuit 410 ) can be printed.

도 13은 도 10의 에러 감지 회로(800)의 에러 감지 신호 출력 회로(920)에서, 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)의 상태와 에러 감지 신호(EDS)의 경로를 3가지 상황 별로 나타낸 도면이다. 도 14는 도 11의 에러 감지 회로(800)의 에러 감지 신호 출력 회로(920)에서, 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 제3 트랜지스터(Q3)의 상태와 에러 감지 신호(EDS)의 경로를 3가지 상황 별로 나타낸 도면이다. 13 shows the states of the first transistor Q1 and the second transistor Q2 and three paths of the error detection signal EDS in the error detection signal output circuit 920 of the error detection circuit 800 of FIG. 10 . It is a diagram showing each situation. 14 shows the states of the first transistor Q1, the second transistor Q2, and the third transistor Q3 in the error detection signal output circuit 920 of the error detection circuit 800 of FIG. 11 and the error detection signal ( It is a diagram showing the path of EDS) for each of three situations.

도 15는 본 실시예들에 따른 에러 감지 회로(800)를 이용하는 경우, 패널 구동 컨트롤러(140)가 에러 감지 신호(EDS)를 출력하는 비정상 상황에서, 분배 전압(Vm)과 에러 감지 신호(EDS)를 나타낸 그래프이고, 도 16은 본 실시예들에 따른 에러 감지 회로(800)를 이용하는 경우, 패널 구동 컨트롤러(140)가 에러 감지 신호(EDS)를 미 출력하고 파워 관리 집적회로(410)가 셧 다운 된 비정상 상황에서, 분배 전압(Vm)과 에러 감지 신호(EDS)를 나타낸 그래프이다. 15 is a diagram illustrating a divided voltage Vm and an error detection signal EDS in an abnormal situation in which the panel driving controller 140 outputs the error detection signal EDS when the error detection circuit 800 according to the present embodiments is used. ), and FIG. 16 is a graph showing that, when the error detection circuit 800 according to the present embodiments is used, the panel driving controller 140 does not output the error detection signal EDS and the power management integrated circuit 410 It is a graph showing the divided voltage (Vm) and the error detection signal (EDS) in the abnormal shutdown condition.

도 13을 참조하면, 도 10의 에러 감지 회로(800)는 정상 상황일 때, 제1 트랜지스터(Q1)는 턴-오프 상태이고, 제2 트랜지스터(Q2)는 턴-온 상태이다. Referring to FIG. 13 , when the error detection circuit 800 of FIG. 10 is in a normal state, the first transistor Q1 is turned off and the second transistor Q2 is turned on.

그리고, 이때, 패널 구동 컨트롤러(140)는 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하지 않는다. And, in this case, the panel driving controller 140 does not output the error detection signal EDS indicating the abnormal situation.

따라서, 에러 감지 신호 출력 회로(920)는 에러 감지 신호(EDS)를 출력하지 않는다. Accordingly, the error detection signal output circuit 920 does not output the error detection signal EDS.

도 13을 참조하면, 패널 구동 컨트롤러(140)가 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하는 경우, 도 10의 에러 감지 회로(800)는 패널 구동 컨트롤러(140)가 출력한 에러 감지 신호(EDS)를 입력 받아 세트 보드(430)에 있는 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)를 출력할 수 있다. Referring to FIG. 13 , when the panel driving controller 140 outputs an error detection signal EDS indicating an abnormal situation, the error detection circuit 800 of FIG. 10 outputs an error detection signal output from the panel driving controller 140 . The error detection signal EDS may be output to the main power management circuit 420 of the set board 430 by receiving the EDS.

패널 구동 컨트롤러(140)가 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하는 경우, 즉, 분배 전압(Vm)의 변화가 없거나 분배 전압(Vm)의 변화량이 일정 수준 미만으로 모니터링 되거나 턴-오프 레벨 게이트 전압(VGL)을 공급하는 파워 관리 집적회로(410)가 셧 다운되지 않거나 표시패널(110)에 크랙이 미 발생하고, 패널 구동 컨트롤러(140)로부터 제2 다이오드(D2)의 양극에 에러 감지 신호(EDS)가 입력되는 경우, 제1 트랜지스터(Q1)는 턴-오프 상태이고, 제2 트랜지스터(Q2)는 턴-온 상태이다. When the panel driving controller 140 outputs the error detection signal EDS indicating an abnormal situation, that is, there is no change in the distribution voltage Vm, or the amount of change in the distribution voltage Vm is monitored to be less than a certain level or turned off The power management integrated circuit 410 supplying the level gate voltage VGL is not shut down or a crack has not occurred in the display panel 110 , and an error occurs in the anode of the second diode D2 from the panel driving controller 140 . When the sensing signal EDS is input, the first transistor Q1 is in a turn-off state, and the second transistor Q2 is in a turn-on state.

이때, 패널 구동 컨트롤러(140)로부터 입력된 에러 감지 신호(EDS)는 제2 다이오드(D2)를 통해 Ro 저항을 거쳐서 출력될 수 있다. In this case, the error detection signal EDS input from the panel driving controller 140 may be output through the Ro resistor through the second diode D2 .

도 13을 참조하면, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서, 패널 구동 컨트롤러(140)는 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하지 못한다. 이 경우, 도 10의 에러 감지 회로(800)는 에러 감지 신호(EDS)를 내부적으로 발생시켜 세트 보드(430)에 있는 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)를 출력할 수 있다. Referring to FIG. 13 , in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the panel driving controller 140 cannot output an error detection signal EDS indicating the abnormal situation. In this case, the error detection circuit 800 of FIG. 10 may internally generate the error detection signal EDS and output the error detection signal EDS to the main power management circuit 420 of the set board 430 . .

패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서, 즉, 분배 전압(Vm)의 변화(상승)가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되거나 턴-오프 레벨 게이트 전압(VGL)을 공급하는 파워 관리 집적회로(410)가 셧 다운되거나 표시패널(110)에 크랙이 발생한 경우, 제1 트랜지스터(Q1)는 턴-온 상태이고, 제2 트랜지스터(Q2)는 턴-오프 상태이다. In an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack, that is, there is a change (rising) of the distribution voltage Vm, or the amount of change in the distribution voltage Vm is monitored over a certain level or turned off When the power management integrated circuit 410 supplying the level gate voltage VGL is shut down or a crack occurs in the display panel 110 , the first transistor Q1 is turned on and the second transistor Q2 is turned on. is in turn-off state.

이때, 구동 전압(VDD)에 의해 제2 제너 다이오드(ZD2)는 항복 현상이 발생한 상태가 된다. 여기서, 구동 전압(VDD)은 제2 제너 다이오드(ZD2)의 항복 전압(BV2)보다 높은 전압이다. At this time, the second Zener diode ZD2 enters a state in which the breakdown phenomenon occurs due to the driving voltage VDD. Here, the driving voltage VDD is a voltage higher than the breakdown voltage BV2 of the second Zener diode ZD2.

이에 따라, 에러 감지 신호(EDS)는 제2 제어 다이오드(ZD2)의 역방향 전류에 의해 발생되어 제1 다이오드(D1) 및 Ro 저항을 통해 출력될 수 있다. Accordingly, the error detection signal EDS may be generated by the reverse current of the second control diode ZD2 and output through the first diode D1 and the Ro resistor.

따라서, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서도, 에러 감지 신호 출력 회로(920)는 동일한 신호 파형의 에러 감지 신호(EDS)를 내부적으로 발생시켜 메인 파워 관리 회로(420)로 전달해줌으로써, 패널 번트가 미연에 방지될 수 있다. Therefore, even in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the error detection signal output circuit 920 internally generates an error detection signal EDS of the same signal waveform to the main power management circuit ( 420), panel burnt can be prevented in advance.

도 14를 참조하면, 도 11의 에러 감지 회로(800)는 정상 상황일 때, 제1 트랜지스터(Q1)는 턴-오프 상태이고, 제2 트랜지스터(Q2)는 턴-온 상태이며, 제3 트랜지스터(Q3)은 턴-오프 상태이다. Referring to FIG. 14 , when the error detection circuit 800 of FIG. 11 is in a normal state, the first transistor Q1 is turned off, the second transistor Q2 is turned on, and the third transistor (Q3) is a turn-off state.

도 14를 참조하면, 패널 구동 컨트롤러(140)가 비정상 상황을 나타내는 신호(즉, 에러 감지 신호(EDS))를 출력하는 경우, 도 11의 에러 감지 회로(800)는 패널 구동 컨트롤러(140)가 출력한 에러 감지 신호(EDS)를 입력 받아 세트 보드(430)에 있는 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)를 출력할 수 있다. Referring to FIG. 14 , when the panel driving controller 140 outputs a signal indicating an abnormal situation (ie, an error detection signal EDS), the error detection circuit 800 of FIG. The output error detection signal EDS may be received and the error detection signal EDS may be output to the main power management circuit 420 of the set board 430 .

패널 구동 컨트롤러(140)가 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하는 경우, 즉, 분배 전압(Vm)의 변화가 없거나 분배 전압(Vm)의 변화량이 일정 수준 미만으로 모니터링 되거나 턴-오프 레벨 게이트 전압(VGL)을 공급하는 파워 관리 집적회로(410)가 셧 다운되지 않거나 표시패널(110)에 크랙이 미 발생하고, 패널 구동 컨트롤러(140)에서 출력된 신호가 제3 트랜지스터(Q3)의 게이트 노드에 입력되는 경우, 제1 트랜지스터(Q1)는 턴-오프 상태이고, 제2 트랜지스터(Q2)는 턴-오프 상태이고, 제3 트랜지스터(Q3)는 턴-온 상태이다. When the panel driving controller 140 outputs the error detection signal EDS indicating an abnormal situation, that is, there is no change in the distribution voltage Vm, or the amount of change in the distribution voltage Vm is monitored to be less than a certain level or turned off The power management integrated circuit 410 supplying the level gate voltage VGL is not shut down or a crack has not occurred in the display panel 110 , and a signal output from the panel driving controller 140 is output to the third transistor Q3 . When inputted to the gate node of , the first transistor Q1 is in a turn-off state, the second transistor Q2 is in a turn-off state, and the third transistor Q3 is in a turn-on state.

이때, 제2 제너 다이오드(ZD2)는 항복 현상이 발생한 상태이다. At this time, the second Zener diode ZD2 is in a state in which the breakdown phenomenon occurs.

에러 감지 신호(EDS)는 제2 제어 다이오드(ZD2)의 역방향 전류에 의해 발생되어 Ro 저항을 거쳐 출력될 수 있다. The error detection signal EDS may be generated by the reverse current of the second control diode ZD2 and output through the Ro resistor.

따라서, 패널 크랙 등이 발생하지 않아 파워 관리 집적회로(410)가 셧 다운 되지 않은 비정상 상황에서, 에러 감지 신호 출력 회로(920)는 패널 구동 컨트롤러(140)에서 입력된 에러 감지 신호(EDS)를 메인 파워 관리 회로(420)로 전달해줌으로써, 패널 번트가 미연에 방지될 수 있다. Accordingly, in an abnormal situation in which the power management integrated circuit 410 is not shut down because a panel crack does not occur, the error detection signal output circuit 920 receives the error detection signal EDS input from the panel driving controller 140 . By transferring the data to the main power management circuit 420 , panel burnt can be prevented in advance.

도 14를 참조하면, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서, 패널 구동 컨트롤러(140)는 비정상 상황을 나타내는 에러 감지 신호(EDS)를 출력하지 못한다. 이 경우, 도 11의 에러 감지 회로(800)는 에러 감지 신호(EDS)를 내부적으로 발생시켜 세트 보드(430)에 있는 메인 파워 관리 회로(420)로 에러 감지 신호(EDS)를 출력할 수 있다. Referring to FIG. 14 , in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the panel driving controller 140 cannot output an error detection signal EDS indicating the abnormal situation. In this case, the error detection circuit 800 of FIG. 11 may internally generate the error detection signal EDS and output the error detection signal EDS to the main power management circuit 420 of the set board 430 . .

패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서, 즉, 분배 전압(Vm)의 변화(상승)가 있거나 분배 전압(Vm)의 변화량이 일정 수준 이상으로 모니터링 되거나 턴-오프 레벨 게이트 전압(VGL)을 공급하는 파워 관리 집적회로(410)가 셧 다운되거나 표시패널(110)에 크랙이 발생한 경우, 제1 트랜지스터(Q1)는 턴-온 상태이고, 제2 트랜지스터(Q2)는 턴-오프 상태이고, 제3 트랜지스터(Q3)는 턴-오프 상태이다. In an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack, that is, there is a change (rising) of the distribution voltage Vm, or the amount of change in the distribution voltage Vm is monitored over a certain level or turned off When the power management integrated circuit 410 supplying the level gate voltage VGL is shut down or a crack occurs in the display panel 110 , the first transistor Q1 is turned on and the second transistor Q2 is turned on. is in a turn-off state, and the third transistor Q3 is in a turn-off state.

에러 감지 신호(EDS)는 제2 제어 다이오드의 역방향 전류에 의해 발생되어 Ro 저항을 거쳐 출력될 수 있다.The error detection signal EDS may be generated by the reverse current of the second control diode and output through the Ro resistor.

따라서, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황에서, 패널 구동 컨트롤러(140)가 에러 감지 신호(EDS)를 출력하지 못하더라도, 에러 감지 신호 출력 회로(920)는 동일한 신호 파형의 에러 감지 신호(EDS)를 내부적으로 발생시켜 메인 파워 관리 회로(420)로 전달해줌으로써, 패널 번트가 미연에 방지될 수 있다. Accordingly, in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, even if the panel driving controller 140 fails to output the error detection signal EDS, the error detection signal output circuit 920 is the same By internally generating the error detection signal EDS of the signal waveform and transmitting it to the main power management circuit 420 , panel burnt may be prevented in advance.

도 17은 본 실시예들에 따른 에러 감지 회로(800)를 이용하는 경우, 파워 온 상황, 파워 관리 집적회로(410) 셧 다운 상황 및 파워 오프 상황에서의 주요 전압에 대한 그래프를 나타낸 도면이고17 is a diagram showing graphs of main voltages in a power-on situation, a power management integrated circuit 410 shutdown situation, and a power-off situation when the error detection circuit 800 according to the present embodiments is used.

도 17을 참조하면, 표시장치(100)가 턴-온 되는 경우, 구동 전압(VDD)이 상승하고, 이에 따라 제2 트랜지스터(Q2)가 턴-온 된다. Referring to FIG. 17 , when the display device 100 is turned on, the driving voltage VDD increases, and accordingly, the second transistor Q2 is turned on.

그리고, 턴-오프 레벨 게이트 전압(VGL)이 정상 전압 값(v1[V])으로 출력되고, 제1 트랜지스터(Q1)가 턴-오프 된다. Then, the turn-off level gate voltage VGL is output as a normal voltage value v1[V], and the first transistor Q1 is turned off.

패널 구동 전압(EVDD)가 상승하고, 이에 따라, 제2 트랜지스터(Q2)는 턴-온 상태를 유지하고 제1 트랜지스터(Q1)는 턴-오픈 상태를 유지한다. The panel driving voltage EVDD increases, and accordingly, the second transistor Q2 maintains a turn-on state and the first transistor Q1 maintains a turn-open state.

이로써, 에러 감지 신호(EDS)는 출력되지 않고 차단된다. Accordingly, the error detection signal EDS is not output and is blocked.

도 17을 참조하면, 파워 관리 집적회로(410)가 셧 다운 되는 경우, 분배 전압(Vm)이 상승하여, 제1 트랜지스터(Q1)의 게이트 전압이 상승한다. Referring to FIG. 17 , when the power management integrated circuit 410 is shut down, the division voltage Vm increases and the gate voltage of the first transistor Q1 increases.

이에 따라, 제1 트랜지스터(Q1)가 턴-온 된다. Accordingly, the first transistor Q1 is turned on.

그리고, 제2 트랜지스터(Q2)가 턴-오프 된다. Then, the second transistor Q2 is turned off.

이로써, 제2 제너 다이오드(ZD2)가 항복 상태가 되어, 제2 제너 다이오드(ZD2)를 통해 에러 감지 신호(EDS)가 발생되어 외부로 출력될 수 있다. Accordingly, the second Zener diode ZD2 enters a breakdown state, and an error detection signal EDS may be generated and output through the second Zener diode ZD2 to the outside.

도 17을 참조하면, 표시장치(100)가 턴-오프 되는 경우, 패널 구동 전압(EVDD)이 하강하고, 이어서, 구동 전압(VDD)도 하강을 하게 된다.Referring to FIG. 17 , when the display device 100 is turned off, the panel driving voltage EVDD decreases, and then the driving voltage VDD also decreases.

파워 관리 집적회로(410)가 오프 되는 시점, 즉, 구동 전압(VDD)이 Vs 전압이 되는 시점에서 제1 트랜지스터(Q1)의 게이트 전압이 상승한다. When the power management integrated circuit 410 is turned off, that is, when the driving voltage VDD becomes the Vs voltage, the gate voltage of the first transistor Q1 rises.

구동 전압(VDD)이 제2 제너 다이오드(ZD2)의 제2 항복 전압(BV2)에 해당하는 전압 값이 될 때까지 제1 트랜지스터(Q1)은 턴-오프 상태이다. The first transistor Q1 is turned off until the driving voltage VDD becomes a voltage value corresponding to the second breakdown voltage BV2 of the second Zener diode ZD2.

이러한 제1 트랜지스터(Q1)의 턴-오프 상태에 따라, 이때부터 에러 감지 신호(EDS)의 출력이 가능한 상태이다. According to the turn-off state of the first transistor Q1 , the error detection signal EDS can be output from this time.

하지만, 구동 전압(VDD)이 제2 제너 다이오드(ZD2)의 제2 항복 전압(BV2)보다 더 낮은 전압 값으로 낮아진 이후에는, 제1 제너 다이오드(ZD1)으로 에러 감지 신호(EDS)가 출력된다.However, after the driving voltage VDD is lowered to a voltage value lower than the second breakdown voltage BV2 of the second Zener diode ZD2 , the error detection signal EDS is output to the first Zener diode ZD1 . .

도 18은 본 실시예들에 따른 에러 감지 방법의 흐름도이다.18 is a flowchart of an error detection method according to the present embodiments.

도 18을 참조하면, 본 실시예들에 따른 에러 감지 방법은, 표시패널(110)에 인가되는 패널 구동 전압(EVDD)과 표시패널(110)에 인가되는 턴-오프 레벨 게이트 전압(VGL) 사이의 분배 전압(Vm)을 모니터링 하는 단계(S1810)와, 분배 전압(Vm)의 모니터링 결과에 따라 에러 감지 신호(EDS)를 출력하는 단계(S1820) 등을 포함한다. Referring to FIG. 18 , in the method of detecting an error according to the present exemplary embodiments, between the panel driving voltage EVDD applied to the display panel 110 and the turn-off level gate voltage VGL applied to the display panel 110 . monitoring the divided voltage Vm ( S1810 ) and outputting an error detection signal EDS according to the monitoring result of the divided voltage Vm ( S1820 ).

전술한 에러 감지 방법을 이용하면, 패널 크랙 등에 의해 파워 관리 집적회로(410)가 셧 다운(Shutdown) 되는 비정상 상황에서도, 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 전달되도록 해주어, 패널 번트를 미연에 방지해줄 수 있다. Using the error detection method described above, even in an abnormal situation in which the power management integrated circuit 410 is shut down due to a panel crack or the like, the error detection signal EDS is transmitted to the main power management circuit 420, It can prevent panel burnt in advance.

도 19는 본 실시예들에 따른 에러 감지 방법의 상세 흐름도로서, 도 18의 S1820 단계를 보다 상세하게 나타낸 흐름도이다. 19 is a detailed flowchart of an error detection method according to the present embodiments, and is a flowchart illustrating step S1820 of FIG. 18 in more detail.

표시패널(110)에 인가되는 패널 구동 전압(EVDD)과 표시패널(110)에 인가되는 턴-오프 레벨 게이트 전압(VGL) 사이의 분배 전압(Vm)을 모니터링 한다(S1810). The division voltage Vm between the panel driving voltage EVDD applied to the display panel 110 and the turn-off level gate voltage VGL applied to the display panel 110 is monitored ( S1810 ).

이후, 분배 전압(Vm)의 변화(즉, 상승)가 발생하는지를 판단한다(S1910). Thereafter, it is determined whether a change (ie, rise) of the divided voltage Vm occurs (S1910).

분배 전압(Vm)의 변화(즉, 상승)가 발생하였거나 일정 수준 이상으로 발생한 경우, 에러 감지 신호(EDS)를 내부적으로 발생시킨다(S1920). When a change (ie, rise) of the division voltage Vm occurs or exceeds a certain level, an error detection signal EDS is internally generated (S1920).

이는 파워 관리 집적회로(410)가 셧 다운 되는 비정상 상황이 발생한 것을 의미할 수 있다. This may mean that an abnormal situation in which the power management integrated circuit 410 is shut down occurs.

이후, 내부적으로 발생시킨 에러 감지 신호(EDS)를 외부(세트 보드(430))로 출력할 수 있다(S1940).Thereafter, the internally generated error detection signal EDS may be output to the outside (the set board 430 ) ( S1940 ).

분배 전압(Vm)의 변화(즉, 상승)가 발생하지 않았거나 일정 수준 미만으로 미미하게 발생한 경우, 패널 구동 컨트롤러(140)에서 에러 감지 신호(EDS)가 입력되는지를 판단한다(S1930). When the change (ie, rise) of the divided voltage Vm does not occur or occurs slightly below a certain level, it is determined whether the error detection signal EDS is input from the panel driving controller 140 ( S1930 ).

S1930 단계에서, 패널 구동 컨트롤러(140)에서 에러 감지 신호(EDS)가 입력되는 것으로 판단되면, 패널 구동 컨트롤러(140)에서 입력된 에러 감지 신호(EDS)를 외부(세트 보드(430))로 출력할 수 있다(S1940). In step S1930 , when it is determined that the error detection signal EDS is input from the panel driving controller 140 , the error detection signal EDS input from the panel driving controller 140 is output to the outside (the set board 430 ). It can be done (S1940).

이는 파워 관리 집적회로(410)가 셧 다운 되지 않은 일반적인 비정상 상황이 발생한 것을 의미할 수 있다. This may mean that a general abnormal situation in which the power management integrated circuit 410 is not shut down occurs.

S1930 단계에서, 패널 구동 컨트롤러(140)에서 에러 감지 신호(EDS)가 입력되지 않은 것으로 판단되면, 정상 상황으로 판단하여, 처음부터 다시 에러 감지 처리가 반복적으로 수행된다. In step S1930 , if it is determined that the error detection signal EDS is not input from the panel driving controller 140 , it is determined as a normal situation, and the error detection process is repeatedly performed from the beginning again.

본 실시예들에 의하면, 어떠한 상황에서도 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다. According to the present embodiments, the error detection signal EDS can be normally output to the main power management circuit 420 under any circumstances, thereby preventing the panel burnt phenomenon.

본 실시예들에 의하면, 패널 크랙이 발생한 경우에도, 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다.According to the present exemplary embodiments, even when a panel crack occurs, the error detection signal EDS can be normally output to the main power management circuit 420 to prevent panel burnt.

본 실시예들에 의하면, 파워 관리 집적회로(410)의 셧 다운이 발생한 경우에도, 에러 감지 신호(EDS)가 메인 파워 관리 회로(420)로 정상 출력될 수 있도록 해주어 패널 번트 현상을 방지해 줄 수 있다.According to the present embodiments, even when the power management integrated circuit 410 is shut down, the error detection signal EDS can be normally output to the main power management circuit 420 to prevent panel burnt. can

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. The above description and the accompanying drawings are merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains can combine configurations within a range that does not depart from the essential characteristics of the present invention. , various modifications and variations such as separation, substitution and alteration will be possible. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 패널 구동 컨트롤러(PDCON)
410: 파워 관리 집적회로(PMIC)
420: 메인 파워 관리 회로(M-PMC)
800: 에러 감지 회로
910: 모니터링 회로
920: 에러 감지 신호 출력 회로100: display device
110: display panel
120: data driver
130: gate driver
140: panel drive controller (PDCON)
410: Power Management Integrated Circuit (PMIC)
420: main power management circuit (M-PMC)
800: error detection circuit
910: monitoring circuit
920: error detection signal output circuit

Claims

a monitoring circuit that divides a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage; and
an error detection signal output circuit for outputting an error detection signal according to the divided voltage;
The divided voltage is
The turn-off level varies according to the change of the gate voltage,
The divided voltage when the turn-off level gate voltage is changed to a second voltage value higher than the first voltage value is
an error detection circuit that is higher than the division voltage when the turn-off level gate voltage is the first voltage value.

a monitoring circuit that divides a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage; and
an error detection signal output circuit for outputting an error detection signal according to the divided voltage;
The error detection signal output circuit,
When there is a change in the division voltage or the amount of change in the division voltage is monitored over a certain level, a power management integrated circuit that supplies the turn-off level gate voltage is shut down, or a crack occurs in the display panel;
An error detection circuit for generating and outputting the error detection signal internally.

a monitoring circuit that divides a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage; and
an error detection signal output circuit for outputting an error detection signal according to the divided voltage;
The error detection signal output circuit,
When there is no change in the division voltage or the amount of change in the division voltage is monitored to be less than a predetermined level, the power management integrated circuit supplying the turn-off level gate voltage is not shut down, or a crack does not occur in the display panel;
An error detection circuit for receiving and outputting the error detection signal from the outside.

According to claim 1,
The monitoring circuit comprises:
a first input node to which the panel driving voltage is input;
a second input node to which the turn-off level gate voltage is input;
a division voltage node from which the division voltage is monitored;
a first dividing resistor connected between the first input node and the dividing voltage node; and
and a second divider resistor coupled between the second input node and the divider voltage node.

delete

a monitoring circuit that divides a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage; and
an error detection signal output circuit for outputting an error detection signal according to the divided voltage;
The division voltage when the power management integrated circuit outputting the turn-off level gate voltage is shut down is higher than the division voltage before the power management integrated circuit is shut down.

a monitoring circuit that divides a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel to output a divided voltage; and
an error detection signal output circuit for outputting an error detection signal according to the divided voltage;
The error detection signal output circuit,
a first transistor whose on-off is controlled by the divided voltage monitored by the monitoring circuit and is electrically connected between a driving voltage node and a ground voltage node;
a second transistor whose on-off is controlled by a voltage of a drain node or a source node of the first transistor and is electrically connected between the driving voltage node and the ground voltage node;
a first Zener diode electrically connected between a drain node or a source node of the second transistor and the ground voltage node and having a first breakdown voltage; and
a second Zener diode electrically connected between a drain node or a source node of the second transistor and the driving voltage node and having a second breakdown voltage;
In the first Zener diode, an anode is electrically connected to the ground voltage node, and a cathode is electrically connected to a drain node or a source node of the second transistor,
In the second Zener diode, an anode is electrically connected to a drain node or a source node of the second transistor, and a cathode is electrically connected to the driving voltage node.

8. The method of claim 7,
and a resistor and a capacitor connected in parallel between an anode and a cathode of the first Zener diode.

8. The method of claim 7,
The error detection signal output circuit,
and a first diode comprising an anode electrically connected to a drain node or a source node of the second transistor and a cathode electrically connected to a cathode of the first Zener diode.

10. The method of claim 9,
The error detection signal output circuit,
The error detection circuit further comprising a second diode including a cathode electrically connected to the cathode of the first diode and an anode electrically connected to a panel driving controller.

11. The method of claim 10,
There is no change in the division voltage, the amount of change in the division voltage is monitored to be less than a certain level, the power management integrated circuit supplying the turn-off level gate voltage is not shut down, or a crack does not occur in the display panel;
When the error detection signal is input to the anode of the second diode from the panel driving controller,
The first transistor is in a turned-off state,
The second transistor is in a turned-on state,
and the error detection signal input from the panel driving controller is outputted through the second diode.

11. The method of claim 10,
When there is a change in the division voltage, when the amount of change in the division voltage is monitored over a certain level, a power management integrated circuit that supplies the turn-off level gate voltage is shut down, or a crack occurs in the display panel;
The first transistor is in a turned-on state,
The second transistor is in a turned-off state,
The second Zener diode is in a state in which a breakdown phenomenon has occurred,
The error detection signal is an error detection circuit that is generated and output by a reverse current of the second Zener diode.

8. The method of claim 7,
The error detection signal output circuit,
The error detection circuit further comprising: a third transistor configured to receive a signal output from the panel driving controller to control on-off; and to be electrically connected between the driving voltage node and the ground voltage node.

14. The method of claim 13,
In the third transistor,
a gate node is electrically connected to the panel driving controller;
the drain node or source node is electrically connected to the drain node or source node of the first transistor and electrically connected to the gate node of the second transistor;
An error detection circuit in which a source node or a drain node is electrically connected to the ground voltage node.

15. The method of claim 14,
There is no change in the division voltage, the amount of change in the division voltage is monitored to be less than a certain level, the power management integrated circuit supplying the turn-off level gate voltage is not shut down, or a crack does not occur in the display panel;
When the signal output from the panel driving controller is input to the gate node of the third transistor,
The first transistor is in a turned-off state,
the second transistor is in a turned-off state,
the third transistor is turned on;
The second Zener diode is in a state in which a breakdown phenomenon has occurred,
The error detection signal is an error detection circuit that is generated and output by a reverse current of the second Zener diode.

15. The method of claim 14,
When there is a change in the division voltage, when the amount of change in the division voltage is monitored over a certain level, a power management integrated circuit that supplies the turn-off level gate voltage is shut down, or a crack occurs in the display panel;
The first transistor is in a turned-on state,
the second transistor is in a turned-off state,
The third transistor is in a turned-off state,
The second Zener diode is in a state in which a breakdown phenomenon has occurred,
The error detection signal is an error detection circuit that is generated and output by a reverse current of the second Zener diode.

In the display device,
a display panel on which a plurality of data lines and a plurality of gate lines are disposed, a panel driving voltage is supplied, and a turn-off level gate voltage is supplied;
a panel driving controller for controlling driving of the display panel;
a power management integrated circuit for supplying the turn-off level gate voltage; and
an error detection circuit outputting an error detection signal to a main power management circuit according to a division voltage between the panel driving voltage and the turn-off level gate voltage;
The divided voltage is
The turn-off level varies according to the change of the gate voltage,
The divided voltage when the turn-off level gate voltage is changed to a second voltage value higher than the first voltage value is
The display device is higher than the division voltage when the turn-off level gate voltage is the first voltage value.

In the display device,
a display panel on which a plurality of data lines and a plurality of gate lines are disposed, a panel driving voltage is supplied, and a turn-off level gate voltage is supplied;
a panel driving controller for controlling driving of the display panel;
a power management integrated circuit for supplying the turn-off level gate voltage; and
an error detection circuit outputting an error detection signal to a main power management circuit according to a division voltage between the panel driving voltage and the turn-off level gate voltage;
When there is a change in the distribution voltage or the amount of change in the distribution voltage exceeds a certain level, the power management integrated circuit is shut down, or a crack occurs in the display panel;
The error detection circuit generates and outputs the error detection signal internally.

In the display device,
a display panel on which a plurality of data lines and a plurality of gate lines are disposed, a panel driving voltage is supplied, and a turn-off level gate voltage is supplied;
a panel driving controller for controlling driving of the display panel;
a power management integrated circuit for supplying the turn-off level gate voltage; and
an error detection circuit outputting an error detection signal to a main power management circuit according to a division voltage between the panel driving voltage and the turn-off level gate voltage;
When there is no change in the distribution voltage or the amount of change in the distribution voltage is less than a certain level, the power management integrated circuit does not shut down, or a crack does not occur in the display panel;
The error detection circuit receives and outputs the error detection signal from the panel driving controller.

monitoring a divided voltage between a panel driving voltage applied to the display panel and a turn-off level gate voltage applied to the display panel; and
outputting an error detection signal according to the monitoring result of the divided voltage;
The divided voltage is
The turn-off level varies according to the change of the gate voltage,
The divided voltage when the turn-off level gate voltage is changed to a second voltage value higher than the first voltage value is
An error detecting method of a display device that is higher than the division voltage when the turn-off level gate voltage is the first voltage value.