KR102347533B1

KR102347533B1 - Display apparatus and manufacturing method thereof

Info

Publication number: KR102347533B1
Application number: KR1020200144726A
Authority: KR
Inventors: 이광훈; 김무겸
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-12-26
Filing date: 2020-11-02
Publication date: 2022-01-05
Also published as: KR20200130201A

Abstract

본 발명은 사용자의 편의성을 향상시킬 수 있는 디스플레이 장치 및 그 제조방법을 위하여, 기판 상에 배치되며, 상호 이격되어 배치된 제1 화소 및 제2 화소 및 상기 제1 화소 및 상기 제2 화소 사이에 위치한 제1 관통홀을 구비하고, 상기 제1 화소는 제1 방향을 따라 연장되고, 상기 제2 화소는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는 디스플레이 장치 및 제조방법을 제공한다.The present invention provides a display device capable of improving user convenience and a method of manufacturing the same, disposed on a substrate and spaced apart from each other and disposed between first and second pixels and the first and second pixels Provided are a display device and a manufacturing method having a first through hole positioned therein, wherein the first pixel extends along a first direction, and the second pixel extends along a second direction intersecting the first direction.

Description

Display apparatus and manufacturing method thereof

본 발명은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 사용자의 편의성을 향상시킬 수 있는 디스플레이 장치 및 그 제조방법에 관한 것이다.The present invention relates to a display device and a manufacturing method thereof, and more particularly, to a display device capable of improving user convenience and a manufacturing method thereof.

근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 특히, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.In recent years, display devices have been diversified in their uses. In particular, the thickness of the display device becomes thinner and the weight is light, so the range of its use is widening.

한편 근래에 디스플레이 장치는 휴대가 가능한 박형의 평판 형태의 디스플레이 장치로 대체되는 추세이다.On the other hand, in recent years, the display device tends to be replaced with a portable display device in the form of a thin flat panel.

그러나 이러한 종래의 평판 형태의 디스플레이 장치는 소정의 두께 및 제조 공정의 어려움으로 인하여 내구성을 향상하기 용이하지 않다. 특히, 최근 디스플레이 장치를 휴대 시 사용자의 의도에 따라 또는 제조 시에 변형, 예를 들면 휘거나 접는 등의 유연성을 요구하고 있는데, 이러한 유연성을 확보하면서 내구성을 유지하도록 디스플레이 장치를 제조하기 용이하지 않다.However, it is not easy to improve durability of such a conventional flat panel display device due to a predetermined thickness and difficulty in a manufacturing process. In particular, recent demands for flexibility such as deformation, for example bending or folding according to the intention of a user when carrying a display device or during manufacturing, it is not easy to manufacture a display device to maintain durability while securing such flexibility. .

이를 통하여 사용자의 편의성을 향상하는데 한계가 있다.There is a limit in improving user convenience through this.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 사용자의 편의성을 향상시킬 수 있는 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to solve various problems including the above problems, and an object of the present invention is to provide a display device capable of improving user convenience and a manufacturing method thereof. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 상호 이격되어 배치된 제1 화소 및 제2 화소; 및 상기 제1 화소 및 상기 제2 화소 사이에 위치한 제1 관통홀;을 구비하고, 상기 제1 화소는 제1 방향을 따라 연장되고, 상기 제2 화소는 상기 제1 방향과 교차하는 제2 방향을 따라 연장되는, 디스플레이 장치가 제공된다.According to one aspect of the present invention, the substrate; first and second pixels disposed on the substrate and spaced apart from each other; and a first through hole positioned between the first pixel and the second pixel, wherein the first pixel extends in a first direction, and the second pixel extends in a second direction intersecting the first direction. A display device is provided, extending along the

본 실시예에 있어서, 상기 제1 방향과 상기 제2 방향은 직교할 수 있다.In this embodiment, the first direction and the second direction may be orthogonal to each other.

본 실시예에 있어서, 상기 제1 화소 및 상기 제2 화소는 각각 제1 색 발광 부화소, 제2 색 발광 부화소 및 제3 색 발광 부화소를 포함할 수 있다.In the present embodiment, the first pixel and the second pixel may include a first color light emitting subpixel, a second color light emitting subpixel, and a third color light emitting subpixel, respectively.

본 실시예에 있어서, 상기 제1 관통홀은 상기 제1 화소와 상기 제2 화소 사이에서 상기 제1 방향을 따라 연장될 수 있다.In the present embodiment, the first through hole may extend between the first pixel and the second pixel along the first direction.

본 실시예에 있어서, 상기 제1 화소와 상기 제1 방향으로 이격된 제3 화소를 더 포함하고, 상기 제3 화소는 상기 제2 화소와 동일 방향으로 연장될 수 있다.In the present embodiment, the display device may further include a third pixel spaced apart from the first pixel in the first direction, and the third pixel may extend in the same direction as the second pixel.

본 실시예에 있어서, 상기 제1 화소와 상기 제3 화소 사이에 위치한 제2 관통홀을 더 포함할 수 있다.In the present embodiment, a second through-hole positioned between the first pixel and the third pixel may be further included.

본 실시예에 있어서, 상기 제2 관통홀은 상기 제1 화소 및 상기 제3 화소 사이에서 상기 제2 방향으로 연장될 수 있다.In the present embodiment, the second through hole may extend between the first pixel and the third pixel in the second direction.

본 실시예에 있어서, 상기 제1 관통홀의 내측면은 경사진 형상을 가질 수 있다.In this embodiment, the inner surface of the first through hole may have an inclined shape.

본 실시예에 있어서, 상기 제1 관통홀은 계단식 내측면을 가질 수 있다.In this embodiment, the first through hole may have a stepped inner surface.

본 실시예에 있어서, 상기 제1 관통홀은 상기 기판을 관통할 수 있다.In the present embodiment, the first through hole may pass through the substrate.

본 실시예에 있어서, 상기 기판 상에 배치되는 복수의 절연층들을 더 포함하고, 상기 복수의 절연층들 및 상기 기판은 각각 개구들을 가져 상기 제1 관통홀을 형성할 수 있다.In the present embodiment, a plurality of insulating layers disposed on the substrate may be further included, and the plurality of insulating layers and the substrate may each have openings to form the first through hole.

본 실시예에 있어서, 상기 디스플레이 장치는, 상기 기판 상에 배치되며, 반도체층, 게이트전극 및 전극층을 포함하는, 박막트랜지스터; 상기 반도체층과 상기 게이트전극 사이에 개재되며, 제1 내측면에 의해 정의되는 제1 개구를 갖는, 게이트절연층; 상기 게이트전극과 상기 전극층 사이에 개재되며, 상기 제1 개구에 대응하여, 제2 내측면에 의해 정의되는 제2 개구를 갖는, 층간절연층; 상기 전극층을 덮으며, 상기 제2 개구에 대응하여, 제3 내측면에 의해 정의되는 제3 개구를 갖는, 평탄화층; 및In this embodiment, the display device may include: a thin film transistor disposed on the substrate and including a semiconductor layer, a gate electrode and an electrode layer; a gate insulating layer interposed between the semiconductor layer and the gate electrode and having a first opening defined by a first inner surface; an interlayer insulating layer interposed between the gate electrode and the electrode layer and having a second opening defined by a second inner surface corresponding to the first opening; a planarization layer covering the electrode layer and having a third opening defined by a third inner surface corresponding to the second opening; and

상기 평탄화층 상에 배치되며, 상기 제3 개구에 대응하여, 상기 제3 내측면에 의해 정의되는 제3 개구를 갖는, 화소정의막;을 더 포함하고, 상기 기판은 상기 제1 개구 내지 상기 제4 개구에 대응하여, 제5 내측면에 의해 정의되는 제5 개구를 더 포함할 수 있다.and a pixel defining layer disposed on the planarization layer and having a third opening defined by the third inner surface corresponding to the third opening, wherein the substrate includes the first opening to the first opening. Corresponding to the fourth opening, a fifth opening defined by a fifth inner surface may be further included.

본 실시예에 있어서, 상기 제1 관통홀은 상기 제1 개구 내지 제5 개구를 포함할 수있다.In this embodiment, the first through hole may include the first opening to the fifth opening.

본 실시예에 있어서, 상기 제1 화소 및 상기 제2 화소를 덮는 봉지층을 더 포함하고, 상기 봉지층은 상기 제1 내측면 내지 제5 내측면을 덮을 수 있다.An encapsulation layer may further include an encapsulation layer covering the first pixel and the second pixel, and the encapsulation layer may cover the first inner surface to the fifth inner surface.

본 실시예에 있어서, 상기 제2 개구의 폭은 상기 제1 개구의 폭과 동일하거나 더 넓고, 상기 제3 개구의 폭은 상기 제2 개구의 폭과 동일하거나 더 넓고, 상기 제4 개구의 폭은 상기 제3 개구의 폭과 동일하거나 더 넓고, 상기 제5 개구의 폭은 상기 제1 개구의 폭과 동일하거나 더 좁을 수 있다.In this embodiment, the width of the second opening is equal to or wider than the width of the first opening, the width of the third opening is equal to or wider than the width of the second opening, and the width of the fourth opening is wider. may be equal to or wider than the width of the third opening, and the width of the fifth opening may be equal to or smaller than the width of the first opening.

본 실시예에 있어서, 상기 기판 상에 배치된 배선을 더 포함하고, 상기 배선은 상기 제1 관통홀을 우회하여 배치될 수 있다.In the present embodiment, a wiring disposed on the substrate may be further included, and the wiring may be disposed to bypass the first through hole.

본 발명의 다른 관점에 따르면, 화소 영역 및 이격 영역을 포함하는 기판을 준비하는 단계; 화소 영역 상에 복수의 화소를 형성하는 단계; 이격 영역에 대응하여 기판을 관통하는 내측면에 의해 정의된 관통홀을 형성하는 단계; 및 관통홀의 내측면을 덮도록 기판 상에 봉지층을 형성하는 단계;를 포함하고, 이격 영역은 인접한 화소들 사이에 위치하고, 상기 관통홀을 형성하는 단계에서, 단면에서 볼 때 관통홀의 내측면은 경사식 또는 계단식 형상을 가질 수 있다.According to another aspect of the present invention, the method comprising: preparing a substrate including a pixel area and a spaced area; forming a plurality of pixels on the pixel area; forming a through hole defined by an inner surface penetrating the substrate corresponding to the separation region; and forming an encapsulation layer on the substrate to cover the inner surface of the through hole, wherein the spaced area is located between adjacent pixels, and in the forming of the through hole, the inner surface of the through hole is It may have an inclined or stepped shape.

본 실시예에 있어서, 상기 복수의 화소를 형성하는 단계는, 기판 상에 화소전극을 형성하는 단계; 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계; 및 중간층 상에 대향전극을 형성하는 단계;를 포함할 수 있다.In the present embodiment, the forming of the plurality of pixels includes: forming a pixel electrode on a substrate; forming an intermediate layer including a light emitting layer on the pixel electrode; and forming a counter electrode on the intermediate layer.

본 실시예에 있어서, 상기 관통홀의 폭은 상기 기판에서 상기 대향전극 측으로 갈수록 점점 커질 수 있다.In the present embodiment, the width of the through hole may gradually increase from the substrate toward the counter electrode.

본 실시예에 있어서, 기판 상에 반도체층, 게이트전극 및 전극층을 포함하는 박막트랜지스터를 형성하는 단계; 반도체층과 게이트전극 사이에 게이트절연층을 형성하는 단계; 게이트전극과 전극층 사이에 층간절연층을 형성하는 단계; 전극층과 화소전극 사이에 평탄화층을 형성하는 단계; 화소전극의 가장자리를 덮으며 중앙부를 노출시키는 오픈부를 갖는 화소정의막을 형성하는 단계; 및 전극층을 형성하기 전에, 게이트절연층 및 층간절연층에 반도체층과 전극층을 전기적으로 연결하기 위한 콘택홀을 형성하는 단계;를 더 포함하고, 상기 관통홀을 형성하는 단계는, 게이트절연층, 층간절연층, 평탄화층, 화소정의막 및 기판에 각각 제1 개구 내지 제5 개구를 형성하는 단계를 포함하고, 상기 콘택홀을 형성하는 단계와 상기 제1 개구 및 상기 제2 개구를 형성하는 단계는 동시에 수행될 수 있다.In this embodiment, forming a thin film transistor including a semiconductor layer, a gate electrode and an electrode layer on a substrate; forming a gate insulating layer between the semiconductor layer and the gate electrode; forming an interlayer insulating layer between the gate electrode and the electrode layer; forming a planarization layer between the electrode layer and the pixel electrode; forming a pixel defining layer covering edges of the pixel electrode and having an open portion exposing a central portion; And before forming the electrode layer, forming a contact hole for electrically connecting the semiconductor layer and the electrode layer in the gate insulating layer and the interlayer insulating layer; further comprising, the step of forming the through hole, the gate insulating layer, Forming first to fifth openings in the interlayer insulating layer, the planarization layer, the pixel defining layer, and the substrate, respectively, and forming the contact hole and forming the first opening and the second opening. can be performed simultaneously.

본 실시예에 있어서, 전극층과 화소전극을 전기적으로 연결하기 위해, 평탄화층에 전극층의 적어도 일부를 노출하는 홀을 형성하는 단계;를 더 포함하고, 상기 평탄화층에 홀을 형성하는 단계와 상기 제3 개구를 형성하는 단계는 동시에 수행될 수 있다.In this embodiment, in order to electrically connect the electrode layer and the pixel electrode, forming a hole exposing at least a portion of the electrode layer in the planarization layer, further comprising: forming a hole in the planarization layer; The steps of forming the three openings may be performed simultaneously.

본 실시예에 있어서, 상기 화소정의막에 오픈부를 형성하는 단계와 상기 제4 개구를 형성하는 단계는 동시에 수행될 수 있다.In this embodiment, the step of forming the open portion in the pixel defining layer and the step of forming the fourth opening may be performed simultaneously.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다. Other aspects, features and advantages other than those described above will become apparent from the following drawings, claims, and detailed description of the invention.

이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.These general and specific aspects may be embodied using a system, method, computer program, or combination of any system, method, and computer program.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 사용자의 편의성을 향상시킬 수 있는 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention made as described above, it is possible to implement a display device capable of improving user convenience and a manufacturing method thereof. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 3은 도 2의 Ⅲ-Ⅲ선을 따라 취한 단면도이다.
도 4a 내지 도 4c는 도 2의 Ⅵ-Ⅵ선을 따라 취한 단면도들이다.
도 5는 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 6은 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.
도 7은 도 6의 K부분을 확대하여 개략적으로 도시하는 평면도이다.
도 8 내지 도 12은 본 발명의 일 실시예에 관한 디스플레이 장치를 제조하는 제조공정을 개략적으로 도시하는 단면도들이다.1 is a plan view schematically illustrating a display device according to an embodiment of the present invention.
FIG. 2 is a plan view schematically illustrating an enlarged portion A of FIG. 1 .
FIG. 3 is a cross-sectional view taken along line III-III of FIG. 2 .
4A to 4C are cross-sectional views taken along line VI-VI of FIG. 2 .
5 is a plan view schematically illustrating an enlarged portion A of FIG. 1 .
6 is a plan view schematically illustrating an enlarged portion A of FIG. 1 .
7 is a plan view schematically illustrating an enlarged portion K of FIG. 6 .
8 to 12 are cross-sectional views schematically illustrating a manufacturing process of manufacturing a display device according to an embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when described with reference to the drawings, the same or corresponding components are given the same reference numerals, and the overlapping description thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following embodiments, terms such as first, second, etc. are used for the purpose of distinguishing one component from another, not in a limiting sense. Also, the singular expression includes the plural expression unless the context clearly dictates otherwise.

한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. On the other hand, terms such as include or have means that the features or components described in the specification are present, and the possibility that one or more other features or components will be added is not excluded in advance. In addition, when a part of a film, region, component, etc. is "on" or "on" another part, not only when it is "on" or "immediately on" another part, but also another film in between; This includes cases in which regions, components, etc. are interposed.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the size of the components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present invention is not necessarily limited to the illustrated bar.

x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.The x-axis, y-axis, and z-axis are not limited to three axes on a Cartesian coordinate system, and may be interpreted in a broad sense including them. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.In cases where certain embodiments may be implemented otherwise, a specific process sequence may be performed different from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order opposite to the order described.

도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 평면도이고, 도 2는 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.1 is a plan view schematically illustrating a display device according to an embodiment of the present invention, and FIG. 2 is a plan view schematically illustrating an enlarged portion A of FIG. 1 .

도 1 및 도 2를 참조하면, 디스플레이 장치(1)는 기판(100)을 포함한다. 기판(100)상에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의된다. 표시 영역(DA)에는 하나 이상의 화소(PU) 및 관통부(400)가 형성된다.1 and 2 , the display device 1 includes a substrate 100 . A display area DA and a non-display area NDA are defined on the substrate 100 . One or more pixels PU and the penetrating portion 400 are formed in the display area DA.

기판(100)은 다양한 소재를 포함할 수 있다. 구체적으로 기판(100)은 유리, 금속 또는 유기물 기타 재질로 형성할 수 있다. 예를 들어, 기판(100)은 플렉서블 소재로 형성할 수 있다. 즉 기판(100)은 휘어지고 구부러지며 접거나 돌돌 말 수 있는 재질로 형성될 수 있다. 기판(100)을 형성하는 플렉서블 소재는 초박형 유리, 금속 또는 플라스틱일 수 있다. 기판(100)이 플라스틱을 포함하는 경우 플렉서블 기판(100)은 내열성 및 내구성이 우수하며, 곡면 구현이 가능한 특성을 가진 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다.The substrate 100 may include various materials. Specifically, the substrate 100 may be formed of glass, metal, or other organic material. For example, the substrate 100 may be formed of a flexible material. That is, the substrate 100 may be formed of a material that can be bent, bent, folded, or rolled. The flexible material forming the substrate 100 may be ultra-thin glass, metal, or plastic. When the substrate 100 includes plastic, the flexible substrate 100 has excellent heat resistance and durability, and plastics such as PET (Polyethylen terephthalate), PEN (Polyethylen naphthalate), polyimide, etc. It can be formed from ashes.

이러한 기판(100)은 표시 영역(DA) 및 비표시 영역(NDA)으로 구획될 수 있다. 표시 영역(DA)은 복수개의 화소(PU)들이 배치되는 영역으로 화상이 표시될 수 있다. 표시 영역(DA)은 복수개의 화소(PU)들이 위치하는 화소영역과 화소영역 사이의 이격영역을 구비할 수 있다. 화소(PU)는 가시 광선을 구현할 수 있도록 표시 소자(미도시)를 구비할 수 있다.The substrate 100 may be divided into a display area DA and a non-display area NDA. The display area DA is an area in which a plurality of pixels PU are disposed, and an image may be displayed. The display area DA may include a pixel area in which the plurality of pixels PU are located and a spaced area between the pixel areas. The pixel PU may include a display device (not shown) to implement visible light.

비표시 영역(NDA)은 표시 영역(DA)과 인접하도록 형성될 수 있다. 도 1에는 비표시 영역(NDA)이 표시 영역(DA)을 둘러싸도록 도시되어 있다. 다른 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 일 측면에 인접하도록 형성될 수 있다. 또 다른 실시예로서 비표시 영역(NDA)은 표시 영역(DA)의 두 개의 측면 또는 세 개의 측면에 인접하도록 형성될 수 있다. 또한, 경우에 따라 기판(100)상에 표시 영역(DA)만이 존재할 수 있다. 즉, 도시하지 않았으나 기판(100)에 비표시 영역(NDA)이 없이 표시 영역(DA)만 있을 수도 있다.The non-display area NDA may be formed to be adjacent to the display area DA. 1 , the non-display area NDA is illustrated to surround the display area DA. As another embodiment, the non-display area NDA may be formed to be adjacent to one side of the display area DA. As another embodiment, the non-display area NDA may be formed to be adjacent to two or three side surfaces of the display area DA. Also, in some cases, only the display area DA may exist on the substrate 100 . That is, although not shown, the substrate 100 may include only the display area DA without the non-display area NDA.

표시 영역(DA)에는 하나 이상의 화소(PU) 및 관통부(400)가 배치될 수 있다. 이때 일 화소(PU) 및 이와 인접한 다른 일 화소(PU)의 사이에는 이격영역(BA)이 배치될 수 있다. 관통부(400)는 이격영역(BA)에 배치될 수 있다. 경우에 따라 관통부(400)는 화소(PU)와 이격되도록 배치할 수 있다.One or more pixels PU and the penetrating portion 400 may be disposed in the display area DA. In this case, a separation area BA may be disposed between one pixel PU and another pixel PU adjacent thereto. The through part 400 may be disposed in the separation area BA. In some cases, the through portion 400 may be disposed to be spaced apart from the pixel PU.

화소(PU)는 표시 소자를 구비하는데, 이는 유기발광소자일 수도 있고 액정 소자일 수도 있다. 이에 관하여는 자세히 후술한다.The pixel PU includes a display device, which may be an organic light emitting device or a liquid crystal device. This will be described later in detail.

관통부(400)는 기판(100)에 형성된다. 즉, 관통부(400)는 기판(100)을 관통하는 내측면을 갖도록 형성된다. 일 예로서 관통부(400)는 기판(100)의 일 영역을 식각등의 방법으로 제거하여 형성된 것일 수 있고, 또 다른 예로서 기판(100)의 제조 시 관통부(400)를 구비하도록 형성된 것일 수 있다. 기판(100)에 관통부(400)가 형성되는 과정의 예는 다양할 수 있고, 그 제조 방법에 제한은 없다. 관통부(400)는 화소(PU)와 이와 인접한 화소(PU)의 사이의 이격영역(BA)에 길게 연장된 형상을 가질 수 있다.The through portion 400 is formed in the substrate 100 . That is, the penetrating portion 400 is formed to have an inner surface penetrating the substrate 100 . As an example, the through portion 400 may be formed by removing a region of the substrate 100 by an etching method, or the like. As another example, the through portion 400 may be formed to include the through portion 400 when the substrate 100 is manufactured. can Examples of the process of forming the through portion 400 on the substrate 100 may be various, and there is no limitation on a manufacturing method thereof. The through portion 400 may have a shape that is elongated in the spaced area BA between the pixel PU and the pixel PU adjacent thereto.

관통부(400)는 제1 관통부(410) 및 제2 관통부(420)를 포함한다. 이격영역(BA)은 제1 이격영역(BA1) 및 제2 이격영역(BA2)를 구비한다. 제1 관통부(410)는 제1 이격영역(BA1)에 배치되고, 제2 관통부(420)는 제2 이격영역(BA2)에 배치된다. 이하 관통부(400)에 대하여 구체적으로 설명하기로 한다.The through portion 400 includes a first through portion 410 and a second through portion 420 . The separation area BA includes a first separation area BA1 and a second separation area BA2 . The first through portion 410 is disposed in the first separation area BA1 , and the second through portion 420 is disposed in the second separation area BA2 . Hereinafter, the through portion 400 will be described in detail.

먼저, 이격영역(BA)은 제1 이격영역(BA1) 및 제2 이격영역(BA2)를 구비한다. 제1 이격영역(BA1)은 제1 방향, 예를 들면 도 2의 X축 방향으로 서로 인접한 두 개의 화소(PU)의 사이의 영역으로 이해될 수 있다. 제2 이격영역(BA2)은 제1 방향과 교차하는 제2 방향, 예를 들면 도 2의 Y축 방향으로 서로 인접한 두 개의 화소(PU)의 사이의 영역으로 이해될 수 있다. 경우에 따라 제1 방향과 제2 방향으로 서로 직교할 수 있다.First, the separation area BA includes a first separation area BA1 and a second separation area BA2 . The first separation area BA1 may be understood as an area between two pixels PU adjacent to each other in the first direction, for example, in the X-axis direction of FIG. 2 . The second separation area BA2 may be understood as an area between two pixels PU adjacent to each other in a second direction intersecting the first direction, for example, in the Y-axis direction of FIG. 2 . In some cases, the first direction and the second direction may be orthogonal to each other.

관통부(400)의 제1 관통부(410)는 제1 이격영역(BA1)에 배치될 수 있다. 제1 관통부(410)는 제1 방향(X축 방향)과 교차하는 방향, 예를 들면 제2 방향(Y축 방향)을 따라 길게 연장된 형태를 가질 수 있다.The first through portion 410 of the through portion 400 may be disposed in the first separation area BA1 . The first through portion 410 may have a shape that is elongated in a direction crossing the first direction (X-axis direction), for example, in the second direction (Y-axis direction).

본 발명의 일 실시예로, 제1 관통부(410)는 제1 이격영역(BA1)을 지나치도록 형성될 수 있는데, 예를 들면 제1 이격영역(BA1)을 연장한 영역과 제2 이격영역(BA2)을 연장한 영역이 중첩된 영역에 대응되도록 형성될 수 있다.In an embodiment of the present invention, the first through portion 410 may be formed to pass through the first separation area BA1, for example, an area extending the first separation area BA1 and the second separation area. The area extending from (BA2) may be formed to correspond to the overlapping area.

또한 제1 관통부(410)는 제1 방향으로 인접한 두 개의 화소(PU)사이의 제1 이격영역(BA1)뿐만 아니라, 상기 제1 방향으로 인접한 두 개의 화소(PU)와 각각 제2 방향으로 인접한 두 개의 화소(PU)들 사이의 제1 이격영역(BA1)에 까지 대응되도록 길게 연장된 형태를 가질 수 있다.In addition, the first through portion 410 extends not only to the first separation area BA1 between the two pixels PU adjacent in the first direction, but also to the two pixels PU adjacent to the first direction in the second direction. It may have an elongated shape to correspond to the first separation area BA1 between two adjacent pixels PU.

이를 통해 제1 관통부(410)는 제1 방향으로 인접한 두 개의 화소(PU)의 각각의 일 측면에 대응되고, 상기 제1 방향으로 인접한 두 개의 화소(PU)와 각각 제2 방향으로 인접한 두 개의 화소(PU)의 각각의 일 측면에 대응될 수 있다. 예를 들면 한 개의 제1 관통부(410)를 중심으로 주변에 4개의 화소(PU)가 대응되도록 배치될 수 있다.Accordingly, the first through portion 410 corresponds to one side of each of the two pixels PU adjacent in the first direction, the two pixels PU adjacent in the first direction and the two pixels PU adjacent in the second direction, respectively. It may correspond to one side of each of the pixels PU. For example, four pixels PU may be disposed to correspond to each other around one first through portion 410 .

구체적으로 도 2에 도시된 것과 같이, 제1 관통부(410)의 상부에 제1 관통부(410)를 사이에 두고 좌우 양쪽에 2개의 화소(PU) 및 제1 관통부(410)의 하부에 제1 관통부(410)를 사이에 두고 좌우 양쪽에 2개의 화소(PU)가 대응되도록 배치될 수 있다.Specifically, as shown in FIG. 2 , two pixels PU and a lower portion of the first through portion 410 are disposed on the left and right sides of the first through portion 410 with the first through portion 410 interposed therebetween. The two pixels PU may be disposed to correspond to the left and right sides with the first through portion 410 interposed therebetween.

관통부(400)의 제2 관통부(420)는 제2 이격영역(BA2)에 배치될 수 있다. 제2 관통부(420)는 제2 방향과 교차하는 방향, 예를 들면 제1 방향을 따라 길게 연장된 형태를 가질 수 있다.The second through portion 420 of the through portion 400 may be disposed in the second separation area BA2 . The second through portion 420 may have a shape that is elongated in a direction crossing the second direction, for example, in the first direction.

본 발명의 일 실시예로, 제2 관통부(420)는 제2 이격영역(BA2)을 지나치도록 형성될 수 있는데, 예를들면 제2 이격영역(BA2)을 연장한 영역과 제1 이격영역(BA1)을 연장한 영역이 중첩된 영역에 대응되도록 형성될 수 있다.In one embodiment of the present invention, the second through portion 420 may be formed to pass through the second separation area BA2, for example, the area extending the second separation area BA2 and the first separation area. The area extending from (BA1) may be formed to correspond to the overlapping area.

또한 제2 관통부(420)는 제2 방향으로 인접한 두 개의 화소(PU)사이의 제2 이격영역(BA2)뿐만 아니라, 상기 제2 방향으로 인접한 두 개의 화소(PU)와 각각 제1 방향으로 인접한 두 개의 화소(PU)들 사이의 제2 이격영역(BA2)에까지 대응되도록 길게 연장된 형태를 가질 수 있다.In addition, the second through portion 420 extends not only to the second separation area BA2 between the two pixels PU adjacent in the second direction, but also to the two pixels PU adjacent in the second direction in the first direction, respectively. It may have an elongated shape to correspond to the second spaced area BA2 between two adjacent pixels PU.

이를 통해 제2 관통부(420)는 제2 방향으로 인접한 두 개의 화소(PU)의 각각의 일측면에 대응되고, 상기 제2 방향으로 인접한 두 개의 화소(PU)와 각각 제1 방향으로 인접한 두 개의 화소(PU)의 각각의 일측면에 대응될 수 있다. 예를들면 한 개의 제2 관통부(420)를 중심으로 4개의 화소(PU)가 대응되도록 배치될 수 있다. Accordingly, the second through portion 420 corresponds to one side of each of the two pixels PU adjacent in the second direction, and the two pixels PU adjacent in the second direction and two adjacent pixels PU in the first direction, respectively. It may correspond to one side of each of the pixels PU. For example, four pixels PU may be disposed to correspond to each other around one second through portion 420 .

구체적으로 도 2에 도시된 것과 같이, 제2 관통부(420)의 좌측에 제2 관통부(420)를 기준으로 상하 양쪽에 2개의 화소(PU) 및 제2 관통부(420)의 우측에 제2 관통부(420)를 기준으로 상하 양쪽에 2개의 화소(PU) 배치될 수 있다.Specifically, as shown in FIG. 2 , two pixels PU on the upper and lower sides with respect to the second through portion 420 on the left side of the second through portion 420 and on the right side of the second through portion 420 . Two pixels PU may be disposed on both upper and lower sides with respect to the second through portion 420 .

한편, 제1 관통부(410) 및 제2 관통부(420)는 서로 이격될 수 있다. 도 2를 참조하면 본 실시예의 디스플레이 장치(1)는 기판(100)에 관통부(400)가 형성되고, 관통부(400)가 복수의 제1 관통부(410) 및 복수의 제2 관통부(420)를 구비할 수 있다.Meanwhile, the first through portion 410 and the second through portion 420 may be spaced apart from each other. Referring to FIG. 2 , in the display device 1 according to the present embodiment, a through portion 400 is formed in a substrate 100 , and the through portion 400 includes a plurality of first through portions 410 and a plurality of second through portions. (420) may be provided.

또한 복수의 제1 관통부(410) 중 서로 인접한 2 개의 제1 관통부(410)의 사이에 제2 관통부(420)가 배치될 수 있다. 복수의 제2 관통부(420) 중 서로 인접한 2 개의 제2 관통부(420)의 사이에 제1 관통부(410)가 배치될 수 있다.Also, a second through portion 420 may be disposed between two adjacent first through portions 410 among the plurality of first through portions 410 . The first through portion 410 may be disposed between two second through portions 420 adjacent to each other among the plurality of second through portions 420 .

도 3은 도 2의 Ⅲ-Ⅲ선을 따라 취한 단면도이다. 도 3에서는 본 발명의 일 실시예에 따른 디스플레이 장치의 표시 영역(DA)에 대해 자세히 설명한다. 상술한 것과 같이 본 발명의 표시 영역(DA)에 배치된 표시 소자들은 유기발광소자일 수도 있고, 액정 소자일 수도 있다. 본 실시예에서는 유기발광소자를 구비한 디스플레이 장치에 관하여 설명하기로 한다.FIG. 3 is a cross-sectional view taken along line III-III of FIG. 2 . 3 , the display area DA of the display device according to an embodiment of the present invention will be described in detail. As described above, the display devices disposed in the display area DA of the present invention may be organic light emitting devices or liquid crystal devices. In this embodiment, a display device including an organic light emitting diode will be described.

도 3을 참조하면, 기판 상에 박막트랜지스터(TFT) 및 커패시터가 배치되고, 박막트랜지스터(TFT)와 전기적으로 연결되는 유기발광소자가 배치될 수 있다. 박막트랜지스터(TFT)는 비정질실리콘, 다결정실리콘 또는 유기반도체물질을 포함하는 반도체층(120), 게이트전극(140), 소스전극(160) 및 드레인전극(162)을 포함한다. 이하 박막트랜지스터(TFT)의 일반적인 구성을 자세히 설명한다.Referring to FIG. 3 , a thin film transistor (TFT) and a capacitor may be disposed on a substrate, and an organic light emitting device electrically connected to the thin film transistor (TFT) may be disposed. The thin film transistor (TFT) includes a semiconductor layer 120 , a gate electrode 140 , a source electrode 160 , and a drain electrode 162 including amorphous silicon, polycrystalline silicon, or an organic semiconductor material. Hereinafter, a general configuration of a thin film transistor (TFT) will be described in detail.

먼저 기판(100) 상에는 기판(100)의 면을 평탄화하기 위해 또는 박막트랜지스터(TFT)의 반도체층(120)으로 불순물 등이 침투하는 것을 방지하기 위해, 실리콘옥사이드 또는 실리콘나이트라이드 등으로 형성된 버퍼층(110)이 배치되고, 이 버퍼층(110) 상에 반도체층(120)이 위치하도록 할 수 있다.First, on the substrate 100, in order to planarize the surface of the substrate 100 or to prevent impurities from penetrating into the semiconductor layer 120 of the thin film transistor (TFT), a buffer layer formed of silicon oxide or silicon nitride ( 110 , and the semiconductor layer 120 may be positioned on the buffer layer 110 .

반도체층(120)의 상부에는 게이트전극(140)이 배치되는데, 이 게이트전극(140)에 인가되는 신호에 따라 소스전극(160) 및 드레인전극(162)이 전기적으로 소통된다. 게이트전극(140)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.A gate electrode 140 is disposed on the semiconductor layer 120 , and the source electrode 160 and the drain electrode 162 electrically communicate with each other according to a signal applied to the gate electrode 140 . The gate electrode 140 is formed of, for example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), or magnesium (Mg) in consideration of adhesion to adjacent layers, surface flatness of the laminated layer, workability, and the like. , gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W) , copper (Cu) may be formed as a single layer or a multi-layered material.

이때 반도체층(120)과 게이트전극(140)과의 절연성을 확보하기 위하여, 실리콘옥사이드 및/또는 실리콘나이트라이드 등으로 형성되는 게이트절연막(130)이 반도체층(120)과 게이트전극(140) 사이에 개재될 수 있다.At this time, in order to secure insulation between the semiconductor layer 120 and the gate electrode 140 , a gate insulating film 130 formed of silicon oxide and/or silicon nitride is disposed between the semiconductor layer 120 and the gate electrode 140 . may be interposed in

게이트전극(140)의 상부에는 층간절연막(150)이 배치될 수 있는데, 이는 실리콘옥사이드 또는 실리콘나이트라이드 등의 물질로 단층으로 형성되거나 또는 다층으로 형성될 수 있다.An interlayer insulating layer 150 may be disposed on the gate electrode 140 , which may be formed as a single layer or in multiple layers made of a material such as silicon oxide or silicon nitride.

층간절연막(150)의 상부에는 소스전극(160) 및 드레인전극(162)이 배치된다. 소스전극(160) 및 드레인전극(162)은 층간절연막(150)과 게이트절연막(130)에 형성되는 컨택홀을 통하여 반도체층(120)에 각각 전기적으로 연결된다. 소스전극(160) 및 드레인전극(162)은 도전성 등을 고려하여 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.A source electrode 160 and a drain electrode 162 are disposed on the interlayer insulating layer 150 . The source electrode 160 and the drain electrode 162 are respectively electrically connected to the semiconductor layer 120 through contact holes formed in the interlayer insulating layer 150 and the gate insulating layer 130 . The source electrode 160 and the drain electrode 162 are, for example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel ( Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu) at least one The material may be formed in a single layer or in multiple layers.

한편 도면에는 도시되지 않았으나, 이러한 구조의 박막트랜지스터(TFT)의 보호를 위해 박막트랜지스터(TFT)를 덮는 보호막(미도시)이 배치될 수 있다. 보호막은 예컨대 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등과 같은 무기물로 형성될 수 있다.Meanwhile, although not shown in the drawings, a protective layer (not shown) covering the thin film transistor TFT may be disposed to protect the thin film transistor TFT having such a structure. The protective film may be formed of, for example, an inorganic material such as silicon oxide, silicon nitride, or silicon oxynitride.

한편, 기판(100)의 상에 제1 절연층(170)이 배치될 수 있다. 이 경우 제1 절연층(170)은 평탄화막일 수도 있고 보호막일 수도 있다. 이러한 제1 절연층(170)은 박막트랜지스터(TFT) 상부에 유기발광소자가 배치되는 경우 박막트랜지스터(TFT) 의 상면을 대체로 평탄화하게 하고, 박막트랜지스터(TFT) 및 각종 소자들을 보호하는 역할을 한다. 이러한 제1 절연층(170) 은 예컨대 아크릴계 유기물 또는 BCB(Benzocyclobutene) 등으로 형성될 수 있다. 이때 도 10에 도시된 것과 같이, 버퍼층(110), 게이트절연막(130), 층간절연막(150) 및 제1 절연층(170)은 기판(100)의 전면(全面)에 형성될 수 있다.Meanwhile, the first insulating layer 170 may be disposed on the substrate 100 . In this case, the first insulating layer 170 may be a planarization film or a protective film. When the organic light emitting device is disposed on the thin film transistor (TFT), the first insulating layer 170 generally flattens the upper surface of the thin film transistor (TFT), and serves to protect the thin film transistor (TFT) and various devices. . The first insulating layer 170 may be formed of, for example, an acrylic organic material or benzocyclobutene (BCB). At this time, as shown in FIG. 10 , the buffer layer 110 , the gate insulating layer 130 , the interlayer insulating layer 150 , and the first insulating layer 170 may be formed over the entire surface of the substrate 100 .

한편, 박막트랜지스터(TFT) 상부에는 제2 절연층(180)이 배치될 수 있다. 이경우 제2 절연층(180)은 화소정의막일 수 있다. 제2 절연층(180)은 상술한 제1 절연층(170) 상에 위치할 수 있으며, 개구를 가질 수 있다. 이러한 제2 절연층(180)은 기판(100) 상에 화소영역을 정의하는 역할을 한다.Meanwhile, the second insulating layer 180 may be disposed on the thin film transistor TFT. In this case, the second insulating layer 180 may be a pixel defining layer. The second insulating layer 180 may be disposed on the above-described first insulating layer 170 and may have an opening. The second insulating layer 180 serves to define a pixel area on the substrate 100 .

이러한 제2 절연층(180)은 예컨대 유기 절연막으로 구비될 수 있다. 그러한 유기 절연막으로는 폴리메틸메타크릴레이트(PMMA)와 같은 아크릴계 고분자, 폴리스티렌(PS), phenol그룹을 갖는 고분자 유도체, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 혼합물 등을 포함할 수 있다.The second insulating layer 180 may be provided as, for example, an organic insulating layer. Examples of such organic insulating films include acrylic polymers such as polymethyl methacrylate (PMMA), polystyrene (PS), polymer derivatives having phenol groups, imide polymers, arylether polymers, amide polymers, fluorine polymers, and p-xylene polymers. Polymers, vinyl alcohol-based polymers, and mixtures thereof may be included.

한편, 제2 절연층(180) 상에는 유기발광소자(200)가 배치될 수 있다. 유기발광소자(200)는 화소전극(210), 발광층(EML: Emission Layer)을 포함하는 중간층(220) 및 대향전극(230)을 포함할 수 있다.Meanwhile, the organic light emitting device 200 may be disposed on the second insulating layer 180 . The organic light emitting device 200 may include a pixel electrode 210 , an intermediate layer 220 including an emission layer (EML), and a counter electrode 230 .

화소전극(210)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. (반)투명 전극으로 형성될 때에는 예컨대 ITO, IZO, ZnO, In₂O₃, IGO 또는 AZO로 형성될 수 있다. 반사형 전극으로 형성될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO, In₂O₃, IGO 또는 AZO로 형성된 층을 가질 수 있다. 물론 본 발명이 이에 한정되는 것은 아니고 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.The pixel electrode 210 may be formed of a (semi)transparent electrode or a reflective electrode. When the (semi)transparent electrode is formed, for example, it may be formed of ITO, IZO, ZnO, In ₂ O ₃ , IGO or AZO. When formed as a reflective electrode, a reflective film formed of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr and a compound thereof, ITO, IZO, ZnO, In ₂ O ₃ , IGO or AZO It may have a layer formed of Of course, the present invention is not limited thereto, and may be formed of various materials, and the structure may also be a single layer or multiple layers, and various modifications are possible.

제2 절연층(180)에 의해 정의된 화소영역에는 중간층(220)이 각각 배치될 수 있다. 이러한 중간층(220)은 전기적 신호에 의해 빛을 발광하는 발광층(EML: Emission Layer)을 포함하며, 발광층(EML)을 이외에도 발광층(EML)과 화소전극(210) 사이에 배치되는 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer) 및 발광층(EML)과 대향전극(230) 사이에 배치되는 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 물론 중간층(220)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.Intermediate layers 220 may be respectively disposed in the pixel regions defined by the second insulating layer 180 . The intermediate layer 220 includes an emission layer (EML) that emits light in response to an electrical signal, and in addition to the emission layer EML, a hole injection layer (HIL) disposed between the emission layer EML and the pixel electrode 210 . : Hole Injection Layer), a hole transport layer (HTL) and an electron transport layer (ETL: Electron Transport Layer) disposed between the light emitting layer (EML) and the counter electrode 230 , an electron injection layer (EIL: Electron Injection Layer) The back may be formed by stacking in a single or complex structure. Of course, the intermediate layer 220 is not necessarily limited thereto, and may have various structures.

발광층(EML)을 포함하는 중간층(220)을 덮으며 화소전극(210)에 대향하는 대향전극(230)이 기판(100) 전면(全面)에 걸쳐서 배치될 수 있다. 대향전극(230)은 (반)투명 전극 또는 반사형 전극으로 형성될 수 있다. The counter electrode 230 covering the intermediate layer 220 including the emission layer EML and facing the pixel electrode 210 may be disposed over the entire surface of the substrate 100 . The counter electrode 230 may be formed of a (semi)transparent electrode or a reflective electrode.

대향전극(230)이 (반)투명 전극으로 형성될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층과 ITO, IZO, ZnO 또는 In₂O₃ 등의 (반)투명 도전층을 가질 수 있다. 대향전극(230)이 반사형 전극으로 형성될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물로 형성된 층을 가질 수 있다. 물론 대향전극(230)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.When the counter electrode 230 is formed as a (semi)transparent electrode, a layer formed of a metal having a small work function, that is, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, and a compound thereof, and ITO, IZO , ZnO or In ₂ O _{3 may} have a (semi)transparent conductive layer. When the counter electrode 230 is formed as a reflective electrode, it may have a layer formed of Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, or a compound thereof. Of course, the configuration and material of the counter electrode 230 are not limited thereto, and various modifications are possible.

한편 도 3을 참조하면, 유기발광소자(200)을 덮도록 기판(100) 상에 봉지층(300)이 배치될 수 있다. 도 3에는 도시되지 않았으나, 봉지층(300)은 하나 이상의 무기막(미도시)과 유기막(미도시)이 적층된 다층구조일 수 있다. 봉지층(300)을 다층구조로 형성하는 이유는, 봉지층(300)을 유기막 또는 무기막 만으로 형성할 경우 막 내부에 형성된 미세한 통로를 통해 외부로부터 산소나 수분 등이 침투하여 디스플레이부가 손상될 수 있기 때문이다. 이러한 봉지층(300)에 의해 화소부들이 외부와 차단되고 밀봉될 수 있다.Meanwhile, referring to FIG. 3 , the encapsulation layer 300 may be disposed on the substrate 100 to cover the organic light emitting device 200 . Although not shown in FIG. 3 , the encapsulation layer 300 may have a multilayer structure in which one or more inorganic layers (not shown) and organic layers (not shown) are stacked. The reason for forming the encapsulation layer 300 in a multi-layered structure is that when the encapsulation layer 300 is formed with only an organic or inorganic film, oxygen or moisture from the outside penetrates through the minute passages formed inside the film, thereby damaging the display. because it can The pixel units may be blocked and sealed from the outside by the encapsulation layer 300 .

상기 유기막에 포함되는 유기물로는 예를 들어, 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다.The organic material included in the organic film includes, for example, at least one material selected from the group consisting of acrylic resin, methacrylic resin, polyisoprene, vinyl resin, epoxy resin, urethane resin, cellulose resin, and perylene resin. may include

또한 무기막에 포함되는 무기물로는 예를 들어, 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물 및 실리콘 산화질화물(SiON)로 이루어진 군으로부터 선택된 하나 이상의 물질을 포함할 수 있다.In addition, inorganic materials included in the inorganic film include, for example, silicon nitride, aluminum nitride, zirconium nitride, titanium nitride, hafnium nitride, tantalum nitride, silicon oxide, aluminum oxide, titanium oxide, tin oxide, cerium oxide, and silicon oxynitride ( SiON) may include one or more materials selected from the group consisting of.

도 4a 내지 도 4c는 도 2의 Ⅵ-Ⅵ선을 따라 취한 단면도들이다. 도 4a 내지 도 4c에서는 관통부(400)의 구조에 관한 실시예들을 설명한다.4A to 4C are cross-sectional views taken along line VI-VI of FIG. 2 . Examples of the structure of the through part 400 will be described with reference to FIGS. 4A to 4C .

도 4a 내지 도 4c를 참조하면, 이격영역(BA)에 관통부(400)가 배치될 수 있다. 도 4a내지 도 4c에서는 제1 이격영역(BA1)에 형성된 제1 관통부(410)의 단면을 도시하였으나, 제2 이격영역(BA2)에 형성된 제2 관통부(420) 역시 제1 관통부(410)와 동일한 구조를 가질 수 있다.4A to 4C , the through portion 400 may be disposed in the separation area BA. 4A to 4C show a cross-section of the first through portion 410 formed in the first separation area BA1, but the second through portion 420 formed in the second separation area BA2 is also a first through portion ( 410) and may have the same structure.

도 4a를 참조하면, 관통부(400)는 기판(100)을 관통하도록 형성되고, 기판(100)을 관통하는 내측의 내측면(400a)을 갖는다. 내측면(400a)은 기판(100)을 비롯하여 기판(100) 상에 배치된 하나 이상의 물질층들을 관통하며 형성된 단면을 의미한다. 일 실시예로 관통부(400)의 내측면(400a)은 기판(100)과 대략 수직으로 형성될 수 있다.Referring to FIG. 4A , the penetrating portion 400 is formed to penetrate the substrate 100 , and has an inner inner surface 400a penetrating the substrate 100 . The inner surface 400a refers to a cross-section formed by passing through one or more material layers disposed on the substrate 100 including the substrate 100 . In an embodiment, the inner surface 400a of the through portion 400 may be formed to be substantially perpendicular to the substrate 100 .

한편, 유기발광소자 상에는 유기막과 무기막이 교번하여 적층되는 봉지층(300)이 배치될 수 있는데, 봉지층(300)은 관통부(400)의 내측면(400a)을 덮도록 배치될 수 있다. 봉지층(300)이 관통부(400)의 내측면(400a)까지 덮도록 배치되지 않으면, 관통부(400)의 내측면(400a)으로 인해 단면이 노출된 하나 이상의 물질층들로 습기나 불순물이 유입되어 각종 소자부들을 손상시킬 수 있다. 따라서 봉지층(300)이 관통부(400)의 내측면(400a)을 덮도록 밀봉되어야 본 발명의 일 실시예에 따른 디스플레이 장치의 신뢰성을 향상시킬 수 있다.On the other hand, an encapsulation layer 300 in which an organic layer and an inorganic layer are alternately stacked may be disposed on the organic light emitting device, and the encapsulation layer 300 may be disposed to cover the inner surface 400a of the through part 400 . . If the encapsulation layer 300 is not disposed to cover the inner surface 400a of the through portion 400 , moisture or impurities may be formed as one or more material layers whose cross-section is exposed due to the inner surface 400a of the through portion 400 . This inflow may damage various element parts. Therefore, the reliability of the display device according to an embodiment of the present invention can be improved when the encapsulation layer 300 is sealed to cover the inner surface 400a of the through portion 400 .

도 4b를 참조하면, 관통부(400)의 내측면(400a)은 경사를 갖도록 형성될 수 있다. 즉 관통부(400)의 내측면(400a)은 경사면일 수 있다. 관통부(400)의 내측면(400a)은 대향전극에서 기판(100) 측으로 갈수록 폭이 좁아지는 형상일 수 있다. 즉 관통부(400)의 내측면(400a)은 기판(100) 측이 개방된 V자 형상일 수 있다. 관통부(400)의 내측면(400a)의 경사는 기판(100)을 기준으로 예각을 이루며 형성될 수 있다.Referring to FIG. 4B , the inner surface 400a of the through part 400 may be formed to have an inclination. That is, the inner surface 400a of the through portion 400 may be an inclined surface. The inner surface 400a of the through portion 400 may have a shape that becomes narrower from the opposite electrode toward the substrate 100 . That is, the inner surface 400a of the through part 400 may have a V-shape in which the substrate 100 side is open. The inclination of the inner surface 400a of the through portion 400 may be formed at an acute angle with respect to the substrate 100 .

관통부(400)의 내측면(400a)이 경사를 갖는다는 것은, 기판(100) 상에 배치된 하나 이상의 물질층들을 관통하며 형성된 단면이 경사를 갖는다는 것을 의미한다. 이러한 인위적인 경사면을 형성하기 위해서는 물질층을 패터닝하는 과정에서 하프-톤 마스크나 슬릿 마스크 등을 이용할 수 있다. 다만 내측면(400a)에 경사면을 갖는 관통홀을 형성하기 위한 제조방법 특정한 방법에 제한되지 않는다. 이를 통해 봉지층(300)을 형성할 때, 봉지층(300)이 관통홀의 내측면(400a)을 덮기에 매우 용이할 수 있다.When the inner surface 400a of the through portion 400 has an inclination, it means that a cross section formed through one or more material layers disposed on the substrate 100 has an inclination. In order to form such an artificial inclined surface, a half-tone mask or a slit mask may be used in the process of patterning the material layer. However, the manufacturing method for forming the through-hole having an inclined surface on the inner surface 400a is not limited to a specific method. When forming the encapsulation layer 300 through this, it may be very easy for the encapsulation layer 300 to cover the inner surface 400a of the through hole.

도 4c를 참조하면, 관통부(400)는 기판(100)을 관통하도록 형성되고, 기판(100)을 관통하는 내측의 내측면(400a)을 갖는다. 내측면(400a)은 기판(100)을 비롯하여 기판(100) 상에 배치된 하나 이상의 물질층들(190)을 관통하며 형성된 단면을 의미한다. 하나 이상의 물질층들(190)은 예컨대, 기판(100) 상에 배치되는 버퍼층(110), 게이트절언막(130), 층간절연막(150), 제1 절연층(170) 및 제2 절연층(180) 일 수 있다. 따라서 관통부(400)의 내측면(400a)은 각각의 물질층들이 관통부(400)의 내측면(400a)에 대응하는 단부면들(110a, 130a, 150a, 170a, 180a)을 포함할 수 있다.Referring to FIG. 4C , the penetrating portion 400 is formed to penetrate the substrate 100 , and has an inner inner surface 400a penetrating the substrate 100 . The inner surface 400a refers to a cross-section formed by passing through one or more material layers 190 disposed on the substrate 100 including the substrate 100 . The one or more material layers 190 include, for example, the buffer layer 110 , the gate insulating layer 130 , the interlayer insulating layer 150 , the first insulating layer 170 , and the second insulating layer disposed on the substrate 100 . 180) can be. Accordingly, the inner surface 400a of the through portion 400 may include end surfaces 110a, 130a, 150a, 170a, and 180a in which each material layer corresponds to the inner surface 400a of the through portion 400 . have.

한편 본 발명의 일 실시예로 관통부(400)의 내측면(400a)은 계단 형상으로 형성될 수 있다. 이는 상기 물질층들(190)의 단부면들(110a, 130a, 150a, 170a, 180a)이 각각 단차를 갖도록 형성되는 것을 의미한다. 관통부(400)의 내측면(400a)은 대향전극에서 기판(100) 측으로 갈수록 폭이 좁아지도록 형성될 수 있다. 즉 도 4c에서 일 단부면들(110a, 130a, 150a)이 관통부(400) 측으로 가장 돌출되도록 형성되고, 다른 단부면들(170a, 180a)이 단차를 갖도록 위에 적층될 수 있다. 물론 기판(100)(100)의 단부면(100a)는 일 단부면들(110a, 130a, 150a)과 동일한 면을 갖도록 형성되거나, 일 단부면들(110a, 130a, 150a) 보다 더 돌출되도록 형성될 수 있다.Meanwhile, according to an embodiment of the present invention, the inner surface 400a of the through portion 400 may be formed in a step shape. This means that the end surfaces 110a, 130a, 150a, 170a, and 180a of the material layers 190 are formed to have a step difference, respectively. The inner surface 400a of the through part 400 may be formed to become narrower in width from the opposite electrode toward the substrate 100 . That is, in FIG. 4C , one end surfaces 110a , 130a , and 150a are formed to protrude most toward the through portion 400 , and the other end surfaces 170a and 180a may be stacked thereon to have a step difference. Of course, the end surface 100a of the substrate 100 100 is formed to have the same surface as the one end surfaces 110a, 130a, and 150a, or to protrude more than the one end surfaces 110a, 130a, 150a. can be

도 4c에서는 버퍼층(110)의 단부면(110a), 게이트절연막(130)의 단부면(130a), 층간절연막(150)의 단부면(150a)가 동일한 면을 갖도록 형성되어 있다. 이는 제조 공정에서 반도체층(120)과 소스전극(160) 및 드레인전극(162)이 전기적으로 연결되도록 컨택홀을 형성하는 과정에, 버퍼층(110), 게이트절연막(130), 층간절연막(150)을 동시에 패터닝하기 때문인 것으로 이해될 수 있다. 다만 이에 한정되지 않고 경우에 따라서는 단부면들(110a, 130a, 150a)이 각각 단차를 갖도록 형성할 수도 있다. In FIG. 4C , the end surface 110a of the buffer layer 110 , the end surface 130a of the gate insulating film 130 , and the end surface 150a of the interlayer insulating film 150 are formed to have the same surface. This is a process of forming a contact hole so that the semiconductor layer 120, the source electrode 160, and the drain electrode 162 are electrically connected in the manufacturing process, the buffer layer 110, the gate insulating layer 130, and the interlayer insulating layer 150. It can be understood that this is because the patterns are simultaneously patterned. However, the present invention is not limited thereto, and in some cases, the end surfaces 110a, 130a, and 150a may be formed to have a step difference, respectively.

한편 봉지층(300)이 유기발광소자를 밀봉하며 상기 단부면들(110a, 130a, 150a, 170a, 180a)을 덮도록 기판(100) 전면(全面)에 걸쳐 배치될 수 있다. 이러한 관통홀의 내측면 구조를 통해, 봉지층(300)을 형성할 때 봉지층(300)이 관통홀의 내측면(400a)을 덮기에 매우 용이할 수 있다. 따라서 봉지층(300)이 관통부(400)의 내측면(400a)을 덮도록 밀봉되어 디스플레이 장치의 신뢰성을 향상시킬 수 있다.Meanwhile, the encapsulation layer 300 may be disposed over the entire surface of the substrate 100 to seal the organic light emitting diode and cover the end surfaces 110a, 130a, 150a, 170a, and 180a. Through the structure of the inner surface of the through hole, it may be very easy for the encapsulation layer 300 to cover the inner surface 400a of the through hole when the encapsulation layer 300 is formed. Accordingly, the encapsulation layer 300 is sealed to cover the inner surface 400a of the through portion 400 , thereby improving the reliability of the display device.

도 5은 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이다.5 is a plan view schematically illustrating an enlarged portion A of FIG. 1 .

도 5를 참조하면 디스플레이 장치(1)는 기판(100) 및 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)을 포함한다.Referring to FIG. 5 , the display device 1 includes a substrate 100 and one or more wirings SL1 to SL3 , V1 to V3 , and D1 to D3 .

기판(100)상에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의된다. 표시 영역(DA)에는 하나 이상의 화소(PU) 및 관통부(400)가 형성된다.A display area DA and a non-display area NDA are defined on the substrate 100 . One or more pixels PU and the penetrating portion 400 are formed in the display area DA.

기판(100)은 표시 영역(DA) 및 비표시 영역(NDA)으로 구획된다. 표시 영역(DA) 및 비표시 영역(NDA)의 위치 등에 대한 내용은 전술한 실시예와 동일하므로 구체적인 설명은 생략한다.The substrate 100 is divided into a display area DA and a non-display area NDA. Since the positions of the display area DA and the non-display area NDA are the same as in the above-described embodiment, a detailed description thereof will be omitted.

표시 영역(DA)에는 하나 이상의 화소(PU) 및 관통부(400)가 형성된다. 화소(PU)는 가시 광선을 구현하는 하나 이상의 표시 소자(미도시)를 구비하는데, 이에 대하여는 전술한 실시예에서 설명한 바와 같고, 도 3에서 설명한 구조를 적용할 수도 있다.One or more pixels PU and the penetrating portion 400 are formed in the display area DA. The pixel PU includes one or more display elements (not shown) that implement visible light, which is the same as described in the above embodiment, and the structure described in FIG. 3 may be applied.

관통부(400)는 기판(100)에 형성된다. 관통부(400) 및 이격 영역(BA)은 전술한 실시예에서 설명한 바와 같으므로 구체적인 설명은 생략한다.The through portion 400 is formed in the substrate 100 . Since the through portion 400 and the separation area BA are the same as those described in the above-described embodiment, a detailed description thereof will be omitted.

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 화소(PU)와 전기적으로 연결되는 배선으로서 관통부(400)와 중첩되지 않고 이격되도록 형성된다.The one or more wirings SL1 to SL3 , V1 to V3 , and D1 to D3 are wirings electrically connected to the pixel PU and are formed to be spaced apart from each other without overlapping the through portion 400 .

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 하나 이상의 제1 배선(SL1 내지 SL3)을 포함할 수 있다.The one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 may include one or more first wirings SL1 to SL3.

하나 이상의 제1 배선(SL1 내지 SL3)은 화소(PU)에 전기적으로 연결된다. 선택적 실시예로서, 제1 배선(SL1)은 제1 방향(도 5의 X축 방향)으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다. 제1 배선(SL1)은 적어도 굴곡을 갖도록 형성된다. 즉 제1 배선(SL1)은 제1 방향으로 연장된 영역을 갖고, 제1 관통부(410)의 주변을 따라 제1 방향과 교차하는 제2 방향(도 9의 Y축 방향)으로 굴곡된 영역을 갖고, 제2 방향(도 9의 Y축 방향)으로 굴곡된 영역이란 제2 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제1 배선(SL1)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The one or more first wirings SL1 to SL3 are electrically connected to the pixel PU. As an optional embodiment, the first wiring SL1 may be electrically connected to each of the plurality of pixels PU in one column arranged in the first direction (the X-axis direction of FIG. 5 ). The first wiring SL1 is formed to have at least a curve. That is, the first wiring SL1 has a region extending in the first direction, and is curved along the periphery of the first through part 410 in the second direction (the Y-axis direction of FIG. 9 ) intersecting the first direction. , and the region curved in the second direction (the Y-axis direction in FIG. 9 ) may mean a region protruding in the second direction. Through this, the first wiring SL1 is spaced apart from the first through-portion 410 and the second through-portion 420 .

선택적 실시예로서, 제1 배선(SL2)은 제1 배선(SL1)의 아래, 즉 제1 방향과 교차하는 제2 방향(도 9의 Y축 방향)으로 인접하도록 배치되고, 제1 방향(도 9의 X축 방향)으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다. As an optional embodiment, the first wiring SL2 is disposed below the first wiring SL1 , that is, adjacent to the second direction (the Y-axis direction in FIG. 9 ) intersecting the first direction, and in the first direction ( FIG. 9 ). 9) may be electrically connected to each of the plurality of pixels PU in one column arranged in the X-axis direction.

제1 배선(SL2)은 적어도 굴곡을 갖도록 형성된다. 즉 제1 배선(SL2)은 제1 방향으로 연장된 영역을 갖고, 제1 관통부(410)의 주변을 따라 제2 방향으로 굴곡된 영역을 갖고, 제2 방향(도 9의 Y축 방향)으로 굴곡된 영역이란 제2 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제1 배선(SL2)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The first wiring SL2 is formed to have at least a curve. That is, the first wiring SL2 has a region extending in the first direction, a region curved in the second direction along the periphery of the first through part 410 , and a second direction (the Y-axis direction of FIG. 9 ). The curved region may mean a region protruding in the second direction. Through this, the first wiring SL2 is spaced apart from the first through-portion 410 and the second through-portion 420 .

선택적 실시예로서, 제1 배선(SL2)은 제1 배선(SL1)과 대칭된 형태를 가질 수 있고, 구체적으로 제1 배선(SL2)과 제1 배선(SL1)은 제2 관통부(420)를 기준으로 대칭된 형태를 가질 수 있다.As an optional embodiment, the first wiring SL2 may have a shape symmetrical to that of the first wiring SL1 . Specifically, the first wiring SL2 and the first wiring SL1 may include the second through portion 420 . It may have a symmetrical shape based on .

제1 배선(SL3)은 제1 배선(SL1)과 동일한 형태를 갖는다. 제1 배선(SL3)은 제1 방향(도 9의 X축 방향)으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다. 제1 배선(SL3)은 적어도 굴곡을 갖도록 형성된다. 즉 제1 배선(SL3)은 제1 방향으로 연장된 영역을 갖고, 제1 관통부(410)의 주변을 따라 제1 방향과 교차하는 제2 방향(도 9의 Y축 방향)으로 굴곡된 영역을 갖고, 제2 방향(도 9의 Y축 방향)으로 굴곡된 영역이란 제2 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제1 배선(SL3)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The first wiring SL3 has the same shape as the first wiring SL1 . The first wiring SL3 may be electrically connected to each of the plurality of pixels PU in one column arranged in the first direction (the X-axis direction of FIG. 9 ). The first wiring SL3 is formed to have at least a curve. That is, the first wiring SL3 has an area extending in the first direction, and is curved along the periphery of the first through part 410 in a second direction (the Y-axis direction of FIG. 9 ) intersecting the first direction. , and the region curved in the second direction (the Y-axis direction in FIG. 9 ) may mean a region protruding in the second direction. Through this, the first wiring SL3 is spaced apart from the first through portion 410 and the second through portion 420 .

도시하지 않았으나, 제1 배선(SL3)의 아래에는 제1 배선(SL2)과 동일한 형태의 제1 배선(미도시)가 형성될 수 있다. 또한, 이러한 제1 배선(SL1, SL2, SL3)의 배열은 반복될 수 있다.Although not shown, a first wiring (not shown) having the same shape as that of the first wiring SL2 may be formed under the first wiring SL3 . Also, the arrangement of the first wirings SL1 , SL2 , and SL3 may be repeated.

제1 배선(SL1, SL2, SL3)은 다양한 신호를 화소(PU)에 전달할 수 있는데, 선택적 실시예로서 제1 배선(SL1, SL2, SL3)은 화소(PU)에 스캔 신호를 전달할 수 있다. 또한 예로서, 제1 배선(SL1, SL2, SL3)은 도 7에 도시한 박막 트랜지스터의 게이트 전극(105)에 전기적으로 연결될 수 있다.The first wirings SL1 , SL2 , and SL3 may transmit various signals to the pixel PU. As an optional embodiment, the first wirings SL1 , SL2 , and SL3 may transmit a scan signal to the pixel PU. Also, as an example, the first wirings SL1 , SL2 , and SL3 may be electrically connected to the gate electrode 105 of the thin film transistor shown in FIG. 7 .

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 하나 이상의 제2 배선(V1 내지 V3)을 포함할 수 있다. 하나 이상의 제2 배선(V1 내지 V3)은 화소(PU)에 전기적으로 연결된다. 선택적 실시예로서, 제2 배선(V1)은 제2 방향(도 5의 Y축 방향)으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다.The one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 may include one or more second wirings V1 to V3. One or more second wirings V1 to V3 are electrically connected to the pixel PU. As an optional embodiment, the second wiring V1 may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction (the Y-axis direction of FIG. 5 ).

제2 배선(V1)은 적어도 굴곡을 갖도록 형성된다. 즉 제2 배선(V1)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향(도 9의 X축 방향)으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제2 배선(V1)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The second wiring V1 is formed to have at least a curve. That is, the second wiring V1 has a region extending in the second direction, has a region bent in the first direction (X-axis direction in FIG. 9 ) along the periphery of the second through part 420 , and has a region extending in the first direction. The curved region may mean a region protruding in the first direction. Through this, the second wiring V1 is spaced apart from the first through-portion 410 and the second through-portion 420 .

선택적 실시예로서, 제2 배선(V2)은 제2 배선(V1)의 측면 방향(예를들면 우측), 즉 제2 방향과 교차하는 제1 방향(도 5의 x축 방향)으로 인접하도록 배치되고, 제2 방향으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다.As an optional embodiment, the second wiring V2 is disposed to be adjacent to the second wiring V1 in a lateral direction (eg, the right side), that is, in a first direction (x-axis direction in FIG. 5 ) intersecting the second direction. and may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction.

제2 배선(V2)은 적어도 굴곡을 갖도록 형성된다. 즉 제2 배선(V2)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제2 배선(V2)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The second wiring V2 is formed to have at least a curve. That is, the second wiring V2 has a region extending in the second direction, has a region curved in the first direction along the periphery of the second through portion 420 , and the region curved in the first direction is the first direction. may mean a protruding area. Through this, the second wiring V2 is spaced apart from the first through-portion 410 and the second through-portion 420 .

선택적 실시예로서, 제2 배선(V2)은 제2 배선(V1)과 대칭된 형태를 가질 수 있고, 구체적으로 제2 배선(V2)과 제2 배선(V1)은 제1 관통부(410)를 기준으로 대칭된 형태를 가질 수 있다.As an optional embodiment, the second wiring V2 may have a shape symmetrical to that of the second wiring V1 . Specifically, the second wiring V2 and the second wiring V1 may include the first through portion 410 . It may have a symmetrical shape based on .

제2 배선(V3)은 제2 배선(V1)과 동일한 형태를 갖는다. 제2 배선(V3)은 제2 방향으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다. 제2 배선(V3)은 적어도 굴곡을 갖도록 형성된다. 즉 제2 배선(V3)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제2 배선(V3)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The second wiring V3 has the same shape as the second wiring V1 . The second wiring V3 may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction. The second wiring V3 is formed to have at least a curve. That is, the second wiring V3 has a region extending in the second direction, has a region curved in the first direction along the periphery of the second through portion 420 , and the region curved in the first direction is the first direction. may mean a protruding area. Through this, the second wiring V3 is spaced apart from the first through-portion 410 and the second through-portion 420 .

도시하지 않았으나, 제2 배선(V3)의 우측에는 제2 배선(V2)과 동일한 형태의 제2 배선(미도시)이 형성될 수 있다. 또한, 이러한 제2 배선(V1, V2, V3)의 배열은 반복될 수 있다.Although not shown, a second wiring (not shown) having the same shape as that of the second wiring V2 may be formed on the right side of the second wiring V3 . Also, the arrangement of the second wirings V1, V2, and V3 may be repeated.

제2 배선(V1, V2, V3)은 다양한 신호를 화소(PU)에 전달할 수 있는데, 선택적 실시예로서 제2 배선(V1, V2, V3)은 화소(PU)에 전원 공급을 위한 신호를 전달할 수 있다. 또한 예로서, 제2 배선(V1, V2, V3)은 도 6 또는 도 7에 도시한 제1 전극(131) 또는 제2 전극(132)에 전기적으로 연결될 수 있다.The second wirings V1, V2, and V3 may transmit various signals to the pixel PU. As an optional embodiment, the second wirings V1, V2, and V3 may transmit a signal for supplying power to the pixel PU. can Also, as an example, the second wirings V1 , V2 , and V3 may be electrically connected to the first electrode 131 or the second electrode 132 illustrated in FIG. 6 or 7 .

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 하나 이상의 제3 배선(D1 내지 D3)을 포함할 수 있다.The one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 may include one or more third wirings D1 to D3.

하나 이상의 제3 배선(D1 내지 D3)은 화소(PU)에 전기적으로 연결된다. 선택적 실시예로서, 제3 배선(D1)은 제2 방향(도 5의 Y축 방향)으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다.The one or more third wirings D1 to D3 are electrically connected to the pixel PU. In an optional embodiment, the third wiring D1 may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction (the Y-axis direction of FIG. 5 ).

제3 배선(D1)은 적어도 굴곡을 갖도록 형성된다. 즉 제3 배선(D1)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향(도 9의 X축 방향)으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제3 배선(D1)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The third wiring D1 is formed to have at least a curve. That is, the third wiring D1 has a region extending in the second direction, has a region bent in the first direction (X-axis direction in FIG. 9 ) along the periphery of the second through part 420 , and has a region extending in the first direction. The curved region may mean a region protruding in the first direction. Through this, the third wiring D1 is spaced apart from the first through-portion 410 and the second through-portion 420 .

선택적 실시예로서 제3 배선(D1)은 제2 배선(V1 내지 V3)과 이격될 수 있다. 또한, 제3 배선(D1)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)와 제2 배선(V1 내지 V3)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)는 서로 다를 수 있고, 예를들면 서로 인접할 수 있다.As an optional embodiment, the third wiring D1 may be spaced apart from the second wirings V1 to V3 . In addition, the second through portion 420 corresponding to the region curved in the first direction of the third wiring D1 and the second through portion corresponding to the region curved in the first direction of the second wirings V1 to V3 . 420 may be different, for example adjacent to each other.

선택적 실시예로서, 제3 배선(D2)은 제3 배선(D1)의 측면 방향(예를들면 우측), 즉 제2 방향과 교차하는 제1 방향(도 9의 x축 방향)으로 인접하도록 배치되고, 제2 방향으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다.In an optional embodiment, the third wiring D2 is disposed adjacent to the third wiring D1 in a lateral direction (eg, the right side), that is, in a first direction (x-axis direction in FIG. 9 ) intersecting the second direction. and may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction.

제3 배선(D2)은 적어도 굴곡을 갖도록 형성된다. 즉 제3 배선(D2)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제3 배선(D2)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The third wiring D2 is formed to have at least a curve. That is, the third wiring D2 has a region extending in the second direction, has a region curved in the first direction along the periphery of the second through part 420 , and the region curved in the first direction is the first direction. may mean a protruding area. Through this, the third wiring D2 is spaced apart from the first through portion 410 and the second through portion 420 .

선택적 실시예로서, 제3 배선(D2)은 제3 배선(D1)과 대칭된 형태를 가질 수 있고, 구체적으로 제3 배선(D2)과 제3 배선(D1)은 제1 관통부(410)를 기준으로 대칭된 형태를 가질 수 있다.As an optional embodiment, the third wiring D2 may have a shape symmetrical to that of the third wiring D1 , and specifically, the third wiring D2 and the third wiring D1 may include the first through portion 410 . It may have a symmetrical shape based on .

선택적 실시예로서 제3 배선(D2)은 제2 배선(V1 내지 V3)과 이격될 수 있다. 또한, 제3 배선(D2)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)와 제2 배선(V1 내지 V3)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)는 서로 다를 수 있고, 예를들면 서로 인접할 수 있다.As an optional embodiment, the third wiring D2 may be spaced apart from the second wirings V1 to V3 . In addition, the second through-portion 420 corresponding to the region curved in the first direction of the third wiring D2 and the second through-portion corresponding to the region curved in the first direction of the second wirings V1 to V3 are provided. 420 may be different, for example adjacent to each other.

제3 배선(D3)은 제3 배선(D1)과 동일한 형태를 갖는다. 제3 배선(D3)은 제2 방향으로 배열된 일 열의 복수의 화소(PU)의 각각에 전기적으로 연결될 수 있다. 제3 배선(D3)은 적어도 굴곡을 갖도록 형성된다. 즉 제3 배선(D3)은 제2 방향으로 연장된 영역을 갖고, 제2 관통부(420)의 주변을 따라 제1 방향으로 굴곡된 영역을 갖고, 제1 방향으로 굴곡된 영역이란 제1 방향으로 돌출된 영역을 의미할 수 있다. 이를 통하여 제3 배선(D3)은 제1 관통부(410) 및 제2 관통부(420)와 이격되도록 한다.The third wiring D3 has the same shape as the third wiring D1 . The third wiring D3 may be electrically connected to each of the plurality of pixels PU in one column arranged in the second direction. The third wiring D3 is formed to have at least a curve. That is, the third wiring D3 has a region extending in the second direction, has a region curved in the first direction along the periphery of the second through part 420 , and the region curved in the first direction is the first direction. may mean a protruding area. Through this, the third wiring D3 is spaced apart from the first through portion 410 and the second through portion 420 .

선택적 실시예로서 제3 배선(D3)은 제2 배선(V1 내지 V3)과 이격될 수 있다. 또한, 제3 배선(D3)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)와 제2 배선(V1 내지 V3)의 제1 방향으로 굴곡된 영역에 대응되는 제2 관통부(420)는 서로 다를 수 있고, 예를들면 서로 인접할 수 있다. As an optional embodiment, the third wiring D3 may be spaced apart from the second wirings V1 to V3 . In addition, the second through portion 420 corresponding to the region curved in the first direction of the third wiring D3 and the second through portion corresponding to the region curved in the first direction of the second wirings V1 to V3 . 420 may be different, for example adjacent to each other.

도시하지 않았으나, 제3 배선(D3)의 우측에는 제3 배선(D2)과 동일한 형태의 제3 배선(미도시)이 형성될 수 있다. 또한, 이러한 제3 배선(D1, D2, D3)의 배열은 반복될 수 있다.Although not shown, a third wiring (not shown) having the same shape as that of the third wiring D2 may be formed on the right side of the third wiring D3 . Also, the arrangement of the third wirings D1 , D2 , and D3 may be repeated.

제3 배선(D1, D2, D3)은 다양한 신호를 화소(PU)에 전달할 수 있는데, 선택적 실시예로서 제3 배선(D1, D2, D3)은 화소(PU)에 데이터 신호를 전달할 수 있다. 또한 예로서, 제3 배선(D1, D2, D3)은 도 7에 도시한 소스 전극(107) 또는 드레인 전극(108)에 전기적으로 연결될 수 있다.The third wirings D1 , D2 , and D3 may transmit various signals to the pixel PU. As an optional embodiment, the third wirings D1 , D2 , and D3 may transmit a data signal to the pixel PU. Also, as an example, the third wirings D1 , D2 , and D3 may be electrically connected to the source electrode 107 or the drain electrode 108 illustrated in FIG. 7 .

도시하지 않았으나 본 실시예의 디스플레이 장치(1)에 도 3, 도 4 및 도 5중 어느 하나를 선택적으로 적용할 수 있다.Although not shown, any one of FIGS. 3, 4, and 5 may be selectively applied to the display device 1 of the present embodiment.

본 실시예의 디스플레이 장치(1)는 기판(100)에 관통부(400)가 형성된다. 이를 통하여 기판(100)의 유연성을 향상하여 기판(100)의 무게를 감소할 수 있다. 또한 디스플레이 장치(1)가 벤딩(bending) 디스플레이 장치, 플렉시블(flexible) 디스플레이 장치 또는 스트레쳐블(stretchable) 디스플레이 장치로 적용 시 유연성을 향상하고 비정상적인 변형을 감소할 수 있다.In the display device 1 of the present embodiment, the through portion 400 is formed in the substrate 100 . Through this, the flexibility of the substrate 100 may be improved and the weight of the substrate 100 may be reduced. In addition, when the display device 1 is applied as a bending display device, a flexible display device, or a stretchable display device, flexibility can be improved and abnormal deformation can be reduced.

선택적 실시예로서 관통부(400)가 일 방향으로 연장된 형태의 제1 관통부(410)를 가지고, 이와 함께 상기 일 방향과 교차하는 일 방향으로 연장된 형태의 제2 관통부(420)를 가지므로 기판(100)에 대한 여러 방향으로의 휨, 구부림, 롤링 등의 변형시에도 기판(100)의 유연성을 확보하고, 기판(100)의 비정상적 변형을 방지하고 내구성을 향상할 수 있다. 이를 통하여 디스플레이 장치(1) 사용 시 사용자의 편의성을 향상할 수 있고, 특히 디스플레이 장치(1)를 웨어러블(wearable) 장치에 용이하게 적용할 수 있다.As an optional embodiment, the through portion 400 has a first through portion 410 extending in one direction, and a second through portion 420 extending in one direction intersecting with the one direction is formed. Therefore, it is possible to secure the flexibility of the substrate 100 even when bending, bending, rolling, etc. in various directions with respect to the substrate 100, prevent abnormal deformation of the substrate 100, and improve durability. Through this, the user's convenience when using the display device 1 can be improved, and in particular, the display device 1 can be easily applied to a wearable device.

또한, 선택적 실시예로서 관통부(400)의 제1 관통부(410)를 형성 시 일 방향으로 인접한 두 개의 화소(PU) 및 이와 인접한 또 다른 두 개의 화소(PU)에도 대응되도록 길게 연장된 형태로 형성할 수 있고, 이를 통하여 화소(PU)와 화소(PU)간 경계선에서의 변형 특성이 변하는 것을 완화하여 디스플레이 장치(1)의 내구성을 향상하고, 유연성이 필요한 디스플레이 장치(1), 예를들면 벤딩(bending) 디스플레이 장치, 플렉시블(flexible) 디스플레이 장치 또는 스트레쳐블(stretchable) 디스플레이 장치에 용이하게 적용할 수 있다.In addition, as an optional embodiment, when the first through portion 410 of the through portion 400 is formed, it is elongated to correspond to two pixels PU adjacent in one direction and another two pixels PU adjacent thereto. In this way, the change in deformation characteristics at the boundary line between the pixel PU and the pixel PU is alleviated to improve the durability of the display device 1, and the display device 1 requiring flexibility, for example For example, it can be easily applied to a bending display device, a flexible display device, or a stretchable display device.

또한, 선택적 실시예로서 관통부(400)의 제2 관통부(420)를 형성 시 제1 관통부(410)와 교차하는 방향으로 형성하고, 두 개의 화소(PU) 및 이와 인접한 또 다른 두 개의 화소(PU)에도 대응되도록 길게 연장된 형태로 형성할 수 있고, 이를 통하여 화소(PU)와 화소(PU)간 경계선에서의 변형 특성이 변하는 것을 완화하여 디스플레이 장치(1)의 내구성을 향상하고, 유연성이 필요한 디스플레이 장치(1), 예를들면 벤딩(bending) 디스플레이 장치, 플렉시블(flexible) 디스플레이 장치 또는 스트레쳐블(stretchable) 디스플레이 장치에 용이하게 적용할 수 있다.In addition, as an optional embodiment, when forming the second through portion 420 of the through portion 400 , it is formed in a direction crossing the first through portion 410 , and two pixels PU and another two adjacent thereto are formed. It can be formed in an elongated form so as to correspond to the pixel PU, and through this, the change in deformation characteristics at the boundary line between the pixel PU and the pixel PU is alleviated to improve the durability of the display device 1, It can be easily applied to the display device 1 requiring flexibility, for example, a bending display device, a flexible display device, or a stretchable display device.

또한, 본 실시예의 디스플레이 장치(1)는 화소(PU)와 전기적으로 연결되는 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)을 포함하고, 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 관통부(400)와 중첩되지 않고 이격되도록 형성된다. 이를 통하여 관통부(400)를 통한 기판(100)의 유연성 향상 및 내구성 향상 효과가 감소되지 않는다. 또한, 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)이 관통부(400)에 중첩되어 박리되거나 외부의 산소와 같은 기체에 오염되거나 수분에 의하여 변질되는 것을 차단할 수 있다.In addition, the display device 1 of the present embodiment includes one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 electrically connected to the pixel PU, and the wirings SL1 to SL3, V1 to V3, D1 to D3) are formed to be spaced apart from the through portion 400 without overlapping. Through this, the effect of improving flexibility and improving durability of the substrate 100 through the through portion 400 is not reduced. In addition, one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 overlap the through portion 400 to prevent peeling, contamination by external gas such as oxygen, or deterioration by moisture.

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)의 각 종류별 배선, 즉 배선(SL1 내지 SL3)은 일 방향으로 연장되고, 굴곡된 형태를 갖고, 일정한 주기를 갖고 반복될 수 있어, 배선(SL1 내지 SL3)으로 인한 화소(PU)별 불균일을 감소 또는 방지할 수 있다. Each type of wiring of the one or more wirings SL1 to SL3, V1 to V3, and D1 to D3, that is, the wirings SL1 to SL3, extends in one direction, has a curved shape, and can be repeated with a certain period, It is possible to reduce or prevent non-uniformity for each pixel PU due to the wirings SL1 to SL3 .

또한 배선(V1 내지 V3)은 일 방향으로 연장되고, 굴곡된 형태를 갖고, 일정한 주기를 갖고 반복될 수 있어, 배선(V1 내지 V3)으로 인한 화소(PU)별 불균일을 감소 또는 방지할 수 있다.In addition, the wirings V1 to V3 extend in one direction, have a curved shape, and may be repeated with a certain period, so that non-uniformity for each pixel PU due to the wirings V1 to V3 can be reduced or prevented. .

또한 배선(D1 내지 D3)은 일 방향으로 연장되고, 굴곡된 형태를 갖고, 일정한 주기를 갖고 반복될 수 있어, 배선(D1 내지 D3)으로 인한 화소(PU)별 불균일을 감소 또는 방지할 수 있다.In addition, the wirings D1 to D3 may extend in one direction, have a curved shape, and may be repeated with a predetermined period, so that non-uniformity for each pixel PU due to the wirings D1 to D3 may be reduced or prevented. .

특히 동일한 방향으로 연장되고, 동일한 방향으로 배열된 화소(PU)들과 전기적으로 연결된 배선(V1 내지 V3) 및 배선(D1 내지 D3)을 서로 중첩되지 않도록 형성하여 서로간의 간섭을 최소화할 수 있다. 또한 배선(V1 내지 V3) 및 배선(D1 내지 D3)의 서로 굴곡된 영역이 서로 다른 제2 관통부(420)에 대응되도록 하여 배선(V1 내지 V3) 및 배선(D1 내지 D3)의 굴곡부에서의 간섭으로 인한 화소(PU)에서의 전기적 특성 감소를 방지할 수 있다.In particular, the interconnections V1 to V3 and the interconnections D1 to D3 extending in the same direction and electrically connected to the pixels PU arranged in the same direction are formed so as not to overlap each other, thereby minimizing interference with each other. In addition, the bent regions of the wirings V1 to V3 and the wirings D1 to D3 correspond to the second through portions 420 different from each other, so that the curved portions of the wirings V1 to V3 and the wirings D1 to D3 are formed. A decrease in electrical characteristics in the pixel PU due to interference may be prevented.

도 6은 도 1의 A부분을 확대하여 개략적으로 도시하는 평면도이고, 도 7은 도 6의 K부분을 확대하여 개략적으로 도시하는 평면도이다.FIG. 6 is a plan view schematically illustrating an enlarged portion A of FIG. 1 , and FIG. 7 is a plan view schematically illustrating an enlarged portion K of FIG. 6 .

도 6 및 도 7를 참조하면, 디스플레이 장치(1)는 기판(100) 및 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)을 포함한다.6 and 7 , the display device 1 includes a substrate 100 and one or more wirings SL1 to SL3, V1 to V3, and D1 to D3.

기판(100)상에는 표시 영역(DA) 및 비표시 영역(NDA)이 정의된다. 표시 영역(DA)에는 하나 이상의 화소(PU1, PU2, PU3) 및 관통부(400)가 형성된다. 화소(PU1, PU2, PU3)의 각각은 복수의 부화소(SP1, SP2, SP3)를 구비할 수 있다.A display area DA and a non-display area NDA are defined on the substrate 100 . One or more pixels PU1 , PU2 , and PU3 and a through part 400 are formed in the display area DA. Each of the pixels PU1 , PU2 , and PU3 may include a plurality of sub-pixels SP1 , SP2 , and SP3 .

기판(100)은 표시 영역(DA) 및 비표시 영역(NDA)으로 구획된다. 관통부(400)는 기판(100)에 형성된다. 기판(100) 및 관통부(400)는 전술한 실시예에서 설명한 바와 같으므로 구체적인 설명은 생략한다.The substrate 100 is divided into a display area DA and a non-display area NDA. The through portion 400 is formed in the substrate 100 . Since the substrate 100 and the penetrating portion 400 are the same as those described in the above-described embodiment, a detailed description thereof will be omitted.

본 실시예의 화소(PU1, PU2, PU3)의 각각은 하나 이상의 부화소(SP1, SP2, SP3)를 구비한다. 구체적인 예로서 화소(PU1)은 복수의 부화소(SP1, SP2, SP3)를 구비한다.Each of the pixels PU1 , PU2 , and PU3 of the present embodiment includes one or more sub-pixels SP1 , SP2 , and SP3 . As a specific example, the pixel PU1 includes a plurality of sub-pixels SP1 , SP2 , and SP3 .

도 6에는 세 개의 부화소(SP1, SP2, SP3)가 도시되어 있으나, 본 실시예는 이에 한정되지 않고 한 개의 화소(PU1)에 두 개 또는 네 개 이상의 부화소가 구비될 수 있다. 선택적 실시예로서 일 화소(PU1)에 구비된 복수의 부화소(SP1, SP2, SP3)는 각각 다른 색의 가시 광선을 구현, 예를 들면 발광할 수 있다. 구체적인 예로서 복수의 부화소(SP1, SP2, SP3)는 각각 적색, 녹색 및 청색 계열의 가시 광선을 구현할 수 있다.Although three sub-pixels SP1 , SP2 , and SP3 are illustrated in FIG. 6 , the present exemplary embodiment is not limited thereto, and two or four or more sub-pixels may be provided in one pixel PU1 . As an optional embodiment, each of the plurality of sub-pixels SP1 , SP2 , and SP3 provided in one pixel PU1 may implement, for example, emit light of a different color. As a specific example, the plurality of sub-pixels SP1 , SP2 , and SP3 may implement visible light of red, green, and blue series, respectively.

일 화소(PU1)에 구비된 복수의 부화소(SP1, SP2, SP3)는 일 방향, 예를 들면 도 6을 기준으로 X축 방향으로 순서대로 배열될 수 있다. 또한, 일 화소(PU1)와 인접한 다른 화소(PU2)는 복수의 부화소(SP1, SP2, SP3)를 구비하는데, 복수의 부화소(SP1, SP2, SP3)는 상기 일 방향과 교차하는 방향, 예를 들면 도 6을 기준으로 Y축 방향으로 순서대로 배열될 수 있다.The plurality of sub-pixels SP1 , SP2 , and SP3 provided in one pixel PU1 may be sequentially arranged in one direction, for example, in the X-axis direction with reference to FIG. 6 . In addition, another pixel PU2 adjacent to one pixel PU1 includes a plurality of sub-pixels SP1, SP2, and SP3, wherein the plurality of sub-pixels SP1, SP2, SP3 have a direction crossing the one direction; For example, they may be sequentially arranged in the Y-axis direction with reference to FIG. 6 .

또한, 일 화소(PU2)와 인접한 다른 화소(PU3)는 복수의 부화소(SP1, SP2, SP3)를 구비하는데, 복수의 부화소(SP1, SP2, SP3)는 상기 일 방향과, 예를 들면 도 6을 기준으로 X축 방향으로 순서대로 배열될 수 있다. 선택적 실시예로서 화소(PU1, PU2, PU3)에 구비된 복수의 부화소(SP1, SP2, SP3)들이 모두 일 방향(X축 방향)으로 배열되거나 모두 이와 교차하는 일 방향(Y축 방향)으로 배열될 수 있다.In addition, another pixel PU3 adjacent to one pixel PU2 includes a plurality of sub-pixels SP1, SP2, and SP3. They may be sequentially arranged in the X-axis direction with reference to FIG. 6 . As an optional embodiment, the plurality of sub-pixels SP1 , SP2 , and SP3 included in the pixels PU1 , PU2 , and PU3 are all arranged in one direction (X-axis direction) or all in one direction (Y-axis direction) intersecting them. can be arranged.

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 하나 이상의 제1 배선(SL1 내지 SL3), 제2 배선(V1 내지 V3) 및 제3 배선(D1 내지 D3)을 포함할 수 있다. 하나 이상의 제1 배선(SL1 내지 SL3), 제2 배선(V1 내지 V3) 및 제3 배선(D1 내지 D3)은 화소(PU1, PU2, PU3)에 전기적으로 연결된다. 제1 배선(SL1 내지 SL3), 제2 배선(V1 내지 V3) 및 제3 배선(D1 내지 D3)의 배치에 관하여는 전술한 실시예와 동일한 바, 구체적인 설명은 생략한다.The one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 may include one or more first wirings SL1 to SL3, second wirings V1 to V3, and third wirings D1 to D3. . One or more of the first wirings SL1 to SL3 , the second wirings V1 to V3 , and the third wirings D1 to D3 are electrically connected to the pixels PU1 , PU2 , and PU3 . The disposition of the first wirings SL1 to SL3 , the second wirings V1 to V3 , and the third wirings D1 to D3 is the same as in the above-described embodiment, and a detailed description thereof will be omitted.

도 7을 참조하면서 설명하기로 한다. 도 7은 도 6의 K를 확대한 도면이다.It will be described with reference to FIG. 7 . 7 is an enlarged view of K of FIG. 6 .

도 7을 참조하면 제1 배선(SL1)은 화소(PU1)의 부화소(SP1, SP2, SP3)에 전기적으로 연결된다. 제1 배선(SL1)은 다양한 형태를 가질 수 있다. 선택적 실시예로서 제1 배선(SL1)은 각 부화소(SP1, SP2, SP3)에 연결되도록 서로 이격 배치된 복수의 연결선(SL1c), 상기 복수의 연결선(SL1c)에 공통으로 연결된 공통선(SL1b) 및 상기 공통선(SL1b)과 연결되고 상기 부화소(SP1, SP2, SP3) 중 일 부화소, 예를들면 부화소(SP1)의 측면에 대응하도록 형성된 본체선(SP1a)을 구비한다.Referring to FIG. 7 , the first wiring SL1 is electrically connected to the sub-pixels SP1 , SP2 , and SP3 of the pixel PU1 . The first wiring SL1 may have various shapes. As an optional embodiment, the first wiring SL1 includes a plurality of connection lines SL1c spaced apart from each other to be connected to each of the sub-pixels SP1, SP2, and SP3, and a common line SL1b commonly connected to the plurality of connection lines SL1c. ) and a main line SP1a connected to the common line SL1b and formed to correspond to a side surface of some of the sub-pixels SP1, SP2, and SP3, for example, the sub-pixel SP1.

제2 배선(V1)은 화소(PU1)의 부화소(SP1, SP2, SP3)에 전기적으로 연결된다. 제2 배선(V1)은 다양한 형태를 가질 수 있다. 선택적 실시예로서 제2 배선(V1)은 각 부화소(SP1, SP2, SP3)에 연결되도록 서로 이격 배치된 복수의 연결선(V1c), 상기 복수의 연결선(V1c)에 공통으로 연결된 공통선(V1b) 및 상기 공통선(V1b)과 연결되고 상기 부화소(SP1, SP2, SP3) 중 일 부화소, 예를들면 부화소(SP1)의 측면에 대응하도록 형성된 본체선(V1a)을 구비한다.The second wiring V1 is electrically connected to the sub-pixels SP1 , SP2 , and SP3 of the pixel PU1 . The second wiring V1 may have various shapes. As an optional embodiment, the second wiring V1 includes a plurality of connection lines V1c spaced apart from each other to be connected to each of the sub-pixels SP1, SP2, and SP3, and a common line V1b commonly connected to the plurality of connection lines V1c. ) and a main line V1a connected to the common line V1b and formed to correspond to a side surface of some of the sub-pixels SP1, SP2, and SP3, for example, the sub-pixel SP1.

제3 배선(D1)은 화소(PU1)의 부화소(SP1, SP2, SP3)에 전기적으로 연결된다. 제3 배선(D1)은 다양한 형태를 가질 수 있다. 선택적 실시예로서 제3 배선(D1)은 각 부화소(SP1, SP2, SP3)에 연결되도록 서로 이격 배치된 복수의 연결선(D1c), 상기 복수의 연결선(D1c)에 공통으로 연결된 공통선(D1b) 및 상기 공통선(D1b)과 연결되고 상기 부화소(SP1, SP2, SP3) 중 일 부화소, 예를들면 부화소(SP3)의 측면에 대응하도록 형성된 본체선(D1a)을 구비한다.The third wiring D1 is electrically connected to the sub-pixels SP1 , SP2 , and SP3 of the pixel PU1 . The third wiring D1 may have various shapes. As an optional embodiment, the third wiring D1 includes a plurality of connection lines D1c spaced apart from each other to be connected to each of the sub-pixels SP1, SP2, and SP3, and a common line D1b commonly connected to the plurality of connection lines D1c. ) and a main line D1a connected to the common line D1b and formed to correspond to a side surface of some of the sub-pixels SP1, SP2, and SP3, for example, the sub-pixel SP3.

본 실시예의 디스플레이 장치(1)는 기판(100)에 관통부(400)가 형성된다. 이를 통하여 기판(100)의 유연성을 향상하여 기판(100)의 무게를 감소할 수 있다.In the display device 1 of the present embodiment, the through portion 400 is formed in the substrate 100 . Through this, the flexibility of the substrate 100 may be improved and the weight of the substrate 100 may be reduced.

또한 기판(100)의 영역 중 화소(PU1, PU2, PU3)들 사이의 이격영역(BA)에 형성되어 기판(100)의 변형, 즉, 기판(100)에 대한 휨, 구부림, 롤링 등이 발생 시 화소(PU1, PU2, PU3)들 주변에서의 기판(100)의 변형을 용이하게 하고, 변형 시의 응력 발생을 용이하게 감소 또는 차단할 수 있다. 즉, 디스플레이 장치(1)가 벤딩(bending) 디스플레이 장치, 플렉시블(flexible) 디스플레이 장치 또는 스트레쳐블(stretchable) 디스플레이 장치로 적용 시 유연성을 향상하고 비정상적인 변형을 감소할 수 있다.In addition, it is formed in the spaced area BA between the pixels PU1 , PU2 , and PU3 among the areas of the substrate 100 to cause deformation of the substrate 100 , that is, bending, bending, rolling, etc. with respect to the substrate 100 . It is possible to facilitate deformation of the substrate 100 in the vicinity of the pixels PU1 , PU2 , and PU3 , and to easily reduce or block generation of stress during deformation. That is, when the display device 1 is applied as a bending display device, a flexible display device, or a stretchable display device, flexibility can be improved and abnormal deformation can be reduced.

또한 선택적 실시예로서 복수의 제1 관통부(410) 중 서로 인접한 2 개의 제1 관통부(410)의 사이에 제2 관통부(420)를 배치하여 제1 관통부(410)의 일 방향의 연장으로 인한 기판(100)의 제1 관통부(410)의 길이 방향으로 발생할 수 있는 크랙의 발생을 차단할 수 있다.In addition, as an optional embodiment, the second through portion 420 is disposed between two first through portions 410 adjacent to each other among the plurality of first through portions 410 in one direction of the first through portion 410 . It is possible to prevent the occurrence of cracks that may occur in the longitudinal direction of the first through portion 410 of the substrate 100 due to the extension.

또한, 복수의 제2 관통부(420) 중 서로 인접한 2 개의 제2 관통부(420)의 사이에 제1 관통부(410)를 배치하여 제2 관통부(420)의 일 방향의 연장으로 인한 기판(100)의 제2 관통부(420)의 길이 방향으로 발생할 수 있는 크랙의 발생을 차단할 수 있다.In addition, by disposing the first through portion 410 between the two adjacent second through portions 420 among the plurality of second through portions 420 , the second through portion 420 extends in one direction. It is possible to block the occurrence of cracks that may occur in the longitudinal direction of the second through portion 420 of the substrate 100 .

또한, 본 실시예의 화소(PU1, PU2, PU3)들은 복수의 부화소(SP1, SP2, SP3)를 구비하고, 복수의 부화소(SP1, SP2, SP3)는 일 방향으로 배열되는데, 화소(PU1)의 부화소(SP1, SP2, SP3)들이 배열된 방향과 이와 인접한 부화소(SP1, SP2, SP3)들이 배열된 방향이 서로 교차된다. 이를 통하여 제1 관통부(410) 및 제2 관통부(420)의 배열 방향과 대응되도록 부화소(SP1, SP2, SP3)를 배열할 수 있다. 이를 통하여 제1 관통부(410) 및 제2 관통부(420)의 배열 방향이 다르더라도 화소(PU1, PU2, PU3)들에 대한 시각적 영향의 불균일성을 최소화하여 디스플레이 장치(1)의 화질 특성을 향상할 수 있다.In addition, the pixels PU1 , PU2 , and PU3 of the present embodiment include a plurality of sub-pixels SP1 , SP2 , and SP3 , and the plurality of sub-pixels SP1 , SP2 , and SP3 are arranged in one direction. ) in which the sub-pixels SP1, SP2, and SP3 are arranged and the direction in which the adjacent sub-pixels SP1, SP2, and SP3 are arranged cross each other. Through this, the sub-pixels SP1 , SP2 , and SP3 may be arranged to correspond to the arrangement direction of the first through part 410 and the second through part 420 . Through this, even if the arrangement directions of the first through portion 410 and the second through portion 420 are different, the non-uniformity of the visual influence on the pixels PU1 , PU2 , and PU3 is minimized to improve the image quality characteristics of the display device 1 . can be improved

또한, 본 실시예의 디스플레이 장치(1)는 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)을 포함하고, 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)은 관통부(400)와 중첩되지 않고 이격되도록 형성된다. 이를 통하여 관통부(400)를 통한 기판(100)의 유연성 향상 및 내구성 향상 효과가 감소되지 않는다. 또한, 하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)이 관통부(400)에 중첩되어 박리되거나 외부의 산소와 같은 기체에 오염되거나 수분에 의하여 변질되는 것을 차단할 수 있다.In addition, the display device 1 of the present embodiment includes one or more wirings SL1 to SL3, V1 to V3, and D1 to D3, and the wirings SL1 to SL3, V1 to V3, and D1 to D3 include the through portion 400 ) and is formed to be spaced apart from overlapping. Through this, the effect of improving flexibility and improving durability of the substrate 100 through the through portion 400 is not reduced. In addition, one or more wirings SL1 to SL3, V1 to V3, and D1 to D3 overlap the through portion 400 to prevent peeling, contamination by external gas such as oxygen, or deterioration by moisture.

하나 이상의 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)의 각 종류별 배선, 즉 배선(SL1 내지 SL3)은 일 방향으로 연장되고, 굴곡된 형태를 갖고, 일정한 주기를 갖고 반복될 수 있어, 배선(SL1 내지 SL3)으로 디스플레이 장치(1)의 불균일을 감소 또는 방지할 수 있다. 또한 배선(V1 내지 V3) 및 배선(D1 내지 D3)도 불균일을 감소 또는 방지할 수 있다.Each type of wiring of the one or more wirings SL1 to SL3, V1 to V3, and D1 to D3, that is, the wirings SL1 to SL3, extends in one direction, has a curved shape, and can be repeated with a certain period, The non-uniformity of the display device 1 may be reduced or prevented by the wirings SL1 to SL3 . Also, the wirings V1 to V3 and the wirings D1 to D3 may reduce or prevent unevenness.

특히 동일한 방향으로 연장된, 배선(V1 내지 V3) 및 배선(D1 내지 D3)을 서로 중첩되지 않도록 형성하여 서로간의 간섭을 최소화할 수 있다. 또한 배선(V1 내지 V3) 및 배선(D1 내지 D3)의 서로 굴곡된 영역이 서로 다른 제2 관통부(420)에 대응되도록 하여 배선(V1 내지 V3) 및 배선(D1 내지 D3)의 굴곡부에서의 간섭으로 인한 디스플레이 장치(1)의 전기적 특성 감소를 방지할 수 있다.In particular, by forming the wirings V1 to V3 and the wirings D1 to D3 extending in the same direction so as not to overlap each other, interference with each other can be minimized. In addition, the bent regions of the wirings V1 to V3 and the wirings D1 to D3 correspond to the second through portions 420 different from each other, so that the curved portions of the wirings V1 to V3 and the wirings D1 to D3 are formed. It is possible to prevent a decrease in electrical characteristics of the display device 1 due to interference.

또한, 화소(PU1, PU2, PU3)이 각각 소정의 방향으로 배열된 부화소(SP1, SP2, SP3)을 구비하고, 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)의 각각이 부화소(SP1, SP2, SP3)에 연결되고, 관통부(400)와도 이격되도록 굴곡을 갖는데, 이를 위하여 배선들은 복수의 부화소(SP1, SP2, SP3)에 연결되는 복수의 연결선, 공통선 및 본체선을 가지므로 관통부(400)와 중첩됨 없이 배선(SL1 내지 SL3, V1 내지 V3, D1 내지 D3)을 복수의 부화소(SP1, SP2, SP3)에 용이하게 전기적으로 연결할 수 있다.In addition, the pixels PU1 , PU2 , and PU3 include sub-pixels SP1 , SP2 , SP3 arranged in a predetermined direction, respectively, and each of the sub-pixels of the wirings SL1 to SL3 , V1 to V3 , and D1 to D3 is provided. It is connected to (SP1, SP2, SP3) and has a curve so as to be spaced apart from the through part 400. For this, the wirings are connected to the plurality of sub-pixels (SP1, SP2, SP3), a plurality of connecting lines, a common line, and a main line , so that the wirings SL1 to SL3, V1 to V3, and D1 to D3 can be easily electrically connected to the plurality of sub-pixels SP1, SP2, and SP3 without overlapping with the through part 400 .

지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하는 디스플레이 장치의 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.So far, only the display device has been mainly described, but the present invention is not limited thereto. For example, it will be said that a method of manufacturing a display device for manufacturing such a display device is also included in the scope of the present invention.

도 8 내지 도 12는 본 발명의 일 실시예에 관한 디스플레이 장치를 제조하는 제조공정을 개략적으로 도시하는 단면도들이다.8 to 12 are cross-sectional views schematically illustrating a manufacturing process of manufacturing a display device according to an embodiment of the present invention.

도 8을 참조하면, 복수개의 화소부(PU)들이 위치하는 화소영역(PA) 및 복수개의 화소부(PU)들 중 서로 인접한 두 개의 화소부(PU)들 사이에 형성된 이격영역(BA)을 갖는 기판(100)을 준비하는 단계를 거칠 수 있다. 기판(100)은 다양한 소재를 포함할 수 있다. 구체적으로 기판(100)은 유리, 금속 또는 유기물 기타 재질로 형성할 수 있다. 선택적 실시예로서 기판(100)은 유연성을 갖는 플렉서블 소재로 형성할 수 있다.Referring to FIG. 8 , a pixel area PA in which the plurality of pixel units PU are located and a spaced area BA formed between two adjacent pixel units PU among the plurality of pixel units PU are shown. A step of preparing the substrate 100 having the The substrate 100 may include various materials. Specifically, the substrate 100 may be formed of glass, metal, or other organic material. As an optional embodiment, the substrate 100 may be formed of a flexible material having flexibility.

기판(100) 상에 버퍼층(110), 게이트절연막(130) 및 층간절연막(150)을 형성하는 단계를 거칠 수 있다. 또한 기판(100) 상에는 박막트랜지스터(TFT)를 형성하기 위한 반도체층(120), 게이트전극(140)을 형성하는 단계를 거칠 수 있다. 게이트전극(140) 상에 층간절연막(150)을 적층한 후, 소스전극(160) 및 드레인전극(162)이 반도체층(120)과 전기적으로 연결되도록 컨택홀(CNT)을 형성할 수 있다.A step of forming the buffer layer 110 , the gate insulating layer 130 , and the interlayer insulating layer 150 on the substrate 100 may be performed. In addition, a step of forming the semiconductor layer 120 and the gate electrode 140 for forming a thin film transistor (TFT) on the substrate 100 may be performed. After the interlayer insulating layer 150 is stacked on the gate electrode 140 , a contact hole CNT may be formed so that the source electrode 160 and the drain electrode 162 are electrically connected to the semiconductor layer 120 .

이때 컨택홀(H1)을 형성하는 과정에서, 이격영역(BA)에 제1 관통홀(401)을 동시에 형성할 수 있다. 이를 통해 이격영역(BA)에 제1 관통홀(401)을 형성하는 과정을 별도의 마스크 추가 없이 형성할 수 있어 제조 단가를 절감할 수 있다.In this case, in the process of forming the contact hole H1 , the first through hole 401 may be simultaneously formed in the separation area BA. Through this, the process of forming the first through-hole 401 in the separation area BA can be formed without adding a separate mask, thereby reducing the manufacturing cost.

제1 관통홀(401)을 통해, 버퍼층(110)의 단부면(110a), 게이트절연막(130)의 단부면(130a) 및 층간절연막(150)의 단부면(150a)이 노출될 수 있다. 단부면들(110a, 130a, 150a)은 제1 관통홀(401)의 제1 단부면(160a)일 수 있다. 이러한 제1 단부면(160a)은 동일면을 갖도록 형성될 수 있다. 이는 컨택홀(H1)을 형성하는 과정에서 제1 관통홀(401)을 형성하기 때문인 것으로 이해할 수 있다. 다른 실시예로 제1 단부면(160a)이 각각 다른 면을 갖도록 단차가 있는 형태로 형성될 수도 있다.The end surface 110a of the buffer layer 110 , the end surface 130a of the gate insulating layer 130 , and the end surface 150a of the interlayer insulating layer 150 may be exposed through the first through hole 401 . The end surfaces 110a , 130a , and 150a may be the first end surfaces 160a of the first through hole 401 . The first end surface 160a may be formed to have the same surface. It can be understood that this is because the first through hole 401 is formed in the process of forming the contact hole H1 . In another embodiment, the first end surface 160a may be formed in a stepped shape to have different surfaces.

도 9를 참조하면, 게이트전극(140) 상에 컨택홀(H1)을 통해 반도체층(120)과 전기적으로 연결되는 소스전극(160) 및 드레인전극(162)을 형성할 수 있다. 소스전극(160) 및 드레인전극(162) 상에는 제1 절연층(170)을 적층할 수 있다. 제1 절연층(170)에는 화소전극(210)이 소스전극(160) 및 드레인전극(162) 중 어느 하나와 전기적으로 연결되도록 비아홀(H2)을 형성하는 단계를 거칠 수 있다.Referring to FIG. 9 , a source electrode 160 and a drain electrode 162 electrically connected to the semiconductor layer 120 through the contact hole H1 may be formed on the gate electrode 140 . A first insulating layer 170 may be stacked on the source electrode 160 and the drain electrode 162 . A step of forming a via hole H2 may be performed in the first insulating layer 170 so that the pixel electrode 210 is electrically connected to any one of the source electrode 160 and the drain electrode 162 .

이때 비아홀(H2)을 형성하는 과정에서, 이격영역(BA)에 제2 관통부(420)을 동시에 형성할 수 있다. 이를 통해 이격영역(BA)에 제2 관통부(420)을 형성하는 과정을 별도의 마스크 추가 없이 형성할 수 있어 제조 단가를 절감할 수 있다.In this case, in the process of forming the via hole H2 , the second through portion 420 may be simultaneously formed in the separation area BA. Through this, the process of forming the second through portion 420 in the separation area BA can be formed without adding a separate mask, thereby reducing the manufacturing cost.

제2 관통부(420)을 통해, 제2 단부면(170a)이 노출될 수 있다. 이는 비아홀(H2)을 형성하는 과정에서 제2 관통부(420)을 형성하기 때문인 것으로 이해될 수 있다. 이때 제2 관통부(420)의 폭은 제1 관통홀(401)의 폭보다 크게 형성될 수 있다.The second end surface 170a may be exposed through the second through portion 420 . This may be understood as the reason for forming the second through portion 420 in the process of forming the via hole H2. In this case, the width of the second through portion 420 may be greater than the width of the first through hole 401 .

도 10을 참조하면, 제1 절연층(170) 상에 화소전극(210)을 각 화소마다 패터닝하여 형성하는 단계를 거칠 수 있다. 화소전극(210)은 제1 절연층(170)에 형성된 비아홀(H2)을 통해 박막트랜지스터(TFT)의 소스전극(160) 또는 드레인전극(162) 중 어느 하나와 전기적으로 연결될 수 있다.Referring to FIG. 10 , a step of forming the pixel electrode 210 on the first insulating layer 170 by patterning for each pixel may be performed. The pixel electrode 210 may be electrically connected to either the source electrode 160 or the drain electrode 162 of the thin film transistor TFT through the via hole H2 formed in the first insulating layer 170 .

화소전극(210)을 형성한 후, 화소전극(210)의 중앙부를 노출시키며 화소전극(210)의 가장자리를 덮도록 제2 절연층(180)을 형성하는 단계를 거칠 수 있다. 제2 절연층(180)은 화소정의막으로 이해될 수 있다.After forming the pixel electrode 210 , a step of forming the second insulating layer 180 may be performed to expose the central portion of the pixel electrode 210 and cover the edge of the pixel electrode 210 . The second insulating layer 180 may be understood as a pixel defining layer.

제2 절연층(180)이 화소전극(210)의 중앙부를 노출시키는 개구(H3)를 형성하는 과정에서, 이격영역(BA)에 제3 관통홀(403)을 동시에 형성할 수 있다. 이를 통해 이격영역(BA)에 제3 관통홀(403)을 형성하는 과정을 별도의 마스크 추가 없이 형성할 수 있어 제조 단가를 절감할 수 있다.While the second insulating layer 180 forms the opening H3 exposing the central portion of the pixel electrode 210 , the third through hole 403 may be simultaneously formed in the separation area BA. Through this, the process of forming the third through hole 403 in the separation area BA can be formed without adding a separate mask, thereby reducing the manufacturing cost.

제3 관통홀(403)을 통해, 제3 단부면(180a)이 노출될 수 있다. 이는 개구(H3)를 형성하는 과정에서 제3 관통홀(403)을 형성하기 때문인 것으로 이해될 수 있다. 이때 제3 관통홀(403)의 폭은 제2 관통홀(402)의 폭보다 크게 형성될 수 있다.The third end surface 180a may be exposed through the third through hole 403 . It may be understood that this is because the third through-hole 403 is formed in the process of forming the opening H3 . In this case, the width of the third through hole 403 may be greater than the width of the second through hole 402 .

즉, 제1 관통홀(401)이 가장 작은 폭을 갖도록 형성되고, 그 위에 제2 관통부(420)이 형성되며, 제3 관통홀(403)이 가장 큰 폭을 갖도록 형성될 수 있다. 이로써 제1 단부면(160a), 제2 단부면(170a) 및 제3 단부면(180a)은 단차를 갖는 계단 구조를 갖도록 형성될 수 있다. 제1 단부면(160a)은 제2 단부면(170a)보다 돌출되도록 형성되고, 제2 단부면(170a)은 제3 단부면(180a) 보다 돌출되도록 형성될 수 있다. 도 9에서는 제1 단부면(160a), 제2 단부면(170a) 및 제3 단부면(180a)가 단차를 갖도록 형성한 구조를 도시하고 있다. 다만 이에 한정되는 것은 아니고, 관통홀의 단부면은 전술한 도 4a 내지 도 4c의 구조 중 하나를 가질 수 있다.That is, the first through-hole 401 may be formed to have the smallest width, the second through-hole 420 may be formed thereon, and the third through-hole 403 may be formed to have the largest width. Accordingly, the first end surface 160a, the second end surface 170a, and the third end surface 180a may be formed to have a stepped structure having a step difference. The first end surface 160a may be formed to protrude more than the second end surface 170a, and the second end surface 170a may be formed to protrude more than the third end surface 180a. 9 illustrates a structure in which the first end surface 160a, the second end surface 170a, and the third end surface 180a are formed to have a step difference. However, the present invention is not limited thereto, and the end surface of the through hole may have one of the structures of FIGS. 4A to 4C described above.

도 11을 참조하면, 제2 절연층(180)에 의해 노출된 화소전극(210) 상에 발광층을 포함한 중간층(220)을 형성할 수 있다. 그 후 중간층(220)을 덮도록 제2 절연층(180) 상에 화소전극(210)과 대향하는 대향전극(230)을 형성하는 단계를 거칠 수 있다. 대향전극(230)은 기판(100) 전면(全面)에 형성될 수 있다. 따라서 도면에는 도시되지 않았으나, 제1 단부면(160a), 제2 단부면(170a) 및 제3 단부면(180a) 상에도 대향전극(230)이 형성될 수 있다.Referring to FIG. 11 , the intermediate layer 220 including the emission layer may be formed on the pixel electrode 210 exposed by the second insulating layer 180 . Thereafter, a step of forming the counter electrode 230 facing the pixel electrode 210 may be performed on the second insulating layer 180 to cover the intermediate layer 220 . The counter electrode 230 may be formed over the entire surface of the substrate 100 . Accordingly, although not shown in the drawings, the counter electrode 230 may also be formed on the first end surface 160a, the second end surface 170a, and the third end surface 180a.

그 후 제1 관통홀(401)과 동일하거나 더 작은 크기를 갖는 제4 관통홀(404)을 기판(100)에 형성할 수 있다. 제4 관통홀(404)을 기판(100)을 관통하도록 형성될 수 있다. 이러한 제4 관통홀(404)은 레이저 커팅을 이용하여 형성할 수 있고, 예컨대 펨토 레이저 등을 이용한 미세 패턴 가공을 통해 기판(100)의 일부를 제거할 수 있다.Thereafter, a fourth through hole 404 having a size equal to or smaller than that of the first through hole 401 may be formed in the substrate 100 . The fourth through hole 404 may be formed to penetrate the substrate 100 . The fourth through-hole 404 may be formed using laser cutting, and a portion of the substrate 100 may be removed through fine pattern processing using, for example, a femto laser.

도 12를 참조하면, 제1 관통홀(401)에 대응하는 기판(100)의 일부가 제거되어 제4 관통홀(404)이 형성될 수 있다. 따라서 이격영역(BA)에 형성된 관통부(400)는 제1 관통홀(401) 내지 제4 관통홀(404)이 중첩되어 형성될 수 있다. 또한 제4 관통홀(404)에 의해 제4 단부면(100a)이 노출될 수 있다. 제1 단부면(160a) 내지 제4 단부면(100a)는 관통부(400)의 내측면(400a)으로 이해될 수 있다.Referring to FIG. 12 , a portion of the substrate 100 corresponding to the first through hole 401 may be removed to form a fourth through hole 404 . Accordingly, the through portion 400 formed in the separation area BA may be formed by overlapping the first through hole 401 to the fourth through hole 404 . In addition, the fourth end surface 100a may be exposed by the fourth through hole 404 . The first end surface 160a to the fourth end surface 100a may be understood as the inner surface 400a of the through part 400 .

관통부(400)의 내측면(400a)은 도 12와 같이 계단 형상으로 단차를 갖도록 형성되거나, 경사를 갖도록 형성될 수도 있다. 또한 관통부(400)의 내측면(400a)은 대향전극(230)에서 기판(100) 측으로 갈수록 폭이 좁아지도록 형성될 수 있다. 즉 하부가 개방된 V자 형상으로 형성될 수 있다.The inner surface 400a of the through portion 400 may be formed to have a step shape in a step shape as shown in FIG. 12 or may be formed to have a slope. In addition, the inner surface 400a of the through portion 400 may be formed to become narrower in width from the counter electrode 230 toward the substrate 100 . That is, the lower portion may be formed in an open V-shape.

도 12에서는 대향전극(230)이 제2 절연층(180) 상에 형성되고, 제1 단부면(160a) 내지 제4 단부면(100a) 상에는 형성되지 않는 것으로 도시되어 있으나, 경우에 따라 대향전극(230)은 패터닝 되지 않고 기판(100) 전면(全面)에 형성되므로, 관통부(400)의 내측면(400a)에도 대향전극(230)이 형성될 수 있다.In FIG. 12 , the counter electrode 230 is formed on the second insulating layer 180 and is not formed on the first end surface 160a to the fourth end surface 100a, but in some cases, the counter electrode 230 is not formed. Since 230 is formed over the entire surface of the substrate 100 without being patterned, the counter electrode 230 may also be formed on the inner surface 400a of the through portion 400 .

대향전극(230) 상에 봉지층(300)을 형성하는 단계를 거칠 수 있다. 도 12에는 도시되어 있지 않으나, 봉지층(300)은 유기막과 무기막이 교번하여 적층된 다층 구조로 형성될 수 있다.A step of forming the encapsulation layer 300 on the counter electrode 230 may be performed. Although not shown in FIG. 12 , the encapsulation layer 300 may be formed in a multilayer structure in which an organic layer and an inorganic layer are alternately stacked.

봉지층(300)은 유기발광소자를 밀봉하도록 형성되며, 관통부(400)의 내측면(400a)을 덮도록 형성된다. 봉지층(300)이 관통부(400)의 내측면(400a)까지 덮도록 배치되지 않으면, 관통부(400)의 내측면(400a)으로 인해 단면이 노출된 하나 이상의 물질층들로 습기나 불순물이 유입되어 각종 소자부들을 손상시킬 수 있다. 따라서 봉지층(300)이 관통부(400)의 내측면(400a)을 덮도록 밀봉되어야 본 발명의 일 실시예에 따른 디스플레이 장치의 신뢰성을 향상시킬 수 있다.The encapsulation layer 300 is formed to seal the organic light emitting device, and is formed to cover the inner surface 400a of the through part 400 . If the encapsulation layer 300 is not arranged to cover the inner surface 400a of the through portion 400 , moisture or impurities may be formed as one or more material layers whose cross-section is exposed due to the inner surface 400a of the through portion 400 . This inflow may damage various element parts. Therefore, when the encapsulation layer 300 is sealed to cover the inner surface 400a of the through portion 400 , the reliability of the display device according to the embodiment of the present invention can be improved.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다. Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 기판
200: 유기발광소자
300: 봉지층
400: 관통부
400a: 내측면
410: 제1 관통부
420: 제2 관통부
BA: 이격 영역
PU, PU1, PU2, PU3: 화소
SP1, SP2, SP3: 부화소100: substrate
200: organic light emitting device
300: encapsulation layer
400: penetrating part
400a: inner side
410: first through portion
420: second penetrating portion
BA: separation area
PU, PU1, PU2, PU3: pixel
SP1, SP2, SP3: sub-pixel

Claims

Board;
first and second pixels disposed on the substrate and spaced apart from each other; and
a first through hole positioned between the first pixel and the second pixel;
to provide
the first pixel includes at least one first sub-pixel, and the second pixel includes at least one second sub-pixel;
The first subpixel extends along a first direction, and the second subpixel extends along a second direction intersecting the first direction.

According to claim 1,
and the first direction and the second direction are orthogonal to each other.

According to claim 1,
and the first subpixel and the second subpixel are one of a first color light emitting subpixel, a second color light emitting subpixel, and a third color light emitting subpixel, respectively.

According to claim 1,
The first through hole extends between the first pixel and the second pixel along the first direction.

According to claim 1,
Further comprising a third pixel spaced apart from the first pixel in the first direction,
and the third pixel extends in the same direction as the second pixel.

6. The method of claim 5,
The display device of claim 1, further comprising a second through-hole positioned between the first pixel and the third pixel.

7. The method of claim 6,
The second through hole extends between the first pixel and the third pixel in the second direction.

According to claim 1,
An inner surface of the first through hole has an inclined shape.

According to claim 1,
The first through-hole has a stepped inner surface.

According to claim 1,
The first through hole passes through the substrate.

According to claim 1,
Further comprising a plurality of insulating layers disposed on the substrate,
The plurality of insulating layers and the substrate each have openings to form the first through hole.

According to claim 1,
The display device is
a thin film transistor disposed on the substrate and including a semiconductor layer, a gate electrode and an electrode layer;
a gate insulating layer interposed between the semiconductor layer and the gate electrode and having a first opening defined by a first inner surface;
an interlayer insulating layer interposed between the gate electrode and the electrode layer and having a second opening defined by a second inner surface corresponding to the first opening;
a planarization layer covering the electrode layer and having a third opening defined by a third inner surface corresponding to the second opening; and
a pixel defining layer disposed on the planarization layer and having a fourth opening defined by the third inner surface corresponding to the third opening;
The substrate further includes a fifth opening defined by a fifth inner surface corresponding to the first opening to the fourth opening.

13. The method of claim 12,
The first through-hole includes the first to fifth openings.

13. The method of claim 12,
Further comprising an encapsulation layer covering the first pixel and the second pixel,
The encapsulation layer covers the first to fifth inner surfaces, the display device.

13. The method of claim 12,
the width of the second opening is equal to or wider than the width of the first opening;
a width of the third opening is equal to or wider than a width of the second opening;
a width of the fourth opening is equal to or wider than a width of the third opening;
and a width of the fifth opening is equal to or smaller than a width of the first opening.

According to claim 1,
Further comprising a wiring disposed on the substrate,
The wiring is disposed to bypass the first through hole.

preparing a substrate including a pixel area and a spaced area;
forming a plurality of pixels on the pixel area;
forming a through hole defined by an inner surface penetrating the substrate corresponding to the separation region; and
forming an encapsulation layer on the substrate to cover the inner surface of the through hole;
including,
The spacing region is located between adjacent pixels,
In the forming of the through-hole, the inner surface of the through-hole has an inclined or stepped shape when viewed in cross section.

18. The method of claim 17,
The forming of the plurality of pixels includes:
forming a pixel electrode on a substrate;
forming an intermediate layer including a light emitting layer on the pixel electrode; and
A method of manufacturing a display device, comprising: forming a counter electrode on the intermediate layer.

19. The method of claim 18,
The method of claim 1, wherein the width of the through hole gradually increases from the substrate toward the counter electrode.

20. The method of claim 19,
forming a thin film transistor including a semiconductor layer, a gate electrode, and an electrode layer on a substrate;
forming a gate insulating layer between the semiconductor layer and the gate electrode;
forming an interlayer insulating layer between the gate electrode and the electrode layer;
forming a planarization layer between the electrode layer and the pixel electrode;
forming a pixel defining layer covering edges of the pixel electrode and having an open portion exposing a central portion; and
Before forming the electrode layer, forming a contact hole for electrically connecting the semiconductor layer and the electrode layer in the gate insulating layer and the interlayer insulating layer; further comprising,
The forming of the through hole includes forming first to fifth openings in the gate insulating layer, the interlayer insulating layer, the planarization layer, the pixel defining layer, and the substrate, respectively,
The forming of the contact hole and the forming of the first opening and the second opening are simultaneously performed.

21. The method of claim 20,
Forming a hole exposing at least a portion of the electrode layer in the planarization layer to electrically connect the electrode layer and the pixel electrode;
The method of claim 1, wherein the forming of the hole in the planarization layer and the forming of the third opening are performed simultaneously.

22. The method of claim 21,
The method for manufacturing a display device, wherein the forming of the open portion in the pixel defining layer and the forming of the fourth opening are performed simultaneously.