KR102346781B1 - Electronic device including topological insulator and transition metal oxide - Google Patents

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Abstract

본 발명의 실시예들에 따르면, 위상 절연체 및 전이금속 산화물을 포함하는 전자 장치가 제공된다. 상기 전자 장치는 서로 대향하는 제1 면 및 제2 면을 포함하는 위상 절연 층, 및 상기 위상 절연 층의 상기 제1 면 상에 배치되는 전이금속 산화물 층을 포함한다. 상기 위상 절연 층은 1nm 내지 10nm의 두께를 갖는다.According to embodiments of the present invention, an electronic device including a topological insulator and a transition metal oxide is provided. The electronic device includes a phase insulating layer including first and second surfaces opposite to each other, and a transition metal oxide layer disposed on the first side of the topological insulating layer. The topological insulating layer has a thickness of 1 nm to 10 nm.

Description

위상 절연체 및 전이금속 산화물을 포함하는 전자 장치{Electronic device including topological insulator and transition metal oxide}Electronic device including topological insulator and transition metal oxide

본 발명은 위상 절연체 및 전이금속 산화물을 포함하는 전자 장치에 관한 것이다.The present invention relates to an electronic device comprising a topological insulator and a transition metal oxide.

위상 절연체는 디랙 콘이라 불리는 표면 에너지 밴드 구조를 갖는 물질로서, 그 내부는 절연성을 띠나 그 표면은 도전성을 띨 수 있다. 이러한 특성을 갖는 위상 절연체를 전자 장치에 활용하기 위하여 다양한 연구들이 수행되고 있다.The topological insulator is a material having a surface energy band structure called a Dirac cone, and the inside thereof is insulating but the surface thereof may be conductive. Various studies are being conducted to utilize a topological insulator having these characteristics in an electronic device.

본 발명이 해결하고자 하는 과제는 위상 절연체의 표면의 저항 상태를 제어할 수 있는 전자 장치를 제공하는데 있다.An object of the present invention is to provide an electronic device capable of controlling the resistance state of the surface of a topological insulator.

본 발명의 실시예들에 따른 전자 장치는 서로 대향하는 제1 면 및 제2 면을 포함하는 위상 절연 층; 및 상기 위상 절연 층의 상기 제1 면 상에 배치되는 전이금속 산화물 층을 포함할 수 있다.An electronic device according to embodiments of the present invention includes a phase insulating layer including a first surface and a second surface facing each other; and a transition metal oxide layer disposed on the first surface of the topological insulating layer.

일 실시예에 따르면, 상기 위상 절연 층은 1nm 내지 10nm의 두께를 가질 수 있다.According to an embodiment, the phase insulating layer may have a thickness of 1 nm to 10 nm.

일 실시예에 따르면, 상기 위상 절연 층은 화학식 AXBYCZDW(0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10)로 표현되는 화합물을 포함할 수 있다. 상기 A 및 상기 B는 각각 Bi, Sb, Tl, Pb, Sn, In, Ga, 또는 Ge 중에서 선택된 원소일 수 있고, 상기 C 및 상기 D는 각각 Se, Te, 또는 S 중에서 선택된 원소일 수 있다.According to one embodiment, the phase insulating layer is a compound represented by the formula A X B Y C Z D W (0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10) may include A and B may each be an element selected from Bi, Sb, Tl, Pb, Sn, In, Ga, or Ge, and C and D may each be an element selected from Se, Te, or S.

일 실시예에 따르면, 상기 전이금속 산화물 층은 상기 제1 면과 접할 수 있다.In an embodiment, the transition metal oxide layer may be in contact with the first surface.

일 실시예에 따르면, 상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 더 포함하되, 상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성될 수 있다.According to an embodiment, it may further include a gate electrode provided on the transition metal oxide layer, wherein the gate electrode is configured to apply a voltage to the transition metal oxide layer.

일 실시예에 따르면, 상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 밀도가 제어될 수 있다.According to an embodiment, the density of oxygen defects in the transition metal oxide layer may be controlled by the voltage.

일 실시예에 따르면, 상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 전하 상태가 제어될 수 있다.According to an embodiment, the charge state of oxygen defects of the transition metal oxide layer may be controlled by the voltage.

일 실시예에 따르면, 상기 제2 면 상에 배치되는 제1 및 제2 소스/드레인 전극들을 더 포함할 수 있다. 상기 제1 및 제2 소스/드레인 전극들 사이의 상기 제2 면은 채널 영역으로 정의될 수 있다. 평면적 관점에서, 상기 전이금속 산화물 층은 상기 채널 영역과 적어도 부분적으로 중첩될 수 있다.According to an embodiment, first and second source/drain electrodes disposed on the second surface may be further included. The second surface between the first and second source/drain electrodes may be defined as a channel region. In a plan view, the transition metal oxide layer may at least partially overlap the channel region.

일 실시예에 따르면, 상기 제1 면 상에 배치되는 제1 및 제2 소스/드레인 전극들을 더 포함할 수 있다. 상기 제1 및 제2 소스/드레인 전극들은 상기 전이금속 산화물 층을 사이에 두고 서로 이격할 수 있다.According to an embodiment, it may further include first and second source/drain electrodes disposed on the first surface. The first and second source/drain electrodes may be spaced apart from each other with the transition metal oxide layer interposed therebetween.

일 실시예에 따르면, 상기 전이금속 산화물 층은 제1 서브 전이금속 산화물 층 및 제2 서브 전이금속 산화물 층을 포함할 수 있다. 상기 제1 서브 전이금속 산화물 층의 산소 결함들의 밀도는 상기 제2 서브 전이금속 산화물 층의 산소 결함들의 밀도보다 작을 수 있다.According to an embodiment, the transition metal oxide layer may include a first sub-transition metal oxide layer and a second sub-transition metal oxide layer. A density of oxygen defects in the first sub-transition metal oxide layer may be smaller than a density of oxygen defects in the second sub-transition metal oxide layer.

본 발명의 실시예들에 따른 전자 장치는 위상 절연 층, 상기 위상 절연 층의 표면은 채널 영역을 포함하는 것; 평면적 관점에서, 상기 채널 영역과 중첩되도록 제공되는 전이금속 산화물 층; 및 상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 더 포함할 수 있다. 상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성될 수 있다.An electronic device according to embodiments of the present invention may include a topological insulating layer, wherein a surface of the topological insulating layer includes a channel region; a transition metal oxide layer provided to overlap the channel region in a plan view; and a gate electrode provided on the transition metal oxide layer. The gate electrode may be configured to apply a voltage to the transition metal oxide layer.

일 실시예에 따르면, 상기 위상 절연 층은 1nm 내지 10nm의 두께를 가질 수 있다.According to an embodiment, the phase insulating layer may have a thickness of 1 nm to 10 nm.

일 실시예에 따르면, 상기 채널 영역의 저항은 상기 전압에 의해 제어될 수 있다.According to an embodiment, the resistance of the channel region may be controlled by the voltage.

일 실시예에 따르면, 상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 밀도가 제어될 수 있다.According to an embodiment, the density of oxygen defects in the transition metal oxide layer may be controlled by the voltage.

일 실시예에 따르면, 상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 전하 상태가 제어될 수 있다.According to an embodiment, the charge state of oxygen defects of the transition metal oxide layer may be controlled by the voltage.

본 발명의 실시예들에 따른 전자 장치는 서로 대향하는 일면 및 타면을 갖는 위상 절연 층; 상기 일면 상에 서로 이격하여 제공되는 제1 및 제2 소스/드레인 전극들, 상기 제1 및 제2 소스/드레인 전극들 사이의 상기 일면은 채널 영역으로 정의되는 것; 상기 위상 절연 층의 상기 일면 또는 상기 타면 상에 제공되는 전이금속 산화물 층, 평면적 관점에서 상기 전이금속 산화물 층은 상기 채널 영역과 적어도 부분적으로 중첩되는 것; 및 상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 포함할 수 있다.An electronic device according to embodiments of the present invention includes a phase insulating layer having one surface and the other surface facing each other; first and second source/drain electrodes spaced apart from each other on the one surface, and one surface between the first and second source/drain electrodes being defined as a channel region; a transition metal oxide layer provided on the one surface or the other surface of the topological insulating layer, wherein the transition metal oxide layer at least partially overlaps the channel region in a plan view; and a gate electrode provided on the transition metal oxide layer.

일 실시예에 따르면, 상기 위상 절연 층은 1nm 내지 10nm의 두께를 가질 수 있다.According to an embodiment, the phase insulating layer may have a thickness of 1 nm to 10 nm.

일 실시예에 따르면, 상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성될 수 있다. 상기 전이금속 산화물 층에 가해지는 상기 전압에 의해 상기 채널 영역의 저항 상태가 제어될 수 있다. According to an embodiment, the gate electrode may be configured to apply a voltage to the transition metal oxide layer. A resistance state of the channel region may be controlled by the voltage applied to the transition metal oxide layer.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 따르면, 위상 절연체의 표면의 저항 상태를 제어할 수 있는 전자 장치가 제공될 수 있다.According to embodiments of the present invention, an electronic device capable of controlling a resistance state of a surface of a topological insulator may be provided.

도 1은 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도이다.
도 2a는 본 발명의 실시예들에 따른 전자 장치가 오프-상태에 있을 때 채널 영역의 에너지 밴드 다이어그램을 개략적으로 나타낸다.
도 2b는 본 발명의 실시예들에 따른 전자 장치가 온-상태에 있을 때 채널 영역의 에너지 밴드 다이어그램을 개략적으로 나타낸다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 일 예를 설명하기 위한 도면들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 다른 예를 설명하기 위한 도면들이다.
도 4c는 티타늄 산화물의 페르미 레벨에 따른 산소 결함들의 전하 상태 변화를 나타내는 그래프이다.
도 4d는 티타늄 산화물의 산소 결함들의 전하 상태에 따른 자기 모멘트의 변화를 나타내는 그래프이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 또 다른 예를 설명하기 위한 도면들이다.
도 6a 내지 도 6c는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 또 다른 예를 설명하기 위한 도면들이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도들이다.
도 8a 내지 도 8d는 전이금속 산화물 층 내의 산소 결함에 따른 위상 절연 층의 표면 상태를 시뮬레이션한 결과를 나타내는 그래프들이다.
도 9a는 전이금속 산화물 층의 산소 결함에 따른 위상 절연 층의 표면의 저항 변화를 시뮬레이션한 결과를 나타내는 그래프이다.
도 9b는 전이금속 산화물 층의 산소 결함에 따른 위상 절연 층의 표면의 전도도 변화를 시뮬레이션한 결과를 나타내는 그래프이다.1 is a perspective view illustrating an electronic device according to embodiments of the present invention.
2A schematically illustrates an energy band diagram of a channel region when an electronic device is in an off-state according to embodiments of the present invention.
2B schematically illustrates an energy band diagram of a channel region when an electronic device is in an on-state according to embodiments of the present invention.
3A and 3B are diagrams for explaining an example of controlling an on-off state of an electronic device according to embodiments of the present invention.
4A and 4B are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention.
FIG. 4C is a graph illustrating a change in charge state of oxygen defects according to the Fermi level of titanium oxide.
4D is a graph illustrating a change in magnetic moment according to charge states of oxygen defects in titanium oxide.
5A to 5C are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention.
6A to 6C are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention.
7A to 7C are perspective views illustrating electronic devices according to embodiments of the present invention.
8A to 8D are graphs illustrating simulation results of the surface state of the topological insulating layer according to oxygen defects in the transition metal oxide layer.
9A is a graph showing a simulation result of a change in the resistance of the surface of the phase insulating layer according to oxygen defects in the transition metal oxide layer.
9B is a graph showing a simulation result of a change in the conductivity of the surface of the phase insulating layer according to oxygen defects in the transition metal oxide layer.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에 개시된 실시예에 한정되지 않으며, 서로 다른 다양한 형태로 구현될 수 있다. 아래의 실시예는 단지 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods for achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, and may be implemented in various different forms. The following examples are provided only to complete the disclosure of the present invention, and to fully inform those of ordinary skill in the art to the scope of the present invention. The invention is only defined by the scope of the claims.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급이 없는 한 복수형도 포함한다. 명세서에서 사용된 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작, 및/또는 소자 외에 하나 이상의 다른 구성요소, 단계, 동작, 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing the embodiments and is not intended to limit the present invention. In this specification, the singular also includes the plural unless otherwise specified. As used herein, 'comprises' and/or 'comprising' means one or more other components, steps, operations, and/or elements in addition to the stated elements, steps, operations, and/or elements. does not exclude the presence or addition of

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도들을 참고하여 설명될 것이다. 도면들에 도시된 구성요소들의 두께는 기술 내용의 효과적인 설명을 위해 과장된 것일 수 있다. 따라서, 구성요소들의 형상은 제조 공정 및/또는 허용 오차 등에 따라 변형될 수 있다. 즉, 본 발명의 실시예들은 도면들에 도시된 특정 형상으로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형상의 변화도 포함하는 것이다. 예를 들어, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형상일 수 있다. 도면에서 예시된 구성요소는 개략적인 속성을 가지며, 도면에서 예시된 구성요소의 형상은 구성요소의 설명을 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.The embodiments described in this specification will be described with reference to ideal illustrative drawings of the present invention. The thickness of the components shown in the drawings may be exaggerated for effective description of technical content. Accordingly, the shape of the components may be deformed according to a manufacturing process and/or tolerance. That is, embodiments of the present invention are not limited to the specific shape shown in the drawings, but also include a change in shape generated according to a manufacturing process. For example, the etched region shown at a right angle may be rounded or have a predetermined curvature. The components illustrated in the drawings have schematic properties, and the shapes of the components illustrated in the drawings are for the description of the components and not to limit the scope of the invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 이하에서, 본 발명의 실시예들은 위상 절연체 및 전이금속 산화물과 관련된 물리적 현상에 대한 현재의 이해를 바탕으로 설명된다. 하지만, 본 발명의 실시예들이 특정한 물리적 설명에 의존하는 것은 아니다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, embodiments of the present invention are described based on current understanding of the physical phenomena associated with topological insulators and transition metal oxides. However, embodiments of the present invention do not depend on specific physical descriptions.

도 1은 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도이다. 이하, 도 1을 참조하여 본 발명의 실시예들에 따른 전자 장치의 구조에 대하여 설명한다.1 is a perspective view illustrating an electronic device according to embodiments of the present invention. Hereinafter, a structure of an electronic device according to embodiments of the present invention will be described with reference to FIG. 1 .

도 1을 참조하면, 본 발명의 실시예들에 따른 전자 장치(10)는 위상 절연 층(100), 전이금속 산화물 층(110), 게이트 전극(120), 및 제1 및 제2 소스/드레인 전극들(130, 132)을 포함할 수 있다.Referring to FIG. 1 , an electronic device 10 according to embodiments of the present invention includes a phase insulating layer 100 , a transition metal oxide layer 110 , a gate electrode 120 , and first and second sources/drains. It may include electrodes 130 and 132 .

위상 절연 층(100)은 표면(surface) 및 내부(100i)(interior portion)를 포함할 수 있다. 위상 절연 층(100)의 표면은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 단면적 관점에서, 위상 절연 층(100)의 내부(100i)는 제1 면(100a) 및 제2 면(100b) 사이에 위치할 수 있다.The topological insulating layer 100 may include a surface and an interior 100i (interior portion). The surface of the phase insulating layer 100 may include a first surface 100a and a second surface 100b that face each other. In terms of cross-sectional area, the interior 100i of the topological insulating layer 100 may be positioned between the first surface 100a and the second surface 100b.

위상 절연 층(100)은 위상 절연체(topological insulator; TI)를 포함할 수 있다. 위상 절연체란, 충분한 두께(예를 들어, 10 QL(quintuple layer)을 초과하는 두께)를 가질 때, 그 내부는 절연성을 띠고 그 표면은 전도성을 띠는 물질일 수 있다. 다시 말해, 충분한 두께를 갖는 위상 절연체의 내부는 에너지 밴드 갭을 갖지만, 그 표면은 에너지 밴드 갭을 갖지 않을 수 있다.The topological insulating layer 100 may include a topological insulator (TI). The topological insulator may be a material having a sufficient thickness (eg, a thickness exceeding 10 quintuple layer (QL)), the inside of which is insulating and the surface of which is conductive. In other words, the interior of a topological insulator having a sufficient thickness may have an energy band gap, but its surface may not have an energy band gap.

위상 절연체는 화학식 AXBYCZDW(0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10)로 표현되는 화합물일 수 있다. 상기 A 및 상기 B는 각각 Bi, Sb, Tl, Pb, Sn, In, Ga, 또는 Ge 중에서 선택된 원소일 수 있고, 상기 C 및 상기 D는 각각 Se, Te, 또는 S 중에서 선택된 원소일 수 있다. 일 예로, 위상 절연체는 화학식 A1- XBXC1 - YDY(0<X≤1, 0<Y≤1), 화학식 A2- XBXC3 - YDY(0<X≤2, 0<Y≤3), 화학식 A3- XBXC4 - YDY(0<X≤3, 0<Y≤4), 또는 화학식 A5- XBXC7 - YDY(0<X≤3, 0<Y≤4)로 표현되는 화합물일 수 있다. 상기 A 및 상기 B는 각각 Bi, Sb, Tl, Pb, Sn, In, Ga, 또는 Ge 중에서 선택된 원소일 수 있고, 상기 C 및 상기 D는 각각 Se, Te, 또는 S 중에서 선택된 원소일 수 있다. 다른 예로, 위상 절연체는 Bi2Se3, Bi2Te3, Ge2Se2Te5, Sb2Te3, Sb2Se3, Bi2Te2Se, Bi2Te1.6S1.4, Bi1 . 1Sb0 . 9Te2S, Bi1 . 5Sb0 . 5Te1 . 7Se1 .3, TlBiSe2, TlBiTe2, TlBi(S1-xSex)2, PbBi2Te4, PbSb2Te4, GeBi2Te4, 또는 PbBi4Te7일 수 있다.The topological insulator may be a compound represented by the formula A X B Y C Z D W (0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10). A and B may each be an element selected from Bi, Sb, Tl, Pb, Sn, In, Ga, or Ge, and C and D may each be an element selected from Se, Te, or S. For example, the phase insulation of the formula A 1- X B X C 1 - Y D Y (0 <X≤1, 0 <Y≤1), formula A 2- X B X C 3 - Y D Y (0 <X ≤2, 0<Y≤3), Formula A 3- X B X C 4 - Y D Y (0<X≤3, 0<Y≤4), or Formula A 5- X B X C 7 - Y D It may be a compound represented by Y (0<X≤3, 0<Y≤4). A and B may each be an element selected from Bi, Sb, Tl, Pb, Sn, In, Ga, or Ge, and C and D may each be an element selected from Se, Te, or S. In another example, the topological insulator can be Bi 2 Se 3 , Bi 2 Te 3 , Ge 2 Se 2 Te 5 , Sb 2 Te 3 , Sb 2 Se 3 , Bi 2 Te 2 Se, Bi 2 Te 1.6 S 1.4 , Bi 1 . 1 Sb 0 . 9 Te 2 S, Bi 1 . 5 Sb 0 . 5 Te 1 . 7 Se 1 .3, TlBiSe 2, TlBiTe 2, TlBi (S 1-x Se x) 2, PbBi 2 Te 4, PbSb 2 Te 4, GeBi 2 Te 4, or PbBi 4 Te may be 7 days.

충분한 두께를 갖는 위상 절연체의 표면은 디랙 콘 표면 상태(Dirac cone surface state)를 가질 수 있다. 충분한 두께를 갖는 위상 절연체의 제1 면(예를 들어, 상면)의 표면-상태 파동 함수(surface-state wave function)와 제2 면(예를 들어, 하면)의 표면-상태 파동 함수 사이의 중첩(overlapping)은 무시할 수 있을 정도로 작을 수 있다. The surface of the topological insulator having a sufficient thickness may have a Dirac cone surface state. Superposition between a surface-state wave function of a first side (eg, top surface) and a surface-state wave function of a second side (eg, bottom surface) of a topological insulator having a sufficient thickness (overlapping) can be small enough to be negligible.

위상 절연 층(100)은 약 1 QL 내지 약 10 QL의 두께(100t)를 가질 수 있다. 예를 들어, 위상 절연 층(100)의 두께(100t)는 약 1nm 내지 약 10nm일 수 있다. 위상 절연 층(100)의 두께(100t)는 제1 면(100a)과 제2 면(100b) 사이의 거리로 정의될 수 있다. 위상 절연 층(100)의 두께(100t)는 충분히 얇기 때문에, 위상 절연 층(100)의 제1 면(100a)의 표면-상태 파동 함수와 제2 면(100b)의 표면-상태 파동 함수가 중첩되어 서로 영향을 미칠 수 있다.The topological insulating layer 100 may have a thickness 100t of about 1 QL to about 10 QL. For example, the thickness 100t of the phase insulating layer 100 may be about 1 nm to about 10 nm. The thickness 100t of the phase insulating layer 100 may be defined as a distance between the first surface 100a and the second surface 100b. Since the thickness 100t of the phase insulation layer 100 is sufficiently thin, the surface-state wave function of the first surface 100a of the phase insulation layer 100 overlaps the surface-state wave function of the second surface 100b. and can influence each other.

위상 절연 층(100)의 제1 면(100a) 상에 전이금속 산화물 층(110)이 배치될 수 있다. 전이금속 산화물 층(110)은 제1 면(100a)에 인접하게 배치될 수 있다. 몇몇 실시예들에 따르면, 도 1에 도시된 바와 같이, 전이금속 산화물 층(110)은 제1 면(100a)에 접할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 다르면, 도 1에 도시된 바와 달리, 전이금속 산화물 층(110)과 제1 면(100a) 사이에 별개의 층(미도시)이 제공될 수도 있다. 전이금속 산화물 층(110)은 약 1nm 내지 약 100nm의 두께를 가질 수 있다.A transition metal oxide layer 110 may be disposed on the first surface 100a of the topological insulating layer 100 . The transition metal oxide layer 110 may be disposed adjacent to the first surface 100a. According to some embodiments, as shown in FIG. 1 , the transition metal oxide layer 110 may be in contact with the first surface 100a. However, the present invention is not limited thereto. According to other embodiments, unlike shown in FIG. 1 , a separate layer (not shown) may be provided between the transition metal oxide layer 110 and the first surface 100a. The transition metal oxide layer 110 may have a thickness of about 1 nm to about 100 nm.

전이금속 산화물 층(110)은 티타늄(Ti), 바나듐(V), 크로뮴(Cr), 망가니즈(Mn), 철(Fe), 코발트(Co), 니켈(Ni), 구리(Cu), 아연(Zn), 이트륨(Y), 지르코늄(Zr), 니오븀(Nb), 테크네튬(Tc), 루테늄(Ru), 카드뮴(Cd), 하프늄(Hf), 탄탈럼(Ta), 이리듐(Ir), 텅스텐(W), 란타넘(La), 세륨(Ce), 및 가돌리늄(Gd) 중에서 선택된 적어도 하나의 산화물을 포함할 수 있다. The transition metal oxide layer 110 is titanium (Ti), vanadium (V), chromium (Cr), manganese (Mn), iron (Fe), cobalt (Co), nickel (Ni), copper (Cu), zinc (Zn), yttrium (Y), zirconium (Zr), niobium (Nb), technetium (Tc), ruthenium (Ru), cadmium (Cd), hafnium (Hf), tantalum (Ta), iridium (Ir), It may include at least one oxide selected from tungsten (W), lanthanum (La), cerium (Ce), and gadolinium (Gd).

전이금속 산화물 층(110)은 산소 결함들(oxygen vacancies) 및 그에 인접하는 홀전자들(unpaired electrons)을 포함할 수 있다. 예를 들어, 전이금속 산화물 층(110)은 산소 원자들이 빠져나간 (혹은, 부족한) 자리인 산소 결함들을 포함할 수 있고, 상기 산소 결함들에 인접하는 전이금속 원자들은 홀전자들을 가질 수 있다. 전이금속 산화물 층(110)에 포함된 상기 홀전자들은 인접하는 위상 절연 층(100)의 표면 상태에 영향을 미칠 수 있다.The transition metal oxide layer 110 may include oxygen vacancies and unpaired electrons adjacent thereto. For example, the transition metal oxide layer 110 may include oxygen defects that are sites from which oxygen atoms have escaped (or lack thereof), and transition metal atoms adjacent to the oxygen defects may have unpaired electrons. The unpaired electrons included in the transition metal oxide layer 110 may affect the surface state of the adjacent topological insulating layer 100 .

전이금속 산화물 층(110) 내의 홀전자들의 밀도는 전이금속 산화물 층(110) 내의 산소 결함들의 밀도 및/또는 전하 상태에 따라 달라질 수 있다. 일 예로, 전이금속 산화물 층(110) 내의 홀전자들의 밀도는 전이금속 산화물 층(110) 내의 산소 결함들의 밀도에 비례할 수 있다. 다른 예로, 전이 금속 산화물 층(110) 내의 홀전자의 밀도는 전이금속 산화물 층(110) 내의 산소 결함들의 전하 상태에 따라 달라질 수 있다.The density of unpaired electrons in the transition metal oxide layer 110 may vary depending on the density and/or charge state of oxygen defects in the transition metal oxide layer 110 . For example, the density of unpaired electrons in the transition metal oxide layer 110 may be proportional to the density of oxygen defects in the transition metal oxide layer 110 . As another example, the density of unpaired electrons in the transition metal oxide layer 110 may vary according to charge states of oxygen defects in the transition metal oxide layer 110 .

전이금속 산화물 층(110) 상에 게이트 전극(120)이 배치될 수 있다. 게이트 전극(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(120)은 금속, 금속 질화물, 및/또는 도핑된 반도체 물질을 포함할 수 있다. 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 전압이 가해질 수 있다. 상기 전압을 통해 전이금속 산화물 층(110)의 산소 결함들의 밀도 및/또는 전하 상태(charge state)가 제어될 수 있으며, 나아가 전이금속 산화물 층(110)의 홀전자들의 밀도가 제어될 수 있다.The gate electrode 120 may be disposed on the transition metal oxide layer 110 . The gate electrode 120 may include a conductive material. For example, the gate electrode 120 may include a metal, a metal nitride, and/or a doped semiconductor material. A voltage may be applied to the transition metal oxide layer 110 through the gate electrode 120 . Through the voltage, the density and/or charge state of oxygen defects of the transition metal oxide layer 110 may be controlled, and further, the density of unpaired electrons of the transition metal oxide layer 110 may be controlled.

위상 절연 층(100)의 표면 상에 제1 및 제2 소스/드레인 전극들(130, 132)이 배치될 수 있다. 몇몇 실시예들에 따르면, 도 1에 도시된 바와 같이, 제1 및 제2 소스/드레인 전극들(130, 132)은 제2 면(100b) 상에 배치될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 1에 도시된 바와 달리, 제1 및 제2 소스/드레인 전극들(130, 132)은 제1 면(100a) 상에 배치될 수도 있다.First and second source/drain electrodes 130 and 132 may be disposed on the surface of the topological insulating layer 100 . According to some embodiments, as shown in FIG. 1 , the first and second source/drain electrodes 130 and 132 may be disposed on the second surface 100b. However, the present invention is not limited thereto. According to other embodiments, unlike shown in FIG. 1 , the first and second source/drain electrodes 130 and 132 may be disposed on the first surface 100a.

제1 및 제2 소스/드레인 전극들(130, 132)은 서로 이격할 수 있다. 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 위상 절연 층(100)의 표면은 채널 영역(CHR)으로 정의될 수 있다. 예를 들어, 도 1에 도시된 실시예에 따르면, 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 제2 면(100b)은 채널 영역(CHR)으로 정의될 수 있다.The first and second source/drain electrodes 130 and 132 may be spaced apart from each other. A surface of the phase insulating layer 100 between the first and second source/drain electrodes 130 and 132 may be defined as a channel region CHR. For example, according to the embodiment illustrated in FIG. 1 , the second surface 100b between the first and second source/drain electrodes 130 and 132 may be defined as a channel region CHR.

제1 및 제2 소스/드레인 전극들(130, 132)은 채널 영역(CHR)을 통해 연결될(coupled) 수 있다. 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 저항은 채널 영역(CHR)의 저항에 따라 달라질 수 있다. 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 저항이 클 때(즉, 채널 영역(CHR)의 저항이 클 때), 전자 장치(10)은 오프-상태(off-state)에 있다고 정의될 수 있다. 반대로, 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 저항이 작을 때(즉, 채널 영역(CHR)의 저항이 작을 때), 전자 장치(10)은 온-상태(on-state)에 있다고 정의될 수 있다.The first and second source/drain electrodes 130 and 132 may be coupled through the channel region CHR. The resistance between the first and second source/drain electrodes 130 and 132 may vary according to the resistance of the channel region CHR. When the resistance between the first and second source/drain electrodes 130 and 132 is high (ie, when the resistance of the channel region CHR is high), the electronic device 10 is in an off-state. can be defined as being in Conversely, when the resistance between the first and second source/drain electrodes 130 and 132 is small (ie, when the resistance of the channel region CHR is small), the electronic device 10 is turned on. state) can be defined.

전이금속 산화물 층(110)은 채널 영역(CHR)에 인접하게 위치할 수 있다. 예를 들어, 평면적 관점에서, 전이금속 산화물 층(110)은 채널 영역(CHR)과 적어도 부분적으로 중첩될 수 있다. 몇몇 실시예들에 따르면, 도 1에 도시된 바와 같이, 평면적 관점에서 전이금속 산화물 층(110)은 채널 영역(CHR) 내에 한정되어 제공될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 1에 도시된 바와 달리, 평면적 관점에서 전이금속 산화물 층(110)은 채널 영역(CHR)을 넘어 연장될 수 있다.The transition metal oxide layer 110 may be positioned adjacent to the channel region CHR. For example, in a plan view, the transition metal oxide layer 110 may at least partially overlap the channel region CHR. According to some embodiments, as shown in FIG. 1 , the transition metal oxide layer 110 may be provided while being limited in the channel region CHR in a plan view. However, the present invention is not limited thereto. According to other embodiments, unlike illustrated in FIG. 1 , the transition metal oxide layer 110 may extend beyond the channel region CHR in a plan view.

제1 및 제2 소스/드레인 전극들(130, 132)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 소스/드레인 전극들(130, 132)은 금속, 금속 질화물, 및/또는 도핑된 반도체 물질을 포함할 수 있다.The first and second source/drain electrodes 130 and 132 may include a conductive material. For example, the first and second source/drain electrodes 130 and 132 may include a metal, a metal nitride, and/or a doped semiconductor material.

도 2a는 본 발명의 실시예들에 따른 전자 장치가 오프-상태에 있을 때 채널 영역의 에너지 밴드 다이어그램을 개략적으로 나타낸다. 도 2b는 본 발명의 실시예들에 따른 전자 장치가 온-상태에 있을 때 채널 영역의 에너지 밴드 다이어그램을 개략적으로 나타낸다. 이하, 도 1, 도 2a, 및 도 2b를 참조하여 본 발명의 실시예들에 따른 전자 장치의 온-상태와 오프-상태에 대하여 설명한다.2A schematically illustrates an energy band diagram of a channel region when an electronic device is in an off-state according to embodiments of the present invention. 2B schematically illustrates an energy band diagram of a channel region when an electronic device is in an on-state according to embodiments of the present invention. Hereinafter, an on-state and an off-state of an electronic device according to embodiments of the present invention will be described with reference to FIGS. 1, 2A, and 2B.

도 1을 참조하면, 채널 영역(CHR)의 표면 상태 및 그에 따른 저항은 전이금속 산화물 층(110) 내의 홀전자들의 밀도(혹은, 산소 결함들의 밀도 및/또는 전하 상태)에 따라 달라질 수 있다. 즉, 전자 장치(10)의 온-오프 상태는 전이금속 산화물 층(110) 내의 홀전자들의 밀도(혹은, 산소 결함들의 밀도 및/또는 전하 상태)에 따라 달라질 수 있다.Referring to FIG. 1 , the surface state of the channel region CHR and its resistance may vary depending on the density of unpaired electrons (or the density and/or charge state of oxygen defects) in the transition metal oxide layer 110 . That is, the on-off state of the electronic device 10 may vary depending on the density of unpaired electrons (or the density and/or charge state of oxygen defects) in the transition metal oxide layer 110 .

도 1 및 도 2a를 참조하면, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 낮을 때, 전자 장치(10)는 오프-상태에 있을 수 있다. 다시 말해, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 낮을 때, 채널 영역(CHR)의 저항은 클 수 있다.1 and 2A , when the density of unpaired electrons included in the transition metal oxide layer 110 is low, the electronic device 10 may be in an off-state. In other words, when the density of unpaired electrons included in the transition metal oxide layer 110 is low, the resistance of the channel region CHR may be large.

위상 절연 층(100)의 두께(100t)가 약 1 QL 내지 약 10 QL로 얇기 때문에, 제1 면(100a)의 표면 상태(surface state)와 제2 면(100b)의 표면 상태 사이에 결합(coupling)이 이루어질 수 있다. 구체적으로, 제1 면(100a)의 표면-상태 파동 함수와 제2 면(100b)의 표면-상태 파동 함수 사이에 혼성(hybridization)이 발생할 수 있다. 이에 따라, 제1 면(100a) 및 제2 면(100b)의 디랙 콘 표면 상태가 깨질 수 있고, 제1 면(100a) 및 제2 면(100b)은 에너지 밴드 갭을 갖게 될 수 있다. 채널 영역(CHR)은 제2 면(100b)(혹은, 다른 실시예들에 따르면, 제1 면(100a))의 일부이므로, 도 2a에 도시된 바와 같이, 채널 영역(CHR)의 디랙 콘 표면 상태도 깨질 수 있고, 채널 영역(CHR)은 에너지 밴드 갭을 갖게 될 수 있다. 결론적으로, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 낮을 때, 채널 영역(CHR)은 높은 저항을 가질 수 있으며, 전자 장치(10)는 오프-상태에 있을 수 있다.Since the thickness 100t of the topological insulating layer 100 is as thin as about 1 QL to about 10 QL, the coupling between the surface state of the first surface 100a and the surface state of the second surface 100b ( coupling) can be achieved. Specifically, hybridization may occur between the surface-state wave function of the first surface 100a and the surface-state wave function of the second surface 100b. Accordingly, the Dirac cone surface state of the first surface 100a and the second surface 100b may be broken, and the first surface 100a and the second surface 100b may have an energy band gap. Since the channel region CHR is a part of the second surface 100b (or, according to other embodiments, the first surface 100a), as shown in FIG. 2A , the Dirac cone surface of the channel region CHR is The state may also be broken, and the channel region CHR may have an energy band gap. Consequently, when the density of unpaired electrons included in the transition metal oxide layer 110 is low, the channel region CHR may have a high resistance, and the electronic device 10 may be in an off-state.

도 1 및 도 2b를 참조하면, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 높을 때, 전자 장치(10)는 온-상태에 있을 수 있다. 다시 말해, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 높을 때, 채널 영역(CHR)의 저항은 작을 수 있다.1 and 2B , when the density of unpaired electrons included in the transition metal oxide layer 110 is high, the electronic device 10 may be in an on-state. In other words, when the density of unpaired electrons included in the transition metal oxide layer 110 is high, the resistance of the channel region CHR may be small.

전이금속 산화물 층(110) 내의 홀전자들은 그에 인접하는 위상 절연 층(100)의 스핀-궤도 결합(spin-orbit coupling)을 강화시킬 수 있다. 전이금속 산화물 층(110) 내의 홀전자들의 밀도가 높을수록 그리고 홀전자들이 위상 절연 층(100)에 인접하게 위치할수록, 홀전자들이 위상 절연 층(100)의 스핀-궤도 결합을 강화시키는 정도는 클 수 있다.Unpaired electrons in the transition metal oxide layer 110 may enhance spin-orbit coupling of the topological insulating layer 100 adjacent thereto. The higher the density of unpaired electrons in the transition metal oxide layer 110 and the more the unpaired electrons are located adjacent to the topological insulating layer 100, the greater the degree to which the unpaired electrons strengthen the spin-orbit coupling of the topological insulating layer 100. can be large

위상 절연 층(100)의 스핀-궤도 결합이 강화되면, 제1 면(100a)의 표면 상태와 제2 면(100b)의 표면 상태 사이의 결합이 약해질 수 있다. 구체적으로, 제1 면(100a)의 표면-상태 파동 함수와 제2 면(100b)의 표면-상태 파동 함수 사이의 혼성이 소멸되거나 약화될 수 있다. 이에 따라, 전이금속 산화물 층(110)에 인접하는 제1 면(100a) 및 제2 면(100b)의 디랙 콘 표면 상태가 회복될 수 있고, 전이금속 산화물 층(110)에 인접하는 제1 면(100a) 및 제2 면(100b)은 에너지 밴드 갭을 갖지 않게 될 수 있다. 전이금속 산화물 층(110)은 채널 영역(CHR)에 인접하게 배치되므로, 전이금속 산화물 층(110) 내의 홀전자들의 밀도가 높아지면, 도 2b에 도시된 바와 같이 채널 영역(CHR)의 디랙 콘 표면 상태가 회복될 수 있고, 채널 영역(CHR)은 에너지 밴드 갭을 갖지 않게 될 수 있다. 결론적으로, 전이금속 산화물 층(110)에 포함된 홀전자들의 밀도가 높을 때, 채널 영역(CHR)은 낮은 저항을 가질 수 있으며, 전자 장치(10)는 온-상태에 있을 수 있다.When the spin-orbit coupling of the topological insulating layer 100 is strengthened, the coupling between the surface state of the first surface 100a and the surface state of the second surface 100b may be weakened. Specifically, the hybridization between the surface-state wavefunction of the first surface 100a and the surface-state wavefunction of the second surface 100b may be extinguished or weakened. Accordingly, the Dirac cone surface state of the first surface 100a and the second surface 100b adjacent to the transition metal oxide layer 110 may be restored, and the first surface adjacent to the transition metal oxide layer 110 may be restored. (100a) and the second face (100b) can be made to have no energy band gap. Since the transition metal oxide layer 110 is disposed adjacent to the channel region CHR, when the density of unpaired electrons in the transition metal oxide layer 110 increases, as shown in FIG. 2B , the Dirac cone of the channel region CHR The surface state may be restored, and the channel region CHR may not have an energy band gap. Consequently, when the density of unpaired electrons included in the transition metal oxide layer 110 is high, the channel region CHR may have a low resistance, and the electronic device 10 may be in an on-state.

도 3a 및 도 3b는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 일 예를 설명하기 위한 도면들이다.3A and 3B are diagrams for explaining an example of controlling an on-off state of an electronic device according to embodiments of the present invention.

도 1, 도 3a, 및 도 3b를 참조하면, 전이금속 산화물 층(110)은 산소 결함들(OV)을 포함할 수 있다. 전자 장치(10)의 온-오프 상태를 제어하는 것은 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도를 제어함으로써 달성될 수 있다. 다시 말해, 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도를 제어함으로써 채널 영역(CHR)의 저항 상태를 제어할 수 있다. 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도는 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 전압을 가함으로써 변화될 수 있다.1, 3A, and 3B , the transition metal oxide layer 110 may include oxygen defects OV. Controlling the on-off state of the electronic device 10 may be achieved by controlling the density of oxygen defects OV in the transition metal oxide layer 110 . In other words, the resistance state of the channel region CHR may be controlled by controlling the density of oxygen defects OV in the transition metal oxide layer 110 . The density of oxygen defects OV in the transition metal oxide layer 110 may be changed by applying a voltage to the transition metal oxide layer 110 through the gate electrode 120 .

전이금속 산화물 층(110) 내의 홀전자들의 밀도는 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도에 비례하기 때문에, 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도가 낮으면 전이금속 산화물 층(110) 내의 홀전자들의 밀도도 낮을 수 있다. 반대로, 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도가 높으면 전이금속 산화물 층(110) 내의 홀전자들의 밀도도 높을 수 있다.Since the density of unpaired electrons in the transition metal oxide layer 110 is proportional to the density of oxygen defects OV in the transition metal oxide layer 110 , the density of oxygen defects OV in the transition metal oxide layer 110 . If is low, the density of unpaired electrons in the transition metal oxide layer 110 may also be low. Conversely, when the density of oxygen defects OV in the transition metal oxide layer 110 is high, the density of unpaired electrons in the transition metal oxide layer 110 may also be high.

도 3a에 도시된 바와 같이, 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도가 낮을 경우, 채널 영역(CHR)은 높은 저항을 가질 수 있으며, 전자 장치(10)는 오프-상태에 있을 수 있다.3A , when the density of oxygen defects OV in the transition metal oxide layer 110 is low, the channel region CHR may have a high resistance, and the electronic device 10 is in an off-state. can be in

낮은 밀도의 산소 결함들(OV)을 포함하는 전이금속 산화물 층(110)에 셋 전압(set voltage) 이상의 전압(VSET)을 가하면, 도 3b에 도시된 바와 같이 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도가 높아질 수 있으며, 이에 따라 전이금속 산화물 층(110) 내의 홀전자들의 밀도도 높아질 수 있다. 따라서, 낮은 밀도의 산소 결함들(OV)을 포함하는 전이금속 산화물 층(110)에 셋 전압(set voltage) 이상의 전압을 가하면, 채널 영역(CHR)은 낮은 저항을 가질 수 있으며, 전자 장치(10)는 온-상태로 전환될 수 있다. When a voltage (V SET ) equal to or greater than a set voltage is applied to the transition metal oxide layer 110 including a low density of oxygen defects (OV), as shown in FIG. 3B , in the transition metal oxide layer 110 , The density of oxygen defects OV may increase, and accordingly, the density of unpaired electrons in the transition metal oxide layer 110 may also increase. Accordingly, when a voltage greater than or equal to a set voltage is applied to the transition metal oxide layer 110 including the low density oxygen defects OV, the channel region CHR may have a low resistance, and the electronic device 10 may have a low resistance. ) can be switched to the on-state.

높은 밀도의 산소 결함들(OV)을 포함하는 전이금속 산화물 층(110)에 리셋 전압(reset voltage) 이상의 전압(VRESET)을 가하면, 도 3a에 도시된 바와 같이, 전이금속 산화물 층(110) 내의 산소 결함들(OV)의 밀도가 낮아질 수 있으며, 이에 따라 전이금속 산화물 층(110) 내의 홀전자들의 밀도도 낮아질 수 있다. 따라서, 높은 밀도의 산소 결함들(OV)을 포함하는 전이금속 산화물 층(110)에 리셋 전압(reset voltage) 이상의 전압을 가하면, 채널 영역(CHR)은 높은 저항을 가질 수 있으며, 전자 장치(10)는 오프-상태로 전환될 수 있다. When a voltage (V RESET ) equal to or greater than the reset voltage is applied to the transition metal oxide layer 110 including a high density of oxygen defects (OV), as shown in FIG. 3A , the transition metal oxide layer 110 . The density of oxygen defects OV may be reduced, and accordingly, the density of unpaired electrons in the transition metal oxide layer 110 may also be reduced. Accordingly, when a voltage greater than or equal to a reset voltage is applied to the transition metal oxide layer 110 including the high density of oxygen defects OV, the channel region CHR may have a high resistance, and the electronic device 10 may have a high resistance. ) can be switched off-state.

도 4a 및 도 4b는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 다른 예를 설명하기 위한 도면들이다. 4A and 4B are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention.

도 1, 도 4a, 및 도 4b를 참조하면, 전이금속 산화물 층(110)은 산소 결함들(OV)을 포함할 수 있다. 전자 장치(10)의 온-오프 상태를 제어하는 것은 전이금속 산화물 층(110)에 포함된 산소 결함들(OV) 중에서 위상 절연 층(100)에 인접하는 산소 결함들(OV)의 전하 상태를 제어함으로써 달성될 수 있다. 다시 말해, 위상 절연 층(100)에 인접하는 산소 결함들(OV)의 전하 상태를 제어함으로써 채널 영역(CHR)의 저항 상태를 제어할 수 있다. 1, 4A, and 4B , the transition metal oxide layer 110 may include oxygen defects OV. Controlling the on-off state of the electronic device 10 controls the charge state of oxygen defects OV adjacent to the phase insulating layer 100 among oxygen defects OV included in the transition metal oxide layer 110 . This can be achieved by controlling In other words, the resistance state of the channel region CHR may be controlled by controlling the charge state of the oxygen defects OV adjacent to the phase insulating layer 100 .

게이트 전극(120)을 통해 전이금속 산화물 층(110)에 가해지는 전압이 변하면, 위상 절연 층(100)에 인접하는 전이금속 산화물 층(110) 부분의 페르미 레벨이 달라질 수 있으며, 이에 따라 위상 절연 층(100)에 인접하는 산소 결함들(OV)의 전하 상태가 달라질 수 있다. 일 예로, 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 양의 전압이 가해지면, 위상 절연 층(100)에 인접하는 전이금속 산화물 층(110) 부분의 페르미 레벨이 낮아질 수 있고, 이에 따라 위상 절연 층(100)에 인접하는 산소 결함들(OV)은 양의 전하 상태(예를 들어, +2 또는 +1의 전하 상태)를 가질 수 있다. 다른 예로, 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 음의 전압이 가해지면, 위상 절연 층(100)에 인접하는 전이금속 산화물 층(110) 부분의 페르미 레벨이 높아질 수 있고, 이에 따라 위상 절연 층(100)에 인접하는 산소 결함들(OV)은 음의 전하 상태(예를 들어, -2 또는 -1의 전하 상태)를 가질 수 있다. 또 다른 예로, 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 가해지는 전압의 절대값이 작아지면, 산소 결함들(OV)은 중성의 전하 상태(neutral)를 가질 수 있다.When the voltage applied to the transition metal oxide layer 110 through the gate electrode 120 is changed, the Fermi level of the portion of the transition metal oxide layer 110 adjacent to the phase insulation layer 100 may be changed, and accordingly, the phase insulation The charge state of the oxygen defects OV adjacent to the layer 100 may be changed. For example, when a positive voltage is applied to the transition metal oxide layer 110 through the gate electrode 120, the Fermi level of the portion of the transition metal oxide layer 110 adjacent to the phase insulating layer 100 may be lowered, Accordingly, the oxygen defects OV adjacent to the phase insulating layer 100 may have a positive charge state (eg, a charge state of +2 or +1). As another example, when a negative voltage is applied to the transition metal oxide layer 110 through the gate electrode 120, the Fermi level of the portion of the transition metal oxide layer 110 adjacent to the phase insulating layer 100 may be increased, Accordingly, the oxygen defects OV adjacent to the phase insulating layer 100 may have a negative charge state (eg, a charge state of -2 or -1). As another example, when the absolute value of the voltage applied to the transition metal oxide layer 110 through the gate electrode 120 decreases, the oxygen defects OV may have a neutral charge state.

산소 결함들(OV)에 의하여 발생하는 홀전자들의 양은 산소 결함들(OV)의 전하 상태에 따라 달라질 수 있기 때문에, 위상 절연 층(100)에 인접하는 산소 결함들(OV)의 전하 상태를 제어함으로써 전자 장치(10)의 온-오프 상태(혹은, 채널 영역(CHR)의 저항 상태)를 제어할 수 있다. 위상 절연 층(100)에 인접하는 산소 결함들(OV)의 전하 상태를 제어하기 위해 가해지는 전압(V1, V2)의 크기는 도 3a 및 도 3b를 참조하여 설명한 셋 전압(VSET)의 크기 및 리셋 전압(VRESET)의 크기보다 작을 수 있다.Since the amount of unpaired electrons generated by the oxygen defects OV may vary depending on the charge state of the oxygen defects OV, the charge state of the oxygen defects OV adjacent to the phase insulating layer 100 is controlled. By doing so, the on-off state of the electronic device 10 (or the resistance state of the channel region CHR) may be controlled. The magnitude of the voltages V 1 , V 2 applied to control the charge state of the oxygen defects OV adjacent to the phase insulating layer 100 is the set voltage V SET described with reference to FIGS. 3A and 3B . may be smaller than the magnitude of and the magnitude of the reset voltage V RESET .

예를 들어, 도 4a에 도시된 바와 같이, 게이트 전극(120)에 제1 전압(V1)이 가해지면, 위상 절연 층(100)에 인접하는 산소 결함들(OV)은 제1 전하 상태(CS1)를 가질 수 있다. 도 4b에 도시된 바와 같이, 게이트 전극(120)에 제1 전압(V1)과 다른 제2 전압(V2)이 가해지면, 위상 절연 층(100)에 인접하는 산소 결함들(OV)은 제1 전하 상태(CS1)의 산소 결함들(OV)에 비하여 많은 홀전자들을 발생시키는 제2 전하 상태(CS2)를 가질 수 있다. 이에 따라, 도 4a에 도시된 바와 같이, 게이트 전극(120)에 제1 전압(V1)이 가해지는 경우, 채널 영역(CHR)은 높은 저항을 가질 수 있고, 전자 장치(10)은 오프-상태에 있을 수 있다. 반대로, 도 4b에 도시된 바와 같이, 게이트 전극(120)에 제2 전압(V2)이 가해지는 경우, 채널 영역(CHR)은 낮은 저항을 가질 수 있고, 전자 장치(10)은 온-상태에 있을 수 있다. 결론적으로, 게이트 전극(120)을 통해 전이금속 산화물 층(110)에 가하는 전압을 제어함으로써, 전자 장치(10)의 온-오프 상태를 제어할 수 있다.For example, as shown in FIG. 4A , when a first voltage V 1 is applied to the gate electrode 120 , the oxygen defects OV adjacent to the phase insulating layer 100 are in a first charge state ( CS1). The oxygen defects adjacent to the gate electrode 120, a first voltage (V 1) and a second voltage (V 2) is is applied, the phase insulation layer 100 is different in as shown in Figure 4b (OV) is It may have a second charge state CS2 generating more unpaired electrons than the oxygen defects OV of the first charge state CS1 . Accordingly, as shown in FIG. 4A , when the first voltage V 1 is applied to the gate electrode 120 , the channel region CHR may have a high resistance, and the electronic device 10 may turn off- may be in a state Conversely, as shown in FIG. 4B , when the second voltage V 2 is applied to the gate electrode 120 , the channel region CHR may have a low resistance, and the electronic device 10 may be in an on-state. can be in Consequently, by controlling the voltage applied to the transition metal oxide layer 110 through the gate electrode 120 , the on-off state of the electronic device 10 can be controlled.

도 4c는 티타늄 산화물의 페르미 레벨에 따른 산소 결함들의 전하 상태 변화를 나타내는 그래프이다. 도 4d는 티타늄 산화물의 산소 결함들의 전하 상태에 따른 자기 모멘트의 변화를 나타내는 그래프이다. 이하, 도 4c 및 도 4d를 더 참조하여, 전이금속 산화물 층(110)이 티타늄 산화물을 포함하는 실시예에 대하여 보다 자세히 설명한다.FIG. 4C is a graph illustrating a change in charge state of oxygen defects according to the Fermi level of titanium oxide. 4D is a graph illustrating a change in magnetic moment according to charge states of oxygen defects in titanium oxide. Hereinafter, an embodiment in which the transition metal oxide layer 110 includes titanium oxide will be described in more detail with reference to FIGS. 4C and 4D .

도 4c를 더 참조하면, 티타늄 산화물의 페르미 레벨이 점차적으로 높아짐에 따라, 산소 결함들(OV)의 전하 상태가 +2, 0(중성), -1, 그리고 -2로 변하는 것을 확인할 수 있다. 다시 말해, 게이트 전극(120)에 가해지는 전압이 양의 전압에서 음의 전압으로 점차적으로 변함에 따라, 산소 결함들(OV)의 전하 상태가 +2, 0(중성), -1, 그리고 -2로 변하는 것을 확인할 수 있다.Further referring to FIG. 4C , as the Fermi level of the titanium oxide gradually increases, it can be seen that the charge states of the oxygen defects OV change to +2, 0 (neutral), -1, and -2. In other words, as the voltage applied to the gate electrode 120 gradually changes from a positive voltage to a negative voltage, the charge states of the oxygen defects OV are +2, 0 (neutral), -1, and - It can be seen that the change to 2.

도 4d를 더 참조하면, 산소 결함들(OV)의 전하 상태가 0(중성)일 때에 티타늄 산화물의 자기 모멘트가 가장 크고, 산소 결함들(OV)의 전하 상태가 +2, -1, 및 -2일 때 티타늄 산화물의 자기 모멘트가 상대적으로 작은 것을 확인할 수 있다. 티타늄 산화물의 자기 모멘트가 크다는 것은 티타늄 산화물 내의 홀전자들의 밀도가 높다는 것을 의미할 수 있다. 따라서, 티타늄 산화물 내의 산소 결함들의 전하 상태가 0(중성)일 때, 티타늄 산화물 내의 홀전자들의 밀도가 가장 높고, 티타늄 산화물 내의 산소 결함들의 전하 상태가 +2, -1, 및 -2일 때는 자기 모멘트가 상대적으로 작은 것을 확인할 수 있다.Referring further to FIG. 4D , when the charge states of the oxygen defects OV are 0 (neutral), the magnetic moment of titanium oxide is greatest, and the charge states of the oxygen defects OV are +2, -1, and - When it is 2, it can be seen that the magnetic moment of titanium oxide is relatively small. The large magnetic moment of titanium oxide may mean that the density of unpaired electrons in the titanium oxide is high. Therefore, when the charge state of oxygen defects in titanium oxide is 0 (neutral), the density of unpaired electrons in titanium oxide is highest, and when the charge states of oxygen defects in titanium oxide are +2, -1, and -2, magnetic It can be seen that the moment is relatively small.

결론적으로, 전이금속 산화물 층(110)이 티타늄 산화물을 포함하는 경우, 산소 결함들(OV)의 전하 상태가 0(중성)이 되도록 게이트 전극(120)에 인가되는 전압을 제어함으로써 전자 장치(10)를 온-상태로 만들 수 있다. 또한, 전이금속 산화물 층(110)이 티타늄 산화물을 포함하는 경우, 산소 결함들(OV)의 전하 상태가 +2, -1, 또는 -2가 되도록 게이트 전극(120)에 인가되는 전압을 제어함으로써 전자 장치(10)를 오프-상태로 만들 수 있다.In conclusion, when the transition metal oxide layer 110 includes titanium oxide, the electronic device 10 by controlling the voltage applied to the gate electrode 120 so that the charge state of the oxygen defects OV becomes 0 (neutral). ) can be turned on. In addition, when the transition metal oxide layer 110 includes titanium oxide, by controlling the voltage applied to the gate electrode 120 so that the charge state of the oxygen defects OV becomes +2, -1, or -2, The electronic device 10 may be turned off.

도 5a 내지 도 5c는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 또 다른 예를 설명하기 위한 도면들이다. 도 5a는 게이트 전극에 전압이 가해지기 전의 전자 장치를 도시한다. 도 5b는 게이트 전극에 음의 전압이 가해졌을 때의 전자 장치를 도시한다. 도 5c는 게이트 전극에 양의 전압이 가해졌을 때의 전자 장치를 도시한다.5A to 5C are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention. 5A shows the electronic device before voltage is applied to the gate electrode. 5B shows the electronic device when a negative voltage is applied to the gate electrode. Figure 5c shows the electronic device when a positive voltage is applied to the gate electrode.

도 1 및 도 5a를 참조하면, 전이금속 산화물 층(110)은 제1 서브 산화물 층(112) 및 제2 서브 산화물 층(114)을 포함할 수 있다. 제2 서브 산화물 층(114)은 제1 서브 산화물 층(112)보다 높은 산소 결함 밀도를 가질 수 있다. 다시 말해, 제2 서브 산화물 층(114)은 제1 서브 산화물 층(112)보다 많은 산소 결함들(OV)을 포함할 수 있고, 제1 서브 산화물 층(112)은 제2 서브 산화물 층(114)보다 많은 산소 이온들(OI)을 포함할 수 있다. 예를 들어, 제1 서브 산화물 층(112)은 상대적으로 높은 산소 분압에서 형성된 전이금속 산화물 층일 수 있고, 제2 서브 산화물 층(114)은 상대적으로 낮은 산소 분압에서 형성된 전이금속 산화물 층일 수 있다. 게이트 전극(120)에 전압이 가해졌을 때, 산소 이온들(OI)의 이동도는 산소 결함들(OV)의 이동도보다 높을 수 있다.1 and 5A , the transition metal oxide layer 110 may include a first sub-oxide layer 112 and a second sub-oxide layer 114 . The second sub-oxide layer 114 may have a higher oxygen defect density than the first sub-oxide layer 112 . In other words, the second sub-oxide layer 114 may include more oxygen defects OV than the first sub-oxide layer 112 , and the first sub-oxide layer 112 may include the second sub-oxide layer 114 . ) may contain more oxygen ions (OI). For example, the first sub-oxide layer 112 may be a transition metal oxide layer formed at a relatively high oxygen partial pressure, and the second sub-oxide layer 114 may be a transition metal oxide layer formed at a relatively low oxygen partial pressure. When a voltage is applied to the gate electrode 120 , the mobility of the oxygen ions OI may be higher than that of the oxygen defects OV.

제1 서브 산화물 층(112)은 위상 절연 층(100)에 인접하게 배치될 수 있다. 다시 말해, 제1 서브 산화물 층(112)은 위상 절연 층(100)과 제2 서브 산화물 층(114) 사이에 배치될 수 있고, 제2 서브 산화물 층(114)은 제1 서브 산화물 층(112)과 게이트 전극(120) 사이에 배치될 수 있다. 따라서, 전자 장치(10)의 온-오프 상태는 제1 서브 산화물 층(112)의 홀전자들의 밀도에 따라 달라질 수 있다.The first sub-oxide layer 112 may be disposed adjacent to the topological insulating layer 100 . In other words, the first sub-oxide layer 112 may be disposed between the topological insulating layer 100 and the second sub-oxide layer 114 , and the second sub-oxide layer 114 is the first sub-oxide layer 112 . ) and the gate electrode 120 . Accordingly, the on-off state of the electronic device 10 may vary according to the density of unpaired electrons in the first sub-oxide layer 112 .

도 1 및 도 5b를 참조하면, 게이트 전극(120)에 음의 전압(V-)이 가해지면, 전자 장치(10)는 온-상태에 있을 수 있다.1 and 5B , when a negative voltage V− is applied to the gate electrode 120 , the electronic device 10 may be in an on-state.

게이트 전극(120)에 음의 전압(V-)이 가해지면, 제1 서브 산화물 층(112)의 산소 이온들(OI)이 제1 서브 산화물 층(112)과 위상 절연 층(100) 사이의 계면으로 이동할 수 있으며, 제1 서브 산화물 층(112) 내에 산소 결함들(OV)이 생성될 수 있다. 이에 따라, 제1 서브 산화물 층(112) 내의 산소 결함들(OV)의 밀도 및 홀전자들의 밀도가 높아질 수 있다. 결과적으로, 채널 영역(CHR)은 낮은 저항을 가질 수 있고, 전자 장치(10)는 온-상태에 있을 수 있다.When a negative voltage (V−) is applied to the gate electrode 120 , oxygen ions OI of the first sub-oxide layer 112 are formed between the first sub-oxide layer 112 and the phase insulating layer 100 . It may move to the interface, and oxygen defects OV may be generated in the first sub-oxide layer 112 . Accordingly, the density of oxygen defects OV and the density of unpaired electrons in the first sub-oxide layer 112 may be increased. As a result, the channel region CHR may have a low resistance, and the electronic device 10 may be in an on-state.

도 1 및 도 5c를 참조하면, 게이트 전극(120)에 양의 전압(V+)이 가해지면, 전자 장치(10)는 오프-상태에 있을 수 있다.1 and 5C , when a positive voltage V+ is applied to the gate electrode 120 , the electronic device 10 may be in an off-state.

게이트 전극(120)에 양의 전압(V+)이 가해지면, 제1 서브 산화물 층(112)과 위상 절연 층(100) 사이의 계면으로 이동된 산소 이온들(OI)이 제1 서브 산화물 층(112) 내로 돌아갈 수 있으며, 제1 서브 산화물 층(112) 내에 산소 결함들(OV)이 소멸될 수 있다. 이에 따라, 제1 서브 산화물 층(112) 내의 산소 결함들(OV)의 밀도 및 홀전자들의 밀도가 낮아질 수 있다. 결과적으로, 채널 영역(CHR)은 높은 저항을 가질 수 있고, 전자 장치(10)는 오프-상태에 있을 수 있다.When a positive voltage (V+) is applied to the gate electrode 120 , oxygen ions OI moved to the interface between the first sub-oxide layer 112 and the phase insulating layer 100 are transferred to the first sub-oxide layer ( 112 , and oxygen defects OV in the first sub-oxide layer 112 may disappear. Accordingly, the density of oxygen defects OV and the density of unpaired electrons in the first sub-oxide layer 112 may be reduced. As a result, the channel region CHR may have a high resistance, and the electronic device 10 may be in an off-state.

도 6a 내지 도 6c는 본 발명의 실시예들에 따른 전자 장치의 온-오프 상태를 제어하는 또 다른 예를 설명하기 위한 도면들이다. 도 6a는 게이트 전극에 전압이 가해지기 전의 전자 장치를 도시한다. 도 6b는 게이트 전극에 음의 전압이 가해졌을 때의 전자 장치를 도시한다. 도 6c는 게이트 전극에 양의 전압이 가해졌을 때의 전자 장치를 도시한다.6A to 6C are diagrams for explaining another example of controlling an on-off state of an electronic device according to embodiments of the present invention. 6A shows the electronic device before voltage is applied to the gate electrode. 6B shows the electronic device when a negative voltage is applied to the gate electrode. 6C shows the electronic device when a positive voltage is applied to the gate electrode.

도 1 및 도 6a를 참조하면, 전이금속 산화물 층(110)은 제1 서브 산화물 층(112) 및 제2 서브 산화물 층(114)을 포함할 수 있다. 제2 서브 산화물 층(114)은 제1 서브 산화물 층(112)보다 높은 산소 결함 밀도를 가질 수 있다. 다시 말해, 제2 서브 산화물 층(114)은 제1 서브 산화물 층(112)보다 많은 산소 결함들(OV)을 포함할 수 있고, 제1 서브 산화물 층(112)은 제2 서브 산화물 층(114)보다 많은 산소 이온들(OI)을 포함할 수 있다. 게이트 전극(120)에 전압이 가해졌을 때, 산소 이온들(OI)의 이동도는 산소 결함들(OV)의 이동도보다 높을 수 있다.1 and 6A , the transition metal oxide layer 110 may include a first sub-oxide layer 112 and a second sub-oxide layer 114 . The second sub-oxide layer 114 may have a higher oxygen defect density than the first sub-oxide layer 112 . In other words, the second sub-oxide layer 114 may include more oxygen defects OV than the first sub-oxide layer 112 , and the first sub-oxide layer 112 may include the second sub-oxide layer 114 . ) may contain more oxygen ions (OI). When a voltage is applied to the gate electrode 120 , the mobility of the oxygen ions OI may be higher than that of the oxygen defects OV.

제2 서브 산화물 층(114)은 위상 절연 층(100)에 인접하게 배치될 수 있다. 다시 말해, 제2 서브 산화물 층(114)은 위상 절연 층(100)과 제1 서브 산화물 층(112) 사이에 배치될 수 있고, 제1 서브 산화물 층(112)은 제2 서브 산화물 층(114)과 게이트 전극(120) 사이에 배치될 수 있다. 따라서, 전자 장치(10)의 온-오프 상태는 제2 서브 산화물 층(114)의 홀전자들의 밀도에 따라 달라질 수 있다.The second sub-oxide layer 114 may be disposed adjacent to the topological insulating layer 100 . In other words, the second sub-oxide layer 114 may be disposed between the topological insulating layer 100 and the first sub-oxide layer 112 , and the first sub-oxide layer 112 is the second sub-oxide layer 114 . ) and the gate electrode 120 . Accordingly, the on-off state of the electronic device 10 may vary depending on the density of unpaired electrons in the second sub-oxide layer 114 .

도 1 및 도 6b를 참조하면, 게이트 전극(120)에 음의 전압(V-)이 가해지면, 전자 장치(10)는 오프-상태에 있을 수 있다.1 and 6B , when a negative voltage V− is applied to the gate electrode 120 , the electronic device 10 may be in an off-state.

게이트 전극(120)에 음의 전압(V-)이 가해지면, 제1 서브 산화물 층(112)의 산소 이온들(OI)이 제2 서브 산화물 층(114)으로 이동할 수 있으며, 제2 서브 산화물 층(114) 내의 결함들(OV)이 소멸될 수 있다. 이에 따라, 제2 서브 산화물 층(114) 내의 산소 결함들(OV)의 밀도 및 홀전자들의 밀도가 낮아질 수 있다. 결과적으로, 채널 영역(CHR)은 높은 저항을 가질 수 있고, 전자 장치(10)는 오프-상태에 있을 수 있다.When a negative voltage (V−) is applied to the gate electrode 120 , oxygen ions OI of the first sub-oxide layer 112 may move to the second sub-oxide layer 114 , and the second sub-oxide layer 114 . The defects OV in the layer 114 may disappear. Accordingly, the density of oxygen defects OV and the density of unpaired electrons in the second sub-oxide layer 114 may be reduced. As a result, the channel region CHR may have a high resistance, and the electronic device 10 may be in an off-state.

도 1 및 도 6c를 참조하면, 게이트 전극(120)에 양의 전압(V+)이 가해지면, 전자 장치(10)는 온-상태에 있을 수 있다.1 and 6C , when a positive voltage V+ is applied to the gate electrode 120 , the electronic device 10 may be in an on-state.

게이트 전극(120)에 양의 전압(V+)이 가해지면, 제2 서브 산화물 층(114)으로 이동된 산소 이온들(OI)이 제1 서브 산화물 층(112) 내로 돌아갈 수 있으며, 제2 서브 산화물 층(114) 내에 산소 결함들(OV)이 생성될 수 있다. 이에 따라, 제2 서브 산화물 층(114) 내의 산소 결함들(OV)의 밀도 및 홀전자들의 밀도가 높아질 수 있다. 결과적으로, 채널 영역(CHR)은 낮은 저항을 가질 수 있고, 전자 장치(10)는 온-상태에 있을 수 있다.When a positive voltage (V+) is applied to the gate electrode 120 , oxygen ions OI that have migrated to the second sub-oxide layer 114 may return to the first sub-oxide layer 112 , and the second sub-oxide layer 112 may Oxygen defects OV may be generated in the oxide layer 114 . Accordingly, the density of oxygen defects OV and the density of unpaired electrons in the second sub-oxide layer 114 may be increased. As a result, the channel region CHR may have a low resistance, and the electronic device 10 may be in an on-state.

도 7a는 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도이다. 도 1을 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.7A is a perspective view illustrating an electronic device according to embodiments of the present disclosure; The same or similar reference numbers may be provided to components substantially the same as or similar to those described with reference to FIG. 1, and overlapping descriptions may be omitted for simplicity of description.

도 7a를 참조하면, 본 발명의 실시예들에 따른 전자 장치(11)는 위상 절연 층(100), 전이금속 산화물 층(110a), 게이트 전극(120), 및 제1 및 제2 소스/드레인 전극들(130, 132)을 포함할 수 있다. 위상 절연 층(100), 게이트 전극(120), 및 제1 및 제2 소스/드레인 전극들(130, 132)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이하에서는, 도 7a의 전이금속 산화물 층(110a)과 도 1의 전이금속 산화물 층(110)의 차이점에 대하여 중점적으로 설명한다.Referring to FIG. 7A , an electronic device 11 according to embodiments of the present invention includes a topological insulating layer 100 , a transition metal oxide layer 110a , a gate electrode 120 , and first and second sources/drains. It may include electrodes 130 and 132 . The phase insulating layer 100 , the gate electrode 120 , and the first and second source/drain electrodes 130 and 132 may be substantially the same as described with reference to FIG. 1 . Hereinafter, differences between the transition metal oxide layer 110a of FIG. 7A and the transition metal oxide layer 110 of FIG. 1 will be mainly described.

위상 절연 층(100)의 제1 면(100a) 상에 전이금속 산화물 층(110a)이 배치될 수 있다. 전이금속 산화물 층(110a)은 채널 영역(CHR)에 인접하게 위치할 수 있다. 평면적 관점에서, 전이금속 산화물 층(110a)은 채널 영역(CHR)과 중첩될 수 있으며, 채널 영역(CHR)을 넘어 연장될 수 있다. 예를 들어, 평면적 관점에서, 전이금속 산화물 층(110a)은 제1 및 제2 소스/드레인 전극들(130, 132)과 중첩될 수 있다.A transition metal oxide layer 110a may be disposed on the first surface 100a of the topological insulating layer 100 . The transition metal oxide layer 110a may be positioned adjacent to the channel region CHR. In a plan view, the transition metal oxide layer 110a may overlap the channel region CHR and may extend beyond the channel region CHR. For example, in a plan view, the transition metal oxide layer 110a may overlap the first and second source/drain electrodes 130 and 132 .

도 7b는 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도이다. 도 1을 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.7B is a perspective view illustrating an electronic device according to embodiments of the present invention. The same or similar reference numbers may be provided to components substantially the same as or similar to those described with reference to FIG. 1, and overlapping descriptions may be omitted for simplicity of description.

도 7b를 참조하면, 본 발명의 실시예들에 따른 전자 장치(12)는 위상 절연 층(100), 전이금속 산화물 층(110), 게이트 전극(120), 및 제1 및 제2 소스/드레인 전극들(130a, 132a)을 포함할 수 있다. 위상 절연 층(100), 전이금속 산화물 층(110), 및 게이트 전극(120)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이하에서는, 도 7b의 제1 및 제2 소스/드레인 전극들(130a, 132a)과 도 1의 제1 및 제2 소스/드레인 전극들(130, 132)의 차이점에 대하여 중점적으로 설명한다.Referring to FIG. 7B , an electronic device 12 according to embodiments of the present invention includes a topological insulating layer 100 , a transition metal oxide layer 110 , a gate electrode 120 , and first and second source/drain sources. It may include electrodes 130a and 132a. The phase insulating layer 100 , the transition metal oxide layer 110 , and the gate electrode 120 may be substantially the same as described with reference to FIG. 1 . Hereinafter, differences between the first and second source/drain electrodes 130a and 132a of FIG. 7B and the first and second source/drain electrodes 130 and 132 of FIG. 1 will be mainly described.

제1 및 제2 소스/드레인 전극들(130a, 132a)은 위상 절연 층(100)의 제1 면(100a) 상에 배치될 수 있다. 제1 및 제2 소스/드레인 전극들(130, 132)은 전이금속 산화물 층(110)을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 소스/드레인 전극들(130a, 132a)의 각각은 전이금속 산화물 층(110)으로부터 이격될 수 있다. 제1 및 제2 소스/드레인 전극들(130, 132) 사이의 제1 면(100a)은 채널 영역(CHR)으로 정의될 수 있다.The first and second source/drain electrodes 130a and 132a may be disposed on the first surface 100a of the topological insulating layer 100 . The first and second source/drain electrodes 130 and 132 may be spaced apart from each other with the transition metal oxide layer 110 interposed therebetween. Each of the first and second source/drain electrodes 130a and 132a may be spaced apart from the transition metal oxide layer 110 . The first surface 100a between the first and second source/drain electrodes 130 and 132 may be defined as a channel region CHR.

도 7c는 본 발명의 실시예들에 따른 전자 장치를 나타내는 사시도이다. 도 1을 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일하거나 유사한 참조 번호가 제공될 수 있으며, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.7C is a perspective view illustrating an electronic device according to embodiments of the present disclosure; The same or similar reference numbers may be provided to components substantially the same as or similar to those described with reference to FIG. 1, and overlapping descriptions may be omitted for simplicity of description.

도 7c를 참조하면, 본 발명의 실시예들에 따른 전자 장치(13)는 위상 절연 층(100), 제1 및 제2 전이금속 산화물 층들(110-1, 110-2), 한 쌍의 게이트 전극들(120), 제1 내지 제3 소스/드레인 전극들(130, 132, 134)을 포함할 수 있다.Referring to FIG. 7C , the electronic device 13 according to embodiments of the present invention includes a phase insulating layer 100 , first and second transition metal oxide layers 110 - 1 and 110 - 2 , and a pair of gates. It may include electrodes 120 and first to third source/drain electrodes 130 , 132 , and 134 .

위상 절연 층(100)은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다.The topological insulating layer 100 may be substantially the same as described with reference to FIG. 1 .

위상 절연 층(100)의 제1 면(100a) 상에, 서로 이격하는 제1 및 제2 전이금속 산화물 층들(110-1, 110-2)이 배치될 수 있다. 제1 및 제2 전이금속 산화물 층들(110-1, 110-2)은 제1 면(100a)에 인접하게 배치될 수 있다.First and second transition metal oxide layers 110 - 1 and 110 - 2 spaced apart from each other may be disposed on the first surface 100a of the phase insulating layer 100 . The first and second transition metal oxide layers 110 - 1 and 110 - 2 may be disposed adjacent to the first surface 100a.

제1 전이금속 산화물 층(110-1)은 도 5a 내지 도 5c를 참조하여 설명한 전이금속 산화물 층(110)과 실질적으로 동일할 수 있고, 제2 전이금속 산화물 층(110-2)은 도 6a 내지 도 6c를 참조하여 설명한 전이금속 산화물 층(110)과 실질적으로 동일할 수 있다.The first transition metal oxide layer 110 - 1 may be substantially the same as the transition metal oxide layer 110 described with reference to FIGS. 5A to 5C , and the second transition metal oxide layer 110 - 2 is illustrated in FIG. 6A . It may be substantially the same as the transition metal oxide layer 110 described with reference to FIGS. 6C .

구체적으로, 제1 및 제2 전이금속 산화물 층들(110-1, 110-2)의 각각은 제1 서브 산화물 층(112) 및 제2 서브 산화물 층(114)을 포함할 수 있다. 제1 및 제2 전이금속 산화물 층들(110-1, 110-2)의 각각 내에서 제1 및 제2 서브 산화물 층(112, 114)이 적층된 순서는 반대일 수 있다. 제1 전이금속 산화물 층(110-1) 내에서 제1 서브 산화물 층(112)이 위상 절연 층(100)에 인접하게 배치될 수 있으며, 제2 전이금속 산화물 층(110-2) 내에서 제2 서브 산화물 층(114)이 위상 절연 층(100)에 인접하게 배치될 수 있다.Specifically, each of the first and second transition metal oxide layers 110 - 1 and 110 - 2 may include a first sub-oxide layer 112 and a second sub-oxide layer 114 . The stacking order of the first and second sub-oxide layers 112 and 114 in each of the first and second transition metal oxide layers 110 - 1 and 110 - 2 may be reversed. In the first transition metal oxide layer 110 - 1 , a first sub oxide layer 112 may be disposed adjacent to the topological insulating layer 100 , and in the second transition metal oxide layer 110 - 2 , the first sub oxide layer 112 . A second sub-oxide layer 114 may be disposed adjacent to the topological insulating layer 100 .

전이금속 산화물 층들(110) 상에 게이트 전극들(120)이 각각 배치될 수 있다. 게이트 전극들(120)의 각각은 도 1을 참조하여 설명한 바와 실질적으로 동일할 수 있다.Gate electrodes 120 may be respectively disposed on the transition metal oxide layers 110 . Each of the gate electrodes 120 may be substantially the same as described with reference to FIG. 1 .

위상 절연 층(100)의 제2 면(100b) 상에, 서로 이격하는 제1 내지 제3 소스/드레인 전극들(130, 132, 134)이 배치될 수 있다. 제2 소스/드레인 전극(132)은 제1 및 제3 소스/드레인 전극들(130, 134) 사이에 배치될 수 있다. First to third source/drain electrodes 130 , 132 , and 134 spaced apart from each other may be disposed on the second surface 100b of the phase insulating layer 100 . The second source/drain electrode 132 may be disposed between the first and third source/drain electrodes 130 and 134 .

제1 및 제2 소스/드레인 전극들(130, 132) 사이의 제2 면(100b)은 제1 채널 영역(CHR1)으로 정의될 수 있고, 제2 및 제3 소스/드레인 전극들(132, 134) 사이의 제2 면(100b)은 제2 채널 영역(CHR2)으로 정의될 수 있다. The second surface 100b between the first and second source/drain electrodes 130 and 132 may be defined as a first channel region CHR1, and the second and third source/drain electrodes 132, 134 , the second surface 100b may be defined as a second channel region CHR2 .

제1 전이금속 산화물 층(110-1)은 제1 채널 영역(CHR1)에 인접하게 위치할 수 있다. 예를 들어, 평면적 관점에서, 제1 전이금속 산화물 층(110-1)은 제1 채널 영역(CHR1)과 적어도 부분적으로 중첩될 수 있다.The first transition metal oxide layer 110 - 1 may be positioned adjacent to the first channel region CHR1 . For example, in a plan view, the first transition metal oxide layer 110 - 1 may at least partially overlap the first channel region CHR1 .

제2 전이금속 산화물 층들(110-2)은 제2 채널 영역(CHR2)에 인접하게 위치할 수 있다. 예를 들어, 평면적 관점에서, 제2 전이금속 산화물 층(110-2)은 제2 채널 영역(CHR2)과 적어도 부분적으로 중첩될 수 있다.The second transition metal oxide layers 110 - 2 may be positioned adjacent to the second channel region CHR2 . For example, in a plan view, the second transition metal oxide layer 110 - 2 may at least partially overlap the second channel region CHR2.

제1 채널 영역(CHR1), 제1 및 제2 소스/드레인 전극들(130, 132), 제1 전이금속 산화물 층(110-1), 및 그 위의 게이트 전극(120)은 제1 서브 전자 장치(13a)를 구성할 수 있다. 유사하게, 제2 채널 영역(CHR2), 제2 및 제3 소스/드레인 전극들(132, 134), 제2 전이금속 산화물 층(110-2), 및 그 위의 게이트 전극(120)은 제2 서브 전자 장치(13b)를 구성할 수 있다.The first channel region CHR1 , the first and second source/drain electrodes 130 and 132 , the first transition metal oxide layer 110 - 1 , and the gate electrode 120 thereon have a first sub-electron The device 13a may be configured. Similarly, the second channel region CHR2, the second and third source/drain electrodes 132 and 134, the second transition metal oxide layer 110-2, and the gate electrode 120 thereon are Two sub-electronic devices 13b may be configured.

제1 서브 전자 장치(13a)의 동작은 도 5a 내지 도 5c를 참조하여 설명한 바와 실질적으로 동일할 수 있으며, 제2 서브 전자 장치(13b)의 동작은 도 6a 내지 도 6c를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이에 따라, 게이트 전극들(120)에 동일한 극성의 전압이 가해졌을 때, 제1 서브 전자 장치(13a)와 제2 서브 전자 장치(13b)의 온-오프 상태는 서로 반대일 수 있다.The operation of the first sub-electronic device 13a may be substantially the same as that described with reference to FIGS. 5A to 5C , and the operation of the second sub-electronic device 13b is substantially the same as that described with reference to FIGS. 6A to 6C . can be the same as Accordingly, when voltages of the same polarity are applied to the gate electrodes 120 , the on-off states of the first sub-electronic device 13a and the second sub-electronic device 13b may be opposite to each other.

도 8a 내지 도 8d는 전이금속 산화물 층 내의 산소 결함에 따른 위상 절연 층의 표면 상태를 시뮬레이션한 결과를 나타내는 그래프들이다. 상기 시뮬레이션에서, 위상 절연 층으로는 2QL 두께의 Bi2Se3가 사용되었고, 전이금속 산화물 층으로는 TiO2가 사용되었다.8A to 8D are graphs illustrating simulation results of the surface state of the topological insulating layer according to oxygen defects in the transition metal oxide layer. In the above simulation, Bi 2 Se 3 having a thickness of 2QL was used as the topological insulating layer, and TiO 2 was used as the transition metal oxide layer.

도 8a는 전이금속 산화물 층 내에 산소 결함이 존재하지 않을 때의 시뮬레이션 결과를 나타낸다.8A shows simulation results when oxygen defects do not exist in the transition metal oxide layer.

도 8a를 참조하면, 전이금속 산화물 층 내에 산소 결함이 존재하지 않을 경우, 위상 절연 층의 표면의 전도대(conduction band)와 가전자대(valence band) 사이에 갭이 발생한 것을 확인할 수 있다. 따라서, 전이금속 산화물 층 내에 산소 결함이 존재하지 않을 경우, 위상 절연 층의 표면은 높은 저항을 가짐을 확인할 수 있다.Referring to FIG. 8A , when oxygen defects do not exist in the transition metal oxide layer, it can be confirmed that a gap is generated between a conduction band and a valence band of the surface of the phase insulating layer. Therefore, when oxygen defects do not exist in the transition metal oxide layer, it can be confirmed that the surface of the topological insulating layer has a high resistance.

도 8b는 전이금속 산화물 층 내에 하나의 산소 결함이 위상 절연 층으로부터 멀게 존재할 때의 시뮬레이션 결과를 나타낸다.8B shows the simulation results when one oxygen defect exists in the transition metal oxide layer away from the topological insulating layer.

도 8b를 참조하면, 전이금속 산화물 층 내에 하나의 산소 결함이 위상 절연 층에서 멀게 존재할 경우에도, 위상 절연 층의 표면의 전도대와 가전자대 사이에 갭이 발생한 것을 확인할 수 있다. 따라서, 전이금속 산화물 층 내에 하나의 산소 결함이 위상 절연 층에서 멀게 존재할 경우에도, 위상 절연 층의 표면은 여전히 높은 저항을 가짐을 확인할 수 있다.Referring to FIG. 8B , it can be confirmed that a gap is generated between the conduction band and the valence band of the surface of the topological insulating layer even when one oxygen defect exists in the transition metal oxide layer far from the topological insulating layer. Therefore, it can be confirmed that even when one oxygen defect in the transition metal oxide layer exists far from the topological insulating layer, the surface of the topological insulating layer still has a high resistance.

하지만, 금속 산화물 층 내에 산소 결함이 존재하지 않을 경우(도 8a)에 비하여, 전이금속 산화물 층 내에 하나의 산소 결함이 위상 절연 층에서 멀게 존재할 경우의 위상 절연 층의 표면의 전도대와 가전자대 사이에 갭이 작다는 것을 확인할 수 있다.However, compared to the case where there is no oxygen defect in the metal oxide layer (Fig. 8a), when one oxygen defect exists in the transition metal oxide layer away from the topological insulating layer, between the conduction band and the valence band of the surface of the topological insulating layer It can be seen that the gap is small.

도 8c는 전이금속 산화물 층 내에 하나의 산소 결함이 위상 절연 층에 인접하게 존재할 때의 시뮬레이션 결과를 나타낸다. 도 8d는 전이금속 산화물 층 내에 두 개의 산소 결함들이 위상 절연 층에 인접하게 존재할 때의 시뮬레이션 결과를 나타낸다.8C shows the simulation results when one oxygen defect exists adjacent to the topological insulating layer in the transition metal oxide layer. 8D shows the simulation results when two oxygen defects exist adjacent to the topological insulating layer in the transition metal oxide layer.

도 8c 및 도 8d를 참조하면, 전이금속 산화물 층 내에 산소 결함(들)이 위상 절연 층에 인접하게 존재할 경우, 위상 절연 층의 표면의 전도대와 가전자대 사이에 갭이 존재하지 않음을 확인할 수 있다. 따라서, 전이금속 산화물 층 내에 산소 결함(들)이 위상 절연 층에 인접하게 존재할 경우, 위상 절연 층의 표면은 낮은 저항을 가짐을 확인할 수 있다.Referring to FIGS. 8C and 8D , when oxygen defect(s) in the transition metal oxide layer exist adjacent to the topological insulating layer, it can be confirmed that there is no gap between the conduction band and the valence band of the surface of the topological insulating layer. . Therefore, when oxygen defect(s) in the transition metal oxide layer exist adjacent to the topological insulating layer, it can be confirmed that the surface of the topological insulating layer has a low resistance.

도 8a 내지 도 8d의 결과를 참조하면, 전이금속 산화물 층 내의 산소 결함(들)을 통해, 위상 절연 층의 표면의 저항 상태를 제어할 수 있음을 확인할 수 있다.Referring to the results of FIGS. 8A to 8D , it can be confirmed that the resistance state of the surface of the topological insulating layer can be controlled through the oxygen defect(s) in the transition metal oxide layer.

도 9a는 전이금속 산화물 층의 산소 결함에 따른 위상 절연 층의 표면의 저항 변화를 시뮬레이션한 결과를 나타내는 그래프이다. 도 9b는 전이금속 산화물 층의 산소 결함에 따른 위상 절연 층의 표면의 전도도 변화를 시뮬레이션한 결과를 나타내는 그래프이다. 상기 시뮬레이션에서, 위상 절연 층으로는 3QL 두께의 Bi2Se3가 사용되었고, 전이금속 산화물 층으로는 HfO2가 사용되었다.9A is a graph showing a simulation result of a change in the resistance of the surface of the phase insulating layer according to oxygen defects in the transition metal oxide layer. 9B is a graph showing a simulation result of a change in the conductivity of the surface of the phase insulating layer according to oxygen defects in the transition metal oxide layer. In the above simulation, Bi 2 Se 3 having a thickness of 3QL was used as the topological insulating layer, and HfO 2 was used as the transition metal oxide layer.

도 9a 및 도 9b를 참조하면, 전이금속 산화물 층 내에 산소 결함들이 존재할 때, 위상 절연 층의 표면의 저항이 낮다(혹은, 전도도가 높다)는 것을 확인할 수 있다. 반대로 전이금속 산화물 층 내에 산소 결함이 존재하지 않을 때, 위상 절연 층의 표면의 저항이 높다(혹은, 전도도가 낮다)는 것을 확인할 수 있다.Referring to FIGS. 9A and 9B , when oxygen defects exist in the transition metal oxide layer, it can be confirmed that the resistance of the surface of the phase insulating layer is low (or the conductivity is high). Conversely, when oxygen defects do not exist in the transition metal oxide layer, it can be confirmed that the surface resistance of the phase insulating layer is high (or the conductivity is low).

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. As mentioned above, although embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can practice the present invention in other specific forms without changing its technical spirit or essential features. You can understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (20)

서로 대향하는 제1 면 및 제2 면을 포함하는 위상 절연 층; 및
상기 위상 절연 층의 상기 제1 면 상에 배치되는 전이금속 산화물 층을 포함하되,
상기 전이금속 산화물 층은 제1 서브 산화물 층 및 제2 서브 산화물 층을 포함하고,
상기 제1 서브 산화물 층은 상기 위상 절연 층과 상기 제2 서브 산화물 층 사이에 위치하며,
상기 제2 서브 산화물 층의 산소 결함들의 밀도는 상기 제1 서브 산화물 층의 산소 결함들의 밀도보다 큰 전자 장치.
a topological insulating layer including first and second surfaces opposite to each other; and
a transition metal oxide layer disposed on the first side of the topological insulating layer;
The transition metal oxide layer includes a first sub-oxide layer and a second sub-oxide layer,
the first sub-oxide layer is positioned between the topological insulating layer and the second sub-oxide layer;
and a density of oxygen defects in the second sub-oxide layer is greater than a density of oxygen defects in the first sub-oxide layer.
 제1 항에 있어서,
상기 위상 절연 층은 1nm 내지 10nm의 두께를 갖는 전자 장치.
According to claim 1,
wherein the topological insulating layer has a thickness of 1 nm to 10 nm.
 제1 항에 있어서,
상기 위상 절연 층은 화학식 AXBYCZDW(0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10)로 표현되는 화합물을 포함하되, 상기 A 및 상기 B는 각각 Bi, Sb, Tl, Pb, Sn, In, Ga, 또는 Ge 중에서 선택된 원소이고, 상기 C 및 상기 D는 각각 Se, Te, 또는 S 중에서 선택된 원소인 전자 장치.
According to claim 1,
The topological insulating layer includes a compound represented by the formula A X B Y C Z D W (0<X≤10, 0<Y≤10, 0<Z≤10, 0<W≤10), wherein the A and wherein B is an element selected from Bi, Sb, Tl, Pb, Sn, In, Ga, or Ge, respectively, and C and D are each an element selected from Se, Te, or S;
 제1 항에 있어서,
상기 전이금속 산화물 층은 상기 제1 면과 접하는 전자 장치.
According to claim 1,
The transition metal oxide layer is in contact with the first surface.
 제1 항에 있어서,
상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 더 포함하되,
상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성되는 전자 장치.
According to claim 1,
Further comprising a gate electrode provided on the transition metal oxide layer,
and the gate electrode is configured to apply a voltage to the transition metal oxide layer.
 제5 항에 있어서,
상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 밀도가 제어되는 전자 장치.
6. The method of claim 5,
An electronic device in which the density of oxygen defects in the transition metal oxide layer is controlled by the voltage.
 제5 항에 있어서,
상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 전하 상태가 제어되는 전자 장치.
6. The method of claim 5,
An electronic device in which a charge state of oxygen defects of the transition metal oxide layer is controlled by the voltage.
 제1 항에 있어서,
상기 제2 면 상에 배치되는 제1 및 제2 소스/드레인 전극들을 더 포함하되,
상기 제1 및 제2 소스/드레인 전극들 사이의 상기 제2 면은 채널 영역으로 정의되고,
평면적 관점에서, 상기 전이금속 산화물 층은 상기 채널 영역과 적어도 부분적으로 중첩되는 전자 장치.
According to claim 1,
Further comprising first and second source/drain electrodes disposed on the second surface,
the second surface between the first and second source/drain electrodes is defined as a channel region;
In a plan view, the transition metal oxide layer at least partially overlaps the channel region.
 제1 항에 있어서,
상기 제1 면 상에 배치되는 제1 및 제2 소스/드레인 전극들을 더 포함하되,
상기 제1 및 제2 소스/드레인 전극들은 상기 전이금속 산화물 층을 사이에 두고 서로 이격하는 전자 장치.
According to claim 1,
Further comprising first and second source/drain electrodes disposed on the first surface,
The first and second source/drain electrodes are spaced apart from each other with the transition metal oxide layer interposed therebetween.
 삭제delete 삭제delete 삭제delete 위상 절연 층, 상기 위상 절연 층의 표면은 채널 영역을 포함하는 것;
평면적 관점에서, 상기 채널 영역과 중첩되도록 제공되는 전이금속 산화물 층; 및
상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 더 포함하되,
상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성되고,
상기 전이금속 산화물 층은 제1 서브 산화물 층 및 제2 서브 산화물 층을 포함하고,
상기 제1 서브 산화물 층은 상기 위상 절연 층과 상기 제2 서브 산화물 층 사이에 위치하며,
상기 제2 서브 산화물 층의 산소 결함들의 밀도는 상기 제1 서브 산화물 층의 산소 결함들의 밀도보다 큰 전자 장치.
a topological insulating layer, wherein a surface of the topological insulating layer includes a channel region;
a transition metal oxide layer provided to overlap the channel region in a plan view; and
Further comprising a gate electrode provided on the transition metal oxide layer,
the gate electrode is configured to apply a voltage to the transition metal oxide layer;
The transition metal oxide layer includes a first sub-oxide layer and a second sub-oxide layer,
the first sub-oxide layer is positioned between the topological insulating layer and the second sub-oxide layer;
and a density of oxygen defects in the second sub-oxide layer is greater than a density of oxygen defects in the first sub-oxide layer.
 제13 항에 있어서,
상기 위상 절연 층은 1nm 내지 10nm의 두께를 갖는 전자 장치.
14. The method of claim 13,
wherein the topological insulating layer has a thickness of 1 nm to 10 nm.
 제13 항에 있어서,
상기 채널 영역의 저항은 상기 전압에 의해 제어되는 전자 장치.
14. The method of claim 13,
The resistance of the channel region is controlled by the voltage.
 제15 항에 있어서,
상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 밀도가 제어되는 전자 장치.
16. The method of claim 15,
An electronic device in which the density of oxygen defects in the transition metal oxide layer is controlled by the voltage.
 제15 항에 있어서,
상기 전압에 의해 상기 전이금속 산화물 층의 산소 결함들의 전하 상태가 제어되는 전자 장치.
16. The method of claim 15,
An electronic device in which a charge state of oxygen defects of the transition metal oxide layer is controlled by the voltage.
 서로 대향하는 일면 및 타면을 포함하는 위상 절연 층;
상기 일면 상에 서로 이격하여 제공되는 제1 및 제2 소스/드레인 전극들, 상기 제1 및 제2 소스/드레인 전극들 사이의 상기 일면은 채널 영역으로 정의되는 것;
상기 위상 절연 층의 상기 일면 또는 상기 타면 상에 제공되는 전이금속 산화물 층, 평면적 관점에서 상기 전이금속 산화물 층은 상기 채널 영역과 적어도 부분적으로 중첩되는 것; 및
상기 전이금속 산화물 층 상에 제공되는 게이트 전극을 포함하고,
상기 전이금속 산화물 층은 제1 서브 산화물 층 및 제2 서브 산화물 층을 포함하고,
상기 제1 서브 산화물 층은 상기 위상 절연 층과 상기 제2 서브 산화물 층 사이에 위치하며,
상기 제2 서브 산화물 층의 산소 결함들의 밀도는 상기 제1 서브 산화물 층의 산소 결함들의 밀도보다 큰 전자 장치.
a topological insulating layer including one surface and the other surface facing each other;
first and second source/drain electrodes spaced apart from each other on the one surface, and one surface between the first and second source/drain electrodes being defined as a channel region;
a transition metal oxide layer provided on the one surface or the other surface of the topological insulating layer, wherein the transition metal oxide layer at least partially overlaps the channel region in a plan view; and
a gate electrode provided on the transition metal oxide layer;
The transition metal oxide layer includes a first sub-oxide layer and a second sub-oxide layer,
the first sub-oxide layer is positioned between the topological insulating layer and the second sub-oxide layer;
and a density of oxygen defects in the second sub-oxide layer is greater than a density of oxygen defects in the first sub-oxide layer.
 제18 항에 있어서,
상기 위상 절연 층은 1nm 내지 10nm의 두께를 갖는 전자 장치.
19. The method of claim 18,
wherein the topological insulating layer has a thickness of 1 nm to 10 nm.
 제18 항에 있어서,
상기 게이트 전극은 상기 전이금속 산화물 층에 전압을 가하도록 구성되고,
상기 전이금속 산화물 층에 가해지는 상기 전압에 의해 상기 채널 영역의 저항 상태가 제어되는 전자 장치.19. The method of claim 18,
the gate electrode is configured to apply a voltage to the transition metal oxide layer;
An electronic device in which a resistance state of the channel region is controlled by the voltage applied to the transition metal oxide layer.
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