KR102341508B1 - 직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍 - Google Patents

직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍 Download PDF

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Abstract

위상 어레이 안테나(phased array antenna)에서, 빔포밍(beamforming)을 위한 시스템. 수신된 신호로부터 또는 송신될 신호로부터 사인파 신호의 감산(subtraction)은 수신된 신호 또는 송신될 신호의 위상을 쉬프트(shift)하는 데 사용된다. 안테나 어레이 소자 각각마다 별도의 사인파 신호가 생성될 수 있고, 소자 베이시스(basis) 별로 위상을 쉬프트하여 빔포밍을 수행할 수 있다.

Description

직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍
본 발명에 따른 실시예의 하나 이상의 양태는 위상 어레이 안테나(phased array antennas)를 위한 빔포밍(beamforming)에 관한 것으로, 보다 구체적으로는 직접 디지털 합성 기반 위상 쉬프트 빔포밍(direct digital synthesis based phase shift beam forming에 관한 것이다.
위상 어레이 안테나를 위한 빔포밍 회로는 송신 또는 수신된 빔을 스티어링하고(steer) 그 형상을 제어하는 데 사용될 수 있다. 이러한 빔포밍 회로는 아날로그 위상 쉬프터(analog phase shifters), 또는 각 샘플 간격 동안 각 소자에 대해 복소 곱셈(complex multiplication)을 사용하는 디지털 위상 쉬프터(digital phase shifters)를 포함할 수 있다. 그러한 설계에 따라 구현된 빔포밍 회로는 비용이 많이 들고 상당한 양의 전력을 소비할 수 있다.
따라서, 빔포밍을 위한 개선된 시스템이 필요하다.
본 개시의 실시예의 양태는 위상 어레이 안테나(phased array antenna)에서 빔포밍(beamforming)을 위한 시스템에 관한 것이다. 수신된 신호로부터 또는 송신될 신호로부터 사인파 신호의 감산(subtraction)은 수신된 신호 또는 송신될 신호의 위상을 쉬프트(shift)하는 데 사용된다. 안테나 어레이 소자 각각마다 별도의 사인파 신호가 생성될 수 있고, 소자 베이시스(basis) 별로 위상을 쉬프트(shift)하여 빔포밍을 수행할 수 있다.
본 발명의 일실시예에 따르면, 제1 안테나 소자(first antenna element); 제2 안테나 소자(second antenna element); 제1 파형 발생기(first waveform generator); 제2 파형 발생기(second waveform generator); 제3 파형 발생기(third waveform generator); 상기 제1 파형 발생기에 연결된 제1 입력(first input), 상기 제2 파형 발생기에 연결된 제2 입력(second input), 및 상기 제1 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 출력(output)을 갖고, 상기 출력에서 상기 제1 입력에서의 신호와 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는 제1 차동 회로(first differencing circuit); 및 상기 제1 파형 발생기에 연결된 제1 입력(first input), 상기 제3 파형 발생기에 연결된 제2 입력(second input), 및 상기 제2 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 출력(output)을 갖고, 상기 출력에서 상기 제1 입력에서의 신호와 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는 제2 차동 회로(second differencing circuit)를 포함하는 송신기(transmitter)가 제공된다.
일실시예에서, 상기 제2 파형 발생기는 구분 사인파 신호(piecewise sinusoidal signal)를 생성하도록 구성되고, 상기 제3 파형 발생기는 구분 사인파 신호를 생성하도록 구성된다.
일실시예에서, 상기 제1 파형 발생기; 상기 제2 파형 발생기; 상기 제3 파형 발생기; 상기 제1 차동 회로; 및 상기 제2 차동 회로 각각은, 디지털 회로(digital circuit)의 일부이다.
일실시예에서, 상기 송신기는 상기 제1 차동 회로의 상기 출력에 연결된 입력, 및 출력을 갖는 제1 디지털-아날로그 변환기(first digital to analog converter); 중간 주파수 포트(intermediate frequency port), 국부 발진기 입력(local oscillator input), 및 무선 주파수 포트(radio frequency port)를 갖는 제1 믹서(first mixer) - 상기 중간 주파수 포트는 상기 제1 디지털-아날로그 변환기의 상기 출력에 연결됨 -; 상기 제1 믹서의 상기 무선 주파수 포트에 연결된 입력, 및 출력을 갖는 제1 필터(first filter); 상기 제1 필터의 상기 출력에 연결된 입력, 및 상기 제1 안테나 소자에 연결된 출력을 갖는 제1 증폭기(first amplifier); 상기 제2 차동 회로의 상기 출력에 연결된 입력, 및 출력을 갖는 제2 디지털-아날로그 변환기(second digital to analog converter); 중간 주파수 포트, 국부 발진기 입력, 및 무선 주파수 포트를 갖는 제2 믹서(second mixer) - 상기 중간 주파수 포트는 상기 제2 디지털-아날로그 변환기의 상기 출력에 연결됨 -; 상기 제2 믹서의 상기 무선 주파수 포트에 연결된 입력, 및 출력을 갖는 제2 필터(second filter); 및 상기 제2 필터의 상기 출력에 연결된 입력, 및 상기 제2 안테나 소자에 연결된 출력을 갖는 제2 증폭기(second amplifier)를 포함한다.
일실시예에서, 상기 디지털 회로는 하드-와이어드 디지털 회로(hard-wired digital circuit)이다.
일실시예에서, 상기 디지털 회로는 프로그램 가능한(programmable) 디지털 회로이다.
일실시예에서, 상기 제1 파형 발생기는, 변조된 파형(modulated waveform)을 생성하도록 구성된다.
일실시예에서, 상기 제1 파형 발생기는 직접 디지털 합성기(direct digital synthesizer)를 포함한다.
일실시예에서, 제1항에 있어서, 상기 제2 파형 발생기; 및 상기 제3 파형 발생기 각각은 직접 디지털 합성기(direct digital synthesizer)를 포함한다.
본 발명의 일실시예에 따르면, 제1 안테나 소자(first antenna element); 제2 안테나 소자(second antenna element); 제1 파형 발생기(first waveform generator); 제2 파형 발생기(second waveform generator); 상기 제1 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 제1 입력(first input), 상기 제1 파형 발생기에 연결된 제2 입력(second input), 및 출력(output)을 갖고, 상기 출력에서 상기 제1 입력에서의 신호와 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는, 제1 차동 회로(first differencing circuit); 상기 제2 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 제1 입력(first input), 상기 제2 파형 발생기에 연결된 제2 입력(second input), 및 출력(output)을 갖고, 상기 출력에서 상기 제1 입력에서의 신호와 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는 제2 차동 회로(second differencing circuit); 및 상기 제1 차동 회로의 상기 출력에 연결된 제1 입력(first input) 및 상기 제2 차동 회로의 상기 출력에 연결된 제2 입력(second input)을 갖는 가산 회로(adding circuit)를 포함하는 수신기(receiver)가 제공된다.
일실시예에서, 상기 제1 파형 발생기는 구분 사인파 신호(piecewise sinusoidal signal)를 생성하도록 구성되고, 상기 제2 파형 발생기는 구분 사인파 신호를 생성하도록 구성된다.
일실시예에서, 상기 제1 파형 발생기; 상기 제2 파형 발생기; 상기 제1 차동 회로; 상기 제2 차동 회로; 및 상기 가산 회로 각각은 디지털 회로(digital circuit)의 일부이다.
일실시예에서, 상기 수신기는 상기 제1 차동 회로의 상기 제1 입력에 연결된 출력, 및 입력을 갖는 제1 아날로그-디지털 변환기(first analog to digital converter); 중간 주파수 포트(intermediate frequency port), 국부 발진기 입력(local oscillator input), 및 무선 주파수 포트(radio frequency port)를 갖는 제1 믹서(first mixer) - 상기 중간 주파수 포트는 상기 제1 아날로그-디지털 변환기의 상기 입력에 연결됨 -; 상기 제1 믹서의 상기 무선 주파수 포트에 연결된 출력, 및 입력을 갖는 제1 필터(first filter); 상기 제1 필터의 상기 입력에 연결된 출력, 및 상기 제1 안테나 소자에 연결된 입력을 갖는 제1 증폭기(first amplifier); 상기 제2 차동 회로의 상기 제1 입력에 연결된 출력, 및 입력을 갖는 제2 아날로그-디지털 변환기(second analog to digital converter); 중간 주파수 포트, 국부 발진기 입력, 및 무선 주파수 포트를 갖는 제2 믹서(second mixer) - 상기 중간 주파수 포트는 상기 제2 아날로그-디지털 변환기의 상기 입력에 연결됨 -; 상기 제2 믹서의 상기 무선 주파수 포트에 연결된 출력, 및 입력을 갖는 제2 필터(second filter); 및 상기 제2 필터의 상기 입력에 연결된 출력, 및 상기 제2 안테나 소자에 연결된 입력을 갖는 제2 증폭기(second amplifier)를 포함한다.
일실시예에서, 상기 제1 필터, 및 상기 제2 필터 각각은 대역 통과 필터(band-pass filter)이다.
일실시예에서, 상기 디지털 회로는 하드-와이어드 디지털 회로(hard-wired digital circuit)이다.
일실시예에서, 상기 디지털 회로는 프로그램 가능한(programmable) 디지털 회로이다.
일실시예에서, 상기 제1 파형 발생기; 및 상기 제2 파형 발생기 각각은 직접 디지털 합성기(direct digital synthesizer)를 포함한다.
특징, 양태 및 실시예가 첨부 도면과 함께 설명된다.
도 1은 본 발명의 일실시예에 따른 송신기의 일부분의 블록도이다.
도 2a는 본 발명의 일실시예에 따른 일련의 방정식이다.
도 2b는 본 발명의 일실시예에 따른 일련의 방정식이다.
도 2c는 본 발명의 일실시예에 따른 일련의 방정식이다.
도 3은 본 발명의 일실시예에 따른 송신기의 일부의 블록도이다.
도 4는 본 발명의 일실시예에 따른 안테나 패턴의 그래프이다.
첨부된 도면들과 관련하여 아래에 설명된 상세한 설명은 본 발명에 따라 제공된 직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍을 위한 시스템의 예시적인 실시예들의 설명이며, 본 발명이 구성되거나 이용될 수 있는 유일한 형태를 나타내고자 하는 것은 아니다. 본 설명은 예시된 실시예와 관련하여 본 발명의 특징을 설명한다. 그러나, 동일하거나 동등한 기능 및 구조는 본 발명의 사상 및 범위 내에 또한 포함되는 다른 실시예에 의해서도 달성될 수 있음을 이해하여야 한다. 본 명세서의 다른 곳에 표시된 바와 같이, 유사한 소자 번호는 유사한 소자 또는 특징을 나타내도록 의도된다.
위상 어레이 안테나(phased array antennas)는, 전기적으로 스티어링될(electronically steered) 수 있거나, 그 형상(예를 들어, 폭)이 안테나 어레이(antenna array)의 각 안테나 소자(antenna elements)의 위상 쉬프트(phase shift)를 조정함으로써 조정될 수 있는 제어 가능한 안테나 패턴(controllable antenna pattern) 또는 "빔(beam)"을 생성하기 위해 적합한 제어 회로(control circuits)와 함께 사용될 수 있다. 송신 안테나(transmitting antenna)의 경우, 이것은 복수의 안테나 소자 각각에 공급되는 공통 피드 신호(common feed signal) 각각의 위상(respective phases)를 조정함으로써 달성될 수 있다. 수신 안테나(receiving antenna)의 경우, 빔 스티어링(beam steering) 또는 빔 형상 제어(beam shape control)(통칭하여 "빔포밍(beamforing)"으로 지칭됨)가 복수의 안테나 소자에 의해 수신된 각 수신 신호에 적용되는 각 위상 쉬프트(respective phase shift)를 조정함으로써 달성될 수 있다. 진폭 제어(amplitude control)(즉, 안테나 소자마다 변하는 감쇠(attenuation) 또는 이득(gain))은 또한 송신되거나 수신된 빔의 형상에 영향을 주는 데 사용될 수 있다.
이러한 빔포밍에 사용되는 위상 쉬프트는, 예를 들어 아날로그 또는 디지털 회로 및 빔포밍을 송신 또는 수신하기 위한 방법을 사용하여 적용될 수 있다. 예를 들어, 복잡한 곱셈(안테나 소자 당 샘플 당 하나)이 디지털 회로에서 위상 쉬프트를 구현하는 데 사용될 수 있다. 다른 회로에서, RF 위상 쉬프터(신호의 동 위상 및 직교 성분(in-phase and quadrature components)에서 동작할 수 있고 소자 별로 동 위상 및 직교 성분에 부호가 있는(signed) 진폭 쉬프트(amplitude shift)를 수행할 수 있음)가 복소 곱셈(complex multiplication)과 동등한 동작을 수행하는 데 사용될 수 있다. 일부 회로에서, 실제 시간 지연(true time delay)은 보간 유한 임펄스 응답 필터(interpolating finite impulse response (FIR) filter)로 구현될 수 있다. 이러한 회로는 복잡할 수 있으며, 상대적으로 높은 비용과 잠재적으로 큰 부피(mass) 및 전력 소비를 초래한다.
도 1을 참조하면, 일부 실시예에서, 복소 감산(complex subtraction)을 이용하는 회로가 위상 어레이 안테나(phased array antenna)의 위상 쉬프트를 가져오도록 사용될 수 있고, 그 결과 회로 크기 및 복잡성이 상당히 감소된다. 도 1은 송신 위상 어레이 안테나(transmitting phased array antenna)에 대한 예시적인 구현을 도시한다; 이하 더 상세히 논의되는 바와 같이, 수신 위상 어레이 안테나에 유사한 회로(analogous circuit)가 사용될 수 있다. 도 1을 참조하면, 일부 실시예에서, 제1 파형 발생기(101)는 송신될 파형, 예를 들어, 상용 5G 셀룰러 네트워크에 의해 사용될 수 있는 것과 같은 변조된 통신 파형(modulated communication waveform), 또는 (군용 또는 상용) 레이더 시스템에 의해 사용될 수 있는 처프 펄스(chirped pulse)를 생성한다. 제1 파형 발생기(101)에 의해 생성된 파형은 제1 차동 회로(111) 및 제2 차동 회로(112) 모두에 공급된다. 제1 차동 회로(111) 및 제2 차동 회로(112) 각각은 제1 입력(제1 파형 발생기(101)에 연결됨), 제2 입력, 및 출력을 가지고, 그 각각의 출력에서 각 제1 입력에서의 신호와 각 제2 입력에서의 신호 간의 차이를 생성하도록 구성된다. 제1 차동 회로(111) 및 제2 차동 회로(112) 각각의 제2 입력은 제2 파형 발생기(102) 및 제3 파형 발생기(103) 각각에 연결된다. 제1 차동 회로(111) 및 제2 차동 회로(112) 각각의 출력은 디지털-아날로그 변환기(115) 어레이의 디지털-아날로그 변환기(115)에 연결된다. 각각의 파형 발생기(101, 102, 103) 및 각각의 차동 회로(111, 112)는 디지털 회로일 수 있거나, 또는 이들 중 일부 또는 전부가 단일 디지털 회로의 일부일 수 있다. 이러한 각각의 디지털 회로는 하드-와이어드 디지털 회로(hard-wired digital circuit)(예를 들어, 주문형 반도체(Application-Specific Integrated Circuit; ASIC))이거나 FPGA(filed-programmable gate array)와 같은 프로그램 가능한(programmable) 디지털 회로일 수 있다.
제1 차동 회로(111) 및 제2 차동 회로(112)의 각 출력이 연결된 두 디지털-아날로그 변환기(115)의 출력들은 각각 제1 믹서(131) 및 제2 믹서(132)의 각 중간 주파수(IF) 포트로 공급된다. 제1 믹서(131) 및 제2 믹서(132) 각각은 국부 발진기(Local Oscillator; LO) 입력 및 무선 주파수(RF) 포트를 더 가질 수 있다. 제1 믹서(131) 및 제2 믹서(132)의 국부 발진기 입력은 국부 발진기(135)의 출력에 의해 공급된다. 믹서 포트(mixer port)와 관련하여, "무선 주파수" 및 "(RF)"는 주파수 범위를 나타내는 것이 아니라, 믹서가 그 포트에서 중간 주파수 포트에서의 주파수보다 일반적으로 높은 주파수를 수신 또는 출력하도록 구성된 포트를 의미하는 것으로 이해될 것이다; 도 1(및 도 3, 이하 논의됨)의 실시예에서 무선 주파수 포트에서 신호의 주파수는 어레이 안테나(array antenna)와 함께 사용하기에 적합한 임의의 주파수일 수 있고, 예를 들어 중주파(Medium Frequency; MF) 범위의 주파수만큼 낮은 주파수, 마이크로파 주파수, 및 밀리미터 파 주파수를 포함할 수 있다. 이 믹서(131, 132)의 각 무선 주파수 포트는 각각의 필터(141, 142)(예를 들어, 도 1에 도시된 바와 같이 대역 통과 필터, 또는 고역 통과 필터)의 입력에 연결될 수 있고, 이 필터의 출력들은 각각 제1 및 제2 증폭기(예를 들어, 전력 증폭기)(151, 152)에 연결될 수 있고, 이들 각각은 도시된 바와 같이 2개 이상의 증폭기의 캐스케이드(cacade)로 구성되며, 제1 및 제2 안테나 소자(161, 162)에 각각 차례로 연결될 수 있다.
파형 발생기(101, 102, 103) 중 하나 이상은 임의 파형 발생기(arbitrary waveform generator), 또는 직접 디지털 합성기(direct digital synthesizer; DDS)와 같은 수치 제어 발진기(Numerically Control Oscillator; NCO)일 수 있다(또는 포함할 수 있다). 직접 디지털 합성기는 클록(clock) 또는 "샘플링 클록(sampling clock)" 입력 및 출력을 가질 수 있다. 출력에서의 신호는 직접 디지털 합성기의 샘플링 클록 입력에서 수신된 샘플링 클록 신호의 클록 사이클마다 한 번씩 업데이트 될 수 있다. 직접 디지털 합성기는 위상 증가 레지스터(phase increment register), 위상 누산기(phase accumulator), 및 룩업 테이블(look-up table)을 포함할 수 있다. 출력이 아날로그 신호인 경우 디지털-아날로그 변환기를 더 포함할 수 있지만, 그 출력이 디지털 신호인 경우 디지털-아날로그 변환기가 없을 수 있다(도 1의 실시예와 같이). 샘플링 클록 신호의 사이클 당 한 번씩 위상 누산기는 그것에 위상 증가 레지스터의 값을 추가했을 수 있고(오버플로우는 버림), 위상 누산기(또는 그 일부, 예를 들어 위상 누산기가 m비트 폭 레지스터일 때 최상위(the most significant) n비트(m이 n보다 큼))는 룩업 테이블(lookup table) 내의 어드레스(address)에 대한 포인터(pointer)로서 사용될 수 있고, 이는 사인 파(sine wave) 한 사이클로 파형으로 사전 프로그래밍(pre-programmed) 될 수 있다.
포인터에 의해 식별된(또는 어드레스된(addressed)) 룩업 테이블의 값은 직접 디지털 합성기에 의해 출력된 값일 수 있다(또는 아날로그 출력을 갖는 한 실시예에서, 어드레스된 룩업 테이블 값은 디지털-아날로그 변환기로 공급되고, 아날로그 전압으로 변환되고, 직접 디지털 합성기의 출력에서 제공될 수 있다). 따라서, 위상 증가를 선택함으로써, 직접 디지털 합성기는 샘플링 클록 주파수의 일부인 주파수를 갖는 근사 사인파 출력 신호(approximately sinusoidal output signal)를 생성하도록 구성될 수 있다. 예를 들어, 위상 누산기가 샘플링 클록의 각 주기마다 1/10 주기만큼 앞서는 출력을 생성하는 경우(룩업 테이블이 사인파 한 주기로 사전 프로그래밍된 경우, 36도 또는 룩업 테이블 길이의 1/10), 출력 주파수는 샘플릭 클록 주파수의 10분의 1이다. 이러한 실시예에서, 직접 디지털 합성기의 출력은 샘플링 클록 주파수의 1/10인 주파수에서 사인파에 대한 계단식(step-wise)(또는 "구분 상수(piece-wise constant)") 근사일 수 있다.
처프(chirp)와 같은 위상 변조(phase modulated) 또는 주파수 변조(frequency modulated) 파형, 또는 (예를 들어, 일부 상업용 통신 애플리케이션의 경우) QPSK(quadrature Phase Shift Keying) 변조 신호는 위상 증가 레지스터(생성된 파형의 주파수를 변경하기 위해) 또는 위상 누산기(생성된 파형의 위상을 변경하기 위해)를 수정(예를 들어, 오버라이팅(overwriting))함으로써 생성될 수 있다. 도 1에 도시된 바와 같이, 제1 파형 발생기(101)는 파형 알고리즘 회로(105) 및 직접 디지털 합성기(107)를 포함할 수 있다. 파형 알고리즘 회로(105)는 위상 증가 값 및/또는 위상 누산기 값을 생성하고 이를 대응하는 레지스터 또는 직접 디지털 합성기(107)의 레지스터에 기록할 수 있다. 예를 들어, 위상 증가 레지스터의 값을 반복적으로 증가시킴으로써 주파수가 증가하는 처프가 생성될 수 있다.
일부 실시예에서, 하나 이상의 파형 발생기(101, 102, 103)는 전술한 바와 같이 임의의 파형 발생기일 수 있다. 임의의 파형 발생기에서 어드레스 레지스터(address register)는 어드레스를 룩업 테이블에 저장하고(즉, 포인터(pointer)), 포인터는 클록 사이클 당 한 번씩 증가한다(포인터의 비트 폭이 룩업 테이블에 저장된 값의 개수와 일치하면 오버플로우가 삭제되고, 또는, 더 넓은 포인터의 경우, 증가한 후 룩업 테이블의 끝 이후 위치를 가리키는 경우 포인터는 룩업 테이블의 시작 위치로 리셋된다). 임의의 파형 발생기는 룩업 테이블을 처프 파형(chirped waveform)으로 프로그래밍하여 처프를 생성하도록 구성될 수 있다(예를 들어, 룩업 테이블의 끝으로 갈수록 주파수가 증가하는 사인파의 다중 사이클).
도 1의 시스템은 다음과 같이 빔 스티어링(beam steering)을 수행할 수 있는 것으로 보여질 수 있다(그리고 유사한 분석에 따르면, 2개 이상의 소자를 갖는 시스템이 빔포밍을 할 수 있는 것으로 보여질 수 있다). 도 2a 내지 도 2c를 참조하면,
Figure 112020052330616-pct00001
즉, 제1 사인파 신호
Figure 112020052330616-pct00002
의 위상을
Figure 112020052330616-pct00003
만큼 쉬프트 시키려면 동일한 주파수의 제2 사인파 신호를 빼는 것으로 충분하며, 제2 사인파 신호는
Figure 112020052330616-pct00004
및
Figure 112020052330616-pct00005
일 때
Figure 112020052330616-pct00006
의 형태를 가진다. 비록 유도는 양 신호가 동일한 단일 주파수인 경우이지만, 엄밀한 사인파는 아니지만 유한한 대역폭(finite bandwidth)을 갖는(예를 들어, 신호가 데이터로 변조되거나 처프된(chirped) 결과) 제1 신호에 대해서도 유사한 위상 쉬프트를 가져올 수 있다. 제1 신호의 비대역폭(fractional bandwidth)(즉, 제1 신호의 대역폭 대 제1 신호의 중심 주파수의 비)이 충분히 작은 경우(예를 들어, 0.20 미만), 위상 쉬프트는 형성된 최종 빔의 각도에 매우 적거나 없는 열화(degradation)만으로 수행된다. 당업자에 의해 이해되는 바와 같이, 비대역폭이 증가함에 따라, 위상 쉬프터에 의해 형성된 빔은 변조된 신호(modulated signal)의 순시 대역폭(instantaneous bandwidth)의 경계에서의 의도된 포인팅 각도(intended pointing angle)로부터 빗나갈(squint off) 것이다. 매우 큰 비대역폭을 갖는 신호의 경우에서와 같이 의도된 포인팅 각도에서 빔이 빗나가거나(squints) 멀어짐(moves off)에 따라, 이는 의도된 타겟에서의 그 빔에 대해 더 낮은 신호 처리 이득(lower signal processing gain)을 발생시킨다. 그러나, 이 낮은 신호 처리 이득은 실제 시간 지연(true time delay) 대신에 위상 쉬프트를 수행하기 위한 더 낮은 계산 부하 및 더 적은 하드웨어의 대가로 받아들여질 수 있다; 실제 시간 지연 계산은 제로 빔 편이(zero beam squint)를 달성하기 위해 위상 쉬프트 대신에 매우 넓은 대역 신호에 대해 수행될 수 있다. 제2 신호는 구분 사인파 신호(piecewise sinusoidal signal)일 수 있는데, 즉, 빔포밍에서의 변화가 생길 때(예를 들어, 빔이 다른 방향으로 스티어링 되거나(steered), 그 모양이 변한 경우), 진폭이나 위상 또는 둘 모두가 임시로 변화하는 단일 주파수 사인파일 수 있다.
일부 실시예에서, 제2 및 제3 파형 발생기(102, 103) 또한 변조된 파형을 생성한다. 예를 들어, 제2 및 제3 파형 발생기(102, 103) 각각은 직접 디지털 합성기일 수 있고, 파형 알고리즘 회로(105)(또는 추가적인 파형 알고리즘 회로) 또한 제2 및 제3 파형 발생기(102, 103)에 대한 위상 증가 값 및/또는 위상 누산기 값을 생성하고 이를 대응하는 레지스터 또는 이 직접 디지털 합성기의 레지스터에 기록할 수 있다. 제2 파형 발생기(102)에 기록된 위상 증가 값 및/또는 위상 누산기 값은, 만약 제1 파형 발생기(101)에 의해 생성된 신호의 주파수 및/또는 위상이 변조된다 하더라도, 제2 파형 발생기(102)에 의해 생성된 신호의 위상이 제1 파형 발생기(101)에 의해 생성된 신호의 위상에 대해 일정하도록(constant) 계산된다. 유사하게, 제3 파형 발생기(103)에 기록된 위상 증가 및/또는 위상 누산기 값은 제3 파형 발생기(103)에 의해 생성된 신호의 위상이 제1 파형 발생기(101)에 의해 발생된 신호의 위상에 대해 일정하도록 계산된다. 예를 들어, 제1 파형 발생기(101)가 QPSK 변조 신호를 생성하는 경우, 3개의 파형 발생기(101, 102, 103)에서의 위상 증가 값들은 동일하고 상수일 수 있으며, 제2 및 제3 파형 발생기(102, 103)에 기록된 위상 누산기 값은 제1 파형 발생기(101)에 기록된 위상 누산기 값으로부터 일정한 각각의 오프셋(constant respective offsets)만큼 다를 수 있다.
도 3은 수신 위상 어레이 안테나에 대한 위상 쉬프트를 수행하기 위해 복소 감산(complex subtraction)을 이용하는 회로에 대한 예시적인 구현을 도시한다. 일부 실시예에서, 파형, 예를 들어 상용 5G 셀룰러 네트워크에 의해 사용될 수 있는 것과 같은 변조된 통신 파형 또는 (상용 또는 군용) 레이더 시스템에 의해 사용될 수 있는 처프된 펄스(chirped pulse)가 제1 및 제2 안테나 소자(161, 162)에 의해 수신된다. 제1 및 제2 안테나 소자(161, 162)는 각각 제1 및 제2 증폭기(예를 들어, 저잡음 진폭기)(351, 352)로 연결되고, 이들의 출력은 각각 제1 및 제2 필터(예를 들어, 대역 통과 필터)(341, 342)를 통해 제1 믹서(131) 및 제2 믹서(132) 각각의 무선 주파수 포트로 공급된다. 제1 믹서(131) 및 제2 믹서(132)의 국부 발진기 입력은 국부 발진기(135)의 출력에 의해 공급된다. 제1 믹서(131) 및 제2 믹서(132)의 각각의 중간 주파수 포트는 아날로그-디지털 변환기(315) 어레이의 각 두 아날로그-디지털 변환기로 연결된다. 두 아날로그-디지털 변환기의 출력은 각각 제1 차동 회로(111) 및 제2 차동 회로(112)의 제1 입력으로 각각 연결되고, 이들 각각은 출력을 가지며, 두 출력은 가산 회로(310)에 연결된다. 제1 차동 회로(111) 및 제2 차동 회로(112) 각각은 제1 파형 발생기(301) 및 제2 파형 발생기(302) 각각에 연결된 각각의 제2 입력을 더 갖는다. 제1 차동 회로(111) 및 제2 차동 회로(112) 각각은 각 출력에서 각각의 제1 입력에서의 신호와 제2 입력에서의 신호 간의 차이를 생성하도록 구성된다.
도 1 및 도 3 각각은 2개의 소자를 갖는 위상 어레이 안테나를 도시하지만, 본 발명은 이들 구성으로 제한되지 않으며, 일반적으로 송신기 또는 수신기에서 사용되는 위상 어레이 안테나는 2개보다 많은(예를 들어, 10개보다 많은, 100개보다 많은, 또는 1000개보다 많은) 소자를 가질 수 있다. 일부 실시예에서 안테나 소자 어레이는 송신기 및 수신기에 의해 공유된다. 도 1 및 도 3에서, 각각의 파형 발생기(101, 102, 103, 301, 302), 차동 회로(111, 112) 및 가산 회로(310)의 출력은 디지털 신호이며, 각각의 파형 발생기(101, 102, 103, 301, 302), 차동 회로(111, 112) 및 가산 회로(310)는 디지털 회로이다. 다른 실시예에서, 파형 발생기의 출력은 아날로그 신호일 수 있고, 차동 회로는 아날로그 회로(예를 들어, 저항형(resistive) 또는 리액턴스형(reactive) 전력 결합기(power combiners))일 수 있다. 이러한 실시예에서, 디지털-아날로그 변환기(115) 어레이는 도 1의 실시예와 유사한 송신기에 없을 수 있고(디지털-아날로그 변환기가 파형 발생기 대신 있을 수 있음), 아날로그-디지털 변환기(315) 어레이는 도 3의 실시예와 유사한 수신기에 없을 수 있다.
도 4는 본 발명의 일실시예에 따른 시뮬레이션 된 안테나 패턴을 도시한다. 이 그래프에서 메인 로브(main lobe)가 기준에서 약 20도 쉬프팅한 것을 볼 수 있으며, 또한 모든 사이드 로브가 메인 로브에서 최소 13dB 아래에 있음을 볼 수 있다. 위상 쉬프팅 동작은 이 시뮬레이션에서 소자 간 거리
Figure 112020052330616-pct00007
/2가 0.015미터인 X-대역 신호(10GHz)에 대해 베이스밴드(baseband)에서 디지털 방식으로 수행된다.
아래의 표 1은 FPGA(filed-programmable gate array)에서의 설계에서 가능한 리소스(예를 들어, 곱셈기(multiplier) 및 룩업 테이블(LUTs))의 감소(reduction in resources)를 도시한다. 표 1의 두번째 행은 위상 쉬프트를 위해 복소 곱셈이 사용된 제1 설계에 의해 사용된 리소스를 도시하고, 세번째 행은 위상 쉬프트를 위해 감산(예를 들어, 도 1의 실시예와 같이)이 사용된 제2 설계에 의해 사용된 리소스를 도시한다. 표 1에서 알 수 있듯이, 위상 쉬프트를 위해 감산을 사용하여 리소스 사용의 극적인 감소가 가능하다.

필요한 곱셈기: 32개
필요한 곱셈기:1024개
LUTs로 구현: 32개
LUTs로 구현: 1024개

디지털 위상 쉬프트를 위한 복소 곱셈 방법

128

4096

130,816

4,186,112

DDS 기반 방법
0
0
889
16,761
본 명세서에 기재된 각각의 디지털 회로는 프로세싱 회로(processing circuit)(또는 그 일부)일 수 있다. "프로세싱 회로(processing circuit)"(또는 "프로세싱 수단(processing means)")라는 용어는 본 명세서에서 데이터 또는 디지털 신호를 처리하는 데 사용되는 하드웨어, 펌웨어 및 소프트웨어의 임의의 조합을 의미하는 것으로 사용된다. 프로세싱 회로 하드웨어는, 예를 들어, ASICs(Applilcation Specific Integrated Circuits), 범용 또는 특수 목적 중앙 처리 장치(CPUs), 디지털 신호 프로세서(DSPs), 그래픽 처리 장치(GPUs) 및 FPGAs(field programmable gate arrays)와 같은 프로그램 가능한 논리 장치를 포함할 수 있다. 프로세싱 회로에서 본 명세서에서 사용되는 바와 같이 각 기능은 그 기능을 수행하도록 구성된, 즉 하드-와이어드(hard-wired)된 하드웨어에 의해, 또는 비일시적 저장 매체(non-transitory storage medium)에 저장된 명령어(instructions)를 실행(execute)하도록 구성된 CPU와 같은 보다 일반적 용도의 하드웨어에 의해 수행될 수 있다. 프로세싱 회로는 단일 인쇄 회로 기판(PCB) 상에 제조되거나 여러 개의 상호 연결된 PCB에 걸쳐 분산될 수 있다. 프로세싱 회로는 다른 프로세싱 회로를 포함할 수 있다; 예를 들어, 프로세싱 회로는 PCB 상에 상호 연결된 두 개의 프로세싱 회로, FPGA 및 CPU를 포함할 수 있다.
직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍을 위한 시스템의 제한된 실시예가 본 명세서에서 구체적으로 설명되고 도시되었지만, 많은 수정 및 변형이 당업자에게 명백할 것이다. 따라서, 본 발명의 원리에 따라 사용되는 직접 디지털 합성 기반 위상 쉬프트 디지털 빔포밍을 위한 시스템은 본 명세서에서 구체적으로 설명된 것과 다르게 구현될 수 있음을 이해해야 한다. 본 발명은 또한 이하 청구 범위 및 그 등가물에서 정의된다.

Claims (17)

  1. 송신기(transmitter)에 있어서,
    제1 안테나 소자(first antenna element);
    제2 안테나 소자(second antenna element);
    제1 파형 발생기(first waveform generator);
    제2 파형 발생기(second waveform generator);
    제3 파형 발생기(third waveform generator);
    상기 제1 파형 발생기에 연결된 제1 입력(first input),
    상기 제2 파형 발생기에 연결된 제2 입력(second input), 및
    상기 제1 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 출력(output)을 갖고,
    상기 출력에서, 상기 제1 파형 발생기에 연결된 상기 제1 입력에서의 신호와 상기 제2 파형 발생기에 연결된 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는,
    제1 차동 회로(first differencing circuit); 및
    상기 제1 파형 발생기에 연결된 제1 입력(first input),
    상기 제3 파형 발생기에 연결된 제2 입력(second input), 및
    상기 제2 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 출력(output)을 갖고,
    상기 출력에서, 상기 제1 파형 발생기에 연결된 상기 제1 입력에서의 신호와 상기 제3 파형 발생기에 연결된 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는,
    제2 차동 회로(second differencing circuit)
    를 포함하는,
    송신기(transmitter).
  2. 제1항에 있어서,
    상기 제2 파형 발생기는 구분 사인파 신호(piecewise sinusoidal signal)를 생성하도록 구성되고,
    상기 제3 파형 발생기는 구분 사인파 신호를 생성하도록 구성되는,
    송신기.
  3. 제2항에 있어서,
    상기 제1 파형 발생기;
    상기 제2 파형 발생기;
    상기 제3 파형 발생기;
    상기 제1 차동 회로; 및
    상기 제2 차동 회로 각각은,
    디지털 회로(digital circuit)의 일부인,
    송신기.
  4. 제3항에 있어서,
    상기 제1 차동 회로의 상기 출력에 연결된 입력, 및 출력을 갖는 제1 디지털-아날로그 변환기(first digital to analog converter);
    중간 주파수 포트(intermediate frequency port), 국부 발진기 입력(local oscillator input), 및 무선 주파수 포트(radio frequency port)를 갖는 제1 믹서(first mixer) - 상기 중간 주파수 포트는 상기 제1 디지털-아날로그 변환기의 상기 출력에 연결됨 -;
    상기 제1 믹서의 상기 무선 주파수 포트에 연결된 입력, 및 출력을 갖는 제1 필터(first filter);
    상기 제1 필터의 상기 출력에 연결된 입력, 및 상기 제1 안테나 소자에 연결된 출력을 갖는 제1 증폭기(first amplifier);
    상기 제2 차동 회로의 상기 출력에 연결된 입력, 및 출력을 갖는 제2 디지털-아날로그 변환기(second digital to analog converter);
    중간 주파수 포트, 국부 발진기 입력, 및 무선 주파수 포트를 갖는 제2 믹서(second mixer) - 상기 중간 주파수 포트는 상기 제2 디지털-아날로그 변환기의 상기 출력에 연결됨 -;
    상기 제2 믹서의 상기 무선 주파수 포트에 연결된 입력, 및 출력을 갖는 제2 필터(second filter); 및
    상기 제2 필터의 상기 출력에 연결된 입력, 및 상기 제2 안테나 소자에 연결된 출력을 갖는 제2 증폭기(second amplifier)
    를 더 포함하는,
    송신기.
  5. 제3항에 있어서,
    상기 디지털 회로는 하드-와이어드 디지털 회로(hard-wired digital circuit)인,
    송신기.
  6. 제3항에 있어서,
    상기 디지털 회로는 프로그램 가능한(programmable) 디지털 회로인,
    송신기.
  7. 제1항에 있어서,
    상기 제1 파형 발생기는, 변조된 파형(modulated waveform)을 생성하도록 구성된,
    송신기.
  8. 제7항에 있어서,
    상기 제1 파형 발생기는 직접 디지털 합성기(direct digital synthesizer)를 포함하는,
    송신기.
  9. 제1항에 있어서,
    상기 제2 파형 발생기; 및
    상기 제3 파형 발생기 각각은,
    직접 디지털 합성기(direct digital synthesizer)를 포함하는,
    송신기.
  10. 수신기(receiver)에 있어서,
    제1 안테나 소자(first antenna element);
    제2 안테나 소자(second antenna element);
    제1 파형 발생기(first waveform generator);
    제2 파형 발생기(second waveform generator);
    상기 제1 안테나 소자에 동작 가능하게 연결된(operatively coupled to) 제1 입력(first input),
    상기 제1 파형 발생기에 연결된 제2 입력(second input), 및
    출력(output)을 갖고,
    상기 출력에서, 상기 제1 안테나 소자에 동작 가능하게 연결된 상기 제1 입력에서의 신호와 상기 제1 파형 발생기에 연결된 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는,
    제1 차동 회로(first differencing circuit);
    상기 제2 안테나 소자에 동작 가능하게 연결된(operatively coupled input) 제1 입력(first output),
    상기 제2 파형 발생기에 연결된 제2 입력(second input), 및
    출력(output)을 갖고,
    상기 출력에서, 상기 제2 안테나 소자에 동작 가능하게 연결된 상기 제1 입력에서의 신호와 상기 제2 파형 발생기에 연결된 상기 제2 입력에서의 신호 간의 차이를 생성하도록 구성되는,
    제2 차동 회로(second differencing circuit); 및
    상기 제1 차동 회로의 상기 출력에 연결된 제1 입력(first input) 및 상기 제2 차동 회로의 상기 출력에 연결된 제2 입력(second input)을 갖는 가산 회로(adding circuit)
    를 포함하는,
    수신기(receiver).
  11. 제10항에 있어서,
    상기 제1 파형 발생기는 구분 사인파 신호(piecewise sinusoidal signal)를 생성하도록 구성되고,
    상기 제2 파형 발생기는 구분 사인파 신호를 생성하도록 구성되는,
    수신기.
  12. 제11항에 있어서,
    상기 제1 파형 발생기;
    상기 제2 파형 발생기;
    상기 제1 차동 회로;
    상기 제2 차동 회로; 및
    상기 가산 회로 각각은,
    디지털 회로(digital circuit)의 일부인,
    수신기.
  13. 제12항에 있어서,
    상기 제1 차동 회로의 상기 제1 안테나 소자에 동작 가능하게 연결된 상기 제1 입력에 연결된 출력, 및 입력을 갖는 제1 아날로그-디지털 변환기(first analog to digital converter);
    중간 주파수 포트(intermediate frequency port), 국부 발진기 입력(local oscillator input), 및 무선 주파수 포트(radio frequency port)를 갖는 제1 믹서(first mixer) - 상기 중간 주파수 포트는 상기 제1 아날로그-디지털 변환기의 상기 입력에 연결됨 -;
    상기 제1 믹서의 상기 무선 주파수 포트에 연결된 출력, 및 입력을 갖는 제1 필터(first filter);
    상기 제1 필터의 상기 입력에 연결된 출력, 및 상기 제1 안테나 소자에 연결된 입력을 갖는 제1 증폭기(first amplifier);
    상기 제2 차동 회로의 상기 제2 안테나 소자에 동작 가능하게 연결된 상기 제1 입력에 연결된 출력, 및 입력을 갖는 제2 아날로그-디지털 변환기(second analog to digital converter);
    중간 주파수 포트, 국부 발진기 입력, 및 무선 주파수 포트를 갖는 제2 믹서(second mixer) - 상기 중간 주파수 포트는 상기 제2 아날로그-디지털 변환기의 상기 입력에 연결됨 -;
    상기 제2 믹서의 상기 무선 주파수 포트에 연결된 출력, 및 입력을 갖는 제2 필터(second filter); 및
    상기 제2 필터의 상기 입력에 연결된 출력, 및 상기 제2 안테나 소자에 연결된 입력을 갖는 제2 증폭기(second amplifier)
    를 더 포함하는,
    수신기.
  14. 제13항에 있어서,
    상기 제1 필터, 및
    상기 제2 필터 각각은,
    대역 통과 필터(band-pass filter)인,
    수신기.
  15. 제12항에 있어서,
    상기 디지털 회로는 하드-와이어드 디지털 회로(hard-wired digital circuit)인,
    수신기.
  16. 제12항에 있어서,
    상기 디지털 회로는 프로그램 가능한(programmable) 디지털 회로인,
    수신기.
  17. 제10항에 있어서,
    상기 제1 파형 발생기; 및
    상기 제2 파형 발생기 각각은,
    직접 디지털 합성기(direct digital synthesizer)를 포함하는,
    수신기.
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