KR102338185B1 - Method of manufacturing semiconductor light emitting device - Google Patents

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KR102338185B1 KR1020200037119A KR20200037119A KR102338185B1 KR 102338185 B1 KR102338185 B1 KR 102338185B1 KR 1020200037119 A KR1020200037119 A KR 1020200037119A KR 20200037119 A KR20200037119 A KR 20200037119A KR 102338185 B1 KR102338185 B1 KR 102338185B1
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Abstract

본 개시는 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서, 반도체 발광 다이와 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법에 관한 것이다.The present disclosure provides a method of manufacturing a semiconductor light emitting device through non-wire bonding, comprising: preparing a semiconductor light emitting die and a support substrate; attaching the semiconductor light emitting die to the supporting substrate while the second electrical path is exposed so that the conductive bonding structure covering the entire second semiconductor region is tightly bonded to the bonding layer; removing the substrate; And, electrically connecting the other one of the first semiconductor region and the second semiconductor region and a second electrical path through the electrical connection through deposition; to a method of manufacturing a semiconductor light emitting device comprising a.

Description

반도체 발광소자를 제조하는 방법{METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE}Method of manufacturing a semiconductor light emitting device {METHOD OF MANUFACTURING SEMICONDUCTOR LIGHT EMITTING DEVICE}

본 개시(Disclosure)는 전체적으로 반도체 발광소자를 제조하는 방법에 관한 것으로, 특히 지지 기판에 전기적 통로를 구비한 반도체 발광소자를 제조하는 방법에 관한 것이다. 여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 화합물 (질화물, 인화물, 비소화물) 반도체 발광소자를 예로 들 수 있다. 대표적으로 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1)로 된 화합물로 이루어진다.The present disclosure relates to a method of manufacturing a semiconductor light emitting device as a whole, and more particularly, to a method of manufacturing a semiconductor light emitting device having an electrical path in a support substrate. Here, the semiconductor light emitting device means a semiconductor optical device that generates light through recombination of electrons and holes, for example, a group 3 compound (nitride, phosphide, arsenide) semiconductor light emitting device. Typically, the group III nitride semiconductor is composed of a compound of Al(x)Ga(y)In(1-x-y)N (0=x=1, 0=y=1, 0=x+y=1).

여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).Herein, background information related to the present disclosure is provided, and they do not necessarily mean prior art (This section provides background information related to the present disclosure which is not necessarily prior art).

도 1은 래터럽 칩(Lateral Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 기판(100; 예: 사파이어 기판), 버퍼 영영(200; 예: undoped GaN), 제1 도전성을 가지는 제1 반도체 영역(300; 예: Si-doped GaN), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400; 예: InGaN/(In)GaN MQWs), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500; 예: Mg-doped GaN), 전류 확산을 투광성 전도막(600; 예: ITO), 본딩 패드로 기능하는 전극(700; 예: Cr/Ni/Au) 그리고 식각되어 노출된 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800; 예: Cr/Ni/Au)을 포함한다. 전극(700)과 전극(800)은 와이어 본딩을 통해 외부 전원으로부터 전기를 공급받는다.1 is a diagram showing an example of a semiconductor light emitting chip in the form of a Lateral Chip, wherein the semiconductor light emitting chip includes a substrate 100 (eg, a sapphire substrate), a buffer region 200 (eg, undoped GaN), and a first A first semiconductor region 300 having conductivity (eg, Si-doped GaN), an active region 400 generating light through recombination of electrons and holes (eg, InGaN/(In)GaN MQWs), different from the first conductivity A second semiconductor region 500 having second conductivity (eg, Mg-doped GaN), a light-transmitting conductive film 600 (eg, ITO) for current diffusion, and an electrode 700 serving as a bonding pad; eg, Cr/Ni/Au ) and an electrode 800 (eg, Cr/Ni/Au) serving as a bonding pad on the etched and exposed first semiconductor region 300 . The electrode 700 and the electrode 800 receive electricity from an external power source through wire bonding.

도 2는 플립 칩(Flip Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 기판(100), 제1 도전성을 가지는 제1 반도체 영역(300), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500), 기판(100) 측으로 빛을 반사시키기 위한 3층으로 된 전극막(901; 예: Au), 전극막(902; 예: Ni) 및 전극막(903; 예: Au), 그리고 식각되어 노출된 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800)을 포함한다. 3층으로 된 전극막(901,902,903)과 전극(800)은 와이어 본딩없이 도전성 페이스트, 금속 결합 등을 통해 외부 전원 기판(예: PCB)에 연결되며, 3층으로 된 전극막(901,902,903)의 반사기능은 DBR과 같은 유전체 물질로 대체될 수 있다(예: 미국 등록특허공보 제9,236,524호).2 is a view showing an example of a semiconductor light emitting chip in the form of a flip chip. The semiconductor light emitting chip includes a substrate 100, a first semiconductor region 300 having a first conductivity, and recombination of electrons and holes. A three-layered electrode film 901 for reflecting light toward the active region 400 , the second semiconductor region 500 having a second conductivity different from the first conductivity, and the substrate 100 ; Au), an electrode film 902 (eg, Ni) and an electrode film 903 (eg, Au), and an electrode 800 serving as a bonding pad on the etched exposed first semiconductor region 300 . The three-layer electrode films 901, 902, 903 and the electrode 800 are connected to an external power substrate (eg, PCB) through conductive paste or metal bonding without wire bonding, and the reflection function of the three-layer electrode films 901, 902, 903 can be replaced with a dielectric material such as DBR (eg, US Patent No. 9,236,524).

도 3은 수직 칩(Vertical Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면으로서, 반도체 발광 칩은 제1 도전성을 가지는 제1 반도체 영역(300), 전자와 정공의 재결합을 통해 빛을 생성하는 활성 영역(400), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(500), 제1 반도체 영역(300)으로 빛을 반사시키기 위한 금속 반사막(910), 본딩층(920), 지지 기판(930), 본딩 패드로 기능하는 전극(940) 그리고 제1 반도체 영역(300) 위에서 본딩 패드로 기능하는 전극(800)을 포함한다. 전극(940)은 도 2에 도시된 3층으로 된 전극막(901,902,903)과 마찬가지로 와이어 본딩 없이 외부 전원과 연결되며, 전극(800)은 도 1에 도시된 전극(800)과 마찬가지로 와이어 본딩을 통해 외부 전원과 연결된다. 전극(800) 또한 와이어 본딩을 이용하지 않고 금속 증착을 통해 외부 전원과 연결될 수 있음은 물론이다(예: 미국 등록특허공보 제10,263,140호).3 is a view showing an example of a semiconductor light emitting chip in the form of a vertical chip, wherein the semiconductor light emitting chip generates light through a first semiconductor region 300 having a first conductivity, and recombination of electrons and holes. Active region 400 , second semiconductor region 500 having a second conductivity different from the first conductivity, metal reflective film 910 for reflecting light to first semiconductor region 300 , bonding layer 920 , and support The substrate 930 includes an electrode 940 serving as a bonding pad, and an electrode 800 serving as a bonding pad on the first semiconductor region 300 . The electrode 940 is connected to an external power source without wire bonding like the three-layer electrode films 901, 902, and 903 shown in FIG. 2, and the electrode 800 is through wire bonding like the electrode 800 shown in FIG. It is connected to an external power source. Of course, the electrode 800 may also be connected to an external power source through metal deposition without using wire bonding (eg, US Patent No. 10,263,140).

래터럴 칩과 수직 칩은 전류가 흐르는 방식에 따른 분류이며, 와이어 본딩과 플립 본딩은 외부 전원과의 본딩 방식에 따른 분류이다. 래터럽 칩은 2개의 와이어를 이용하는 와이어 본딩 칩이며, 수직 칩은 1개의 와이어를 이용하는 와이어 본딩 칩이다. 플립 칩을 전류가 흐르는 방식에 따라 분류하면 래터럽 칩의 일종의 볼 수 있다. 본 개시에서는 래터럽 칩, 수직 칩에 관계없이 와이어 본딩을 이용하는 칩을 와이어 본딩이라 하고, 와이어를 이용하지 않는 플립 칩, 수직 칩을 비와이어 본딩 칩(non wire-bonding chip)이라 정의한다. 와이어 본딩 칩을 이용하여 패키지, 인터포저, 디스플레이 등을 구현할 때, 와이어가 본딩되는 공간이 필요하므로, 폼 팩터(Form Factor)가 작은 반도체 발광소자를 구현하기가 쉽지 않다. 따라서 Small Form Factor를 가지는 반도체 발광소자를 구현하는 데는 비와이어 본딩 칩의 사용이 필요하다 하겠다.A lateral chip and a vertical chip are classified according to the method in which current flows, and wire bonding and flip bonding are classified according to a bonding method with an external power source. The lattice chip is a wire bonding chip using two wires, and the vertical chip is a wire bonding chip using one wire. If we classify flip chips according to the way current flows, we can see them as a type of lattice chip. In the present disclosure, a chip using wire bonding is defined as a wire bonding irrespective of a lattice chip or a vertical chip, and a flip chip or a vertical chip that does not use a wire is defined as a non wire-bonding chip. When implementing a package, an interposer, a display, etc. using a wire bonding chip, it is difficult to implement a semiconductor light emitting device having a small form factor because a space for bonding wires is required. Therefore, it is necessary to use a non-wire bonding chip to implement a semiconductor light emitting device having a small form factor.

도 4 및 도 5는 비와이어 본딩 칩을 구비하는 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 4에 도시된 바와 같이, 도 2에 제시된 것과 같은 반도체 발광 칩을 배선 기판(1000)에 탑재한다. 구체적으로 3층으로 된 전극막(901,902,903)과 전극 패턴(1010)을 정렬시키고, 전극(800)과 전극 패턴(1020)을 정렬시킨 다음, 스터드 범프, 페이스트 또는 유테틱 금속(950,960)을 이용하여 반도체 발광 칩을 배선 기판(100)에 접합시킨다. 이어서, 도 5에 도시된 바와 같이, 레이저를 이용하여 기판(100)을 제거함으로써, 비와이어 본딩 칩을 가지는 반도체 발광소자를 완성한다.4 and 5 are views showing an example of a method of manufacturing a semiconductor light emitting device having a non-wire bonding chip. First, as shown in FIG. 4, a semiconductor light emitting chip as shown in FIG. 2 is mounted on a wiring board. (1000) is mounted. Specifically, the three-layered electrode films 901, 902, 903 and the electrode pattern 1010 are aligned, the electrode 800 and the electrode pattern 1020 are aligned, and then stud bumps, pastes, or eutectic metals 950 and 960 are used. The semiconductor light emitting chip is bonded to the wiring board 100 . Next, as shown in FIG. 5 , the substrate 100 is removed using a laser, thereby completing a semiconductor light emitting device having a non-wire bonding chip.

도 6 및 도 7은 미국 공개특허공보 제2006-0202223호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 먼저, 도 6에 도시된 바와 같이, 도 5에 제시된 반도체 발광소자를 제조하는 과정(레이저 리프트 오프(LLO; Laser Lift-Off) 공정 및 그 이후의 공정에서)에서 반도체 발광 칩(A)이 깨지는 것을 방지하기 위해, 반도체 발광 칩(A)을 지지 기판(S)에 부착한 상태에서, LLO 공정을 수행하기에 앞서, 반도체 발광 칩(A)과 지지 기판(S)에 언더필 물질(U; Undrfill material)을 투입한다. 언더필 물질(U)을 투입하여, 반도체 발광 칩(A)과 지지 기판(S) 사이의 공간을 메우는 것은 LLO 공정을 이용하는 경우에 필수적인 요소라 하겠다. 다음으로, 도 7에 도시된 바와 같이, 기판(100)을 제거하여 반도체 발광소자를 완성한다. 도 2 및 도 5에 제시된 3층으로 된 전극(901,902,903)을 전극 구조(900)로 표시하였으며, 전극 구조(900)는 전술한 바와 같이, 금속 반사막 구조, 유전체 반사막 구조 또는 이들의 조합으로 이루어질 수 있다.6 and 7 are views showing an example of a method of manufacturing a semiconductor light emitting device disclosed in US Patent Publication No. 2006-0202223. First, as shown in FIG. 6, the semiconductor light emitting device shown in FIG. In order to prevent the semiconductor light emitting chip A from being broken during the manufacturing process (in the laser lift-off (LLO) process and subsequent processes), the semiconductor light emitting chip A is attached to the support substrate S. In the attached state, before performing the LLO process, an underfill material (U) is added to the semiconductor light emitting chip A and the supporting substrate S. Filling the space between the semiconductor light emitting chip A and the support substrate S by injecting the underfill material U is an essential element when using the LLO process. Next, as shown in FIG. 7 , the substrate 100 is removed to complete the semiconductor light emitting device. The three-layered electrodes 901, 902, and 903 shown in FIGS. 2 and 5 are represented by an electrode structure 900, and the electrode structure 900 may be formed of a metal reflective film structure, a dielectric reflective film structure, or a combination thereof, as described above. have.

도 8 내지 도 16은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법들을 예시하는 도면으로서, 도 7 및 도 8에 제시된 반도체 발광소자를 제조하는 방법의 문제점(칩 레벨에서 공정이 이루어지므로, 공정이 길고 복잡하며, 전극 구조(900) 및 전극(800)과, 전극 패턴(1010,1020)의 정렬에도 어려움이 따른다.)을 해소하기 위하여, 웨이퍼 레벨에서 기판 제거 공정을 행하고, 복수의 반도체 발광 칩으로 나눈 후, 반도체 발광소자를 제조하는 방법을 제시한다.8 to 16 are diagrams illustrating methods of manufacturing the semiconductor light emitting device presented in US Patent No. 10,263,140, and problems of the method of manufacturing the semiconductor light emitting device shown in FIGS. 7 and 8 (the process at the chip level is Therefore, the process is long and complicated, and there are difficulties in aligning the electrode structure 900, the electrode 800, and the electrode patterns 1010 and 1020), a substrate removal process is performed at the wafer level, A method of manufacturing a semiconductor light emitting device after dividing it into a plurality of semiconductor light emitting chips is presented.

도 8 내지 도 12에는 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법의 일 예가 제시되어 있다.8 to 12 show an example of a method of manufacturing a semiconductor light emitting device disclosed in US Patent No. 10,263,140.

먼저, 도 8에 도시된 바와 같이, 반도체 발광소자가 기판(10; 예: 사파이어, Si, AlN, AlGaN, SiC), 제1 도전성을 가지는 제1 반도체 영역(30; 예: n형 GaN), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역(50; p형 GaN), 및 제1 반도체 영역(30)과 제2 반도체 영역(50) 사이에 개재되며 전자와 정공을 재결합을 이용해 빛을 생성하는 활성 영역(40; 예: InGaN/(In)GaN 다중양자우물구조(MQWs))을 구비하는 복수의 반도체 영역, 접합층(90), 그리고 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하는 지지 기판(101)을 구비하도록 준비한다. 복수의 반도체 영역(30,40,50)과 지지 기판(101; 예: SiC, AlSiC, AlN, AlGaN, GaN, 사파이어, LTCC(Low Temperature Co-fired Ceramic), HTCC(High Temperature Co-fired Ceramic))이 접합층(90)에 의해 결합 또는 접합된다. 제1 반도체 영역(30)의 도전성과 제2 반도체 영역(50)의 도전성은 바뀔 수 있으며, 활성 영역(40)이 자외선을 발광하는 경우에, 제1 반도체 영역(30)과 제2 반도체 영역(50)은 AlGaN으로 이루어지고, 활성 영영(40)은 AlGaN/AlGaN MQWs로 이루어질 수 있으며, 피크 파장이 UVB, UVC로 갈수록 Al의 함량은 높아진다. 접합층(90)은 도 3에 제시된 반도체 발광 칩을 제조할 때 사용되는 통상의 웨이퍼 본딩법에 의해 형성될 수 있다.First, as shown in FIG. 8 , a semiconductor light emitting device includes a substrate 10 (eg, sapphire, Si, AlN, AlGaN, SiC), a first semiconductor region 30 having a first conductivity (eg, n-type GaN); A second semiconductor region 50 (p-type GaN) having a second conductivity different from the first conductivity, and interposed between the first semiconductor region 30 and the second semiconductor region 50, light by recombination of electrons and holes A plurality of semiconductor regions including an active region 40 (eg, InGaN/(In)GaN multi-quantum well structures (MQWs)) for creating A support substrate 101 having a passage 92 is prepared to be provided. A plurality of semiconductor regions 30 , 40 , 50 and a support substrate 101 (eg, SiC, AlSiC, AlN, AlGaN, GaN, sapphire, LTCC (Low Temperature Co-fired Ceramic), HTCC (High Temperature Co-fired Ceramic)) ) is bonded or bonded by the bonding layer 90 . The conductivity of the first semiconductor region 30 and the conductivity of the second semiconductor region 50 may be changed, and when the active region 40 emits ultraviolet light, the first semiconductor region 30 and the second semiconductor region ( 50) is made of AlGaN, and the active region 40 may be made of AlGaN/AlGaN MQWs, and the content of Al increases as the peak wavelength goes to UVB and UVC. The bonding layer 90 may be formed by a conventional wafer bonding method used in manufacturing the semiconductor light emitting chip shown in FIG. 3 .

다음으로, 도 9에 도시된 바와 같이, 기판(10)을 복수의 반도체 영역(30,40,50)으로부터 분리, 제거한다. 기판(10)의 제거에는 공지의 레이저 리프트 오프법(Laser Lift-off), 희생층을 이용한 습식 식각법, 그라인딩법, CMP(Chemical-Mechanical Polishing) 등의 방법이 이용될 수 있다.Next, as shown in FIG. 9 , the substrate 10 is separated from and removed from the plurality of semiconductor regions 30 , 40 , and 50 . For the removal of the substrate 10 , a known laser lift-off method, a wet etching method using a sacrificial layer, a grinding method, a chemical-mechanical polishing (CMP) method, etc. may be used.

다음으로, 도 10에 도시된 바와 같이, 웨이퍼 레벨 상태에서(칩 레벨에 대해 웨이퍼 레벨은 상대적인 개념으로 이해되어야 한다. 일반적으로 웨이퍼 레벨은 기판(10) 위에 복수의 반도체 영역(30,40,50)이 적층된 상태를 의미하지만, 칩 레벨 이전 즉, 실제 사용되는 형태로 잘려진 칩이 되기 이전에, 칩 레벨보다 큰 벌크로 잘려져 있는 기판(10) 위의 복수의 반도체 영역(30,40,50) 상태를 포함하는 것으로 이해되어야 한다.) 개별 다이(Die) 내지 칩을 만들기 위해, 복수의 반도체 영역(30,40,50)을 일부 제거하여, 접합층(90)이 노출되도록 분리(isolation)한다.Next, as shown in FIG. 10 , in a wafer level state (a wafer level with respect to a chip level should be understood as a relative concept. In general, a wafer level is a plurality of semiconductor regions 30 , 40 , and 50 on a substrate 10 ). ) means a stacked state, but before the chip level, that is, before the chip cut into an actually used shape, a plurality of semiconductor regions 30, 40, 50 on the substrate 10 that are cut into a bulk larger than the chip level. ) state.) In order to make an individual die or chip, a plurality of semiconductor regions 30 , 40 , and 50 are partially removed, so that the bonding layer 90 is exposed. do.

다음으로, 도 11에 도시된 바와 같이, 접합층(90)을 제거하여, 접합층 제거 면(102)을 형성하고, 제2 전기적 통로(92)를 노출시킨다. 접합층(90)의 제거에는 공지의 건식 식각, 습식 식각이 이용될 수 있다. 복수의 반도체 영역(30,40,50)을 개별 다이 또는 칩으로 분리하는 과정과, 접합층(90)을 제거하는 과정의 순서는 반드시 이 순서를 따라야 하는 것은 아니며, 먼저, 복수의 반도체 영역(30,40,50)과 접합층(90)을 제거하여 접합층 제거 면(102)을 형성한 다음, 복수의 반도체층(30,40,50)을 개별 다이 또는 칩으로 분리하여 좋다.Next, as shown in FIG. 11 , the bonding layer 90 is removed to form the bonding layer removal surface 102 , and the second electrical path 92 is exposed. A well-known dry etching or wet etching may be used to remove the bonding layer 90 . The sequence of the process of separating the plurality of semiconductor regions 30 , 40 , and 50 into individual dies or chips and the process of removing the bonding layer 90 does not necessarily follow this sequence. First, the plurality of semiconductor regions ( 30, 40, 50 and the bonding layer 90 may be removed to form the bonding layer removal surface 102, and then the plurality of semiconductor layers 30, 40, and 50 may be separated into individual dies or chips.

마지막으로, 도 12에 도시된 바와 같이, 필요에 따라 절연층(110; 예: SiO2)을 형성하고, 전기적 연결(93)을 형성한다. 전기적 연결(93)은 반도체 공정에 널리 사용되는 금속을 증착함으로써 형성될 수 있다. 접합층(90)은 복수의 반도체 영역(30,40,50) 및 지지 기판(101) 모두에 접합 물질을 구비하여 형성되어도 좋고, 일측에만 접합 물질을 구비하여 형성되어도 좋다. 제1 전기적 통로(91)와 제2 전기적 통로(92)는 지지 기판(101)에 구멍을 형성한 후, 도전성 물질을 삽입함으로써 형성될 수 있으며, 예를 들어, 전기 도금이 사용될 수 있다. 제1 전기적 통로(91) 및 제2 전기적 통로(92)는 처음부터 지지 기판(101)을 관통하여 있어도 좋고, 지지 기판(101)이 그라인딩되어 노출되는 형태여도 좋다. 지지 기판(101)의 예가 미국 공개특허공보 제2017-0317230호에 제시되어 있다.Finally, as shown in FIG. 12 , an insulating layer 110 (eg, SiO 2 ) is formed as necessary, and an electrical connection 93 is formed. The electrical connection 93 may be formed by depositing a metal widely used in semiconductor processing. The bonding layer 90 may be formed with a bonding material on all of the plurality of semiconductor regions 30 , 40 , and 50 and the support substrate 101 , or may be formed with only one side of the bonding material. The first electrical path 91 and the second electrical path 92 may be formed by forming a hole in the support substrate 101 and then inserting a conductive material, for example, electroplating may be used. The first electrical path 91 and the second electrical path 92 may pass through the supporting substrate 101 from the beginning, or may be of a form in which the supporting substrate 101 is ground and exposed. An example of a support substrate 101 is presented in US Patent Publication No. 2017-0317230.

도 13에는 도 12에 제시된 전기적 연결을 형성하는 방법의 일 예가 제시되어 있으며, 제1 전기적 연결(91)이 접합층(90)을 통해 제1 반도체 영역(30)에 전기적으로 연결되어, 제1 반도체 영역(30)을 통해 활성 영역(40)으로 전자를 공급한다. 제2 전기적 연결(92)이 전기적 연결(93)을 통해, 제1 도전층(94)을 거쳐, 제2 반도체 영역(40)에 전기적으로 연결되어, 제2 반도체 영역(50)을 통해 활성 영역(40)으로 정공을 공급한다. 제1 도전층(94)은 복수의 반도체 영역(30,40,50)이 제거됨으로써 노출되어, 전기적 연결(93)과 전기적으로 연결된다. 제1 도전층(94)은 제2 반도체 영역(50)으로 전류를 확산시키는 한편, 활성 영역(40)에서 생성된 빛을 제1 반도체 영역(30) 측으로 반사하는 역할을 동시에 가지는 물질로 이루어지는 것이 바람직하다. 제1 도전층(94)은 Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, ITO, ZnO, SnO2, In2O3, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 전기적 연결(93)은 Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 접합층(90)은 지지 기판(101)에 구비되는 도전 접합층(96)과, 복수의 반도체 영역(30,40,50)에 구비되어 제2 반도체 영역(50)과 활성 영역(40)을 관통하여 제1 반도체 영역(30)으로 이어진 제2 도전층(95)을 구비한다. 제2 도전층(95)은 단일의 물질로 되어도 좋고, 도전 접합층(96)과 접하는 측이 접합에 적합한 별개의 물질로 되어도 좋다. 제2 도전층(95)은 GaN 물질과 오믹접촉(Ohmic contact)을 형성하는 물질과 접합(Bonding) 역할을 하는 물질로 구성되며, Au, Pt, Ag, Al, Rh, Cu, Ta, Ni, Pd, Ti, V, Mo, W, TiW, CuW, Sn, In, Bi, 또는 이들의 합금이나, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 도전 접합층(96)은 지지 기판(101)과 접착력(Adhesion)이 우수한 물질과 접합(Bonding) 역할을 하는 물질로 구성되며, Ti, Ni, W, Cu, Ta, V, TiW, CuW, Au, Pd, Sn, In, Bi, 또는 이들의 합금, 이들 또는 이들의 합금이 2층 이상으로 형성된 다층으로 구성하여 형성할 수 있다. 도면 번호 110과 111은 절연층이며, 120, 121은 도전 패드이다.13 shows an example of a method of forming the electrical connection shown in FIG. 12 , wherein the first electrical connection 91 is electrically connected to the first semiconductor region 30 through the bonding layer 90 , Electrons are supplied to the active region 40 through the semiconductor region 30 . A second electrical connection 92 is electrically connected to the second semiconductor region 40 through the electrical connection 93 , via the first conductive layer 94 , and through the second semiconductor region 50 to the active region Holes are supplied to (40). The first conductive layer 94 is exposed by removing the plurality of semiconductor regions 30 , 40 , and 50 , and is electrically connected to the electrical connection 93 . The first conductive layer 94 may be made of a material having a role of diffusing current to the second semiconductor region 50 and reflecting the light generated in the active region 40 toward the first semiconductor region 30 . desirable. The first conductive layer 94 is Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, ITO, ZnO, SnO 2 , In 2 O 3 , or an alloy thereof, or a multilayer formed of two or more layers of these or an alloy thereof can be formed. Electrical connection 93 is Au, Pt, Ag, Al, Rh, Cr, Cu, Ta, Ni, Pd, Mg, Ru, Ir, Ti, V, Mo, W, TiW, CuW, or an alloy thereof; These or their alloys can be formed by forming a multilayer formed of two or more layers. The bonding layer 90 is provided in the conductive bonding layer 96 provided on the support substrate 101 and the plurality of semiconductor regions 30 , 40 , 50 to form the second semiconductor region 50 and the active region 40 . A second conductive layer 95 that penetrates to the first semiconductor region 30 is provided. The second conductive layer 95 may be made of a single material, or the side in contact with the conductive bonding layer 96 may be made of a separate material suitable for bonding. The second conductive layer 95 is composed of a material that forms an ohmic contact with a GaN material and a material that serves as a bonding agent, and includes Au, Pt, Ag, Al, Rh, Cu, Ta, Ni, Pd, Ti, V, Mo, W, TiW, CuW, Sn, In, Bi, or alloys thereof, or these or alloys thereof can be formed by configuring a multi-layer formed of two or more layers. The conductive bonding layer 96 is made of a material having excellent adhesion to the support substrate 101 and a material serving as bonding, Ti, Ni, W, Cu, Ta, V, TiW, CuW, Au , Pd, Sn, In, Bi, or an alloy thereof, these or an alloy thereof may be formed by configuring a multi-layer formed of two or more layers. Reference numerals 110 and 111 denote insulating layers, and 120 and 121 denote conductive pads.

도 14에는 도 12에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 제1 도전층(94)과 도전 접합층(96)이 접합되어 접합층(90)을 형성하고, 제2 도전층(95)이 전기적 연결(93)과 연결되어, 제2 전기적 통로(92)로부터 제1 반도체 영역(30)으로 전류가 공급된다.Another example of a method of forming the electrical connection shown in FIG. 12 is shown in FIG. 14 , wherein the first conductive layer 94 and the conductive bonding layer 96 are bonded to form the bonding layer 90 , and the second conductive layer 94 is bonded to the conductive bonding layer 96 . Layer 95 is connected to electrical connection 93 , so that current is supplied from second electrical path 92 to first semiconductor region 30 .

도 15에는 도 12에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 도전 접합층(96)과 제2 도전층(94)이 접합되어 접합층(90)을 형성한다. 다만 제2 도전층(94)은 접합에만 관여할 뿐, 제1 반도체 영역(30)으로 전류를 공급하지는 않는다. 제1 전기적 통로(91)는 접합층(90)과 제1 도전층(95)을 거쳐서 제2 반도체 영역(50)과 전기적으로 연결된다. 이때, 제1 도전층(95)은 반사막 및/또는 전류 확산층으로 기능할 수 있다. 제1 반도체 영역(30)으로의 전류 공급은 제2 전기적 통로(92)로부터 기판 제거 면(31)으로 이어진 전기적 연결(93)에 의해 이루어진다.Another example of the method of forming the electrical connection shown in FIG. 12 is shown in FIG. 15 , wherein the conductive bonding layer 96 and the second conductive layer 94 are bonded to form the bonding layer 90 . However, the second conductive layer 94 only participates in the junction and does not supply current to the first semiconductor region 30 . The first electrical path 91 is electrically connected to the second semiconductor region 50 through the bonding layer 90 and the first conductive layer 95 . In this case, the first conductive layer 95 may function as a reflective film and/or a current diffusion layer. The current supply to the first semiconductor region 30 is made by an electrical connection 93 leading from the second electrical path 92 to the substrate removal surface 31 .

도 16에는 도 12에 제시된 전기적 연결을 형성하는 방법의 또 다른 예가 제시되어 있으며, 접합에 앞서, 복수의 반도체 영역(30,40,50)에 제2 반도체 영역(50)과 활성 영역(40)이 제거되어 제1 반도체 영역(30)에 메사 면(32)이 형성되어 있다. 또한 메사 면(32)을 형성한 후, 복수의 반도체 영역(30,40,50)에 분리(isolation) 공정을 미리 해 두는 것도 가능하다. 이러한 구성에 의하면, 메사 면(32) 형성 후, 활성 영역(40)을 보호 층(예: SiO2; 절연층(110)의 일부가 된다.)을 구비할 수 있게 되어, 후속 공정에서 소자의 신뢰성을 향상시킬 수 있게 된다.Another example of a method of forming the electrical connection shown in FIG. 12 is presented in FIG. 16 , and prior to bonding, a second semiconductor region 50 and an active region 40 in a plurality of semiconductor regions 30 , 40 , 50 . This is removed to form the mesa surface 32 in the first semiconductor region 30 . In addition, after the mesa surface 32 is formed, it is also possible to preliminarily perform an isolation process on the plurality of semiconductor regions 30 , 40 , and 50 . According to this configuration, after the formation of the mesa surface 32 , the active region 40 can be provided with a protective layer (eg, SiO 2 ; it becomes a part of the insulating layer 110 ), so that the device can be removed in a subsequent process. reliability can be improved.

도 6 및 도 7에 제시된 방법과 관련하여, LLO 공정에 있어서 언더필 물질(U)을 투입하여, 반도체 발광 칩(A)과 지지 기판(S) 사이의 공간을 메워두는 것이 필수적이라고 지적한 바와 같이, 도 8 내지 도 16에 제시된 방법들에 있어서도, 복수의 반도체 영역(30,40,50)의 전체 면과 지지 기판(101)의 전체 면이 빈틈없이 접합되어 있는 것이 LLO 공정에서 복수의 반도체 영역(30,40,50)의 깨짐을 방지하는데 매우 필수적인 요소라 하겠다.6 and 7, as pointed out that it is essential to fill the space between the semiconductor light emitting chip (A) and the supporting substrate (S) by injecting the underfill material (U) in the LLO process, Even in the methods shown in FIGS. 8 to 16 , the entire surface of the plurality of semiconductor regions 30 , 40 , and 50 and the entire surface of the support substrate 101 are tightly bonded to the plurality of semiconductor regions ( 30, 40, 50) is a very essential element to prevent breakage.

또한, 도 8 내지 도 16에 제시된 방법들에 의하면 제1 전기적 통로(91) 및 제2 전기적 통로(92)와, 복수의 반도체 영역(30,40,50) 간의 정렬(Alignment)도 정렬이 웨이퍼 레벨에서 행해지므로 어려움 없이 행할 수 있게 된다.In addition, according to the methods shown in FIGS. 8 to 16 , the alignment between the first electrical path 91 and the second electrical path 92 and the plurality of semiconductor regions 30 , 40 , and 50 is also determined by the wafer Since it is done at the level, you can do it without difficulty.

그러나, 기판(10)의 제거 후에, 제2 전기적 통로(92)와 복수의 반도체 영역(30,40,50)의 전기적 이음이 필요하며, 이를 위해, 이미 접합된 접합층(90)을 제거하여 접합층 제거 면(102)을 형성하고, 전기적 연결(93)을 이용하여, 제2 전기적 통로(92)와 제2 반도체 영역(50)을 전기적으로 연결해야 하는데, 스티키한(sticky) 접합층(90)을 제거하는 것이 쉽지 않은 일이며, 이는 Small Form Factor를 가지는 반도체 발광소자(예: UVB,UVC CSP)를 제조하는 경우에는 정밀도를 가지고 제2 전기적 통로(92)를 노출시켜야 하는 어려움이 더해져서 더욱 난점을 가지게 된다.However, after the removal of the substrate 10, an electrical connection between the second electrical path 92 and the plurality of semiconductor regions 30, 40, and 50 is required. It is necessary to form the bonding layer removal surface 102, and to electrically connect the second electrical path 92 and the second semiconductor region 50 using the electrical connection 93, and the sticky bonding layer ( 90) is not easy to remove, and this makes it difficult to expose the second electrical path 92 with precision when manufacturing a semiconductor light emitting device (eg, UVB, UVC CSP) having a small form factor. This makes it even more difficult.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described at the end of 'Specific Contents for Implementation of the Invention'.

여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).Herein, a general summary of the present disclosure is provided, which should not be construed as limiting the scope of the present disclosure (This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).

본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서, 웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법이 제공된다.According to one aspect according to the present disclosure (According to one aspect of the present disclosure), in a method of manufacturing a semiconductor light emitting device through non-wire bonding, it is individualized from a wafer state, a substrate, a plurality of semiconductor regions (a plurality of The semiconductor region includes a first semiconductor region having a first conductivity, an active region generating light through recombination of electrons and holes, a second semiconductor region having a second conductivity different from the first conductivity), a first semiconductor region, and A semiconductor light emitting die electrically connected to one of the second semiconductor regions and having a conductive junction structure formed over the entire second semiconductor region, and upper and lower surfaces, first and second electrical passages and second electrical passages extending from the upper surface to the lower surface, and the upper surface preparing a support substrate having a bonding layer electrically connected to cover the first electrical path in the ; attaching the semiconductor light emitting die to the supporting substrate while the second electrical path is exposed so that the conductive bonding structure covering the entire second semiconductor region is tightly bonded to the bonding layer; removing the substrate; And, there is provided a method of manufacturing a semiconductor light emitting device comprising a; electrically connecting the second electrical path and the other one of the first semiconductor region and the second semiconductor region through the electrical connection through deposition.

이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.This will be described at the end of 'Specific Contents for Implementation of the Invention'.

도 1은 래터럽 칩(Lateral Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 2는 플립 칩(Flip Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 3은 수직 칩(Vertical Chip) 형태의 반도체 발광 칩의 일 예를 나타내는 도면,
도 4 및 도 5는 비와이어 본딩 칩을 구비하는 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 6 및 도 7은 미국 공개특허공보 제2006-0202223호에 제시된 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 8 내지 도 16은 미국 등록특허공보 제10,263,140호에 제시된 반도체 발광소자를 제조하는 방법들을 예시하는 도면,
도 17 및 도 18은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면,
도 19 및 도 20은 본 개시에 따른 반도체 발광소자의 구체적인 일 예를 나타내는 도면,
도 21은 본 개시에 따른 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면.1 is a view showing an example of a semiconductor light emitting chip in the form of a lateral chip;
2 is a view showing an example of a semiconductor light emitting chip in the form of a flip chip;
3 is a view showing an example of a semiconductor light emitting chip in the form of a vertical chip;
4 and 5 are views showing an example of a method of manufacturing a semiconductor light emitting device having a non-wire bonding chip;
6 and 7 are views showing an example of a method of manufacturing a semiconductor light emitting device disclosed in US Patent Publication No. 2006-0202223;
8 to 16 are views illustrating methods of manufacturing a semiconductor light emitting device disclosed in US Patent No. 10,263,140;
17 and 18 are views showing an example of a method of manufacturing a semiconductor light emitting device according to the present disclosure;
19 and 20 are views showing a specific example of a semiconductor light emitting device according to the present disclosure;
21 is a view showing another specific example of a semiconductor light emitting device according to the present disclosure;

이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).Hereinafter, the present disclosure will be described in detail with reference to the accompanying drawings (The present disclosure will now be described in detail with reference to the accompanying drawing(s)).

도 17 및 도 18은 본 개시에 따른 반도체 발광소자를 제조하는 방법의 일 예를 나타내는 도면으로서, 도 17에 도시된 바와 같이, 하나의 지지 기판(101) 위에 복수의 반도체 발광 영역(30,40,50)이 접합되어 있다. 각각의 반도체 발광 영역(30,40,50)은 기판(10)에 구비되어 있으며, 기판(10)과 반도체 발광 영역(30,40,50) 사이에는 버퍼 영역(20)과 희생층(21)이 구비되고, 그 반대 측에는 반도체 발광 영역(30,40,50)에 전원을 공급하는 한편 본딩을 제공하는 도전성 접합 구조물(98)이 구비된다. 도 8에 제시된 것과 달리, 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50) 및 도전성 접합 구조물(98)은 웨이퍼 상태가 아니라, 웨이퍼로부터 스크라이빙 및/또는 브레이킹과 같은 절단 공정을 거쳐 개별화되어 있다. 이들 각각을 반도체 발광 다이(A,B; Semiconductor Light Emitting Die)라 칭한다. 후술하겠지만, 본 개시에 있어서 반도체 발광 다이(A,B)는 도 6에 제시된 반도체 발광 칩(A)과 달리 두 개의 전극(800,900) 모두가 노출된 형태가 아니라는 점에서 차이를 가진다. 즉, 본 개시에 있어서, 반도체 발광 다이(A,B)는 반도체 발광 칩(도 6 참조) 및 반도체 발광 웨이퍼(도 8 참조)와 구분되며, 2개의 전극이 형성되어 모두 외부로 노출된 반도체 발광 칩과 구분되는 한편, 전극이 아직 형성되지 않았거나 전극이 형성되었더라도 기판이 스크라이빙 및/또는 브레이킹과 같은 공정을 거쳐서 개별화되지 않은 반도체 발광 웨이퍼와 구분된다. 반도체 발광 다이(A,B)는 1개의 전극만 형성된 상태(도 19 참조)이거나 2개의 전극이 형성되었더라도 하나의 전극만이 외부로 노출된 형태(도 21 참조)를 가질 수 있다.17 and 18 are views illustrating an example of a method of manufacturing a semiconductor light emitting device according to the present disclosure, and as shown in FIG. 17 , a plurality of semiconductor light emitting regions 30 and 40 on one support substrate 101 . , 50) are joined. Each of the semiconductor light emitting regions 30 , 40 , and 50 is provided on the substrate 10 , and a buffer region 20 and a sacrificial layer 21 are disposed between the substrate 10 and the semiconductor light emitting regions 30 , 40 , and 50 . is provided, and on the opposite side is provided with a conductive junction structure 98 for supplying power to the semiconductor light emitting regions 30 , 40 , and 50 while providing bonding. 8 , the substrate 10 , the buffer region 20 , the sacrificial layer 21 , the semiconductor light emitting regions 30 , 40 , 50 , and the conductive bonding structure 98 are not in a wafer state, but are transferred from the wafer. They are individualized through cutting processes such as cribing and/or breaking. Each of these is referred to as a semiconductor light emitting die (A, B; semiconductor light emitting die). As will be described later, in the present disclosure, the semiconductor light emitting dies A and B are different from the semiconductor light emitting chip A shown in FIG. 6 in that both electrodes 800 and 900 are not exposed. That is, in the present disclosure, the semiconductor light emitting dies A and B are distinguished from the semiconductor light emitting chip (see FIG. 6 ) and the semiconductor light emitting wafer (see FIG. 8 ), and two electrodes are formed and both are exposed to the outside of the semiconductor light emitting diode. On the other hand, it is distinguished from a semiconductor light emitting wafer in which an electrode has not yet been formed or, although an electrode has been formed, the substrate is not individualized through processes such as scribing and/or breaking. The semiconductor light emitting dies A and B may have a state in which only one electrode is formed (refer to FIG. 19 ) or a form in which only one electrode is exposed to the outside even when two electrodes are formed (see FIG. 21 ).

이하에서, 반도체 발광 다이(A)를 기준으로 설명한다.Hereinafter, the semiconductor light emitting die (A) will be described as a reference.

지지 기판(101)은 제1 전기적 통로(91)와 제2 전기적 통로(92)를 구비하며, 제1 전기적 통로(91)에 접합층(90)이 구비되어 있다. 반도체 발광 다이(A)는 제1 전기적 통로(91)에 마련된 접합층(90) 위에서 접합되며, 접합층(90)은 반도체 발광 다이(A)의 접합면 전체가 빈틈없이 접합층(90) 위에 놓이도록 설계된다. 접합에는 접착층(90)과 도전성 접합 구조물(98)이 이용된다. 이러한 구성을 통해, 도 6 및 도 7에 제시된 반도체 발광소자와 달리 전극의 정렬의 어려움 없이 그리고 별도의 언더필 물질(U) 없이도 반도체 발광 다이(A)와 지지 기판(101) 사이의 빈틈을 제거할 수 있으며, 도 8 내지 도 12에 제시된 반도체 발광소자와 달리 제2 전기적 통로(92) 위의 스티키한 접합층(90)을 제거하는 어려움 없이 반도체 발광소자를 제조할 수 있게 된다.The support substrate 101 includes a first electrical path 91 and a second electrical path 92 , and a bonding layer 90 is provided in the first electrical path 91 . The semiconductor light emitting die A is bonded on the bonding layer 90 provided in the first electrical path 91 , and the bonding layer 90 is completely formed on the bonding layer 90 over the bonding surface of the semiconductor light emitting die A. designed to be placed An adhesive layer 90 and a conductive bonding structure 98 are used for bonding. Through this configuration, unlike the semiconductor light emitting device shown in FIGS. 6 and 7 , the gap between the semiconductor light emitting die A and the support substrate 101 can be removed without difficulty in electrode alignment and without a separate underfill material U. In contrast to the semiconductor light emitting device shown in FIGS. 8 to 12 , the semiconductor light emitting device can be manufactured without difficulty in removing the sticky bonding layer 90 on the second electrical path 92 .

기판(10)은 통상적으로 성장 기판이지만, 성장 기판이 제거되고 웨이퍼 본딩을 통해 부착된 지지 기판인 것을 배제하는 것은 아니다. 이 지지 기판은 제1 전기적 통로(91) 및 제2 전기적 통로(92)가 형성되지 않는다는 점에서 지지 기판(101)과 차이를 가진다. 기판(10)으로는 사파이어(단결정 Al2O3), 소결된 또는 다결정화된 Al2O3(알루미나), 단결정 또는 다결정화된 AlN(질화 알루미늄), 단결정 실리콘카바이드(SiC), 단결정 Si 등이 사용될 수 있다.The substrate 10 is typically a growth substrate, but it is not excluded that the growth substrate is a support substrate attached via wafer bonding. This supporting substrate is different from the supporting substrate 101 in that the first electrical path 91 and the second electrical path 92 are not formed. As the substrate 10, sapphire (single crystal Al 2 O 3 ), sintered or polycrystallized Al 2 O 3 (alumina), single crystal or polycrystallized AlN (aluminum nitride), single crystal silicon carbide (SiC), single crystal Si, etc. this can be used

반도체 발광 영역(30,40,50)은 제1 도전성 영역(30), 활성 영역(40) 및 제2 도전성 영역(50)으로 이루어지며, 활성 영역(40)에서 발광하는 광의 파장에 따라 구성 물질이 달라질 수 있다. 가시광(녹색, 청색) 또는 자외선(UVA,UVB,UVC)을 발광하는지에 따라 3족 질화물 반도체의 Al, In, Ga의 양을 조절하면서 적절히 조절하여 구성될 수 있다. 더 나아가서는 적색과 적외선 빛을 발광하는 3족 인화물(Group 3 Phosphide) 및/또는 비소화물(Group 3 Asenide) 반도체로 구성될 수도 있다.The semiconductor light emitting regions 30 , 40 , and 50 are composed of a first conductive region 30 , an active region 40 , and a second conductive region 50 , and materials of which are formed according to the wavelength of light emitted from the active region 40 . This may vary. Depending on whether visible light (green, blue) or ultraviolet light (UVA, UVB, UVC) is emitted, the amount of Al, In, and Ga of the group III nitride semiconductor may be adjusted and appropriately adjusted. Furthermore, it may be composed of a Group 3 Phosphide and/or an Arsenide semiconductor that emits red and infrared light.

버퍼 영역(20)은 광의 파장을 결정하는 활성 영역(40)에 따라 형성 물질들이 선택되는데, 예를 들어 활성 영역(40)이 UVB, UVC 피크 파장의 빛을 발광하는 경우에, 씨앗층과 Air Void를 가지는 두꺼운 AlN로 된 층(평균 3um 전후)으로 구성될 수 있다.The buffer region 20 is formed of materials selected according to the active region 40 that determines the wavelength of light. For example, when the active region 40 emits light of UVB and UVC peak wavelengths, the seed layer and Air It can be composed of a thick AlN layer with voids (average around 3 μm).

희생층(21)은 LLO 공정에서 기판(10)과 반도체 발광 영역(30,40,50)을 분리하는 층이다. 희생층(21)은 AlxGa1 - xN (0≤x≤1) 단층 또는 다층으로 형성될 수 있고, 더 바람직하게는 후속하는 공정인 기판(10) 제거 단계에서 레이저를 통해서 분리 제거할 때, 레이저 빔을 더 효과적으로 흡수할 수 있는 단층보다는 다층 구조가 좋다. 일 예로 다층 구조는 AlxGa1 - xN (0≤x≤1) 및 AlyGa1 - yN (0≤y≤1)로 구성된 적어도 2층 이상으로 형성한다.The sacrificial layer 21 is a layer that separates the substrate 10 and the semiconductor light emitting regions 30 , 40 , and 50 in the LLO process. The sacrificial layer 21 may be formed of a single layer or multiple layers of Al x Ga 1 - x N (0≤x≤1), and more preferably to be separated and removed through a laser in the substrate 10 removal step, which is a subsequent process. In this case, a multi-layer structure is better than a single-layer structure capable of absorbing a laser beam more effectively. In one embodiment the multi-layer structure is Al x Ga 1 - is formed by at least two layers consisting of more than y N (0≤y≤1) - x N (0≤x≤1) and Al y Ga 1.

도전성 접합 구조물(98)에 대해서는 뒤에서 반도체 발광 다이(A)의 상세 예와 함께 설명한다.The conductive junction structure 98 will be described later along with a detailed example of the semiconductor light emitting die A.

접합층(90)으로는 전기적으로 도전성 물질이면 국한되지 않지만, 솔더링(Soldering, 400℃ 미만에서 접합) 또는 브레이징(Brazing, 400℃ 이상에서 접합) 공정이 가능한 물질을 우선적으로 선택한다. 대표적인 물질 예는 PdIn, AgIn, AuSn, NiSn, CuSn, AuSi, AuGe, 다공성 귀금속(Porous Noble Metal), Cu 등이다.The bonding layer 90 is not limited as long as it is an electrically conductive material, but a material capable of a soldering (Soldering, bonding at less than 400°C) or brazing (Brazing, bonding at 400°C or higher) process is preferentially selected. Representative material examples include PdIn, AgIn, AuSn, NiSn, CuSn, AuSi, AuGe, porous noble metal, Cu, and the like.

지지 기판(101)으로는 전기절연성이면서 높은 열적안정성을 갖는 사파이어(단결정 Al2O3), 소결된 또는 다결정화된 Al2O3(알루미나), 소결된 또는 다결정화된 실리콘나이트라이드(SiNx), 소결된 또는 다결정화된 AlN(질화 알루미늄), 단결정 또는 다결정의 전기절연성 실리콘카바이드(SiC), 단결정 또는 다결정의 전기절연성 다이아몬드(Diamond) 등이 바람직하다.As the support substrate 101, sapphire (single crystal Al 2 O 3 ), sintered or polycrystallized Al 2 O 3 (alumina), sintered or polycrystallized silicon nitride (SiN x ), sintered or polycrystallized AlN (aluminum nitride), single crystal or polycrystalline electrically insulating silicon carbide (SiC), single crystal or polycrystalline electrically insulating diamond (Diamond), and the like are preferred.

제1 전기적 통로(91)와 제2 전기적 통로(92)는 전기절연성이면서 높은 열적안정성을 갖는 지지 기판(101)에 관통 홀(Through Hole)을 형성한 다음, PVD 공정을 통한 접착력 강화층 물질 증착과 함께 연속하는 공정으로 전기 또는 무전해 (Eletro 또는 Electroless) 도금 공정을 통해 구리(Cu) 물질로 관통 홀을 필링하는 공정으로 형성할 수 있다. 상기 PVD 공정을 통한 접착력 강화층 물질은 Ti, Cr, Ni, Pd, Au, Cu 등에서 적어도 두 층 이상으로 증착하는 것이 바람직하다.The first electrical path 91 and the second electrical path 92 are electrically insulating and form a through hole in the support substrate 101 having high thermal stability, and then deposit the adhesive strength layer material through a PVD process. It can be formed by a process of filling a through hole with a copper (Cu) material through an electric or electroless (Eletro or Electroless) plating process as a continuous process with the copper (Cu). It is preferable that the material for the adhesion strengthening layer through the PVD process be deposited as at least two layers such as Ti, Cr, Ni, Pd, Au, Cu, or the like.

바람직하게는 지지 기판(101)의 하면(104)에는 제1 전기적 통로(91)와 제2 전기적 통로(92) 각각에 대응하여 도전 패드(120,121)가 구비된다.Preferably, conductive pads 120 and 121 are provided on the lower surface 104 of the support substrate 101 to correspond to the first and second electrical passages 91 and 92, respectively.

도면 번호 103은 지지 기판(101)의 상면이다.Reference numeral 103 denotes the upper surface of the support substrate 101 .

다음으로, 도 18에 도시된 바와 같이, LLO 공정을 통해 기판(10)을 제거하고, 잔류물을 제거함으로써, 반도체 발광 영역(30,40,50)만을 남긴다. 패시베이션 공정을 통해 절연층(110)이 형성되며, 제2 전기적 통로(92)와 반도체 발광 영역(30,40,50)을 전기적으로 도통시키는 전기적 연결(93)을 와이어 본딩이 아니라, 전극 증착을 통해 형성함으로써 비와이어 본딩된 반도체 발광 칩을 가지는 반도체 발광소자를 완성한다. 요구사양에 따라 반도체 발광 다이(A)가 하나씩 구비되도록 지지 기판(101)을 절단하거나 복수개가 구비되도록 지지 기판(101)을 절단하는 것도 가능하다. 필요에 따라 식각 공정을 통해 반도체 발광 영역(30,40,50)의 일부를 제거하거나 두께를 감소시키거나 광 산란을 위한 거친 표면을 형성하는 공정이 행해질 수 있다. 절연층(110)과 접합층(90)의 안정적 결합을 위해 전술한 바와 같이, 접합층(90)의 최상층을 Ti, Cr, Ni, V, W과 같이 절연층(110)과 접착력이 좋은 금속으로 형성할 수 있으며, 절연층(110) 형성 이전에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하여 절연층(110)과의 접착력을 강화하는 것도 바람직하다. 패시베이션(Passivation) 역할과 전기적인 쇼트를 방지하기 위해 절대적으로 필요한 고품질 절연층(110) 물질로는 SiO2를 비롯하여 SiNx, Al2O3, Cr2O3, TiO2 등의 내전압(耐電壓)이 높은 금속 산화물 또는 질화물이 좋고, 이들 물질들은 통상 PECVD, ALD 등의 화학적 증기 증착법(CVD) 또는 Sputter, PLD 등의 물리적 증기 증착법(PVD)을 통해 형성될 수 있다. 더 바람직한 공정으로는 SiO2 물질을 포함한 액상 상태의 SOG(Spin On Glass), FOx(Flowable Oxide) 물질을 스핀 코팅해서 큐어링 공정을 통해서 형성하는 것이다. 이러한 액상 상태의 스핀 코팅 공정은 끊어짐이 없고 갭 필링(Gap Filling)이 가능한 절연층(110)을 형성하는데 큰 이점을 갖는다. 본 개시에서는 SOG와 FOx 물질을 카본(Carbon) 성분 함유에 따라서 구분하는데, 통상 카본 성분을 갖지 않은 액상의 SiO2 절연층을 FOx라 한다. Next, as shown in FIG. 18 , the substrate 10 is removed through the LLO process and residues are removed, leaving only the semiconductor light emitting regions 30 , 40 , and 50 . The insulating layer 110 is formed through the passivation process, and the electrical connection 93 that electrically connects the second electrical path 92 and the semiconductor light emitting region 30, 40, 50 is not wire bonding, but electrode deposition. By forming through the semiconductor light emitting device having a non-wire-bonded semiconductor light emitting chip is completed. It is also possible to cut the support substrate 101 so that one semiconductor light emitting die A is provided or cut the support substrate 101 so that a plurality of semiconductor light emitting dies A are provided according to a required specification. If necessary, a process of removing a portion of the semiconductor light emitting regions 30 , 40 , and 50 through an etching process, reducing a thickness, or forming a rough surface for light scattering may be performed. As described above for stable bonding of the insulating layer 110 and the bonding layer 90 , the uppermost layer of the bonding layer 90 is formed of a metal having good adhesion with the insulating layer 110 such as Ti, Cr, Ni, V, and W. may be formed, and prior to formation of the insulating layer 110 , oxygen (O 2 ) plasma treatment or oxygen (O 2 ) annealing treatment in an atmosphere is preferable to enhance adhesion with the insulating layer 110 . As a material of the high-quality insulating layer 110 absolutely necessary for the passivation role and preventing an electric short, SiO 2 , SiN x , Al 2 O 3 , Cr 2 O 3 , TiO 2 Withstanding voltage such as TiO 2 ) high metal oxides or nitrides are preferred, and these materials may be formed through chemical vapor deposition (CVD) such as PECVD and ALD or physical vapor deposition (PVD) such as sputter and PLD. A more preferable process is to spin-coat a liquid phase SOG (Spin On Glass) or FOx (Flowable Oxide) material including a SiO 2 material and form it through a curing process. This liquid phase spin coating process has a great advantage in forming the insulating layer 110 that does not break and is capable of gap filling. In the present disclosure, SOG and FOx materials are classified according to the content of the carbon component, and a liquid SiO 2 insulating layer without a carbon component is generally referred to as FOx.

이후의 공정은 도 13 내지 15에 제시된 공정과 다르지 않으며, 도 13 내지 도 15에 제시된 반도체 발광 웨이퍼 상태를 잘라서 본 개시에 따른 반도체 발광 다이로 이용할 수 있다.The subsequent process is not different from the process shown in FIGS. 13 to 15 , and the state of the semiconductor light emitting wafer shown in FIGS. 13 to 15 may be cut and used as a semiconductor light emitting die according to the present disclosure.

도 19 및 도 20은 본 개시에 따른 반도체 발광소자의 구체적인 일 예를 나타내는 도면으로서, 설명의 편의를 위해 반도체 발광 다이(A)가 지지 기판(101; 도시 생략)에 접합된 상태에서 칩 형태로 바뀌는 과정(전기적 연결(93)을 형성하는 과정)을 도시한다. 먼저, 도 19(a)에 도시된 바와 같이, 반도체 발광 다이(A)를 준비한다. 반도체 발광 다이(A)는 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50), 절연층(111) 및 도전성 접합 구조물(98)을 포함한다. 도전성 접합 구조물(98)은 절연층(111)에 형성된 개구를 통해 반도체 발광 영역(30,40,50)과 전기적으로 연통한다. 제시된 예에서 도전성 접합 구조물(98)은 제2 반도체 영역(50)에 전기적으로 연결되어 있다. 도전성 접합 구조물(98)은 제1 도전층(94)과 제2 도전층(95)을 포함한다. 제1 도전층(94)은 제2 반도체 영역(50)에 대해 전극으로 기능하며, 반사막으로도 기능한다. 제1 도전층(94)은 UVB 및 UVC에 대해, Rh, Ni/Au와 같은 물질로 이루어질 수 있으며, 가시광과 UVA에 대해 Ag, Ni/Ag, ITO/Ag, ITO/DBR과 같은 구조를 가질 수 있다. 바람직하게는 제1 도전층(94)은 제2 도전층(95)과의 물질 간 이동(Diffusion)을 차단하기 위해 Ti, Ni, Cr, V, Pt, W, TiW, TiN, CrN, VN 등으로 이루어진 확산방지층(Diffusion Barrier Layer)을 더 포함한다. 제2 도전층(95)은 접합층(90)과 접합 기능을 제공하며 AuSn, NiSn, CuSn, PdIn, Au, Ag, Cu와 같은 물질로 이루어질 수 있다. 다음으로, 도 19(b)에 도시된 바와 같이, 기판(10)이 제거되고, 식각 공정을 통해 잔류물의 제거, 제1 반도체 영역(30)의 두께 감소와 절연층(111; 예: SiO2)의 노출이 행해진다. 다음으로, 도 19(c)에 도시된 바와 같이, 절연층(110)이 형성되는데, 절연층(110)이 노출된 절연층(111)과 직접 연결되도록 형성되는 것이 중요하다. 절연층(110)과 절연층(111)은 모두 절연 물질로 되어 있어 있으므로, 이들의 연결은 구조적으로 안정하고 전기적 쇼트(Electrical Short)를 확실한 방지가 가능하다. 두 절연층(110,111)의 구분을 위해 절연층(110)을 제1 패시베이션층이라 칭할 수 있다. 19 and 20 are views illustrating a specific example of a semiconductor light emitting device according to the present disclosure, and for convenience of explanation, a semiconductor light emitting die A is formed in a chip form in a state in which it is bonded to a support substrate 101 (not shown). The changing process (the process of forming the electrical connection 93) is shown. First, as shown in Figure 19 (a), a semiconductor light emitting die (A) is prepared. The semiconductor light emitting die A includes a substrate 10 , a buffer region 20 , a sacrificial layer 21 , semiconductor light emitting regions 30 , 40 , 50 , an insulating layer 111 , and a conductive junction structure 98 . . The conductive junction structure 98 electrically communicates with the semiconductor light emitting regions 30 , 40 , and 50 through an opening formed in the insulating layer 111 . In the example presented, the conductive junction structure 98 is electrically connected to the second semiconductor region 50 . The conductive junction structure 98 includes a first conductive layer 94 and a second conductive layer 95 . The first conductive layer 94 functions as an electrode with respect to the second semiconductor region 50 and also functions as a reflective film. The first conductive layer 94 may be made of a material such as Rh and Ni/Au for UVB and UVC, and has a structure such as Ag, Ni/Ag, ITO/Ag, and ITO/DBR for visible light and UVA. can Preferably, the first conductive layer 94 includes Ti, Ni, Cr, V, Pt, W, TiW, TiN, CrN, VN, etc. in order to block diffusion between materials with the second conductive layer 95 . It further comprises a diffusion barrier layer (Diffusion Barrier Layer) made of. The second conductive layer 95 provides a bonding function with the bonding layer 90 and may be made of a material such as AuSn, NiSn, CuSn, PdIn, Au, Ag, or Cu. Next, as shown in FIG. 19B , the substrate 10 is removed, the residue is removed through an etching process, the thickness of the first semiconductor region 30 is reduced, and the insulating layer 111 (eg, SiO 2 ) ) is exposed. Next, as shown in FIG. 19(c) , the insulating layer 110 is formed, and it is important that the insulating layer 110 is formed to be directly connected to the exposed insulating layer 111 . Since the insulating layer 110 and the insulating layer 111 are both made of an insulating material, their connection is structurally stable and an electrical short can be reliably prevented. In order to distinguish the two insulating layers 110 and 111 , the insulating layer 110 may be referred to as a first passivation layer.

다음으로, 도 19(c)에 도시된 바와 같이, 절연층(110)이 형성된다. 바람직하게는, 도 19(d)에 도시된 바와 같이, 광산란을 위한 거친 표면으로 된 기판 제거면(31)이 제1 반도체 영역(30)에 형성된다. 다음으로, 도 19(e)에 도시된 바와 같이, 전기적 연결(93)이 형성된다. 전기적 연결(93)은 제1 반도체 영역(30)으로 이어진다. 제1 패시베이션층 또는 절연층(110) 상부를 통해 형성하는 전기적 연결(93)은 통상 반도체 웨이퍼 Fabrication 공정인 PR Photo Lithography & Metal Deposition(금속 증착) 공정을 통해서 수행하는데, 전기적 연결(93)은 Cr, Ti, Ni, V, Al, Pt, Au, Cu 등으로 구성된 다층 구조로 형성될 수 있다. 필요에 따라, 도 19(f)에 도시된 바와 같이, 전기적 연결(93)을 패시베이션하는 제2 패시베이션층 또는 절연층(112)이 형성된다.Next, as shown in FIG. 19(c) , the insulating layer 110 is formed. Preferably, as shown in FIG. 19( d ), a substrate removal surface 31 having a rough surface for light scattering is formed in the first semiconductor region 30 . Next, as shown in Fig. 19(e), an electrical connection 93 is formed. Electrical connection 93 leads to first semiconductor region 30 . The electrical connection 93 formed through the upper portion of the first passivation layer or insulating layer 110 is usually performed through a PR Photo Lithography & Metal Deposition process, which is a semiconductor wafer fabrication process, and the electrical connection 93 is Cr , Ti, Ni, V, Al, Pt, Au, Cu, etc. may be formed in a multi-layer structure. If necessary, as shown in FIG. 19(f), a second passivation layer or insulating layer 112 for passivating the electrical connection 93 is formed.

도 21은 본 개시에 따른 반도체 발광소자의 구체적인 또 다른 예를 나타내는 도면으로서, 먼저, 도 21(a)에 도시된 바와 같이, 반도체 발광 다이(A)를 준비한다. 반도체 발광 다이(A)는 기판(10), 버퍼 영역(20), 희생층(21), 반도체 발광 영역(30,40,50), 절연층(111), 제1 도전층(94), 절연성 격리막 또는 절연층(113), 절연층(114) 및 도전성 접합 구조물(98)을 포함한다. 필요에 따라, 제1 도전층(94)의 전기적 특성이 열화되는 것을 방지하기 위하여 전기전도성 캡핑층(114)이 추가될 수 있다. 도전성 접합 구조물(98)은 도 19(a)와 달리, 제2 도전층(95)과 제3 도전층(99)으로 이루어진다. 제2 도전층(95)은 절연층(111)과 절연성 격리막 또는 절연층(113)을 관통하여 형성된 개구(V)를 통해 제3 도전층(99)과 전기적으로 연통한다. 제3 도전층(99)은 Cr/Ti/Al/Ni/Au와 같은 형식으로 이루어질 수 있으며, 접촉력이 좋은 금속(Cr, Ti), 배리어 금속(Ti,Ni,Pt), 반사성이 우수한 금속(Al), 본딩력이 좋은 금속(Au)의 조합으로 이루어질 수 있다. 다음으로, 도 21(b)에 도시된 바와 같이, 기판(10)이 제거되고, 식각 공정을 통해 잔류물의 제거, 제1 반도체 영역(30)의 두께 감소와, 절연층(111; 예: SiO2)의 노출이 행해진다. 다음으로, 도 21(c)에 도시된 바와 같이, 도 19(d)에 도시된 것과 마찬가지로 광산란을 위한 거친 표면으로 된 기판 제거면(31)을 제1 반도체 영역(30)에 형성한 다음, 제1 패시베이션층 또는 절연층(110)이 노출된 절연층(111)과 직접 연결되도록 형성한다. 다음으로, 도 21(d)에 도시된 바와 같이, 제1 패시베이션층 또는 절연층(110), 절연층(111), 절연성 격리막 또는 절연층(113)이 제거되어 노출된 전기전도성 캡핑층(114) 및/또는 제1 도전층(94)과 연통하는 전기적 연결(93)이 형성된다. 도 21(d)에서 제1 도전층(94)과 전기적 연결(93)이 연결되지 않는 형태로 도시되었지만, 도 13에 도시된 바와 같이 이들은 전기적으로 연결되어 있다. 필요에 따라, 도 19(f)에 도시된 바와 같이, 전기적 연결(93)을 패시베이션하는 절연층(112)이 형성될 수 있다.21 is a view showing another specific example of a semiconductor light emitting device according to the present disclosure. First, as shown in FIG. 21 ( a ), a semiconductor light emitting die A is prepared. The semiconductor light emitting die A includes a substrate 10 , a buffer region 20 , a sacrificial layer 21 , semiconductor light emitting regions 30 , 40 , 50 , an insulating layer 111 , a first conductive layer 94 , and insulating properties. an insulating layer or insulating layer 113 , an insulating layer 114 , and a conductive bonding structure 98 . If necessary, an electrically conductive capping layer 114 may be added to prevent deterioration of electrical properties of the first conductive layer 94 . Unlike FIG. 19A , the conductive bonding structure 98 includes a second conductive layer 95 and a third conductive layer 99 . The second conductive layer 95 is in electrical communication with the third conductive layer 99 through the insulating layer 111 and the insulating insulating film or an opening V formed through the insulating layer 113 . The third conductive layer 99 may be formed in the same type as Cr/Ti/Al/Ni/Au, and includes a metal having good contact force (Cr, Ti), a barrier metal (Ti, Ni, Pt), and a metal having excellent reflectivity ( Al) and a metal having good bonding strength (Au) may be combined. Next, as shown in FIG. 21B , the substrate 10 is removed, the residue is removed through an etching process, the thickness of the first semiconductor region 30 is reduced, and the insulating layer 111 (eg, SiO) is removed. 2 ) is exposed. Next, as shown in FIG. 21(c), as shown in FIG. 19(d), a substrate removal surface 31 having a rough surface for light scattering is formed in the first semiconductor region 30, The first passivation layer or insulating layer 110 is formed to be directly connected to the exposed insulating layer 111 . Next, as shown in FIG. 21( d ), the first passivation layer or insulating layer 110 , the insulating layer 111 , the insulating insulating film or the insulating layer 113 is removed to expose the electrically conductive capping layer 114 . ) and/or an electrical connection 93 in communication with the first conductive layer 94 is formed. Although the first conductive layer 94 and the electrical connection 93 are not connected to each other in FIG. 21( d ), they are electrically connected to each other as illustrated in FIG. 13 . If necessary, as shown in FIG. 19(f), an insulating layer 112 for passivating the electrical connection 93 may be formed.

이하 본 개시의 다양한 실시 형태에 대하여 설명한다.Hereinafter, various embodiments of the present disclosure will be described.

(1) 비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서, 웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계; 제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 노출된 상태에서 부착하는 단계; 기판을 제거하는 단계; 그리고, 전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.(1) In a method of manufacturing a semiconductor light emitting device through non-wire bonding, which is individualized from a wafer state, a substrate, a plurality of semiconductor regions (the plurality of semiconductor regions are a first semiconductor region having a first conductivity, electrons and holes an active region generating light through this recombination, and a second semiconductor region having a second conductivity different from the first conductivity), the first semiconductor region and the second semiconductor region, the entire second semiconductor region A semiconductor light emitting die having a conductive bonding structure formed over the semiconductor light emitting die, and the upper and lower surfaces, the first and second electrical passages connected from the upper surface to the lower surface side, and a bonding layer electrically connected by covering the first electrical passage from the upper surface preparing a support substrate to attaching the semiconductor light emitting die to the supporting substrate while the second electrical path is exposed so that the conductive bonding structure covering the entire second semiconductor region is tightly bonded to the bonding layer; removing the substrate; and electrically connecting the other one of the first semiconductor region and the second semiconductor region to a second electrical path through deposition through electrical connection.

(2) 도전성 접합 구조물은 제2 반도체 영역과 오믹 접촉하는 제1 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.(2) A method of manufacturing a semiconductor light emitting device, wherein the conductive junction structure includes a first conductive layer in ohmic contact with the second semiconductor region and a second conductive layer in ohmic contact with the junction layer.

(3) 도전성 접합 구조물은 제1 반도체 영역과 오믹 접촉하는 제3 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.(3) A method of manufacturing a semiconductor light emitting device, wherein the conductive junction structure includes a third conductive layer in ohmic contact with the first semiconductor region and a second conductive layer in ohmic contact with the junction layer.

(4) 반도체 발광 다이는 기판의 제거 이후에 노출되는 절연층을 제2 반도체 영영과 제2 도전층을 사이에 구비하는 반도체 발광소자를 제조하는 방법.(4) A method of manufacturing a semiconductor light emitting device in which the semiconductor light emitting die has an insulating layer exposed after removal of the substrate, and a second semiconductor layer and a second conductive layer therebetween.

(5) 전기적으로 연결하는 단계에 앞서, 복수의 반도체 영역 위로부터 절연층을 거쳐서 접합층을 덮고 있는 제1 패시베이션층을 형성하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.(5) prior to the step of electrically connecting, forming a first passivation layer covering the bonding layer from above the plurality of semiconductor regions through the insulating layer; method of manufacturing a semiconductor light emitting device further comprising.

(6) 제1 패시베이션층을 형성하는 단계에 앞서, 접합층에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.(6) Prior to forming the first passivation layer, oxygen (O 2 ) plasma treatment or oxygen (O 2 ) annealing treatment in an atmosphere of the bonding layer; Method of manufacturing a semiconductor light emitting device further comprising a.

(7) 제1 패시베이션층은 SiO2 물질을 포함한 FOx(Flowable Oxide) 물질을 스핀 코팅하여 형성되는 반도체 발광소자를 제조하는 방법.(7) A method of manufacturing a semiconductor light emitting device in which the first passivation layer is formed by spin coating a flowable oxide (FOx) material including a SiO 2 material.

본 개시에 따른 반도체 발광소자를 제조하는 방법에 의하면, 도 6 및 도 7에 제시된 반도체 발광소자와 달리 전극 정렬의 어려움 없이 그리고 별도의 언더필 물질(U) 없이도 반도체 발광 다이(A)와 지지 기판(101) 사이의 빈틈을 제거할 수 있으며, 도 8 내지 도 12에 제시된 반도체 발광소자와 달리 제2 전기적 통로(92) 위의 스티키한 접합층(90)을 제거하는 어려움 없이 반도체 발광소자를 제조할 수 있게 된다.According to the method of manufacturing a semiconductor light emitting device according to the present disclosure, unlike the semiconductor light emitting device shown in FIGS. 6 and 7 , the semiconductor light emitting die (A) and the supporting substrate (A) without difficulty in electrode alignment and without a separate underfill material (U) 101) can be removed, and unlike the semiconductor light emitting device shown in FIGS. 8 to 12 , the semiconductor light emitting device can be manufactured without difficulty in removing the sticky bonding layer 90 on the second electrical path 92 . be able to

지지 기판(101), 반도체 발광 영역(30,40,50), 기판(10), 버퍼 영역(20), 희생층(21), 도전성 접합 구조물(98)Support substrate 101 , semiconductor light emitting regions 30 , 40 , 50 , substrate 10 , buffer region 20 , sacrificial layer 21 , conductive bonding structure 98 .

Claims (7)

비와이어 본딩을 통해 반도체 발광소자를 제조하는 방법에 있어서,
웨이퍼 상태로부터 개별화되어 있으며, 기판, 복수의 반도체 영역(복수의 반도체 영역은 제1 도전성을 가지는 제1 반도체 영역, 전자와 정공이 재결합을 통해 빛을 생성하는 활성 영역, 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역을 포함), 제1 반도체 영역 및 제2 반도체 영역 중의 하나와 전기적으로 연결되며 제2 반도체 영역 전체에 걸쳐 형성된 도전성 접합 구조물을 구비하는 반도체 발광 다이, 그리고 상면 및 하면, 상면으로부터 하면 측으로 이어진 제1 전기적 통로와 제2 전기적 통로 및 상면에서 제1 전기적 통로를 덮어 전기적으로 연결되어 있는 접합층을 구비하는 지지 기판을 준비하는 단계;
제2 반도체 영역 전체를 덮고 있는 도전성 접합 구조물이 빈틈없이 접합층과 접합되도록 반도체 발광 다이를 지지 기판에 제2 전기적 통로가 접합 이전에 노출된 상태에서 부착하는 단계;
기판을 제거하는 단계; 그리고,
전기적 연결을 통해 제1 반도체 영역 및 제2 반도체 영역 중의 나머지 하나와 제2 전기적 통로를 증착을 통해 전기적으로 연결하는 단계;를 포함하는 반도체 발광소자를 제조하는 방법.In the method of manufacturing a semiconductor light emitting device through non-wire bonding,
Separated from the wafer state, the substrate, a plurality of semiconductor regions (the plurality of semiconductor regions are a first semiconductor region having a first conductivity, an active region generating light through recombination of electrons and holes, a second region different from the first conductivity) a semiconductor light emitting die having a conductive junction structure electrically connected to one of the first semiconductor region and the second semiconductor region and having a conductive junction structure formed throughout the second semiconductor region; and top and bottom surfaces; preparing a support substrate having a bonding layer electrically connected to the first and second electrical passages connected from the upper surface to the lower surface and the first electrical passage from the upper surface;
attaching the semiconductor light emitting die to the support substrate with the second electrical path exposed prior to bonding so that the conductive bonding structure covering the entire second semiconductor region is tightly bonded to the bonding layer;
removing the substrate; and,
A method of manufacturing a semiconductor light emitting device comprising: electrically connecting the second electrical path to the other one of the first semiconductor region and the second semiconductor region through the electrical connection through deposition. 청구항 1에 있어서,
도전성 접합 구조물은 제2 반도체 영역과 오믹 접촉하는 제1 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.The method according to claim 1,
The conductive junction structure comprises a first conductive layer in ohmic contact with the second semiconductor region and a second conductive layer in ohmic contact with the junction layer. 청구항 1에 있어서,
도전성 접합 구조물은 제1 반도체 영역과 오믹 접촉하는 제3 도전층과 접합층과 접합하는 제2 도전층을 포함하는 반도체 발광소자를 제조하는 방법.The method according to claim 1,
The conductive junction structure includes a third conductive layer in ohmic contact with the first semiconductor region and a second conductive layer in ohmic contact with the junction layer. 청구항 2 또는 청구항 3에 있어서,
반도체 발광 다이는 기판의 제거 이후에 노출되는 절연층을 제2 반도체 영영과 제2 도전층을 사이에 구비하는 반도체 발광소자를 제조하는 방법.4. The method according to claim 2 or 3,
A method of manufacturing a semiconductor light emitting device, wherein the semiconductor light emitting die includes an insulating layer exposed after removal of the substrate and a second semiconductor layer and a second conductive layer therebetween. 청구항 4에 있어서,
전기적으로 연결하는 단계에 앞서, 복수의 반도체 영역 위로부터 절연층을 거쳐서 접합층을 덮고 있는 제1 패시베이션층을 형성하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.5. The method according to claim 4,
Prior to the step of electrically connecting, forming a first passivation layer covering the junction layer from above the plurality of semiconductor regions through the insulating layer; Method of manufacturing a semiconductor light emitting device further comprising a. 청구항 5에 있어서,
제1 패시베이션층을 형성하는 단계에 앞서, 접합층에 산소(O2) 플라즈마 처리 또는 산소(O2) 분위기에서 어닐링 처리하는 단계;를 더 포함하는 반도체 발광소자를 제조하는 방법.6. The method of claim 5,
Prior to forming the first passivation layer, the bonding layer is oxygen (O 2 ) plasma treatment or oxygen (O 2 ) annealing in an atmosphere; Method of manufacturing a semiconductor light emitting device further comprising a. 청구항 5에 있어서,
제1 패시베이션층은 SiO2 물질을 포함한 FOx(Flowable Oxide) 물질을 스핀 코팅하여 형성되는 반도체 발광소자를 제조하는 방법.6. The method of claim 5,
A method of manufacturing a semiconductor light emitting device in which the first passivation layer is formed by spin coating a flowable oxide (FOx) material including a SiO 2 material.
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