KR102334382B1 - 입출력 인터페이스에서 심볼 락을 수행하는 방법 및 장치 - Google Patents

입출력 인터페이스에서 심볼 락을 수행하는 방법 및 장치 Download PDF

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Abstract

본 발명은 입출력 인터페이스에서 심볼 락을 수행하는 방법 및 장치에 대하여 개시된다. 메모리 콘트롤러와 메모리 장치 사이의 입출력 인터페이스에서, 메모리 콘트롤러는 기입 커맨드, 심볼 락 패턴들과 기입 데이터 버스트를 전송하고, 메모리 장치는 프리앰블 구간 동안 심볼 락 패턴들을 수신하고, 기입 레이턴시 후 기입 데이터 버스트를 수신한다. 메모리 장치는 기입 커맨드로부터 기입 인에이블 신호를 생성하고 심볼 락 패턴 검출부를 포함한다. 심볼 락 패턴 검출부는 다수개의 심볼 락 패턴들을 저장하고, 기입 인에이블 신호에 기초하여 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 기초하여 기입 데이터 버스트의 첫번째 데이터를 찾는다.

Description

입출력 인터페이스에서 심볼 락을 수행하는 방법 및 장치 {Method and device for implementing symbol lock of IO interface}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 멀티 비트 입출력 인터페이스에서 전송 데이터의 첫번째 데이터를 찾는 심볼 락 방법 및 장치에 관한 것이다.
반도체 메모리 장치들은 컴퓨터와 같은 시스템들의 데이터와 동작 명령들(instructions)을 관리하고 저장하는데 사용될 수 있다. 특히, DRAM (Dynamic Random Access Memory)은 메모리 셀 구조가 단순하다는 이점으로, 저 비용으로 매우 높은 저장 용량(high storage density)을 가질 수 있다. DRAM은 큰 전자 시스템들 뿐아니라 휴대폰, 휴대용 컴퓨터, 휴대용 멀티미디어 플레이어와 같은 모바일 시스템들에 사용될 수 있다. DRAM은 다양한 인터페이스를 통하여 이러한 시스템들과 연결되고, 시스템들에서 처리되는 데이터를 송수신할 수 있다. 데이터를 수신하는 측에서, 인터페이스를 통해 전송되는 심볼 데이터 중 첫번째 데이터를 찾아내는 심볼 락 방법이 중요하다. 심볼 락 방법들 중에서 심볼 전체를 1회 루프(loop) 시키는 방법은 소요 시간이 길기 때문에, 고속 인터페이스에서는 부적합하다. 고속 인터페이스에서는 빠른 심볼 락을 수행하는 방법이 요구된다.
본 발명의 일 목적은 전송되는 데이터 버스트의 첫번째 데이터를 찾는 입출력 인터페이스를 제공하는 것이다.
본 발명의 다른 목적은 기입 데이터 버스트의 첫번째 데이터를 찾는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 전송 데이터 버스트의 첫번째 데이터를 찾는 심볼 락 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위하여, 본 발명의 일면에 따른 입출력 인터페이스는, 입출력 인터페이스를 통하여 적어도 하나의 심볼 락 패턴과 데이터 버스트를 전송하는 전송부와, 입출력 인터페이스를 통해 수신되는 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 버스트의 첫번째 데이터를 찾는 수신부를 포함한다.
본 발명의 실시예들에 따라, 수신부는 심볼 락 패턴 다수개를 저장하고, 입출력 인터페이스를 통해 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출할 수 있다.
본 발명의 실시예들에 따라, 전송부는 기입 커맨드를 발행하는 메모리 콘트롤러이고, 수신부는 기입 커맨드에 응답하여 기입 인에이블 신호를 생성하고, 기입 인에이블 신호에 기초하여 데이터 버스트의 첫번째 데이터를 찾는 메모리 장치일 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 클럭 신호를 수신하고, 클럭 신호의 이븐 에지들에 따라 제1 클럭 신호를 생성하고, 클럭 신호의 오드 에지들에 따라 제2 클럭 신호를 생성하는 클럭 발생부, 제1 및 제2 클럭 신호들과 기입 인에이블 신호에 응답하여 데이터 입출력(DQ) 신호 다수개를 통해 전달되는 심볼 락 패턴과 데이터 버스트를 순차적으로 입력하고 시리얼하게 출력하는 샘플러 및 기입 FIFO, 기입 인에이블 신호에 응답하여 샘플러 및 기입 FIFO의 출력에서 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 래치 신호를 생성하는 심볼 락 패턴 검출부, 그리고 데이터 래치 신호에 응답하여 샘플러 및 기입 FIFO의 출력에서 데이터 버스트를 패러럴하게 출력하는 데이터 정렬부를 포함할 수 있다.
본 발명의 실시예들에 따라, 수신부는 심볼 락 패턴 다수개를 저장하고, 입출력 인터페이스를 통해 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하고, 다수개의 심볼 락 패턴들을 검출하고, 검출된 심볼 락 패턴들에 따라 기입 인에이블 신호를 생성하고, 기입 인에이블 신호에 기초하여 데이터 버스트의 첫번째 데이터를 찾는 메모리 장치일 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 클럭 신호를 수신하고, 클럭 신호의 이븐 에지들에 따라 제1 클럭 신호를 생성하고, 클럭 신호의 오드 에지들에 따라 제2 클럭 신호를 생성하는 클럭 발생부, 제1 및 제2 클럭 신호들에 응답하여 데이터 입출력(DQ) 신호 다수개를 통해 전달되는 심볼 락 패턴들과 데이터 버스트를 순차적으로 입력하고 시리얼하게 출력하는 샘플러 및 기입 FIFO, 샘플러 및 기입 FIFO의 출력에서 심볼 락 패턴들을 검출하고, 검출된 심볼 락 패턴들에 따라 기입 인에이블 신호를 생성하고, 기입 인에이블 신호에 기초하여 데이터 래치 신호를 생성하는 심볼 락 패턴 검출부, 그리고 데이터 래치 신호에 응답하여 샘플러 및 기입 FIFO의 출력에서 데이터 버스트를 패러럴하게 출력하는 데이터 정렬부를 포함할 수 있다.
본 발명의 실시예들에 따라, 전송부는 독출 커맨드에 응답하여 독출 데이터를 데이터 버스트로 출력하는 메모리 장치이고, 수신부는 독출 커맨드를 발행하고, 독출 데이터의 첫번째 데이터를 찾는 메모리 콘트롤러일 수 있다.
본 발명의 실시예들에 따라, 메모리 콘트롤러는 심볼 락 패턴 다수개를 저장하고, 입출력 인터페이스를 통해 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출할 수 있다.
본 발명의 실시예들에 따라, 입출력 인터페이스는 전송부와 수신부 사이에 연결되는 다수개의 데이터 입출력(DQ) 신호들 중 일부를 하나의 그룹으로 설정하고, 그룹화된 DQ 신호들의 패턴을 심볼 락 패턴으로 이용할 수 있다.
본 발명의 실시예들에 따라, 입출력 인터페이스는 전송부와 수신부 사이에 연결되는 데이터 입출력(DQ) 신호에 인가되는 전압 레벨을 심볼 락 패턴으로 이용할 수 있다.
본 발명의 실시예들에 따라, 수신부는 심볼 락 패턴 다수개를 저장하고, 입출력 인터페이스를 통해 수신되는 DQ 신호의 전압 레벨을 디지털 신호로 변환하고, 변환된 디지털 신호와 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 기입 커맨드에 응답하여 기입 인에이블 신호를 생성하는 커맨드 디코더, 클럭 신호에 따라 다수개의 데이터 입출력(DQ) 신호들로서 전달되는 심볼 락 패턴과 기입 데이터 버스트를 순차적으로 입력하여 출력하는 샘플러 및 기입 FIFO, 그리고 기입 인에이블 신호에 기초하여 샘플러 및 기입 FIFO의 출력에서 기입 데이터 버스트의 첫번째 데이터를 찾는 심볼 락 패턴 검출부를 포함한다.
본 발명의 실시예들에 따라, 메모리 장치는 클럭 신호를 수신하고, 클럭 신호의 이븐 에지들에 따라 제1 클럭 신호를 생성하고, 클럭 신호의 오드 에지들에 따라 제2 클럭 신호를 생성하는 클럭 발생부를 더 포함하고, 샘플러 및 기입 FIFO는 제1 및 제2 클럭 신호들에 따라 샘플러 및 기입 FIFO의 출력을 시리얼하게 출력할 수 있다.
본 발명의 실시예들에 따라, 심볼 락 패턴 검출부는 다수개의 심볼 락 패턴들을 저장하고, 기입 인에이블 신호에 응답하여 샘플러 및 기입 FIFO의 출력과 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 래치 신호를 생성할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 데이터 래치 신호에 응답하여 샘플러 및 기입 FIFO의 출력에서 기입 데이터 버스트를 패러럴하게 출력하는 데이터 정렬부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 3 차원 메모리 어레이를 포함할 수 있다.
본 발명의 실시예들에 따라, 3 차원 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다.
본 발명의 실시예들에 따라, 3 차원 메모리 어레이는 복수의 메모리 셀을 포함하고, 복수의 메모리 셀은 각각 전하 트랩층을 포함할 수 있다.
본 발명의 실시예들에 따라, 3 차원 메모리 어레이에서 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있을 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는, 클럭 신호에 따라 다수개의 데이터 입출력(DQ) 신호들로서 전달되는 심볼 락 패턴들과 기입 데이터 버스트를 순차적으로 입력하여 출력하는 샘플러 및 기입 FIFO와, 다수개의 심볼 락 패턴들을 저장하고, 샘플러 및 기입 FIFO의 출력과 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴들에 따라 기입 인에이블 신호를 생성하고, 기입 인에이블 신호에 따라 기입 데이터 버스트의 첫번째 데이터를 찾는 심볼 락 패턴 검출부를 포함한다.
본 발명의 실시예들에 따라, 심볼 락 패턴 검출부는 기입 인에이블 신호에 기초하여 데이터 래치 신호를 생성할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또 다른 면에 따른 메모리 장치는, 데이터 입출력(DQ) 신호의 전압 레벨로 인가되는 심볼 락 패턴과 기입 데이터 버스트를 순차적으로 입력하여 출력하는 샘플러 및 기입 FIFO와, 다수개의 심볼 락 패턴들을 저장하고, DQ 신호의 전압 레벨을 디지털 신호로 변환하고, 변환된 디지털 신호와 저장된 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 기입 데이터 버스트의 첫번째 데이터를 찾는 심볼 락 패턴 검출부를 포함한다.
본 발명의 실시예들에 따라, 심볼 락 패턴 검출부는 DQ 신호의 전압 레벨을 디지털 신호로 변환하는 아날로그-디지털 변환부를 더 포함할 수 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 심볼 락 방법은, 전송부에서 적어도 하나의 제1 심볼 락 패턴과 데이터 버스트를 전송하는 단계, 수신부에서 제2 심볼 락 패턴들을 저장하는 단계, 그리고 수신부에서 제1 심볼 락 패턴과 제2 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 버스트의 첫번째 데이터를 찾는 단계를 포함한다.
본 발명의 실시예들에 따라, 심볼 락 방법은 전송부와 수신부 사이에 연결되는 다수개의 데이터 입출력(DQ) 신호들 중 일부를 하나의 그룹으로 설정하고, 그룹화된 DQ 신호들의 패턴을 제1 심볼 락 패턴으로 이용할 수 있다.
본 발명의 실시예들에 따라, 심볼 락 방법은 전송부와 수신부 사이에 연결되는 데이터 입출력(DQ) 신호에 인가되는 전압 레벨을 제1 심볼 락 패턴으로 이용할 수 있다.
본 발명의 실시예들에 따라, 수신부는 DQ 신호의 전압 레벨을 디지털 신호로 변환하고, 변환된 디지털 신호와 제2 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출할 수 있다.
본 발명의 실시예들에 따른 심볼 락 방법, 메모리 장치 및 입출력 인터페이스는, 데이터 버스트 전송 전 프리앰블 구간에서 또는 심볼 락 구간에서 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 버스트의 첫번째 데이터를 찾음으로써, 심볼 락에 소요되는 시간과 회로의 복잡도를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제1 예의 도면이다.
도 2는 도 1의 메모리 장치에서 수행되는 심볼 락 방법을 설명하는 타이밍 다이어그램이다.
도 3은 도 1의 심볼 락 패턴 검출부를 포함하는 메모리 장치의 블락 다이어그램을 설명하는 제1 예의 도면이다.
도 4 및 도 5는 도 3의 제1 레인 샘플러 및 기입 FIFO를 설명하는 블락 다이어그램과 타이밍 다이어그램이다.
도 6 내지 도 8은 도 3의 심볼 락 패턴 검출부를 설명하는 블락 다이어그램과 타이밍 다이어그램들이다.
도 9 및 도 10은 도 3의 데이터 정렬부를 설명하는 블락 다이어그램과 타이밍 다이어그램이다.
도 11은 도 1의 심볼 락 패턴 검출부를 포함하는 메모리 장치의 블락 다이어그램을 설명하는 제2 예의 도면이다.
도 12는 도 11의 메모리 장치에서 수행되는 심볼 락 방법을 설명하는 타이밍 다이어그램이다.
도 13은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제2 예의 도면이다.
도 14 및 도 15는 도 13의 메모리 장치를 설명하는 도면들이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 콘트롤러를 포함하는 메모리 시스템을 설명하는 도면들이다.
도 18은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 설명하는 도면이다.
도 19는 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블락 다이어그램이다.
도 20은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블락 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
DRAM은 기입 커맨드로부터 기입 레이턴시(Write Latency: WL) 후 데이터 입출력(DQ) 신호로 수신되는 데이터 버스트를 심볼(symbol)로 인식하고 기입 동작을 수행한다. 심볼은 실제적으로 기입 데이터 버스트를 의미한다. DRAM 은 기입 동작을 보장하기 위하여, 기입 레이턴시(WL) 후 tDQSS 시간에 맞추어 수신되는 DQ 데이터를 심볼의 시작으로 받아들일 수 있다. tDQSS 시간은 기입 레이턴시(WL)로부터 데이터 스트로브(DQS) 신호의 첫번째 상승 에지까지의 지연 시간으로 규정된다. 심볼은 다수개의 비트 데이터로 구성되고, 하나의 비트 데이터 구간을 유닛 인터벌(Unit Interval: UI)이라고 칭할 수 있다.
DRAM은 DRAM 동작을 제어하는 메모리 콘트롤러에 지배적이다. 메모리 콘트롤러와 DRAM 사이의 입출력(Input/Output: IO) 인터페이스에서, DRAM은 메모리 콘트롤러로부터 제공되는 기입 데이터 버스트의 심볼에서 첫번째 UI를 찾기 위해 tDQSS 시간을 이용하여 심볼 락을 수행할 수 있다.
IO 인터페이스의 속도가 증가되면, DRAM은 커맨드와 연계되는 클럭 경로와 데이터와 연계되는 클럭 경로에서 클럭 스큐가 발생할 수 있다. 이에 따라, 고속 인터페이스에서 DRAM은 클럭 신호와 상관되는 tDQSS 시간을 이용하는 심볼 락 방법을 이용하는 것이 어려울 수 있다.
본 발명의 실시예들에서는 클럭 신호에 상관없이 심볼 락 방법을 수행하는 DRAM을 제안한다. 심볼 락 방법은 메모리 콘트롤러와 DRAM 사이에 미리 약속된 심볼 락 패턴(symbol lock pattern)을 검출하고, 검출된 심볼 락 패턴에 따라 데이터 버스트의 첫번째 데이터를 찾아내도록 한다.
도 1은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제1 예의 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)로 구성될 수 있다. 메모리 시스템(100)은 프로세서에 의한 응용 프로그램을 실행하기 위하여 메모리 장치(120)에 명령어와 데이터의 집합인 프로그램 코드를 할당할 수 있다. 메모리 콘트롤러(110)는 프로세서에 내장될 수 있고, 프로세서와는 별개의 칩으로 구현되어 프로세서와 연결될 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)를 억세스하기 위하여, 독출 및/또는 기입 메모리 트랜잭션(memory transaction)을 지원할 수 있다.
실시예에 따라, 메모리 콘트롤러(110)는 프로세서 이외의 시스템(100)을 구성하는 다른 칩셋에 의한 메모리 트랜잭션을 수행할 수 있다. 예를 들어, 시스템(100)이 컴퓨팅 장치(computing device)로 구성되는 경우, 칩 셋은 BIOS 펌웨어(Basic Input/Output System firmware), 키보드들, 마우스, 스토리지 장치들, 네트워크 인터페이스들, 전력 관리 집적 회로(Power Management Integrated Circuit: PMIC) 등과 같은 부품들을 프로세서에 연결하는 하나 이상의 집적 회로 패키지(IC package) 또는 칩으로 구성될 수 있다.
메모리 콘트롤러(110)는 버스(130)를 통하여 메모리 장치(120)와 연결될 수 있다. 메모리 콘트롤러(110)로부터 출력되는 커맨드(CMD), 어드레스(ADDR), 클럭 신호(CLK), 데이터 스트로브 신호(DQS) 그리고 데이터(DQ)는 버스(130)를 통하여 메모리 장치(120)로 전송될 수 있다. 버스(130)에서 커맨드 버스와 어드레스 버스는 하나의 라인(CA)으로 구현되어 커맨드(CMD)와 어드레스(ADDR)가 시계열적으로 전송될 수 있다. 메모리 콘트롤러(110)의 커맨드(CMD)에 응답하여 메모리 장치(120)에서 출력되는 데이터(DQ)는 버스(130)를 통하여 메모리 콘트롤러(110)로 전송될 수 있다.
실시예에 따라, 버스(130)에는 클럭 인에이블 신호(CKE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 신호(/CAS), 칩 선택 신호(/CS) 등과 같은 제어 신호들을 전송하는 라인들이 포함될 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)가 데이터 독출 및/또는 데이터 기입을 할 수 있는 어드레싱 가능한 저장 영역(addressable storage locations)을 제공하는 다양한 메모리 장치들로 구성될 수 있다. 메모리 장치(120)는 예를 들어, DRAM 장치들(Dynamic Random Access Memory devices), SDRAM 장치들(Synchronous DRAM devices), DDR (Double Data Rate) SDRAM 장치들로 구현될 수 있다.
메모리 콘트롤러(110)는 프로세서에 의한 독출 및/또는 기입 메모리 트랜잭션에 응답하여 메모리 장치(120)를 억세스할 수 있다. 메모리 장치(120)를 억세스하는 동작은 메모리 독출 레이턴시(memory read latency)와 메모리 기입 레이턴시(memory write latency)에 의해 영향을 받을 수 있다.
일반적으로, 메모리 독출 레이턴시는 메모리 콘트롤러(110)가 메모리 장치(120)에게 데이터를 검색하여 독출(retrieve)하도록 요구한 시점과 메모리 장치(120)가 메모리 콘트롤러(110)에게 요구된 독출 데이터를 제공하는 시점 사이의 시간을 나타낸다. 메모리 기입 레이턴시는 메모리 콘트롤러(110)가 메모리 장치(120)로 기입 데이터를 기입하도록 요구한 시점과 메모리 장치(120)가 메모리 콘트롤러(110)에게 기입 데이터의 기입이 완료되었음을 알려주는 시점 사이의 시간을 나타낸다. 메모리 독출 레이턴시와 메모리 기입 레이턴시의 관점에서, 메모리 콘트롤러(110)와 메모리 장치(120)는 DQ 버스(130)를 통하여 데이터를 송수신하는 전송부 또는 수신부로 동작할 수 있다.
메모리 장치(120)는 메모리 셀 어레이(122)와 심볼 락 패턴 검출부(124)를 포함한다. 메모리 셀 어레이(122)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함할 수 있다. 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 구성될 수 있다. 메모리 셀들은 워드라인들과 비트라인들로 구성되는 매트릭스의 각 교차점에 하나씩 인터섹트된 배열 구조를 이룬다. 메모리 셀 어레이(122)의 메모리 셀들에는 메모리 콘트롤러(110)로부터 제공되는 기입 데이터가 기입될 수 있다.
실시예에 따라, 메모리 셀 어레이(122)는 3 차원 (3D) 메모리 어레이로 구현될 수 있다. 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 ?모놀????은 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
실시예에 따라, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
심볼 락 패턴 검출부(124)는 멀티-레인 IO 인터페이스로 연결되는 메모리 콘트롤러(110)로부터 제공되는 기입 데이터 버스트의 시작 시점을 찾는 동작을 수행할 수 있다. 멀티-레인 IO 인터페이스는 DQ 버스(130)를 구성하는 다수개의 DQ 데이터 라인들 중 일 그룹을 통해 심볼 락 패턴을 전송하는 인터페이스를 말한다. 심볼 락 패턴 검출부(124)는 클럭 신호(CLK)의 심볼 락 구간에서 기입 커맨드로부터 생성되는 기입 인에이블 신호(WR_EN)에 응답하여 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(124)는 검출된 심볼 락 패턴에 따라 기입 데이터 버스트의 첫번째 UI를 찾을 수 있다.
실시예에 따라, 심볼 락 패턴 검출부(124)는 멀티-레인 IO 인터페이스에서 클럭 신호의 프리앰블 구간 동안 여러 개의 심볼 락 패턴들을 검출하고, 검출된 심볼 락 패턴들에 응답하여 기입 인에이블 신호(WR_EN)를 생성할 수 있다. 심볼 락 패턴 검출부(124)는 검출된 심볼 락 패턴들에 따라 기입 인에이블 신호(WR_EN)에 기초하여 기입 데이터 버스트의 첫번째 UI를 찾을 수 있다.
실시예에 따라, 심볼 락 패턴 검출부(124)는 멀티 시그널링 IO 인터페이스로 연결되는 메모리 콘트롤러(110)로부터 제공되는 기입 데이터 버스트의 시작 시점을 찾는 동작을 수행할 수 있다. 멀티 시그널링 IO 인터페이스는 DQ 버스(130)를 구성하는 다수개의 DQ 데이터 라인들 중 하나의 라인에 인가되는 전압 레벨을 이용하여 심볼 락 패턴을 전송하는 인터페이스를 말한다.
도 2는 도 1의 메모리 장치에서 수행되는 심볼 락 방법을 설명하는 타이밍 다이어그램이다.
도 1과 연계하여 도 2를 참조하면, 메모리 장치(120)는 클럭 신호(CLK)에 동기되는 기입 커맨드(WR)를 수신할 수 있다. 기입 커맨드(WR)로부터 기입 레이턴시(WL) 후에 기입 데이터 버스트(WR_DATA)가 수신되는 것으로 설정될 수 있다. 기입 데이터 버스트(WR_DATA)는 DQ 버스(130)를 통하여 다수개의 DQ 데이터로 수신될 수 있다. 버스트 길이(Burst Length: BL)에 상응하는 DQ 데이터가 기입 데이터 버스트(WR_DATA)로서 수신될 수 있다.
본 실시예에서는 도시의 간소화를 위하여 3개의 DQ 데이터(DQ0, DQ1, DQ2)로 수신되는 BL=14에 상응하는 기입 데이터 버스트(WR_DATA, BL0-BL13)를 설명한다. 실시예에 따라, 버스트 길이(BL)은 8, 16, 32 등으로 다양하게 설정될 수 있다.
기입 데이터 버스트(WR_DATA)의 시작인 첫번째 UI를 찾는 심볼 락 방법은 멀티-레인(multi-lane) IO 인터페이스에 적용될 수 있다. 멀티-레인 IO 인터페이스는 다수개의 DQ 데이터 중에서 일부를 하나의 그룹으로 설정하고, 그룹화된 DQ 데이터의 패턴들을 심볼 락 패턴들로 이용하는 인터페이스이다.
실시예에 따라, 심볼 락 방법은 하나의 DQ 데이터 라인으로 인가되는 전압 레벨들을 심볼 락 패턴들로 이용하는 멀티 시그널링 IO 인터페이스에 적용될 수 있다. 멀티 시그널링 IO 인터페이스에서, DQ 데이터 라인의 전압 레벨은 아날로그-디지털 변환부를 통해 디지털 신호로 변환되고, 변환된 디지털 신호에 기초하여 심볼 락 패턴이 검출될 수 있다.
멀티-레인 IO 인터페이스의 일 예로써, DQ0, DQ1, DQ2 데이터가 하나의 그룹으로 설정될 수 있다. DQ0, DQ1, DQ2 데이터 각각이 전달되는 라인은 LANE_A, LANE_B, LANE_C 레인이라 칭하고, LANE_A, LANE_B, LANE_C 레인은 멀티-레인을 구성할 수 있다. 실시예에 따라, 멀티-레인은 DQ0, DQ1, DQ2 데이터 이외에 다른 DQ 데이터가 전달되는 라인들의 조합으로 구성될 수 있다.
기입 커맨드(WR)로부터 기입 레이턴시(WL) 후에 기입 데이터 버스트(WR_DATA)에 해당하는 데이터(BL0-BL13)가 멀티 레인(LANE_A, LANE_B, LANE_C)으로 수신될 수 있다. 기입 레이턴시(WL) 동안 멀티 레인(LANE_A, LANE_B, LANE_C)으로 심볼 락 패턴들이 전송될 수 있다. 심볼 락 패턴은 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들의 다양한 조합으로 구성될 수 있다.
예를 들어, 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들이 0-0-1 인 경우 심볼 락 패턴 A라고 정할 수 있다. 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들이 0-1-0인 경우 B 패턴으로 정하고, 0-1-1인 경우 C 패턴으로 정하고, 1-0-0인 경우 D 패턴으로 정하고, 1-0-1인 경우 E 패턴으로 정하고, 그리고 1-1-0인 경우 F 패턴으로 정할 수 있다.
심볼 락 패턴들(A-F) 각각은 기입 데이터 버스트(WR_DATA)에 해당하는 데이터(BL0-BL13)가 전송되기 전, 심볼 락 구간(TSYMBOL _ LOCK) 동안 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송될 수 있다. BL0-BL13 기입 데이터는 클럭 신호(CLK) 에지에 맞추어 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송될 수 있다.
클럭 신호(CLK)는 BL0-BL13 기입 데이터 전송 전에 프리앰블 구간(TPREAMBLE)과 심볼 락 구간(TSYMBOL _ LOCK)을 가질 수 있다. 심볼 락 구간(TSYMBOL _ LOCK)은 클럭 신호(CLK)의 프리앰블 구간(TPREAMBLE) 후 기입 인에이블 신호(WR_EN)가 활성화되고 기입 데이터(BL0-BL13)가 전송되기 전까지의 구간으로 정의할 수 있다. 실시예에 따라, 프리앰블 구간(TPREAMBLE)과 심볼 락 구간(TSYMBOL _ LOCK) 모두 프리앰블 구간으로 통칭될 수 있다.
심볼 락 구간(TSYMBOL _ LOCK)에서, 심볼 락 패턴 검출부(124)에 의해, 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 심볼 락 패턴이 A 패턴으로 검출되면, 검출 시점으로부터 6 번째 클럭 신호(CLK) 에지에 동기되는 멀티 레인(LANE_A, LANE_B, LANE_C)의 데이터가 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)로 판단될 수 있다. 심볼 락 패턴 검출부(124)에 의해, B 심볼 락 패턴이 검출되면 검출 시점으로부터 5 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)로 판단되고, C 심볼 락 패턴이 검출되면 검출 시점으로부터 4 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)로 판단될 수 있다.
심볼 락 패턴 검출부(124)에 의해, D 심볼 락 패턴이 검출되면 검출 시점으로부터 3 번째 클럭 신호(CLK) 에지에 동기되는 데이터가, E 심볼 락 패턴이 검출되면 검출 시점으로부터 2 번째 클럭 신호(CLK) 에지에 동기되는 데이터가, 그리고 F 심볼 락 패턴이 검출되면 검출 시점으로부터 1 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)로 판단될 수 있다.
본 실시예에서는 심볼 락 구간(TSYMBOL _ LOCK)의 A-F 심볼 락 패턴들에 따른 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)를 판단하는 방법을 도시하고 있다. 실시예에 따라, A-F 심볼 락 패턴들 이외에 다른 심볼 락 패턴들을 이용하여 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)를 판단할 수 있다.
도 3은 도 1의 심볼 락 패턴 검출부를 포함하는 메모리 장치의 블락 다이어그램을 설명하는 제1 예의 도면이다.
도 3을 참조하면, 메모리 장치(120)는 기입 커맨드(WR)로부터 기입 인에이블 신호(WR_EN)가 생성되고, 심볼 락 구간(TSYMBOL _ LOCK)에서 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 기초하여 데이터 래치 신호(PDSD)를 생성할 수 있다. 메모리 장치(120)는 클럭 발생부(310), 커맨드/어드레스 샘플러(320), 커맨드 디코더(330), 샘플러 및 기입 FIFO(First In First Out, 340), 데이터 정렬부(350), 그리고 심볼 락 패턴 검출부(124)를 포함할 수 있다.
클럭 발생부(310)는 클럭 신호(CLK)를 입력하여 제1 클럭 신호(CLK_E)와 제2 클럭 신호(CLK_O)를 생성할 수 있다. 실시예에 따라, 클럭 발생부(310)는 클럭 신호(CLK) 대신에 데이터 스트로브 신호(DQS)를 입력하고, 데이터 스트로브 신호(DQS)에 기초하여 제1 클럭 신호(CLK_E)와 제2 클럭 신호(CLK_O)를 생성할 수 있다.
제1 클럭 신호(CLK_E)는 클럭 신호(CLK)의 이븐(even) 에지에서 로직 하이로 천이하고 에지마다 토글링하는 신호로 생성될 수 있다. 제2 클럭 신호(CLK_O)는 클럭 신호(CLK)의 오드(odd) 에지에서 로직 하이로 천이하고 에지마다 토글링하는 신호로 생성될 수 있다. 도 5에 도시된 제1 예(CASE 1)와 같이, 제1 클럭 신호(CLK_E)는 클럭 신호(CLK)의 이븐 에지들(0, 2, 4, … )에 맞추어 클럭 신호(CLK)에 따라 생성되는 신호이고, 제2 클럭 신호(CLK_O)는 클럭 신호(CLK)의 오드 에지들(1, 3, 5, … )에 맞추어 클럭 신호(CLK)에 따라 발생되는 신호일 수 있다.
실시예에 따라, 도 5에 도시된 제2 예(CASE 2)와 같이, 제1 클럭 신호(CLK_E)는 클럭 신호(CLK)의 오드 에지들(1, 3, 5, … )에 맞추어 클럭 신호(CLK)에 따라 생성되는 신호이고, 제2 클럭 신호(CLK_O)는 클럭 신호(CLK)의 이븐 에지들(0, 2, 4, … )에 맞추어 클럭 신호(CLK)에 따라 발생되는 신호일 수 있다.
커맨드/어드레스 샘플러(320)는 시계열적으로 수신되는 커맨드/어드레스(CA)에서 커맨드(CMD)와 어드레스를 분리할 수 있다. 커맨드(CMD)는 커맨드 디코더(330)로 제공되고, 어드레스는 어드레스 레지스터를 통해 어드레스 디코더로 제공될 수 있다. 어드레스 디코더는 어드레스에 상응하는 메모리 셀 어레이(122, 도 1)의 워드라인과 비트라인들을 활성화시킬 수 있다. 활성화된 워드라인과 비트라인들에 연결되는 메모리 셀들로 데이터 정렬부(350)의 출력들(BL_A[2n-1:0], BL_B[2n-1:0], BL_C[2n-1:0])이 기입될 수 있다.
커맨드 디코더(330)는 커맨드(CMD)를 디코딩하고 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드 디코더(330)는, 도 5에 도시된 바와 같이, 기입 커맨드(WR)에 응답하여 기입 인에이블 신호(WR_EN)를 로직 하이로 생성할 수 있다. 기입 인에이블 신호(WR_EN)는 샘플러 및 기입 FIFO(340)로 제공될 수 있다.
샘플러 및 기입 FIFO(340)는 제1 및 제2 클럭 신호들(CLK_E, CLK_O)과 기입 인에이블 신호(WR_EN)에 제어되는 제1 내지 제3 레인 샘플러 및 기입 FIFO들(341, 342, 343)을 포함할 수 있다.
제1 레인 샘플러 및 기입 FIFO(341)는 DQ0 데이터가 전달되는 제1 레인(LANE_A)에 연결되고, 기입 인에이블 신호(WR_EN)와 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 응답하고 DQ0 데이터에 기초하여 제1 기입 FIFO 출력(A_E[n-1:0])과 제2 기입 FIFO 출력(A_O[n:0])을 출력할 수 있다.
제2 레인 샘플러 및 기입 FIFO(342)는 DQ1 데이터가 전달되는 제2 레인(LANE_B)에 연결되고, 기입 인에이블 신호(WR_EN)와 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 응답하고 DQ1 데이터에 기초하여 제1 기입 FIFO 출력(B_E[n-1:0])과 제2 기입 FIFO 출력(B_O[n:0])을 출력할 수 있다.
제3 레인 샘플러 및 기입 FIFO(343)는 DQ2 데이터가 전달되는 제3 레인(LANE_C)에 연결되고, 기입 인에이블 신호(WR_EN)와 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 응답하고 DQ2 데이터에 기초하여 제1 기입 FIFO 출력(C_E[n-1:0])과 제2 기입 FIFO 출력(C_O[n:0])을 출력할 수 있다.
심볼 락 패턴 검출부(124)는 다수개의 심볼 락 패턴들을 저장할 수 있다. 심볼 락 패턴 검출부(124)는 제1 내지 제3 레인 샘플러 및 기입 FIFO(341-343)에서 출력되는 제2 기입 FIFO 출력들(A_E[k], B_E[k], C_E[k])과 저장된 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(124)는 검출된 심볼 락 패턴에 따라 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)를 생성할 수 있다.
데이터 정렬부(350)는 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)에 응답하여 제1 샘플러 및 기입 FIFO(341)의 출력들(A_E[n-1:0], A_O[n:0])을 정렬하여 패러럴하게 출력할 수 있다. 데이터 정렬부(350)는 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)에 응답하여 제2 샘플러 및 기입 FIFO(342)의 출력들(B_E[n-1:0], B_O[n:0])을 정렬하여 패러럴하게 출력하고, 제3 샘플러 및 기입 FIFO(343)의 출력들(C_E[n-1:0], C_O[n:0])을 정렬하여 패러럴하게 출력할 수 있다.
도 4 및 도 5는 도 3의 제1 레인 샘플러 및 기입 FIFO를 설명하는 도면들이다. 도 4는 제1 레인 샘플러 및 기입 FIFO를 설명하는 회로 다이어그램이고, 도 5는 도 4의 샘플러(410)의 동작을 설명하는 타이밍 다이어그램이다.
도 4의 제1 레인 샘플러 및 기입 FIFO (341)의 구성은 도 3의 제2 및 제3 레인 샘플러 및 기입 FIFO (342, 343) 각각의 구성과 동일할 수 있다. 제1 레인 샘플러 및 기입 FIFO (341)의 동작 설명은 제2 및 제3 레인 샘플러 및 기입 FIFO들 (342, 343)에 동일하게 적용될 수 있다.
도 4를 참조하면, 제1 레인 샘플러 및 기입 FIFO(341)는 샘플러(410), 로직 회로(420) 그리고 기입 FIFO(430)를 포함할 수 있다. 샘플러(410)는 제1 클럭 신호(CLK_E)와 제2 클럭 신호(CLK_O)에 응답하여 제1 레인(LANE_A)의 DQ0 데이터를 수신하는 제1 및 제2 샘플러들(411, 412)을 포함할 수 있다.
제1 샘플러(411)는 제1 클럭 신호(CLK_E)의 상승 에지에 응답하여 DQ0 데이터를 래치하고 제1 샘플러 출력(SA_E)으로 출력할 수 있다. 제2 샘플러(412)는 제2 클럭 신호(CLK_O)의 상승 에지에 응답하여 DQ0 데이터를 래치하고 제2 샘플러 출력(SA_O)으로 출력할 수 있다.
샘플러(410)는, 도 5에 도시된 제1 예(CASE 1)와 같이, 제1 클럭 신호(CLK_E)의 상승 에지에 응답하여 x-B-D-F-BL1-BL3-…-BL9-BL11-BL13으로 제1 샘플러 출력(SA_E)을 출력하고, 제2 클럭 신호(CLK_O)의 상승 에지에 응답하여 A-C-E-BL0-BL2-BL4-…-BL10-BL12으로 제2 샘플러 출력(SA_O)을 출력할 수 있다. x는 불확정 데이터(unknown data)를 의미한다. 제1 및 제2 샘플러 출력들(SA_E, SA_O)은 제1 클럭 신호(CLK_E) 또는 제2 클럭 신호(CLK_O) 에지에 따라 x 무효 데이터, A유효 데이터가 쌍으로 출력됨을 볼 수 있다. x 무효 데이터는 데이터 정렬부(350, 도 3) 에서 시리얼 데이터를 패러럴 데이터로 정렬함에 있어서 불리할 수 있다.
샘플러(410)는, 도 5에 도시된 제2 예(CASE 2)와 같이, 제1 클럭 신호(CLK_E)의 상승 에지에 응답하여 x-A-C-E-BL0-BL2-…-BL8-BL10-BL12로 제1 샘플러 출력(SA_E)을 출력하고, 제2 클럭 신호(CLK_O)의 상승 에지에 응답하여 x-B-D-F-BL1-BL3-…-BL9-BL11-BL13으로 제1 샘플러 출력(SA_O)을 출력할 수 있다. 제1 및 제2 샘플러 출력들(SA_E, SA_O)은 제1 클럭 신호(CLK_E) 또는 제2 클럭 신호(CLK_O) 에지에 따라 A, B 유효 데이터가 쌍으로 출력됨을 볼 수 있다. 유효 데이터A, B가 제1 클럭 신호(CLK_E) 또는 제2 클럭 신호(CLK_O) 에지에 대응하여 쌍으로 출력된다는 것은 데이터 정렬부(350, 도 3) 에서 시리얼 데이터를 패러럴 데이터로 정렬함에 있어서 유리할 수 있다.
로직 회로(420)는 기입 인에이블 신호(WR_EN)와 제1 클럭 신호(CLK_E)를 논리곱하여 기입 인에이블 클럭 신호(WR_EN_CLK)를 생성할 수 있다. 기입 인에이블 클럭 신호(WR_EN_CLK)는 기입 FIFO(430)로 제공되고, 제1 및 제2 샘플러 출력들(SA_E, SA_O)를 래치하도록 동작될 수 있다.
기입 FIFO(430)는 제1 클럭 신호(CLK_E)와 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 샘플러 출력(SA_E)과 제2 샘플러 출력(SA_O)을 순차적으로 래치하여 시리얼하게 출력할 수 있다. 기입 FIFO(430)는 제1 샘플러 출력(SA_E)을 래치하는 제1 기입 FIFO(440)와 제2 샘플러 출력(SA_O)을 래치하는 제2 기입 FIFO(450)를 포함할 수 있다.
제1 기입 FIFO(440)는 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 샘플러 출력(SA_E)을 순차적으로 래치하여 제1 기입 FIFO 출력(A_E[n-1:0], n=BL/2, BL=14)을 출력할 수 있다. 제2 기입 FIFO(450)는 기입 FIFO(430)는 제1 클럭 신호(CLK_E)와 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제2 샘플러 출력(SA_O)을 순차적으로 래치하여 제2 기입 FIFO 출력(A_O[n:0])을 출력할 수 있다.
제1 기입 FIFO(440)는 제1 샘플러 출력(SA_E)을 순차적으로 래치하는 직렬 연결된 다수개의 플립플롭들(441, 442, 443)을 포함할 수 있다. 제1 플립플롭(441)은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 샘플러 출력(SA_E)을 래치하여 출력할 수 있다.
제1 플립플롭(441)의 출력(A_E[n-1])은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 직렬 연결된 플립플롭들로 순차적으로 제공되고, 제3 플립플롭(443)은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제2 플립플롭(442)의 출력(A_E[1])을 래치하여 제3 플립플롭(443)의 출력(A_E[0])으로 출력할 수 있다.
제1 기입 FIFO(440)는 제1 샘플러 출력(SA_E)을 순차적으로 래치하는 플립플롭들(441, 442, 443)을 통하여 제1 기입 FIFO 출력(A_E[n-1:0])으로 시리얼하게 출력할 수 있다. 제1 기입 FIFO(440)의 출력들 중 심볼 락 구간(TSYMBOL _ LOCK)에서 출력되는 출력(A_E[k])은 심볼 락 패턴 검출부(124, 도 3)으로 제공될 수 있다.
제2 기입 FIFO(450)는 제2 샘플러 출력(SA_O)을 순차적으로 래치하는 직렬 연결된 다수개의 플립플롭들(451, 452, 453, 454)을 포함할 수 있다. 제1 플립플롭(451)은 제1 클럭 신호(CLK_E)에 응답하여 제2 샘플러 출력(SA_O)을 래치하여 출력할 수 있다.
제2 기입 FIFO(450)의 제2 플립플롭(452)은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 플립플롭(451)의 출력(A_O[n])을 래치하여 출력할 수 있다. 제2 플립플롭(452)의 출력(A_O[n-1])은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 직렬 연결된 플립플롭들로 순차적으로 제공되고, 제4 플립플롭(454)은 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제3 플립플롭(453)의 출력(A_O[1])을 래치하여 제4 플립플롭(454)의 출력(A_O[0])으로 출력할 수 있다.
제2 기입 FIFO(450)는 제2 샘플러 출력(SA_O)을 순차적으로 래치하는 플립플롭들(451, 452, 453, 454)을 통하여 제2 기입 FIFO 출력(A_O[n:0])으로 시리얼하게 출력할 수 있다.
도 4 및 도 5에서 설명된 제1 레인 샘플러 및 기입 FIFO(341)는 DQ0 데이터를 입력하고, 제1 및 제2 클럭 신호(CLK_E, CLK_O)와 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 기입 FIFO 출력(A_E[n-1:0])과 제2 기입 FIFO 출력(A_O[n:0])을 시리얼하게 출력할 수 있다. 이와 마찬가지로, 제2 레인 샘플러 및 기입 FIFO(342, 도 3)는 DQ1 데이터를 입력하고, 제1 및 제2 클럭 신호(CLK_E, CLK_O)와 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 기입 FIFO 출력(B_E[n-1:0])과 제2 기입 FIFO 출력(B_O[n:0])을 시리얼하게 출력할 수 있다. 제3 레인 샘플러 및 기입 FIFO(343, 도 3)는 DQ2 데이터를 입력하고, 제1 및 제2 클럭 신호(CLK_E, CLK_O)와 기입 인에이블 클럭 신호(WR_EN_CLK)에 응답하여 제1 기입 FIFO 출력(C_E[n-1:0])과 제2 기입 FIFO 출력(C_O[n:0])을 시리얼하게 출력할 수 있다.
제2 레인 샘플러 및 기입 FIFO(342)의 제1 기입 FIFO 출력들 중 심볼 락 구간(TSYMBOL _ LOCK)에서 출력되는 출력(B_E[k])은 심볼 락 패턴 검출부(124, 도 3)으로 제공될 수 있다. 제3 레인 샘플러 및 기입 FIFO(343)의 제1 기입 FIFO 출력들 중 심볼 락 구간(TSYMBOL _ LOCK)에서 출력되는 출력(C_E[k])은 심볼 락 패턴 검출부(124)으로 제공될 수 있다. 심볼 락 패턴 검출부(124)는 제1 레인 샘플러 및 기입 FIFO(341)의 출력(A_E[k]), 제2 레인 샘플러 및 기입 FIFO(342)의 출력(B_E[k]) 및 제3 레인 샘플러 및 기입 FIFO(343)의 출력(C_E[k])을 입력하여 저장된 심볼 락 패턴들과 일치하는지 여부를 판단할 수 있다.
도 6 내지 도 8은 도 3의 심볼 락 패턴 검출부(124)를 설명하는 도면들이다. 도 6은 심볼 락 패턴 검출부(124)의 블락 다이어그램을 나타내고, 도 7및 도 8은 심볼 락 패턴 검출부(124)의 동작을 설명하는 타이밍 다이어그램들이다.
도6을 참조하면, 심볼 락 패턴 검출부(124)는 심볼 락 패턴 저장부(610)와 비교부(620)를 포함할 수 있다. 심볼 락 패턴 저장부(610)는 다수개의 심볼 락 패턴들을 저장할 수 있다. 심볼 락 패턴 저장부(610)는 도 2에서 설명된 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들로 설정된 A-F 심볼 락 패턴들을 저장할 수 있다.
비교부(620)는 제1 클럭 신호(CLK_E)에 응답하여 제1 내지 제3 레인 샘플러 및 기입 FIFO(341-343, 도 3)에서 출력되는 제2 기입 FIFO 출력들(A_E[k], B_E[k], C_E[k])과 심볼 락 패턴 저장부(610)에 저장된 심볼 락 패턴들을 비교할 수 있다. 비교부(620)는 비교 결과, 일치하는 심볼 락 패턴을 검출할 수 있다.
실시예에 따라, 비교부(620)는 제2 클럭 신호(CLK_O)에 응답하여 제1 내지 제3 레인 샘플러 및 기입 FIFO(341-343, 도 3)에서 출력되는 제2 기입 FIFO 출력들(A_O[k], B_O[k], C_O[k])과 심볼 락 패턴 저장부(610)에 저장된 심볼 락 패턴을 비교하고, 심볼 락 패턴을 검출할 수 있다.
비교부(620)는 비교 결과, 검출된 심볼 락 패턴에 기초하여 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)를 생성할 수 있다. 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)는 데이터 정렬부(350, 도 3)로 제공될 수 있다. 데이터 정렬부(350)는 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)에 응답하여 제1 샘플러 및 기입 FIFO(341, 도 3)의 출력들(A_E[n-1:0], A_O[n:0])을 정렬하여 패러럴하게 출력할 수 있다. 데이터 정렬부(350)는 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)에 응답하여 제2 샘플러 및 기입 FIFO(342, 도 3)의 출력들(B_E[n-1:0], B_O[n:0])을 정렬하여 패러럴하게 출력하고, 제3 샘플러 및 기입 FIFO(343, 도 3)의 출력들(C_E[n-1:0], C_O[n:0])을 정렬하여 패러럴하게 출력할 수 있다.
데이터 교환 신호(DATA_SWAP)는, 도 5에서 설명된 제1 예(CASE 1)처럼 제1 샘플러 출력(SA_E)와 제2 샘플러 출력(SA_O)이 불확정 데이터(x)에 의해 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 유효 데이터 쌍으로 동작되지 않는 경우, 도 5의 제2 예(CASE 2)처럼 제1 샘플러 출력(SA_E)와 제2 샘플러 출력(SA_O)이 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 유효 데이터 쌍으로 동작되도록 제공될 수 있다. 왜냐하면, 도 5의 제1 예(CASE 1)에서 불확정 데이터(x)를 포함하는 제1 샘플러 출력(SA_E)와 제2 샘플러 출력(SA_O)은 패러럴하게 유효 데이터를 출력해야하는 데이터 정렬부(350, 도 3)의 동작에 불리하기 때문이다.
데이터 래치 신호(PDSD)는 비교부(620)의 심볼 락 패턴 검출 결과에 따라 생성될 수 있다. 데이터 래치 신호(PDSD)는, 도 7 에 도시된 바와 같이, 심볼 락 패턴이 F-D-B로 검출되면 제1 클럭 신호(CLK_E)의 1 주기씩 늦게 생성될 수 있다. 데이터 래치 신호(PDSD)는, 도 8 에 도시된 바와 같이, 심볼 락 패턴이 E-C-A로 검출되면 제1 클럭 신호(CLK_E)의 1 주기씩 늦게 생성될 수 있다. 이는 도 2에서 설명된 심볼 락 패턴 검출부(124)에 의해, A-F 심볼 락 패턴들에 따른 기입 버스터 데이터(WR_DATA)의 첫번째 UI를 판단하는 동작과 부합한다.
도 7은 도 5에서 설명된 제1 예(CASE 1)에 상응하는 동작으로 설명된다. 도 7을 참조하면, 제1 샘플러 출력(SA_E)와 제2 샘플러 출력(SA_O)이 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 무효 데이터 x, 유효 데이터a 쌍으로 출력됨을 볼 수 있다. 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 유효 데이터 a-b쌍으로 출력되도록 하는 데이터 교환 신호(DATA_SWAP)가 생성될 수 있다. 데이터 교환 신호(DATA_SWAP)는 비교부(620)의 심볼 락 패턴 검출 결과에 따라 기입 데이터 버스트(WR_DATA)의 첫번째 UI (BL0)로 판단되는 제2 클럭 신호(CLK_E)의 상승 에지에서 로직 하이로 활성화될 수 있다. 검출된 심볼 락 패턴 F-D-B에 따라 데이터 래치 신호(PDSD)가 제1 클럭 신호(CLK_E)의 1 주기씩 늦게 생성될 수 있다.
도 8은 도 5에서 설명된 제2 예(CASE 2)에 상응하는 동작으로 설명된다. 도 8을 참조하면, 제1 샘플러 출력(SA_E)와 제2 샘플러 출력(SA_O)이 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 유효 데이터 a-b쌍으로 출력되므로, 데이터 교환 신호(DATA_SWAP)가 로직 로우로 비활성됨을 보여준다. 검출된 심볼 락 패턴 E-C-A에 따라 데이터 래치 신호(PDSD)가 제1 클럭 신호(CLK_E)의 1 주기씩 늦게 생성될 수 있다.
도 9 및 도 10은 도 3의 데이터 정렬부를 설명하는 도면들이다. 도 9는 데이터 정렬부의 회로 다이어그램이고, 도 10은 데이터 정렬부의 동작 타이밍 다이어그램이다.
도 9의 데이터 정렬부(350a)는 제1 레인 샘플러 및 기입 FIFO(341)에서 DQ0 데이터에 기초하여 출력되는 제1 기입 FIFO 출력들(A_E[n-1:0])과 제2 기입 FIFO 출력들(A_O[n:0])을 정렬하고 래치하는 동작에 대하여 설명된다. 데이터 정렬부(350a)의 동작은 제2 레인 샘플러 및 기입 FIFO(342)에서 DQ1 데이터를 기초로하여 출력되는 제1 기입 FIFO 출력들(B_E[n-1:0])과 제2 기입 FIFO 출력들(B_O[n:0])과 제3 레인 샘플러 및 기입 FIFO(343)에서 DQ2 데이터를 기초로하여 출력되는 제1 기입 FIFO 출력들(C_E[n-1:0])과 제2 기입 FIFO 출력들(C_O[n:0])에 대해서도 동일하게 적용될 수 있다.
도 9를 참조하면, 데이터 정렬부(350a)는 데이터 교환 신호(DATA_SWAP)와 데이터 래치 신호(PDSD)에 응답하여 제1 기입 FIFO 출력들(A_E[n-1:0])과 제2 기입 FIFO 출력들(A_O[n:0])을 정렬하고 래치하여 제1 레인(LANE_A)의 DQ0기입 데이터(BL_A[2n-1:0])로서 출력할 수 있다. 데이터 정렬부(350a)는 제1 정렬부(910)와 제2 정렬부(920)를 포함할 수 있다.
제1 정렬부(910)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력(A_E[n-1:0])과 제2 기입 FIFO 출력(A_O[n:0])을 선택적으로 출력하는 다수개의 선택부들(911-914)을 포함할 수 있다.
제1 선택부(911)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력(A_E[0])과 제2 기입 FIFO 출력(A_O[0]) 중 하나를 선택하여 출력할 수 있다. 제2 선택부(912)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력(A_E[1])과 제2 기입 FIFO 출력(A_O[1]) 중 하나를 선택하여 출력할 수 있다. 제3 선택부(913)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력(A_E[n-1])과 제2 기입 FIFO 출력(A_O[n-1]) 중 하나를 선택하여 출력할 수 있다. 제4 선택부(914)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력(A_E[n-1])과 제2 기입 FIFO 출력(A_O[n]) 중 하나를 선택하여 출력할 수 있다.
제1 정렬부(910)는 데이터 교환 신호(DATA_SWAP)에 응답하여 제1 기입 FIFO 출력들(A_E[n-1:0])과 제2 기입 FIFO 출력들(A_O[n:0])이 불확정 데이터(x) 없이 제1 및 제2 클럭 신호들(CLK_E, CLK_O)에 대응하여 쌍으로 출력될 수 있다. 제1 정렬부(910)는, 도 10에 도시된 바와 같이, BL1, BL3, … , BL9, BL11, BL13 데이터가 출력되는 제1 기입 FIFO 출력(A_E[n-1:0])을 출력하고, BL0, BL2, … , BL8, BL10, BL12 데이터가 출력되는 제2 기입 FIFO 출력(A_O[n-1:0])을 출력할 수 있다.
제2 정렬부(920)는 데이터 래치 신호(PDSD)에 응답하여 제1 정렬부(910)의 선택부들(911-914)의 출력을 DQ0기입 데이터(BL_A[n-1:0])로서 출력하는 다수개의 플립플롭들(921-924)을 포함할 수 있다.
제1 플립플롭(921)은 데이터 래치 신호(PDSD)에 응답하여 제1 선택부(921)에서 출력되는 제1 기입 FIFO 출력(A_E[0]) 또는 제2 기입 FIFO 출력(A_O[0])을 BL_A[0] 기입 데이터로서 출력할 수 있다. 제2 플립플롭(922)은 데이터 래치 신호(PDSD)에 응답하여 제2 선택부(922)에서 출력되는 제1 기입 FIFO 출력(A_E[1]) 또는 제2 기입 FIFO 출력(A_O[1])을 BL_A[1] 기입 데이터로서 출력할 수 있다. 제3 플립플롭(923)은 데이터 래치 신호(PDSD)에 응답하여 제3 선택부(923)에서 출력되는 제1 기입 FIFO 출력(A_E[n-1]) 또는 제2 기입 FIFO 출력(A_O[n-1])을 BL_A[n-1] 기입 데이터로서 출력하고, 제4 플립플롭(924)은 데이터 래치 신호(PDSD)에 응답하여 제4 선택부(924)에서 출력되는 제1 기입 FIFO 출력(A_E[n-1]) 또는 제2 기입 FIFO 출력(A_O[n])을 BL_A[n-1] 기입 데이터로서 출력할 수 있다.
제2 정렬부(920)는 데이터 래치 신호(PDSD)에 응답하여 제1 정렬부(910)에서 선택되는 제1 기입 FIFO 출력들(A_E[n-1])을 DQ0기입 데이터(BL_A[n-1:0])로서 패러럴하게 출력하고, 제1 정렬부(910)에서 선택되는 제2 기입 FIFO 출력들(A_O[n-1])을 DQ0기입 데이터(BL_A[n-1:0])로서 패러럴하게 출력할 수 있다. 이에 따라, 데이터 정렬부(350a)는 기입 데이터 버스트(WR_DATA, BL0-BL13)에 상응하는 DQ0기입 데이터(BL_A[2n-1:0])를 패러럴하게 출력할 수 있다. DQ0 기입 데이터(BL_A[2n-1:0])는 메모리 셀 어레이(122, 도 1)에 기입될 수 있다.
도 10을 참조하면, 제1 기입 FIFO 출력들(A_E[n-1])과 제2 기입 FIFO 출력들(A_O[n:0])이 데이터 래치 신호(PDSD)에 응답하여 BL1, BL3, … , BL9, BL11, BL13 데이터와 BL0, BL2, … , BL8, BL10, BL12 데이터로서 패러럴하게 출력되는 DQ0 기입 데이터(BL_A[2n-1:0])를 보여준다.
도 9의 데이터 정렬부(350a)에 의해, DQ0 데이터에 기초하여 출력되는 제1 기입 FIFO 출력들(A_E[n-1:0])과 제2 기입 FIFO 출력들(A_O[n:0])이 DQ0 기입 데이터(BL_A[2n-1:0])로 패러럴하게 출력될 수 있다. 이와 마찬가지로, DQ1 데이터에 기초하여 출력되는 제1 기입 FIFO 출력들(B_E[n-1:0])과 제2 기입 FIFO 출력들(B_O[n:0])이 DQ1 기입 데이터(BL_B[2n-1:0])로 패러럴하게 출력되고, DQ2 데이터에 기초하여 출력되는 제1 기입 FIFO 출력들(C_E[n-1:0])과 제2 기입 FIFO 출력들(C_O[n:0])이 DQ2 기입 데이터(BL_C[2n-1:0])로 패러럴하게 출력될 수 있다.
도 11은 도 1의 심볼 락 패턴 검출부를 포함하는 메모리 장치의 블락 다이어그램을 설명하는 제2 예의 도면이다. 도 11의 메모리 장치(120a)는 도 3의 메모리 장치(120)와 비교하여, 프리앰블 구간(TPREAMBLE) 구간에서 다수개의 심볼 락 패턴들을 검출하고, 검출된 심볼 락 패턴들에 상응하는 기입 인에이블 신호(WR_EN)를 생성한다는 점에서 차이가 있다. 또한, 메모리 장치(120a)는 기입 인에이블 신호(WR_EN)에 기초하여 데이터 래치 신호(PDSD)를 생성한다는 점에서 차이가 있다. 도 3의 메모리 장치(120)는 기입 커맨드(WR)로부터 기입 인에이블 신호(WR_EN)가 생성되고, 심볼 락 구간(TSYMBOL _ LOCK)에서 심볼 락 패턴을 검출하고, 검출된 심볼 락 패턴에 기초하여 데이터 래치 신호(PDSD)를 생성한다.
도 11을 참조하면, 메모리 장치(120a)는 클럭 발생부(310a), 제1 클럭 동작부(1100) 그리고 제2 클럭 동작부(1200)를 포함할 수 있다. 클럭 발생부(310a)는, 도 3의 클럭 발생부(310)와 동일하게, 클럭 신호(CLK) 또는 데이터 스트로브 신호(DQS)에 기초하여 이븐 클럭 에지에 따라 발생되는 제1 클럭 신호(CLK_E)와 오드 클럭 에지에 따라 발생되는 제2 클럭 신호(CLK_O)를 생성할 수 있다.
제1 클럭 동작부(1100)는 제1 클럭 신호(CLK_E)에 따라 동작되는 기입 데이터 경로를 의미하고, 제2 클럭 동작부(1200)는 제2 클럭 신호(CLK_O)에 따라 동작되는 기입 데이터 경로를 의미한다. 제1 클럭 동작부(1100)와 제2 클럭 동작부(1200)는 거의 동일하게 구성될 수 있다. 설명의 중복을 피하기 위하여, 제1 클럭 동작부(1100)에 대하여 설명되고, 제1 클럭 동작부(1100)의 동작 설명은 제2 클럭 동작부(1200)에 적용될 수 있다.
제1 클럭 동작부(1100)는 샘플러 및 기입 FIFO(340a), 데이터 정렬부(920a) 그리고 심볼 락 패턴 검출부(124a)를 포함할 수 있다. 샘플러 및 기입 FIFO(340a)는 샘플러(410a)와 기입 FIFO(430a)를 포함하고, 도 4에서 설명된 샘플러(410)와 기입 FIFO(430)와 유사하게 구성될 수 있다. 샘플러 및 기입 FIFO(340a)는 제1 클럭 신호(CLK_E)에 응답하여 DQ 데이터를 수신하여 샘플러 출력들(SA, SB)을 출력하고, 기입 인에이블 신호(WR_EN)에 기초하여 샘플러 출력들(SA, SB)를 순차적으로 래치하고 기입 FIFO 출력들(FC, FD)을 출력할 수 있다.
심볼 락 패턴 검출부(124a)는 기입 인에이블 신호 발생부(1120)와 데이터 래치 신호 발생부(1140)를 포함할 수 있다. 기입 인에이블 신호 발생부(1120)는 제1 내지 제3 패턴 검출부들(1122, 1124, 1126)을 포함하고, 제1 내지 제3 패턴 검출부들(1122, 1124, 1126)의 출력을 논리합하여 기입 인에이블 신호(WR_EN)를 생성할 수 있다.
제1 패턴 검출부(1122)는 A 또는 B 심볼 락 패턴을 검출하고, 제2 패턴 검출부(1124)는 C 또는 D 심볼 락 패턴을 검출하고, 제3 패턴 검출부(1126)는 E 또는 F 심볼 락 패턴을 검출하도록 설정될 수 있다. 데이터 래치 신호 발생부(1140)는 기입 인에이블 신호(WR_EN)에 기초하여 데이터 정렬부(920a)의 동작을 제어하는 데이터 래치 신호(PDSD)를 생성할 수 있다.
데이터 정렬부(920a)는 도 9에서 설명된 제2 정렬부(920)와 거의 유사하게 구성될 수 있다. 데이터 정렬부(920a)는 데이터 래치 신호(PDSD)에 응답하여 기입 FIFO 출력들(FC, FD)을 데이터 정렬부 출력들(AE, AF)로 패러럴하게 출력할 수 있다.
도 12는 도 11의 메모리 장치에서 수행되는 심볼 락 방법을 설명하는 타이밍 다이어그램이다.
도 12를 참조하면, 클럭 신호(CLK)의 이븐 클럭 에지에 따라 제1 클럭 신호(CLK_E)가 생성되고, 오드 클럭 에지에 따라 제2 클럭 신호(CLK_O)가 생성된다. 제1 클럭 신호(CLK_E)에 응답하여 샘플러(410a)의 출력(A)는 x-B-D-F-BL1-BL3-…-BL9-BL11-BL13으로 출력되고, 샘플러(410a)의 출력(B)이 x-A-C-E-BL0-BL2-…-BL8-BL10-BL12로 출력된다.
심볼 락 패턴 검출부(124a)는 클럭 신호(CLK)의 프리앰블 구간(TPREAMBLE)에서 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(124a)에서, 제1 패턴 검출부(1122)는 B 심볼 락 패턴을 검출하고, 제2 패턴 검출부(1124)는 D 심볼 락 패턴을 검출하고, 제3 패턴 검출부(1126)는 F 심볼 락 패턴을 검출한다. 심볼 락 패턴 검출부(124a)는 검출된 B, D, F 심볼 락 패턴 구간들에 상응하는 기입 인에이블 신호(WR_EN)를 생성한다. 심볼 락 패턴 검출부(124a)는 기입 인에이블 신호(WR_EN)에 기초하여 데이터 래치 신호(PDSD)를 생성하여 데이터 정렬부(920a)로 제공한다.
기입 FIFO(430a)는 기입 인에이블 신호(WR_EN)에 기초하여 샘플러(410a)의 출력들(SA, SB)를 순차적으로 래치하고 기입 FIFO 출력들(FC, FD)을 출력한다. 데이터 정렬부(920a)는 기입 FIFO 출력들(FC, FD)을 데이터 래치 신호(PDSD)에 응답하여 데이터 정렬부 출력들(AE, AF)로 패러럴하게 출력한다.
도 13은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제2 예의 도면이다.
도 13을 참조하면, 메모리 시스템(100a)는 메모리 콘트롤러(110)와 메모리 장치(1300) 사이에 멀티 시그널링 IO 인터페이스로 연결된다. 멀티 시그널링 IO 인터페이스는 DQ 버스(130)를 구성하는 다수개의 DQ 데이터 라인들 중 하나의 라인에 인가되는 전압 레벨을 이용하여 심볼 락 패턴을 전송하는 인터페이스이다. 메모리 장치(1300)는, 도 1의 메모리 장치(120)와 비교하여, 심볼 락 패턴 검출부(1310)에 아날로그-디지털 변환부(1312)를 포함한다는 점에서 차이가 있다.
도 14 및 도 15는 도 13의 메모리 장치를 설명하는 도면들이다. 도 14는 메모리 장치(1300)를 구성하는 블락 다이어그램이고, 도 15는 메모리 장치(1300) 내 심볼 락 패턴 검출부(1312)의 동작을 설명하는 도면이다.
도 14를 참조하면, 메모리 장치(1300)는, 도 3에서 설명된 메모리 장치의 구성과 유사하게, 클럭 발생부(310), 커맨드/어드레스 샘플러(320), 커맨드 디코더(330), 샘플러 및 기입 FIFO(340), 데이터 정렬부(350), 그리고 심볼 락 패턴 검출부(1300)를 포함할 수 있다. 심볼 락 패턴 검출부(1310)를 제외한 나머지 구성 요소들은 도 3에서 동일한 참조 부호를 갖는 구성 요소와 동일하게 동작될 수 있다.
심볼 락 패턴 검출부(1310)는 하나의 DQ 라인과 연결되는 아날로그-디지털 변환부(1312)를 포함할 수 있다. 아날로그-디지털 변환부(1312)는, 도 15에 도시된 바와 같이, DQ 라인의 전압 레벨 범위를 소정의 그룹들으로 분할하고, 분할된 전압 레벨 범위에 상응하는 디지털 출력으로 변환할 수 있다.
심볼 락 패턴 검출부(1310)는 아날로그-디지털 변환부(1312)의 디지털 출력이 0-0-1 인 경우 심볼 락 패턴 A라고 정할 수 있다. 심볼 락 패턴 검출부(1310)는 아날로그-디지털 변환부(1312)의 디지털 출력이 0-1-0인 경우 심볼 락 패턴 B 로 정하고, 0-1-1인 경우 심볼 락 패턴 C 로 정하고, 1-0-0인 경우 심볼 락 패턴 D 로 정하고, 1-0-1인 경우 심볼 락 패턴 E 로 정하고, 그리고 1-1-0인 경우 심볼 락 패턴 F 로 정할 수 있다.
심볼 락 패턴 검출부(1310)는 A-F 심볼 락 패턴들을 저장할 수 있다. 심볼 락 패턴 검출부(1310)는 아날로그-디지털 변환부(1312)의 디지털 출력과 저장된 A-F 심볼 락 패턴들을 비교하여 심볼 락 패턴을 검출할 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 콘트롤러를 포함하는 메모리 시스템을 설명하는 도면들이다. 도 16은 메모리 시스템(1600)의 블락 다이어그램이고, 도 17은 도 16의 메모리 콘트롤러에서 수행되는 심볼 락 동작을 설명하는 타이밍 도이다.
도 16을 참조하면, 메모리 시스템(1600)은 심볼 락 동작을 수행하는 메모리 콘트롤러(1610)와 메모리 장치(1620)를 포함하고, 메모리 콘트롤러(1610)와 메모리 장치(1620)는 버스(1630)를 통하여 연결된다. 메모리 콘트롤러(1610)는 독출 커맨드(RAED)를 발행하고 CA 라인(1630)을 통해 메모리 장치(1620)로 전송할 수 있다. 메모리 장치(1620)는 독출 커맨드(RAED)에 응답하여 요구된 독출 데이터를 DQ 버스(1630)를 통해 메모리 콘트롤러(1610)로 전송할 수 있다.
메모리 콘트롤러(1610)는 메모리 장치(1620)로부터 제공되는 독출 데이터 버스트(RD_DATA)의 시작 시점을 찾기 위하여 심볼 락 패턴 검출부(1612)를 포함할 수 있다. 심볼 락 패턴 검출부(1612)는 클럭 신호(CLK)의 프리앰블 구간(TPREAMBLE)에서 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(1612)는 검출된 심볼 락 패턴에 따라 독출 데이터 버스트(Rd-DATA)의 첫번째 UI를 찾을 수 있다.
도 17에서, 메모리 콘트롤러(1610)는 클럭 신호(CLK)에 동기되는 독출 커맨드(RD)를 발행하고, 독출 커맨드(RD)로부터 독출 레이턴시(RL) 후에 독출 데이터 버스트(RD_DATA)가 수신되는 것으로 설정될 수 있다. 독출 데이터 버스트(RD_DATA)는 DQ 버스(1630)를 통하여 다수개의 DQ 데이터로 수신될 수 있다. 예컨대, 버스트 길이 BL=14에 상응하는 DQ 데이터(BL0-BL13)가 독출 데이터 버스트(RD_DATA)로서 수신될 수 있다.
메모리 콘트롤러(1610)는 다수개의 DQ 데이터 중에서 일부(DQ0, DQ1, DQ2)를 하나의 그룹으로 설정하고, 그룹화된 DQ 데이터의 패턴들을 심볼 락 패턴들로 이용할 수 있다. DQ0, DQ1, DQ2 데이터 각각이 전달되는 LANE_A, LANE_B, LANE_C 레인으로 독출 데이터 버스트(RD_DATA)에 해당하는 데이터(BL0-BL13)가 수신될 수 있다.
메모리 콘트롤러(1610)의 심볼 락 패턴 검출부(1612)는 독출 레이턴시(RL) 동안 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴은 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들의 다양한 조합으로 구성될 수 있다.
예를 들어, 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들이 0-0-1 인 경우 심볼 락 패턴 A라고 정할 수 있다. 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 데이터 비트들이 0-1-0인 경우 B 패턴으로 정하고, 0-1-1인 경우 C 패턴으로 정하고, 1-0-0인 경우 D 패턴으로 정하고, 1-0-1인 경우 E 패턴으로 정하고, 그리고 1-1-0인 경우 F 패턴으로 정할 수 있다.
심볼 락 패턴 검출부(1612)에 의해, 멀티 레인(LANE_A, LANE_B, LANE_C)으로 전송되는 심볼 락 패턴이 A 패턴으로 검출되면, 검출 시점으로부터 6 번째 클럭 신호(CLK) 에지에 동기되는 멀티 레인(LANE_A, LANE_B, LANE_C)의 데이터가 독출 데이터 버스트(RD_DATA)의 시작인 첫번째 UI (BL0)로 판단될 수 있다. 심볼 락 패턴 검출부(1612)에 의해, B 심볼 락 패턴이 검출되면 검출 시점으로부터 5 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 독출 데이터 버스트(RD_DATA)의 첫번째 UI (BL0)로 판단되고, C 심볼 락 패턴이 검출되면 검출 시점으로부터 4 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 독출 데이터 버스트(RD_DATA)의 첫번째 UI (BL0)로 판단될 수 있다.
심볼 락 패턴 검출부(1612)에 의해, D 심볼 락 패턴이 검출되면 검출 시점으로부터 3 번째 클럭 신호(CLK) 에지에 동기되는 데이터가, E 심볼 락 패턴이 검출되면 검출 시점으로부터 2 번째 클럭 신호(CLK) 에지에 동기되는 데이터가, 그리고 F 심볼 락 패턴이 검출되면 검출 시점으로부터 1 번째 클럭 신호(CLK) 에지에 동기되는 데이터가 독출 데이터 버스트(RD_DATA)의 첫번째 UI (BL0)로 판단될 수 있다.
본 실시예에서는 메모리 콘트롤러(1610)의 심볼 락 패턴 검출부(1612)가 A-F 심볼 락 패턴들에 따른 독출 데이터 버스트(RD_DATA)의 첫번째 UI (BL0)를 판단하는 방법을 도시하고 있다. 실시예에 따라, A-F 심볼 락 패턴들 이외에 다른 심볼 락 패턴들을 이용하여 독출 데이터 버스트(RD_DATA)의 첫번째 UI (BL0)를 판단할 수 있다.
도 18은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 설명하는 도면이다.
도 18을 참조하면, 메모리 장치(1800)는 제어 로직(1810), 리프레쉬 어드레스 발생부(1815), 어드레스 버퍼(1820), 뱅크 제어 로직(1830), 로우 어드레스 멀티플렉서(1840), 칼럼 어드레스 래치(1850), 로우 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(1890), 그리고 데이터 입출력 버퍼(1895)를 포함할 수 있다.
메모리 셀 영역은 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이(1880a, 1880b, 1880c, 1880d) 각각은 복수개의 메모리 셀 로우들 (또는 페이지들)을 포함하고, 메모리 셀 로우 각각에 연결되는 메모리 셀들을 감지 증폭하는 센스 앰프들(1885a, 1885b, 1885c, 1885d)을 포함할 수 있다.
로우 디코더는 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d)을 포함할 수 있다. 칼럼 디코더는 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 각각 연결된 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d), 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 및 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)은 제1 내지 제4 메모리 뱅크들을 각각 구성할 수 있다. 도 11에는 4개의 메모리 뱅크들을 포함하는 메모리 장치(1800)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(1800)는 임의의 수의 메모리 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(1800)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory: DRAM)와 같은 메모리 장치일 수 있다.
제어 로직(1810)은 메모리 장치(1800)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(1810)은 메모리 장치(1800)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(1810)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(1811)와 메모리 장치(1800)의 동작 모드를 설정하기 위한 모드 레지스터(1813)를 포함할 수 있다.
커맨드 디코더(1811)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차아지 커맨드 등을 포함할 수 있다.
모드 레지스터(1813)는 메모리 장치(1800)의 복수개 동작 옵션들을 제공하고, 메모리 장치(1800)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다.
제어 로직(1810)은 동기 방식으로 메모리 장치(1800)을 구동하기 위한 차동 클럭들(CLK_t/CLK_c) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 메모리 장치(1800)의 데이터는 더블 데이터 레이트로 동작할 수 있다. 클럭 인에이블 신호(CKE)는 클럭(CLK_t)의 상승 에지에서 캡쳐될 수 있다.
제어 로직(1810)은 리프레쉬 커맨드에 응답하여 리프레쉬 어드레스 발생부(1815)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드에 응답하여 리프레쉬 어드레스 발생부(1815)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
리프레쉬 어드레스 발생부(1815)는 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(1815)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기로 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
어드레스 버퍼(1820)는 메모리 콘트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 버퍼(1820)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(1830)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(1840)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(1850)에 제공할 수 있다.
뱅크 제어 로직(1830)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
뱅크 제어 로직(1830)은 뱅크 그룹을 결정하는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 그룹 제어 신호들을 생성할 수 있다. 뱅크 그룹 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 로우 디코더들이 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 칼럼 디코더들이 활성화될 수 있다.
로우 어드레스 멀티플렉서(1840)는 어드레스 버퍼(1820)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(1815)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(1840)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(1840)에서 출력되는 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 제어 로직(1830)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(1840)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(1850)는 어드레스 버퍼(1820)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(1850)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(1850)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 제어 로직(1830)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(1890)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(1890)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d) 중 하나의 뱅크 어레이의 메모리 셀 어레이에 기입될 기입 데이터는 메모리 콘트롤러로부터 메모리 버퍼를 통해 데이터 입출력 버퍼(1895)로 제공될 수 있다. 데이터 입출력 버퍼(1895)에 제공된 데이터는 기입 드라이버를 통하여 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(1895)는 기입 데이터 버스트의 시작 시점을 찾기 위하여 심볼 락 패턴 검출부(1896)를 포함할 수 있다. 심볼 락 패턴 검출부(1896)는 다수개의 심볼 락 패턴들을 저장하고, 수신되는 DQ 데이터와 저장된 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(1896)는 검출된 심볼 락 패턴에 따라 기입 데이터 버스트의 첫번째 데이터를 찾을 수 있다.
도 19는 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1900)은 버스(1902)를 통하여 서로 연결되는 어플리케이션 프로세서(1910), 통신(Connectivity)부(1920), 제1 메모리 장치(1930), 제2 메모리 장치(1940), 사용자 인터페이스(1950) 및 파워 서플라이(1960)를 포함할 수 있다. 제1 메모리 장치(1930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1940)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(1900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1930)는 어플리케이션 프로세서(1910)에 의해 처리되는 데이터를 기입 데이터로서 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1930)는 제1 메모리 장치(1930)로 수신되는 기입 데이터 버스트의 시작 시점을 찾기 위하여 심볼 락 패턴 검출부(1931)를 포함할 수 있다. 심볼 락 패턴 검출부(1931)는 다수개의 심볼 락 패턴들을 저장하고, 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(1931)는 검출된 심볼 락 패턴에 따라 기입 데이터 버스트의 첫번째 데이터를 찾을 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1940)는 모바일 시스템(1900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 심볼 락 방법을 수행하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨터 시스템(2000)은 프로세서(2010), 입출력 허브(2020), 입출력 컨트롤러 허브(2030), 메모리 장치(2040) 및 그래픽 카드(2050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(2010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 13에는 하나의 프로세서(2010)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2010)는 메모리 장치(2040)의 동작을 제어하는 메모리 콘트롤러(2011)를 포함할 수 있다. 프로세서(2010)에 포함된 메모리 콘트롤러(2011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(2011)는 입출력 허브(2020) 내에 위치할 수 있다. 메모리 콘트롤러(2011)를 포함하는 입출력 허브(2020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 콘트롤러(2011)는 메모리 장치(2040)에서 독출되는 독출 데이터 버스트의 시작 시점을 찾기 위하여 심볼 락 패턴 검출부(2012)를 포함할 수 있다. 심볼 락 패턴 검출부(2012)는 다수개의 심볼 락 패턴들을 저장하고, 메모리 콘트롤러(2011)로 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(2012)는 검출된 심볼 락 패턴에 따라 독출 데이터 버스트의 첫번째 데이터를 찾을 수 있다.
메모리 장치(2040)는 메모리 콘트롤러(2012)에서 제공되는 기입 데이터 버스트의 시작 시점을 찾기 위하여 심볼 락 패턴 검출부(2041)를 포함할 수 있다. 심볼 락 패턴 검출부(2041)는 다수개의 심볼 락 패턴들을 저장하고, 메모리 장치(2040)로 수신되는 데이터와 저장된 심볼 락 패턴들을 비교하고, 비교 결과 일치하는 심볼 락 패턴을 검출할 수 있다. 심볼 락 패턴 검출부(2041)는 검출된 심볼 락 패턴에 따라 기입 데이터 버스트의 첫번째 데이터를 찾을 수 있다.
입출력 허브(2020)는 그래픽 카드(2050)와 같은 장치들과 프로세서(2010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2020)는 다양한 방식의 인터페이스를 통하여 프로세서(2010)에 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 프로세서(2010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 20에는 하나의 입출력 허브(2020)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2050)는 AGP 또는 PCIe를 통하여 입출력 허브(2020)와 연결될 수 있다. 그래픽 카드(2050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2020)는, 입출력 허브(2020)의 외부에 위치한 그래픽 카드(2050)와 함께, 또는 그래픽 카드(2050) 대신에 입출력 허브(2020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2030)는 내부 버스를 통하여 입출력 허브(2020)와 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 입출력 컨트롤러 허브(2030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2010), 입출력 허브(2020) 또는 입출력 컨트롤러 허브(2030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 시스템에 있어서,
    인터페이스를 통해 제1 심볼 락 패턴에 해당하는 데이터 신호 및 데이터 버스트를 전송하는 전송부, 상기 데이터 버스트는 첫번째 데이터와 후속 데이터를 포함하고; 및
    상기 데이터 신호를 수신하고, 상기 수신된 데이터 신호에 기초하여 상기 제1 심볼 락 신호를 검출하고, 상기 검출된 제1 심볼 락 패턴에 따라 상기 데이터 버스트의 상기 첫번째 데이터를 찾는 수신부를 포함하고,
    상기 수신부의 일부는 제1 및 제2 클럭 신호들 및 기입 인에이블 신호에 응답하여 상기 데이터 신호와 상기 데이터 버스트를 시리얼하게 출력하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 수신부는 다수개의 제2 심볼 락 패턴들을 저장하고, 상기 저장된 제2 심볼 락 패턴들 각각을 상기 수신된 데이터 신호와 비교하고, 상기 수신된 데이터 신호가 상기 저장된 제2 심볼 락 패턴들의 적어도 하나와 일치하는지 판단하고, 상기 제1 심볼 락 패턴을 검출하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 전송부는 기입 커맨드를 발행하는 메모리 콘트롤러이고,
    상기 수신부는 상기 기입 커맨드에 응답하여 상기 기입 인에이블 신호를 생성하고, 상기 기입 인에이블 신호에 기초하여 상기 데이터 버스트의 첫번째 데이터를 찾는 메모리 장치인 메모리 시스템.
  4. 제3항에 있어서, 상기 메모리 장치는
    클럭 신호를 수신하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 하나에 동기되는 제1 클럭 신호를 생성하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 다른 하나에 동기되는 제2 클럭 신호를 생성하는 클럭 발생부;
    상기 제1 및 제2 클럭 신호들과 상기 기입 인에이블 신호에 응답하여 다수개의 데이터 입출력(DQ) 신호 핀들을 통해 전달되는 상기 제1 심볼 락 패턴과 상기 데이터 버스트를 순차적으로 입력하고 시리얼하게 출력하는 샘플러 및 기입 FIFO;
    상기 기입 인에이블 신호에 응답하여 상기 샘플러 및 기입 FIFO의 출력에서 상기 제1 심볼 락 패턴을 검출하고, 상기 검출된 제1 심볼 락 패턴에 따라 데이터 래치 신호를 생성하는 심볼 락 패턴 검출부; 및
    상기 데이터 래치 신호에 응답하여 상기 샘플러 및 기입 FIFO의 출력에서 상기 데이터 버스트를 패러럴하게 출력하는 데이터 정렬부를 포함하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 수신부는 상기 다수개의 제2 심볼 락 패턴들을 저장하고, 상기 수신된 데이터 신호와 상기 저장된 제2 심볼 락 패턴들 각각을 비교하고, 상기 수신된 데이터 신호가 상기 저장된 제2 심볼 락 패턴들의 적어도 하나와 일치하는지 판단하여 상기 제1 심볼 락 패턴을 검출하고, 상기 검출된 제1 심볼 락 패턴에 따라 상기 기입 엔에이블 신호를 생성하고, 상기 기입 인에이블 신호에 기초하여 상기 데이터 버스트의 첫번째 데이터를 찾는 메모리 시스템.
  6. 삭제
  7. 제1항에 있어서,
    상기 전송부는 독출 커맨드에 응답하여 독출 데이터를 상기 데이터 버스트로 출력하는 메모리 장치이고,
    상기 수신부는 상기 독출 커맨드를 발행하고, 상기 독출 데이터의 첫번째 데이터를 찾는 메모리 콘트롤러인 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 콘트롤러는 다수개의 제2 심볼 락 패턴들을 저장하고,
    상기 수신부는 다수개의 제2 심볼 락 패턴들을 저장하고, 상기 저장된 제2 심볼 락 패턴들 각각을 상기 수신된 데이터 신호와 비교하는 것에 의해 상기 제1 심볼 락 패턴을 검출하는 메모리 시스템.
  9. 제1항에 있어서,
    상기 제1 심볼 락 패턴에 해당하는 상기 데이터 신호는 상기 전송부와 상기 수신부 사이에 배치되는 다수개의 데이터 라인들 중 일부를 통해 전송되는 비트 패턴들을 이용하여 생성되는 메모리 시스템.
  10. 제1항에 있어서,
    상기 제1 심볼 락 패턴에 해당하는 상기 데이터 신호는 상기 전송부와 상기 수신부 사이에 배치되는 다수개의 데이터 라인들의 제1 데이터 라인에 인가되는 전압 레벨을 이용하여 생성되는 메모리 시스템.
  11. 삭제
  12. 기입 커맨드에 응답하여 기입 인에이블 신호를 생성하는 커맨드 디코더;
    클럭 신호에 따라 제1 심볼 락 패턴에 해당하는 제1 데이터 신호와 기입 데이터 버스트를 순차적으로 입력하여 출력하는 샘플러 및 기입 FIFO, 상기 기입 데이터 버스트는 첫번째 데이터와 후속 데이터를 포함하고;
    상기 기입 인에이블 신호에 기초하여 상기 기입 데이터 버스트의 상기 첫번째 데이터를 찾는 심볼 락 패턴 검출부; 및
    상기 클럭 신호를 수신하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 하나에 동기되는 제1 클럭 신호를 생성하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 다른 하나에 동기되는 제2 클럭 신호를 생성하는 클럭 발생부를 포함하고,
    상기 샘플러 및 기입 FIFO는 상기 제1 및 제2 클럭 신호들에 따라서 상기 제1 데이터 신호 및 상기 기입 데이터 버스트를 시리얼하게 출력하는 메모리 장치.
  13. 삭제
  14. 제12항에 있어서,
    상기 심볼 락 패턴 검출부는 다수개의 제2 심볼 락 패턴들을 저장하고, 상기 기입 인에이블 신호에 응답하여 상기 샘플러 및 기입 FIFO의 출력과 상기 저장된 제2 심볼 락 패턴들 각각을 비교하여 상기 제1 심볼 락 패턴을 검출하고, 상기 검출된 제1 심볼 락 패턴에 따라 데이터 래치 신호를 생성하는 메모리 장치.
  15. 클럭 신호에 따라 제1 심볼 락 패턴에 해당하는 제1 데이터 신호와 기입 데이터 버스트를 입력하여 출력하는 샘플러 및 기입 FIFO, 상기 기입 데이터 버스트는 첫번째 데이터와 후속 데이터를 포함하고;
    다수개의 제2 심볼 락 패턴들을 저장하고, 상기 저장된 제2 심볼 락 패턴들 각각을 상기 샘플러 및 기입 FIFO의 출력과 비교하여 상기 제1 심볼 락 패턴을 검출하고, 상기 검출된 제1 심볼 락 패턴에 따라 기입 엔에이블 신호를 생성하고, 상기 기입 인에이블 신호에 기초하여 상기 데이터 버스트의 첫번째 데이터를 찾는 심볼 락 패턴 검출부; 및
    상기 클럭 신호를 수신하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 하나에 동기되는 제1 클럭 신호를 생성하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 다른 하나에 동기되는 제2 클럭 신호를 생성하는 클럭 발생부를 포함하고,
    상기 샘플러 및 기입 FIFO는 상기 제1 및 제2 클럭 신호들에 따라서 상기 제1 데이터 신호 및 상기 기입 데이터 버스트를 시리얼하게 출력하는 메모리 장치.
  16. 제15항에 있어서,
    상기 심볼 락 패턴 검출부는 상기 기입 인에이블 신호에 응답하여 데이터 래치 신호를 생성하는 메모리 장치.
  17. 제16항에 있어서,
    상기 메모리 장치는 상기 데이터 래치 신호에 응답하여 상기 기입 데이터 버스트를 패러렐하게 출력하는 메모리 장치.
  18. 메모리 시스템에 있어서,
    기입 커맨드를 전송하는 메모리 콘트롤러, 데이터 신호는 제1 심볼 락 패턴에 해당하고, 데이터 버스트는 첫번째 데이터와 후속 데이터를 포함하고;
    상기 기입 커맨드, 상기 데이터 신호 및 상기 데이터 버스트를 수신하고, 상기 기입 커맨드에 응답하여 기입 인에이블 신호를 생성하고, 상기 기입 인에이블 신호에 응답하여 상기 제1 심볼 락 신호를 검출하고, 상기 검출된 제1 심볼 락 패턴에 기초하여 상기 데이터 버스트의 첫번째 데이터를 찾고,
    상기 메모리 장치는 제1 및 제2 클럭 신호들 및 상기 기입 인에이블 신호에 응답하여 상기 데이터 신호와 상기 데이터 버스트를 시리얼하게 출력하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 메모리 장치는,
    클럭 신호를 수신하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 하나에 동기되는 상기 제1 클럭 신호를 생성하고, 상기 클럭 신호의 상승 에지 또는 하강 에지 중 다른 하나에 동기되는 상기 제2 클럭 신호를 생성하는 클럭 발생부
    상기 제1 및 제2 클럭 신호들 및 상기 기입 인에이블 신호에 응답하여 상기 데이터 신호 및 상기 데이터 버스트를 수신하여 출력하는 샘플러 및 기입 FIFO; 및
    상기 기입 인에이블 신호에 응답하여 상기 샘플러 및 기입 FIFO의 출력에 기초해서 상기 제1 심볼 락 패턴을 검출하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 메모리 장치는,
    다수개의 제2 심볼 락 패턴들을 저장하는 저장부; 및
    상기 수신된 데이터 신호와 상기 저장부에 저장된 상기 락 패턴들 각각을 비교하고, 상기 데이터 신호가 상기 제2 심볼 락 패턴들의 적어도 하나와 일치하는지 판단하고, 상기 제1 심볼 락 패턴을 검출하는 비교부를 포함하는 메모리 시스템.
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