KR102332051B1 - 광증배소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 관점에 따른 광증배소자는, 기판과, 상기 기판 상에 형성되고 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층과, 상기 제 1 웰층에 연결된 제 1 전극과, 상기 제 1 웰층 상에 형성되고 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층과, 상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 ??칭 저항과, 상기 ??칭 저항에 연결된 제 2 전극을 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로서, 더 상세하게는 광증배소자(photomultiplier, PM) 및 그 제조방법에 관한 것이다.
일반적으로 광증배소자(photomultiplier, PM)는 광자(photon)를 흡수하여 전류 펄스를 생성하는 광검출기(photodector)이다. 예를 들어, 광증배소자는 감마선 검출기에 사용되는 광센서로서, 섬광체로부터 입사되는 가시광선에 의해 생성된 전자가 이동하는 과정에서 주변 물질과의 반응을 통해 다수의 2차 전자를 발생시키는 효과를 이용하여 광전류를 증폭하는 소자로 사용될 수 있다.
실리콘 광증배소자(silicon photomultiplier, SiPM)는 저조도용 광 검출 센서의 하나로 기존 진공관 기반의 광증배관을 대체할 수 있는 소자이다. 실리콘 광증배소자는 기존 광증배관과 동일한 증폭률을 가지면서도 낮은 가격, 낮은 동작전압, 소형화 등의 장점을 가지고 있고, 자기장에 민감하지 않아 다양한 적용이 가능하다.
하지만, 실리콘 광증배소자는 입사되는 광 신호가 극히 미약하기 때문에 잡음에 의한 영향성은 매우 높은 편이다. 이에, 광자가 입사되지 않는 다크(dark) 상태에서 원치 않는 노이즈에 의한 이벤트 발생의 비율인 DCR(dark count rate)은 실리콘 광증배소자에서 중요한 성능 지표 중 하나이다.
DCR 발생의 중요한 원인 중의 하나는 공정 유발 결함(process induced defect, PID)에 의한 현상이다. 제조 공정 중 원하지 않는 PID 결함 준위에 잡혀 있던 전자가 열과 전기장에 의해서 가전자 대역에서 전도 대역으로 이동되면서 DCR이 발생할 수 있다. 이러한 이유로 PID 결함의 양은 소자 성능에 중요한 영향을 끼진다. 한번 만들어진 결함들은 추가적인 처리를 진행하더라도 제거가 용이하지 않기 때문에 사전에 PID 발생을 줄여 DCR을 줄이는 것이 가장 효과적인 방법이 된다.
본 발명은 전술한 문제점을 해결하기 위한 것으로서, PID 결함에 의한 DCR 발생을 억제할 수 있는 광증배소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따른 광증배소자는, 기판과, 상기 기판 상에 형성되고 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층과, 상기 제 1 웰층에 연결된 제 1 전극과, 상기 제 1 웰층 상에 형성되고 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층과, 상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 ??칭 저항과, 상기 ??칭 저항에 연결된 제 2 전극을 포함한다.
상기 광증배소자에 있어서, 상기 제 1 웰층 및 상기 제 2 웰층은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 형성되고, 상기 제 1 웰층 및 상기 제 2 웰층은 플라즈마 공정을 이용하지 않는 습식 식각을 이용하여 상기 기판 상에 메사 구조로 형성될 수 있다.
상기 광증배소자에 있어서, 상기 제 1 전극, 상기 ??칭 저항 및 상기 제 2 전극은 플라즈마를 이용하지 않는 습식 식각을 이용하여 패터닝될 수 있다.
상기 광증배소자에 있어서, 상기 제 1 전극은 상기 제 1 웰층 및 상기 기판 상에 공동으로 연결되도록 형성될 수 있다.
상기 광증배소자에 있어서, 상기 ??칭 저항은 상기 제 2 웰층으로부터 상기 기판 상으로 연장되도록 형성되고, 상기 제 2 전극은 상기 ??칭 저항의 상기 기판 상으로 연장된 부분 상에 형성될 수 있다.
상기 광증배소자에 있어서, 상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이고, 상기 기판은 P형 기판이고, 상기 제 1 웰층은, 상기 기판 상의 N+ 에피층과, 상기 N+ 에프층 상의 N- 에피층과, 상기 N- 에피층 상의 No 에피층;을 포함하고, 상기 제 2 웰층은 상기 No 에피층 상의 P+ 에피층을 포함할 수 있다.
상기 광증배소자에 있어서, 상기 N+ 에피층의 불순물 도핑 농도는 상기 No 에피층의 불순물 도핑 농도보다 크고, 상기 No 에피층의 불순물 도핑 농도는 상기 N- 에피층의 불순물 도핑 농도보다 클 수 있다.
상기 광증배소자에 있어서, 상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형이고, 상기 기판은 N형 기판이고, 상기 제 1 웰층은, 상기 기판 상의 P+ 에피층과, 상기 P+ 에프층 상의 P- 에피층과, 상기 P- 에피층 상의 Po 에피층을 포함하고, 상기 제 2 웰층은 상기 Po 에피층 상의 N+ 에피층을 포함할 수 있다.
상기 광증배소자에 있어서, 상기 P+ 에피층의 불순물 도핑 농도는 상기 Po 에피층의 불순물 도핑 농도보다 크고, 상기 Po 에피층의 불순물 도핑 농도는 상기 P- 에피층의 불순물 도핑 농도보다 클 수 있다.
상기 광증배소자에 있어서, 상기 기판은 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다.
본 발명의 다른 관점에 따른 광증배소자의 제조방법은 기판 상에 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층을 형성하는 단계와, 상기 제 1 웰층 상에 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층을 형성하는 단계와, 상기 제 2 웰층에 연결된 ??칭 저항을 형성하는 단계와, 상기 제 1 웰층에 연결된 제 1 전극 및 상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 제 2 전극을 형성하는 단계를 포함할 수 있다.
상기 광증배소자의 제조방법에 있어서, 상기 제 1 웰층을 형성하는 단계 및 상기 제 2 웰층을 형성하는 단계에서, 상기 제 1 웰층 및 상기 제 2 웰층은 상기 기판 상에 메사 구조로 형성되고, 상기 제 1 웰층 및 상기 제 2 웰층은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 형성할 수 있다.
상기 광증배소자의 제조방법에 있어서, 상기 제 1 전극을 형성하는 단계, 상기 ??칭 저항을 형성하는 단계 및 상기 제 2 전극을 형성하는 단계는, 플라즈마를 이용하지 않는 습식 식각을 이용하여 패터닝 공정을 수행할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 이온 주입 공정과 플라즈마 처리 공정을 사용하지 않아서 PID 결함을 줄이고 DCR 발생을 억제할 수 있는 실리콘 광증배소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 광증배소자의 제조공정을 나타내는 순서도이다.
도 2는 본 발명의 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 광증배소자의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 광증배소자의 제조공정을 나타내는 순서도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 광증배소자(100)의 개략적인 단면도이다.
도 1을 참조하면, 광증배소자(100)는 기판(105), 제 1 도전형의 제 1 웰층(110), 제 2 도전형의 제 2 웰층(120), ??칭 저항(130), 제 1 전극(140) 및 제 2 전극(145)을 포함할 수 있다.
기판(105)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(105)은 단결정 반도체 웨이퍼를 포함할 수 있고, 예컨대 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 본 실시예에서 기판(105)은 활성층(active layer)으로 사용되기 보다는 그 위에 제 1 웰층(110)을 에피택셜하게 증착하기 위한 단결정 하지층으로 기능할 수 있다.
제 1 웰층(110)은 기판(105) 상에 형성되고 적어도 하나의 제 1 에피층을 포함할 수 있다. 제 2 웰층(120)은 제 1 웰층(110) 상에 형성되고 적어도 하나의 제 2 에피층을 포함할 수 있다. 여기에서, 에피층은 기판(105)과 에피택시를 이루는 층을 지칭하는 것으로서, 에피택셜층으로 불릴 수도 있다.
제 1 웰층(110)은 제 1 도전형을 갖고, 제 2 웰층(120)은 제 2 도전형을 가질 수 있다. 제 1 도전형과 제 2 도전형은 서로 반대 도전형일 수 있다. 예를 들어, 제 1 도전형이 N형인 경우 제 2 도전형은 P형이고, 반대로 제 1 도전형이 P형인 경우 제 2 도전형은 N형일 수 있다. 이에 따라, 제 1 웰층(110)과 제 2 웰층(120)의 적층 구조는 P-N 접합 다이오드 구조를 형성할 수 있다. 예를 들어, N형 도핑을 위한 불순물은 인(P), 비소(As) 또는 안티몬(Sb)을 포함하고, P형 도핑을 위한 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)을 포함할 수 있다.
제 1 웰층(110) 및 제 2 웰층(120)은 반도체 물질을 포함하고, 예컨대 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
본 실시예에서, 이러한 제 1 웰층(110)과 제 2 웰층(120)의 다이오드 접합 구조는 가이거 모드(Geiger mode)로 동작하는 아발란치 포토다이오드(Avalanche photodiode), 즉 가이거 모드 아발란치 포토다이오드(GAPD)를 구성할 수 있다.
??칭 저항(quenching resistor, 130)은 제 2 웰층(120)에 연결될 수 있다. ??칭 저항은(130)은 GAPD의 아발란치 브레이크다운(avalanche breakdown)을 제어하도록 제공될 수 있다.
제 1 전극(140)은 제 1 웰층(110)에 연결되고, 제 2 전극(145)은 ??칭 저항(130)을 통해서 제 2 웰층(120)에 연결될 수 있다. 예를 들어, 제 1 전극(140)은 애노드 전극(anode electrode)으로 불리고, 제 2 전극(145)은 캐소드 전극(cathode electrode)으로 불릴 수도 있다. 이 경우, 제 1 웰층(110)은 애노드 웰, 제 2 웰층(120)은 캐소드 웰로 불릴 수도 있다.
이 실시예에서, 선택적으로, 제 1 전극(140)은 제 1 웰층(110)과 기판(105) 상에 공동으로(commonly) 연결되도록 형성될 수 있다.
또한, ??칭 저항(130)은 제 2 웰층(120)으로부터 기판(105) 상으로 연장되도록 형성되고, 제 2 전극(145)은 ??칭 저항(130)의 기판(105) 상으로 연장된 부분 상에 형성될 수 있다. 이 경우, ??칭 저항(130)의 일단은 제 2 웰층(120) 상에 연결되어, 제 1 웰층(110) 및 제 2 웰층(120)의 측벽을 따라서 신장되어 그 타단이 기판(105) 상에 위치하도록 형성될 수 있다.
절연층(125)은 ??칭 저항(130)과 제 1 웰층(110)의 사이 및 ??칭 저항(130)과 제 2 웰층(120)의 사이에 개재될 수 있다. 나아가, 절연층(125)은 제 1 웰층(110), 제 2 웰층(120), ??칭 저항(130), 제 1 전극(140) 및 제 2 전극(145)의 어느 둘 사이를 절연시키기 위해서 적절하게 형성될 수 있다.
예를 들어, 기판(105), 제 1 웰층(110) 및 제 2 웰층(120)은 실리콘으로 형성될 수 있고, 이 경우 광증배소자(100)는 실리콘 광증배소자(silicon photomultiplier, SIPM)로 불릴 수 있다.
이 실시예에 따른 광증배소자(100)는 다수의 GAPD가 병렬로 연결된 구조를 포함할 수 있다. 광증배소자(100)의 동작 시, 각 GAPD에는 항복 전압(breakdown voltage)보다 살짝 높은 전압이 인가되고, 각 GAPD는 광자에 의해서 발생한 전하에 의해서 아발란치 항복을 일으켜 전류가 발생된다. 이후, 전류는 ??칭 저항(130)에 의해서 소멸되어 항복 현상은 멈추게 된다.
본 발명의 발명자는 DCR을 발생시키는 주요한 원인 중의 하나인 PID가 높은 에너지의 이온을 사용하는 이온주입(ion implantation) 공정과, 플라즈마(plasma)를 사용하는 건식 식각(dry etching) 공정에서 사용한다는 점에 착안하여, 이 실시예에 따른 광증배소자(100)의 제조에 있어서 이온주입 공정과 플라즈마 건식 식각 공정을 최대한 배제하도록 하였다.
예를 들어, 제 1 웰층(110) 및 제 2 웰층(120)은 이온주입 공정을 이용하지 않고, 에피택셜 증착 공정(epitaxial deposition process)을 이용하여 형성될 수 있다. 즉, 제 1 웰층(110)은 기판(105) 상에서 에피택셜층으로 형성되면서 제 1 도전형으로 도핑되고, 제 2 웰층(120)은 제 1 웰층(110) 상에서 에피택셜층으로 형성되면서 제 2 도전형으로 도핑될 수 있다.
나아가, 제 1 웰층(110) 및 제 2 웰층(120)은 플라즈마 공정을 이용하지 않는 습식 식각(wet etching)을 이용하여 기판(105) 상에 메사(mesa) 구조로 형성될 수 있다. 예를 들어, 기판(105) 상에 에피택셜 증착법으로 제 1 웰층(110) 및 제 2 웰층(120)을 블랭킷(blanket)으로 형성한 후, 그 적층 구조 위에 포토리소그래피를 이용하여 포토레지스트 패턴을 형성하고, 이러한 포토레지시트 패턴을 식각보호막으로 식각액을 이용한 습식 식각법으로 메사 구조를 형성할 수 있다.
더 나아가, 제 1 전극(140), ??칭 저항(130) 및 제 2 전극(145)도 플라즈마 공정을 이용하지 않고 형성될 수 있다. 예를 들어, 제 1 전극(140), ??칭 저항(130) 및 제 2 전극(145)의 식각 시에도 습식 식각을 이용하여 패터닝 공정을 진행할 수 있다. 한편, ??칭 저항(130) 형성 시에도 비어 플러그 없이 ??칭 저항(130)이 제 2 웰층(120)에 접속될 수 있다.
전술한 바와 같이, 광증배소자(100)의 제조에 있어서, 이온주입 공정 및 플라즈마 건식 식각 공정을 최소화하거나 또는 거의 없앰으로써 PID 발생을 최소화할 수 있다. 이에 따라, 광증배소자(100)의 DCR 발생을 크게 줄일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 광증배소자(100a)의 개략적인 단면도이다. 도 2의 광증배소자(100a)는 도 1의 광증배소자(100)에서 일부 구성을 변형한 것이고 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 광증배소자(100a)에서 ??칭 저항(130a)은 제 2 웰층(120)으로부터 제 2 웰층(120) 및 제 1 웰층(110)의 측벽 상으로 하향되지 않고, 제 2 웰층(120) 상에 형성될 수 있다.
예를 들어, 절연층(125a)은 제 2 웰층(120)보다 높게 형성되고, ??칭 저항(130a)은 제 2 웰층(120)으로부터 절연층(125a)으로 신장될 수 있다. 제 2 전극(145a)은 ??칭 저항(130a) 상에서 ??칭 저항(130a)에 연결될 수 있다.
이 실시예의 변형된 예에서, 절연층(125a)의 높이는 다양하게 변형될 수 있고, 이 경우 ??칭 저항(130a) 및 제 2 전극(145a)의 높이는 다양하게 변형될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 광증배소자(100b)의 개략적인 단면도이다. 도 3의 광증배소자(100b)는 도 1의 광증배소자(100)에서 일부 구성을 변형한 것이고 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 제 1 웰층(110b)은 N형으로 도핑되고, 제 2 웰층(120b)은 P형으로 도핑되고, 기판(105b)은 P형으로 도핑될 수 있다.
예를 들어, 제 1 웰층(110b)은 기판(105b) 상의 N+ 에피층(112b), N+ 에피층(112b) 상의 N- 에피층(114b), N- 에피층(114b) 상의 No 에피층(116b)을 포함할 수 있다. 제 2 웰층(120b)은 No 에피층(116b) 상의 P+ 에피층(122b)을 포함할 수 있다.
이 실시예에서, N+ 에피층(112b)의 불순물 도핑 농도는 No 에피층(116b)의 불순물 도핑 농도보다 크고, No 에피층(116b)의 불순물 도핑 농도는 N- 에피층(114b)의 불순물 도핑 농도보다 클 수 있다. 이와 같이 P+ 에피층(122b)과 접하는 No 에피층(116b)의 도핑 농도를 N- 에피층(114b)보다 높게 함으로써 인가되는 바이어스 전압 레벨을 낮출 수 있다.
예를 들어, N+ 에피층(112b)의 불순물 도핑 농도는 약 1020 atoms/cm3 레벨이고, No 에피층(116b)의 불순물 도핑 농도는 약 1017 atoms/cm3 레벨이고, N- 에피층(114b)의 불순물 도핑 농도는 약 1015 atoms/cm3 레벨일 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 광증배소자(100c)의 개략적인 단면도이다. 도 4의 광증배소자(100c)는 도 1의 광증배소자(100)에서 일부 구성을 변형한 것이고 따라서 두 실시예들에서 중복된 설명은 생략된다.
도 4를 참조하면, 제 1 웰층(110c)은 P형으로 도핑되고, 제 2 웰층(120c)은 N형으로 도핑되고, 기판(105c)은 N형으로 도핑될 수 있다.
예를 들어, 제 1 웰층(110c)은 기판(105c) 상의 P+ 에피층(112c), P+ 에피층(112c) 상의 P- 에피층(114c), P- 에피층(114c) 상의 Po 에피층(116c)을 포함할 수 있다. 제 2 웰층(120c)은 Po 에피층(116c) 상의 N+ 에피층(122c)을 포함할 수 있다.
이 실시예에서, P+ 에피층(112c)의 불순물 도핑 농도는 Po 에피층(116c)의 불순물 도핑 농도보다 크고, Po 에피층(116c)의 불순물 도핑 농도는 P- 에피층(114c)의 불순물 도핑 농도보다 클 수 있다. 이와 같이 N+ 에피층(122c)과 접하는 Po 에피층(116c)의 도핑 농도를 P- 에피층(114c)보다 높게 함으로써 인가되는 바이어스 전압 레벨을 낮출 수 있다.
예를 들어, P+ 에피층(112c)의 불순물 도핑 농도는 약 1020 atoms/cm3 레벨이고, Po 에피층(116c)의 불순물 도핑 농도는 약 1017 atoms/cm3 레벨이고, P- 에피층(114c)의 불순물 도핑 농도는 약 1015 atoms/cm3 레벨일 수 있다.
도 5는 본 발명의 일 실시예에 따른 광증배소자(100)의 제조공정을 나타내는 순서도이다.
도 1 및 도 5를 같이 참조하면, 기판(105) 상에 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층(110)을 형성할 수 있다(S10). 제 1 웰층(110)은 기판(105) 상에 메사 구조로 형성될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 기판(105b) 상에 N+ 에피층(112b)을 형성하고, N+ 에피층(112b) 상에 N- 에피층(114b)을 형성하고, N- 에피층(114b) 상에 No 에피층(116b)을 형성하여 제 1 웰층(110b)을 형성할 수 있다. 다른 예로, 도 4에 도시된 바와 같이, 기판(105c) 상에 P+ 에피층(112c)을 형성하고, P+ 에피층(112c) 상에 P- 에피층(114c)을 형성하고, P- 에피층(114c) 상에 Po 에피층(116c)을 형성하여, 제 1 웰층(110c)을 형성할 수 있다.
제 1 웰층(110, 110b, 110c)은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 도핑과 증착을 동시에 수행하여 형성할 수 있다.
이어서, 제 1 웰층(110) 상에 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층(120)을 형성할 수 있다(S20). 제 2 웰층(120)은 기판(105) 상에 메사 구조로 형성될 수 있다.
예를 들어, 도 3에 도시된 바와 같이 No 에피층(116b) 상에 P+ 에피층(122b)을 형성하여 제 2 웰층(120b)을 형성하거나, 또는 도 4에 도시된 바와 같이 Po 에피층(116c) 상에 N+ 에피층(122c)을 형성하여 제 2 웰층(120c)을 형성할 수 있다.
제 2 웰층(120, 120b, 120c)은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 도핑과 증착을 동시에 수행하여 형성할 수 있다.
이어서, 제 2 웰층(120)에 연결된 ??칭 저항(130)을 형성할 수 있다(S30). 예를 들어, ??칭 저항(130)은 소정의 저항층을 형성한 후 플라즈마를 이용하지 않는 습식 식각으로 이를 패터닝하여 형성할 수 있다.
이어서, 제 1 웰층(110)에 연결된 제 1 전극(140) 및 ??칭 저항(130)을 통해서 제 2 웰층(120)에 연결된 제 2 전극(145)을 형성할 수 있다(S40). 예를 들어, 제 1 전극(140) 및 제 2 전극(145)은 도전층을 형성한 후 이를 플라즈마를 이용하지 않는 습식 식각으로 패터닝하여 형성할 수 있다.
위와 같이, 광증배소자(100, 100a, 100b, 100c)의 제조에 있어서, 이온주입 공정 및 플라즈마 건식 식각 공정을 최소화하거나 또는 거의 없앰으로써 PID 발생을 최소화할 수 있다. 이에 따라, 광증배소자(100, 100a, 100b, 100c)의 DCR 발생을 크게 줄일 수 있다.
본 발명의 광증배소자(100, 100a, 100b, 100c)는 의료 영상기기 분야, 원전 및 가속기 입자 검출 분야, 항공 우주분야, 광학 및 바이오 형광 분석 분야, 야시경 등의 군사 분야, 측정 분야 등의 기존 광증배소자을 이용하는 전 분야에 기술 대체 및 시장 확장이 가능할 것으로 기대된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 광증배소자
105: 기판
110: 제 1 웰층
120: 제 2 웰층
130: ??칭 저항
140: 제 1 전극
150: 제 2 전극
105: 기판
110: 제 1 웰층
120: 제 2 웰층
130: ??칭 저항
140: 제 1 전극
150: 제 2 전극
Claims (13)
- 기판;
상기 기판 상에 형성되고 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층;
상기 제 1 웰층에 연결된 제 1 전극;
상기 제 1 웰층 상에 형성되고 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층;
상기 제 2 웰층에 연결된 ??칭 저항; 및
상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 제 2 전극;을 포함하고,
상기 ??칭 저항은 상기 제 2 웰층으로부터 상기 기판 상으로 연장되도록 형성되고,
상기 제 2 전극은 상기 ??칭 저항의 상기 기판 상으로 연장된 부분 상에 형성되고,
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이고, 상기 기판은 P형 기판이고,
상기 제 1 웰층은,
상기 기판 상의 N+ 에피층;
상기 N+ 에피층 상의 N- 에피층;
상기 N- 에피층 상의 No 에피층;을 포함하고,
상기 제 2 웰층은 상기 No 에피층 상의 P+ 에피층을 포함하는,
광증배소자. - 제 1 항에 있어서,
상기 제 1 웰층 및 상기 제 2 웰층은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 형성되고,
상기 제 1 웰층 및 상기 제 2 웰층은 플라즈마를 이용하지 않는 습식 식각을 이용하여 상기 기판 상에 메사 구조로 형성된,
광증배소자. - 제 2 항에 있어서,
상기 제 1 전극, 상기 ??칭 저항 및 상기 제 2 전극은 플라즈마 공정을 이용하지 않는 습식 식각을 이용하여 패터닝된,
광증배소자. - 제 1 항에 있어서,
상기 제 1 전극은 상기 제 1 웰층 및 상기 기판 상에 공동으로 연결되도록 형성된,
광증배소자. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 N+ 에피층의 불순물 도핑 농도는 상기 No 에피층의 불순물 도핑 농도보다 크고,
상기 No 에피층의 불순물 도핑 농도는 상기 N- 에피층의 불순물 도핑 농도보다 큰,
광증배소자. - 기판;
상기 기판 상에 형성되고 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층;
상기 제 1 웰층에 연결된 제 1 전극;
상기 제 1 웰층 상에 형성되고 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층;
상기 제 2 웰층에 연결된 ??칭 저항; 및
상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 제 2 전극;을 포함하고,
상기 ??칭 저항은 상기 제 2 웰층으로부터 상기 기판 상으로 연장되도록 형성되고,
상기 제 2 전극은 상기 ??칭 저항의 상기 기판 상으로 연장된 부분 상에 형성되고,
상기 제 1 도전형은 P형이고, 상기 제 2 도전형은 N형이고, 상기 기판은 N형 기판이고,
상기 제 1 웰층은,
상기 기판 상의 P+ 에피층;
상기 P+ 에피층 상의 P- 에피층;
상기 P- 에피층 상의 Po 에피층;을 포함하고,
상기 제 2 웰층은 상기 Po 에피층 상의 N+ 에피층을 포함하는,
광증배소자. - 제 8 항에 있어서,
상기 P+ 에피층의 불순물 도핑 농도는 상기 Po 에피층의 불순물 도핑 농도보다 크고,
상기 Po 에피층의 불순물 도핑 농도는 상기 P- 에피층의 불순물 도핑 농도보다 큰,
광증배소자. - 제 1 항 또는 제 8 항에 있어서,
상기 기판은 실리콘(Si) 또는 게르마늄(Ge)을 포함하는,
광증배소자. - 기판 상에 적어도 하나의 제 1 에피층을 포함하는 제 1 도전형의 제 1 웰층을 형성하는 단계;
상기 제 1 웰층 상에 적어도 하나의 제 2 에피층을 포함하는 제 2 도전형의 제 2 웰층을 형성하는 단계;
상기 제 2 웰층에 연결된 ??칭 저항을 형성하는 단계; 및
상기 제 1 웰층에 연결된 제 1 전극 및 상기 ??칭 저항을 통해서 상기 제 2 웰층에 연결된 제 2 전극;을 형성하는 단계;를 포함하고,
상기 ??칭 저항은 상기 제 2 웰층으로부터 상기 기판 상으로 연장되도록 형성되고,
상기 제 2 전극은 상기 ??칭 저항의 상기 기판 상으로 연장된 부분 상에 형성되고,
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P형이고, 상기 기판은 P형 기판이고,
상기 제 1 웰층은,
상기 기판 상의 N+ 에피층;
상기 N+ 에피층 상의 N- 에피층;
상기 N- 에피층 상의 No 에피층;을 포함하고,
상기 제 2 웰층은 상기 No 에피층 상의 P+ 에피층을 포함하는,
광증배소자의 제조방법 - 제 11 항에 있어서,
상기 제 1 웰층을 형성하는 단계 및 상기 제 2 웰층을 형성하는 단계에서,
상기 제 1 웰층 및 상기 제 2 웰층은 상기 기판 상에 메사 구조로 형성되고,
상기 제 1 웰층 및 상기 제 2 웰층은 이온주입 공정을 이용하지 않고 에피택셜 증착 공정을 이용하여 형성하는,
광증배소자의 제조방법 - 제 12 항에 있어서,
상기 제 1 전극을 형성하는 단계, 상기 ??칭 저항을 형성하는 단계 및 상기 제 2 전극을 형성하는 단계는, 플라즈마를 이용하지 않는 습식 식각을 이용하여 패터닝 공정을 수행하는,
광증배소자의 제조방법.
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