KR102325813B1

KR102325813B1 - 폴라 코딩 방법 및 장치

Info

Publication number: KR102325813B1
Application number: KR1020207011051A
Authority: KR
Inventors: 허쟈 뤄; 잉강 두; 룽 리; 링천 황; 잉 첸
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2017-09-18
Filing date: 2018-09-18
Publication date: 2021-11-11
Also published as: US11843461B2; CN109525362A; AU2018333350A1; EP3614593A4; EP4336759A2; CA3076271A1; EP3979532A1; CN109889310A; EP3979532C0; US20220303051A1; EP3979532B1; EP3614593A1; EP4336759A3; JP2022031789A; WO2019052581A1; US10693590B2; RU2020113530A3; CN109525362B; EP3614593B1; BR112020005224B1

Abstract

본 출원의 실시예는 무선 통신 네트워크에서의 코딩 방법을 제공한다. 통신 기기는 제1 비트 시퀀스를 인터리빙하여 시퀀스 번호 0으로 시작하는 시퀀스 번호를 갖는 제1 인터리빙된 시퀀스를 획득하며, 상기 제1 비트 시퀀스는 타이밍을 지시하기 위한 비트를 포함하고, 상기 타이밍을 나타내는 비트는 동기화 신호 블록 색인(SSBI)을 지시하기 위한 비트의 세트를 포함하며, 여기서 SSBI를 지시하기 위한 비트의 세트는 상기 제1 인터리빙된 시퀀스에서 시퀀스 번호 2, 3 및 5로 지시되는 위치에 배치된다. 상기 기기는 그 후 상기 제1 인터리빙 시퀀스에 d개의 제1 CRC 비트를 부가하여 제2 비트 시퀀스를 획득한 다음, 인터리브 패턴에 따라 제2 비트 시퀀스에 대해 인터리빙하여 제2 인터리빙 시퀀스를 획득하고, 마지막으로 제2 인터리빙 시퀀스를 폴라 인코딩하여 인코딩된 시퀀스를 획득한다.

Description

폴라 코딩 방법 및 장치

관련 출원에 대한 상호 참조

본 출원은 2017년 9월 18일에 출원된 국제출원 PCT/CN2018/106288호의 연속이며, 이는 2018년 9월 18일에 출원된 중국 특허출원 제201711148239.3호 및 2017년 9월 18일에 출원된 중국 특허출원 제201710843554.1호를 우선권으로 주장한다. 전술한 특허 출원의 개시 내용은 그 전문이 인용에 의해 본 출원에 포함된다.

본 발명의 실시예는 인코딩 및 디코딩 분야에 관한 것으로, 더욱 구체적으로는 폴라 코딩(polar coding) 방법 및 장치에 관한 것이다.

통신 시스템에서는,일반적으로 채널 코딩을 사용하여 데이터 송신의 신뢰성을 향상시켜 통신 품질을 보장한다. 폴라 코드는 낮은 코딩 및 디코딩 복잡도를 갖는, Shannon 용량을 달성할 수 있는 인코딩 방식이다. 폴라 코드는 정보 비트(들) 및 동결 비트(frozen bit)(들)를 포함하는 선형 블록 코드이다. 폴라 코드를 생성하기 위한 행렬은 G_N이고, 폴라 코드를 인코딩하는 프로세스는 과정은

이다. 여기서,

는 길이가 N인 이진 행 벡터이다.

그러나 폴라 코드를 사용하여 물리 브로드캐스트 채널(Physical Broadcast Channel, PBCH)상에서 채널 코딩이 수행될 때, 브로드캐스트 채널의 송신 신뢰성을 더 향상시키기 위한 공간은 여전히 존재한다.

본 출원은 폴라 인코딩 방법을 제공하며, 상기 폴라 인코딩 방법은,

브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(cyclic redundancy check, CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하는 단계;

상기 M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, 상기 D개의 순환 중복 검사(CRC) 비트를 상기 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여 매핑된 비트를 획득하는 단계 - 여기서 M<K이고, D, M 및 K는 모두 양의 정수임 -;

상기 매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 비트를 획득하는 단계; 및

상기 인코딩된 비트를 전송하는 단계를 포함한다.

본 출원은 폴라 인코딩 장치를 포함하는 폴라 인코딩 방법을 제공하며,

상기 폴라 인코딩 장치는,

브로드캐스트 시그널링의 페이로드가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하고; 상기 M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, 상기 D개의 순환 중복 검사(CRC) 비트를 상기 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여 매핑된 비트를 획득하고 - 여기서 M<K이고, D, M 및 K는 모두 양의 정수임 -;

상기 매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 인코딩 비트를 획득하도록 구성된 프로세서를 포함한다.

본 발명의 실시예에서의 기술적 방안을 보다 명확하게 설명하기 위해, 이하에서는 본 발명의 실시예를 설명하는 데 필요한 첨부 도면을 간단히 설명한다. 명백하게, 이하의 설명에서의 첨부 도면은 본 발명의일부 실시예를 보여줄 뿐이며, 당업자는 창의적인 노력 없이도 첨부 도면으로부터 다른 도면을 도출할 수 있다.
도 1은 본 명세서에서 기재된 실시예에 따른 무선 통신 시스템을 도시한다.
도 2는 무선 통신 환경에서, 본 발명에 따른 폴라 인코딩 방법이 적용될 수 있는 시스템의 개략 블록도이다.
도 3은 본 발명의일 실시예에 따른 폴라 인코딩 방법의 개략 흐름도이다.
도 3a는 본 발명의일 실시예에 따른 폴라 인코딩 방법의 개략 블록도이다.
도 3b는 본 발명의일 실시예에 따른 다른 폴라 인코딩 방법의 개략 블록도이다.
도 4는 본 발명의일 실시예에 따른 폴라 인코딩 장치의 개략 블록도이다.
도 5는 무선 통신 시스템에서 전술한 폴라 인코딩 방법을 수행하는 액세스 단말기의 개략도이다.
도 6은 무선 통신 환경에서 전술한 폴라 인코딩 방법을 수행하는 시스템의 개략도이다.
도 7은 무선 통신 환경에서 전술한 폴라 인코딩 방법을 수행하는 시스템의 개략도이다.

이하에서는 본 발명의 실시예에서의 첨부 도면을 참조하여 본 발명의 실시예의 기술적 방안을 명확하게 설명한다. 명백하게, 설명된 실시예는 본 발명의 모든 실시예가 아닌일부이다. 창의적인 노력 없이 본 발명의 실시예에 기초하여 당업자에 의해 획득되는 다른 모든 실시예는 본 발명의 보호 범위 내에 속한다.

본 명세서에서 사용되는 "구성요소", "모듈" 및 "시스템"과 같은 용어는 컴퓨터 관련 엔티티, 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어 또는 소프트웨어가 실행되고 있음을 나타내는 데 사용된다. 예를 들어, 구성요소는 프로세서에서 실행하는 프로세스, 프로세서, 객체, 실행 파일, 실행 스레드, 프로그램 및/또는 컴퓨터일 수 있으나, 이에 한정되지는 않는다. 컴퓨팅 기기 및 컴퓨팅 기기에서 실행되는 애플리케이션은 모두 구성요소일 수 있다. 하나 이상의 구성 요소는 프로세스 및/또는 실행 가능한 스레드 내에 상주할 수 있으며, 구성요소는 하나의 컴퓨터에 위치하거나 및/또는 둘 이상의 컴퓨터 간에 분산될 수 있다. 또한, 이들 구성요소는 다양한 데이터 구조를 저장하는 다양한 컴퓨터로 판독 가능한 매체로부터 실행될 수 있다. 예를 들어, 구성요소는 로컬 및/또는 원격 프로세스를 사용하여 그리고 예를 들어 하나 이상의 데이터 패킷을 갖는 신호(예: 로컬 시스템, 분산 시스템에서, 및/또는 신호를 사용하여 다른 시스템과 상호작용하는 인터넷과 같은 네트워크를 통해 다른 구성요소와 상호작용하는 두 개의 구성요소로부터의 데이터)에 기초하여 통신할 수 있다.

또한, 실시예는 액세스 단말기를 참조하여 설명된다. 액세스 단말기는 또한 시스템, 가입자 유닛, 가입자국, 이동국, 이동국, 원격국, 원격 단말기, 이동 기기, 사용자 단말기, 단말기, 무선 통신 기기, 사용자 에이전트, 사용자 장치 또는 UE(User Equipment, 사용자 장비)로 지칭될 수도 있다. 액세스 단말기는 셀룰러 폰, 무선 전화기, SIP(Session Initiation Protocol) 전화기, WLL(wireless local loop) 국, PDA(Personal Digital Assistant), 무선 통신 기능을 갖는 핸드헬드 기기, 컴퓨팅 기기, 또는 무선 모뎀에 연결된 기타 처리 기기일 수 있다. 또한, 실시예는 기지국을 참조하여 설명된다. 기지국은 이동 기기와 통신하도록 구성될 수 있다. 기지국은 GSM(Global System for Mobile communications, 이동 통신용 글로벌 시스템) 또는 CDMA(Code Division Multiple Access, 코드 분할 다중 액세스)에서의 BTS(Base Transceiver Station)일 수 있거나, WCDMA(Wideband Code Division Multiple Access, 광대역 코드 분할 다중 액세스)에서의 NB(NodeB, 노드 B)일 수 있거나, 또는 LTE(Long Term Evolution, 롱텀 에볼루션), 중계국 또는 액세스 포인트에서의 eNB 또는 eNodeB(evolved NodeB), 미래 5G 네트워크에서의 기지국 기기 등일 수 있다.

또한, 본 발명의 각 측면 또는 특징은 표준 프로그래밍 및/또는 엔지니어링 기술을 사용하는 방법, 장치 또는 제품으로서 구현될 수 있다. 본 출원에서 사용되는 "제품"이라는 용어는 임의의 컴퓨터로 판독 가능한 기기, 캐리어 또는 매체로부터 액세스될 수 있는 컴퓨터 프로그램을 포함한다. 예를 들어, 컴퓨터로 판독 가능한 매체는 자기 저장 기기(예: 하드 디스크, 플로피 디스크 또는 자기 테이프), 광 디스크(예: CD(Compact Disc), 또는 DVD(Digital Versatile Disc), 스마트 카드 및 플래시 메모리 기기(예: EPROM(Erasable Programmable Read-Only Memory, 소거 및 프로그램 가능한 판독 전용 메모리), 카드, 스틱 또는 키 드라이버))를 포함할 수 있지만 이에 한정되는 것은 아니다. 또한, 본 명세서에서 기재된 다양한 저장 매체는 정보를 저장하는 데 사용되는 하나 이상의 기기 및/또는 다른 기계로 판독 가능한 매체를 나타낼 수 있다. "기계로 판독 가능한 매체"라는 용어는 무선 채널, 및 명령어 및/또는 데이터를 저장, 포함 및/또는 실어 전달할 수 있는 다양한 다른 매체를 포함할 수 있지만 이에 제한되지는 않는다.

도 1은 본 명세서에서 설명된 실시예에 따른 무선 통신 시스템을 도시한다. 이 시스템(100)은 기지국(102)을 포함한다. 기지국(102)은 복수의 안테나 세트를 포함할 수 있다. 예를 들어, 하나의 안테나 세트는 안테나(104, 106)를 포함할 수 있고, 다른 안테나 세트는 안테나(108, 110)를 포함할 수 있으며, 추가 세트는 안테나(112, 114)를 포함할 수 있다. 각각 안테나 세트마다 2개의 안테나가 도시되어있다. 그러나 각각의 세트에는 더 많거나 더 적은 안테나가 사용될 수 있다. 기지국(102)은 송신기 체인 및 수신기 체인을 추가로 포함할 수 있다. 당업자는 송신기 체인과 수신기 체인 모두가 신호 송수신과 관련된 복수의 구성요소(예: 프로세서, 변조기, 멀티플렉서, 복조기 또는 안테나)를 포함할 수 있음을 이해할 수 있다.

기지국(102)은 하나 이상의 액세스 단말기(예: 액세스 단말기(116) 및 액세스 단말기(122))와 통신할 수 있다. 그러나 기지국(102)은 액세스 단말기(116, 122)와 유사한 거의 모든 수량의 액세스 단말기와 통신할 수 있는 것으로 이해될 수 있다. 액세스 단말기(116, 22)는, 예를 들어 셀룰러폰, 스마트폰, 휴대형 컴퓨터, 핸드헬드 통신 기기, 핸드헬드 컴퓨팅 기기, 위성 무선 장치, 글로벌 측위 시스템(global positioning system), PDA 및/또는 무선 통신 시스템(100)에서 통신하도록 구성된 임의의 다른 적절한 기기일 수 있다. 도 1에 도시된 바와 같이, 안테나(112, 114)는 순방향 링크(forward link)(118)를 사용하여 액세스 단말기(116)에 정보를 전송하고, 역방향 링크(reverse link)(120)를 사용하여 액세스 단말기(116)로부터 정보를 수신한다. 안테나(104, 106)는 순방향 링크(124)를 사용하여 액세스 단말기(122)에 정보를 전송하고, 역방향 링크(126)를 사용하여 액세스 단말기(122)로부터 정보를 수신한다. FDD(Frequency Division Duplex, 주파수 분할 이중화) 시스템에서, 예를 들어, 순방향 링크(118)는 역방향 링크(120)에 의해 사용되는 주파수 대역과 다른 주파수 대역을 사용할 수 있고, 순방향 링크(124)는 역방향 링크(126)에 의해 사용되는 주파수 대역과 다른 주파수 대역을 사용할 수 있다. 또한 TDD(Time Division Duplex, 시분할 이중화) 시스템에서, 순방향 링크(118) 및 역방향 링크(120)는 동일한 주파수 대역을 사용할 수 있으며, 순방향 링크(124)와 역방향 링크(126)는 동일한 주파수 대역을 사용할 수 있다.

통신을 위해 설계된 각각의 안테나 세트 및/또는 안테나 영역은 기지국(102)의 섹터로 지칭된다. 예를 들어, 안테나 세트는 기지국(102)의 커버리지 영역 내의 섹터 내의 액세스 단말기와 통신하도록 설계될 수 있다. 순방향 링크(118, 124)를 사용하여 통신하는 동안, 기지국(102)의 송신 안테나는 빔포밍(beamforming)을 사용하여 액세스 단말기(116)의 순방향 링크(118)의 신호 대 잡음비(signal-to-noise ratio) 및 액세스 단말기(122)의 순방향 링크(124)의 신호 대 잡음비를 개선할 수 있다. 또한, 단일 안테나를 사용하여 기지국의 모든 액세스 단말기에 전송하는 기지국과 비교하여, 기지국(102)이 빔포밍을 사용하여 관련 커버리지 영역에 무작위로 분포되어 있는 액세스 단말기(116, 122)에 대한 전송을 수행하는 경우, 이웃 셀의 이동 기기는 간섭을 덜 받는다.

주어진 시간 내에, 기지국(102), 액세스 단말기(116) 및/또는 액세스 단말기(122)는 무선 통신 전송 장치 및/또는 무선 통신 수신 장치일 수 있다. 데이터를 전송하는 경우, 무선 통신 전송 장치는 송신을 위해 데이터를 인코딩할 수 있다. 구체적으로, 무선 통신 전송 장치는 채널을 사용하여 무선 통신 수신 장치에 전송될 필요가 있는 특정 수량의 정보 비트를 가질 수 있다(예: 생성, 획득 또는 메모리에 생성할 수 있다). 이러한 정보 비트는 데이터의 전송 블록(또는 복수의 전송 블록)에 포함될 수 있다. 전송 블록은 세그먼트화되어 복수의 코드 블록을 생성할 수 있다. 또한, 무선 통신 전송 장치는 각각의 코드 블록을 인코딩하기 위해 폴라 코드 인코더(도시되지 않음)를 사용하여, 데이터 송신의 신뢰성을 향상시키고 또한 통신 품질을 보장할 수 있다.

도 2는 무선 통신 환경에서, 본 발명에 따른 폴라 인코딩 방법이 적용될 수 있는 시스템의 개략 블록도이다. 이 시스템(200)은 무선 통신 기기(202)를 포함한다. 무선 통신 기기(202)는 채널을 사용하여 데이터를 전송하는 것으로 도시되어 있다. 데이터 전송이 도시되어 있지만, 무선 통신 기기(202)는 또한 채널을 사용하여 데이터를 수신할 수 있다(예: 무선 통신 기기(202)는 동시에 데이터를 송수신할 수 있거나, 무선 통신 기기(202)는 서로 다른 시각에 데이터를 송수신할 수 있거나, 또는 이 두 경우의 조합이 사용될 수 있는 등이다). 무선 통신 기기(202)는, 예를 들어 기지국(예: 도 1에 도시된 기지국(102)), 액세스 단말기(예: 도 1에 도시된 액세스 단말기(116), 도 1에 도시된 액세스 단말기(122)), 등일 수 있다.

무선 통신 기기(202)는 폴라 코드 인코더(204), 레이트 매칭 장치(205) 및 송신기(206)를 포함할 수 있다. 선택적으로, 무선 통신 기기(202)가 채널을 사용하여 데이터를 수신하는 경우, 무선 통신 기기(202)는 수신기를 더 포함할 수 있다. 수신기는 별개로 존재할 수 있거나 송신기(206)와 통합되어 송수신기를 형성할 수 있다.

폴라 코드 인코더(204)는 무선 통신 기기(202)로부터 송신될 필요가 있는 데이터를 인코딩하여, 인코딩된 폴라 코드를 획득하도록 구성된다.

본 발명의 본 실시예에서, 폴라 인코더(204)는 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하고; M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, D개의 순환 중복 검사(CRC) 비트를 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여, 매핑된 비트를 획득하고 - 여기서 M<K이고, D, M 및 K는 모두 양의 정수임 -; 매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 인코딩 비트를 획득하도록 구성된다.

또한, 송신기(206)는 후속하여 레이트 매칭 장치(205)에 의해 처리되고 레이트 매칭을 거친 출력 비트를 채널상에서 송신할 수 있다. 예를 들어, 송신기(206)는 다른 상이한 무선 통신 장치(도시되지 않음)에 관련 데이터를 전송할 수 있다.

전술한 폴라 코드 인코더가 처리를 수행하는 구체적인 프로세스는 아래에 상세히 설명된다. 이들 예는 본 발명의 실시예의 범위를 한정하는 것이 아니라 당업자가 본 발명의 실시예를 더 잘 이해하도록 돕기 위한 것임에 유의해야 한다.

도 3은 본 발명의 일 실시예에 따른 폴라 인코딩 방법의 개략 흐름도이다. 도 3에 도시된 방법은 무선 통신 기기, 예를 들어, 도 2에 도시된 무선 통신 기기의 폴라 인코더(204)에 의해 수행될 수 있다. 도 3의 인코딩 방법은 다음 단계를 포함한다.

301. 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하며, 여기서 M <K이고, M 및 K는 양의 정수이다

브로드캐스트 시그널링은 물리 브로드캐스트 채널(physical broadcast channel, PBCH)과 같은 브로드캐스트 채널상에 실려 전달되는 시그널링임을 이해해야 한다. 이하에서는 PBCH를 예로 들어 인코딩 방법을 상세히 설명한다. 그러나 본 발명은 PBCH에 한정되지 않는다.

PBCH의 페이로드(payload)는 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다.

PBCH의 페이로드는 액세스 서비스의 내용이 가변적인지 여부에 따라 다음 4가지 유형으로 분류된다는 것을 이해해야 한다.

제1 유형의 비트는 예약된 비트, 또는 값이 완전히 고정된 유사 정보 비트, 또는 값이 프로토콜에 따라 직접 결정되는 비트를 포함한다.

제2 유형의 비트는 값이 변하지 않고 유지되는 정보 비트, 즉 마스터 정보 블록(Master Information Block, MIB)에서 변하지 않고 유지되는 정보 비트를 포함하거나; 또는 대안적으로 MIB에서의 값이 프로토콜에 따라 직접 결정될 수 없지만 네트워크 액세스 동안에 검출될 필요가 있고 변하지 않고 유지되는 정보 비트로 이해될 수 있다. 예를 들어, 제2 유형의 비트는 시스템 대역폭 관련 정보, 서브캐리어 정보, 기지국(BS)에 의해 지원되는 시스템 구성 뉴멀로지(numerology)의 지시 정보, 범용 제어 채널 정보, 등 중 하나 이상을 포함할 수 있다.

제3 유형의 비트는 시간 시퀀스 정보의 내용이 변하는 예측 가능한 정보 비트, 즉 시간 시퀀스 정보의 내용이 변하는 예측 가능한 MIB 정보 부분을 포함한다.

제3 유형의 비트의 애플리케이션 시나리오는 초기 액세스 단계에서 발생하지 않는다는 것을 이해해야 한다.

예를 들어, 제3 유형의 비트는 시스템 프레임 번호(system frame number, SFN), 동기화 신호 블록(synchronization signal(SS) block, SS block)의 시퀀스 번호, 하프 프레임 지시자(half frame indicator, HFI) 등 중 하나 이상을 포함한다.

제4 유형의 비트는 예측 불가능한 정보 비트, 즉 정보가 언제든지 변할 수 있는 예측 불가능한 MIB 정보 부분을 포함한다. 예를 들어, 현재 프레임의 제어 채널 구성 정보의 경우, 구성은 반복적으로 나타날 수 있지만 언제든지 변할 수 있다.

제3 유형의 비트와는 달리, 제4 유형의 비트는 매번 상응하게 검출될 필요가 있다.

예를 들어, 제4 유형의 비트는 현재 시스템 구성 파라미터 뉴멀로지의 지시 정보 및 SIB 자원 지시 정보를 포함한다.

제4 유형의 MIB 정보가 존재하면, 대응하는 CRC 비트도 또한 제4 유형의 비트에 속한다.

MIB가 제4 유형의 비트를 포함하지 않으면, CRC 비트는 제3 유형의 비트로 분류될 수 있거나; 또는 MIB가 제4 유형의 비트를 포함하지 않으면, CRC 비트는 제4 유형의 비트로 분류되거나; 또는 MIB가 제3 유형의 비트 및 제4 유형의 비트 모두를 포함하면, CRC 비트는 제4 유형의 비트로 분류된다는 것을 이해해야 한다. 여기서, CRC가 분류될 때, 다음이 주로 고려된다: 제3 유형의 비트의 세트가 존재하면, CRC 비트의 값은 MIB 정보에서의 제3 유형의 비트에 의존하거나; 또는 제4 유형의 비트가 존재하면, CRC 비트의 값은 MIB 정보에서의 제4 유형의 비트에 의존한다. 따라서, 전술한 분류는 CRC 비트에 대해 수행된다.

전술한 분류에 기초하여, PBCH의 페이로드는 전술한 4 가지유형의 비트 세트로 분류된다. PBCH의 페이로드는 전술한 4가지 유형의 비트 세트 중 하나 이상을 포함할 수 있음이 이해될 수 있다.

예측 가능한 정보 비트가 예측 가능한지 여부에 따라, 제1 유형의 비트 내지 제3 유형의 비트는 예측 가능한 정보 비트로 더 분류될 수 있는 한편, 제4 유형의 비트는 예측 불가능한 정보 비트로 분류될 수 있다. M개의 예측 가능한 정보 비트는 M₁개의 제1 유형 비트, M₂개의 제2 유형 비트, 또는 M₃개의 제3 유형 비트의 비트 조합 중 하나 이상을 포함한다. 제1 유형 비트는 예약된 비트이다. 제2 유형 비트는, 값이 변하지 않고 유지되는 정보 비트를 포함한다. 제3 유형 비트는, 값이 시간 시퀀스 정보의 내용이고 변하는 예측 가능한 정보 비트이다. M₁, M₂ 및 M₃은 모두 양의 정수이며, M₁ <= M이고, M₂ <= M이고, M₃ <= M이다.

302. M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, D개의 순환 중복 검사(CRC) 비트를 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여, 매핑된 비트를 획득하며, 여기서 M<K이고, D, M 및 K는 모두 양의 정수이다.

총체적으로, 전술한 비트 세트의 분류 및 제1 유형에서 제4 유형까지의 순서에 기초하여, PBCH의 페이로드의 내용은 정보 비트 세트에서 서브채널의 신뢰성의 오름차순으로 폴라 코드의 정보 비트 세트에 매핑된다. 구체적인 매핑 방식은 상이한 분류된 유형에 따라 다르다.

동일한 유형의 내용이 폴라 코드의 정보 비트(bit) 세트의 서브채널에 매핑되는 경우, 동일한 유형의 상이한 비트의 순서는 서로 바뀔 수 있다. 예를 들어, M3개의 제3 유형 비트는 M₁개의 시스템 프레임 번호의 정보 비트 및 M₂개의 동기 블록(SS block)의 시퀀스 번호의 정보 비트를 포함한다. 시스템 프레임 번호의 비트 및 제3 유형 비트에서의 동기 블록(SS block)의 시퀀스 번호의 비트가 폴라 코드의 정보 비트 세트에서의 서브채널에 매핑되는 경우, 시스템 프레임 번호의 M₁개의 비트는 M개의 저 신뢰성 정보 비트 중의 M₁개의 정보 비트에 매핑되고, SS block의 시퀀스 번호의 M₂개의 정보 비트는 M개의 저 신뢰성 정보 비트의 나머지 정보 비트 중의 M₂개의 저 신뢰성 정보 비트에 매핑되거나; 또는, SS block의 시퀀스 번호의 M₂개의 정보 비트는 M개의 저 신뢰성 정보 비트 중의 M₂개의 정보 비트에 매핑되고, 시스템 프레임 번호의 M₁개의 비트는 M개의 저 신뢰성 정보의 나머지 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑된다.

SS block은 주 동기화 시퀀스(primary synchronization sequence) 및 보조 동기화 시퀀스(secondary synchronization sequence)를 실어 전달한다.

브로드캐스트 시그널링은 통상 유용한 정보를 실제로 실어 전달하지 않는 몇몇 예약된 비트를 포함한다. 이러한 방식으로, 폴라 인코딩 동안, 비트가 분류되고, 분류된 유형의 비트는 규칙에 따라 저 신뢰성 비트에 매핑된다. 예약된 비트가 송신 중에 변경되더라도, 브로드캐스트 시그널링의 정확한 디코딩에는 영향을 미치지 않는다.

신뢰성의 측정 형태는 본 발명의 본 실시예에서 한정되지 않음을 이해해야 한다. 예를 들어, 비트 용량, Bhattacharyya 거리(Bhattacharyya 파라미터), 또는 오차 확률과 같은 기존의 폴라 코드 신뢰성 메트릭을 참조할 수 있다.

선택적으로, M개의 예측 가능한 정보 비트는 M₁개의 제1 유형 비트, 또는 M₂개의 제2 유형 비트, 또는 M₃개의 제3 유형 비트의 비트 조합 중 하나 이상을 포함한다. 제1 유형 비트는 예약된 비트이다. 제2 유형 비트는, 값이 변하지 않고 유지되는 정보 비트를 포함한다. 제3 유형 비트는, 값이 시간 시퀀스 정보의 내용이고 변하는 예측 가능한 정보 비트이다. M₁, M₂ 및 M₃은 모두 양의 정수이며, M₁ <= M이고, M₂ <= M이고, M₃ <= M이다.

또한, 선택적으로, M개의 예측 가능한 정보 비트가, M₁개의 제1 유형 비트 및 M₂개의 제2 유형 비트를 포함하거나 M₁개의 예약된 비트 및 M₃개의 제2 유형 비트를 포함하는 경우, M₁개의 제1 유형 비트는 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑되고,

M₂개의 제2 유형 비트는 M개의 정보 비트의 나머지 정보 비트 중의 M₂개의 저 신뢰성 정보 비트에 매핑되거나; 또는

M₁개의 제1 유형 비트는 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑되고,

M₃개의 제2 유형 비트는 M개의 정보 비트의 나머지 정보 비트 중의 M₃개의 저 신뢰성 정보 비트에 매핑된다.

선택적으로, M개의 예측 가능한 정보 비트가 M₁개의 제1 유형 비트, M₂개의 제2 유형 비트 및 M₃개의 제2 유형 비트를 포함하는 경우, M₁개의 제1 유형 비트는 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑되고;

M₂개의 제2 유형 비트는 (M-M₁)개의 정보 비트 중의 M₂개의 저 신뢰성 정보 비트에 매핑되고;

M₃개의 제3 유형 비트는 (M-M₁-M₂)개의 비트 중의 M₃개의 저 신뢰성 정보 비트에 매핑된다.

페이로드는 J개의 예측 불가능한 정보 비트를 더 포함하고;

J개의 예측 불가능한 정보 비트는 (K-M-D)개의 정보 비트 중의 J개의 저 신뢰성 정보 비트에 매핑되며, 여기서 J<K이고, J는 양의 정수이다.

예를 사용하여 아래에 설명되는 전술한 가능한 4개의 분류된 유형의 비트 정보를 폴라 코드 신뢰성의 오름차순으로 정렬하는 가능한 시퀀스는 다음 중 하나 이상을 포함할 수 있지만, 이에 한정되는 것은 아니다.

예 1.1: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, 제4 유형 비트, CRC 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 대역폭 정보 및 범용 제어 채널 구성 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트, CRC 비트.

비트는 전술한 정렬 시퀀스에서 폴라 코드 신뢰성의 오름차순으로 낮은 신뢰성 위치에 매핑된다.

예 1.2: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보 및 대역폭 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트, CRC 비트.

예 1.2에서, 제2 유형 비트는 내부 시퀀스로 정렬된다. 동일한 유형의 비트 시퀀스를 상호 교환될 수 있다.

예 1.3: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보, 시간 시퀀스 정보 및 대역폭 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트, CRC 비트.

여기의 예와 전술한 예의 차이는 제2 유형 비트가 제3 유형 비트와 조합될 수 있다는 점에 있다. 다시 말해, 분류된 비트 세트에서, 제2 유형 비트와 제3 유형 비트는 하나의 유형으로 분류된다. 이 유형은, 조합 후, 제2 유형의 비트로 분류될 수 있거나 제3 유형의 비트로 분류될 수 있다. 여기서는 이를 한정하지 않는다.

예 1.4: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보, 대역폭 정보, 및 시간 시퀀스 정보를 포함하는 제2 유형 비트와 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트, CRC 비트.

여기의 예와 전술한 예 1.3의 차이는 제2 유형 비트가 제3 유형 비트와 조합될 수 있고, 조합 후의 비트 세트가 상이한 유형의 비트들을 포함한다는 점에 있다.

예 1.5: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, CRC.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보 및 대역폭 정보를 포함하는 제2 유형 비트, 시간 시퀀스 정보를 포함하는 제3 유형 비트, CRC.

여기의 예와 전술한 예의 차이점은 PBCH의 페이로드에 포함된 비트 세트가 전술한 4가지 유형의 비트의 임의의 조합일 수 있다는 점에 있다. 예를 들어, PBCH의 페이로드는 전술한 분류된 제1 유형의 비트, 제2 유형의 비트 및 제3 유형의 비트를 포함한다. 물론, 여기서는 이를 한정하지 않는다. PBCH의 페이로드는 대안적으로, 예를 들어 예 1.6에서, 분류된 제1 유형의 비트, 제3 유형의 비트 및 제4 유형의 비트만을 포함할 수 있다.

예 1.6: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제3 유형 비트, 제4 유형 비트, CRC.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트, CRC.

여기의 예와 전술한 예의 차이점은 PBCH의 페이로드에 포함된 비트 세트가 전술한 4가지 유형의 비트의 임의의 조합일 수 있다는 점에 있다. 예를 들어, PBCH의 페이로드는 전술한 분류된 제1 유형의 비트, 제3 유형의 비트 및 제4 유형의 비트를 포함한다. PBCH의 페이로드는 대안적으로, 예를 들어, 예 1.7에서, 분류된 제1 유형의 비트 및 제3 유형의 비트를 포함할 수 있다.

예 1.7: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제3 유형 비트, CRC.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 시간 시퀀스 정보를 포함하는 제3 유형 비트, CRC.

예 1.8: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, CRC.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 대역폭 정보를 포함하는 제2 유형 비트, CRC.

분류된 유형의 비트의 전술한 복수의 조합은 자유롭게 선택될 수 있다. 여기서는 이를 한정하지 않는다. 총체적으로, 전술한 분류 및 정렬 규칙을 준수한다.

전술한 매핑 방법은 인코딩될 정보의 인터리빙을 도입함으로써 구현될 수 있다. 예를 들면 다음과 같다:

코드 길이가 512인 폴라 코드의 경우, MIB 및 CRC 비트의 총 길이는 72이다. 따라서, 폴라 코드에서 72개의 최고 신뢰성의 서브채널이 정보 비트 세트로 선택되고, 72개의 서브채널의 시퀀스 번호는 신뢰성의 오름차순으로 다름과 같이 정렬된다: [484; 430; 488; 239; 378; 459; 437; 380; 461; 496; 351; 467; 438; 251; 462; 442; 441; 469; 247; 367; 253; 375; 444; 470; 483; 415; 485; 473; 474; 254; 379; 431; 489; 486; 476; 439; 490; 463; 381; 497; 492; 443; 382; 498; 445; 471; 500; 446; 475; 487; 504; 255; 477; 491; 478; 383; 493; 499; 502; 494; 501; 447; 505; 506; 479; 508; 495; 503; 507; 509; 510; 511].

MIB에 대해 순환 중복 검사(Cyclic Redundancy Check, CRC)가 수행된 후에 획득되는 결과는 a₀, a₁, ..., a₉, a₁₀, ..., a₁₄, a₁₅, ..., a₂₉, a₃₀, ..., a₃₉, a₄₈, ..., a₇₁이고, 아래의 표에서 신뢰성 우선순위에 따라 폴라 서브채널을 정렬하는 시퀀스로부터 순차적으로 취득된다.

전술한 설명은 도 3a를 사용하여 표현될 수 있다. 전술한 매핑 방식에 기초하여, 본 출원은 다른 매핑 방식, 예를 들어 D-CRC가 있는 경우를 더 제공한다.

D-CRC가 있는 경우, 이산 CRC 비트는 일부 서브채널 위치를 점유한다. 이 경우, 제1 유형 비트에서 제4 유형 비트까지, 이산 CRC 비트의 위치가 먼저 고려된다. 폴라 코드의 정보 비트 세트에서, CRC 비트에 의해 점유되는 서브채널은 제외되고, 나머지 서브채널은 신뢰성의 오름차순으로 정렬되며, 매핑에서 CRC 비트는 제외되며, 나머지 비트는 전술한 4가지 유형에 기초하여 전술한 실시예에서의 방식으로 분류된 다음, 전술한 실시예에서의 분류된 비트 유형에 기초한 분류의 결과는 정보 비트 세트에 매핑된다.

또한, 예를 들어, 이산 CRC 비트에 의해 점유되는 폴라 코드 서브채널을 제외함으로써, MIB의 몇 가지 가능한 정렬 시퀀스는 다음과 같다:

예를 사용하여 아래에 설명되는 전술한 4가지 분류된 유형의 비트 정보를 폴라 코드 신뢰성의 오름차순으로 정렬하는 가능한 시퀀스는 다음 중 하나 이상을 포함할 수 있지만, 이에 한정되는 것은 아니다:

예 2.1: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, 제4 유형 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 대역폭 정보 및 범용 제어 채널 구성 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB 지시를 포함하는 제4 유형 비트.

비트는 전술한 정렬 시퀀스에서 폴라 코드 신뢰성의 오름차순으로 CRC의 위치를 제외한 낮은 신뢰성 위치에 매핑된다.

예 2.2: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, 제4 유형 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보 및 대역폭 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트, SIB를 포함하는 제4 유형 비트.

예 2.3: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, 제4 유형 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보, 시간 시퀀스 정보 및 대역폭 정보를 포함하는 제2 유형 비트와 제3 유형 비트가 조합된 후에 획득되는 비트, SIB 지시를 포함하는 제4 유형 비트.

예 2.4: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트, 제4 유형 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보, 대역폭 정보, 및 시간 시퀀스 정보를 포함하는 제2 유형 비트와 제3 유형 비트가 조합된 후에 획득되는 비트, SIB를 포함하는 제4 유형 비트.

예 2.5: 폴라 코드 신뢰성의 오름차순으로, 4개의 분류된 유형의 비트를 포함하는 비트를 정렬하는 시퀀스는 다음과 같을 수 있다:

제1 유형 비트, 제2 유형 비트, 제3 유형 비트.

전술한 각각의 유형의 비트의 예 및 전술한 시퀀스예에 기초하여, 일례는 다음과 같다: 예약된 비트를 포함하는 제1 유형 비트, 범용 제어 채널 구성 정보 및 대역폭 정보를 포함하는 제2 유형 비트, 및 시간 시퀀스 정보를 포함하는 제3 유형 비트.

전술한 것은 대안적으로 제1 유형 비트, 제3 유형 비트 및 제4 유형 비트를 포함할 수 있으며, 여기서 시퀀스는 예약된 비트를 포함하는 제1 유형 비트, 시간 시퀀스 정보를 포함하는 제3 유형 비트, 및 SIB를 포함하는 제4 유형 비트이거나; 또는

제1 유형 비트 및 제3 유형 비트를 포함하고, 여기서 대응하는 시퀀스는 예약된 비트를 포함하는 제1 유형 비트 및 시간 시퀀스 정보를 포함하는 제3 유형 비트이거나; 또는

제1 유형 비트 및 제2 유형 비트를 포함하고, 여기서 대응하는 시퀀스는 예약된 비트를 포함하는 제1 비트 및 대역폭 정보를 포함하는 제2 유형 비트이다.

CRC의 위치의 배치는 전술한 기준을 엄격하게 따르지 않는다.

코드 길이가 512인 폴라 코드의 경우, MIB와 CRC의 총 길이는 72이다. 따라서, 폴라 코드에서 72개의 최고 신뢰성 서브채널이 정보 비트(information bit) 비트 세트로서 선택된다. 신뢰성의 오름차순으로 72개의 서브채널의 시퀀스 번호를 정렬하는 것은 전술한 바와 동일하다.

72개의 정보 비트는 24개 비트의 CRC를 포함하고, CRC를 사용하여 생성되는 D-CRC의 인터리버는 다음과 같다:

[1, 3, 6, 9, 12, 14, 16, 18, 19, 21, 23, 26, 27, 28, 30, 31, 34, 35, 37, 40, 42, 46, 47, 48, 0, 2, 4, 7, 10, 13, 15, 17, 20, 22, 24, 29, 32, 36, 38, 41, 43, 49, 5, 8, 11, 25, 33, 39, 44, 50, 45, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71].

MIB 부분의 길이는 72-24=48이므로, D-CRC 인터리빙 후에 획득되는 CRC 비트는, 전술한 시퀀스에서 시퀀스 번호가 48보다 큰 위치에 배치된다.

D-CRC 인터리빙 패턴과 폴라 코드의 정보 비트 세트의 조합에 기초하여, 폴라 코드에 D-CRC 정보를 배치하기 위한 위치는 다음과 같이 획득된다:

[443, 478, 489, 491, 492, 493, 494, 495, 496, 497, 498, 499, 500, 501, 502, 503, 504, 505, 506, 507, 508, 509, 510, 511].

D-CRC를 배치하기 위한 비트는 폴라 코드의 정보 비트 세트로부터 제거된다. 신뢰성의 오름차순으로 나머지 부분의 정렬 시퀀스는 다음과 같다:

[484, 430, 488, 239, 378, 459, 437, 380, 461, 351, 467, 438, 251, 462, 442, 441, 469, 247, 367, 253, 375, 444, 470, 483, 415, 485, 473, 474, 254, 379, 431, 486, 476, 439, 490, 463, 381, 382, 445, 471, 446, 475, 487, 255, 477, 383, 447, 479]. 전술한 상세한 설명은 도 3b로 표현될 수 있다.

본 출원은 일 실시예를 더 제공한다. 전술한 제1 실시예 및 제2 실시예에 기초하여, 이산 CRC 비트 및 다른 CRC 비트가 구체적으로 정렬된다. 이산 CRC 비트가 전술한 제2 실시예의 방식으로 정렬되고, 그 후 다른 CRC 비트가 제1 실시예의 방식으로 정렬된다. 세부 사항은 여기서 다시 설명하지 않는다. 다른 예에서, 순환 중복 검사(CRC)가 브로드캐스트 시그널링(PBCH 채널상에 실려 전달되는 시그널링)에 대해 수행된 후에 획득되는 결과가 a₀, a₁, ..., a₁₃, a₁₄, ..., a₂₃, a₂₄, ..., a₃₉이고, 여기서 a₁₄, ..., a₂₃은 예약된 비트(10비트)이고 and a₂₄, ..., a₃₉는 검사 비트(마스크를 포함할 수 있음)에 대응한다고 가정한다. 폴라 코드에서 10 의 저 신뢰성 정보 비트는 {79, 106, 55, 105, 92, 102, 90, 101, 47, 89}인 것으로 가정한다. 이 경우, 10개의 예약된 비트가 10개의 저 신뢰성 정보 비트에 매핑될 때, u(79)=a₁₄, u(106)=a₁₅, u(55)=a₁₆, u(105)=a₁₇, u(92)=a₁₈, u(102)=a₁₉, u(90)=a₂₀, u(101)=a₂₁, u(47)=a₂₂, 및 u(89)=a₂₃은 인터리버를 사용하여 획득되어, 예약된 비트를 정보 비트에 매핑하는 프로세스를 추가로 완료할 수 있다. 유사하게, 브로드캐스트 시그널링의 나머지 비트를 폴라 코드의 나머지 정보 비트에 매핑하는 것은, 전술한 방법을 참조한다. 반복을 피하기 위해, 세부 사항은 여기서 다시 설명하지 않는다.

303. 매핑된 비트에 대해 폴라 코드(Polar code) 인코딩을 수행하여, 인코딩된 인코딩 비트들을 획득한다.

304. 인코딩 비트를 전송한다.

예를 들어, 무선 통신 기기가 PBCH(Physical Broadcast Channel, PBCH) 채널을 사용하여 브로드캐스트 시그널링을 전송하도록 준비하는 경우, 먼저 폴라 인코딩이 브로드캐스트 시그널링에 대해 수행될 수 있다. 폴라 코드의 인코딩 출력은 식 (1)로 표현될 수 있다:

(1)

여기서

는 길이 N의 이진 행 벡터이고;

은

행렬,

이고,

은 인코딩된 인코딩 비트의 길이이고,

이고,

은 전치 행렬이며,

는 크로네커 거듭제곱수(Kronecker power)이며

로 정의된다.

폴라 코드의 인코딩 프로세스에서,

중의 일부 비트는 정보(즉, 수신단에 전송될 필요가 있는 정보)를 실어 전달하는 데 사용된다. 이들 비트를 정보 비트라고한다. 이들 비트의 색인의 세트는 A로 표기된다. 동결 비트로 지칭되는, 나머지 비트는 고정된 값을 갖고, 예를 들어 보통 0으로 설정될 수 있다.

본 발명의 본 실시예에서의 방법에 따르면, M개의 예측 가능한 정보 비트는 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑되고, D개의 순환 중복 검사(CRC) 비트를 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑되어, 매핑된 비트를 획득한다. 그 후, 인코딩된 폴라 코드는 식 (1)에 나타낸 인코딩 프로세스에 기초하여 획득될 수 있다. 다시 말해, 인코딩된 인코딩 비트가 획득된다.

폴라 코드 인코더를 사용하여 수행되는 인코딩 처리 후에 인코딩된 폴라 코드 출력은

로 단순화될 수 있으며, 여기서

는

중의 정보 비트 세트이고,

는 길이가 K인 행 벡터이고, K는 정보 비트의 수량이며,

는

에서 세트 A 중의 색인에 대응하는 행을 사용하여 획득된 서브행렬이고,

는 K*N 행렬이다.

전술한 기술적 방안에 기초하여, 브로드캐스트 시그널링을 전송하는 동안, 먼저 폴라 코드에서의 정보 비트의 신뢰성 값에 기초하여 매핑이 수행되고, 그 후 매핑된 비트에 대해 폴라 인코딩이 수행된다. 이 경우, 브로드캐스트 시그널링 중의 유용한 비트가 저 신뢰성 정보 비트에 매핑되는 것을 방지하여, 브로드캐스트 시그널링 송신 신뢰성을 향상시킬 수 있다.

선택적으로, 일 실시예에서, M개의 저 신뢰성 정보 비트는 신뢰성이 미리 설정된 임계 값보다 작은 M개의 정보 비트를 포함하거나, M개의 저 신뢰성 정보 비트는 K개의 정보 비트 중의 M개의 최저 신뢰성 정보 비트를 포함한다.

선택적으로, 다른 실시예에서, 브로드캐스트 시그널링의 M개의 예약된 비트가 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑되기 전에, K개의 정보 비트는 먼저 K개의 정보 비트의 신뢰성 값에 기초하여 정렬될 수 있다. 이 경우, 브로드캐스트 시그널링의 M개의 예약된 비트가 폴라 코드의 K개 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑되는 경우, M개의 예약된 비트는 정렬 결과에 기초하여 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑될 수 있다.

예를 들어, 폴라 코드의 코드 길이가 128비트인 예를 사용하여 설명한다. 폴라 코드는 40개의 정보 비트를 포함한다. 40개의 정보 비트는 신뢰성의 내림차순으로 정렬되어, 다음과 같이 정렬된 색인을 획득한다:

{127, 126, 125, 23, 119, 111, 95, 124, 122, 63, 121, 118, 117, 115, 110, 109, 107, 94, 93, 103, 91, 62, 120, 87, 61, 116, 114, 59, 108, 113, 79, 106, 55, 105, 92, 102, 90, 101, 47, 89}.

브로드캐스트 시그널링의 길이는 40비트인 것으로 가정한다. 40비트는 10개의 예약된 비트를 포함한다. 이 경우, 10개의 예약 비트는 {79, 106, 55, 105, 92, 102, 90, 101, 47, 89}에 대응하는 정보 비트에 각각 매핑되어야 한다. 브로드캐스트 시그널링의 나머지 비트는 전술한 10비트 이외의 정보 비트에 매핑된다.

선택적으로, 다른 실시예에서, 정보 비트의 신뢰성 값은 비트 용량, Bhattacharyya 거리(Bhattacharyya 파라미터) 또는 오류 확률에 기초하여 결정된다.

예를 들어, 비트 용량이 정보 비트의 신뢰성을 측정하는 데 사용되는 경우, 폴라 코드에서 각각의 정보 비트의 비트 용량이 먼저 결정될 수 있고, 비트 용량 값은 정보 비트의 신뢰성 값을 나타내는 데 사용되며, 비트 용량이 큰 비트는 고 신뢰성를 갖는다.

대안적으로, Bhattacharyya 파라미터가 정보 비트의 신뢰성을 측정하는 데 사용되는 경우, 폴라 코드의 정보 비트 각각의 Bhattacharyya 파라미터는 결정될 수 있고, Bhattacharyya 파라미터 값은 정보 비트의 신뢰성 값을 나타내는 데 사용되며, 작은 Bhattacharyya 파라미터 값을 갖는 정보 비트는 고 신뢰성을 갖는다.

도 4는 본 발명의 일 실시예에 따른 폴라 인코딩 장치의 개략 블록도이다. 도 4의 인코딩 장치(400)는 기지국 또는 액세스 단말(예: 기지국(102) 및 액세스 단말기(116))에 위치할 수 있으며, 매핑 유닛(401) 및 인코딩 유닛(402)을 포함한다.

매핑 유닛(401)은 M개의 예약된 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, 브로드캐스트 시그널링의 나머지 비트를 K개의 정보 비트의 나머지 정보 비트에 매핑하여 매핑된 비트를 획득하도록 구성되며, 여기서 M<K이고, M 및 K는 모두 양의 정수이다.

브로드캐스트 시그널링은 브로드캐스트 채널, 예를 들어 물리 브로드캐스트 채널(PBCH)상에 실려 전달되는 시그널링임을 이해해야 한다. 브로드캐스트 시그널링은 보통 유용한 정보를 실제로 전달하지 않는 몇몇 예약된 비트를 포함한다. 이 경우에, 폴라 코드의 인코딩 프로세스에서, 예약된 비트는 저 신뢰성 정보 비트에 매핑된다. 예약된 비트가 송신 중에 변경되더라도 브로드캐스트 시그널링의 정확한 디코딩에는 영향을 미치지 않는다.

예를 들어, 순환 중복 검사(CRC(Cyclic Redundancy Check, CRC)가 브로드캐스트 시그널링(PBCH 채널상에 실려 전달되는 시그널링)에 대해 수행된 후에 획득되는 결과가 a₀, a₁, ..., a₁₃, a₁₄, ..., a₂₃, a₂₄, ..., a₃₉라고 가정한다. a₁₄, ..., a₂₃은 예약된 비트(10비트)이고, a₂₄, ..., a₃₉는 검사 비트(마스크를 포함할 수 있음)에 대응한다. 폴라 코드에서 10개의 저 신뢰성 정보 비트는 {79, 106, 55, 105, 92, 102, 90, 101, 47, 89}인 것으로 가정한다. 이 경우, 10개의 예약된 비트가 10개의 저 신뢰성 정보 비트에 매핑될 때, u(79)=a₁₄, u(106)=a₁₅, u(55)=a₁₆, u(105)=a₁₇, u(92)=a₁₈, u(102)=a₁₉, u(90)=a₂₀, u(101)=a₂₁, u(47)=a₂₂, 및 u(89)=a₂₃은 인터리버를 사용하여 획득되어, 예약된 비트를 정보 비트에 매핑하는 프로세스를 추가로 완료할 수 있다. 유사하게, 브로드캐스트 시그널링의 나머지 비트를 폴라 코드의 나머지 정보 비트에 매핑하는 것은, 전술한 방법을 참조한다. 반복을 피하기 위해, 세부 사항은 여기서 다시 설명하지 않는다.

인코딩 유닛(402)은 인코딩된 인코딩 비트를 획득하기 위해, 매핑된 비트에 대해 폴라 인코딩을 수행하도록 구성된다.

여기서, 인코딩 유닛에 의해 매핑되는 비트에 대해 폴라 인코딩을 수행하는 프로세스에 대해서는 전술한 실시예에서의 설명을 참조한다. 반복을 피하기 위해, 세부 사항은 여기서 다시 설명되지 않는다.

전술한 기술적 방안에 기초하여, 브로드캐스트 시그널링을 전송하는 동안, 먼저 폴라 코드에서의 정보 비트의 신뢰성 값에 기초하여 매핑이 수행되고, 이어서 매핑된 비트에 대해 폴라 인코딩이 수행된다. 이 경우, 브로드캐스트 시그널링에서 유용한 비트가 저 신뢰성정보 비트에 매핑되는 것을 방지하여, 브로드캐스트 시그널링 송신 신뢰성을 향상시킬 수 있다.

선택적으로, 일 실시예에서, M개의 저 신뢰성 정보 비트는, 신뢰성이 미리 설정된 임계 값보다 작은 M개의 정보 비트를 포함하거나, M개의 저 신뢰성 정보 비트는 K개의 정보 비트 중의 M개의 최저 신뢰성 정보 비트를 포함한다.

선택적으로, 다른 실시예에서, 인코딩 장치(400)는 정렬 유닛(403)을 더 포함한다.

정렬 유닛(403)은 K개의 정보 비트의 신뢰성 값에 기초하여 K개의 정보 비트를 정렬하도록 구성된다.

이 경우에, 인코딩 유닛(402)은 구체적으로 분류 결과에 기초하여 M개의 예약된 비트를 K개의 정보 비트 내의 M개의 저 신뢰성 정보 비트에 매핑하도록 구성된다.

선택적으로, 다른 실시예에서, 인코딩 장치(400)는 인터리빙 유닛(404) 및 캡처링 유닛(405)을 더 포함한다. 인터리빙 유닛(404) 및 캡처링 유닛(405)은 도 2에 도시된 무선 통신 기기(202)의 레이트 매칭 장치(205)에 위치할 수 있다. 이 경우, 레이트 매칭 장치(205)와 폴라 코드 인코더(204)는 함께 폴라 인코딩 장치(400)를 형성한다.

인터리빙 유닛(404)은 인터리빙된 인코딩 비트를 획득하기 위해, 인코딩된 인코딩 비트에 대해 정렬 및 합동 인터리빙(congruential interleaving)을 수행하도록 구성된다.

캡처링 유닛(405)은 인터리빙된 인코딩 비트의 처음

개의 비트를 미리 설정된 값

에 기초하여 순환 버퍼에 입력하도록 구성된다.

대안적으로, 캡처링 유닛(405)은 인터리빙된 인코딩 비트에 대해 반전 처리를 수행하고; 미리 설정된 값

에 기초하여 순환 버퍼에, 반전 처리 후에 획득되는 인코딩 비트의 처음

개의 비트를 입력한다.

미리 설정된 값

는 브로드캐스트 시그널링의 프레임 포맷과 관련이 있다는 것을 이해해야 한다. 이러한 방식으로, 본 발명의 본 실시예는 코드 레이트를 더 향상시킬 수 있다.

선택적으로, 다른 실시예에서, 인터리빙 유닛(404)은 구체적으로: 인코딩된 인코딩 비트의 길이에 기초하여 합동 시퀀스(congruential sequenc)를 획득하고; 그 후, 미리 설정된 규칙에 따라 합동 시퀀스에 대해 정렬 처리를 수행하여 참조 시퀀스를 획득하고, 합동 시퀀스 및 참조 시퀀스에 기초하여 매핑 함수를 결정하고; 마지막으로 매핑 함수에 따라 인코딩된 인코딩 비트에 대해 인터리빙을 수행하여, 인터리빙된 인코딩 비트를 획득한다.

구체적으로, 인터리빙 유닛(404)이 인코딩된 인코딩 비트에 대해 인터리빙을 수행하는 프로세스에 대해서는 전술한 실시예의 상세한 설명을 참조한다. 반복을 피하기 위해, 세부 사항은 여기서 다시 설명되지 않는다.

선택적으로, 다른 실시예에서, 인터리빙 유닛(404)은 구체적으로 다음 식 (3)에 따라 합동 시퀀스를 결정하도록 구성된다:

,

(3)

여기서

은 인코딩된 인코딩 비트의 길이이고,

및

은 구체적인 파라미터이며,

는 합동 시퀀스이다.

N이 인코딩된 인코딩 비트의 길이라는 것은

이 폴라 코드의 코드 길이 임을 의미한다는 것을 이해해야 한다.

구체적으로, Q는 주어진 양의 정수인 것으로 가정된다. 두 정수 A와 B를 Q로 각각 나누는 경우, 획득된 나머지는 동일하다. 이 경우, A와 B는 모듈로 Q에 대해 합동이라고 불린다. 식 (2)는 선형 합동 방법을 나타내고, 여기서

은 모듈러스를 나타내고,

이며,

는 승수를 나타내고,

는 증분을 나타내며,

는 시작 값을 나타낸다.

선택적으로, 다른 실시예에서,

,

및

이다.

도 5는 무선 통신 시스템에서 전술한 폴라 인코딩 방법의 수행을 돕는 액세스 단말기의 개략도이다. 액세스 단말기(500)는 수신기(502)를 포함한다. 수신기(502)는, 예를 들어, 수신 안테나(도시되지 않음)로부터 신호를 수신하고, 수신된 신호에 대해 전형적인 동작(예: 필터링, 증폭 또는 하향 변환)을 수행하고, 조정된 신호를 디지털화하여 샘플을 획득하도록 구성된다. 수신기(502)는, 예를 들어, 최소 평균 제곱 에러(Minimum Mean Square Error, MMSE) 수신기일 수 있다. 액세스 단말기(500)은 복조기(504)를 더 포함할 수 있다. 복조기(504)는 수신된 심볼을 복조하고 그 심볼을 채널 추정을 위해 프로세서(506)에 제공하도록 구성될 수 있다. 프로세서(506)는 수신기(502)에 의해 수신되는 정보를 분석하고/하거나 송신기(516)에 의해 전송되는 정보를 생성하도록 구성된 전용 프로세서; 또는 액세스 단말기(500)의 하나 이상의 구성요소를 제어하도록 구성된 프로세서; 및/또는 수신기(502)에 의해 수신되는 정보를 분석하고, 송신기(516)에 의해 전송되는 정보를 생성하며, 액세스 단말기(500)의 하나 이상의 구성요소를 제어하도록 구성된 제어기일 수 있다.

액세스 단말기(500)는 메모리(508)를 더 포함할 수 있다. 메모리(508)는 프로세서(506)에 동작 가능하게 연결되고, 다음 데이터: 전송될 데이터, 수신된 데이터, 및 본 명세서에 기술된 다양한 동작 및 기능의 실행과 관련된 데이터 임의의 다른 적절한 정보를 저장할 수 있다. 메모리(508)는 폴라 코드의 처리와 관련된 프로토콜 및/또는 알고리즘을 추가로 저장할 수 있다.

여기에 기술된 데이터 저장 장치(예: 메모리(508))는 휘발성 메모리 또는 비휘발성 메모리일 수 있거나, 휘발성 메모리 및 비휘발성 메모리를 모두 포함할 수 있음을 이해할 수 있을 것이다. 비한정적인 예로서, 비휘발성 메모리는 판독 전용 메모리(Read-Only Memory, ROM), 프로그램 가능한 판독 전용 메모리(Programmable ROM, PROM), 소거/프로그램 가능한 판독 전용 메모리(Erasable PROM, EPROM), 전기적으로 소거/프로그램 가능한 판독 전용 메모리(Electrically EPROM, EEPROM) 또는 플래시 메모리를 포함할 수 있다. 휘발성 메모리는 외부 캐시로 사용되는 랜덤 액세스 메모리(Random Access Memory, RAM)를 포함할 수 있다. 비한정적인 예로서, 많은 형태의 RAM, 예를 들어, 정적 랜덤 액세스 메모리(Static RAM, SRAM), 동적 랜덤 액세스 메모리(Dynamic RAM, DRAM), 동기식 동적 랜덤 액세스 메모리(Synchronous DRAM, SDRAM), 이중 데이터 레이트 동기식 동적 랜덤 액세스 메모리(Double Data Rate SDRAM, DDR SDRAM), 향상된 동기식 동적 랜덤 액세스 메모리(Enhanced SDRAM, ESDRAM), 동기 링크 동적 랜덤 액세스 메모리(Synchlink DRAM, SLDRAM), 다이렉트 램버스 랜덤 액세스 메모리(Direct Rambus RAM, DR RAM)가 사용될 수 있다. 본 명세서에 기술된 시스템 및 방법에서의 메모리(508)는 이들 메모리 및 적절한 유형의 임의의 다른 메모리를 포함하도록 의도되지만, 이에 한정되는 것은 아니다.

또한, 액세스 단말기(500)는 폴라 코드 인코더(512) 및 레이트 매칭 기기(510)를 더 포함한다. 실제 애플리케이션에서, 수신기(502)는 레이트 매칭 기기(510)에 추가로 연결될 수 있다. 레이트 매칭 기기(510)는 기본적으로 도 1의 레이트 매칭 장치(205)와 유사하다. 폴라 코드 인코더(512)는 기본적으로 도 2의 폴라 코드 인코더(204)와 유사하다.

폴라 코드 인코더(512)는, 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하고;

M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, D개의 순환 중복 검사(CRC) 비트를 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여 매핑된 비트를 획득하고 - 여기서 M<K이고, D, M 및 K는 모두 양의 정수임 -;

매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 인코딩 비트를 획득하도록 구성될 수 있다.

본 발명의 본 실시예에 따르면, 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함하는 것이 결정되고; M개의 예측 가능한 정보 비트는 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑되고, D개의 순환 중복 검사(CRC) 비트는 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑되어, 매핑된 비트를 획득하고 - 여기서 M<K이고, D, M 및 K는 모두 양의 정수임 -; 매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 인코딩 비트를 획득하므로, 브로드캐스트 시그널링 송신의 신뢰성이 향상될 수 있다.

선택적으로, 일 실시예에서, M개의 저 신뢰성 정보 비트는 신뢰성이 미리 설정된 임계 값보다 작은 M개의 정보 비트를 포함하거나, 또는 M개의 저 신뢰성 정보 비트는 K개의 정보 비트 중의 M개의 최저 신뢰성 정보 비트를 포함한다.

선택적으로, 다른 실시예에서, M개의 예측 가능한 정보 비트는 M₁개의 제1 유형 비트, 또는 M₂개의 제2 유형 비트, 또는 M₃개의 제3 유형 비트의 비트 조합 중 하나 이상을 포함하며, 여기서 제1 유형 비트는 예약된 비트이고, 제2 유형 비트는, 값이 변하지 않고 유지되는 정보 비트를 포함하고, 제3 유형 비트는, 값이 시간 시퀀스 정보의 내용이고 변하는 예측 가능한 정보 비트이고, M₁, M₂ 및 M₃은 모두 양의 정수이며, M₁ <= M이고, M₂ <= M이고, M₃ <= M이다.

선택적으로, 다른 실시예에서, M개의 예측 가능한 정보 비트가, M₁개의 제1 유형 비트 및 M₂개의 제2 유형 비트를 포함하거나 M₁개의 예약된 비트 및 M₃개의 제2 유형 비트를 포함하는 경우, M₁개의 제1 유형 비트는 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑된다.

선택적으로, 다른 실시예에서, M₂개의 제2 유형 비트가 M개의 정보 비트의 나머지 정보 비트 중의 M₂개의 저 신뢰성 정보 비트에 매핑되거나; 또는 M₁개의 제1 유형 비트가 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑되고; M₃개의 제2 유형 비트를 M개의 정보 비트의 나머지 정보 비트 중의 M₃개의 저 신뢰성 정보 비트에 매핑된다.

선택적으로, 다른 실시예에서, 폴라 코드 인코더(512)는 구체적으로, M개의 예측 가능한 정보 비트가 M₁개의 제1 유형 비트, M₂개의 제2 유형 비트 및 M₃개의 제2 유형 비트를 포함하는 경우, M₁개의 제1 유형 비트를 M개의 정보 비트 중의 M₁개의 저 신뢰성 정보 비트에 매핑하도록 구성된다.

선택적으로, 다른 실시예에서, 폴라 코드 인코더(512)는 구체적으로,

M₂개의 제2 유형 비트를 (M-M₁)개의 정보 비트 중의 M₂개의 저 신뢰성 정보 비트에 매핑하고;

M₃개의 제3 유형 비트를 (M-M₁-M₂)개의 비트 중의 M₃개의 저 신뢰성 정보 비트에 매핑하도록 구성된다.

선택적으로, 다른 실시예에서, 페이로드는 J개의 예측 불가능한 정보 비트를 더 포함하고, 폴라 코드 인코더(512)는 구체적으로, J개의 예측 불가능한 정보 비트를 (K-M-D)개의 정보 비트 중의 J개의 저 신뢰성 정보 비트에 매핑하도록 구성되며, 여기서 J<K이고, J는 양의 정수이다.

선택적으로, 다른 실시예에서, 폴라 코드 인코더(512)는 K개의 정보 비트의 신뢰성 값에 기초하여 K개의 정보 비트를 정렬한다. 그 후, 폴라 코드 인코더(512)는 정렬 결과에 기초하여 M개의 예약된 비트를 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑한다.

선택적으로, 다른 실시예에서, 정보 비트의 신뢰성 값은 비트 용량, 또는 Bhattacharyya 거리(Bhattacharyya 파라미터), 또는 에러 확률(error probability)에 기초하여 결정된다.

도 6은 무선 통신 환경에서 전술한 폴라 인코딩 방법의 수행을 돕는 시스템의 개략도이다. 이 시스템(600)은 기지국(602)(예: 액세스 포인트, 또는 NodeB 또는 eNB)을 포함한다. 기지국(602)은 복수의 수신 안테나(606)를 사용하여 하나 이상의 액세스 단말기(604)로부터 신호를 수신하는 수신기(610), 및 송신 안테나(608)를 사용하여 하나 이상의 액세스 단말기(604)에 신호를 송신하는 송신기(624)를 포함한다. 수신기(610)는 수신 안테나(606)로부터 정보를 수신할 수 있고, 수신된 정보를 복조하는 복조기(612)와 동작 가능하게 연관될 수 있다. 도 7에 기재된 프로세서와 유사한 프로세서(614)는 복조된 심볼을 분석하도록 구성된다. 프로세서(614)는 메모리(616)에 연결된다. 메모리(616)는 액세스 단말기(604)(또는 다른 기지국(도시되지 않음))에 전송되어야 하는 데이터, 또는 액세스 단말기(604)로부터 수신되어야 하는 데이터(또는 다른 기지국(도시되지 않음), 및/또는 본 명세서에 기술된 다양한 동작 및 기능의 실행과 관련된 다른 적절한 정보를 저장하도록 구성된다. 프로세서(614)는 폴라 코드 인코더(618) 및 레이트 매칭 장치(620)에 연결될 수 있다.

폴라 코드 인코더(618)는, 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하고;

또한, 시스템(600)에서, 변조기(622)는 송신기(624)에 의해 송신 안테나(608)를 사용하여 액세스 단말기(604)에 전송하기 위해 프레임을 다중화할 수 있다. 폴라 코드 인코더(618), 레이트 매칭 장치(620) 및/또는 변조기(622)는 프로세서(614)와 별개로 도시되어 있지만, 프로세서(614)의 일부 또는 복수의 프로세서(미도시)의 일부일 수 있다.

본 명세서에서 기술된 이들 실시예는 하드웨어, 소프트웨어, 펌웨어, 미들웨어, 마이크로코드 또는 이들의 조합에 의해 구현될 수 있음을 이해할 수 있을 것이다. 하드웨어 방식으로 구현하기 위해, 처리 유닛은 하나 이상의 주문형 반도체(Application Specific Integrated Circuits, ASIC), 디지털 신호 프로세서(Digital Signal Processor DSP), 디지털 신호 처리 기기(DSP Device, DSPD), 프로그래머블 로직 디바이스(Programmable Logic Device, PLD), 필드 프로그래머블 게이트 어레이(Field-Programmable Gate Array, FPGA), 프로세서, 제어기, 마이크로컨트롤러, 마이크로프로세서 및 기타 본 출원에서의 기능을 수행하도록 구성된 기타 전자 유닛, 또는 이들의 조합으로 구현될 수 있다.

실시예가 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드, 프로그램 코드 또는 코드 세그먼트에 의해 구현되는 경우, 그 소프트웨어, 펌웨어, 미들웨어 또는 마이크로코드, 프로그램 코드 또는 코드 세그먼트는 스토리지 구성요소와 같은 기계로 판독 가능한 매체에 저장될 수 있다. 코드 세그먼트는 프로세스, 기능, 서브프로그램, 프로그램, 루틴, 서브루틴, 모듈, 소프트웨어 구성 요소, 클래스, 명령어, 데이터 구조 또는 프로그램문의 임의의 조합을 나타낼 수 있다. 코드 세그먼트는 정보, 데이터, 독립 변수, 파라미터 또는 메모리 내용을 전달 및/또는 수신함으로써 다른 코드 세그먼트 또는 하드웨어 회로에 연결될 수 있다. 정보, 독립 변수, 파라미터, 데이터 등은 메모리 공유, 메시지 전달, 토큰 전달 및 네트워크 송신을 포함한, 임의의 적절한 방식으로 전달, 포워딩 또는 전송될 수 있다.

소프트웨어 방식의 구현을 위해, 본 명세서에서 기재된 기술은 본 명세서에 기재된 기능을 실행하는 모듈(예: 프로세스 또는 기능)을 사용함으로써 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되고 프로세서를 사용하여 실행될 수 있다. 메모리 유닛은 프로세서 내에 또는 프로세서 외부에서 구현될 수 있다. 메모리 유닛이 프로세서 외부에 구현되는 경우, 메모리 유닛은 해당 업계에 공지된 다양한 수단을 사용하여 통신 방식으로 프로세서에 연결될 수 있다.

전술한 모든 장치 실시예는 방법 실시예의 단계에 따라 구현될 수 있음을 이해해야 한다. 세부 사항은 여기서 다시 설명되지 않는다.

본 발명의 실시예에서, 전술한 프로세스의 시퀀스 번호는 실행 시퀀스를 의미하지는 않는다. 프로세스의 실행 순서는 프로세스의 기능 및 내부 논리에 따라 결정되며, 본 발명의 실시예의 구현 프로세스에 대한 어떠한 한정으로도 해석되어서는 안 된다.

당업자는 본 명세서에 개시된 실시예에 기재된 예와 조합하여, 유닛 및 알고리즘 단계가 전자 하드웨어, 컴퓨터 소프트웨어 또는 이들의 조합에 의해 구현될 수 있다는 것을 인식할 수 있다. 하드웨어와 소프트웨어 사이의 상호 교환성을 명확하게 설명하기 위해, 전술한 내용은 기능에 따라 각 예의 구성 및 단계를 일반적으로 설명하였다. 기능이 하드웨어에 의해 수행되는지 소프트웨어에 의해 수행되는지는 특정 애플리케이션 및 기술적 방안의 설계 제약 조건에 따라 다르다. 당업자는 각각의 특정 애플리케이션에 대해 기재된 기능을 구현하기 위해 상이한 방법을 사용할 수 있지만, 그러한 구현이 본 발명의 범위를 넘어서는 것으로 간주되어서는 안 된다.

당업자라면, 편리하고 간단한 설명을 위해, 전술한 시스템, 장치 및 모듈의 상세한 작동 프로세스에 대해서는, 전술한 방법 실시예에서의 대응하는 프로세스를 참조할 수 있다는 것을 명확하게 이해할 수 있을 것이므로, 여기서는 다시 상세한 설명을 하지 않는다.

본 출원에서 제공된 몇몇 실시예에서, 개시된 시스템, 장치 및 방법은 다른 방식으로 구현될 수 있음을 이해해야 한다. 예를 들어, 기술된 장치 실시예는 단지 예일 뿐이다. 예를 들어, 유닛 분할은 단지 논리 기능 분할일 뿐이며 실제 구현 시에는 다른 분할일 수 있다. 예를 들어, 복수의 유닛 또는 구성요소가 다른 시스템에 결합되거나 통합될 수 있거나, 또는 일부 특징이 무시되거나 수행되지 않을 수 있다. 또한, 표시되거나 논의된 상호 결합 또는 직접 결합 또는 통신 연결은 장치 또는 유닛 사이의 일부 인터페이스, 간접 결합 또는 통신 연결, 또는 전기적 연격, 기계적 연결 또는 다른 형태의 연결을 통해 구현될 수 있다.

별개의 부분(separate part)으로서 기술된 유닛들은, 물리적으로 분리될 수도 분리될 수 없을 수도 있으며, 유닛으로 표시된 부분은 물리 유닛일 수도 물리 유닛이 아닐 수도 있으며, 한 장소에 위치할 수 있거나, 또는 복수의 네트워크 모듈에 분산될 수도 있다. 유닛의 일부 또는 전부는 본 발명의 실시예의 방안의 목적을 달성하기 위한 실제 필요에 따라 선택될 수 있다.

또한, 본 발명의 실시예에서의 기능 유닛들은 하나의 처리 유닛에 통합될 수 있거나, 또는 각각의 유닛은 물리적으로 단독으로 존재할 수 있거나, 둘 이상의 유닛이 하나의 모듈로 통합될 수 있다. 통합된 유닛은 하드웨어의 형태로 구현될 수 있거나, 또는 소프트웨어 기능 유닛의 형태로 구현될 수 있다.

통합된 모듈이 소프트웨어 기능 유닛의 형태로 구현되고 독립된 제품으로 판매되거나 사용되는 경우, 통합된 유닛은 컴퓨터로 판독 가능한 저장 매체에 저장될 수 있다. 이러한 이해를 바탕으로, 본질적으로 본 발명의 기술적 해결방안, 또는 종래 기술에 기여하는 부분, 또는 기술적 방안의 일부는 소프트웨어 제품의 형태로 구현될 수 있다. 컴퓨터 소프트웨어 제품은, 저장 매체에 저장되며, 컴퓨터 기기(개인용 컴퓨터, 서버, 또는 네트워크 기기일 수 있음)에 본 발명의 실시예에 기술된 방법의 단계들 중 일부 또는 전부를 수행하도록 명령하기 위한 여러 명령어를 포함한다. 전술한 저장 매체로는, USB 플래시 드라이브, 탈착 가능한 하드 디스크, 판독 전용 메모리(ROM, Read-Only Memory), 임의 접근 메모리(RAM, Random Access Memory), 자기 디스크, 또는 광디스크와 같은, 프로그램 코드를 저장할 수 있는 임의의 매체를 포함한다.

전술한 설명은 본 발명의 구체적인 구현일 뿐이고, 본 발명의 보호 범위를 한정하기 위한 것은 아니다. 본 발명에 개시된 기술적 범위 내에서 당업자가 쉽게 알아낼 수 있는 임의의 변형 또는 대체는 본 발명의 보호 범위에 속한다. 따라서, 본 발명의 보호 범위는 청구항의 보호 범위에 따라야 한다.

도 2에 기초하여, 일 실시예에서, 폴라 코드 인코더(204)는, 브로드캐스트 시그널링의 페이로드(payload)가 D개의 순환 중복 검사(CRC) 비트 및 M개의 예측 가능한 정보 비트를 포함한다고 결정하고; M개의 예측 가능한 정보 비트를 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트에 각각 매핑하고, D개의 순환 중복 검사(CRC) 비트를 K개의 정보 비트의 나머지 정보 비트 중의 D개의 고 신뢰성 정보 비트에 매핑하여, 매핑된 비트를 획득하고 - 여기서 M은 (K-D)보다 작거나 같고, D, M 및 K는 모두 양의 정수임 -; 매핑된 비트에 대해 폴라 인코딩을 수행하여, 인코딩된 비트를 획득하도록 구성된다.

또한, 송신기(206)는 이어서 레이트 매칭 장치(205)에 의해 처리된 비트를 채널상에서 송신할 수 있다. 예를 들어, 송신기(206)는 다른 상이한 무선 통신 장치(도시되지 않음)에 관련 데이터를 전송할 수 있다.

폴라 코드의 K개의 정보 비트에 대응하는 서브채널 중의 전술한 M개의 저 신로성 서브채널은 전술한 실시예에서의 폴라 코드의 K개 정보 비트 중의 M개의 저 신뢰성 정보 비트에 대한 설명과 일치한다. 정보 비트와 정보 비트에 대응하는 서브채널 사이의 관계를 보다 명확하게 설명하기 위해, 전술한 실시예에서의 폴라 코드의 K개의 정보 비트 중의 M개의 저 신뢰성 정보 비트는 추가로 다음과 같이 설명될 수 있다: K개의 서브채널은 폴라 코드의 서브채널 중에서 선택되고, K개의 정보 비트는 선택된 K개의 서브채널에 매핑되고, 그 후 M개의 저 신뢰성 서브채널은 K개의 서브채널 중에서 선택되고, 선택된 M개의 정보 비트는 선택된 M개의 서브채널에 매핑된다.

전술한 폴라 코드 인코더가 처리를 수행하는 구체적인 프로세스는 아래에서 더 상세히 설명된다.

전술한 실시예에서, PBCH의 페이로드는 액세스 서비스의 내용이 가변적인지에 따라 4가지 유형으로 분류된다. 여기서, 전술한 4가지 유형의 비트 외에, 비트 유형이 변하는 상이한 시나리오에 따라 제5 유형의 비트가 추가된다. 제5 유형의 비트는 다른 시나리오에서 다른 비트 유형의 비트를 포함한다. 예를 들어, 제3 유형의 비트로 분류되는 하나 이상의 비트는 제1 시나리오에서 특정 유형의 콘텐츠를 실어 전달하고, 제1 시나리오에서 수행되는 콘텐츠에 기초하여 제2 유형의 비트로 분류될 수 있다. 이들 비트는 제2 시나리오에서 다른 유형의 내용을 실어 전달하며, 제2 시나리오에서 운반되는 콘텐츠에 기초하여 제3 유형의 비트로 분류될 수 있다. 다시 말해, 서로 다른 콘텐츠에서 서로 다른 내용을 실어 전달하고 상이한 시나리오에서 상이한 유형에 속하는 이러한 비트는 제5 유형의 비트로 분류된다.

제5 유형의 비트의 경우를 상이한 시나리오에 기초하여 아래에 상세하게 설명한다.

(1) 일부 비트는 상이한 시나리오에서 상이한 내용을 실어 전달하고 상이한 유형에 속한다. 특정 유형의 비트는 제1 시나리오에서 하나의 유형의 내용을 실어 전달하고 제2 시나리오에서 다른 유형의 내용을 실어 전달한다: 일부 비트는 제1 시나리오에서 특정 유형의 내용을 실어 전달하고, 하나 이상의 비트는 제2 시나리오에서 다른 유형의 내용을 실어 전달한다. 다시 말해, 상이한 시나리오에서 상이한 내용을 실어 전달하고 상이한 유형에 속하는 이들 비트는 제5 유형의 비트로 분류될 수 있다.

예를 들어, 제3 유형의 비트 중에서, 저주파 애플리케이션 시나리오에서, 시간 시퀀스를 나타내는 일부 비트(예: 동기 블록 색인(synchronization block index), SSBI)는 종종 변경되는 구성을 지시할 수 있다. 이 경우, 이들 비트는 제4 유형 비트로 분류될 수 있다. 시간 시퀀스를 나타내는 이들 비트는 또한 고주파 시나리오에서 시간 시퀀스를 나타내는 데에도 사용된다. 이들 비트가 시간 시퀀스를 나타내는 데 사용되는 경우, 이들 비트는 제3 유형 비트로 분류된다. 즉, 하나 이상의 비트가 고주파 시나리오에서는 제3 유형 비트로 분류되고, 저주파수 시나리오에서는 제4 유형 비트로 분류될 수 있다. 다시 말해, 상이한 시나리오에서 상이한 내용을 실어 전달하고 상이한 유형에 속하는 이러한 비트는 제5 유형의 비트로 분류된다.

(2) 일부 비트는 상이한 시나리오에서 동일한 내용을 실어 전달한다. 그러나 동일한 내용을 실어 전달하는 이러한 비트는 상이한 시나리오에서 상이한 유형에 속한다.

하나 이상의 비트가 일부 시나리오에서는 제1 유형 비트이고, 다른 응용 시나리오에서는 제2 유형 비트 또는 제4 유형 비트이다. 그러나 이러한 비트는 동일한 내용을 실어 전달한다. 예를 들어, 일부 시스템 구성 정보는 동일한 셀에서 작업하는 동안 제4 유형에 속할 수 있다. 셀 핸드오버 동안, 그러한 구성 정보는 다른 방식으로 미리 통지된다. 따라서, 구성 정보는 디코딩 전에 알려지며, 제1 유형 비트로 분류될 수 있다.

다른 예에서, 파일럿 밀도 제어 시그널링은 광대역 애플리케이션 시나리오에서는 제4 유형의 비트에 속하고 협대역 시나리오에서는 제2 유형의 비트에 속한다. 하나 이상의 비트가 제5 유형의 비트로 분류된다.

(3) 상이한 시나리오에서 다른 컨텐츠를 운반하는 이러한 비트에 대한 특별한 경우가 여전히 존재한다: 하나 이상의 비트는 제1 시나리오에서 한 종류의 컨텐츠를 운반하지만, 이들 비트는 제2 시나리오에서 컨텐츠를 운반하지는 않는다. 다시 말해서, 다른 시나리오에서, 비트는 콘텐츠를 운반하거나 운반하지 않을 수 있다.

예를 들어, 제3 유형 비트 중에서, 고주파수 시나리오에서 동기 블록 색인( SSBI)을 지시하는 데 사용되는 비트는 저주파수 시나리오에서 정보를 실어 전달하지 않으며, 하나 이상의 비트는 제5 형 비트로 분류될 수 있다.

다른 예에서, 일부 대역폭 구성 지시 시그널링은 제4 유형의 비트에 속하며 고주파 시나리오에서만 존재한다. 이러한 시그널링을 실어 전달하는 데 사용되는 비트는 저주파 시나리오에서 정보를 전달하지 않는다. 이 경우, 하나 이상의 비트는 제5 유형 비트로 분류될 수 있다.

다음은 제5 유형 비트가 어떻게 폴라 코드의 대응하는 서브채널에 매핑되는지를 상세히 설명한다.

일반적으로, M개의 예측 가능한 정보 비트는 M₅개의 제5 유형 비트를 포함하고, M개의 정보 비트 중의 M개의 저 신뢰성 정보 비트로의 M₅개의 제5 유형 비트의매핑은 구체적으로 다음을 포함한다:

M₅개의 제5 유형 비트를 아래의 하나 이상의 서브채널 조합에 매핑하며, 여기서 하나 이상의 서브채널 조합은 다음을 포함한다:

(M₁+M₅)개의 제1 유형 비트에 대응하는 서브채널에서의 M₅개의 서브채널, (M₂+M₅)개의 제2 유형 비트에 대응하는 서브채널에서의 M₅개의 서브채널, (M₃+M₅)개의 제3 유형 비트에 대응하는 서브채널에서의 M₅개의 서브채널, (M₄+M₅)개의 제4 유형 비트에 대응하는 서브채널에서의 M₅개의 서브채널, 또는 M₂개의 제2 유형 비트에 대응하는 M₂개의 서브채널과 M₃개의 제3 유형 비트에 대응하는 M₃개의 서브채널 사이의 M₅개의 서브채널.

일반적으로, 상이한 애플리케이션 시나리오에 따라, 제5 유형 비트는 제5 유형 비트에 의해 실려 전달되는 내용에 기초하여 매핑된다. 하나 이상의 비트에 실려 전달되는 내용이 제1 유형의 비트 내지 제4 유형의 비트 중 어느 하나에 속하는 경우, 비트 유형의 비트 매핑 방식에 기초하여 매핑이 수행된다. 시스템 설정과 같은 특별한 설정, 예를 들어, 상이한 시나리오의 우선순위에 기초한 설정이 없는 한, 실제 요구에 따라 추가 처리가 수행된다.

다음은 제5 유형의 비트가 분류되는 상이한 방식에 기초한 전술한 매핑 프로세스를 더 설명한다:

(1) 제5 유형 비트의 경우, 제5 유형 비트가 제1 시나리오에서는 한 종류의 내용을 실어 전달하고 제2 시나리오에서는 다른 종류의 내용을 실어 전달하는 경우에 속하면, 제5 유형 비트는 제1 시나리오에서 한 종류의 내용을 실어 전달하고, 제5 유형 비트는 제2 시나리오에서 다른 종류의 내용을 실어 전달한다. 제5 유형 비트는 상이한 시나리오에서 상이한 내용을 실어 전달하고 상이한 유형에 속한다.

제5 유형의 비트는 애플리케이션 시나리오에서 하나 이상의 비트를 사용하는 중요성 또는 우선순위에 기초하여 매핑될 수 있다.

예를 들어, 제3 유형의 비트는, 예를 들어 고주파 시나리오에서 SSBI를 지시하는 데 사용되는 하나 이상의 비트이다. 즉, 고주파수 시나리오에서, 하나 이상의 비트가 제3 유형 비트로 분류된다. 저주파 시나리오에서, 하나 이상의 비트는 종종 변경되는 구성을 지시할 수 있다. 즉, 하나 이상의 비트는 저주파수 시나리오에서 제4 유형의 비트로 분류될 수 있다. 일반적으로, 하나 이상의 비트가 전술한 특성으로 인해 제5 유형의 비트로 분류된다. 그러한 비트가 폴라 코드의 서브채널에 매핑되는 경우: 고주파 시나리오에서, 그 비트는 제3 유형 비트의 내용을 실어 전달하고, 하나 이상의 비트는 제3 유형 비트에 대응하는 서브채널의 위치에 매핑되거나; 또는 저주파 시나리오에서, 하나 이상의 비트는 제4 유형 비트에 대응하는 서브채널의 위치에 매핑된다.

또한, 이들 비트가 저주파 대역에서 유휴 상태이거나 이들 비트의 값이 직접 획득될 수 있으면, 하나 이상의 비트는 제1 유형의 비트로 분류될 수 있다. 저주파수 시나리오에서, 이러한 비트는 제1 유형 비트에 대응하는 서브채널의 위치에 매핑된다. 또 다른 고려 사항이 있다. 시스템 및 시나리오가 시나리오를 기초한 이러한 조정을 지원하지 않으면, 시스템 설계의 초기 단계에서, 상이한 시나리오의 우선순위에 따라 고려해야 한다. 예를 들어, 저주파 시나리오가 더 높은 사용 밀도를 가지면, 전체 시스템의 하나 이상의 비트는 제1 유형 비트 또는 제4 유형 비트를 매핑하는 방식으로 처리된다. 반대로, 고주파 시나리오가 더 중요한 경우, 하나 이상의 비트는 제3 유형의 비트를 매핑하는 방식으로 처리된다.

(2) 일부 비트는 상이한 시나리오에서 동일한 내용을 실어 전달하지만, 동일한 내용을 실어 전달하는 비트는 상이한 시나리오에서 상이한 유형에 속한다. 그러한 비트가 폴라 코드의 서브채널에 매핑되는 경우, 시스템을 설계하는 동안에 시스템의 핸드오버 성능이 우선적으로 고려될 수 있고, 그 후 이들 비트는 폴라 코드의 서브채널에서 저 신뢰성 위치에, 예를 들어, 제1 유형 비트에 대응하는 서브채널 앞에, 또는 제3 유형 비트에 대응하는 서브채널과 제4 유형 비트에 대응하는 서브채널 사이에, 매핑된다. 시스템 설계가 셀 핸드오버에 중점을 두지 않으면, 대응하는 매핑 처리는 원래 분류된 비트 유형의 비트에 기초하여 수행된다.

다른 예에서, 저주파 시나리오에서 다른 방식으로 HFI가 반복적으로 단말기에 통지된다. 이 경우, HFI 정보는 또한 제1 유형 비트의 특성을 갖는다. 폴라 코드의 서브채널에 매핑하기 위해, HFI 정보는 제1 유형 비트에 대응하는 서브채널 앞의 위치에 매핑되거나 다른 신뢰할 수없는 위치에 매핑될 수 있다.

다른 예에서, 파일럿 밀도 제어 시그널링은 광대역 애플리케이션 시나리오에서는 제4 유형의 비트에 속하고 협대역 시나리오에서는 제2 유형의 비트에 속한다. 광대역 애플리케이션 시나리오가 더 자주 사용되며, 시스템에서 더 높은 우선순위의 부하 등을 갖는다. 따라서, 광대역 시스템의 설계 요건이 우선적으로 충족되어, 제4 유형의 비트를 매핑하는 방식으로 하나 이상의 비트를 매핑한다. 반대로, 협대역 기기의 성능이 더 고려되면, 하나 이상의 비트는 제2 유형 비트를 매핑하는 방식으로 매핑된다.

(3) 상이한 시나리오에서 상이한 내용을 실어 전달하는 이러한 비트에 대한 특수한 경우가 여전히 존재한다: 하나 이상의 비트는 제1 시나리오에서 한 종류의 내용을 실어 전달하지만, 이들 비트는 제2 시나리오에서 내용을 실어 전달하지는 않는다. 다시 말해, 상이한 시나리오에서, 비트는 내용을 실어 전달하거나 실어 전달하지 않을 수 있다.

하나 이상의 비트를 매핑하는 방식은 구체적으로 다음과 같다: 예를 들어, 고주파 시나리오에서 SSBI를 지시하는 데 사용되는 하나 이상의 비트는 저주파 시나리오에서 정보를 실어 전달하지 않는다. 이 경우, 하나 이상의 비트는 제1 유형의 비트를 매핑하는 방식으로 처리될 수 있으며, 즉 하나 이상의 비트는 제1 유형 비트에 대응하는 서브채널에 매핑되거나; 또는 제1 유형 비트에 대응하는 서브채널 뒤이지만 제3 유형 비트에 대응하는 서브채널의 위치 앞에 서브채널의 위치에 매핑될 수 있다.

다른 예에서, 일부 대역폭 구성 지시 시그널링은 제4 유형의 비트에 속하며 고주파 시나리오에서만 존재한다. 그러한 시그널링을 실어 전달하는 데 사용되는 하나 이상의 비트는 저주파 시나리오에서 정보를 실어 전달하지 않는다. 고주파수 성능이 우선적으로 고려되면, 하나 이상의 비트는 제1 유형의 비트를 매핑하는 방식으로 처리될 수 있거나, 하나 이상의 비트는 제1 유형의 비트에 대응하는 서브채널의 뒤의 위치이지만 제4 유형 비트에 대응하는 서브채널의 위치 앞에 매핑된다.

전체적으로, 전술한 비트 세트의 분류 및 제1 유형 내지 제5 유형으로의 순서에 기초하여, PBCH의 페이로드의 내용은 정보 비트 세트에서의 서브채널의 신뢰성의 오름차순으로 폴라 코드의 정보 비트 세트에 매핑되거나, 앞에서 뒤로, 정보 비트 세트에서의 서브채널의 자연 시퀀스 번호에 따라 폴라 코드의 정보 비트 세트에 매핑된다. 일반적으로 본 출원은 신뢰성 정렬을 기반으로 설명된다. 구체적인 매핑 방식은 상이한 분류된 유형에 따라 다르다.

또한, 전술한 매핑 방식의 경우, 제5 유형의 비트가 부가되기 때문에, 제5 유형의 비트를 매핑하기 위한 서브채널 선택 동안, 제5 유형 비트에 대응하는 서브채널이 고려될 필요가 있다. 예를 들어, 전술한 매핑 방식에 기초하여, M₁개의 제1 유형 비트에 대응하는 서브채널에 M₅개의 제5 유형 비트를 매핑하는 것은, M₅개의 제5 유형 비트를 (M₁+M₅)개의 제1 유형 비트에 대응하는 서브채널 중의 M₅개의 서브채널에 매핑하는 것으로 이해되어야 한다. 다른 매핑 방식도 유사하게 이해된다.

또한, 선택적으로, 특정 유형으로 분류되는 하나 이상의 비트는 여전히 그 유형으로 추가로 분류될 수 있다. 예를 들어, 하나 이상의 비트의 애플리케이션 시나리오에 기초하여, 제5 유형 비트로 분류된 비트는 매핑하는 동안 추가로 분류되고 그에 상응하여 매핑된다. 이러한 설계는 시스템 호환성 및 일관성에 중점을 두며, 상이한 시나리오의 특성은 최소한의 차이로 종합적으로 고려된다.

예를 들어, 제5 유형의 비트로 분류되고 SSBI를 지시하는 데 사용되는 하나 이상의 비트. 하나 이상의 비트는 고주파수 시나리오에서 제3 유형의 비트에 속한다. 저주파 시나리오에서, 그것들의 사용이 결정될지라도, 그 하나 이상의 비트는 여전히 제3 유형의 비트에 속한다. 전술한 고주파 및 저주파 애플리케이션 시나리오의 경우, 하나 이상의 비트가 추가로 분류되고 이에 상응하여 매핑된다: 하나 이상의 유휴 비트가 미래에 저주파 시나리오에서 사용되지 않으면, 그 하나 이상의 비트는 제3 유형 비트에 대응하는 서브채널에서 상대적으로 저 신뢰성을 갖는 위치에 매핑되거나; 또는 하나 이상의 유휴 비트가 미래에 가능한 사용을 위해 설계되면, 그 하나 이상의 비트는 제3 유형 비트에 대응하는 서브채널에서 상대적으로 고 신뢰성을 갖는 위치에 위치에 매핑된다.

또한, 본 출원의 일 실시예는 도 7에 도시된 분산된 CRC(D-CRC) 인터리빙 프로세스를 더 제공한다.

D-CRC 자체는 한 번의 인터리빙을 필요로 하고, 매핑 프로세스는 또한 한번의 인터리빙을 필요로 한다. 따라서, 두 번의 인터리빙을 조합함으로써 전체 프로세스가 구현될 필요가 있으므로, 두 번의 인터리빙 후의 특정 종류의 내용은 특정 신뢰성을 갖는 채널에 매핑된다. 구체적인 흐름도가 도 7에 도시되어 있다.

a₀, a₁, ..., a_k는 상위 계층으로부터 전달되는 브로드캐스트 정보이며, 인터리빙 1후에 b₀, b₁, ..., b_k로 바뀌고, d개의 CRC 비트가 시퀀스에 연결되어 시퀀스 b₀, b₁, ..., b_k, c₀, c₁, ..., c_d _-1가 획득되며, 분산형 CRC(Distributed-CRC, D-CRC) 인터리빙이 한 번 수행되어 d₀, d₁, ..., d_k _+d- ₁를 획득한다.

D-CRC 인터리빙이 종합적으로 고려된다. 도 3b의 표에서의 최종 매핑 효과를 달성하기 위해, 특정한 신뢰할 수 있는 위치에 배치될 필요가 있는 다양한 유형의 MIB의 비트 순서는 미리 매핑될 수 있으므로, CRC 연결 및 D-CRC 인터리빙을 겪고 폴라 코드에서 서브채널에 매핑되는 비트는 도 3b의 표에서의 최종 매핑 효과를 따른다. 유사하게, 하나의 사전 인터리버(pre-interleaver)가 유사한 효과를 달성하기 위해, 비트 순서가 조정될 MIB 정보에 대해 사전 인터리빙을 수행하는 데 사용될 수 있다.

이하에서는 D-CRC가 있는 경우에 전술한 매핑 방법을 사용하여 폴라 코드의 폴라 서브채널의 매핑을 상세히 설명한다.

실시예 1: 폴라 코드의 코드 길이는 512이고, 브로드캐스트 시그널링의 페이로드(payload)의 결정은 순환 중복 검사(CRC) 비트 및 예측 가능한 정보 비트를 포함한다. 정보 비트의 수량 K는 56이다. 순환 중복 검사(CRC) 비트에 대해, 여기서 D-CRC가 일례로서 사용되고 D는 24비트이다. 예측 가능한 정보 비트의 수량 M은 (56-24)=32 이하이다.

먼저, 서브채널의 신뢰성의 오름차순으로, 정보 비트에 대응하는 서브채널 시퀀스 번호 세트의 시퀀스 번호는 0에서 시작하여 총 56비트이다. 구체적인 세트는 다음과 같다:

(441 469 247 367 253 375 444 470 483 415 485 473 474 254 379 431 489 486 476 439 490 463 381 497 492 443 382 498 445 471 500 446 475 487 504 255 477 491 478 383 493 499 502 494 501 447 505 506 479 508 495 503 507 509 510 511)

K=56 및 D=24에 대한 D-CRC 인터리버는 다음과 같다:

(0 2 3 5 7 10 11 12 14 15 18 19 21 24 26 30 31 32 1 4 6 8 13 16 20 22 25 27 33 9 17 23 28 34 29 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55)

D-CRC 인터리버에 기초하여, 24개의 D-CRC 비트를 실어 전달하기 위해, 전술한 정보 비트에 대응하는 서브채널 중에서 24개의 서브채널이 선택된다. 24개의 구체적인 D-CRC 비트는 아래 24개의 서브채널에 매핑된다:

(446 478 487 490 491 492 493 494 495 497 498 499 500 501 502 503 504 505 506 507 508 509 510 511).

다음으로, 나머지 폴라 서브채널의 시퀀스 번호에 대해, M개의 예측 가능한 정보 비트를 실어 전달하는 데 사용되는 전부 32개의 서브채널이 있으며, 여기서 M은 32 이하이다:

(441 469 247 367 253 375 444 470 483 415 485 473 474 254 379 431 489 486 476 439 463 381 443 382 445 471 475 255 477 383 447 479).

M개의 예측 가능한 정보 비트를 매핑하는 구체적인 방식은 다음과 같다:

(1) M개의 예측 가능한 정보 비트가 제5 유형 비트 및 제3 유형 비트를 포함하는 경우, 제5 유형 비트는 SSBI를 포함하고, 제3 유형 비트는 HFI 및 SFN을 포함하고, 제4 유형 비트는 사용될 RMSI 구성 및/또는 예약된 비트를 포함한다.

(a) 제5 유형 비트 SSBI가 저주파 대역에서 알려진 비트이고 사용되지 않아야 한다는 것을 고려하면, 비트 SSBI는 저주파 대역에서 제1 유형 비트로 분류되고 전술한 32개의 서브채널 세트 중의 3개의 최저 신뢰성 서브채널에 매핑되며, 그 매핑은 다음과 같다:

SSBI: (247 441 469)

(b) 제3 유형 비트 HFI 및 SFN은 (32-3)개, 즉 29개의 서브채널 중의 3개의 최저 신뢰성 서브채널에 매핑된다. 구체적인 매핑은 다음과 같다:

HFI: 367

SFN: (253 375 444 254 415 470 473 474 483 485)

도 7에 도시된 실시예를 참조하면. 비트 시퀀스 d₀, d₁, ..., d_k _+d-1은 전술한 매핑 방식으로 폴라 코드의 서브채널에 매핑된다.

또한, 선택적으로, 전술한 폴라 서브채널과 D-CRC 인터리빙 패턴의 매핑 관계에 기초하여 역 추론(reverse deduction)이 수행되어, 도 7에서의 MIB 시퀀스 a₀, a₁, ..., a_k가 인터리빙 1 및 매핑을 거친 후에 대응하는 출력 인터리빙된 MIB 시퀀스 b₀, b₁, ..., b_k를 획득한다. 세부 사항은 다음과 같다:

SSBI: (24 6 0)

HFI: 7

SFN: (2 10 30 8 17 18 23 16 20 3)

(2) 장래에 제5 유형 비트 SSBI가 저주파 대역에서 사용될 것이라는 점을 고려하여, 비트 SSBI는 제4 유형 비트로 분류된다. 매핑하는 동안, 제3 유형 비트의 매핑이 먼저 고려된다. 제3 유형 비트 HFI 및 SFN은 전술한 32개의 서브채널 세트에서 11개의 최저 신뢰성 서브채널에 매핑된다(HFI 및 SFN은 본 실시예에서 더 분류되지 않음). 다음으로, 21개의 나머지 서브채널이 고려되고, 그 중에서 3개의 서브채널이 SSBI를 실어 전달하기 위해 선택된다. 구체적인 서브채널 매핑 관계는 다음과 같다:

HFI: (441)

SFN: (247 367 469 253 375 415 444 470 483 485)

SSBI: (254 473 474)

또한, 선택적으로, 전술한 폴라 서브채널의 매핑 관계 및 D-CRC 인터리빙 패턴에 기초하여 역추론이 수행되어, 도 7에서 a₀, a₁, ..., a_k가 인터리빙 1 및 매핑을 거친 후에 대응하는 출력 인터리빙된 MIB 시퀀스 b₀, b₁, ..., b_k를 획득한다. 세부사항은 다음과 같다:

HFI: 24

SFN: (6 0 7 2 10 30 8 17 18 23)

SSBI: (16 20 3)

(3) M개의 예측 가능한 정보 비트가 RMSI config와 같은 제2 유형 비트 및 HFI, SFN 및 SSBI와 같은 제3 유형 비트를 포함하는 경우:

먼저, 제2 유형 비트가 고려된다. 제2 유형 비트는 8개의 최저 신뢰성 서브채널에 매핑된다. 그 후, 제3 유형의 비트가 고려된다. 제3 유형 비트는 (32-8)개, 즉 24개의 서브 채널 중의 14개의 최저 신뢰성 서브에 매핑된다.

최종 서브채널 매핑은 다음과 같다:

RMSI Config: (247 253 367 375 441 444 469 470)

HFI: 483

SFN: (415 473 485 254 379 431 474 476 486 489)

SSBI: (381 439 463)

RMSI Config: (24 6 0 7 2 10 30 8)

HFI: 17

SFN: (18 23 16 20 3 11 19 29 28 25)

SSBI: (21 4 12)

(4) M개의 예측 가능한 정보 비트가 사용되지 않아야 하는 예약 비트와 같은 제1 유형 비트와, SSBI, HFI 및 SFN과 같은 제3 유형의 비트를 포함하는 경우:

먼저, 제1 유형 비트가 전술한 32개의 서브채널 중의 3개의 최저 신뢰성 서브채널에 매핑된다. 그 후, 제3 유형 비트가 (32-3)개, 즉 29개의 서브채널 중의 14개의 최저 신뢰성 서브채널에 매핑된다. 최종 서브채널 매핑은 다음과 같다:

Reserved bits(예약된 비트): (247 441 469)

SSBI: (253 367 375)

HFI: 444

SFN: (415 470 483 254 379 431 473 474 485 489)

또한, 선택적으로, 전술한 폴라 서브채널의 매핑 관계 및 D-CRC 인터리빙 패턴에 기초하여 역추론이 수행되어, 도 7에서 a₀, a₁, ..., a_k가 인터리빙 1 및 매핑을 거친 후에 대응하는 출력 인터리빙된 MIB 시퀀스 b₀, b₁, ..., b_k를 획득한다. 세부사항은 다음과 같다: 예약된 비트 24 6 0이 인터리빙 1을 거친 후, 예약된 비트는 출력 인터리빙된 MIB 시퀀스의 위치에 위치한다. 예를 들어, 예약된 비트는 인터리빙된 MIB 시퀀스의 비트 24, 비트 6 및 비트 0에 매핑된다. 즉, 예약된 비트는 MIB 시퀀스에서 b_0, b₆, 및 b₂₄에 배치된다.

SSBI: (7 2 10)

HFI: 30

SFN: (8 17 18 23 16 20 3 11 19 29)

실시예 2: 폴라 코드의 코드 길이는 512이고, 브로드캐스트 시그널링의 페이로드(payload)의 결정은 순환 중복 검사(CRC) 비트 및 예측 가능한 정보 비트를 포함한다. 페이로드는 폴라 코드의 서브채널에서 미리 설정된 위치에 하나 이상의 비트를 더 포함한다. 정보 비트의 수량 K는 56이다. 순환 중복 검사(CRC) 비트에 대해, 여기서 D-CRC가 일례로서 사용되고 D는 24비트이다. 폴라 코드의 서브채널에서 미리 설정된 위치에 있는 비트의 수량은 X인 것으로 가정한다. 예측 가능한 정보 비트의 수량 M은 (56-24-X) 이하이다. 먼저, 서브채널의 신뢰성의 오름차순으로, 정보 비트에 대응하는 서브채널 시퀀스 번호 세트의 시퀀스 번호는 0에서 시작하여 총 56비트이다. 구체적인 세트는 다음과 같다:

K=56 및 D=24에 대한 D-CRC 인터리버는 다음과 같다:

(446 478 487 490 491 492 493 494 495 497 498 499 500 501 502 503 504 505 506 507 508 509 510 511)

다음으로, X개의 서브채널은 총 32개의 서브채널인, 나머지 폴라 서브채널 시퀀스 번호로부터 선택되어, 폴라 코드의 서브채널에서의 미리 설정된 위치에 비트를 실어 전달한다. 예를 들면 다음과 같다:

(1) 3비트의 SSBI는 폴라 코드의 서브채널에서의 미리 설정된 위치에 비트를 실어 전달하는데 사용된다. 이 경우, 3비트의 SSBI는 폴라 코드의 정보 비트의 자연적인 서브채널의 자연 시퀀스에서, 전방 위치, 즉 (247 253 254)에 배치된다. 나머지 (32-3)개, 즉, 29개의 서브채널은 제1 유형의 비트 내지 제4 유형의 비트를 매핑하는 방식으로 M개의 예측 가능한 정보 비트에 매핑된다.

최종 서브채널 매핑은 다음과 같다:

SSBI: (247 253 254)

HFI: 441

SFN: (367 375 469 415 444 470 473 474 483 485)

또한, 선택적으로, 전술한 폴라 서브채널과 D-CRC 인터리빙 패턴의 매핑 관계에 기초하여 역 추론이 수행되어, 도 7에서의 MIB 시퀀스 a₀, a₁, ..., a_k 가 인터리빙 1 및 매핑을 거친 후에 대응하는 출력 인터리빙된 MIB 시퀀스 b₀, b₁, ..., b_k를 획득한다. 세부 사항은 다음과 같다:

SSBI: (0 2 3)

HFI: 24

SFN: (6 7 10 30 8 17 18 23 16 20)

(2) 1비트의 "셀 금지 플래그(Cell barred flag)" 및 3비트의 SSBI는 폴라 코드의 서브채널에서 미리 설정된 위치에 비트를 실어 전달하는 데 사용된다. 이 경우, 1비트의 "셀 금지 플래그" 및 3비트의 SSBI는 폴라 코드의 정보 비트의 서브채널의 자연 시퀀스에서 전방 위치, 즉 (247 253 254 255)에 배치된다. M개의 예측 가능한 정보 비트를 실어 전달하는 나머지 서브채널을 매핑하는 방식의 경우, 매핑은 제1 유형의 비트 내지 제4 유형의 비트를 매핑하는 방식으로 수행된다. 최종 서브채널 매핑은 다음과 같다:

Cell barred: 247

SSBI: (253 254 255)

HFI: 441

SFN: (367 375 469 415 444 470 473 474 483 485)

Cell barred: 0

SSBI: (2 3 5)

HFI: 24

SFN: (6 7 10 30 8 17 18 23 16 20)

(3) 1비트의 "셀 금지 플래그" 및 3비트의 SSBI는 폴라 코드의 서브채널에서 미리 설정된 위치에 비트를 실어 전달하는 데 사용된다. 이 경우, 3비트의 SSBI는 폴라 코드의 정보 비트의 서브채널의 자연 시퀀스에서 전방 위치, 즉, (247 253 254)에 배치된다.

"셀 금지 플래그"는 비교적 전방 위치에 배치된다. "셀 금지 플래그"의 값이 변할 수 있기 때문에, 비교적 고 신뢰성을 갖는 위치에 "셀 금지 플래그"를 배치하는 것이 전체 성능에 이바지한다. 예를 들어, "셀 금지 플래그"는 위치 255에 배치된다. M개의 예측 가능한 정보 비트를 실어 전달하는 나머지 서브채널을 매핑하는 방식의 경우, 매핑은 제1 유형의 비트 내지 제4 유형의 비트에 매핑하는 방식으로 수행된다. 세부 사항은 다시 설명하지 않는다.

전술한 실시예 1 및 실시예 2에서는 정보 비트의 수량 K가 56인 예를 사용하여 상세하게 설명하였다. 이하에서는 정보 비트의 수량 K가 64인 예를 사용하여 상세하게 설명한다.

실시예 3: 폴라 코드(polar code )의 코드 길이는 512이고, 브로드캐스트 시그널링의 페이로드(payload)의 결정은 순환 중복 검사(CRC) 비트 및 예측 가능한 정보 비트를 포함한다. 정보 비트의 수량 K는 64이다. 순환 중복 검사(CRC) 비트에 대해, 여기서 D-CRC가 일례로서 사용되고 D는 24비트이다. 예측 가능한 정보 비트의 수량 M은 (64-24)=40 이하이다.

먼저, 서브채널의 신뢰성의 오름차순으로, 정보 비트에 대응하는 서브채널 시퀀스 번호 세트의 시퀀스 번호는 0에서 시작하여 총 64비트이다. 구체적인 세트는 다음과 같다:

(461 496 351 467 438 251 462 442 441 469 247 367 253 375 444 470 483 415 485 473 474 254 379 431 489 486 476 439 490 463 381 497 492 443 382 498 445 471 500 446 475 487 504 255 477 491 478 383 493 499 502 494 501 447 505 506 479 508 495 503 507 509 510 511)

K=64 및 D=24에 대한 D-CRC 인터리버는 다음과 같다:

(1 4 6 8 10 11 13 15 18 19 20 22 23 26 27 29 32 34 38 39 40 2 5 7 9 12 14 16 21 24 28 30 33 35 41 0 3 17 25 31 36 42 37 43 44 45 46 47 48 49 50 51 52 53 54 55 56 57 58 59 60 61 62 63)

(445 477 489 491 492 493 494 495 496 497 498 499 500 501 502 503 504 505 506 507 508 509 510 511)

다음으로, 나머지 폴라 서브채널의 시퀀스 번호에 대해, M개의 예측 가능한 정보 비트를 실어 전달하는 데 사용되는 전부 40개의 서브채널이 있으며, 여기서 M은 40 이하이다:

(461 351 467 438 251 462 442 441 469 247 367 253 375 444 470 483 415 485 473 474 254 379 431 486 476 439 490 463 381 443 382 471 446 475 487 255 478 383 447 479)

(a) 제5 유형 비트 SSBI가 저주파 대역에서 알려진 비트이고 사용되지 않아야 한다는 것을 고려하면, 비트 SSBI는 저주파 대역에서 제1 유형 비트로 분류되고 전술한 40개의 서브채널 세트 중의 3개의 최저 신뢰성 서브채널에 매핑되며, 그 매핑은 다음과 같다:

SSBI: (351 461 467)

(b) 제3 유형 비트 HFI 및 SFN은 (40-3)개, 즉 37개의 서브채널 중의 3개의 최저 신뢰성 서브채널에 매핑된다. 구체적인 매핑은 다음과 같다:

HFI: 438

SFN: (251 442 462 247 253 367 375 441 444 469)

SSBI: (7 11 14)

HFI: 27

SFN: (4 9 34 32 16 1 13 6 15 39)

(2) 장래에 제5 유형 비트 SSBI가 저주파 대역에서 사용될 것이라는 점을 고려하여, 비트 SSBI는 제4 유형 비트로 분류된다. 매핑하는 동안, 제3 유형 비트의 매핑이 먼저 고려된다. 제3 유형 비트 HFI 및 SFN은 전술한 32개의 서브채널 세트에서 11개의 최저 신뢰성 서브채널에 매핑된다(HFI 및 SFN은 본 실시예에서 더 분류되지 않음). 다음으로, 나머지 서브채널이 고려되고, 그 중에서 3개의 서브채널이 SSBI를 실어 전달하기 위해 선택된다. 구체적인 서브채널 매핑 관계는 다음과 같다:

HFI: 461

SFN: (351 438 467 247 251 367 441 442 462 469)

SSBI: (253 375 444)

HFI: 7

SFN: (11 14 27 4 9 34 32 16 1 13)

SSBI: (6 15 39)

제2 유형 비트가 먼저 고려된다. 제2 유형 비트는 8개의 최저 신뢰성 서브채널에 매핑된다. 그 후, 제3 유형의 비트가 고려된다. 제3 유형 비트는 나머지 서브 채널 중의 14개의 최저 신뢰성 서브에 매핑된다.

RMSI config: 전방 위치에(여기서, RMSI config 제2 유형에 속한다):

RMSI config, HFI, SFN, SSBI, ...

최종 서브채널 매핑은 다음과 같다:

RMSI Config: (251 351 438 441 442 461 462 467)

HFI: 469

SFN: (247 253 367 375 415 444 470 473 483 485)

SSBI: (254 379 474)

RMSI Config: (7 11 14 27 4 9 34 32)

HFI: 16

SFN1: (1 13 6 15 39 21 17 23 25 28)

SSBI: (30 8 18)

먼저, 제1 유형 비트가 전술한 40개의 서브채널 중의 3개의 최저 신뢰성 서브채널에 매핑된다. 그 후, 제3 유형 비트가 나머지 서브채널 중의 14개의 최저 신뢰성 서브채널에 매핑된다.

최종 서브채널 매핑은 다음과 같다:

Reserved bits(예약된 비트): (351 461 467)

SSBI: (251 438 462)

HFI: 442

SFN: (247 441 469 253 367 375 415 444 470 483)

Reserved bits: (7 11 14)

SSBI: (27 4 9)

HFI: 34

SFN: (32 16 1 13 6 15 39 21 17 23)

실시예 4: 폴라 코드의 코드 길이는 512이고, 브로드캐스트 시그널링의 페이로드(payload)의 결정은 순환 중복 검사(CRC) 비트, 예측 가능한 정보 비트, 및 폴라 코드의 서브채널에서 미리 설정된 위치에 하나 이상의 비트를 더 포함한다. 정보 비트의 수량 K는 64이다. 순환 중복 검사(CRC) 비트에 대해, 여기서 D-CRC가 일례로서 사용되고 D는 24비트이다. 폴라 코드의 서브채널에서 미리 설정된 위치에 있는 비트의 수량은 X인 것으로 가정한다. 예측 가능한 정보 비트의 수량 M은 (64-24-X) 이하이다.

K=64 및 D=24에 대한 D-CRC 인터리버는 다음과 같다:

다음으로, X개의 서브채널은 총 40개의 서브채널인, 나머지 폴라 서브채널 시퀀스 번호로부터 선택되어, 폴라 코드의 서브채널에서의 미리 설정된 위치에 비트를 실어 전달한다. 예를 들면 다음과 같다:

(1) 3비트의 SSBI는 폴라 코드의 서브채널에서의 미리 설정된 위치에 비트를 실어 전달하는데 사용된다. 이 경우, 3비트의 SSBI는 폴라 코드의 정보 비트의 자연적인 서브채널의 자연 시퀀스에서, 전방 위치, 즉 (247 251 253)에 배치된다. 나머지 서브채널은 제1 유형의 비트 내지 제4 유형의 비트를 매핑하는 방식으로 M개의 예측 가능한 정보 비트에 매핑된다.

최종 서브채널 매핑은 다음과 같다:

SSBI: (247 251 253)

HFI: 461

SFN: (351 438 467 367 375 441 442 444 462 469)

SSBI: (1 4 6)

HFI: 7

SFN: (11 14 27 9 34 32 16 13 15 39)

(2) 1비트의 "셀 금지 플래그" 및 3비트의 SSBI는 폴라 코드의 서브채널에서 미리 설정된 위치에 비트를 실어 전달하는 데 사용된다. 이 경우, "셀 금지 플래그"의 비트 및 3비트의 SSBI는 폴라 코드의 정보 비트의 서브채널의 자연 시퀀스에서 전방 위치, 즉 (247 253 254 255)에 배치된다. M개의 예측 가능한 정보 비트를 실어 전달하는 나머지 서브채널을 매핑하는 방식의 경우, 매핑은 제1 유형의 비트 내지 제4 유형의 비트를 매핑하는 방식으로 수행된다. 최종 서브채널 매핑은 다음과 같다:

Cell barred: 247

SSBI: (251 253 254)

HFI: 461

SFN: (351 438 467 367 375 441 442 444 462 469)

Cell barred: 1

SSBI: (4 6 8)

HFI: 7

SFN1: (11 14 27 9 34 32 16 13 15 39)

(3) "셀 금지 플래그"의 1 비트 및 3비트의 SSBI는 폴라 코드의 서브채널에서 미리 설정된 위치에 비트를 실어 전달하는 데 사용된다. 이 경우, 3비트의 SSBI는 폴라 코드의 정보 비트의 서브채널의 자연 시퀀스에서 전방 위치, 즉, (247 251 253)에 배치된다. "셀 금지 플래그"는 비교적 전방 위치에 배치된다. "셀 금지 플래그"의 값이 변할 수 있기 때문에, 비교적 고 신뢰성을 갖는 위치에 "셀 금지 플래그"를 배치하는 것이 전체 성능에 이바지한다. 예를 들어, "셀 금지 플래그"는 위치 255에 배치된다. M개의 예측 가능한 정보 비트를 실어 전달하는 나머지 서브채널을 매핑하는 방식의 경우, 매핑은 제1 유형의 비트 내지 제4 유형의 비트에 매핑하는 방식으로 수행된다. 세부 사항은 다시 설명하지 않는다.

Claims

폴라 인코딩 방법으로서,
비트 시퀀스를 입력하는 단계 - 상기 비트 시퀀스는 시간 시퀀스를 나타내는 비트를 포함하고, 상기 시간 시퀀스를 나타내는 비트는 동기화 블록 색인(synchronization block index, SSBI)을 포함함 -;
상기 비트 시퀀스에 대해 인터리빙 및 매핑을 수행하고, 인터리빙된 비트 시퀀스를 출력하는 단계 - 상기 SSBI는 상기 인터리빙된 비트 시퀀스에 대응하는 시퀀스 세트에 매핑되고, 상기 시퀀스 세트는 {2, 3, 5}임 -;
d개의 순환 중복 검사(CRC) 비트를 상기 인터리빙된 비트 시퀀스에 연결하여 연결된 비트 시퀀스를 획득하는 단계 - 여기서 d는 양의 정수임 -;
분산형 순환 중복 검사(distributed-cyclic redundancy check, D-CRC) 인터리빙 패턴에 기초하여 상기 연결된 비트 시퀀스에 대해 D-CRC 인터리빙을 수행하여, D-CRC 인터리빙된 비트 시퀀스를 출력하는 단계;
폴라 인코딩된 시퀀스를 획득하기 위해 상기 D-CRC 인터리빙된 비트 시퀀스에 대해 폴라(polar) 인코딩을 수행하는 단계; 및
상기 폴라 인코딩된 시퀀스를 출력하는 단계
를 포함하는 폴라 인코딩 방법.
제1항에 있어서,
시간 시퀀스를 나타내는 비트는 하프 프레임 지시자(half frame indicator, HFI)를 더 포함하고, 상기 폴라 인코딩 방법은,
상기 HFI를 정보 비트 세트에서 가장 작은 자연 시퀀스 번호를 갖는 비트에 매핑하는 단계 - 상기 정보 비트 세트는 폴라 정보 비트에 대응하는 서브채널의 자연 시퀀스 번호를 앞에서 뒤로 정렬함으로써 획득되는 비트 세트임 -를 더 포함하는 폴라 인코딩 방법.
제1항에 있어서,
상기 D-CRC 인터리빙된 비트 시퀀스에 대해 폴라(polar) 인코딩을 수행하는 단계는 구체적으로,
상기 D-CRC 인터리빙된 비트 시퀀스에서 시간 시퀀스를 나타내는 비트를, 상기 d개의 CRC 비트에 의해 점유되는 서브채널이 폴라 서브채널에서 제외된 후에 획득되는 나머지 서브채널의 폴라 서브채널에 매핑하는 단계를 포함하는, 폴라 인코딩 방법.
제1항에 있어서,
d는 24인, 폴라 인코딩 방법.
제1항에 있어서,
상기 D-CRC 인터리빙 패턴은,
(0 2 3 5 7 10 11 12 14 15 18 19 21 24 26 30 31 32 1 4 6 8 13 16 20 22 25 27 33 9 17 23 28 34 29 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55)인, 폴라 인코딩 방법.
제1항에 있어서,
상기 비트 시퀀스에 대해 인터리빙 및 매핑을 수행하는 단계는 구체적으로,
시간 시퀀스를 나타내는 비트가 SFN인 경우, 상기 SFN의 일부는 상기 인터리빙된 비트 시퀀스에 대응하는 시퀀스 세트의 서브세트에 매핑되고, 상기 서브세트는 {10, 30, 8, 17, 18, 23, 16이거나, 또는 상기 서브세트는 {6, 10, 30, 8, 17, 18, 23}인, 폴라 인코딩 방법.
프로세서 및 메모리를 포함하는 폴라 코딩 장치로서,
상기 메모리는 프로그램의 그룹을 저장하고, 상기 프로세서는 상기 메모리에 저장된 프로그램을 호출하도록 구성되며, 상기 프로그램이 실행될 때, 상기 프로세서는 제1항 내지 제6항 중 어느 한 항에 따른 방법을 수행할 수 있게 되는,
폴라 코딩 장치.
명령어를 포함하는, 컴퓨터로 판독 가능한 저장 매체로서,
상기 명령어가 컴퓨터에서 실행될 때, 상기 컴퓨터는 제1항 내지 제6항 중 어느 한 항에 따른 방법을 수행할 수 있게 되는,
컴퓨터로 판독 가능한 저장 매체.
제1항 내지 제6항 중 어느 한 항에 따른 방법을 수행하도록 구성된 인코딩 장치.
코딩 장치로서,
제1 비트 시퀀스를 획득하는 수단 - 상기 제1 비트 시퀀스는 타이밍을 지시하기 위한 비트를 포함하고, 상기 타이밍을 지시하기 위한 비트는 동기 신호 블록 인덱스(synchronization signal block index, SSBI)를 지시하기 위한 비트의 세트를 포함함 -;
제1 비트 시퀀스를 인터리빙하여, 인터리빙된 시퀀스를 획득하는 수단 - 상기 SSBI를 지시하기 위한 비트의 세트는 상기 인터리빙된 시퀀스에서의 세트에 배치되고, 상기 세트는 {2, 3, 5}임 -;
상기 인터리빙된 시퀀스에 대해 d개의 제1 순환 중복 검사(CRC) 비트를 부가하여, 제2 비트 시퀀스를 획득하는 수단 - 여기서 d는 양의 정수임 -;
분산형 CRC(distributed-CRC, D-CRC) 인터리브 패턴에 따라 상기 제2 비트 시퀀스에 대해 D-CRC 인터리빙하여, 제2 인터리빙된 시퀀스를 획득하는 수단;
상기 제2 인터리빙된 시퀀스를 폴라 인코딩하여, 인코딩된 시퀀스를 획득하는 수단; 및
상기 인코딩된 시퀀스를 출력하는 수단
을 포함하는 코딩 장치.
제10항에 있어서,
상기 타이밍을 지시하기 위한 비트는 하프 프레임 지시(HFI)를 지시하기 위한 하나의 비트를 더 포함하고, 상기 HFI를 지시하기 위한 하나의 비트는 정보 비트 세트에서 가장 작은 시퀀스 번호의 비트 위치에 배치되고, 상기 정보 비트 세트는 상기 인터리빙된 시퀀스의 시작에서부터 폴라(Polar)의 정보 비트에 대응하는 하나 이상의 서브채널의 시퀀스 번호에 기초하여 오름차순으로 정렬된 세트인, 코딩 장치.
제10항에 있어서,
상기 제2 비트 시퀀스에 대해 분산형 CRC(D-CRC) 인터리빙하는 수단은,
상기 제2 비트 시퀀스에서 타이밍을 지시하기 위한 하나 이상의 비트는 d개의 CRC 비트의 서브채널을 제외하고 남은 폴라(Polar) 서브채널에 대응하는 하나 이상의 비트 위치에 배치되는 것을 더 포함하는, 코딩 장치.
제10항에 있어서,
d는 24인, 코딩 장치.
제10항 내지 제13항 중 어느 한 항에 있어서,
상기 인터리브 패턴은,
(0 2 3 5 7 10 11 12 14 15 18 19 21 24 26 30 31 32 1 4 6 8 13 16 20 22 25 27 33 9 17 23 28 34 29 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55)인, 코딩 장치.
제10항에 있어서,
타이밍을 지시하기 위한 비트는 시스템 프레임 번호(system frame number, SFN)을 지시하기 위한 비트의 세트를 더 포함하고, 상기 SFN을 지시하기 위한 비트의 세트 중 일부는 하나의 세트에 배치되고, 상기 세트는 {10, 30，8，17，18，23，16} 또는 {6, 10, 30, 8, 17, 18, 23}을 포함하는, 코딩 장치.
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