KR102321030B1 - Signal synthesizer, signal synthesis method and communication apparatus adjusting automatically frequency deviation difference according to the two point modulation of the phase lock loop - Google Patents

Signal synthesizer, signal synthesis method and communication apparatus adjusting automatically frequency deviation difference according to the two point modulation of the phase lock loop Download PDF

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KR102321030B1 KR1020210045588A KR20210045588A KR102321030B1 KR 102321030 B1 KR102321030 B1 KR 102321030B1 KR 1020210045588 A KR1020210045588 A KR 1020210045588A KR 20210045588 A KR20210045588 A KR 20210045588A KR 102321030 B1 KR102321030 B1 KR 102321030B1
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부영건
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Abstract

The present invention relates to a signal synthesizer, a signal synthesis method, and a communication device comprising: a first cap bank equipped with a plurality of first capacitors of different capacities; a second cap bank equipped with a plurality of second capacitors of the same capacity; a VCO comprising an inductor and outputting a frequency signal according to the capacitors and inductor connected to the first cap bank and the second cap bank; and a digital control block comprising a counter that counts frequency signals and using the counter to calibrate the first cap bank and the second cap bank. Therefore, the present invention is capable of having an effect of automatically compensating for a gain difference.

Description

PLL의 2점 변조 방식에 따른 주파수 변위 차이를 자동 보상하는 신호 합성기, 신호 합성 방법 및 통신 장치{SIGNAL SYNTHESIZER, SIGNAL SYNTHESIS METHOD AND COMMUNICATION APPARATUS ADJUSTING AUTOMATICALLY FREQUENCY DEVIATION DIFFERENCE ACCORDING TO THE TWO POINT MODULATION OF THE PHASE LOCK LOOP} A signal synthesizer, signal synthesis method, and communication device that automatically compensates for the difference in frequency displacement according to the two-point modulation method of PLL }

본 발명은 PLL의 2점 변조 방식에 따른 주파수 변위 차이를 자동 보상하는 신호 합성기, 신호 합성 방법 및 통신 장치에 관한 것으로서, 구체적으로는 프로세서, 전압 및/또는 온도 변화에 따른 2점 변조 방식의 주파수 변위 차이를 디지털 회로를 이용하여 자동으로 보상할 수 있는 PLL의 2점 변조 방식에 따른 주파수 변위 차이를 자동 보상하는 신호 합성기, 신호 합성 방법 및 통신 장치에 관한 것이다. The present invention relates to a signal synthesizer, a signal synthesis method, and a communication device for automatically compensating for a frequency shift difference according to a two-point modulation method of a PLL, and more specifically, to a processor, a frequency of a two-point modulation method according to a change in voltage and/or temperature The present invention relates to a signal synthesizer, a signal synthesis method, and a communication device for automatically compensating for a frequency displacement difference according to a two-point modulation method of a PLL that can automatically compensate for a displacement difference using a digital circuit.

PLL(Phase Lock Loop) 회로는 전자, 제어, 통신 기기 등에서 다양한 목적이나 용도로 사용된다. PLL 회로는 VCO, 디바이더(Divider), 위상 주파수 디텍터(Phase Frequency Detector : PFD) 등을 포함하여 고주파수 신호를 출력한다. PLL 회로는 전자, 제어 기기 내에 클록 신호를 제공할 수 있다. 또는, PLL 회로는 무선통신을 위한 RF 신호를 제공할 수 있다. A PLL (Phase Lock Loop) circuit is used for various purposes or uses in electronics, control, and communication devices. The PLL circuit outputs a high-frequency signal including a VCO, a divider, a phase frequency detector (PFD), and the like. The PLL circuit may provide a clock signal within an electronic, control device. Alternatively, the PLL circuit may provide an RF signal for wireless communication.

FSK(Frequency Shift Keying) 무선 통신 방식에서 PLL 회로는 2개 또는 그 이상의 고주파수의 RF 신호를 출력하도록 구성된다. 예를 들어, PLL 회로는 2.4GHz 대역에서 입력되는 데이터 비트에 따라 데이터 비트에 대응하는 두 개의 주파수 중 특정 주파수에 로킹되고 로킹된 주파수 신호는 RF 신호로 출력된다. In the FSK (Frequency Shift Keying) wireless communication method, a PLL circuit is configured to output two or more high-frequency RF signals. For example, the PLL circuit is locked to a specific frequency among two frequencies corresponding to the data bit according to the data bit input in the 2.4 GHz band, and the locked frequency signal is output as an RF signal.

FSK 무선 통신 방식은 저전력 무선 통신을 위해 바람직하게 이용된다. 진폭 변화로부터 통신 비트를 인식하는 ASK(Amplitude Shift Keying) 무선 통신 방식은 소비 전력을 줄일 수 없어 저전력의 IOT 기기 간의 통신에 적합하지 않다. 반면, FSK 무선 통신 방식은 주파수로 통신 비트를 특정하여 ASK 무선 통신 방식 대비 저전력 상황에서도 통신 가능한 방식이다. The FSK wireless communication method is preferably used for low-power wireless communication. ASK (Amplitude Shift Keying) wireless communication method that recognizes communication bits from amplitude changes cannot reduce power consumption and is not suitable for communication between low-power IOT devices. On the other hand, the FSK wireless communication method is a method that can communicate even in a low power situation compared to the ASK wireless communication method by specifying a communication bit by frequency.

FSK 무선 통신 방식을 이용한 무선 통신을 위해, PLL 회로는 통신 비트를 특정하기 위한 적어도 2개의 고주파수 사이의 전환이 필요하다. 특히, 하나의 고주파수에서 다른 고주파수로의 전환시에 빠른 로킹(locking 또는 동기화)이 매우 필요하다. 빠른 로킹에 따라, PLL 회로를 포함하는 통신 기기는 고속 무선통신이 가능하다. For wireless communication using the FSK wireless communication method, the PLL circuit needs to switch between at least two high frequencies for specifying the communication bit. In particular, fast locking (or synchronization) is very necessary when switching from one high frequency to another. According to the fast locking, the communication device including the PLL circuit is capable of high-speed wireless communication.

PLL 회로에서 빠른 로킹을 위해, PLL 회로는 2점 변조 보상(Two Point Modulation) 회로를 더 구비한다. PLL 회로는 디바이더 변조 회로뿐 아니라 VCO에 두 주파수 사이의 변조를 위한 변조 캡 뱅크(Modulation Cap Bank)를 구비하여 하나의 주파수에서 다른 주파수로 전환시 디바이더 변조 회로의 변경뿐 아니라 변조 캡 뱅크의 캡 연결을 변경하여 PLL 회로 내의 로킹을 빠르게 할 수 있다. For fast locking in the PLL circuit, the PLL circuit further includes a two-point modulation circuit. The PLL circuit has a modulation cap bank for modulation between two frequencies in the VCO as well as a divider modulation circuit, so that when switching from one frequency to another frequency, not only changing the divider modulation circuit but also connecting the cap of the modulation cap bank can be changed to speed up locking in the PLL circuit.

디바이더 변조 회로는 디지털 회로로 주로 구성되는 반면, 변조 캡 뱅크는 다수의 커패시터로 구성되어 다양한 외부 환경에 영향을 받는다. 변조 캡 뱅크의 연결 변경을 통해 VCO가 출력하는 주파수는 제조 공정(process), 인가되는 전압, 온도 변화에 따라 의도된 주파수와 다를 수 있고 이 경우 PLL 회로의 로킹 시간(lock time)이 느려지는 문제점이 발생한다.The divider modulation circuit is mainly composed of a digital circuit, whereas the modulation cap bank is composed of a plurality of capacitors and is affected by various external environments. The frequency output by the VCO by changing the connection of the modulation cap bank may be different from the intended frequency depending on the manufacturing process, applied voltage, and temperature change. In this case, the lock time of the PLL circuit becomes slow. This happens.

공개특허 10-2009-0034874, 2009년04월08일,Patent Publication 10-2009-0034874, April 08, 2009,

본 발명은, 상술한 문제점을 해결하기 위해서 안출한 것으로서, 제조 공정, 전압 및/또는 온도 변화에 따라 2점 변조 보상의 두 변조 사이의 게인 차이를 자동으로 보상하는 신호 합성기, 신호 합성 방법 및 통신 장치를 제공하는 데 그 목적이 있다.The present invention has been devised to solve the above problems, and a signal synthesizer, a signal synthesis method and a communication that automatically compensates for a gain difference between two modulations of two-point modulation compensation according to a manufacturing process, voltage and/or temperature change. The purpose is to provide a device.

또한, 본 발명은 기존의 PLL 회로의 변경을 최소화하면서 변조 캡 뱅크의 연결에 따른 주파수 차이를 실시간 측정하고 측정된 주파수 차이에 따라 변조 캡 뱅크의 연결을 변경하여 자동으로 두 변조 사이의 차이를 보상할 수 있는 신호 합성기, 신호 합성 방법 및 통신 장치를 제공하는 데 그 목적이 있다.In addition, the present invention measures the frequency difference according to the connection of the modulation cap bank in real time while minimizing the change of the existing PLL circuit, and automatically compensates for the difference between the two modulations by changing the connection of the modulation cap bank according to the measured frequency difference An object of the present invention is to provide a signal synthesizer, a signal synthesis method, and a communication device capable of

또한, 본 발명은 주파수간 고속 스위칭을 통해 저전력의 무선기기 사이에 고속 무선통신이 가능하도록 하는 신호 합성기, 신호 합성 방법 및 통신 장치를 제공하는 데 그 목적이 있다.Another object of the present invention is to provide a signal synthesizer, a signal synthesis method, and a communication device that enable high-speed wireless communication between low-power wireless devices through high-speed switching between frequencies.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those of ordinary skill in the art to which the present invention belongs from the following description. will be able

본 발명의 일 양상에 따른 신호 합성기는 서로 다른 용량의 복수의 제1 커패시터를 구비한 제1 캡 뱅크, 동일한 용량의 복수의 제2 커패시터를 구비한 제2 캡 뱅크 및 인덕터를 포함하고 제1 캡 뱅크 및 제2 캡 뱅크의 연결된 커패시터들과 인덕터에 따라 주파수 신호를 출력하는 VCO 및 주파수 신호를 카운팅하는 카운터를 포함하고 카운터를 이용하여 제1 캡 뱅크 및 상기 제2 캡 뱅크를 캘리브레이션하는 디지털 제어 블록을 포함한다.A signal synthesizer according to an aspect of the present invention includes a first cap bank having a plurality of first capacitors of different capacities, a second cap bank having a plurality of second capacitors of the same capacity, and an inductor, and the first cap A digital control block comprising a VCO for outputting a frequency signal and a counter for counting a frequency signal according to the capacitors and inductors connected to the bank and the second cap bank, and calibrating the first cap bank and the second cap bank using the counter includes

상기한 신호 합성기에 있어서, 디지털 제어 블록은 콘트롤러를 더 포함하고, 제1 캡 뱅크로 N 비트의 제1 캡 뱅크 제어신호와 제2 캡 뱅크로 복수의 제2 커패시터 각각을 오픈 또는 연결하기 위한 M 비트의 제2 캡 뱅크 제어신호를 출력하는 콘트롤러는 제1 캡 뱅크 제어신호의 출력을 통해 제1 캡 뱅크에 대한 캘리블레이션의 수행완료 이후에 제2 캡 뱅크 제어신호의 출력을 통해 제2 캡 뱅크에 대한 캘리블레이션을 수행하며, N 과 M은 상이하다.In the signal synthesizer described above, the digital control block further includes a controller, M for opening or connecting each of the N-bit first cap bank control signal to the first cap bank and the plurality of second capacitors to the second cap bank The controller outputting the second cap bank control signal of the bit is configured to output the second cap bank control signal through the output of the second cap bank control signal after the calibration on the first cap bank is completed through the output of the first cap bank control signal. Calibration is performed for the bank, and N and M are different.

상기한 신호 합성기에 있어서, 콘트롤러는, 제1 캡 뱅크의 캘리블레이션에 따라 결정되는 N 비트의 제1 캡 뱅크 제어신호를 출력하는 상태에서 기준 개수로부터 주파수 변위를 반영한 설계 변위 개수의 제2 커패시터를 연결 또는 오픈하기 위한 제2 캡 뱅크 제어신호를 출력하고 카운터로부터 결정되는 제2 실측 주파수와 기준 개수의 제2 커패시터의 연결에 따라 카운터로부터 결정되는 제1 실측 주파수의 비교에 따라 주파수 변위에 대응하는 제2 커패시터의 주파수 변위 개수를 결정한다. In the signal synthesizer, the controller is configured to output the N-bit first cap bank control signal determined according to the calibration of the first cap bank, and the second capacitor having the design displacement number reflecting the frequency displacement from the reference number Outputs a second cap bank control signal to connect or open a second cap bank control signal and responds to frequency displacement according to a comparison of a second measured frequency determined from the counter and a first measured frequency determined from the counter according to the connection of a reference number of second capacitors to determine the number of frequency displacements of the second capacitor.

상기한 신호 합성기에 있어서, 콘트롤러는, 제1 캡 뱅크의 캘리브레이션을 위해, 복수의 제2 커패시터 중 기준 개수의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호를 출력한 상태에서 제1 캡 뱅크 제어신호를 출력하고 카운터로부터 결정되는 제1 실측 주파수와 기준 주파수의 비교에 따라 제1 캡 뱅크 제어신호를 변경하여 제1 캡 뱅크를 캘리블레이션한다. In the signal synthesizer, the controller outputs a second cap bank control signal for connecting a reference number of second capacitors among a plurality of second capacitors to the first cap bank for calibration of the first cap bank. The control signal is output and the first cap bank is calibrated by changing the first cap bank control signal according to the comparison of the first measured frequency determined from the counter and the reference frequency.

상기한 신호 합성기에 있어서, 디지털 제어 블록은 가우시안 필터를 더 포함하고, 데이터 비트를 수신하는 콘트롤러는 가우시안 필터를 통해 현재 출력되는 제2 캡 뱅크 제어신호로부터 데이터 비트에 따라 주파수 변위 개수로부터 결정되는 제2 캡 뱅크 제어신호로 단계적으로 변경하여 출력하고, 콘트롤러는 상태 머신(State Machine)을 포함하여 구현된다. In the above-described signal synthesizer, the digital control block further includes a Gaussian filter, and the controller receiving the data bits is the second cap bank control signal currently output through the Gaussian filter. 2 The cap bank control signal is changed step by step and output, and the controller is implemented including a state machine.

상기한 신호 합성기에 있어서, 신호 합성기는 구비된 PLL 회로를 통해 FSK(Frequency Shift Keying) 무선 통신 방식에 따라 로킹 가능한 복수의 주파수 신호 중 통신 비트를 특정하기 위한 주파수 신호를 생성하여 출력한다.In the above-described signal synthesizer, the signal synthesizer generates and outputs a frequency signal for specifying a communication bit among a plurality of lockable frequency signals according to a Frequency Shift Keying (FSK) wireless communication method through a provided PLL circuit.

상기한 신호 합성기에 있어서, 신호 합성기는 지정된 ISM(Industrial Scientific Medical) 밴드에서의 무선통신을 위한 통신 칩셋에 내장된다.In the signal synthesizer described above, the signal synthesizer is built in a communication chipset for wireless communication in a designated ISM (Industrial Scientific Medical) band.

또한, 본 발명의 일 양상에 따른 신호 합성 방법은 서로 다른 용량의 복수의 제1 커패시터를 포함하는 제1 캡 뱅크를 캘리브레이션 하는 단계, 동일한 용량의 복수의 제2 커패시터를 포함하는 제2 캡 뱅크를 캘리브레이션 하는 단계 및 캘리브레이션에 따라 결정된 제1 캡 뱅크 제어신호와 수신되는 데이터 비트에 대응하고 캘리브레이션에 따라 결정되는 제2 캡 뱅크 제어신호에 따라 제1 캡 뱅크, 제2 캡 뱅크 및 인덕터에 의한 주파수 신호를 출력하는 단계를 포함한다.In addition, the signal synthesis method according to an aspect of the present invention comprises the steps of calibrating a first cap bank including a plurality of first capacitors of different capacities, and a second cap bank including a plurality of second capacitors of the same capacity. A frequency signal generated by the first cap bank, the second cap bank and the inductor according to the calibration step and the second cap bank control signal corresponding to the received data bit and the first cap bank control signal determined according to the calibration and determined according to the calibration outputting the .

상기한 신호 합성 방법에 있어서, 제2 캡 뱅크를 캘리브레이션하는 단계는, N 비트의 제1 캡 뱅크 제어신호의 출력과 변경을 통한 제1 캡 뱅크에 대한 캘리브레이션의 수행 완료 이후에 M 비트의 제2 캡 뱅크 제어신호의 출력을 통해 제2 캡 뱅크에 대한 캘리브레이션을 수행하며, N과 M은 상이하다. In the signal synthesizing method, the calibrating the second cap bank may include outputting and changing the N-bit first cap bank control signal to the second M-bit second cap bank after calibration is completed on the first cap bank. Calibration is performed on the second cap bank through the output of the cap bank control signal, and N and M are different.

상기한 신호 합성 방법에 있어서, 제2 캡 뱅크를 캘리브레이션하는 단계는, 기준 개수로부터 주파수 변위를 반영한 설계 변위 개수의 제2 커패시터를 연결 또는 오픈하기 위한 제2 캡 뱅크 제어신호를 출력하는 단계, 제2 캡 뱅크 제어신호에 따라 생성된 주파수 신호에 대해 카운터를 이용하여 제2 실측 주파수를 결정하는 단계, 기준 개수의 제2 커패시터 연결에 따라 카운터에 의해 결정되는 제1 실측 주파수와 제2 실측 주파수를 비교하는 단계 및 비교에 따라 주파수 변위에 대응하는 제2 커패시터의 주파수 변위 개수를 결정하는 단계를 포함한다. In the above signal synthesis method, the calibrating the second cap bank comprises: outputting a second cap bank control signal for connecting or opening a second capacitor having a design displacement number reflecting the frequency displacement from the reference number; 2 determining a second measured frequency using a counter with respect to a frequency signal generated according to the cap bank control signal; comparing and determining the number of frequency displacements of the second capacitor corresponding to the frequency displacement according to the comparison.

상기한 신호 합성 방법에 있어서, 제1 캡 뱅크를 캘리브레이션 하는 단계는, 복수의 제2 커패시터 중 기준 개수의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호를 출력한 상태에서 제1 캡 뱅크 제어신호를 출력하고 제1 캡 뱅크 제어신호에 따라 생성된 주파수 신호에 대해 카운터로부터 결정되는 제1 실측 주파수와 기준 주파수의 비교에 따라 제1 캡 뱅크 제어신호를 변경하여 제1 캡 뱅크를 캘리블레이션하며, 제2 캡 뱅크를 캘리브레이션하는 단계는 제1 캡 뱅크를 캘리브레이션 하는 단계 이후에 수행된다. In the signal synthesis method, calibrating the first cap bank includes controlling the first cap bank while outputting a second cap bank control signal for connecting a reference number of second capacitors among the plurality of second capacitors. The first cap bank is calibrated by outputting a signal and changing the first cap bank control signal according to the comparison of the first measured frequency determined from the counter with the reference frequency with respect to the frequency signal generated according to the first cap bank control signal and calibrating the second cap bank is performed after calibrating the first cap bank.

상기한 신호 합성 방법에 있어서, 주파수 신호를 출력하는 단계는 가우시안 필터를 통해 현재 출력되는 제2 캡 뱅크 제어신호로부터 데이터 비트에 따라 주파수 변위 개수로부터 결정되는 제2 캡 뱅크 제어신호로 단계적으로 변경하여 출력한다. In the above-described signal synthesis method, the step of outputting the frequency signal includes a step-by-step change from the second cap bank control signal currently output through the Gaussian filter to the second cap bank control signal determined from the number of frequency displacements according to the data bits. print out

또한, 본 발명의 일 양상에 따른 통신 장치는 상기한 신호 합성기를 포함하는 통신 칩셋, 통신 칩셋과 무선통신을 위한 데이터 비트를 송수신하는 프로세서 및 통신 칩셋으로부터의 주파수 신호에 연결되는 안테나를 포함한다. In addition, a communication device according to an aspect of the present invention includes a communication chipset including the signal synthesizer, a processor for transmitting and receiving data bits for wireless communication with the communication chipset, and an antenna connected to a frequency signal from the communication chipset.

상기와 같은 본 발명에 따른 신호 합성기, 신호 합성 방법 및 통신 장치는 제조 공정, 전압 및/또는 온도 변화에 따라 2점 변조 보상의 두 변조 사이의 게인 차이를 자동으로 보상하는 효과가 있다.The signal synthesizer, signal synthesis method, and communication device according to the present invention as described above have an effect of automatically compensating for a gain difference between two modulations of two-point modulation compensation according to a manufacturing process, voltage and/or temperature change.

또한, 본 발명에 따른 신호 합성기, 신호 합성 방법 및 통신 장치는 기존의 PLL 회로의 변경을 최소화하면서 변조 캡 뱅크의 연결에 따른 주파수 차이를 실시간 측정하고 측정된 주파수 차이에 따라 변조 캡 뱅크의 연결을 변경하여 자동으로 두 변조 사이의 차이를 보상할 수 있는 효과가 있다.In addition, the signal synthesizer, signal synthesis method, and communication device according to the present invention measure the frequency difference according to the connection of the modulation cap bank in real time while minimizing the change of the existing PLL circuit, and connect the modulation cap bank according to the measured frequency difference This has the effect of automatically compensating for the difference between the two modulations by changing it.

또한, 본 발명에 따른 신호 합성기, 신호 합성 방법 및 통신 장치는 주파수간 고속 스위칭을 통해 저전력의 무선기기 사이에 고속 무선통신이 가능하도록 하는 효과가 있다. In addition, the signal synthesizer, the signal synthesis method, and the communication apparatus according to the present invention have an effect of enabling high-speed wireless communication between low-power wireless devices through high-speed switching between frequencies.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다. The effects obtainable in the present invention are not limited to the above-mentioned effects, and other effects not mentioned may be clearly understood by those of ordinary skill in the art to which the present invention belongs from the following description. will be.

도 1은 본 발명에 따른 통신 장치의 일 예를 도시한 도면이다.
도 2는 신호 합성기의 주요 구조를 도시한 도면이다.
도 3은 VCO의 내부 구조를 도시한 도면이다.
도 4는 디지털 제어 블록의 내부 상세 구조를 도시한 도면이다.
도 5는 본 발명에 따른 주파수 신호 합성 방법의 예를 도시한 도면이다. 1 is a diagram illustrating an example of a communication device according to the present invention.
2 is a diagram showing the main structure of a signal synthesizer.
3 is a diagram illustrating an internal structure of a VCO.
4 is a diagram illustrating a detailed internal structure of a digital control block.
5 is a diagram illustrating an example of a frequency signal synthesis method according to the present invention.

상술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술 되어 있는 상세한 설명을 통하여 더욱 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하기로 한다. The above-described objects, features, and advantages will become more clear through the detailed description described below in detail with reference to the accompanying drawings, and accordingly, those of ordinary skill in the art to which the present invention pertains can understand the technical spirit of the present invention. can be easily implemented. In addition, in the description of the present invention, if it is determined that a detailed description of a known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 통신 장치(10)의 일 예를 도시한 도면이다.1 is a diagram illustrating an example of a communication device 10 according to the present invention.

도 1의 통신 장치(10)는 무선통신을 수행하는 기기로서 ISM(Industrial Scientific Medical) 대역을 통해 무선통신을 수행하는 기기일 수 있다. 예를 들어, 통신 장치(10)는 900 MHz 대역, 2.4GHz 대역, 5.8GHz 대역 또는 24GHz 대역 등의 ISM 밴드에서 다른 기기와 무선통신을 수행한다. 통신 장치(10)는 무선랜, 블루투스(예를 들어, BLE(Bluetooth Low Energy)), RFID 등의 기존 알려진 무선통신 표준에 따라 다른 통신 장치(10)나 통신 기기와 통신하거나 향후 재정될 무선통신 표준에 따라 무선통신 가능하다. The communication device 10 of FIG. 1 is a device that performs wireless communication and may be a device that performs wireless communication through an Industrial Scientific Medical (ISM) band. For example, the communication device 10 performs wireless communication with other devices in an ISM band such as a 900 MHz band, a 2.4 GHz band, a 5.8 GHz band, or a 24 GHz band. The communication device 10 communicates with another communication device 10 or a communication device according to an existing known wireless communication standard such as wireless LAN, Bluetooth (eg, BLE (Bluetooth Low Energy)), RFID, or wireless communication to be financed in the future Wireless communication is possible according to the standard.

본 발명에 따른 통신 장치(10)는 바람직하게는 FSK(Frequency Shift Keying) 무선 통신 방식에 따른 ISM 밴드의 고주파수 무선신호를 송출하고 수신할 수 있도록 구성된다. 통신 장치(10)는 ISM 밴드에서의 주파수 변화를 통해 전송될 데이터를 인코딩하고 무선(RF신호)으로 송출할 수 있다. The communication device 10 according to the present invention is preferably configured to transmit and receive a high-frequency radio signal of an ISM band according to a FSK (Frequency Shift Keying) radio communication method. The communication device 10 may encode data to be transmitted through a frequency change in the ISM band and transmit it wirelessly (RF signal).

도 1과 같이, 통신 장치(10)는 신호 합성기(100) 및 안테나(500)를 포함하고 설계 예에 따라 프로세서(400), 출력부(300) 및 입력부(200)를 더 포함한다. 통신 장치(10)는 응용 예, 응용 용도 등에 따라 그 외 다른 블록을 더 포함할 수 있다. As shown in FIG. 1 , the communication device 10 includes a signal synthesizer 100 and an antenna 500 , and further includes a processor 400 , an output unit 300 , and an input unit 200 according to a design example. The communication device 10 may further include other blocks according to an application example, an application purpose, and the like.

신호 합성기(100)는 무선통신을 통해 출력될 주파수 신호를 합성한다. 신호 합성기(100)는 PLL 회로를 포함하여 기준 클록(CLKref)으로부터 채배된(multiplied) (고)주파수를 합성하고 합성된 주파수를 출력한다. 신호 합성기(100)는 수신되는 데이터 비트의 값에 따라 다른 주파수를 합성할 수 있다. 신호 합성기(100)는 ISM 밴드(예를 들어, 2.4GHz 대역)에서 설정된 채널에 따라 무선전송을 위해 수신되는 데이터 비트 '0'에 대응하는 주파수를 합성하여 출력하고 데이터 비트 '1'에 대응하는 다른 주파수를 합성하여 출력한다. The signal synthesizer 100 synthesizes a frequency signal to be output through wireless communication. The signal synthesizer 100 includes a PLL circuit to synthesize a multiplied (high) frequency from the reference clock CLKref and outputs the synthesized frequency. The signal synthesizer 100 may synthesize different frequencies according to the values of the received data bits. The signal synthesizer 100 synthesizes and outputs a frequency corresponding to the data bit '0' received for wireless transmission according to a channel set in the ISM band (eg, 2.4 GHz band) and outputs the frequency corresponding to the data bit '1'. Combining other frequencies and outputting them.

신호 합성기(100)는 지정된 ISM 밴드에서의 무선통신을 위한 통신 칩셋에 포함(내장)될 수 있고 통신 칩셋은 신호 합성기(100) 외에 무선통신을 위한 각종 제어 로직과 회로를 더 포함할 수 있다. The signal synthesizer 100 may be included (embedded) in a communication chipset for wireless communication in a designated ISM band, and the communication chipset may further include various control logic and circuits for wireless communication in addition to the signal synthesizer 100 .

안테나(500)는 통신 칩셋(신호 합성기(100))으로부터 출력되는 주파수 신호에 연결되어 주파수 신호를 무선으로 송출한다. 안테나(500)는 설정된 ISM 밴드에서 RF신호의 송출과 수신을 위해 튜닝된다. The antenna 500 is connected to a frequency signal output from the communication chipset (signal synthesizer 100) to wirelessly transmit the frequency signal. The antenna 500 is tuned for transmission and reception of RF signals in a set ISM band.

입력부(200)를 사용자 입력을 수신한다. 입력부(200)는 푸쉬 버튼, 터치 버튼, 터치 패널 등을 포함하여 각종 사용자 입력을 수신한다. The input unit 200 receives a user input. The input unit 200 receives various user inputs including a push button, a touch button, a touch panel, and the like.

출력부(300)는 각종 신호를 출력한다. 출력부(300)는 LED 다이어드, 부저, 스피커 등을 포함하여 오디오나 비디오 신호를 출력한다. 출력부(300)는 통신 장치(10) 내부의 상태나 통신 장치(10)에 의해 감지된 상태 등을 출력할 수 있다. The output unit 300 outputs various signals. The output unit 300 outputs an audio or video signal including an LED diode, a buzzer, a speaker, and the like. The output unit 300 may output an internal state of the communication device 10 or a state detected by the communication device 10 .

프로세서(400)는 통신 장치(10)를 제어한다. 프로세서(400)는 통신 칩셋을 통해 외부의 다른 통신 장치(10)나 통신 기기와 무선통신 가능하다. 프로세서(400)는 내부 상태나 감지 상태 또는 프로그램에 따라 설계된 데이터를 무선으로 외부로 송출할 수 있다. 프로세서(400)는 통신 칩셋과 무선통신을 위한 일련의 데이터 비트를 송신하거나 수신할 수 있다. 프로세서(400)는 마이컴, CPU, MPU, 중앙처리장치, AP 등을 나타내거나 등으로 지칭될 수 있다. The processor 400 controls the communication device 10 . The processor 400 is capable of wireless communication with another external communication device 10 or a communication device through a communication chipset. The processor 400 may wirelessly transmit data designed according to an internal state, a sensed state, or a program to the outside. The processor 400 may transmit or receive a series of data bits for wireless communication with the communication chipset. The processor 400 may represent a microcomputer, a CPU, an MPU, a central processing unit, an AP, or the like.

도 1에 따른 통신 장치(10)는 BLE 무선통신이나 다른 무선통신을 수행하는 IOT(Internet of Things) 기기일 수 있다. 본 발명에 따른 통신 장치(10)는 FSK 무선 통신 기반으로 무선통신을 수행하여 ASK 무선통신 기반의 기기 대비 저전력으로 동작가능하다. The communication device 10 according to FIG. 1 may be an Internet of Things (IOT) device that performs BLE wireless communication or other wireless communication. The communication device 10 according to the present invention performs wireless communication based on FSK wireless communication and can operate with low power compared to ASK wireless communication based devices.

도 2는 신호 합성기(100)의 주요 구조를 도시한 도면이다. 2 is a diagram showing the main structure of the signal synthesizer 100. As shown in FIG.

도 2에 따르면, 신호 합성기(100)는 F-N(Fractional N) 디바이더(Divider)(110), PFD(120)(Phase Frequency Detector : PFD), 차지 펌프(130)(Charge Pump : CP), 루프 필터(140), 선택기(150)(selector), VCO(160)(Voltage Controlled Oscillator : VCO), 하나 이상의 이분기(170)(Half Divider) 및 디지털 제어 블록(190)을 포함한다. 2, the signal synthesizer 100 includes a fractional N (FN) divider 110, a phase frequency detector (PFD) 120, a charge pump 130 (Charge Pump: CP), and a loop filter. 140 , a selector 150 , a voltage controlled oscillator (VCO) 160 , one or more two dividers 170 (half divider), and a digital control block 190 .

도 2의 신호 합성기(100)의 주요 구성은 전형적인 PLL(Phase Lock Loop) 회로를 나타낸다. 본 발명에 따른 신호 합성기(100)는 디지털 제어 블록(190)에 의한 캡 뱅크의 캘리브레이션(calibration)과 튜닝으로 2점 변조(Two Point Modulation) 보상(F-N 디바이더(110)에 의한 변조 보상과 VCO(160)에 의한 변조 보상)의 두 변조 사이의 차이를 고속으로 자동 보상하도록 구성된다. The main configuration of the signal synthesizer 100 of FIG. 2 shows a typical PLL (Phase Lock Loop) circuit. The signal synthesizer 100 according to the present invention is a two-point modulation compensation (Two Point Modulation) compensation by calibration and tuning of the cap bank by the digital control block 190 (modulation compensation by the FN divider 110 and VCO ( 160) and is configured to automatically compensate the difference between the two modulations at high speed.

이하, 신호 합성기(100)의 전형적인 PLL 회로에 대해서는 간단히 살펴보고 본 발명의 주요 기술 특징들을 상세히 살펴보도록 한다. Hereinafter, a typical PLL circuit of the signal synthesizer 100 will be briefly reviewed and the main technical features of the present invention will be described in detail.

PFD(120)(위상 주파수 디텍터)는 F-N 디바이더(110)로부터 출력되는 현재 클록(CLKcur)과 기준 클록(CLKref)을 비교하고 현재 클록과 기준 클록의 차이에 따라 UP/DN 신호를 출력한다. 기준 클록은 온도 등의 변화에도 불구하고 안정적으로 동작하는 오실레이터로부터 출력되는 클록일 수 있고 지정된 베이스 주파수(예를 들어, 40 MHz 등)의 정형파 신호일 수 있다. The PFD 120 (phase frequency detector) compares the current clock CLKcur and the reference clock CLKref output from the F-N divider 110 , and outputs a UP/DN signal according to a difference between the current clock and the reference clock. The reference clock may be a clock output from an oscillator that stably operates despite a change in temperature, or the like, and may be a square wave signal of a specified base frequency (eg, 40 MHz, etc.).

차지 펌프(130)는 VDD 및 GND에 연결되어 PFD(120)로부터의 UP 신호 또는 DN 신호에 따라 전하(charge)를 루프 필터(140)로 제공하거나 루프 필터(140)로부터 전하를 수신한다. The charge pump 130 is connected to VDD and GND to provide charge to the loop filter 140 or receive charge from the loop filter 140 according to the UP signal or the DN signal from the PFD 120 .

루프 필터(140)는 2차 또는 3차의 저항 및 커패시터 회로로 구성되어 차지 펌프(130)로부터의 전하를 축전하고 고주파수 신호를 필터링한다. 루프 필터(140)는 LPF(Low Pass Filter)로 구성되어 낮은 주파수를 제외한 주파수를 제거하도록 구성되고 차지 펌프(130)에 의해 차징된 루프 전압을 출력한다. The loop filter 140 is composed of a secondary or tertiary resistor and capacitor circuit to store electric charge from the charge pump 130 and filter a high-frequency signal. The loop filter 140 is configured as a low pass filter (LPF) to remove frequencies except for low frequencies, and outputs a loop voltage charged by the charge pump 130 .

선택기(150)는 디지털 제어 블록(190)으로부터 수신되는 코어스(coarse) 선택 신호에 따라 VC 전압 또는 루프 전압을 VCO 인가 전압(Vctrl)으로 출력한다. The selector 150 outputs a VC voltage or a loop voltage as a VCO applied voltage Vctrl according to a coarse selection signal received from the digital control block 190 .

VCO(160)는 선택기(150)로부터의 인가 전압(Vctrl)에 대응하는 주파수 신호를 생성하여 출력한다. VCO(160)는 내부에 버랙터(167) 및 복수의 캡 뱅크(163, 165)와 인덕터(161)를 포함하여 버랙터(167), 캡 뱅크(163, 165)의 커패시터, 인덕터(161) 및 인가 전압(Vctrl)의 연결에 따른 주파수 신호를 생성하여 출력한다. VCO(160)로부터 출력되는 주파수 신호는 인덕터(161)에 연결된 커패시터들의 용량과 인덕터(161)의 용량에 비례하여 결정된다. VCO(160)로부터 출력되는 주파수 신호(VCOout)는 사인(sine) 파형을 가질 수 있고 연결된 커패시터의 용량과 인덕터(161)의 용량에 따라 특정 ISM 밴드에서의 주파수를 가질 수 있다. The VCO 160 generates and outputs a frequency signal corresponding to the voltage Vctrl applied from the selector 150 . The VCO 160 includes a varactor 167 and a plurality of cap banks 163 and 165 and an inductor 161 therein. and a frequency signal according to the connection of the applied voltage Vctrl is generated and output. The frequency signal output from the VCO 160 is determined in proportion to the capacitance of the capacitors connected to the inductor 161 and the capacitance of the inductor 161 . The frequency signal VCOout output from the VCO 160 may have a sine waveform and may have a frequency in a specific ISM band according to the capacitance of the connected capacitor and the capacitance of the inductor 161 .

커패시터의 용량과 인덕터(161)의 용량은 신호 합성기(100)의 설계 공정, 신호 합성기(100)의 외부 온도, 외부에서 인가되는 전압에 따라 달라지고(일정치 않고) 그에 따라 VCO(160)에서 연결된 커패시터의 용량과 인덕터(161)의 용량에 따라 출력되는 주파수 신호도 달라진다(일정치 않다). The capacitance of the capacitor and the capacitance of the inductor 161 vary (not constant) depending on the design process of the signal synthesizer 100, the external temperature of the signal synthesizer 100, and the voltage applied from the outside, and accordingly, in the VCO 160 The output frequency signal also varies (not constant) according to the capacitance of the connected capacitor and the capacitance of the inductor 161 .

이와 같이 VCO(160)에서 출력되는 주파수 신호는 노출된 외부 환경에 따라 가변적으로 달라져 이를 튜닝할 필요가 있다. In this way, the frequency signal output from the VCO 160 is variably changed according to the exposed external environment, so it is necessary to tune it.

VCO(160)는 디지털 제어 블록(190)으로부터 수신되는 제어신호에 따라 내부 캡 뱅크의 커패시터를 인덕터(161)에 연결하고 그에 따라 지정된 ISM 밴드의 고주파수 신호를 생성하고 출력한다. The VCO 160 connects the capacitor of the inner cap bank to the inductor 161 according to the control signal received from the digital control block 190, and generates and outputs a high frequency signal of the designated ISM band accordingly.

VCO(160)의 상세한 구조와 제어에 대해서는 도 3 및 도 5에서 좀 더 상세히 살펴보도록 한다. A detailed structure and control of the VCO 160 will be described in more detail with reference to FIGS. 3 and 5 .

신호 합성기(100)는 하나 또는 복수의 이분기(170)를 가진다. 하나의 이분기(170)는 VCO(160)에 연결되어 VCO(160)로부터 출력되는 주파수 신호(VCOout)를 2로 디바이딩(나누어)하여 출력한다. 이분기(170)에 의해 디바이딩된 주파수 신호(Sout)는 안테나(500)를 통해 출력될 수 있다. The signal synthesizer 100 has one or a plurality of bifurcations 170 . One bifurcated 170 is connected to the VCO 160 and divides (divides) the frequency signal VCOout by 2 and outputs it. The frequency signal Sout divided by the splitter 170 may be output through the antenna 500 .

다른 하나의 이분기(170)는 하나의 이분기(170)에 연결되어 해당 이분기(170)로부터 출력되는 주파수 신호를 재차 2로 디바이딩하여 출력한다. 다른 하나의 이분기(170)에 의해 나누어진 주파수 신호(VCOin)는 다른 하나의 이분기(170)에 연결된 디지털 제어 블록(190)과 F-N 디바이더(110)로 입력된다. The other bifurcated 170 is connected to one bifurcated 170 and divides the frequency signal output from the corresponding bifurcated 170 by 2 again and outputs it. The frequency signal VCOin divided by the other dicer 170 is input to the digital control block 190 and the F-N divider 110 connected to the other dicer 170 .

F-N 디바이더(110)는 이분기(170)로부터의 주파수 신호(VCOin)를 설정된 분주비에 따라 나누고(디바이딩) 나누어진 주파수 신호를 현재 클록 신호(CLKcur)로 출력한다. F-N 디바이더(110)는 시그마 델타 모듈레이터(Sigma Delta Modulator : SDM)를 포함하여 수신되는 CH 신호와 주파수 변위 신호에 따라 출력되는 주파수 신호(CLKcur)를 튜닝할 수 있다. F-N 디바이더(110)는 내부 카운터를 포함하는 디지털 회로로 구성된다. The F-N divider 110 divides the frequency signal VCOin from the bifurcater 170 according to a set division ratio (divide) and outputs the divided frequency signal as a current clock signal CLKcur. The F-N divider 110 may tune an output frequency signal CLKcur according to a received CH signal and a frequency shift signal including a sigma delta modulator (SDM). The F-N divider 110 is composed of a digital circuit including an internal counter.

디지털 제어 블록(190)은 신호 합성기(100)를 제어한다. 디지털 제어 블록(190)은 외부로부터 수신되는 제어신호에 따라 선택기(150), VCO(160) 및 F-N 디바이더(110)를 제어하여 VCO(160) 내의 캡 뱅크를 캘리브레이션하고 캘리브레이션에 따라 결정되는 제어신호로 VCO(160) 내의 캡 뱅크의 커패시터를 연결 또는 오픈하여 VCO(160)에서 튜닝된 하나 이상의(바람직하게는 두 개의) 주파수 신호를 출력하도록 한다. The digital control block 190 controls the signal synthesizer 100 . The digital control block 190 controls the selector 150 , the VCO 160 , and the FN divider 110 according to a control signal received from the outside to calibrate the cap bank in the VCO 160 , and a control signal determined according to the calibration Connects or opens the capacitor of the cap bank in the VCO 160 to output one or more (preferably two) frequency signals tuned by the VCO 160 .

디지털 제어 블록(190)에 대해서는 도 4 및 도 5를 통해 좀 더 상세히 살펴보도록 한다. The digital control block 190 will be described in more detail with reference to FIGS. 4 and 5 .

도 3은 VCO(160)의 내부 구조를 도시한 도면이다. 3 is a diagram illustrating an internal structure of the VCO 160 .

도 3에 따르면, 본 발명의 일 실시예의 VCO(160)는 네 개의 모스펫(MOSFET), 인덕터(161)(inductor), VCO용 캡 뱅크(이하 "제1 캡 뱅크"라 함), 2점 변조에 사용되는 TPM(Two Point Modulation) 캡 뱅크(이하 "제2 캡 뱅크"라 함) 및 버랙터(167)(varactor)를 포함하여 구성된다. Referring to FIG. 3 , the VCO 160 of an embodiment of the present invention includes four MOSFETs, an inductor 161 (inductor), a cap bank for VCO (hereinafter referred to as a “first cap bank”), two-point modulation. It is configured to include a TPM (Two Point Modulation) cap bank (hereinafter referred to as a "second cap bank") and a varactor 167 used in the .

2개의 모스펫(M3, M4)은 VDD(예를 들어, 1.2V, 1.8V 등)에 연결되고 나머지 2개의 모스펫(M1, M2)은 그라운드(GND)에 연결되고 그 사이에 인덕터(161), 제1 캡 뱅크(163), 제2 캡 뱅크(165) 및 버랙터(167)가 연결된다. 인덕터(161) 및 버랙터(167)와 제1 캡 뱅크(163)의 연결된 커패시터와 제2 캡 뱅크(165)의 연결된 커패시터에 따라 VCO(160)는 (고)주파수 신호를 생성하여(합성하여) 출력한다. Two MOSFETs (M3, M4) are connected to VDD (eg, 1.2V, 1.8V, etc.) and the other two MOSFETs (M1, M2) are connected to ground (GND) and an inductor 161 between them; The first cap bank 163 , the second cap bank 165 , and the varactor 167 are connected. According to the capacitor connected to the inductor 161 and the varactor 167 and the first cap bank 163 and the capacitor connected to the second cap bank 165, the VCO 160 generates a (high) frequency signal (by synthesizing it) ) is printed.

버랙터(167)는 선택기(150)로부터 출력되는 전원(Vctrl)에 따라 튜닝된다.The varactor 167 is tuned according to the power Vctrl output from the selector 150 .

제1 캡 뱅크(163)는 서로 다른 용량의 커패시터(이하 "제1 커패시터"라 함)를 복수 개 구비하고 인가되는 캡 뱅크 제어신호(이하 "제1 캡 뱅크 제어신호"라 함)에 따라 해당 제1 커패시터를 인덕터(161)에 연결하거나 인덕터(161)로부터 오픈한다. The first cap bank 163 includes a plurality of capacitors (hereinafter, referred to as “first capacitors”) of different capacitances, and corresponding to each other according to an applied cap bank control signal (hereinafter referred to as “first cap bank control signal”). The first capacitor is connected to the inductor 161 or opened from the inductor 161 .

제1 캡 뱅크(163)는 N(예를 들어, 10 등) 개의 제1 커패시터를 가질 수 있고 각각의 제1 커패시터는 연결된 스위치에 대해 인가되는 N 비트의 제1 캡 뱅크 제어신호 중 대응하는 1 비트의 제어신호에 의한 제어로 인덕터(161)에 연결되거나 오픈된다. 제1 커패시터의 용량은 서로 다르고 예를 들어, 제1 캡 뱅크(163)의 N-1번째 비트에 대응하는 제1 커패시터의 용량은 N번째 비트에 대응하는 제1 커패시터의 용량보다 두 배 더 클 수 있다. 제1 캡 뱅크(163)는 VCO(160)에서 출력되는 주파수 신호의 기준 주파수(예를 들어, VCO(160)에서 출력되는 두 주파수 사이의 중간 주파수)를 설정하기 위해 이용된다. The first cap bank 163 may have N (eg, 10, etc.) first capacitors, each of the first capacitors having a corresponding one of the N bits of the first cap bank control signal applied to the connected switch. It is connected to or opened to the inductor 161 under the control by the control signal of the bit. The capacitance of the first capacitor is different from each other, and for example, the capacitance of the first capacitor corresponding to the N-1 th bit of the first cap bank 163 is twice greater than the capacitance of the first capacitor corresponding to the N th bit. can The first cap bank 163 is used to set a reference frequency of a frequency signal output from the VCO 160 (eg, an intermediate frequency between two frequencies output from the VCO 160 ).

제2 캡 뱅크(165)는 동일한 용량의 커패시터(이하 "제2 커패시터"라 함)를 복수 개 구비하고 인가되는 캡 뱅크 제어신호(이하 "제2 캡 뱅크 제어신호"라 함)에 따라 해당 제2 커패시터를 인덕터(161)에 연결하거나 인덕터(161)로부터 오픈한다. The second cap bank 165 includes a plurality of capacitors (hereinafter, referred to as “second capacitors”) having the same capacity, and according to an applied cap bank control signal (hereinafter referred to as “second cap bank control signal”), the corresponding second cap bank 165 is used. 2 Connect a capacitor to inductor 161 or open from inductor 161 .

제2 캡 뱅크(165)는 M(예를 들어, 192개, M은 N과 다름) 개의 동일한 용량(예를 들어, 50 aF(atto F))의 제2 커패시터를 가진다. 각각의 제2 커패시터는 스위치에 연결되고 M 비트의 제2 캡 뱅크 제어신호 중 해당 제2 커패시터의 대응하는 1 비트 신호에 연결된 스위치에 대한 제어로 인덕터(161)에 연결되거나 오픈된다. 설계 예에 따라, 하나의 스위치에 두 개 또는 세 개의 제2 커패시터가 직렬로 연결될 수 있다. 제2 캡 뱅크(165)는 기준 주파수로부터 지정된 주파수 옵셋(예를 들어, 1 MHz)의 주파수 변위(frequency deviation)(예를 들어, 기준 주파수 +/- 주파수 옵셋)의 설정을 위해 사용된다. The second cap bank 165 has M (eg, 192, M is different from N) second capacitors of equal capacitance (eg, 50 aF (atto F)). Each second capacitor is connected to a switch and is connected or opened to the inductor 161 as a control for the switch connected to the corresponding 1-bit signal of the corresponding second capacitor among the M-bit second cap bank control signals. According to a design example, two or three second capacitors may be connected in series to one switch. The second cap bank 165 is used for setting a frequency deviation (eg, reference frequency +/- frequency offset) of a specified frequency offset (eg, 1 MHz) from the reference frequency.

도 3의 예와 같은 VCO(160)는 인가되는 전원(Vctrl)(에 따른 버랙트 용량)과 제1 캡 뱅크(163)의 인덕터(161)에 연결되는 제1 커패시터의 용량, 제2 캡 뱅크(165)의 인덕터(161)에 연결되는 제2 커패시터의 용량 및 인덕터(161)의 용량에 따라 변화하거나 변경되는 아날로그의 주파수 신호(예를 들어, 싸인파)를 생성하여 출력한다. The VCO 160 as in the example of FIG. 3 includes the applied power Vctrl (according to the varact capacitance), the capacitance of the first capacitor connected to the inductor 161 of the first cap bank 163, and the second cap bank An analog frequency signal (eg, a sine wave) that is changed or changed according to the capacitance of the second capacitor connected to the inductor 161 at 165 and the capacitance of the inductor 161 is generated and output.

도 4는 디지털 제어 블록(190)의 내부 상세 구조를 도시한 도면이다. 4 is a diagram illustrating a detailed internal structure of the digital control block 190 .

도 4에 따르면, 디지털 제어 블록(190)은 카운터(191)(Counter), 가우시안 필터(195)(Gaussian filter) 및 콘트롤러(199)를 포함하고 그 외 다른 블록을 더 포함할 수 있다. Referring to FIG. 4 , the digital control block 190 includes a counter 191 (Counter), a Gaussian filter 195 (Gaussian filter), and a controller 199 , and may further include other blocks.

카운터(191)는 VCO(160)로부터 출력되는 주파수 신호(예를 들어, VCOin)를 카운팅한다. 카운터(191)는 지정된 마스크 시간(예를 들어, 1초 등) 동안 출력 주파수 신호의 개수를 카운팅하고 카운팅된 수(데이터) 또는 카운팅된 수를 나타내는 비트 신호를 출력한다. 카운터(191)는 CLKref(도 2 참조) 신호를 이용하여 VCOin의 지정된 마스크 시간 동안의 개수를 카운팅 가능하다.The counter 191 counts a frequency signal (eg, VCOin) output from the VCO 160 . The counter 191 counts the number of output frequency signals for a specified mask time (eg, 1 second, etc.) and outputs the counted number (data) or a bit signal representing the counted number. The counter 191 can count the number of VCOin during a specified mask time using a CLKref (refer to FIG. 2) signal.

가우시안 필터(195)는 제2 캡 뱅크(165)로 출력되는 제2 캡 뱅크 제어신호를 필터링한다. 가우시안 필터(195)는 무선통신을 통해 출력되는 특정 데이터 비트(예를 들어, '0')가 변경되는 경우에 가우시안 분포 함수에 따라 특정 데이터 비트에 대응하는 출력 주파수로부터 변경되는 데이터 비트에 대응하는 출력 주파수로 부드럽게 변경되도록 시간 함수로 동작한다. 여기서, 가우시안 필터(195)는 디지털 제어 블록(190) 내에서 생략되거나 다른 필터로 대체되거나 콘트롤러(199) 내에 내장될 수 있다. 그 외 가우시안 필터(195)는 F-N 디바이더(110)로 출력되는 주파수 변위 신호를 필터링할 수도 있다.The Gaussian filter 195 filters the second cap bank control signal output to the second cap bank 165 . The Gaussian filter 195 corresponds to a data bit that is changed from an output frequency corresponding to a specific data bit according to a Gaussian distribution function when a specific data bit (eg, '0') output through wireless communication is changed. It operates as a function of time to smoothly change to the output frequency. Here, the Gaussian filter 195 may be omitted from the digital control block 190 or replaced with another filter, or may be built into the controller 199 . In addition, the Gaussian filter 195 may filter the frequency shift signal output to the F-N divider 110 .

콘트롤러(199)는 외부(신호 합성기(100) 외부)로부터 입력되는 신호에 따라 신호 합성기(100)를 제어한다. 콘트롤러(199)는 구비된 카운터(191)를 이용하여 제1 캡 뱅크(163)와 제2 캡 뱅크(165)를 순차적으로 캘리브레이션(교정)하고 무선통신을 위해 수신되는 데이터 비트 신호에 따라 캘리블레이션에 따라 결정되는 제2 캡 뱅크 제어신호를 제2 캡 뱅크(165)로 출력하여 데이터 비트( 신호)에 대응하는 주파수를 VCO(160)가 생성하여 출력하도록 한다.The controller 199 controls the signal synthesizer 100 according to a signal input from the outside (outside of the signal synthesizer 100 ). The controller 199 sequentially calibrates (calibrates) the first cap bank 163 and the second cap bank 165 using the provided counter 191 and calibrates it according to a data bit signal received for wireless communication. The VCO 160 generates and outputs a frequency corresponding to the data bit (signal) by outputting the second cap bank control signal determined according to the ratio to the second cap bank 165 .

콘트롤러(199)는 신호 합성기(100) 외부의 제어기 등으로부터 수신되는 콘트롤 신호에 따라 무선통신으로 출력될 기준 주파수, 기준 주파수에서의 채널 등을 인식하거나 설정하고 캘리브레이션 시작 신호(예를 들어 리셋 신호나 지정된 신호)에 따라 내부 제1 캡 뱅크(163)와 제2 캡 뱅크(165)를 순차적으로 캘리브레이션한다. 캘리브레이션 이후에 콘트롤러(199)는 외부의 제어기로부터 수신되는 데이터 비트 신호에 따라 데이터 비트에 대응하는 주파수를 VCO(160)가 출력하도록 제2 캡 뱅크(165)를 제어한다. The controller 199 recognizes or sets a reference frequency to be output through wireless communication, a channel at the reference frequency, etc. according to a control signal received from a controller outside the signal synthesizer 100, and a calibration start signal (eg, a reset signal or The internal first cap bank 163 and the second cap bank 165 are sequentially calibrated according to a designated signal). After calibration, the controller 199 controls the second cap bank 165 so that the VCO 160 outputs a frequency corresponding to the data bit according to the data bit signal received from the external controller.

콘트롤러(199)는 상태 머신(State Machine)을 포함하여 구현되고 상태 머신은 외부로부터의 신호와 카운터(191)로부터의 신호에 따라 상태를 변경하고 변경된 상태에서 각종 제어신호를 출력하도록 구성된다. The controller 199 is implemented including a state machine, and the state machine is configured to change a state according to a signal from the outside and a signal from the counter 191 and output various control signals in the changed state.

콘트롤러(199)의 상세한 제어에 대해서는 도 5에서 좀 더 상세히 살펴보도록 한다. Detailed control of the controller 199 will be described in more detail with reference to FIG. 5 .

도 5는 본 발명에 따른 주파수 신호 합성 방법의 예를 도시한 도면이다.5 is a diagram illustrating an example of a frequency signal synthesis method according to the present invention.

도 5의 주파수 신호 합성 방법은 신호 합성기(100)에 의해 수행되고 바람직하게는 디지털 제어 블록(190)의 콘트롤러(199)에 의한 제어로 이루어진다. The frequency signal synthesis method of FIG. 5 is performed by the signal synthesizer 100 and is preferably controlled by the controller 199 of the digital control block 190 .

먼저, 신호 합성기(100)(콘트롤러(199))는 캘리브레이션 시작 신호를 수신(S110)한다. 신호 합성기(100)(콘트롤러(199))는 신호 합성기(100)가 내장되는 통신 칩셋의 제어기나 통신 칩셋 외부의 프로세서(400) 등으로부터 캘리브레이션 시작 신호를 수신한다. 캘리브레이션 시작 신호는 통신 장치(10)에 대한 전원 인가에 따른 리셋 신호로부터 생성되거나 통신 장치(10)의 외부 환경 변화(예를 들어, 온도 변화 등)를 인식한 통신 칩셋의 제어기나 통신 칩셋 외부의 프로세서(400)에 의해 생성되는 신호일 수 있다. First, the signal synthesizer 100 (controller 199) receives a calibration start signal (S110). The signal synthesizer 100 (controller 199 ) receives a calibration start signal from a controller of a communication chipset in which the signal synthesizer 100 is built or a processor 400 outside the communication chipset. The calibration start signal is generated from a reset signal according to the application of power to the communication device 10 or a controller of the communication chipset that recognizes a change in the external environment (eg, temperature change, etc.) of the communication device 10 or external to the communication chipset. It may be a signal generated by the processor 400 .

그 외, 신호 합성기(100)(콘트롤러(199))는 통신 칩셋의 제어기나 통신 칩셋 외부의 프로세서(400)로부터 기준 주파수, 주파수 채널과 나아가 주파수 변위량을 특정하기 위한 콘트롤 신호를 캘리브레이션 시작 신호의 수신전, 수신후, 또는 수신 동안에 수신할 수 있다. In addition, the signal synthesizer 100 (controller 199) receives a calibration start signal from a controller of the communication chipset or a control signal for specifying a reference frequency, a frequency channel, and further a frequency shift amount from a processor 400 outside the communication chipset. You can receive before, after, or during reception.

캘리브레이션 시작 신호의 수신에 따라, 신호 합성기(100)(콘트롤러(199))는 먼저 기준 주파수를 VCO(160)가 출력하도록 서로 다른 용량의 제1 커패시터를 포함하는 제1 캡 뱅크(163)를 캘리브레이션(S130)한다. Upon reception of the calibration start signal, the signal synthesizer 100 (controller 199) first calibrates the first cap bank 163 including first capacitors of different capacities so that the VCO 160 outputs a reference frequency. (S130).

신호 합성기(100)(콘트롤러(199))는 제2 캡 뱅크(165)의 M 개의 제2 커패시터 중 기준 개수(예를 들어, M/2 개 등)의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호를 출력하고 코어스 선택 신호(예를 들어 '0')를 출력하여 선택기(150)에서 루프 필터(140)의 동적으로 변화하는 전원 출력이 아닌 고정 전압을 VCO(160)로 출력하고 있는 상태에서 제1 캡 뱅크(163)를 캘리브레이션한다. The signal synthesizer 100 (controller 199 ) has a second cap for connecting a reference number (eg, M/2, etc.) of second capacitors among the M second capacitors of the second cap bank 165 . By outputting the bank control signal and outputting the coarse selection signal (for example, '0'), the selector 150 outputs a fixed voltage to the VCO 160 rather than the dynamically changing power output of the loop filter 140. In this state, the first cap bank 163 is calibrated.

신호 합성기(100)(콘트롤러(199))는 상태 머신에 따라 기준 주파수로 출력할 것으로 예상되는 제1 커패시터의 전체 용량인 N 비트 데이터를 생성하고 N 비트 데이터에 대응하는 제1 캡 뱅크 제어신호를 제1 캡 뱅크(163)로 출력한다. The signal synthesizer 100 (controller 199) generates N-bit data, which is the total capacity of the first capacitor expected to be output at a reference frequency according to the state machine, and generates a first cap bank control signal corresponding to the N-bit data. output to the first cap bank 163 .

VCO(160)는 제2 캡 뱅크 제어신호에 따라 기준 개수의 제2 커패시터가 연결된 상태에서 제1 캡 뱅크 제어신호를 수신하고 제1 캡 뱅크 제어신호에 따라 대응하는 스위치를 온/오프하여 제1 캡 뱅크 제어신호에 따라 설정되는 용량의 제1 커패시터를 인덕터(161)에 연결하고 그에 따라 주파수 신호(VCOout)를 생성하여 출력한다. The VCO 160 receives the first cap bank control signal while the reference number of second capacitors are connected according to the second cap bank control signal, and turns on/off a corresponding switch according to the first cap bank control signal to turn on/off the first cap bank control signal. A first capacitor having a capacity set according to the cap bank control signal is connected to the inductor 161, and a frequency signal VCOout is generated and output accordingly.

신호 합성기(100)의 카운터(191)는 VCO(160)에서 출력되는 주파수 신호를 카운팅하고 카운팅된 데이터를 콘트롤러(199)로 출력한다. 신호 합성기(100)(콘트롤러(199))는 카운팅된 데이터에 대응하는 실측 주파수(이하 "제1 실측 주파수"라 함)와 기준 주파수를 비교하고 그 비교에 따라 제1 캡 뱅크 제어신호를 변경한다. The counter 191 of the signal synthesizer 100 counts the frequency signal output from the VCO 160 and outputs the counted data to the controller 199 . The signal synthesizer 100 (controller 199) compares the measured frequency (hereinafter referred to as "first measured frequency") corresponding to the counted data with a reference frequency, and changes the first cap bank control signal according to the comparison. .

예를 들어, 제1 실측 주파수가 기준 주파수보다 높은 경우 현재 전체 커패시터 용량보다 작은 제1 커패시터들의 전체 용량을 설정하기 위한 N 비트 데이터로 변경하고 N 비트 데이터에 대응하는 제1 캡 뱅크 제어신호를 제1 캡 뱅크(163)로 출력한다. 또는 제1 실측 주파수가 기준 주파수보다 낮은 경우 현재 전체 커패시터 용량보다 큰 제1 커패시터들의 전체 용량을 설정하기 위한 N 비트 데이터로 변경하고 N 비트 데이터에 대응하는 제1 캡 뱅크 제어신호를 제1 캡 뱅크(163)로 출력한다. For example, when the first measured frequency is higher than the reference frequency, it is changed to N-bit data for setting the total capacity of the first capacitors smaller than the current total capacitor capacity, and a first cap bank control signal corresponding to the N-bit data is generated. 1 output to the cap bank 163 . Alternatively, when the first measured frequency is lower than the reference frequency, it is changed to N-bit data for setting the total capacity of the first capacitors greater than the current total capacitor capacity, and the first cap bank control signal corresponding to the N-bit data is changed to the first cap bank. (163) is output.

카운터(191)를 이용한 제1 실측 주파수와 기준 주파수의 비교와 변경된 제1 캡 뱅크 제어신호의 출력은 반복적으로 수행되고 카운터(191)를 이용한 제1 실측 주파수와 기준 주파수의 차가 내부 설정된 임계치 이하인 경우 제1 캡 뱅크(163)에 대한 캘리블레이션을 종료될 수 있다.When the comparison of the first measured frequency and the reference frequency using the counter 191 and the output of the changed first cap bank control signal are repeatedly performed, and the difference between the first measured frequency and the reference frequency using the counter 191 is less than an internally set threshold Calibration for the first cap bank 163 may be finished.

이와 같이, 신호 합성기(100)(콘트롤러(199))는 제2 캡 뱅크(165)의 캘리블레이션에 앞서 제2 캡 뱅크(165)의 커패시터의 전체 용량을 특정 용량으로 설정한 상태에서 제1 캡 뱅크(163)에 대한 캘리브레이션으로 기준 주파수를 설정한다. 기준 주파수는 ISM 밴드에서의 특정 주파수일 수 있다. 신호 합성기(100)(콘트롤러(199))는 주파수 실측에 따라 기준 주파수에 대응하는 제1 캡 뱅크 제어신호를 결정한다. As such, the signal synthesizer 100 (controller 199 ) sets the first capacitor of the second cap bank 165 to a specific capacitance prior to the calibration of the second cap bank 165 . A reference frequency is set as a calibration for the cap bank 163 . The reference frequency may be a specific frequency in the ISM band. The signal synthesizer 100 (controller 199) determines the first cap bank control signal corresponding to the reference frequency according to the frequency measurement.

신호 합성기(100)(콘트롤러(199))는 기준 주파수 설정을 위한 제1 캡 뱅크(163)의 캘리브레이션의 완료 이후에 동일한 커패시터 용량의 제2 커패시터들을 포함하는 제2 캡 뱅크(165)를 캘리브레이션(S150)한다. The signal synthesizer 100 (controller 199) calibrates ( S150).

제1 캡 뱅크(163)를 제어하기 위한 N 비트의 제1 캡 뱅크 제어신호의 출력을 통해 제1 캡 뱅크(163)에 대한 캘리블레이션의 수행 완료 이후에, 신호 합성기(100)(콘트롤러(199))는 제2 캡 뱅크(165)로 동일한 용량의 제2 커패시터들 각각을 오픈하거나 연결하기 위한 M 비트의 제2 캡 뱅크 제어신호를 출력을 통해 제2 캡 뱅크(165)에 대한 캘리블레이션을 수행한다. After the calibration on the first cap bank 163 is completed through the output of the N-bit first cap bank control signal for controlling the first cap bank 163, the signal synthesizer 100 (controller ( 199)) calibrates the second cap bank 165 through an M-bit second cap bank control signal for opening or connecting each of the second capacitors of the same capacity to the second cap bank 165 . perform the ration.

구체적으로, 신호 합성기(100)(콘트롤러(199))는 제1 캡 뱅크(163)의 캘리브레이션에 따라 결정된 N 비트의 제1 캡 뱅크 제어신호를 출력하고 코어스 선택 신호(예를 들어 '0')를 출력하여 선택기(150)에서 루프 필터(140)의 동적으로 변화하는 전원 출력이 아닌 고정 전압을 VCO(160)로 출력하고 있는 상태에서 제2 캡 뱅크(165)를 캘리브레이션한다. Specifically, the signal synthesizer 100 (controller 199 ) outputs an N-bit first cap bank control signal determined according to the calibration of the first cap bank 163 and a coarse selection signal (eg, '0'). The second cap bank 165 is calibrated in a state in which the selector 150 outputs a fixed voltage, not the dynamically changing power output of the loop filter 140 , to the VCO 160 .

신호 합성기(100)는 기준 개수(예를 들어, 2/M(96개) 등)로부터 주파수 변위(예를 들어, 1 MHz, 2 MHz 등)를 반영한 설계 변위 개수(예를 들어, 4/M(48개) 등)의 제2 커패시터를 더 연결하거나 또는 오픈하기 위한 제2 캡 뱅크 제어신호를 출력한다.The signal synthesizer 100 has a design displacement number (eg, 4/M, etc.) reflecting the frequency shift (eg, 1 MHz, 2 MHz, etc.) from the reference number (eg, 2/M (96), etc.) (48), etc.) outputs a second cap bank control signal for further connecting or opening the second capacitor.

신호 합성기(100)의 카운터(191)는 VCO(160)에서 출력되는 주파수 신호를 카운팅하고 카운팅된 데이터를 콘트롤러(199)로 출력한다. 신호 합성기(100)(콘트롤러(199))는 카운팅된 데이터에 대응하는 실측 주파수(이하 "제2 실측 주파수"라 함)를 결정한다. The counter 191 of the signal synthesizer 100 counts the frequency signal output from the VCO 160 and outputs the counted data to the controller 199 . The signal synthesizer 100 (controller 199) determines a measured frequency (hereinafter referred to as a “second measured frequency”) corresponding to the counted data.

신호 합성기(100)(콘트롤러(199))는 카운터(191)에 의해 결정되는 제1 실측 주파수와 제2 실측 주파수를 비교한다. 신호 합성기(100)(콘트롤러(199))는 제1 실측 주파수와 제2 실측 주파수를 비교하여(차감하여) 실측된 주파수 변위를 결정한다. 제1 실측 주파수는 제1 캡 뱅크(163) 캘리브레이션 과정(S130)에서 결정되거나 제2 실측 주파수의 결정 이전에 카운터(191)를 이용해서 더 결정될 수 있다. The signal synthesizer 100 (controller 199 ) compares the first measured frequency determined by the counter 191 and the second measured frequency. The signal synthesizer 100 (controller 199 ) compares (subtracts) the first measured frequency and the second measured frequency to determine the actually measured frequency displacement. The first measured frequency may be determined in the first cap bank 163 calibration process ( S130 ) or may be further determined using the counter 191 before the second measured frequency is determined.

신호 합성기(100)(콘트롤러(199))는 제1 실측 주파수와 제2 실측 주파수의 비교에 따라 기준 주파수(예를 들어, 2.4GHz)로부터 데이터 비트의 출력에 이용되는 주파수 변위(예를 들어, 1 MHz)에 대응하여 연결되거나 오픈되어야 하는 제2 캡 뱅크(165)의 제2 커패시터의 주파수 변위 개수를 결정한다.The signal synthesizer 100 (controller 199) is a frequency shift (e.g., a frequency shift (e.g., 1 MHz), the number of frequency shifts of the second capacitor of the second cap bank 165 to be connected or opened is determined.

신호 합성기(100)(콘트롤러(199))는 제1 실측 주파수와 제2 실측 주파수의 차이로부터 하나의 제2 커패시터의 단위 주파수 변화량을 결정(|제1 실측 주파수 - 제2 실측 주파수|/설계 변위 개수)하고 단위 주파수 변화량으로부터 주파수 변위에 해당하는 주파수 변위 개수를 동적으로 결정할 수 있다.The signal synthesizer 100 (controller 199 ) determines the unit frequency change amount of one second capacitor from the difference between the first measured frequency and the second measured frequency (|first measured frequency - second measured frequency|/design displacement number) and it is possible to dynamically determine the number of frequency displacements corresponding to the frequency displacement from the unit frequency change amount.

이후, 신호 합성기(100)(콘트롤러(199))는 통신 칩셋의 제어기나 통신 칩셋 외부의 프로세서(400) 등으로 캘리브레이션 완료 신호를 출력한다. 신호 합성기(100)(콘트롤러(199))는 외부의 제어기 등으로부터 수신되는 데이트 비트에 따라 데이터 비트에 대응하는 주파수 신호를 출력하기 위한 캘리브레이션에 따라 결정되는 제1 캡 뱅크 제어신호와 제2 캡 뱅크 제어신호를 VCO(160)로 출력하고 VCO(160)를 통해 주파수 변위에 따른 주파수 신호를 생성하고 출력(S170)한다. Thereafter, the signal synthesizer 100 (controller 199 ) outputs a calibration completion signal to the controller of the communication chipset or the processor 400 external to the communication chipset. The signal synthesizer 100 (controller 199) has a first cap bank control signal and a second cap bank determined according to calibration for outputting a frequency signal corresponding to a data bit according to a data bit received from an external controller or the like. The control signal is output to the VCO 160 , and a frequency signal according to the frequency displacement is generated through the VCO 160 and output ( S170 ).

예를 들어, 신호 합성기(100)(콘트롤러(199))는 데이터 비트 '0'의 수신에 따라 기준 주파수(예를 들어, 2.4 GHz)로부터 주파수 변위(1 MHz)가 차감된 주파수 신호(2.3999 GHz)를 생성하도록 기준 개수로부터 결정된 주파수 변위 개수를 오픈하기 위한 제2 캡 뱅크 제어신호로 변경하여 제2 캡 뱅크(165)로 출력한다. 신호 합성기(100)(콘트롤러(199))는 VCO(160)를 통한 주파수 변조와 동시에 F-N 디바이더(110)로 주파수 변조를 위한 제어신호(주파수 변위 신호)를 또한 출력한다. For example, the signal synthesizer 100 (controller 199) is a frequency signal (2.3999 GHz) in which a frequency shift (1 MHz) is subtracted from a reference frequency (eg, 2.4 GHz) upon reception of data bit '0'. ), the number of frequency displacements determined from the reference number is changed to a second cap bank control signal for opening and output to the second cap bank 165 . Signal synthesizer 100 (controller 199) also outputs a control signal (frequency shift signal) for frequency modulation to F-N divider 110 simultaneously with frequency modulation via VCO 160 .

또한, 신호 합성기(100)(콘트롤러(199))는 데이터 비트 '1'의 수신에 따라 이전 데이터 비트 '0'에 대응하는 주파수(예를 들어, 2.3999 GHz)서 기준 주파수로부터 주파수 변위(1 MHz)가 더해진 주파수 신호(2.4001 GHz)를 생성하도록 이전 제2 캡 뱅크 제어신호로부터 기준 개수와 결정된 주파수 변위 개수의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호로 변경하여 제2 캡 뱅크(165)로 출력한다.In addition, the signal synthesizer 100 (controller 199) is a frequency shift (1 MHz) from the reference frequency at a frequency (eg, 2.3999 GHz) corresponding to the previous data bit '0' upon receipt of the data bit '1'. ) to generate a frequency signal (2.4001 GHz) added to the second cap bank control signal from the previous second cap bank control signal to a second cap bank control signal for connecting the reference number and the second capacitor of the determined frequency displacement number to generate the second cap bank 165 ) is output.

신호 합성기(100)(콘트롤러(199))는 구비된 가우시안 필터(195)를 통해 현재 출력되는 제2 캡 뱅크 제어신호(예를 들어, 데이터 비트 '0'에 대응하는 제2 캡 뱅크 제어신호)로부터 수신되는 데이터 비트에 따라 실측에 따라 결정된 주파수 변위 개수에 의해 결정되는 제2 캡 뱅크 제어신호(예를 들어, 데이터 비트 '1'에 대응하는 제2 캡 뱅크 제어신호)로 단계적으로 변경하여 출력한다. 신호 합성기(100)(콘트롤러(199))는 VCO(160)로 변경된 제2 캡 뱅크 제어신호의 출력을 통한 주파수 변조와 함께 F-N 디바이더(110)로 주파수 변조를 위한 제어신호(주파수 변위 신호)를 또한 출력한다. The signal synthesizer 100 (controller 199) is a second cap bank control signal currently output through the provided Gaussian filter 195 (eg, a second cap bank control signal corresponding to data bit '0') Output by stepwise change to the second cap bank control signal (for example, the second cap bank control signal corresponding to the data bit '1') determined by the number of frequency shifts determined according to the actual measurement according to the data bits received from do. The signal synthesizer 100 (controller 199) is a control signal (frequency shift signal) for frequency modulation with the FN divider 110 together with frequency modulation through the output of the second cap bank control signal changed to the VCO 160 Also prints

신호 합성기(100)는 살펴본 바와 같이 내부에 구비된 PLL 회로를 통해 FSK(Frequency Shift Keying) 무선 통신 방식에 따라 로킹(또는 동기화) 가능한 복수의 주파수 신호 중에서 특정 통신 비트를 특정하기 위한 주파수 신호를 생성하여 출력한다. As described above, the signal synthesizer 100 generates a frequency signal for specifying a specific communication bit from among a plurality of lockable (or synchronized) frequency signals according to a Frequency Shift Keying (FSK) wireless communication method through a PLL circuit provided therein. to output

이와 같이, 신호 합성기(100)(콘트롤러(199))는 데이터 비트의 수신에 따라 F-N 디바이더(110)의 변조뿐 아니라 VCO 변조를 동시에 수행하여 고속으로 무선데이터 송신이 가능하다. 신호 합성기(100)(콘트롤러(199))는 현재 외부 상황에 따른 실측된 제2 커패시터의 주파수 변위를 이용하여 변조를 수행하여 PLL 회로의 신속한 동기화(빠른 locking time)가 가능하다. In this way, the signal synthesizer 100 (controller 199) simultaneously performs VCO modulation as well as modulation of the F-N divider 110 according to the reception of data bits, thereby enabling high-speed wireless data transmission. The signal synthesizer 100 (controller 199 ) performs modulation by using the frequency displacement of the second capacitor actually measured according to the current external situation, thereby enabling rapid synchronization (fast locking time) of the PLL circuit.

신호 합성기(100)는 두 변조 사이의 동기화를 위한 별도의 회로를 추가 구성하지 않고 디지털적으로 동작하는 카운터(191)를 제1 캡 뱅크(163)와 제2 캡 뱅크(165)에 대해 공통으로 실측하여 외부 환경 변화에 대응하여 정확한 주파수 변위의 튜닝이 가능하다. The signal synthesizer 100 uses a digitally operated counter 191 for the first cap bank 163 and the second cap bank 165 in common without additionally configuring a separate circuit for synchronization between the two modulations. It is possible to accurately tune the frequency displacement in response to changes in the external environment by actually measuring it.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니다. The present invention described above, for those of ordinary skill in the art to which the present invention pertains, various substitutions, modifications and changes are possible within the scope without departing from the technical spirit of the present invention. It is not limited by the drawing.

10 : 통신 장치
100 : 신호 합성기
110 : F-N 디바이더
120 : PFD
130 : 차지 펌프
140 : 루프 필터
150 : 선택기
160 : VCO
161 : 인덕터
163 : 제1 캡 뱅크
165 : 제2 캡 뱅크
167 : 버랙터
170 : 이분기
190 : 디지털 제어 블록
191 : 카운터
195 : 가우시안 필터
199 : 콘트롤러
200 : 입력부
300 : 출력부
400 : 프로세서
500 : 안테나10: communication device
100: signal synthesizer
110 : FN Divider
120: PFD
130: charge pump
140: loop filter
150 : selector
160: VCO
161: inductor
163: first cap bank
165: second cap bank
167 : varactor
170: second quarter
190: digital control block
191: counter
195: Gaussian filter
199: controller
200: input unit
300: output unit
400 : processor
500: antenna

Claims (13)

FSK(Frequency Shift Keying) 무선 통신 방식에 따라 수신되는 데이터 비트에 대응하는 제1 주파수 또는 제2 주파수를 합성하여 출력하는 신호 합성기로서,
서로 다른 용량의 복수의 제1 커패시터를 구비하고 상기 제1 주파수와 상기 제2 주파수 사이의 기준 주파수의 설정에 이용되는 제1 캡 뱅크, 동일한 용량의 복수의 제2 커패시터를 구비하고 상기 기준 주파수로부터 지정된 주파수 옵셋의 주파수 변위의 설정에 따라 상기 FSK 무선 통신 방식의 상기 데이터 비트에 대응하는 제1 주파수 또는 제2 주파수로의 변조에 이용되는 제2 캡 뱅크 및 인덕터를 포함하고 제1 캡 뱅크 및 제2 캡 뱅크의 연결된 커패시터들과 인덕터에 따라 주파수 신호를 출력하는 VCO; 및
상기 주파수 신호를 카운팅하는 카운터를 포함하고 상기 카운터를 이용하여 제1 캡 뱅크 및 상기 제2 캡 뱅크를 캘리브레이션하는 디지털 제어 블록;을 포함하고,
상기 디지털 제어 블록은 캘리브레이션 시작 신호의 수신에 따라 상기 VCO가 상기 기준 주파수를 출력하도록 상기 제1 캡 뱅크를 상기 카운터를 이용하여 캘리브레이션하고 상기 제1 캡 뱅크의 캘리브레이션 완료 이후에 상기 주파수 변위에 대응하는 상기 복수의 제2 커패시터의 주파수 변위 개수를 결정하기 위해 상기 제2 캡 뱅크를 상기 카운터를 이용하여 캘리브레이션하고,
상기 결정된 주파수 변위 개수는 상기 VCO에서 상기 제2 캡 뱅크를 통해 상기 기준 주파수로부터 수신되는 데이터 비트에 대응하는 상기 제1 주파수 또는 상기 제2 주파수의 주파수 신호의 생성에 이용되는,
신호 합성기. A signal synthesizer for synthesizing and outputting a first frequency or a second frequency corresponding to a data bit received according to a Frequency Shift Keying (FSK) wireless communication method, the signal synthesizer comprising:
A first cap bank having a plurality of first capacitors of different capacities and used for setting a reference frequency between the first frequency and the second frequency, a plurality of second capacitors of the same capacity, and a second cap bank and an inductor used for modulation to a first frequency or a second frequency corresponding to the data bit of the FSK wireless communication method according to the setting of the frequency shift of the specified frequency offset; 2 VCO outputting a frequency signal according to the capacitors and inductors connected to the cap bank; and
a digital control block including a counter for counting the frequency signal and calibrating the first cap bank and the second cap bank using the counter;
The digital control block calibrates the first cap bank using the counter so that the VCO outputs the reference frequency according to the reception of a calibration start signal, and corresponds to the frequency displacement after the calibration of the first cap bank is completed. calibrating the second cap bank using the counter to determine the number of frequency shifts of the plurality of second capacitors;
The determined number of frequency shifts is used in the VCO to generate a frequency signal of the first frequency or the second frequency corresponding to the data bit received from the reference frequency through the second cap bank,
signal synthesizer. 제1항에 있어서,
상기 제1 캡 뱅크와 상기 제2 캡 뱅크의 캘리브레이션 이후에, 상기 디지털 제어 블록은 수신되는 데이터 비트에 따라 데이터 비트에 대응하고 상기 기준 주파수에 상기 주파수 변위가 더해지거나 차감된 상기 제1 주파수 또는 상기 제2 주파수를 출력하도록 상기 결정된 주파수 변위 개수 만큼의 복수의 제2 커패시터를 연결하거나 오픈하는,
신호 합성기. According to claim 1,
After calibration of the first cap bank and the second cap bank, the digital control block corresponds to the data bit according to the received data bit and the first frequency or the reference frequency plus or minus the frequency shift. Connecting or opening a plurality of second capacitors as many as the determined number of frequency displacements to output a second frequency,
signal synthesizer. 제1항에 있어서,
상기 디지털 제어 블록은 콘트롤러를 더 포함하고,
상기 제1 캡 뱅크로 N 비트의 제1 캡 뱅크 제어신호와 상기 제2 캡 뱅크로 복수의 제2 커패시터 각각을 오픈 또는 연결하기 위한 M 비트의 제2 캡 뱅크 제어신호를 출력하는 상기 콘트롤러는, 상기 제1 캡 뱅크의 캘리블레이션 수행 완료에 따라 결정되는 N 비트의 제1 캡 뱅크 제어신호를 출력하는 상태에서 기준 개수로부터 주파수 변위를 반영한 설계 변위 개수의 제2 커패시터를 연결 또는 오픈하기 위한 제2 캡 뱅크 제어신호를 출력하고 상기 카운터로부터 결정되는 제2 실측 주파수와 상기 기준 개수의 제2 커패시터의 연결에 따라 상기 카운터로부터 결정되는 제1 실측 주파수의 비교에 따라 상기 주파수 변위에 대응하는 제2 커패시터의 주파수 변위 개수를 결정하여 상기 제2 캡 뱅크를 캘리브레이션하며,
상기 N 과 M은 상이한,
신호 합성기. According to claim 1,
The digital control block further comprises a controller,
The controller outputs an N-bit first cap bank control signal to the first cap bank and an M-bit second cap bank control signal for opening or connecting each of a plurality of second capacitors to the second cap bank, A second capacitor for connecting or opening the second capacitor of the design displacement number reflecting the frequency displacement from the reference number in a state in which the N-bit first cap bank control signal determined according to the completion of the calibration of the first cap bank is output 2 outputting a cap bank control signal, and comparing the second measured frequency determined from the counter with the first measured frequency determined from the counter according to the connection of the reference number of second capacitors to a second second corresponding to the frequency displacement calibrate the second cap bank by determining the number of frequency displacements of the capacitor;
wherein N and M are different,
signal synthesizer. 제3항에 있어서,
상기 콘트롤러는, 상기 제1 캡 뱅크의 캘리브레이션을 위해, 상기 복수의 제2 커패시터 중 기준 개수의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호를 출력한 상태에서 상기 제1 캡 뱅크 제어신호를 출력하고 상기 카운터로부터 결정되는 제1 실측 주파수와 기준 주파수의 비교에 따라 상기 제1 캡 뱅크 제어신호를 변경하여 상기 제1 캡 뱅크를 캘리블레이션하는,
신호 합성기. 4. The method of claim 3,
The controller receives the first cap bank control signal while outputting a second cap bank control signal for connecting a reference number of second capacitors among the plurality of second capacitors for calibration of the first cap bank calibrating the first cap bank by outputting the first cap bank control signal and changing the first cap bank control signal according to the comparison of the first measured frequency determined from the counter and the reference frequency,
signal synthesizer. 제3항에 있어서,
상기 디지털 제어 블록은 가우시안 필터를 더 포함하고,
데이터 비트를 수신하는 상기 콘트롤러는 상기 가우시안 필터를 통해 현재 출력되는 제2 캡 뱅크 제어신호로부터 상기 데이터 비트에 따라 상기 주파수 변위 개수로부터 결정되는 제2 캡 뱅크 제어신호로 단계적으로 변경하여 출력하고,
상기 콘트롤러는 상태 머신(State Machine)을 포함하여 구현되는,
신호 합성기. 4. The method of claim 3,
The digital control block further comprises a Gaussian filter,
The controller receiving the data bits changes stepwise from the second cap bank control signal currently output through the Gaussian filter to the second cap bank control signal determined from the number of frequency shifts according to the data bits and outputs,
The controller is implemented including a state machine (State Machine),
signal synthesizer. 삭제delete 제1항에 있어서,
상기 신호 합성기는 지정된 ISM(Industrial Scientific Medical) 밴드에서의 무선통신을 위한 통신 칩셋에 내장되는,
신호 합성기.According to claim 1,
The signal synthesizer is embedded in a communication chipset for wireless communication in a designated ISM (Industrial Scientific Medical) band,
signal synthesizer. FSK(Frequency Shift Keying) 무선 통신 방식에 따라 수신되는 데이터 비트에 대응하는 제1 주파수 또는 제2 주파수를 합성하여 출력하는 신호 합성기가 수행하는 신호 합성 방법으로서,
상기 신호 합성기의 VCO가 상기 제1 주파수와 상기 제2 주파수 사이의 기준 주파수를 출력하도록, 서로 다른 용량의 복수의 제1 커패시터를 포함하고 상기 기준 주파수의 설정에 이용되는 제1 캡 뱅크를 카운터를 이용하여 캘리브레이션 하는 단계;
상기 제1 캡 뱅크의 캘리브레이션 완료 이후에, 동일한 용량의 복수의 제2 커패시터를 포함하고 상기 기준 주파수로부터 지정된 주파수 옵셋의 주파수 변위에 대응하는 상기 복수의 제2 커패시터의 주파수 변위 개수를 결정하기 위해 상기 카운터를 이용하여 제2 캡 뱅크를 캘리브레이션 하는 단계; 및
캘리브레이션에 따라 결정된 제1 캡 뱅크 제어신호와 수신되는 데이터 비트에 대응하고 캘리브레이션에 의해 결정된 주파수 변위 개수를 이용한 제2 캡 뱅크 제어신호에 따라 상기 제1 캡 뱅크, 상기 제2 캡 뱅크 및 인덕터에 의해 주파수 신호를 출력하는 단계;를 포함하고,
상기 결정된 주파수 변위 개수는 상기 VCO에서 상기 제2 캡 뱅크를 통해 상기 기준 주파수로부터 수신되는 데이터 비트에 대응하는 상기 FSK 무선 통신 방식의 상기 제1 주파수 또는 상기 제2 주파수의 주파수 신호의 생성에 이용되는,
신호 합성 방법. A signal synthesis method performed by a signal synthesizer for synthesizing and outputting a first frequency or a second frequency corresponding to a data bit received according to a Frequency Shift Keying (FSK) wireless communication method, the signal synthesis method comprising:
Counter the first cap bank including a plurality of first capacitors of different capacities and used for setting the reference frequency so that the VCO of the signal synthesizer outputs a reference frequency between the first frequency and the second frequency calibrating using;
After completion of the calibration of the first cap bank, to determine the number of frequency shifts of the plurality of second capacitors including a plurality of second capacitors of the same capacity and corresponding to the frequency shifts of a specified frequency offset from the reference frequency calibrating the second cap bank using a counter; and
By the first cap bank, the second cap bank and the inductor according to the first cap bank control signal determined according to the calibration and the second cap bank control signal corresponding to the received data bit and using the frequency displacement number determined by the calibration Including; outputting a frequency signal;
The determined number of frequency shifts is used to generate a frequency signal of the first frequency or the second frequency of the FSK wireless communication method corresponding to the data bit received from the reference frequency through the second cap bank in the VCO. ,
signal synthesis method. 제8항에 있어서,
상기 주파수 신호를 출력하는 단계는, 수신되는 데이터 비트에 따라 데이터 비트에 대응하고 상기 기준 주파수에 상기 주파수 변위가 더해지거나 차감된 상기 제1 주파수 또는 상기 제2 주파수의 주파수 신호를 출력하도록 상기 결정된 주파수 변위 개수만큼의 복수의 제2 커패시터를 연결하거나 오픈하는,
신호 합성 방법.9. The method of claim 8,
The outputting of the frequency signal may include outputting a frequency signal of the first frequency or the second frequency corresponding to a data bit according to a received data bit and the frequency shift is added or subtracted from the reference frequency. Connecting or opening a plurality of second capacitors as many as the number of displacements,
signal synthesis method. 제8항에 있어서,
상기 제2 캡 뱅크를 캘리브레이션하는 단계는, N 비트의 상기 제1 캡 뱅크 제어신호의 출력과 변경을 통한 상기 제1 캡 뱅크에 대한 캘리브레이션의 수행 완료 이후에 M 비트의 상기 제2 캡 뱅크 제어신호의 출력을 통해 상기 제2 캡 뱅크에 대한 캘리브레이션을 수행하며,
상기 제2 캡 뱅크를 캘리브레이션하는 단계는,
기준 개수로부터 주파수 변위를 반영한 설계 변위 개수의 제2 커패시터를 연결 또는 오픈하기 위한 제2 캡 뱅크 제어신호를 출력하는 단계;
상기 제2 캡 뱅크 제어신호에 따라 생성된 주파수 신호에 대해 카운터를 이용하여 제2 실측 주파수를 결정하는 단계;
상기 기준 개수의 제2 커패시터 연결에 따라 상기 카운터에 의해 결정되는 제1 실측 주파수와 상기 제2 실측 주파수를 비교하는 단계; 및
상기 비교에 따라 상기 주파수 변위에 대응하는 제2 커패시터의 주파수 변위 개수를 결정하는 단계;를 포함하며,
상기 N과 M은 상이한,
신호 합성 방법.9. The method of claim 8,
The calibrating the second cap bank may include outputting and changing the N-bit first cap bank control signal to the M-bit second cap bank control signal after calibration is completed on the first cap bank. Calibration is performed on the second cap bank through the output of
The calibrating the second cap bank comprises:
outputting a second cap bank control signal for connecting or opening a second capacitor having a design displacement number reflecting the frequency displacement from the reference number;
determining a second measured frequency using a counter with respect to a frequency signal generated according to the second cap bank control signal;
comparing the first measured frequency determined by the counter according to the reference number of second capacitor connections and the second measured frequency; and
determining the number of frequency displacements of the second capacitor corresponding to the frequency displacement according to the comparison;
wherein N and M are different,
signal synthesis method. 제10항에 있어서,
상기 제1 캡 뱅크를 캘리브레이션 하는 단계는, 상기 복수의 제2 커패시터 중 기준 개수의 제2 커패시터를 연결하기 위한 제2 캡 뱅크 제어신호를 출력한 상태에서 상기 제1 캡 뱅크 제어신호를 출력하고 상기 제1 캡 뱅크 제어신호에 따라 생성된 주파수 신호에 대해 카운터로부터 결정되는 제1 실측 주파수와 기준 주파수의 비교에 따라 상기 제1 캡 뱅크 제어신호를 변경하여 상기 제1 캡 뱅크를 캘리블레이션하는,
신호 합성 방법.11. The method of claim 10,
The calibrating the first cap bank may include outputting the first cap bank control signal while outputting a second cap bank control signal for connecting a reference number of second capacitors among the plurality of second capacitors, and calibrating the first cap bank by changing the first cap bank control signal according to a comparison of a first measured frequency determined from a counter with a reference frequency with respect to a frequency signal generated according to the first cap bank control signal;
signal synthesis method. 제10항에 있어서,
상기 주파수 신호를 출력하는 단계는 가우시안 필터를 통해 현재 출력되는 제2 캡 뱅크 제어신호로부터 상기 데이터 비트에 따라 상기 주파수 변위 개수로부터 결정되는 제2 캡 뱅크 제어신호로 단계적으로 변경하여 출력하는,
신호 합성 방법.11. The method of claim 10,
In the step of outputting the frequency signal, the second cap bank control signal currently output through a Gaussian filter is changed stepwise to a second cap bank control signal determined from the number of frequency shifts according to the data bit and output,
signal synthesis method. 제1항의 신호 합성기;를 포함하는 통신 칩셋;
상기 통신 칩셋과 무선통신을 위한 데이터 비트를 송수신하는 프로세서; 및
상기 통신 칩셋으로부터의 주파수 신호에 연결되는 안테나;를 포함하는,
통신 장치.

A communication chipset comprising; the signal synthesizer of claim 1;
a processor for transmitting and receiving data bits for wireless communication with the communication chipset; and
An antenna coupled to the frequency signal from the communication chipset;
communication device.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090034874A (en) 2006-06-15 2009-04-08 비트웨이브 세미콘덕터, 인크. Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer
JP2012526492A (en) * 2009-05-07 2012-10-25 クゥアルコム・インコーポレイテッド Overlapping two-segment capacitor bank for VCO frequency tuning
WO2013136766A1 (en) * 2012-03-12 2013-09-19 セイコーエプソン株式会社 Voltage controlled oscillator, signal generating apparatus, and electronic apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090034874A (en) 2006-06-15 2009-04-08 비트웨이브 세미콘덕터, 인크. Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer
JP2012526492A (en) * 2009-05-07 2012-10-25 クゥアルコム・インコーポレイテッド Overlapping two-segment capacitor bank for VCO frequency tuning
WO2013136766A1 (en) * 2012-03-12 2013-09-19 セイコーエプソン株式会社 Voltage controlled oscillator, signal generating apparatus, and electronic apparatus

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