KR102320476B1 - 발광 소자 및 이의 제조 방법 - Google Patents

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Abstract

실시 예는 정전기 방전 내성을 향상시킴과 동시에 발광 효율의 감소를 보상할 수 있는 발광 소자 및 이의 제조 방법에 관한 것으로, 실시 예의 발광 소자는 지지 기판; 상기 지지 기판 상에 차례로 형성된 제 1 반도체층, 내부에 트리거층이 삽입된 핏(Pit) 형성층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물; 바닥이 상기 제 1 반도체층과 상기 트리거층 사이에 배치되는 적어도 하나의 제 1 핏을 포함하는 제 1 핏이군; 및 바닥이 상기 트리거층과 상기 활성층 사이에 배치되는 적어도 하나의 제 2 핏을 포함하는 제 2 핏군을 포함한다.

Description

발광 소자 및 이의 제조 방법{LIGHT EMITTING DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명 실시 예는 발광 소자 및 이의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
발광 소자는 지지 기판 상에 구비되는 N형 반도체층, 활성층, 및 P형 반도체층을 포함하는 발광 구조물을 포함하며, 발광 구조물과 접속되는 N형 전극과 P형 전극을 포함한다.
그런데, 발광 구조물과 지지 기판의 큰 격자 불일치로 인해, 제 1 반도체층에 전위(Dislocation)와 같은 격자 결함이 형성될 수 있다. 전위는 활성층까지 연장될 수 있으며, 전위가 활성층까지 연장된 경우 발광 소자의 누설 전류가 발생된다. 또한, 외부에서 정전기가 인가되는 경우 전위에 의해 활성층이 파괴되어 발광 소자의 신뢰성이 저하될 수 있다.
본 발명 실시 예는 정전기 방전 내성을 향상시킴과 동시에 발광 효율의 감소를 보상할 수 있는 발광 소자 및 이의 제조 방법을 제공한다.
실시 예의 발광 소자는 지지 기판; 상기 지지 기판 상에 차례로 형성된 제 1 반도체층, 내부에 트리거층이 삽입된 핏 형성층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물; 바닥이 상기 제 1 반도체층과 상기 트리거층 사이에 배치되는 적어도 하나의 제 1 핏을 포함하는 제 1 핏(Pit); 및 바닥이 상기 트리거층과 상기 활성층 사이에 배치되는 적어도 하나의 제 2 핏을 포함하는 제 2 핏군을 포함한다.
실시 예의 발광 소자는 지지 기판; 및 상기 지지 기판 상에 차례로 형성된 제 1 반도체층, 내부에 트리거층이 삽입된 핏 형성층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물을 포함하며, 상기 핏 형성층의 인듐 함량은 상기 핏 형성층의 인듐 함량 보다 높다.
실시 예의 발광 소자의 제조 방법은 지지 기판 상에 제 1 반도체층을 형성하는 단계; 상기 제 1 반도체층을 형성하는 제 1 온도보다 낮은 제 2 온도에서 상기 제 1 반도체층 상에 핏 형성층을 형성하는 단계; 상기 핏 형성층 상에 활성층을 형성하는 단계; 및 상기 활성층 상에 제 2 반도체층을 형성하는 단계를 포함하며, 상기 핏 형성층을 형성하는 단계는 상기 제 2 온도보다 낮은 제 3 온도에서 적어도 하나의 트리거층을 형성하는 단계를 포함한다.
본 발명 실시 예의 발광 소자 및 이의 제조 방법은 다음과 같은 효과가 있다.
첫째, 제 1 반도체층 상에 핏(Pit) 형성층을 구비하여 전위(Dislocation)가 활성층까지 연장되는 것을 방지할 수 있다.
둘째, 핏 형성층에 트리거층을 삽입하여 트리거층을 기준으로 핏 형성층을 제 1 영역과 제 2 영역으로 구분할 수 있다. 트리거층과 제 1 반도체층 사이의 제 1 영역에 바닥이 구비되는 제 1 핏은 정전기 방전(Electrostatic Discharge; ESD) 내성을 확보하고, 발광 구조물의 변형을 방지할 수 있다. 그리고, 트리거층과 활성층 사이의 제 2 영역에 바닥이 구비되는 제 2 핏은 제 1 핏에 의한 내부 양자 효율(Internal Quantum Efficiency; IQE)의 감소를 보상할 수 있다.
셋째, 핏 형성층이 차례로 적층된 제 1 핏 형성층과 트리거층이 삽입된 제 2 핏 형성층을 포함하여 이루어져, 제 1 핏 형성층 내에 바닥을 갖는 제 1 핏과 트리거층 상에 바닥을 갖는 제 2 핏이 충분한 폭의 차이를 가질 수 있다.
넷째, 핏 형성층 내부에 복수 개의 트리거층을 형성함으로써, 핏의 폭 및 핏의 상부 면적을 용이하게 조절할 수 있다.
도 1a는 본 발명 실시 예의 발광 소자의 단면도이다.
도 1b는 도 1a의 A 영역의 확대도이다.
도 2는 핏의 크기에 따른 발광 소자의 특성을 나타낸 그래프이다.
도 3은 도 1a의 제 1 핏 및 제 2 핏을 나타낸 단면도이다.
도 4a는 본 발명의 다른 실시 예를 나타낸 단면도이다.
도 4b는 도 4a의 B 영역의 확대도이다.
도 5는 도 4a의 제 1 핏 및 제 2 핏을 나타낸 단면도이다.
도 6은 도 4a의 제 2 핏 형성층의 다른 구조를 도시한 단면도이다.
도 7은 본 발명의 또 다른 실시 예를 나타낸 단면도이다.
도 8a 내지 도 8f는 본 발명 실시 예의 발광 소자의 제조 방법을 나타낸 공정 단면도이다.
도 9a는 본 발명 실시 예의 활성층의 평면도이다.
도 9b는 본 발명 실시 예의 활성층 사진이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예를 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 실시 예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 실시 예의 권리 범위를 벗어나지 않으면서 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있고, 유사하게 제 1 구성 요소도 제 2 구성 요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 실시 예의 발광 소자를 상세히 설명하면 다음과 같다.
도 1a는 본 발명 실시 예의 발광 소자의 단면도이며, 도 1b는 도 1a의 A 영역의 확대도이다.
도 1a 및 도 1b와 같이, 본 발명 실시 예의 발광 소자는 지지 기판(10), 및 상기 지지기판 상에 배치되는 발광 구조물을 포함한다. 발광 구조물은 지지 기판(10) 상에 차례로 형성된 제 1 반도체층(15), 내부에 트리거층(25)이 삽입된 핏(Pit) 형성층(20), 활성층(30) 및 제 2 반도체층(35)을 포함한다.
지지 기판(10)은 전도성 기판 또는 절연성 기판을 포함한다. 지지 기판(10)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 지지 기판(10)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물과 지지 기판(10) 사이에 버퍼층(11)이 더 구비될 수 있다. 버퍼층(11)은 지지 기판(10) 상에 구비된 발광 구조물과 지지 기판(10)의 격자 부정합을 완화시키기 위한 것이다.
버퍼층(11)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있다. 버퍼층(11)에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.
버퍼층(11)은 지지 기판(10) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(11)은 버퍼층(11)상에 성장하는 제 1 반도체층(15)의 결정성을 향상시킬 수 있다.
지지 기판(10) 상에 구비되는 발광 구조물은 제 1 반도체층(15), 트리거층(25)을 포함하는 핏 형성층(20), 활성층 및 제 2 반도체층(35)을 포함한다. 일반적으로 상기와 같은 발광 구조물은 지지 기판(10)을 절단하여 복수 개로 분리될 수 있다.
제 1 반도체층(15)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 반도체층(15)에 제 1 도펀트가 도핑될 수 있다. 제 1 반도체층(15)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 반도체층(15)은 n형 반도체층일 수 있다.
일반적으로, 지지 기판(10)과 제 1 반도체층(15)의 큰 격자 불일치로 인해 제 1 반도체층(15)에 많은 전위(Dislocation)(10a)와 같은 격자 결함이 발생할 수 있다. 그리고, 전위(10a)는 활성층(30)까지 연장되어 전위(10a)에 의해 누설 전류가 증가하고 발광 소자는 외부 정전기에 취약해질 수 있다.
본 발명 실시 예의 발광 소자는 제 1 반도체층(15) 상에 형성된 핏 형성층(20)을 포함할 수 있다. 핏 형성층(20)은 전위(10a)와 접촉하는 핏을 형성할 수 있다. 핏 형성층(20)은 Inx2Ga1-x2N(0≤x2≤1)으로 형성될 수 있다. 이 때, x2>x1(제 1 반도체층의 인듐 함량)이다. 즉, 핏 형성층(20)의 인듐(In) 함량이 제 1 반도체층(15)의 인듐 함량보다 많을 수 있다.
일반적으로, 인듐(In)은 격자의 크기가 크다. 따라서, 인듐이 많이 함유된 갈륨 질화물(GaN)층일수록 격자 부정합에 의한 핏이 용이하게 형성될 수 있다. 핏(Pit)은 제 1 반도체층(15)과 활성층(30)의 응력(Strain)을 완화시키며, 전위(10a)가 활성층(30) 및 제 2 반도체층(35)에 연장되는 것을 방지하여 발광 소자의 품질을 향상시킨다. 더욱이, 핏은 전위(10a)에 의한 누설 전류를 방지하여 정전기 방전 수율을 향상시킬 수 있다.
본 발명 실시 예의 발광 소자는 제 1 반도체층(15)보다 핏 형성층(20)의 인듐 함량이 많다. 따라서, 핏 형성층(20)과 제 1 반도체층(15)의 인듐 함량 차이에 의해 제 1 반도체층(15)의 상부면까지 연장된 전위에서 핏 형성층(20)의 일부가 제거된 구조의 제 1 핏(70)의 발생 확률이 높아진다. 즉, 제 1 핏(70)은 확률적으로 전위(10a)가 형성된 부분에서 시작되어, 제 1 핏(70)의 바닥은 전위(10a)와 접촉될 수 있다.
제 1 핏(70)은 오목한(Concave) 형태일 수 있으며, 제 1 핏(70)의 단면은 원형, 다각형 등일 수 있으며, 제 1 핏(70)을 평면에서 본 형상은 반원형, 원형, 타원형, 다각형 등일 수 있다, 도면에서는 제 1 핏(70)의 단면이 상부로 갈수록 폭(L)이 넓어지는 V 형태인 것을 도시하였으나 반드시 이에 한정하지 않는다.
본 발명 실시 예의 발광 소자는 외부에서 정전기가 인가될 때, 제 1 핏(70)이 전위(10a)를 통해 집중되는 전류를 차단할 수 있다. 따라서, 제 1 핏(70)은 전위(10a)에 의한 누설 전류를 감소시킬 수 있다. 또한, 제 1 핏(70)에 의해 발광 구조물과 지지 기판(10)의 응력이 완화되어 발광 소자의 변형이 방지될 수 있다.
그런데, 제 1 핏(70)은 활성층(30)까지 연장되므로 제 1 핏(70)의 폭이 넓어질수록 핏 형성층(20) 상에 형성되는 활성층(30)의 면적이 감소될 수 있다. 그리고, 이로 인해 발광 소자의 내부 양자 효율(Internal Quantum Efficiency; IQE)이 감소되어 발광 효율과 같은 출력 전력이 감소할 수 있다.
따라서, 핏 형성층(20) 내부에 트리거층(25)이 배치될 수 있다. 트리거층(25)은 제 1 핏(70)보다 폭 및 상부 면적이 좁은 제 2 핏(75)을 형성하기 위한 것이다.
트리거층(25)은 Inx3Ga1-x3N(0≤x3≤1)으로 형성될 수 있다. 이 때, x2(x2는 핏 형성층의 인듐 함량)<x3이다. 즉, 트리거층(25)의 인듐(In) 함량은 핏 형성층(20)의 인듐 함량보다 많을 수 있다.
따라서, 핏 형성층(20)과 트리거층(25)의 인듐 함량 차이에 핏 형성층(20)까지 연장된 전위에서 트리거층(25)의 일부가 제거된 구조의 제 2 핏(75)의 발생 확률이 높아진다. 제 2 핏(75)은 제 1 핏(70)에 의해 제거되지 못하고 핏 형성층(20)까지 연장된 전위(10a)에 대응되는 영역에서 형성되어, 제 2 핏(75)의 바닥은 전위(10a)와 접하는 구조일 수 있다.
또한, 알루미늄을 포함하는 갈륨 질화물(GaN)에는 핏이 용이하게 형성될 수 있다. 따라서, 트리거층(25)은 알루미늄을 포함하며 핏 형성층(20)과 인듐 함량이 동일한 Inx2AlyGa1-x2-yN(0≤x2≤1, 0≤y≤1, 0≤x2+y≤1)으로 이루어지거나, AlGaN으로 이루어질 수 있다.
상기와 같은 트리거층(25)을 기준으로 트리거층(25)과 제 1 반도체층(15) 사이의 핏 형성층(20)은 제 1 영역(20a)으로 정의될 수 있고, 트리거층(25)과 활성층(30) 사이의 핏 형성층(20)은 제 2 영역(20b)으로 정의될 수 있다.
제 1 핏(70)의 바닥은 핏 형성층(20)의 제 1 영역(20a)에 형성되어 제 1 핏(70)의 바닥은 제 1 영역(20a)에서 전위(10a)와 접할 수 있다. 그리고, 제 2 핏(75)의 바닥은 핏 형성층(20)의 제 2 영역(20b)에 형성되어 제 2 핏(75)의 바닥은 제 2 영역(20b)에서 전위(10a)와 접할 수 있다. 따라서, 지지 기판(10)과 활성층(30) 사이에서 발생한 전위(10a)는 핏 형성층(20)에서 형성되는 제 1 핏(70) 및 제 2 핏(75)의 바닥과 접하게 되어, 전위(10a)가 활성층(30)까지 연장되는 것이 방지된다.
핏의 폭은 핏의 바닥이 활성층(30)보다 제 1 반도체층(15)과 인접할수록 넓어진다. 즉, 제 1 영역(20a)에 바닥이 구비되는 제 1 핏(70)의 폭(L1)이 제 2 영역(20b)에 바닥이 구비되는 제 2 핏(75)의 폭(L2)보다 넓다.
도 2는 핏의 크기에 따른 발광 소자의 특성을 나타낸 그래프이다.
도 2와 같이, 핏의 폭이 넓어질수록 발광 소자의 정전기 방전 수율이 향상되나, 활성층의 면적이 좁아져 발광 소자의 출력 전력은 저하된다. 즉, 핏의 폭에 따른 발광 소자의 정전기 방지 수율과 출력 전력은 트레이드 오프(Trade Off) 관계이다.
따라서, 본 발명 실시 예의 발광 소자는 폭이 상이한 제 1 핏(70)과 제 2 핏(75)을 형성한다. 즉, 바닥이 핏 형성층(20)의 제 1 영역(20a)에 구비되는 제 1 핏(70)과 바닥이 핏 형성층(20)의 제 2 영역(20b)에 구비되는 제 2 핏(75)에 의해 발광 효율의 감소를 보상함과 동시에 정전기 방전 내성을 향상시킬 수 있다.
구체적으로, 제 2 핏(75)의 폭보다 넓은 폭을 갖는 제 1 핏(70)은 정전기 방전(Electrostatic Discharge; ESD) 내성을 확보하고, 발광 구조물의 변형을 방지하며, 제 2 핏(75)은 제 1 핏(70)에 의한 내부 양자 효율(Internal Quantum Efficiency; IQE)의 감소를 보상할 수 있다. 이 때, 제 1 핏(70)은 정전기 방전 수율을 확보하기 위해 200㎚보다 넓은 폭을 가지며, 제 1 핏(70)의 폭(L1)은 300㎚ 내지 350㎚일 수 있다. 그리고, 제 2 핏(75)은 IQE 향상을 위해 200㎚보다 좁은 폭을 가지며, 제 2 핏(75)의 폭(L2)은 150㎚ 내지 200㎚일 수 있다.
핏 형성층(20)의 두께에 따라 제 1 핏(70)의 깊이 및 폭이 조절될 수 있다. 구체적으로, 제 1 반도체층(15)과 트리거층(25) 사이의 핏 형성층(20)의 두께가 두꺼울수록 제 1 핏(70)의 깊이가 깊어져 폭이 넓어지고, 핏 형성층(20)의 두께가 얇을수록 제 1 핏(70)의 깊이가 얕아져 폭이 좁아진다. 따라서, 제 1 반도체층(15)과 트리거층(25) 사이의 핏 형성층(20)의 두께는 20㎚ 내지 300㎚일 수 있다.
그리고, 트리거층(25)의 두께가 얇을수록 적어도 하나의 제 2 핏(75)의 폭의 편차를 감소시켜 일정한 폭을 갖는 제 2 핏(75)을 형성할 수 있다. 따라서, 트리거층(25)의 두께는 1㎚ 내지 5㎚일 수 있다.
도 3은 본 발명 실시 예의 제 1 핏 및 제 2 핏을 나타낸 단면도이다.
도 3과 같이, 제 1 핏(70) 및 제 2 핏(75)의 바닥은 핏 형성층(20) 내부에 다양하게 위치할 수 있다. 즉, 바닥이 핏 형성층(20)의 제 1 영역(20a), 즉, 제 1 반도체층(15)과 트리거층(25) 사이에 구비되는 제 1 핏(70)들의 바닥은 제 1 영역(20a)에서 전위(10a)와 접할 수 있다.
그리고, 바닥이 핏 형성층(20)의 제 2 영역(20b), 즉, 제 트리거층(25)과 활성층(30) 사이에 구비되는 제 2 핏(75)들의 바닥은 제 2 영역(20b)에서 전위(10a)와 접할 수 있다. 특히, 제 2 영역(20b)은 트리거층(25)보다 인듐 함량이 적어, 대부분의 제 2 핏(75)들의 바닥은 트리거층(25)과 접할 수 있다.
다시 도 1a를 참조하면 핏 형성층(20) 상에 구비되는 활성층(30)까지 제 1 핏(70)과 제 2 핏(75)이 연장된 구조이다. 즉, 제 1 핏(70)과 제 2 핏(75)은 핏 형성층(20), 트리거층(25) 및 활성층(30)의 일부가 제거된 구조이다.
활성층(30)은 제 1 반도체층(15)을 통해서 주입되는 전자(또는 정공)과 제 2 반도체층(35)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(30)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(30)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(30)의 구조는 이에 한정하지 않는다. 도면에서는 단일층의 활성층(30)을 도시하였다. 활성층(30)은 Inx4Ga1-x4N으로 형성될 수 있다. 이 때, x4>x2(핏 형성층의 인듐 함량)이어도, 제 1 핏(70)과 제 2 핏(75)이 전위(10a)와 모두 접촉하므로, 활성층(30)에서 새로운 핏이 형성되지 않는다.
제 2 반도체층(35)은 활성층(30) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 반도체층(35)에 제 2 도펀트가 도핑될 수 있다. 제 2 반도체층(35)은 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 반도체층(35)은 p형 반도체층일 수 있다.
일반적으로, 제 2 반도체층(35)은 제 1 반도체층(15), 핏 형성층(20), 트리거층(25) 및 활성층(30)보다 높은 온도에서 형성한다. 따라서, 제 2 반도체층(35)까지 핏이 연장되지 않고, 제 2 반도체층(35)이 제 1 핏(70)과 제 2 핏(75)을 덮도록 형성될 수 있다.
본 발명 실시 예의 발광 구조물은 n형 반도체층인 제 1 반도체층(15)과 p형 반도체층인 제 2 반도체층(35)을 포함하여 이루어지거나, p형 반도체층인 제 1 반도체층(15)과 n형 반도체층인 제 2 반도체층(35)을 포함하여 이루어질 수 있다. 또한, 발광 구조물은 제 1 반도체층(15)과 활성층(30) 사이에 n형 또는 p형 반도체층이 더 형성된 구조일 수 있다. 즉, 본 발명 실시 예의 발광 구조물은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나의 구조로 형성될 수 있는 것으로, 본 발명 실시 예의 발광 구조물은 n형 반도체층과 p형 반도체층을 포함하는 다양한 구조일 수 있다.
그리고, 제 1 반도체층(15)은 제 1 전극(40)과 전기적으로 연결되고, 제 2 반도체층(35)은 제 2 전극(45)과 전기적으로 연결될 수 있다. 제 1 전극(40)과 제 2 전극(45)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
또한, 제 1 전극(40)과 제 2 전극(45)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성될 수 있으며, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있으며, 이에 한정하지 않는다. 제 2 전극(45)이 반사율이 높은 금속으로 이루어지는 경우 활성층(30)에서 발생한 광이 제 2 전극(45)에서 반사되어 제 1 반도체층(15)을 통과하고, 지지 기판(10)을 통해 외부로 방출될 수 있다.
도시하지는 않았으나, 제 2 반도체층(35)과 제 2 전극(45) 사이에 오믹층이 구비될 수 있다. 오믹층(미도시)은 상술한 투명 전도성 산화막, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질로 형성될 수 있으며, 이에 한정하지 않는다. 또한, 활성층(30)에서 발생한 광이 지지 기판(10)을 통해 외부로 방출되는 경우, 제 2 반도체층(35)과 제 2 전극(45) 사이에 반사층(미도시)이 더 형성될 수 있다. 반사층(미도시)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf 등과 같이 반사율이 높은 물질로 형성되거나, 상기 반사율이 높은 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 투명 전도성 물질이 혼합되어 형성될 수 있으며, 이에 한정하지 않는다.
상술한 본 발명 실시 예의 발광 소자는 제 1 반도체층(15) 상에 핏 형성층(20)을 구비하여 전위(Dislocation)가 활성층(30)까지 연장되는 것을 방지할 수 있다. 또한, 핏 형성층(20)에 삽입된 트리거층(25)과 제 1 반도체층(15) 사이의 제 1 영역(20a)에 바닥이 구비되는 제 1 핏(70)은 정전기 방전(Electrostatic Discharge; ESD) 내성을 확보하고, 발광 구조물의 변형을 방지할 수 있다. 그리고, 트리거층(25)과 활성층(30) 사이의 제 2 영역(20b)에 바닥이 구비되는 제 2 핏(75)은 제 1 핏(70)에 의한 내부 양자 효율(Internal Quantum Efficiency; IQE)의 감소를 보상할 수 있다.
도 4a는 본 발명의 다른 실시 예를 나타낸 단면도이며, 도 4b는 도 4a의 B 영역의 확대도이다. 그리고, 도 5는 도 4a의 제 1 핏 및 제 2 핏을 나타낸 단면도이다.
도 4a 및 도 4b와 같이, 본 발명의 다른 실시 예의 발광 소자는 핏 형성층(120)이 제 1 핏 형성층(120a)과 제 2 핏 형성층(120b)을 포함하여 이루어지고, 트리거층(125)이 제 2 핏 형성층(120b) 내부에 삽입된 구조이다. 이 때, 제 1 핏(170)의 바닥은 제 1 핏 형성층(120a)에만 구비된다.
제 1 핏 형성층(120a)은 도 1의 핏 형성층(20)과 동일하다. 즉, 제 1 핏 형성층(120a)은 Inx2Ga1-x2N(0≤x2≤1)으로 형성될 수 있다. 이 때, x2>x1(제 1 반도체층의 인듐 함량)이다. 그리고, 제 2 핏 형성층(120b)의 내부에 삽입되는 트리거층(125) 역시 도 1의 트리거층(25)과 동일하다. 그리고, 제 2 핏 형성층(120b)은 제 1 핏 형성층(120a)보다 높은 온도에서 형성되는 것으로, 벌크(bulk) 구조일 수 있다.
즉, 도 5와 같이, 제 1 핏(170)의 바닥은 트리거층(125)과 제 1 반도체층(115) 사이, 구체적으로, 제 1 핏 형성층(120a)에 구비된다. 그리고, 제 2 핏(175)의 바닥은 트리거층(125) 상에 형성되는 것으로, 대부분의 제 2 핏(175)의 바닥은 트리거층(125)과 접하도록 형성될 수 있다.
따라서, 상기와 같은 본 발명의 다른 실시 예의 발광 소자는 제 1 핏 형성층(120a)의 두께가 얇고 트리거층(125)과 제 1 핏 형성층(120a) 사이의 제 2 핏 형성층(120b)의 두께가 두꺼울수록 제 1 핏(170)의 폭(L3)과 제 2 핏(175)의 폭(L4)의 폭의 차이가 명확해질 수 있다.
특히, 제 2 핏 형성층(120b)은 복수 개의 층이 적층된 구조일 수 있다.
도 6은 도 4a의 제 2 핏 형성층의 다른 구조를 도시한 단면도이다.
도 6과 같이, 제 2 핏 형성층(120b)은 초격자(superlattice) 구조일 수 있으며, 제 2 핏 형성층(120b)은 InAlGaN으로 이루어질 수 있다. 이 때, 각 층(Layer)은 인듐의 함유량이 서로 달라 인듐의 함유량이 가장 높은 층을 트리거층으로 대체할 수 있다.
한편, 본 발명 실시 예의 발광 소자는 복수 개의 트리거층을 포함할 수 있다.
도 7은 본 발명의 또 다른 실시 예를 나타낸 단면도이다.
도 7과 같이, 본 발명 실시 예의 핏 형성층(220)은 복수 개의 트리거층(225)을 포함할 수 있다. 트리거 층(225)은 핏 형성층(220) 내부에 일정 간격 이격되어 복수 개가 구비되며, 트리거층(225)의 개수에 따라 핏군의 개수가 결정될 수 있다.
핏군의 개수 N과 트리거층(225)의 개수 M은 하기 수학식 1을 만족시킨다.
[수학식 1]
N = M+1
도시된 바와 같이, 핏 형성층(220) 내부에 3 개의 트리거층(225)이 삽입된 경우, 트리거층(225)에 의해 핏 형성층(220)은 4개의 영역으로 구분된다. 즉, 핏 형성층(220)은 제 1 트리거층(225a)과 제 1 반도체층 사이(215)의 제 1 영역(220a), 제 1 트리거층(225a)과 제 2 트리거층(225b) 사이의 제 2 영역(220b), 제 2 트리거층(225b)과 제 3 트리거층(225c) 사이의 제 3 영역(220c) 및 제 3 트리거층(225c)과 활성층(230) 사이의 제 4 영역(220d)을 포함한다.
그런데, 트리거층(225)은 상술한 바와 같이 핏 형성층(220) 및 제 1 반도체층(215)보다 많은 인듐 함량을 가진다. 따라서, 도시된 바와 같이 3개의 트리거층(225)이 핏 형성층(220)에 삽입된 경우, 발광 소자는 4개의 핏 군을 포함한다.
구체적으로, 발광 소자는 바닥이 제 1 영역(220a)에 구비되어, 제 1 영역(220a)에서 전위(210a)와 접하는 적어도 하나의 제 1 핏(270)을 포함하는 제 1 핏이군, 바닥이 제 2 영역(220b)에 구비되어 제 2 영역(220b)에서 전위(210a)와 접하는 적어도 하나의 제 2 핏(275)을 포함하는 제 2 핏이군, 바닥이 제 3 영역(220c)에 구비되어 제 3 영역(220c)에서 전위(210a)와 접하는 적어도 하나의 제 3 핏(280)을 포함하는 제 3 핏이군 및 바닥이 제 4 영역(220d)에 구비되어 제 4 영역(220d)에서 전위(210a)와 접하는 적어도 하나의 제 4 핏(285)을 포함하는 제 4 핏군을 갖는다.
즉, 상기와 같은 본 발명 실시 예의 발광 소자는 핏 형성층(220) 내부에 복수 개의 트리거층(225)을 형성함으로써, 핏의 폭 및 핏의 상부 면적을 용이하게 조절할 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명 실시 예의 발광 소자의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 8a 내지 도 8f는 본 발명 실시 예의 발광 소자의 제조 방법을 나타낸 공정 단면도이다.
도 8a와 같이, 지지 기판(10) 상에 제 1 반도체층(15)을 형성한다. 도시하지는 않았으나, 제 1 반도체층(15)을 형성하기 전에, 지지 기판(10) 상에 버퍼층(11)을 더 형성할 수 있다.
버퍼층(11)은 제 1 반도체층(15)과 지지 기판(10)의 격자 부정합을 완화시킬 수 있다. 버퍼층(11)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있으며, 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다. 버퍼층(11)은 지지 기판(10)상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(11)은 버퍼층(11)상에 성장하는 제 1 반도체층(15)의 결정성을 향상시킬 수 있다.
제 1 반도체층(15)을 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제 1 반도체층(15)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택된 물질로 형성할 수 있다.
그런데, 지지 기판(10)과 제 1 반도체층(15)의 큰 격자 불일치로 인해 제 1 반도체층(15)에 많은 전위(Dislocation)(10a)와 같은 격자 결함이 발생할 수 있다. 전위(10a)는 후술할 활성층(30)까지 연장될 수 있으며, 활성층(30)에 연장된 전위(10a)에 의해 누설 전류가 증가하고 발광 소자는 외부 정전기에 취약해진다.
이를 방지하기 위해, 도 8b와 같이, 제 1 반도체층(15) 상에 핏 형성층(20)을 형성한다. 핏 형성층(20)은 Inx2Ga1-x2N(0≤x2≤1)으로 형성할 수 있다. 이 때, x2>x1(제 1 반도체층의 인듐 함량)이다. 즉, 핏 형성층(20)의 인듐 함량이 제 1 반도체층(15)의 인듐 함량보다 많아, 핏 형성층(20)에서 핏이 용이하게 형성될 수 있다. 핏의 바닥은 전위(10a)와 접할 수 있다.
핏 형성층(20)의 형성 온도(T2)는 제 1 반도체층(15)의 형성 온도(T1)보다 낮을 수 있다. 핏 형성층(20)의 형성 온도(T2)는 제 1 반도체층(15)의 형성 온도(T1)보다 50℃ 내지 200℃ 낮을 수 있다. 일반적으로 낮은 온도에서 갈륨 질화물(GaN)층을 형성할수록 핏이 용이하게 형성된다.
그리고, 핏 형성층(20)을 형성하는 단계는 적어도 하나의 트리거층(25)을 형성하는 단계를 포함한다. 따라서, 핏 형성층(20) 내에 트리거층(25)이 삽입된 구조이다. 제 1 핏(70)은 트리거층(25)을 형성하기 전까지 핏 형성층(20)에서 용이하게 형성될 수 있으며, 제 1 핏(70)의 바닥은 전위(10a)와 접할 수 있다.
트리거층(25)을 Inx3Ga1-x3N(0≤x3≤1)으로 형성할 수 있으며, x2(핏 형성층의 인듐 함량)<x3이다. 즉, 트리거층(25)의 인듐(In) 함량은 핏 형성층(20)의 인듐 함량보다 많다. 또한, 트리거층(25)의 형성 온도(T3)는 핏 형성층(20)의 형성 온도(T2)보다 낮을 수 있다. 따라서, 트리거층(25)을 형성할 때 핏이 용이하게 형성된다.
또한, 트리거층(25)을 알루미늄(Al)을 포함하며 핏 형성층과 인듐 함량이 동일한 Inx2AlyGa1-x2-yN (0≤x2≤1, 0≤y≤1, 0≤x2+y≤1)으로 형성하거나, AlGaN으로 형성할 수 있다. 이 경우, 트리거층(25)을 형성하는 온도(T3)는 핏 형성층(20)의 형성 온도(T2)와 같거나 더 낮을 수 있다.
트리거층(25)을 형성한 후, 인듐 함량을 감소시키고 형성 온도를 높혀 트리거층(25) 상에 핏 형성층(20)을 더 형성한다. 즉, 트리거층(25)을 기준으로 트리거층(25)과 제 1 반도체층(15) 사이의 핏 형성층(20)은 제 1 영역(20a)으로 정의되고, 트리거층(25)과 활성층(30) 사이의 핏 형성층(20)은 제 2 영역(20b)으로 정의될 수 있다. 제 2 핏(75)의 바닥은 제 2 영역(20b)에서 전위(10a)와 접하며, 제 2 핏(75)의 대부분은 트리거층(25) 내에서 전위(10a)와 용이하게 접할 수 있다.
즉, 제 1 반도체층(15)에서 형성된 전위(10a)는 핏 형성층(20) 및 트리거층(25)에서 제 1 핏(70) 및 제 2 핏(75)의 바닥과 접한다. 따라서, 본 발명 실시 예는 전위(10a)가 활성층(30)까지 연장되는 것을 방지할 수 있다.
도 4b와 같이, 핏 형성층(120)이 제 1 핏 형성층(120a)과 제 2 핏 형성층(120b)을 포함하는 경우, 제 1 반도체층(115) 상에 Inx2Ga1-x2N(0≤x2≤1, x2>x1(제 1 반도체층의 인듐 함량))의 조건을 만족시키도록 제 1 핏 형성층(120a)을 형성하고, 제 1 핏 형성층(120a) 상에 제 1 핏 형성층(120a)의 형성 온도보다 높은 온도에서 제 2 핏 형성층(120b)을 형성한다. 따라서, 제 2 핏 형성층(120b)에서는 핏이 형성되지 않는다. 그리고, 제 2 핏 형성층(120b)을 형성하며 적어도 하나의 트리거층(125)을 형성한다. 이 때, 트리거층(125)을 상술한 바와 같이 Inx3Ga1-x3N(0≤x3≤1, x2(핏 형성층의 인듐 함량)<x3으로 형성할 수 있다.
이어, 도 8c와 같이, 핏 형성층(20) 상에 활성층(30)을 형성한다. 활성층(30)은 제 1 반도체층(15)을 통해서 주입되는 전자(또는 정공)과 후술할 제 2 반도체층(35)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(30)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(30)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(30)의 구조는 이에 한정하지 않는다. 도면에서는 단일층의 활성층(30)을 도시하였다. 활성층(30)은 Inx4Ga1-x4N으로 형성될 수 있다. 이 때, x4>x2(핏 형성층의 인듐 함량)이어도, 제 1 핏(70)과 제 2 핏(75)의 바닥이 전위(10a)와 모두 접하므로, 활성층(30)에서 새로운 핏이 형성되는 것이 방지된다.
특히, 제 1 핏(70)과 제 2 핏(75)은 활성층(30)까지 연장되므로, 제 1 핏(70)과 제 2 핏(75)에 의해 활성층(30)의 면적이 감소된다. 따라서, 제 1 핏(70)과 제 2 핏(75)은 적당한 폭을 갖도록 형성되는 것이 바람직하다.
상기 도 2와 같이, 핏의 폭에 따른 발광 소자의 정전기 방지 수율과 출력 전력은 트레이드 오프(Trade Off) 관계이므로, 제 1 핏(70)은 정전기 방전 수율을 확보하기 위해 200㎚보다 넓은 폭을 가지며, 제 1 핏(70)의 폭(L1)은 300㎚ 내지 350㎚일 수 있다. 그리고, 제 2 핏(75)은 IQE 향상을 위해 200㎚보다 좁은 폭을 가지며, 제 2 핏(75)의 폭(L2)은 150㎚ 내지 200㎚일 수 있다. 제 1 핏(70)과 제 2 핏(75)의 폭은 핏 형성층(20)의 제 1 영역(20a)과 제 2 영역(20b) 및 활성층(30)의 두께를 변경하면 용이하게 조절할 수 있다.
이어, 도 8d와 같이, 활성층(30) 상에 제 2 반도체층(35)을 형성한다. 제 2 반도체층(35)을 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현할 수 있으며, 제 2 반도체층(35)에 제 2 도펀트를 도핑할 수 있다. 제 2 반도체층(35)을 Inx5Aly2Ga1-x5-y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성할 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 반도체층(35)은 p형 반도체층일 수 있다.
제 2 반도체층(35)을 제 1 반도체층(15), 핏 형성층(20), 트리거층(25) 및 활성층(30)보다 높은 온도에서 형성하여, 제 2 반도체층(35)까지 핏이 연장되는 것을 방지할 수 있다. 또한, 제 2 반도체층(35)을 제 1 핏(70)과 제 2 핏(75)을 덮도록 충분한 두께로 형성한다.
도 8e와 같이, 제 1 반도체층(1%5, 핏 형성층(20), 활성층(30) 및 제 2 반도체층(35)을 포함하는 발광 구조물에 아이솔레이션(Isolation) 에칭을 실시한다. 아이솔레이션 에칭은 ICP(Inductively Coupled Plasma)와 같은 건식 식각 방법에 의해 실시될 수 있다. 아이솔레이션 에칭에 의해 제 1 반도체층(15)의 일부가 발광 구조물 외부로 개방될 수 있다.
도 8f와 같이, 발광 구조물과 전기적으로 연결되는 제 1 전극(40)과 제 2 전극(45)을 형성한다. 제 1 전극(40)은 제 1 반도체층(15)과 전기적으로 연결되고, 제 2 전극(45)은 제 2 반도체층(35)과 전기적으로 연결될 수 있다. 이 때, 제 2 전극(45)은 제 2 반도체층(35)의 상부면 중 일부 영역에만 형성될 수 있다.
제 1 전극(40)과 제 2 전극(45)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
또한, 제 1 전극(40)과 제 2 전극(45)을 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성할 수 있으며, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성할 수 있으며, 이에 한정하지 않는다.
도 9a는 본 발명 실시 예의 활성층의 평면도로, 제 1 핏과 제 2 핏을 평면에서 본 형상이 육각형인 것을 도시하였다. 그리고, 도 9b는 본 발명 실시 예의 활성층 사진이다.
도 9a 및 도 9b와 같이, 제 1 핏(70)과 제 2 핏(75)은 활성층(30)까지 연장되므로, 활성층(30) 상부면에 제 1 핏(70)과 제 2 핏(75)이 노출될 수 있다. 제 1 핏(70)은 제 2 핏(75)보다 넓은 폭을 가지며, 도시된 바와 같이, 제 1 핏(70)의 상부 면적이 제 2 핏(75)의 상부 면적보다 넓다.
상술한 바와 같이, 본 발명 실시 예의 발광 소자는 제 1 반도체층(15) 상에 핏 형성층(20)을 구비하고, 활성층(30) 하부에 형성된 전위(10a)(Dislocation)가 활성층(30)까지 연장되는 것을 방지할 수 있다.
특히, 핏 형성층(20)은 트리거층(25)을 포함하여 이루어져, 트리거층(25)과 제 1 반도체층(15) 사이의 제 1 영역(20a)에 바닥이 구비되는 제 1 핏(70)은 정전기 방전(Electrostatic Discharge; ESD) 내성을 확보하고, 발광 구조물의 변형을 방지할 수 있다. 그리고, 트리거층(25)과 활성층(30) 사이의 제 2 영역(20b)에 바닥이 구비되는 제 2 핏(75)은 제 1 핏(70)에 의한 내부 양자 효율(Internal Quantum Efficiency; IQE)의 감소를 보상할 수 있다.
특히, 핏 형성층(120)이 차례로 적층된 제 1 핏 형성층(120a)과 제 2 핏 형성층(120b)을 포함하여 이루어져, 트리거층(125)을 기준으로 트리거층(125) 하부에 바닥을 갖는 제 1 핏(170)과 트리거층(125) 상에 바닥을 갖는 제 2 핏(170)이 충분한 폭의 차이를 가질 수 있다. 또한, 핏 형성층(220) 내부에 복수 개의 트리거층(225)을 형성함으로써, 핏의 크기를 용이하게 조절할 수 있다.
실시 예의 발광 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광 소자는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 발광 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
10, 110: 지지 기판 11, 111: 버퍼층
10a, 110a, 210a: 전위 15, 115, 215: 제 1 반도체층
20, 120, 220: 핏 형성층 20a, 120a, 220a: 제 1 영역
20b, 120b, 220b: 제 2 영역 25, 125, 225: 트리거층
30, 130, 230: 활성층 35, 135: 제 2 반도체층
40: 제 1 전극 45: 제 2 전극
70, 170, 270: 제 1 핏 75, 175, 275: 제 2 핏
220c: 제 3 영역 220d: 제 4 영역
225a: 제 1 트리거층 225b: 제 2 트리거층
225c: 제 3 트리거층 280: 제 3 핏
285: 제 4 핏

Claims (20)

  1. 지지 기판;
    상기 지지 기판 상에 차례로 형성된 제1 반도체층, 내부에 트리거층이 삽입된 핏 형성층, 활성층 및 제2 반도체층을 포함하는 발광 구조물;
    바닥이 상기 제1 반도체층과 상기 트리거층 사이에 배치되는 적어도 하나의 제1 핏을 포함하는 제1 핏군; 및
    바닥이 상기 트리거층과 상기 활성층 사이에 배치되는 적어도 하나의 제2 핏을 포함하는 제2 핏군을 포함하고,
    상기 핏 형성층의 인듐 함량은 상기 제1 반도체층의 인듐 함량보다 큰 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 핏과 상기 제2 핏은 단면이 V 형태이고,
    상기 제1 핏의 폭이 상기 제2 핏의 폭보다 넓고, 상기 제1 핏의 상부 면적이 상기 제2 핏의 상부 면적보다 넓은 발광 소자.
  3. 제1항에 있어서,
    상기 핏 형성층은,
    상기 트리거층과 상기 제1 반도체층 사이의 제1 영역; 및
    상기 트리거층과 상기 활성층 사이의 제2 영역;을 포함하고,
    상기 제2 영역은 인듐 함량이 상기 트리거층의 인듐 함량보다 적은 발광 소자.
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  5. 제1 항에 있어서,
    상기 제1 핏의 폭이 300㎚ 내지 350㎚이며, 상기 제2 핏의 폭은 150㎚ 내지 200㎚이고,
    상기 핏 형성층은 제1 핏 형성층과 제2 핏 형성층이 차례로 적층된 구조이며, 상기 트리거층은 상기 제2 핏 형성층 내에 구비되고,
    바닥이 상기 제1 반도체층과 상기 트리거층 사이에 배치되는 적어도 하나의 제1 핏; 및
    바닥이 상기 트리거층과 상기 활성층 사이에 배치되는 적어도 하나의 제2 핏을 포함하는 발광 소자.
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