KR102315502B1

KR102315502B1 - Display substrate

Info

Publication number: KR102315502B1
Application number: KR1020170048684A
Authority: KR
Inventors: 정진구; 김성민; 박혜향; 박진현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-04-14
Filing date: 2017-04-14
Publication date: 2021-10-22
Also published as: US20190341575A1; KR20180116512A; US10403847B2; US20180301658A1; US11024826B2; US20200243792A1; US10651417B2

Abstract

표시 기판은 복수의 화소 영역들을 포함하고, 각 화소 영역은 발광 영역 및 투과 영역을 포함하는 베이스 기판, 상기 발광 영역에 배치된 적어도 하나의 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 배치되고, 상기 화소 회로층과 연결된 화소 전극, 상기 발광 영역 및 상기 투과 영역 중 상기 발광 영역의 상기 화소 전극 상에 선택적으로 배치된 정공 주입층, 상기 발광 영역의 상기 정공 주입층 상에 배치된 발광층, 상기 발광층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 전자 주입층 및 상기 전자 주입층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 공통 전극을 포함한다. The display substrate includes a plurality of pixel regions, wherein each pixel region is disposed on a base substrate including an emission region and a transmissive region, a pixel circuit layer including at least one transistor disposed in the emission region, and on the pixel circuit layer a pixel electrode connected to the pixel circuit layer, a hole injection layer selectively disposed on the pixel electrode of the light emitting area among the light emitting area and the transmissive area, a light emitting layer disposed on the hole injection layer of the light emitting area, and an electron injection layer commonly disposed on the base substrate on which the emission layer is disposed, and a common electrode commonly disposed on the base substrate on which the electron injection layer is disposed.

Description

display board {DISPLAY SUBSTRATE}

본 발명은 표시 기판에 관한 것으로, 보다 상세하게는 표시 품질을 개선하기 위한 표시 기판에 관한 것이다. The present invention relates to a display substrate, and more particularly, to a display substrate for improving display quality.

평판 표시 장치는 경량 및 박형 등의 특성으로 인하여, 음극선관 표시 장치를 대체하는 표시 장치로서 사용되고 있다. 이러한 평판 표시 장치의 대표적인 예로서 액정 표시 장치와 유기 발광 표시 장치가 있다. 이 중, 유기 발광 표시 장치는 액정 표시 장치에 비하여 휘도 특성 및 시야각 특성이 우수하고 백라이트를 필요로 하지 않아 초박형으로 구현할 수 있다는 장점이 있다. 이러한 유기 발광 표시 장치는 유기 박막에 음극과 양극을 통하여 주입된 전자와 정공이 재결합하여 여기자를 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생되는 현상을 이용한다.A flat panel display is being used as a display device that replaces a cathode ray tube display due to characteristics such as light weight and thinness. Representative examples of such flat panel display devices include a liquid crystal display device and an organic light emitting display device. Among them, the organic light emitting diode display has advantages in that it has superior luminance and viewing angle characteristics, and does not require a backlight, so that it can be implemented in an ultra-thin shape compared to a liquid crystal display. The organic light emitting diode display uses a phenomenon in which electrons and holes injected through a cathode and an anode in an organic thin film recombine to form excitons, and light of a specific wavelength is generated by energy from the formed excitons.

최근 서브 화소 영역 및 투과 영역을 구비하여, 유기 발광 표시 장치의 후면에 위치하는 대상의 이미지를 투과시킬 수 있는 투명 유기 발광 표시 장치가 개발되고 있다.Recently, a transparent organic light emitting diode display having a sub-pixel region and a transmissive region capable of transmitting an image of a target positioned on the rear surface of the organic light emitting display device has been developed.

본 발명의 목적은 투과율을 증가시키기 위한 표시 기판을 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a display substrate for increasing transmittance.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 기판은 복수의 화소 영역들을 포함하고, 각 화소 영역은 발광 영역 및 투과 영역을 포함하는 베이스 기판, 상기 발광 영역에 배치된 적어도 하나의 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 배치되고, 상기 화소 회로층과 연결된 화소 전극, 상기 발광 영역 및 상기 투과 영역 중 상기 발광 영역의 상기 화소 전극 상에 선택적으로 배치된 정공 주입층, 상기 발광 영역의 상기 정공 주입층 상에 배치된 발광층, 상기 발광층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 전자 주입층 및 상기 전자 주입층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 공통 전극을 포함한다. In order to achieve the above object, a display substrate according to embodiments of the present invention includes a plurality of pixel areas, each pixel area includes a base substrate including a light emitting area and a transmissive area, and at least one disposed in the light emitting area. a pixel circuit layer including a transistor of layer, a light emitting layer disposed on the hole injection layer of the light emitting region, an electron injection layer commonly disposed on the base substrate on which the emission layer is disposed, and an electron injection layer disposed in common on the base substrate on which the electron injection layer is disposed It includes a common electrode.

일 실시예에서, 상기 표시 기판은 상기 발광 영역의 상기 베이스 기판과 상기 화소 회로층 사이에 배치된 버퍼층, 상기 발광 영역의 정공 주입층과 상기 발광층 사이에 배치된 정공 수송층 및 상기 발광 영역의 전자 주입층과 상기 발광층 사이에 배치된 전자 수송층을 더 포함할 수 있다. In an embodiment, the display substrate includes a buffer layer disposed between the base substrate and the pixel circuit layer of the light emitting area, a hole transport layer disposed between the hole injection layer of the light emitting area and the light emitting layer, and electron injection of the light emitting area It may further include an electron transport layer disposed between the layer and the light emitting layer.

일 실시예에서, 상기 투과 영역의 상기 전자 수송층은 상기 전자 주입층 아래에 배치될 수 있다. In an embodiment, the electron transport layer in the transmission region may be disposed under the electron injection layer.

일 실시예에서, 상기 투과 영역의 상기 버퍼층은 상기 베이스 기판과 상기 정공 주입층 사이에 배치될 수 있다. In an embodiment, the buffer layer of the transmission region may be disposed between the base substrate and the hole injection layer.

일 실시예에서, 상기 투과 영역의 상기 정공 수송층은 상기 전자 수송층과 상기 정공 주입층 사이에 배치될 수 있다. In an embodiment, the hole transport layer in the transmission region may be disposed between the electron transport layer and the hole injection layer.

일 실시예에서, 상기 표시 기판은 상기 발광 영역 및 상기 투과 영역에 배치된 상기 공통 전극을 공통적으로 커버하는 봉지층을 더 포함할 수 있다. In an embodiment, the display substrate may further include an encapsulation layer that commonly covers the common electrode disposed in the light emitting region and the transmissive region.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 기판은 복수의 화소 영역들을 포함하고, 각 화소 영역은 발광 영역 및 투과 영역을 포함하는 베이스 기판, 상기 발광 영역에 배치된 적어도 하나의 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 배치되고, 상기 화소 회로층과 연결된 화소 전극, 상기 발광 영역의 화소 전극 상에 배치된 제1 두께의 제1 정공 주입층, 상기 투과 영역에 배치된 상기 제1 두께와 다른 제2 두께의 제2 정공 주입층, 상기 발광 영역의 상기 제1 정공 주입층 상에 배치된 발광층, 상기 발광 영역의 발광층 및 상기 투과 영역의 상기 제2 정공 주입층 상에 공통적으로 배치된 전자 주입층 및 상기 전자 주입층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 공통 전극을 포함한다. In order to achieve the above object, a display substrate according to embodiments of the present invention includes a plurality of pixel areas, each pixel area includes a base substrate including a light emitting area and a transmissive area, and at least one disposed in the light emitting area. a pixel circuit layer including a transistor of a second hole injection layer having a second thickness different from the first thickness disposed in a light emitting layer disposed on the first hole injection layer in the light emitting region, a light emitting layer in the light emitting region, and the second hole injection in the transmissive region and an electron injection layer commonly disposed on the layer and a common electrode commonly disposed on the base substrate on which the electron injection layer is disposed.

일 실시예에서, 상기 표시 기판은 상기 발광 영역의 상기 베이스 기판과 상기 화소 회로층 사이에 배치된 버퍼층, 상기 발광 영역의 제1 정공 주입층과 상기 발광층 사이에 배치된 정공 수송층 및 상기 발광 영역의 전자 주입층과 상기 발광층 사이에 배치된 전자 수송층을 더 포함할 수 있다. In an embodiment, the display substrate includes a buffer layer disposed between the base substrate and the pixel circuit layer of the light emitting area, a hole transport layer disposed between the first hole injection layer and the light emitting layer of the light emitting area, and the light emitting area. It may further include an electron transport layer disposed between the electron injection layer and the light emitting layer.

일 실시예에서, 상기 투과 영역의 상기 전자 수송층은 전자 주입층 아래에 배치될 수 있다. In an embodiment, the electron transport layer in the transmission region may be disposed under the electron injection layer.

일 실시예에서, 상기 투과 영역의 상기 버퍼층은 상기 베이스 기판과 상기 전자 수송층 사이에 배치될 수 있다. In an embodiment, the buffer layer of the transmission region may be disposed between the base substrate and the electron transport layer.

일 실시예에서, 상기 투과 영역의 상기 제2 정공 수송층은 상기 전자 수송층과 상기 버퍼층 사이에 배치될 수 있다. In an embodiment, the second hole transport layer in the transmission region may be disposed between the electron transport layer and the buffer layer.

일 실시예에서, 상기 제2 정공 주입층은 상기 제1 정공 주입층의 제1 두께보다 투과 영역의 투과율이 높은 제2 두께를 가질 수 있다. In an embodiment, the second hole injection layer may have a second thickness having a transmittance higher than the first thickness of the first hole injection layer.

일 실시예에서, 상기 발광 영역 및 상기 투과 영역에 배치된 상기 공통 전극을 공통적으로 커버하는 봉지층을 더 포함할 수 있다. In an embodiment, an encapsulation layer may further include an encapsulation layer that commonly covers the common electrode disposed in the light emitting region and the transmissive region.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 기판은 복수의 화소 영역들을 포함하고, 각 화소 영역은 발광 영역 및 투과 영역을 포함하는 베이스 기판, 상기 발광 영역에 배치된 적어도 하나의 트랜지스터를 포함하는 화소 회로층, 상기 화소 회로층 상에 배치되고, 상기 화소 회로층과 연결된 화소 전극, 상기 발광 영역의 화소 전극 및 상기 투과 영역의 베이스 기판 위에 배치되고, 상기 투과 영역에서 인접한 상부 층 및 하부 층의 굴절률들에 대해 점진적으로 변하는 굴절률을 갖는 정공 주입층, 상기 발광 영역의 상기 정공 주입층 상에 배치된 발광층, 상기 발광층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 전자 주입층 및 상기 전자 주입층이 배치된 상기 베이스 기판 상에 공통적으로 배치된 공통 전극을 포함한다. In order to achieve the above object, a display substrate according to embodiments of the present invention includes a plurality of pixel areas, each pixel area includes a base substrate including a light emitting area and a transmissive area, and at least one disposed in the light emitting area. a pixel circuit layer including a transistor of A hole injection layer having a refractive index gradually changing with respect to the refractive indices of the layer and the lower layer, a light emitting layer disposed on the hole injection layer in the light emitting region, and an electron injection layer commonly disposed on the base substrate on which the light emitting layer is disposed and a common electrode commonly disposed on the base substrate on which the electron injection layer is disposed.

일 실시예에서, 상기 투과 영역에서 상기 하부 층의 굴절률, 상기 정공 주입층의 굴절률 및 상기 상부 층의 굴절률은 점진적으로 증가할 수 있다. In an embodiment, the refractive index of the lower layer, the refractive index of the hole injection layer, and the refractive index of the upper layer in the transmission region may gradually increase.

일 실시예에서, 상기 투과 영역에서 상기 정공 주입층의 상기 하부 층은 상기 버퍼층이고 상기 상부 층은 전자 수송층일 수 있다. In an embodiment, the lower layer of the hole injection layer may be the buffer layer and the upper layer may be an electron transport layer in the transmission region.

일 실시예에서, 상기 투과 영역에서 상기 정공 주입층의 상기 하부 층은 상기 버퍼층이고 상기 상부 층은 정공 수송층일 수 있다. In an embodiment, the lower layer of the hole injection layer may be the buffer layer and the upper layer may be a hole transport layer in the transmission region.

일 실시예에서, 상기 화소 회로층은 복수의 금속 패턴들과 상기 복수의 금속 패턴들 사이에 배치된 복수의 절연층들을 포함하고, 상기 투과 영역에서 상기 정공 주입층의 하부 층은 상기 복수의 절연층들 중 하나일 수 있다. In an embodiment, the pixel circuit layer includes a plurality of metal patterns and a plurality of insulating layers disposed between the plurality of metal patterns, and a lower layer of the hole injection layer in the transmission region includes the plurality of insulating layers. It can be one of the layers.

상기와 같은 본 발명의 실시예들에 따르면, 표시 패널의 투과 영역에 배치되는 정공 주입층의 선택적으로 제거하여 투과 영역의 투과율을 향상시킬 수 있다. 또한, 상기 투과 영역의 정공 주입층이 인접한 층간의 굴절률 역전 계면 없는 굴절률을 가짐으로써 투과 영역의 투과율을 향상시킬 수 있다. 또한, 상기 투과 영역의 정공 주입층이 투과율이 가장 높은 두께를 가짐으로써 투과 영역의 투과율을 향상시킬 수 있다. According to the embodiments of the present invention as described above, the transmittance of the transmissive region may be improved by selectively removing the hole injection layer disposed in the transmissive region of the display panel. In addition, since the hole injection layer of the transmissive region has a refractive index without a refractive index inversion interface between adjacent layers, the transmittance of the transmissive region may be improved. In addition, since the hole injection layer of the transmissive region has a thickness having the highest transmittance, the transmittance of the transmissive region may be improved.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 서브 화소 영역의 개념도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 11 및 도 12는 본 실시예들에 따른 투과 영역에 배열된 층들의 굴절률을 설명하기 위한 단면도들이다.1 is a plan view of a display device according to an exemplary embodiment.
2 is a conceptual diagram of a sub-pixel area according to an embodiment of the present invention.
3 is a cross-sectional view of a display device according to an exemplary embodiment.
4 to 6 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
7 is a cross-sectional view of a display device according to an exemplary embodiment.
8 and 9 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.
10 is a cross-sectional view of a display device according to an exemplary embodiment.
11 and 12 are cross-sectional views for explaining refractive indices of layers arranged in a transmissive region according to the present embodiments.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention will be described in more detail.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 서브 화소 영역의 개념도이다. 1 is a plan view of a display device according to an exemplary embodiment. 2 is a conceptual diagram of a sub-pixel area according to an embodiment of the present invention.

도 1 및 2를 참조하면, 표시 장치는 복수의 화소 영역들(PA)을 포함할 수 있다. 각 화소 영역(PA)은 투과 영역(TA) 및 발광 영역(EA)을 포함한다. 상기 발광 영역(EA)은 복수의 서브 화소 영역들을 포함할 수 있다.1 and 2 , the display device may include a plurality of pixel areas PA. Each pixel area PA includes a transmission area TA and an emission area EA. The emission area EA may include a plurality of sub-pixel areas.

상기 투과 영역(TA)은 외부 광을 투과하고, 적어도 하나의 절연층이 제거된 투과창을 포함한다. The transmission area TA transmits external light and includes a transmission window from which at least one insulating layer is removed.

도시된 바와 같이, 상기 투과 영역(TA)은 상기 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 대응하여 하나로 형성될 수 있다. 또는, 도시되지 않았으나, 상기 투과 영역(TA)은 제1, 제2 및 제3 서브화소 영역들(SPA1, SPA2, SPA3)은 각각 대응하는 복수의 투과 영역들로 분리될 수 있다. As illustrated, the transmissive area TA may be formed to correspond to the first, second, and third sub-pixel areas SPA1 , SPA2 , and SPA3 as one. Alternatively, although not shown, the first, second, and third sub-pixel areas SPA1 , SPA2 , and SPA3 of the transmission area TA may be divided into a plurality of transmission areas corresponding to each other.

상기 투과 영역(TA)이 사각형의 평면 형상을 갖는 것으로 도시되어있지만 그것에 한정되는 것은 아니다. 예를 들면, 상기 투과 영역(TA)은 삼각형의 평면 형상, 마름모의 평면 형상, 다각형의 평면 형상, 원형의 평면 형상, 트랙형의 평면 형상 또는 타원형의 평면 형상을 가질 수도 있다.Although it is illustrated that the transmission area TA has a rectangular planar shape, it is not limited thereto. For example, the transmission area TA may have a triangular planar shape, a rhombus planar shape, a polygonal planar shape, a circular planar shape, a track-type planar shape, or an elliptical planar shape.

상기 발광 영역(EA)은 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)을 포함한다. 상기 제1, 제2 및 제3 서브 화소 영역들(SPA1, SPA2, SPA3)에 각각에는 화소 회로가 배치될 수 있고, 컬러 광을 방출할 수 있다. 예를 들면, 상기 제1 서브 화소 영역(SPA1)은 적색광을 방출할 수 있고, 상기 제2 서브 화소 영역(SPA2)는 녹색 광을 방출할 수 있으며, 상기 제3 서브 화소 영역(SPA3)은 청색 광을 방출할 수 있다.The emission area EA includes first, second, and third sub-pixel areas SPA1 , SPA2 , and SPA3 . A pixel circuit may be disposed in each of the first, second, and third sub-pixel areas SPA1 , SPA2 , and SPA3 , and color light may be emitted. For example, the first sub-pixel area SPA1 may emit red light, the second sub-pixel area SPA2 may emit green light, and the third sub-pixel area SPA3 may emit blue light. can emit light.

도 2를 참조하면, 각 서브 화소 영역(예컨대, SPA2)에는 화소 회로(PC)및 상기 화소 회로(PC)와 연결된 유기 발광 다이오드(OLED)가 배치될 수 있다. 상기 화소 회로(PC)는 스캔 배선(SL), 데이터 배선(DL), 전압 배선(VL), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 유기 발광 다이오드(OLED)는 상기화소 회로(PC)와 연결된 화소 전극(PE), 유기 발광층(OEL) 및 공통전극(CE)을 포함할 수 있다. Referring to FIG. 2 , a pixel circuit PC and an organic light emitting diode OLED connected to the pixel circuit PC may be disposed in each sub-pixel area (eg, SPA2 ). The pixel circuit PC may include a scan line SL, a data line DL, a voltage line VL, a first transistor TR1, a second transistor TR2, and a storage capacitor CST. The organic light emitting diode OLED may include a pixel electrode PE connected to the pixel circuit PC, an organic light emitting layer OEL, and a common electrode CE.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 3 is a cross-sectional view of a display device according to an exemplary embodiment.

도 3을 참조하면, 상기 표시 장치(1000)는 표시 기판(100) 및 대향 기판(200)을 포함한다. Referring to FIG. 3 , the display device 1000 includes a display substrate 100 and a counter substrate 200 .

상기 표시 장치(1000)는 광을 발생하는 유기 발광 다이오드(OLED)가 배치된 발광 영역(EA)과 외부 광을 투과하는 투과 영역(TA)을 포함한다. The display device 1000 includes a light emitting area EA in which an organic light emitting diode (OLED) emitting light is disposed and a transmission area TA through which external light is transmitted.

상기 표시 기판(100)은 베이스 기판(101), 버퍼층(110), 화소 회로층(PCL), 평탄화막(160), 화소 전극(PE), 화소 정의막(170), 유기 발광층(OEL), 공통 전극(CE) 및 봉지층(190)을 포함한다. The display substrate 100 includes a base substrate 101 , a buffer layer 110 , a pixel circuit layer (PCL), a planarization layer 160 , a pixel electrode PE, a pixel defining layer 170 , an organic light emitting layer (OEL), It includes a common electrode CE and an encapsulation layer 190 .

상기 베이스 기판(101)은 투명한 재료로 구성될 수 있다. 예를 들면, 베이스 기판(101)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 기판, 무알칼리(non-alkali) 기판 등을 포함할 수 있다. 선택적으로는, 베이스 기판(101)은 연성을 갖는 투명 수지 기판으로 이루어질 수 있다. 베이스 기판(101)으로 이용될 수 있는 투명 수지 기판의 예로는 폴리이미드 기판을 들 수 있다.The base substrate 101 may be made of a transparent material. For example, the base substrate 101 may be a quartz substrate, a synthetic quartz substrate, a calcium fluoride substrate, a fluorine-doped quartz substrate, a sodalime substrate, or a non-alkali substrate. alkali) substrate and the like. Optionally, the base substrate 101 may be formed of a flexible transparent resin substrate. An example of the transparent resin substrate that can be used as the base substrate 101 may be a polyimide substrate.

상기 버퍼층(110)은 상기 베이스 기판(101) 위의 발광 영역(EA) 및 투과 영역(TA)에 배치된다. 상기 버퍼층(110)은 상기 베이스 기판(101)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있다. 또한, 상기 버퍼층(110)은 상기 베이스 기판(101)의 표면을 평탄하게 할 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(101)에 따라서 다중막 구조로 형성할 수 있다. 예를 들면, 상기 버퍼층(110)은 실리콘 질화물(SiNx)를 포함하는 제1 층(111)과 실리콘 산화물(SiOx)를 포함하는 제2 층(112)을 포함할 수 있다. The buffer layer 110 is disposed in the light emitting area EA and the transmission area TA on the base substrate 101 . The buffer layer 110 may prevent diffusion of metal atoms or impurities from the base substrate 101 . In addition, the buffer layer 110 may flatten the surface of the base substrate 101 . The buffer layer 110 may be formed in a multi-layer structure according to the base substrate 101 . For example, the buffer layer 110 may include a first layer 111 including silicon nitride (SiNx) and a second layer 112 including silicon oxide (SiOx).

상기 화소 회로층(PCL)은 상기 베이스 기판(101) 위 발광 영역(EA)에 배치될 수 있다. The pixel circuit layer PCL may be disposed in the light emitting area EA on the base substrate 101 .

상기 화소 회로층(PCL)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 제1 트랜지스터(TR1)는 제1 액티브 패턴(121), 제1 게이트 전극(GE1), 제1 전극(E11) 및 제2 전극(E12)를 포함한다. 상기 제2 트랜지스터(TR2)는 제2 액티브 패턴(122), 제2 게이트 전극(GE2), 제1 전극(E21) 및 제2 전극(E22)을 포함한다. 상기 스토리지 커패시터(CST)는 제1 스토리지 전극(STE1) 및 제2 스토리지 전극(STE2)을 포함한다. The pixel circuit layer PCL may include a first transistor TR1 , a second transistor TR2 , and a storage capacitor CST. The first transistor TR1 includes a first active pattern 121 , a first gate electrode GE1 , a first electrode E11 , and a second electrode E12 . The second transistor TR2 includes a second active pattern 122 , a second gate electrode GE2 , a first electrode E21 , and a second electrode E22 . The storage capacitor CST includes a first storage electrode STE1 and a second storage electrode STE2 .

도시된 바와 같이, 상기 제1 및 제2 액티브 패턴(121, 122)은 상기 발광 영역(EA)의 상기 버퍼층(110) 상에 배치된다. 예를 들면, 제1 및 제2 액티브 패턴(121, 122)은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다.As illustrated, the first and second active patterns 121 and 122 are disposed on the buffer layer 110 of the emission area EA. For example, the first and second active patterns 121 and 122 may include an oxide semiconductor, an inorganic semiconductor (eg, amorphous silicon, polysilicon), or an organic semiconductor. .

게이트 절연층(130)은 상기 제1 및 제2 액티브 패턴(121, 122)이 형성된 상기 발광 영역(EA)의 상기 버퍼층(110) 상에 배치된다. 상기 게이트 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다.The gate insulating layer 130 is disposed on the buffer layer 110 of the light emitting area EA in which the first and second active patterns 121 and 122 are formed. The gate insulating layer 130 may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), silicon carbonitride (SiCxNy), silicon oxycarbide (SiOxCy), and aluminum oxide. (AlOx), aluminum nitride (AlNx), tantalum oxide (TaOx), hafnium oxide (HfOx), zirconium oxide (ZrOx), titanium oxide (TiOx), and the like.

상기 제1 스토리지 전극(STE1) 및 제2 게이트 전극(GE2)은 게이트 금속층으로부터 형성되고, 상기 발광 영역(EA)의 상기 게이트 절연층(130) 상에 배치된다. 상기 게이트 금속층은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. The first storage electrode STE1 and the second gate electrode GE2 are formed of a gate metal layer and are disposed on the gate insulating layer 130 of the emission area EA. The gate metal layer may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like.

제1 층간 절연층(140)은 상기 제1 스토리지 전극(STE1), 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 형성된 상기 베이스 기판(101)의 상기 발광 영역(EA) 상에 배치된다. 상기 제1 층간 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.A first interlayer insulating layer 140 is formed on the light emitting area EA of the base substrate 101 on which the first storage electrode STE1 , the first gate electrode GE1 , and the second gate electrode GE2 are formed. are placed The first interlayer insulating layer 140 may be formed of silicon oxide, silicon nitride, silicon oxynitride, or the like. These may be used alone or in combination with each other.

제2 스토리지 전극(STE2)은 게이트 금속층으로부터 형성되고, 상기 발광 영역(EA)의 상기 제1 층간 절연층(140) 상에 배치된다. The second storage electrode STE2 is formed of a gate metal layer and is disposed on the first interlayer insulating layer 140 of the light emitting area EA.

예를 들면, 상기 게이트 금속층은 금(Au), 은(Ag), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 팔라듐(Pd), 마그네슘(Mg), 칼슘(Ca), 리튬(Li), 크롬(Cr), 탄탈륨(Ta), 몰리브데늄(Mo), 스칸듐(Sc), 네오디뮴(Nd), 이리듐(Ir), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlNx), 은을 함유하는 합금, 텅스텐(W), 텅스텐 질화물(WNx), 구리를 함유하는 합금, 몰리브데늄을 함유하는 합금, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 스트론튬 루테늄 산화물(SrRuxOy), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOx), 인듐 아연 산화물(IZO) 등으로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. For example, the gate metal layer may include gold (Au), silver (Ag), aluminum (Al), platinum (Pt), nickel (Ni), titanium (Ti), palladium (Pd), magnesium (Mg), calcium ( Ca), lithium (Li), chromium (Cr), tantalum (Ta), molybdenum (Mo), scandium (Sc), neodymium (Nd), iridium (Ir), alloys containing aluminum, aluminum nitride (AlNx) ), silver-containing alloys, tungsten (W), tungsten nitride (WNx), copper-containing alloys, molybdenum-containing alloys, titanium nitride (TiNx), tantalum nitride (TaNx), strontium ruthenium oxide (SrRuxOy) ), zinc oxide (ZnOx), indium tin oxide (ITO), tin oxide (SnOx), indium oxide (InOx), gallium oxide (GaOx), indium zinc oxide (IZO), and the like. These may be used alone or in combination with each other.

제2 층간 절연층(150)은 상기 제2 스토리지 전극(STE2) 이 형성된 상기 베이스 기판(101)의 상기 발광 영역(EA) 상에 배치된다. 상기 제2 층간 절연층(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 예를 들면, 상기 제2 층간 절연층(150)은 실리콘 산화물(SiOx)를 포함하는 제1 층(151)과 실리콘 질화물(SiNx)를 포함하는 제2 층(152)을 포함할 수 있다.The second interlayer insulating layer 150 is disposed on the light emitting area EA of the base substrate 101 on which the second storage electrode STE2 is formed. The second interlayer insulating layer 150 may be formed of silicon oxide, silicon nitride, silicon oxynitride, or the like. These may be used alone or in combination with each other. For example, the second interlayer insulating layer 150 may include a first layer 151 including silicon oxide (SiOx) and a second layer 152 including silicon nitride (SiNx).

상기 제1 트랜지스터(TR1)의 제1 및 제2 전극들(E11, E12) 및 상기 제2 트랜지스터(TR2)의 제1 및 제2 전극들(E21, E22)은 소스 금속층으로부터 형성되고, 상기 발광 영역(EA)의 상기 제2 층간 절연층(150) 상에 배치된다. 상기 소스 금속층은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.The first and second electrodes E11 and E12 of the first transistor TR1 and the first and second electrodes E21 and E22 of the second transistor TR2 are formed from a source metal layer, and the light emission It is disposed on the second interlayer insulating layer 150 in the area EA. The source metal layer may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like. These may be used alone or in combination with each other.

상기 평탄화막(160)은 상기 화소 회로층(PCL)이 배치된 상기 베이스 기판(101)의 발광 영역(EA)에 배치되어, 상기 발광 영역(EA)을 평탄화할 수 있다. 상기 평탄화막(160)은 상기 제1 트랜지스터의 제1 전극(E11)을 노출하는 비아 홀(VH)을 포함한다.The planarization layer 160 may be disposed in the light emitting area EA of the base substrate 101 on which the pixel circuit layer PCL is disposed to planarize the light emitting area EA. The planarization layer 160 includes a via hole VH exposing the first electrode E11 of the first transistor.

상기 화소 전극(PE)은 상기 비아 홀(H)을 통해 상기 제1 트랜지스터(TR1)과 연결되고 상기 발광 영역(EA)의 상기 평탄화막(160) 위에 배치된다. The pixel electrode PE is connected to the first transistor TR1 through the via hole H and is disposed on the planarization layer 160 of the emission area EA.

상기 화소 전극(PE)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. The pixel electrode PE may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like. These may be used alone or in combination with each other.

상기 화소 정의막(170)은 상기 화소 전극(PE)이 형성된 상기 베이스 기판(101)의 상기 발광 영역(EA) 위에 배치된다. 상기 화소 정의막(170)은 상기 화소 전극(PE)을 노출하는 개구(OP)를 포함한다. The pixel defining layer 170 is disposed on the emission area EA of the base substrate 101 on which the pixel electrode PE is formed. The pixel defining layer 170 includes an opening OP exposing the pixel electrode PE.

상기 유기 발광층(OEL)은 정공층(181), 컬러 발광층(182) 및 전자층(183)이 단일 혹은 다중막 구조로 적층되어 형성될 수 있다. 상기 유기 발광층(OEL)은 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N, N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N, N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등으로 형성될 수 있다. The organic emission layer OEL may be formed by stacking a hole layer 181 , a color emission layer 182 , and an electron layer 183 in a single or multilayer structure. The organic light emitting layer OEL includes copper phthalocyanine (CuPc), N,N-di(naphthalen-1-yl)-N, N′-diphenyl-benzidine (N,N′-Di(naphthalene-1-yl) yl)-N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3), and the like.

상기 유기 발광층(OEL)은 진공증착의 방법으로 형성될 수 있다. 상기 정공층(181)은 상기 화소 전극(PE)과 인접한 정공 주입층(HIL: Hole Injection Layer) 및 상기 컬러 발광층(182)과 인접한 정공 수송층(HTL: Hole Transport Layer)을 포함할 수 있다. The organic light emitting layer OEL may be formed by vacuum deposition. The hole layer 181 may include a hole injection layer (HIL) adjacent to the pixel electrode PE and a hole transport layer (HTL) adjacent to the color emission layer 182 .

상기 컬러 발광층(182)은 컬러 광을 방출시킬 수 있는 발광 물질을 포함한다. 예를 들면, 제1 서브 화소 영역은 적색 광을 방출하는 적색 발광층을 포함하고, 제2 서브 영역은 녹색 광을 방출하는 녹색 발광층을 포함하고, 제3 서브 영역은 청색 광을 방출하는 청색 발광층을 포함할 수 있다.The color light emitting layer 182 includes a light emitting material capable of emitting color light. For example, the first sub-pixel region includes a red emission layer emitting red light, the second sub region includes a green emission layer emitting green light, and the third sub region includes a blue emission layer emitting blue light may include

상기 전자층(183)은 상기 공통 전극(CE)과 인접한 전자 주입층(EIL: Electron Injection Layer) 및 상기 컬러 발광층(182)과 인접한 전자 수송층(ETL: Electron Transport Layer)을 포함할 수 있다. The electron layer 183 may include an electron injection layer (EIL) adjacent to the common electrode CE and an electron transport layer (ETL) adjacent to the color emission layer 182 .

상기 발광 영역(EA)에는 상기 정공층(181), 컬러 발광층(182) 및 전자층(183)이 순차적으로 배치된다. 예를 들면, 상기 개구(OP)에 의해 노출된 상기 화소 전극(PE) 위에 상기 정공층(181), 컬러 발광층(182) 및 전자층(183)이 순차적으로 배치된다. The hole layer 181 , the color emission layer 182 , and the electron layer 183 are sequentially disposed in the emission area EA. For example, the hole layer 181 , the color emission layer 182 , and the electron layer 183 are sequentially disposed on the pixel electrode PE exposed by the opening OP.

상기 투과 영역(TA)에는 상기 유기 발광층(OEL) 중 상기 컬러 발광층(182)을 제외한 상기 정공층(181) 및 전자층(183) 중 적어도 하나가 배치될 수 있다. At least one of the hole layer 181 and the electron layer 183 excluding the color emission layer 182 of the organic emission layer OEL may be disposed in the transmission area TA.

본 실시예에 따르면, 상기 투과 영역(TA))에는 상기 정공층(181), 컬러 발광층(182) 및 전자층(183) 중 상기 정공층(181)만을 포함할 수 있다. According to the present embodiment, only the hole layer 181 among the hole layer 181 , the color emission layer 182 , and the electron layer 183 may be included in the transmission area TA.

상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중에서 상기 정공 주입층(HIL)의 두께가 상대적으로 두껍고, 상기 정공 주입층(HIL)의 굴절률이 상대적으로 클 수 있다. 이에 따라서, 상기 정공 주입층(HIL)의 계면에서 고굴절로 인해 투과율 저하가 발생할 수 있다. Among the hole injection layer (HIL), the hole transport layer (HTL), the electron transport layer (ETL), and the electron injection layer (EIL), the hole injection layer (HIL) is relatively thick, and the refractive index of the hole injection layer (HIL) is This can be relatively large. Accordingly, transmittance may decrease due to high refractive index at the interface of the hole injection layer HIL.

이러한 투과율 저하를 막기 위해서 본 실시예에서는 상기 정공 주입층(HIL)을 상기 발광 영역(EA)에만 선택적으로 증착하고 상기 투과 영역(TA)에는 선택적으로 증착하지 않는다. 따라서 상기 투과 영역(TA)에서 고굴절로 인해 투과율 저하를 막아 투과율을 향상시킬 수 있다. In order to prevent such a decrease in transmittance, in the present embodiment, the hole injection layer HIL is selectively deposited only on the light emitting area EA, but not on the transmission area TA. Accordingly, the transmittance may be improved by preventing a decrease in transmittance due to high refractive index in the transmittance area TA.

상기 공통 전극(CE)은 상기 유기 발광층(OEL)이 형성된 상기 베이스 기판(101)의 발광 영역(EA) 및 투과 영역(TA)에 전체적으로 배치된다. 따라서, 상기 발광 영역(EA)에 배치된 상기 화소 전극(PE), 상기 유기 발광층(OEL) 및 공통 전극(CE)에 의해 유기 발광 다이오드(OLED)가 정의될 수 있다. The common electrode CE is entirely disposed in the emission area EA and the transmission area TA of the base substrate 101 on which the organic emission layer OEL is formed. Accordingly, the organic light emitting diode OLED may be defined by the pixel electrode PE, the organic light emitting layer OEL, and the common electrode CE disposed in the light emitting area EA.

상기 봉지층(190)은 상기 공통 전극(CE)가 형성된 상기 베이스 기판(101)의 발광 영역(EA) 및 투과 영역(TRA)을 전체적으로 커버하도록 배치된다. 상기 봉지층(190)은 유기 발광 다이오드(OLED)를 외부로부터 보호할 수 있다. 상기 봉지층(190)은 무기물 또는 유기물로 이루어진 단일막 구조 또는 이들의 다중막 구조로 이루어질 수 있다. The encapsulation layer 190 is disposed to entirely cover the emission area EA and the transmission area TRA of the base substrate 101 on which the common electrode CE is formed. The encapsulation layer 190 may protect the organic light emitting diode (OLED) from the outside. The encapsulation layer 190 may have a single-layer structure made of an inorganic material or an organic material, or a multi-layer structure thereof.

상기 대향 기판(200)은 상기 표시 기판(100)과 마주하여 결합된다. 상기 대향 기판(200)은 투명한 재료로 구성될 수 있다. 예를 들면, 대향 기판(200)은 석영 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임(sodalime) 기판, 무알칼리(non-alkali) 기판 등을 포함할 수 있다. 선택적으로는, 대향 기판(200)은 연성을 갖는 투명 수지 기판, 예를 들면, 폴리이미드 기판을 들 수 있다.The opposite substrate 200 is coupled to face the display substrate 100 . The opposite substrate 200 may be made of a transparent material. For example, the counter substrate 200 may be a quartz substrate, a synthetic quartz substrate, a calcium fluoride substrate, a fluorine-doped quartz substrate, a sodalime substrate, or a non-alkali substrate. alkali) substrate and the like. Alternatively, the counter substrate 200 may be a flexible transparent resin substrate, for example, a polyimide substrate.

도 4 내지 도 6은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 4 to 6 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.

도 4를 참조하면, 베이스 기판(101)은 유리, 석영 기판, 합성 석영 기판, 불화칼슘 또는 불소가 도핑된 석영 기판, 소다라임 기판, 무알칼리 기판 등을 사용하여 형성될 수 있다. Referring to FIG. 4 , the base substrate 101 may be formed using glass, a quartz substrate, a synthetic quartz substrate, a quartz substrate doped with calcium fluoride or fluorine, a soda lime substrate, an alkali-free substrate, or the like.

상기 베이스 기판(101) 상에 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110)은 상기 베이스 기판(101) 상에 전체적으로 형성될 수 있고, 베이스 기판(101)으로부터 금속 원자들이나 불순물들이 확산되는 현상을 방지할 수 있다. 상기 버퍼층(110)은 단일막 또는 다중막 구조로 형성할 수 있다. 예를 들면, 상기 버퍼층(110)은 실리콘 질화물(SiNx)를 포함하는 제1 층(111)과 실리콘 산화물(SiOx)을 포함하는 제2 층(112)을 포함할 수 있다. A buffer layer 110 may be formed on the base substrate 101 . The buffer layer 110 may be entirely formed on the base substrate 101 , and may prevent diffusion of metal atoms or impurities from the base substrate 101 . The buffer layer 110 may be formed in a single-layer or multi-layer structure. For example, the buffer layer 110 may include a first layer 111 including silicon nitride (SiNx) and a second layer 112 including silicon oxide (SiOx).

상기 버퍼층(110) 상에 액티브층을 형성한다. 상기 액티브층은 산화물 반도체, 무기물 반도체(예를 들면, 아몰퍼스 실리콘(amorphous silicon), 폴리 실리콘(poly silicon)) 또는 유기물 반도체 등을 포함할 수 있다. 상기 액티브층을 패터닝하여 상기 제1 트랜지스터(TR1)의 제1 액티브 패턴(121) 및 상기 제2 트랜지스터(TR2)의 제2 액티브 패턴(122)을 형성한다. An active layer is formed on the buffer layer 110 . The active layer may include an oxide semiconductor, an inorganic semiconductor (eg, amorphous silicon, polysilicon), or an organic semiconductor. The active layer is patterned to form a first active pattern 121 of the first transistor TR1 and a second active pattern 122 of the second transistor TR2 .

상기 제1 및 제2 액티브 패턴들(121, 122)이 형성된 상기 베이스 기판(101) 상에 게이트 절연층(130)을 형성한다. 상기 게이트 절연층(130)은 예를 들면, 게이트 절연층(130)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 실리콘 산탄화물(SiOxCy), 실리콘 탄질화물(SiCxNy), 실리콘 산탄화물(SiOxCy), 알루미늄 산화물(AlOx), 알루미늄 질화물(AlNx), 탄탈륨 산화물(TaOx), 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), 티타늄 산화물(TiOx) 등으로 구성될 수 있다.A gate insulating layer 130 is formed on the base substrate 101 on which the first and second active patterns 121 and 122 are formed. The gate insulating layer 130 may include, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), silicon oxycarbide (SiOxCy), or silicon carbonitride (SiCxNy). ), silicon oxycarbide (SiOxCy), aluminum oxide (AlOx), aluminum nitride (AlNx), tantalum oxide (TaOx), hafnium oxide (HfOx), zirconium oxide (ZrOx), titanium oxide (TiOx), and the like. .

상기 게이트 절연층(130) 상에 게이트 금속층을 형성한다. 상기 게이트 금속층은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 게이트 금속층을 패터닝하여 제1 게이트 금속패턴을 형성한다. 상기 제1 게이트 금속패턴은 상기 제1 스토리지 전극(STE1), 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)를 포함할 수 있다. A gate metal layer is formed on the gate insulating layer 130 . The gate metal layer may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like. A first gate metal pattern is formed by patterning the gate metal layer. The first gate metal pattern may include the first storage electrode STE1 , a first gate electrode GE1 , and a second gate electrode GE2 .

상기 제1 스토리지 전극(STE1), 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)이 형성된 베이스 기판(101) 상에 제1 층간 절연층(140)을 형성한다. 상기 제1 층간 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.A first interlayer insulating layer 140 is formed on the base substrate 101 on which the first storage electrode STE1 , the first gate electrode GE1 , and the second gate electrode GE2 are formed. The first interlayer insulating layer 140 may be formed of silicon oxide, silicon nitride, silicon oxynitride, or the like. These may be used alone or in combination with each other.

상기 제1 층간 절연층(140) 상에 상기 게이트 금속층을 형성한다. 상기 게이트 금속층을 패터닝하여 제2 게이트 금속패턴을 형성한다. 상기 제2 게이트 금속패턴은 상기 제2 스토리지 전극(STE2)을 포함한다.The gate metal layer is formed on the first interlayer insulating layer 140 . A second gate metal pattern is formed by patterning the gate metal layer. The second gate metal pattern includes the second storage electrode STE2.

상기 제2 스토리지 전극(STE2)이 형성된 상기 베이스 기판(101) 상에 제2 층간 절연층(150)을 형성한다. 상기 제2 층간 절연층(150)은 실리콘 산화물(SiOx)을 포함하는 제1 층(151)과 실리콘 질화물(SiNx)을 포함하는 제2 층(152)을 포함할 수 있다.A second interlayer insulating layer 150 is formed on the base substrate 101 on which the second storage electrode STE2 is formed. The second interlayer insulating layer 150 may include a first layer 151 including silicon oxide (SiOx) and a second layer 152 including silicon nitride (SiNx).

일 실시예에 따르면, 식각 공정을 통해 상기 베이스 기판(101)의 상기 발광 영역(EA)에는 회로 연결을 위한 복수의 콘택홀들을 형성하고, 상기 투과 영역(TA)에는 광 투과를 위해 상기 버퍼층(110)을 노출하는 투과창(TW)를 형성한다. 이에 한정하지 않고, 상기 투과창(TW)은 후술되는 평탄화막(160) 및 화소 정의막(170)의 식각 공정에서 제2 층간 절연층(150)을 노출하여 형성될 수 있다. According to an embodiment, a plurality of contact holes for circuit connection are formed in the light emitting area EA of the base substrate 101 through an etching process, and the buffer layer ( 110) to form a transmission window (TW) exposing. However, the transparent window TW may be formed by exposing the second interlayer insulating layer 150 in an etching process of the planarization layer 160 and the pixel defining layer 170 to be described later.

상기 제2 층간 절연층(150) 상에 소스 금속층을 형성한다. 상기 소스 금속층을 패터닝하여 소스 금속패턴을 형성한다. 상기 소스 금속패턴은 상기 제1 트랜지스터(TR1)의 제1 및 제2 전극들(E11, E12) 및 상기 제2 트랜지스터(TR2)의 제1 및 제2 전극들(E21, E22)을 포함할 수 있다. 상기 복수의 콘택홀들을 통해 소스 금속패턴, 제1 게이트 금속패턴 및 제2 게이트 금속패턴은 서로 연결될 수 있다. A source metal layer is formed on the second interlayer insulating layer 150 . The source metal layer is patterned to form a source metal pattern. The source metal pattern may include first and second electrodes E11 and E12 of the first transistor TR1 and first and second electrodes E21 and E22 of the second transistor TR2. have. The source metal pattern, the first gate metal pattern, and the second gate metal pattern may be connected to each other through the plurality of contact holes.

상기 제1 트랜지스터(TR1)의 제1 및 제2 전극들(E11, E12) 및 상기 제2 트랜지스터(TR2)의 제1 및 제2 전극들(E21, E22)이 형성된 상기 베이스 기판(101) 상에 평탄화막(160)을 형성한다. 상기 평탄화막(160)은 유기 물질 또는 무기 물질 등을 포함할 수 있다. 상기 평탄화막(160)을 패터닝하여 상기 발광 영역(EA)에는 상기 제1 트랜지스터(TR1)의 제1 전극(E11)을 노출하는 비아 홀(VH)을 형성하고, 상기 투과 영역(TA)에는 상기 투과창(TW)을 노출한다. On the base substrate 101 on which the first and second electrodes E11 and E12 of the first transistor TR1 and the first and second electrodes E21 and E22 of the second transistor TR2 are formed A planarization layer 160 is formed thereon. The planarization layer 160 may include an organic material or an inorganic material. The planarization layer 160 is patterned to form a via hole VH exposing the first electrode E11 of the first transistor TR1 in the emission area EA, and the transmission area TA in the transmission area TA. The transmission window (TW) is exposed.

상기 평탄화막(160)을 패터닝한 후, 상기 베이스 기판(101) 상에 화소 전극층을 형성한다. 상기 화소 전극층은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 화소 전극층을 패터닝하여 상기 발광 영역(EA)에 화소 전극(PE)을 형성한다. After patterning the planarization layer 160 , a pixel electrode layer is formed on the base substrate 101 . The pixel electrode layer may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, and the like. These may be used alone or in combination with each other. A pixel electrode PE is formed in the emission area EA by patterning the pixel electrode layer.

상기 화소 전극(PE)이 형성된 상기 베이스 기판(101) 상에 화소 정의막(170)을 형성한다. 상기 화소 정의막(170)을 패터닝하여 상기 투과 영역(TA)에는 상기 투과창(TW)을 노출시키고, 상기 발광 영역(EA)에는 상기 화소 전극(PE)을 노출하는 개구(OP)를 형성한다. A pixel defining layer 170 is formed on the base substrate 101 on which the pixel electrode PE is formed. The pixel defining layer 170 is patterned to expose the transmission window TW in the transmission area TA, and an opening OP for exposing the pixel electrode PE is formed in the emission area EA. .

도 5를 참조하면, 상기 투과창(TW) 및 상기 개구(OP)가 형성된 상기 베이스 기판(101) 위에 정공층(181)을 형성한다. Referring to FIG. 5 , a hole layer 181 is formed on the base substrate 101 on which the transmission window TW and the opening OP are formed.

본 실시예에 따르면, 상기 정공층(181)은 마스크를 이용하여 상기 발광 영역(EA)에만 선택적으로 증착할 수 있다. According to the present exemplary embodiment, the hole layer 181 may be selectively deposited only in the emission area EA using a mask.

상기 정공층(181)은 정공 주입층(HIL) 및 정공 수송층(HTL)을 포함하고, 상기 정공 주입층(HIL)은 상기 화소 전극(PE) 상에 증착되고, 상기 정공 수송층(HTL)은 상기 정공 주입층(HIL) 상에 증착된다. The hole layer 181 includes a hole injection layer HIL and a hole transport layer HTL, the hole injection layer HIL is deposited on the pixel electrode PE, and the hole transport layer HTL is the It is deposited on the hole injection layer (HIL).

도 6을 참조하면, 상기 정공층(181)이 형성된 상기 베이스 기판(101) 위에 컬러 발광층(182)을 형성한다. Referring to FIG. 6 , a color emission layer 182 is formed on the base substrate 101 on which the hole layer 181 is formed.

상기 컬러 발광층(182)은 마스크를 이용하여 상기 발광 영역(EA)의 상기 정공층(181) 위에 형성될 수 있다. 상기 컬러 발광층(182)은 제1 내지 제3 서브 화소 영역들에 따라서 상이한 컬러 발광층을 형성할 수 있다. The color emission layer 182 may be formed on the hole layer 181 of the emission area EA using a mask. The color emission layer 182 may form different color emission layers according to the first to third sub-pixel regions.

상기 컬러 발광층(182)이 형성된 상기 베이스 기판(101) 위에 전자층(183)을 형성한다. 상기 전자층(183)은 상기 투과 영역(TA) 및 상기 발광 영역(EA)에 공통적으로 형성될 수 있다. An electron layer 183 is formed on the base substrate 101 on which the color emission layer 182 is formed. The electron layer 183 may be formed in common in the transmission area TA and the emission area EA.

상기 전자층(183)은 전자 주입층(EIL) 및 전자 수송층(ETL)을 포함하고, 상기 전자 수송층(ETL)은 상기 컬러 발광층(182) 위에 배치되고, 상기 전자 주입층(EIL)은 상기 전자 수송층(ETL) 위에 배치될 수 있다. The electron layer 183 includes an electron injection layer (EIL) and an electron transport layer (ETL), the electron transport layer (ETL) is disposed on the color emission layer 182 , and the electron injection layer (EIL) is the electron injection layer (EIL). It may be disposed on the transport layer ETL.

상기 전자층(183)이 형성된 상기 베이스 기판(101) 위에 공통 전극(CE)을 상기 투과 영역(TA) 및 상기 발광 영역(EA)에 공통적으로 형성된다. 따라서, 상기 공통 전극(CE)은 상기 전자 주입층(EIL) 상에 형성될 수 있다. A common electrode CE is commonly formed in the transmission area TA and the emission area EA on the base substrate 101 on which the electron layer 183 is formed. Accordingly, the common electrode CE may be formed on the electron injection layer EIL.

상기 발광 영역(EA)에 배치된 상기 화소 전극(PE), 상기 유기 발광층(OEL) 및 공통 전극(CE)에 의해 유기 발광 다이오드(OLED)가 정의될 수 있다. An organic light emitting diode OLED may be defined by the pixel electrode PE, the organic light emitting layer OEL, and the common electrode CE disposed in the light emitting area EA.

상기 공통 전극(CE)이 형성된 상기 베이스 기판(101)위에 봉지층(190)을 형성한다. 상기 봉지층(190)은 상기 발광 영역(EA)에 형성된 복수의 유기 발광 다이오드들(OLED)을 외부로부터 보호할 수 있다. 상기 봉지층(190)은 무기물 또는 유기물로 이루어진 단일막 구조 또는 이들의 조합으로 형성된 다중막 구조로 이루어질 수 있다. An encapsulation layer 190 is formed on the base substrate 101 on which the common electrode CE is formed. The encapsulation layer 190 may protect the plurality of organic light emitting diodes OLED formed in the light emitting area EA from the outside. The encapsulation layer 190 may have a single-layer structure made of an inorganic material or an organic material, or a multi-layer structure formed by a combination thereof.

본 실시예에 따르면, 상기 투과 영역(TA))에 배치된 상기 유기 발광층(OEL)은 상기 정공층(181), 컬러 발광층(182) 및 전자층(183) 중 상기 전자층(183)만을 포함할 수 있다. According to the present embodiment, the organic emission layer OEL disposed in the transmission area TA includes only the electron layer 183 among the hole layer 181 , the color emission layer 182 , and the electron layer 183 . can do.

일반적으로 상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중에서 상기 정공 주입층이 상대적으로 두꺼운 두께 및 고 굴절율을 가지며, 이에 의해 상기 정공 주입층의 계면에서 고굴절에 의한 투과율 저하가 발생할 수 있다. In general, the hole injection layer has a relatively thick thickness and a high refractive index among the hole injection layer (HIL), the hole transport layer (HTL), the electron transport layer (ETL) and the electron injection layer (EIL), whereby the hole injection layer A decrease in transmittance due to high refraction may occur at the interface of

이러한 투과율 저하를 막기 위해서 본 실시예에서는 상기 정공 주입층(HIL)을 상기 투과 영역(TA)에 형성하지 않음으로써 상기 투과 영역의 투과율을 향상시킬 수 있다. In order to prevent such a decrease in transmittance, in the present embodiment, the transmittance of the transmittance region may be improved by not forming the hole injection layer HIL in the transmittance area TA.

도 7은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 7 is a cross-sectional view of a display device according to an exemplary embodiment.

도 7을 참조하면, 상기 표시 장치(2000)는 표시 기판(100A) 및 상기 표시 기판(100A)과 마주하는 대향 기판(200)을 포함할 수 있다.Referring to FIG. 7 , the display device 2000 may include a display substrate 100A and a counter substrate 200 facing the display substrate 100A.

상기 표시 기판(100A)은 베이스 기판(101), 버퍼층(110), 화소 회로층(PCL), 평탄화막(160), 화소 전극(PE), 화소 정의막(170), 유기 발광층(OEL), 공통 전극(CE) 및 봉지층(190)을 포함한다.The display substrate 100A includes a base substrate 101 , a buffer layer 110 , a pixel circuit layer (PCL), a planarization layer 160 , a pixel electrode PE, a pixel defining layer 170 , an organic light emitting layer (OEL), It includes a common electrode CE and an encapsulation layer 190 .

본 실시예에 따른 표시 기판(100A)은 이전 실시예에 따른 표시 기판(100)과 비교하면, 투과 영역(TA)에 배치된 정공층(181b)은 발광 영역(EA)에 배치된 정공층(181a)의 두께와 다를 수 있다. 이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 하거나, 생략한다.Compared to the display substrate 100 according to the previous embodiment, the display substrate 100A according to the present exemplary embodiment has a hole layer 181b disposed in the transmission area TA and a hole layer 181b disposed in the emission area EA. 181a). Hereinafter, the same components as in the previous embodiment are given the same reference numerals, and repeated descriptions are simplified or omitted.

상기 베이스 기판(101)은 투명한 재료로 구성될 수 있다.The base substrate 101 may be made of a transparent material.

상기 버퍼층(110)은 상기 베이스 기판(101) 위의 발광 영역(EA) 및 투과 영역(TA)에 배치된다. 예를 들면, 상기 버퍼층(110)은 실리콘 질화물(SiNx)를 포함하는 제1 층(111)과 실리콘 산화물(SiOx)를 포함하는 제2 층(112)을 포함할 수 있다.The buffer layer 110 is disposed in the light emitting area EA and the transmission area TA on the base substrate 101 . For example, the buffer layer 110 may include a first layer 111 including silicon nitride (SiNx) and a second layer 112 including silicon oxide (SiOx).

상기 화소 회로층(PCL)은 상기 베이스 기판(101) 위 발광 영역(EA)에 배치될 수 있다. 상기 화소 회로층(PCL)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 스토리지 커패시터(CST)를 포함할 수 있다.The pixel circuit layer PCL may be disposed in the light emitting area EA on the base substrate 101 . The pixel circuit layer PCL may include a first transistor TR1 , a second transistor TR2 , and a storage capacitor CST.

상기 화소 전극(PE)은 금속, 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.The pixel electrode PE may include a metal, a metal alloy, a metal nitride, a conductive metal oxide, a transparent conductive material, or the like. These may be used alone or in combination with each other.

상기 유기 발광층(OEL)은 정공층(181), 컬러 발광층(182) 및 전자층(183)을 포함한다. The organic emission layer OEL includes a hole layer 181 , a color emission layer 182 , and an electron layer 183 .

상기 정공층(181a, 181b)은 상기 화소 전극(PE)과 인접한 정공 주입층(HIL: Hole Injection Layer) 및 상기 컬러 발광층(182)과 인접한 정공 수송층(HTL: Hole Transport Layer)을 포함할 수 있다. The hole layers 181a and 181b may include a hole injection layer (HIL) adjacent to the pixel electrode PE and a hole transport layer (HTL) adjacent to the color emission layer 182 . .

상기 발광 영역(EA)에는 상기 제1 정공층(181a), 컬러 발광층(182) 및 전자층(183)이 순차적으로 배치된다. 상기 제1 정공층(181a)은 제1 두께(t1)의 정공 주입층(HIL) 및 정공 수송층(HTL)을 포함한다. The first hole layer 181a, the color emission layer 182, and the electron layer 183 are sequentially disposed in the emission area EA. The first hole layer 181a includes a hole injection layer HIL and a hole transport layer HTL having a first thickness t1.

상기 투과 영역(TA)에는 상기 제2 정공층(181b) 및 전자층(183)이 순차적으로 배치된다. 상기 제2 정공층(181b)는 제1 두께(t1)와 다른 제2 두께의 정공 주입층(HIL) 및 정공 수송층(HTL)을 포함할 수 있다. The second hole layer 181b and the electron layer 183 are sequentially disposed in the transmission area TA. The second hole layer 181b may include a hole injection layer HIL and a hole transport layer HTL having a second thickness different from the first thickness t1 .

상기 정공 주입층(HIL)의 제2 두께(t2)는 투과율이 가장 높은 경우의 두께로 설정될 수 있다. 예를 들면, 상기 발광 영역(EA)의 제1 정공 주입층(HIL)의 제1 두께(t1)가 약 107.5 nm 인 경우, 상기 제2 정공 주입층(HIL)의 제2 두께(t2)는 투과율이 가장 높은 실험치에 따라서, 예컨대, 약 20 nm 또는 약 160 nm 로설정될 수 있다. The second thickness t2 of the hole injection layer HIL may be set to a thickness when transmittance is the highest. For example, when the first thickness t1 of the first hole injection layer HIL of the emission area EA is about 107.5 nm, the second thickness t2 of the second hole injection layer HIL is The transmittance may be set to, for example, about 20 nm or about 160 nm according to the highest experimental value.

한편, 도시되지 않았으나, 다른 실시예로서, 투과 영역(TA)의 투과율을 더욱 향상시키기 위해서, 상기 투과 영역(TA)에는 정공 수송층(HTL)을 생략할 수 있다. 즉, 상기 투과 영역(TA)의 버퍼층(110) 위에 상기 제2 두께(t2)의 제2 정공 주입층(HIL) 및 전자층(183)이 순차적으로 적층될 수 있다. Meanwhile, although not shown, as another embodiment, in order to further improve the transmittance of the transmissive area TA, the hole transport layer HTL may be omitted in the transmissive area TA. That is, the second hole injection layer HIL and the electron layer 183 having the second thickness t2 may be sequentially stacked on the buffer layer 110 of the transmission area TA.

상기 공통 전극(CE)은 상기 전자층(183)이 배치된 상기 베이스 기판(101)의 발광 영역(EA) 및 투과 영역(TRA)에 공통적으로 배치된다. 따라서, 상기 발광 영역(EA)에 배치된 상기 화소 전극(PE), 상기 유기 발광층(OEL) 및 공통 전극(CE)에 의해 유기 발광 다이오드(OLED)가 정의될 수 있다. The common electrode CE is disposed in common in the emission area EA and the transmission area TRA of the base substrate 101 on which the electron layer 183 is disposed. Accordingly, the organic light emitting diode OLED may be defined by the pixel electrode PE, the organic light emitting layer OEL, and the common electrode CE disposed in the light emitting area EA.

상기 봉지층(190)은 상기 공통 전극(CE)가 형성된 상기 베이스 기판(101)의 발광 영역(EA) 및 투과 영역(TRA)을 전체적으로 커버하도록 배치된다.The encapsulation layer 190 is disposed to entirely cover the emission area EA and the transmission area TRA of the base substrate 101 on which the common electrode CE is formed.

도 8 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.8 and 9 are cross-sectional views illustrating a method of manufacturing a display device according to an exemplary embodiment.

도 4를 참조하면, 이전 실시예의 제조 방법과 실질적으로 동일한 제조 방법으로 베이스 기판(101)의 발광 영역(EA)에는 위에 버퍼층(110), 화소 회로층(PCL), 화소 전극(PE), 평탄화막(160) 및 화소 정의막(170)을 형성되고, 베이스 기판(101)의 투과 영역(TA)에는 버퍼층(110)을 노출하는 투과창(TW)이 형성될 수 있다. Referring to FIG. 4 , a buffer layer 110 , a pixel circuit layer PCL, a pixel electrode PE, and planarization are formed on the light emitting area EA of the base substrate 101 by a manufacturing method substantially the same as the manufacturing method of the previous embodiment. The layer 160 and the pixel defining layer 170 may be formed, and a transmission window TW exposing the buffer layer 110 may be formed in the transmission area TA of the base substrate 101 .

도 4 및 도 8을 참조하면, 상기 베이스 기판(101)의 발광 영역(EA)에는 화소 전극(PE)을 노출하는 개구(OP)가 형성되고, 상기 베이스 기판(101)의 투과 영역(TA)에는 버퍼층(110)을 노출하는 투과창(TW)이 형성된다. 4 and 8 , an opening OP exposing the pixel electrode PE is formed in the emission area EA of the base substrate 101 , and the transmission area TA of the base substrate 101 is formed. A transmission window TW exposing the buffer layer 110 is formed therein.

상기 개구(OP)와 상기 투과창(TW)이 형성된 베이스 기판(101) 위에 마스크를 이용하여 서로 다른 두께의 정공 주입층(HIL)을 증착한다. A hole injection layer (HIL) having different thicknesses is deposited using a mask on the base substrate 101 on which the opening OP and the transmission window TW are formed.

본 실시예에 따르면, 상기 발광 영역(EA)에는 제1 두께(t1)의 제1 정공 주입층(HIL1)을 형성하고, 상기 투과 영역(TA)에는 상기 제1 두께(t1)와 다른 제2 두께(t2)의 제2 정공 주입층(HIL2)을 형성한다. 상기 제2 정공 주입층(HIL2)의 제2 두께(t2)는 투과율이 가장 높은 두께로 설정될 수 있다. 상기 제2 두께(t2)는 상기 제1 두께(t1) 보다 작거나 또는 클 수 있다. According to the present embodiment, a first hole injection layer HIL1 having a first thickness t1 is formed in the emission area EA, and a second hole injection layer HIL1 having a first thickness t1 is formed in the transmission area TA. A second hole injection layer HIL2 having a thickness t2 is formed. The second thickness t2 of the second hole injection layer HIL2 may be set to have the highest transmittance. The second thickness t2 may be smaller than or larger than the first thickness t1.

상기 제1 및 제2 두께들(t1, t2)의 제1 및 제2 정공 주입층들(HIL1, HIL2)이 형성된 상기 베이스 기판(101) 위에 정공 수송층(HTL)을 증착한다. A hole transport layer HTL is deposited on the base substrate 101 on which the first and second hole injection layers HIL1 and HIL2 having the first and second thicknesses t1 and t2 are formed.

상기 정공 수송층(HTL)은 상기 발광 영역(EA) 및 상기 투과 영역(TA)에 공통적으로 형성될 수 있다. 또는 상기 정공 수송층(HTL)은 마스크를 이용하여 상기 발광 영역(EA)의 상기 제1 정공 주입층(HIL1) 상에만 선택적으로 형성될 수 있다. The hole transport layer HTL may be formed in common in the emission area EA and the transmission area TA. Alternatively, the hole transport layer HTL may be selectively formed only on the first hole injection layer HIL1 of the emission area EA using a mask.

따라서, 상기 발광 영역(EA)에는 상기 제1 정공 주입층(HIL1) 및 상기 정공 수송층(HTL)을 포함하는 제1 정공층(181a)이 형성될 수 있다. Accordingly, the first hole layer 181a including the first hole injection layer HIL1 and the hole transport layer HTL may be formed in the emission area EA.

상기 투과 영역(TA)에는 상기 제2 정공 주입층(HIL2) 및 상기 정공 수송층(HTL)을 포함하는 제2 정공층(181b)이 형성될 수 있다. 또는 및 상기 정공 수송층(HTL)이 생략된 상기 제2 정공 주입층(HIL2)만이 형성될 수 있다. A second hole layer 181b including the second hole injection layer HIL2 and the hole transport layer HTL may be formed in the transmission area TA. Alternatively, only the second hole injection layer HIL2 in which the hole transport layer HTL is omitted may be formed.

도 9를 참조하면, 상기 제1 및 제2 정공층들(181a, 181b)이 형성된 베이스 기판(101) 위에 컬러 발광층(182)을 형성한다. Referring to FIG. 9 , a color emission layer 182 is formed on the base substrate 101 on which the first and second hole layers 181a and 181b are formed.

상기 컬러 발광층(182)은 마스크를 이용하여 상기 발광 영역(EA)의 상기 제1 정공층(181a) 위에 형성될 수 있다. 상기 컬러 발광층(182)은 제1 내지 제3 서브 화소 영역들에 따라서 다른 컬러 발광층을 형성할 수 있다.The color emission layer 182 may be formed on the first hole layer 181a of the emission area EA using a mask. The color emission layer 182 may form different color emission layers according to the first to third sub-pixel regions.

상기 컬러 발광층(182)이 형성된 상기 베이스 기판(101) 위에 전자층(183)을 형성한다. 상기 전자층(183)은 상기 투과 영역(TA) 및 상기 발광 영역(EA)에 전체적으로 형성될 수 있다. An electron layer 183 is formed on the base substrate 101 on which the color emission layer 182 is formed. The electron layer 183 may be entirely formed in the transmission area TA and the emission area EA.

상기 전자층(183)이 형성된 상기 베이스 기판(101) 위에 공통 전극(CE)을 상기 투과 영역(TA) 및 상기 발광 영역(EA)에 전체적으로 형성한다. 따라서, 상기 공통 전극(CE)은 상기 전자 주입층(EIL) 상에 배치될 수 있다. A common electrode CE is formed entirely in the transmission area TA and the emission area EA on the base substrate 101 on which the electron layer 183 is formed. Accordingly, the common electrode CE may be disposed on the electron injection layer EIL.

상기 공통 전극(CE)이 형성된 상기 베이스 기판(101)위에 봉지층(190)을 형성한다. An encapsulation layer 190 is formed on the base substrate 101 on which the common electrode CE is formed.

본 실시예에 따르면, 상기 투과 영역에는 투과율이 가장 높은 두께를 갖는 정공 주입층을 형성함으로써 투과 영역의 투과율을 향상시킬 수 있다. According to the present embodiment, the transmittance of the transmissive region may be improved by forming a hole injection layer having a thickness having the highest transmittance in the transmissive region.

도 10은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.10 is a cross-sectional view of a display device according to an exemplary embodiment.

도 10을 참조하면, 상기 표시 장치(3000)는 표시 기판(100C) 및 상기 표시 기판(100C)과 마주하는 대향 기판(200)을 포함할 수 있다.Referring to FIG. 10 , the display device 3000 may include a display substrate 100C and a counter substrate 200 facing the display substrate 100C.

상기 표시 기판(100C)은 베이스 기판(101), 버퍼층(110), 화소 회로층(PCL), 평탄화막(160), 화소 전극(PE), 화소 정의막(170), 유기 발광층(OEL), 공통 전극(CE) 및 봉지층(190)을 포함한다.The display substrate 100C includes a base substrate 101 , a buffer layer 110 , a pixel circuit layer (PCL), a planarization layer 160 , a pixel electrode PE, a pixel defining layer 170 , an organic light emitting layer (OEL), It includes a common electrode CE and an encapsulation layer 190 .

본 실시예에 따른 표시 기판(100A)은 이전 실시예에 따른 표시 기판(100)과 비교하면, 상기 유기 발광층(OEL)을 포함하는 복수의 층들의 굴절률이 다를 수 있다. 이하에서는 이전 실시예와 동일한 구성 요소는 동일한 도면 부호를 부여하고 반복되는 설명은 간략하게 하거나, 생략한다.The display substrate 100A according to the present exemplary embodiment may have different refractive indices of a plurality of layers including the organic light emitting layer OEL compared to the display substrate 100 according to the previous exemplary embodiment. Hereinafter, the same components as in the previous embodiment are given the same reference numerals, and repeated descriptions are simplified or omitted.

상기 화소 정의막(170)은 상기 화소 전극(PE)이 형성된 상기 베이스 기판(101)의 상기 발광 영역(EA) 위에 배치된다. 상기 화소 정의막(170)은 상기 화소 전극(PE)을 노출하는 개구(OP)를 포함한다.The pixel defining layer 170 is disposed on the emission area EA of the base substrate 101 on which the pixel electrode PE is formed. The pixel defining layer 170 includes an opening OP exposing the pixel electrode PE.

상기 유기 발광층(OEL)은 정공층(181c), 컬러 발광층(182) 및 전자층(183)을 포함한다. The organic emission layer OEL includes a hole layer 181c , a color emission layer 182 , and an electron layer 183 .

상기 정공층(181c)은 상기 화소 전극(PE)과 인접한 정공 주입층(HIL: Hole Injection Layer) 및 상기 컬러 발광층(182)과 인접한 정공 수송층(HTL: Hole Transport Layer)을 포함할 수 있다. The hole layer 181c may include a hole injection layer (HIL) adjacent to the pixel electrode PE and a hole transport layer (HTL) adjacent to the color emission layer 182 .

상기 컬러 발광층(182)은 제1 내지 제3 서브 화소 영역들에 따라서 상이한 적색 광, 녹색 광, 청색 광 등을 방출시킬 수 있는 발광 물질들 중 적어도 하나를 사용하여 형성될 수 있다.The color emission layer 182 may be formed using at least one of light emitting materials capable of emitting different red light, green light, blue light, etc. according to the first to third sub-pixel regions.

상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL) 및 전자 주입층(EIL) 중에서 상기 정공 주입층(HIL)의 두께가 상대적으로 두꺼울 수 있다. Among the hole injection layer HIL, the hole transport layer HTL, the electron transport layer ETL, and the electron injection layer EIL, the hole injection layer HIL may be relatively thick.

상기 발광 영역(EA)에는 상기 정공층(181c), 컬러 발광층(182) 및 전자층(183)이 순차적으로 배치된다. 예를 들면, 상기 개구(OP)에 의해 노출된 상기 화소 전극(PE) 위에 상기 정공층(181c), 컬러 발광층(182) 및 전자층(183)이 순차적으로 배치된다. The hole layer 181c, the color emission layer 182, and the electron layer 183 are sequentially disposed in the emission area EA. For example, the hole layer 181c, the color emission layer 182 and the electron layer 183 are sequentially disposed on the pixel electrode PE exposed by the opening OP.

상기 투과 영역(TA)에는 상기 정공층(181c) 및 전자층(183)이 순차적으로 배치된다. The hole layer 181c and the electron layer 183 are sequentially disposed in the transmission area TA.

본 실시예에 따르면, 상기 정공 주입층(HIL)은 투과 영역(TA)에 적층되는 층 구조에 따라서 인접한 상부 및 하부 층들 사이의 굴절률을 가질 수 있다. 따라서, 상기 투과 영역(TA)에 적층된 유기층들은 적층 순서에 따라서 순차적을 증가하는 굴절률들을 가짐으로써 공진을 일으키는 굴절률 역전 계면을 제거하여 투과 영역(TA)의 투과율을 향상시킬 수 있다. According to the present exemplary embodiment, the hole injection layer HIL may have a refractive index between adjacent upper and lower layers according to a layer structure stacked on the transmission area TA. Accordingly, the organic layers stacked on the transmission area TA have refractive indices sequentially increasing according to the stacking order, thereby removing the refractive index inversion interface causing resonance, thereby improving the transmittance of the transmission area TA.

상기 공통 전극(CE)은 상기 전자층(183)이 배치된 상기 베이스 기판(101)의 발광 영역(EA) 및 투과 영역(TRA)에 공통적으로 배치될 수 있다. 따라서, 상기 발광 영역(EA)에 배치된 상기 화소 전극(PE), 상기 유기 발광층(OEL) 및 공통 전극(CE)에 의해 유기 발광 다이오드(OLED)가 정의될 수 있다. The common electrode CE may be commonly disposed in the emission area EA and the transmission area TRA of the base substrate 101 on which the electron layer 183 is disposed. Accordingly, the organic light emitting diode OLED may be defined by the pixel electrode PE, the organic light emitting layer OEL, and the common electrode CE disposed in the light emitting area EA.

도 11 및 도 12는 본 실시예들에 따른 투과 영역에 배열된 층들의 굴절률을 설명하기 위한 단면도들이다. 11 and 12 are cross-sectional views for explaining refractive indices of layers arranged in a transmissive region according to the present embodiments.

도 11을 참조하면, 상기 베이스 기판(101)의 투과 영역(TA)에는 버퍼층(110), 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL), 공통 전극(CE) 및 봉지층(190)이 순차적으로 적층 될 수 있다. 11 , in the transmission area TA of the base substrate 101, a buffer layer 110, a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), an electron injection layer (EIL), The common electrode CE and the encapsulation layer 190 may be sequentially stacked.

상기 정공 주입층(HIL)과 인접한 하부 층인 버퍼층(110)의 제1 굴절률(n1)을 가지고, 상기 정공 주입층(HIL)과 인접한 상부 층인 정공 수송층(HTL)은 제3 굴절률(n3)을 가진다. 상기 정공 주입층(HIL)은 상기 제1 굴절률(n1) 보다 크고 상기 제3 굴절률(n3) 보다 작은 제2 굴절률(n2)을 가진다. The first refractive index n1 of the buffer layer 110, which is a lower layer adjacent to the hole injection layer HIL, and the upper hole transport layer HTL, which is an upper layer adjacent to the hole injection layer HIL, has a third refractive index n3. . The hole injection layer HIL has a second refractive index n2 that is greater than the first refractive index n1 and smaller than the third refractive index n3 .

예를 들면, 상기 버퍼층(110)이 제1 굴절률(n1)이 약 1.4 정도인 실리콘 산화물(SiOx)로 이루어지고, 상기 정공 수송층(HTL)이 약 1.8 정도의 제3 굴절률(n3)을 가지는 경우, 상기 정공 주입층(HIL)은 약 1.4 < n2 < 약 1.9 인 범위의 제2 굴절률(n2)을 가질 수 있다. For example, when the buffer layer 110 is made of silicon oxide (SiOx) having a first refractive index n1 of about 1.4, and the hole transport layer HTL has a third refractive index n3 of about 1.8 , the hole injection layer HIL may have a second refractive index n2 in a range of about 1.4 < n2 < about 1.9.

도시되지 않았으나, 도 10을 참조하면, 상기 투과 영역(TA)의 투과창(TW)이 상기 화소 회로층(PCL)의 복수의 절연층들(130, 140, 150) 중 하나를 노출하는 경우, 상기 투과창(TW)에 의해 노출된 절연층 위에 상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL), 공통 전극(CE) 및 봉지층(190)이 순차적으로 적층 될 수 있다. 이 경우, 상기 정공 주입층(HIL)은 하부 층인 상기 화소 회로(PCL)의 절연층의 제1 굴절률과 상부 층인 정공 수송층(HTL)의 제3 굴절률 사이의 굴절률을 가질 수 있다. Although not shown, referring to FIG. 10 , when the transmission window TW of the transmission area TA exposes one of the plurality of insulating layers 130 , 140 , and 150 of the pixel circuit layer PCL, The hole injection layer (HIL), the hole transport layer (HTL), the electron transport layer (ETL), the electron injection layer (EIL), the common electrode (CE), and the encapsulation layer 190 on the insulating layer exposed by the transmission window TW ) can be sequentially stacked. In this case, the hole injection layer HIL may have a refractive index between the first refractive index of the insulating layer of the pixel circuit PCL as the lower layer and the third refractive index of the hole transport layer HTL as the upper layer.

도 12를 참조하면, 상기 베이스 기판(101)이 투과 영역(TA)에는 버퍼층(110), 정공 주입층(HIL), 전자 수송층(ETL), 전자 주입층(EIL), 공통 전극(CE) 및 봉지층(190)이 순차적으로 적층 될 수 있다. 12 , the base substrate 101 has a buffer layer 110 , a hole injection layer HIL, an electron transport layer ETL, an electron injection layer EIL, a common electrode CE and The encapsulation layers 190 may be sequentially stacked.

상기 정공 주입층(HIL)과 인접한 하부 층인 버퍼층(110)의 제1 굴절률(n1)을 가지고, 상기 정공 주입층(HIL)과 인접한 상부 층인 전자 수송층(ETL)은 제3 굴절률(n3)을 가진다. 상기 정공 주입층(HIL)은 상기 제1 굴절률(n1) 보다 크고 상기 제3 굴절률(n3) 보다 작은 제2 굴절률(n2)을 가진다. A lower layer adjacent to the hole injection layer HIL has a first refractive index n1, and an upper layer adjacent to the hole injection layer HIL, an electron transport layer ETL, has a third refractive index n3. . The hole injection layer HIL has a second refractive index n2 that is greater than the first refractive index n1 and smaller than the third refractive index n3 .

도시되지 않았으나, 도 10을 참조하면, 상기 투과 영역(TA)의 투과창(TW)이 상기 화소 회로층(PCL)의 복수의 절연층들(130, 140, 150) 중 하나를 노출하는 경우, 상기 투과창(TW)에 의해 노출된 절연층 위에 상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 수송층(ETL), 전자 주입층(EIL), 공통 전극(CE) 및 봉지층(190)이 순차적으로 적층 될 수 있다. 이 경우, 상기 정공 주입층(HIL)은 하부 층인 상기 화소 회로(PCL)의 절연층의 제1 굴절률과 상부 층인 정공 수송층(HTL)의 제3 굴절률 사이의 굴절률을 가질 수 있다. Although not shown, referring to FIG. 10 , when the transmission window TW of the transmission area TA exposes one of the plurality of insulating layers 130 , 140 , and 150 of the pixel circuit layer PCL, The hole injection layer (HIL), the hole transport layer (HTL), the electron transport layer (ETL), the electron injection layer (EIL), the common electrode (CE) and the encapsulation layer 190 on the insulating layer exposed by the transmission window TW ) can be sequentially stacked. In this case, the hole injection layer HIL may have a refractive index between the first refractive index of the insulating layer of the pixel circuit PCL as the lower layer and the third refractive index of the hole transport layer HTL as the upper layer.

예를 들면, 상기 투과 영역(TA)의 투과창(TW)이 제2 층간 절연층(150)을 노출하는 경우, 상기 투과 영역(TA)의 제2 층간 절연층(150) 위에 상기 정공 주입층(HIL), 정공 수송층(HTL), 전자 주입층(EIL), 공통 전극(CE) 및 봉지층(190)이 순차적으로 적층 될 수 있다. 이 경우, 상기 정공 주입층(HIL)은 하부 층인 상기 제2 층간 절연층(150)의 제1 굴절률과 상부 층인 전자 수송층(ETL)의 제3 굴절률 사이의 굴절률을 가질 수 있다. For example, when the transmission window TW of the transmission area TA exposes the second interlayer insulating layer 150 , the hole injection layer is formed on the second interlayer insulating layer 150 of the transmission area TA. (HIL), a hole transport layer (HTL), an electron injection layer (EIL), a common electrode (CE), and an encapsulation layer 190 may be sequentially stacked. In this case, the hole injection layer HIL may have a refractive index between the first refractive index of the second interlayer insulating layer 150 as the lower layer and the third refractive index of the electron transport layer ETL as the upper layer.

따라서, 상기 투과 영역(TA)에서, 상기 정공 주입층(HIL)의 굴절률은 인접한 상부 층의 굴절률과 하부 층의 굴절률 사이의 값을 가짐으로써 공진을 일으키는 굴절률 역전 계면을 제거하여 투과 영역의 투과율을 향상시킬 수 있다. Therefore, in the transmission region TA, the refractive index of the hole injection layer HIL has a value between the refractive index of the adjacent upper layer and the refractive index of the lower layer, thereby removing the refractive index inversion interface causing resonance to increase the transmittance of the transmission region can be improved

이상의 본 실시예들에 따르면, 표시 패널의 투과 영역에 배치되는 정공 주입층의 선택적으로 제거하여 투과 영역의 투과율을 향상시킬 수 있다. 또한, 상기 투과 영역의 정공 주입층이 인접한 층간의 굴절률 역전 계면 없는 굴절률을 가짐으로써 투과 영역의 투과율을 향상시킬 수 있다. 또한, 상기 투과 영역의 정공 주입층이 투과율이 가장 높은 두께를 가짐으로써 투과 영역의 투과율을 향상시킬 수 있다.According to the present exemplary embodiments, the transmittance of the transmissive region may be improved by selectively removing the hole injection layer disposed in the transmissive region of the display panel. In addition, since the hole injection layer of the transmissive region has a refractive index without a refractive index inversion interface between adjacent layers, the transmittance of the transmissive region may be improved. In addition, since the hole injection layer of the transmissive region has a thickness having the highest transmittance, the transmittance of the transmissive region may be improved.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 손목시계, 차량용 룸미러 디스플레이, 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.The present invention can be applied to a display device and various devices and systems including the same. Accordingly, the present invention relates to a wrist watch, a vehicle rearview mirror display, a mobile phone, a smart phone, a PDA, a PMP, a digital camera, a camcorder, a PC, a server computer, a workstation, a notebook computer, a digital TV, a set-top box, a music player, and a portable game console. , a navigation system, a smart card, a printer, and the like can be usefully used in various electronic devices.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the above has been described with reference to the preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention within the scope without departing from the spirit and scope of the present invention as set forth in the following claims. you will understand that you can

1000, 2000, 3000: 표시 장치
100, 100A, 100C: 표시 패널
101 : 베이스 기판
OEL : 유기 발광층
181, 181a, 181b, 181c : 정공층
182 : 컬러 발광층
183 : 전자층
PA : 화소 영역
SPA1, SPA2, SPA3 : 제1, 제2, 제3 서브 화소 영역
TA : 투과 영역
EA : 발광 영역1000, 2000, 3000: display device
100, 100A, 100C: display panel
101: base substrate
OEL: organic light emitting layer
181, 181a, 181b, 181c: hole layer
182: color light emitting layer
183: electronic layer
PA: pixel area
SPA1, SPA2, SPA3: first, second, and third sub-pixel areas
TA: transmission area
EA: luminous area

Claims

a base substrate including a plurality of pixel regions, each pixel region including a light emitting region and a transmissive region;
a pixel circuit layer including at least one transistor disposed in the light emitting region;
a pixel electrode disposed on the pixel circuit layer and connected to the pixel circuit layer;
a hole injection layer selectively disposed on the pixel electrode of the emission region among the emission region and the transmission region;
a light emitting layer disposed on the hole injection layer in the light emitting region;
an electron injection layer disposed in the light emitting region and the transmissive region, the electron injection layer being disposed on the light emitting layer in the light emitting region; and
and a common electrode disposed in the light emitting region and the transmissive region and disposed on the electron injection layer.

The display device of claim 1 , further comprising: a buffer layer disposed in the light emitting area and the transmissive area, and disposed between the base substrate and the pixel circuit layer in the light emitting area;
a hole transport layer disposed between the hole injection layer and the emission layer in the emission region; and
The display substrate further comprising an electron transport layer disposed in the emission region and the transmission region, and disposed between the electron injection layer and the emission layer in the emission region.

The display substrate of claim 2 , wherein the electron transport layer is disposed under the electron injection layer in the transmission region.

The display substrate of claim 3 , wherein the buffer layer is disposed between the base substrate and the electron transport layer in the transmission region.

delete

The display substrate of claim 1 , further comprising an encapsulation layer that commonly covers the common electrode disposed in the light emitting region and the transmissive region.

a base substrate including a plurality of pixel regions, each pixel region including a light emitting region and a transmissive region;
a pixel circuit layer including at least one transistor disposed in the light emitting region;
a pixel electrode disposed on the pixel circuit layer and connected to the pixel circuit layer;
a first hole injection layer having a first thickness disposed on the pixel electrode of the light emitting region;
a second hole injection layer disposed in the transmission region and having a second thickness different from the first thickness;
a light emitting layer disposed on the first hole injection layer in the light emitting region;
an electron injection layer disposed in the emission region and the transmission region, on the emission layer in the emission region, and on the second hole injection layer in the transmission region; and
and a common electrode disposed in the light emitting region and the transmissive region and disposed on the electron injection layer.

The apparatus of claim 7 , further comprising: a buffer layer disposed in the light emitting area and the transmissive area, and disposed between the base substrate and the pixel circuit layer in the light emitting area;
a hole transport layer disposed in the emission region and the transmission region, and disposed between the first hole injection layer and the emission layer in the emission region; and
The display substrate further comprising an electron transport layer disposed in the emission region and the transmission region, and disposed between the electron injection layer and the emission layer in the emission region.

The display substrate of claim 8 , wherein the electron transport layer is disposed under the electron injection layer in the transmission region.

The display substrate of claim 9 , wherein the buffer layer is disposed between the base substrate and the second hole injection layer in the transmission region.

The display substrate of claim 10 , wherein the second hole injection layer is disposed between the hole transport layer and the buffer layer in the transmission region.

The display substrate of claim 7 , wherein the second hole injection layer has a second thickness having a transmittance higher than a first thickness of the first hole injection layer.

The display substrate of claim 7 , further comprising an encapsulation layer that commonly covers the common electrode disposed in the light emitting region and the transmissive region.

a base substrate including a plurality of pixel regions, each pixel region including a light emitting region and a transmissive region;
a pixel circuit layer including at least one transistor disposed in the light emitting region;
a pixel electrode disposed on the pixel circuit layer and connected to the pixel circuit layer;
a hole injection layer disposed on the pixel electrode of the light emitting region and the base substrate of the transmissive region, the hole injection layer having a refractive index that gradually changes with respect to refractive indices of an upper layer and a lower layer adjacent in the transmissive region;
a light emitting layer disposed on the hole injection layer in the light emitting region;
an electron injection layer disposed in the light emitting region and the transmissive region, the electron injection layer being disposed on the light emitting layer in the light emitting region; and
and a common electrode disposed in the light emitting region and the transmissive region and disposed on the electron injection layer.

The display substrate of claim 14 , wherein the refractive index of the lower layer, the refractive index of the hole injection layer, and the refractive index of the upper layer in the transmission region gradually increase.

15. The method of claim 14, further comprising: a buffer layer disposed in the light emitting area and the transmissive area, and disposed between the base substrate and the pixel circuit layer in the light emitting area;
a hole transport layer disposed between the hole injection layer and the emission layer in the emission region; and
The display substrate further comprising an electron transport layer disposed in the emission region and the transmission region, and disposed between the electron injection layer and the emission layer in the emission region.

The display substrate of claim 16 , wherein the lower layer of the hole injection layer is the buffer layer and the upper layer is the electron transport layer in the transmission region.

17. The method of claim 16, wherein the hole transport layer extends to the transmission region,
The display substrate of claim 1, wherein the lower layer of the hole injection layer is the buffer layer and the upper layer is the hole transport layer in the transmission region.

The method of claim 16 , wherein the pixel circuit layer includes a plurality of metal patterns and a plurality of insulating layers disposed between the plurality of metal patterns,
At least one insulating layer of the plurality of insulating layers extends to the transmission region and is disposed under the hole injection layer.

The display substrate of claim 16 , further comprising an encapsulation layer that commonly covers the common electrode disposed in the light emitting region and the transmissive region.