KR102310685B1 - 상 변화 메모리 동작 방법 및 회로 - Google Patents

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Abstract

방법은 PCM 디바이스에 펄스 시퀀스를 인가하는 단계를 포함하고, 펄스 시퀀스의 각각의 펄스는 펄스 개수, 진폭, 상승 에지, 펄스 폭, 및 하강 에지를 포함하며, 하강 에지는 상승 에지의 지속기간보다 더 긴 지속기간을 갖는다. 펄스 시퀀스를 인가하는 단계는 진폭, 펄스 폭, 또는 하강 에지 지속기간 중 적어도 하나를 증가시키면서 펄스 개수를 증가시키는 단계를 포함한다. 펄스 시퀀스를 인가한 것에 응답하여 PCM 디바이스의 컨덕턴스 레벨이 변경된다.

Description

상 변화 메모리 동작 방법 및 회로{PHASE CHANGE MEMORY OPERATION METHOD AND CIRCUIT}
본 출원은 2018년 9월 28일에 출원된 미국 가특허 출원 62/738,953의 우선권을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
상 변화 메모리(phase-change memory; PCM) 디바이스는 물질 체적의 일부 또는 전부를 저 저항 결정상(crystalline phase)과 고 저항 비정질상(amorphous phase) 간에 천이시킴으로써 변경되는 저항값들을 갖는다. 메모리 셀 응용들에서, 타겟 저항값들은 일반적으로 로우(low) 논리 레벨과 하이(high) 논리 레벨에 대응하는 두 그룹들로 나뉜다.
아날로그 시냅스(analog synapse) 응용들에서, 타겟 저항값들은 일반적으로 메모리 셀 응용들에 충분하도록 두 개보다 많은 그룹들을 포함한다. 아날로그 시냅스 응용들은 종종 PCM 디바이스가 신경망, 예를 들어 MLP(multilayer perceptron) 신경망의 계층들에서 가중 인자들로서 작용하는 시냅스 어레이들을 포함한다.
일부 실시예들에서, PCM 디바이스의 컨덕턴스를 변경하는 방법은, 펄스 시퀀스를 PCM 디바이스에 인가하는 단계 - 펄스 시퀀스의 각각의 펄스는 펄스 번호, 진폭, 리딩 에지, 펄스 폭, 및 트레일링 에지를 포함하며, 트레일링 에지는 리딩 에지의 지속기간보다 더 긴 지속기간을 가짐 -, 및 펄스 시퀀스를 인가한 것에 응답하여, PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계를 포함한다. 펄스 시퀀스를 인가하는 단계는 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키면서 펄스 번호를 증가시키는 단계를 포함한다. 일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 단계는 펄스 시퀀스를 PCM 디바이스의 물질층에 인가하는 단계를 포함한다. 일부 실시예들에서, 펄스 시퀀스를 인가하는 단계는 물질층의 결정화 온도에 대응하는 대응 트레일링 에지 지속기간을 갖는 각각의 펄스를 인가하는 단계를 포함한다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는 PCM 디바이스의 컨덕턴스 레벨을 낮추는 단계를 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 진폭을 증가시키는 것을 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 펄스 폭을 증가시키는 것을 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 트레일링 에지 지속기간을 증가시키는 것을 포함한다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는 물질층의 결정상 대 물질층의 비정질상의 비율의 값을 감소시키는 단계를 포함한다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는 아날로그 시냅스의 가중치를 변경하는 단계를 포함한다. 일부 실시예들에서, 방법은 펄스 시퀀스의 각각의 펄스 이후에 판독 동작을 수행하는 단계를 포함한다.
일부 실시예들에서, 회로는 펄스 시퀀스를 출력하도록 구성된 펄스 생성 회로를 포함하고, 펄스 시퀀스의 각각의 펄스는 펄스 번호, 펄스 번호가 커짐에 따라 증가하는 값을 갖는 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 포함하며, 펄스의 트레일링 에지 지속기간은 펄스의 리딩 에지의 지속기간보다 더 길다. 회로는 펄스 시퀀스에 응답하여, 제1 컨덕턴스값을 갖는 제1 상 구성으로부터 제2 컨덕턴스값을 갖는 제2 상 구성으로 리셋하도록 구성된 PCM 디바이스를 포함한다. 일부 실시예들에서, PCM 디바이스는 PCM 물질을 포함하고, 제1 컨덕턴스값은 PCM 물질의 결정상 대 PCM 물질의 비정질상의 비율의 제1 값에 대응하고, 제2 컨덕턴스값은 상기 비율의 제1 값보다 더 작은 상기 비율의 제2 값에 대응한다. 일부 실시예들에서, PCM 물질은 게르마늄, 안티몬, 또는 텔루륨 중에서 둘 이상을 포함하는 화합물을 포함한다. 일부 실시예들에서, PCM 디바이스는 시냅스 어레이의 제1 아날로그 시냅스를 포함한다. 일부 실시예들에서, 펄스 생성 회로는 시냅스 어레이의 제2 아날로그 시냅스를 포함한다. 일부 실시예들에서, PCM 디바이스는 펄스 시퀀스를 수신하도록 구성된 제1 전극과 제2 전극을 포함하고, 제1 전극과 제2 전극은 기둥 또는 버섯 배열을 갖는다.
일부 실시예들에서, 펄스 생성 시스템은 프로세서, 및 하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 컴퓨터 판독가능 비일시적 저장 매체를 포함한다. 컴퓨터 판독가능 비일시적 저장 매체와 컴퓨터 프로그램 코드는, 프로세서를 통해, 펄스 생성 시스템으로 하여금, N개수의 펄스를 갖는 펄스 시퀀스를 정의하게 하고, 펄스 시퀀스의 각각의 펄스에 대해, 리딩 에지의 지속기간보다 더 긴 지속기간을 갖는 트레일링 에지를 정의하게 하고, 펄스가 PCM 디바이스에 인가되도록 하며, PCM 디바이스의 컨덕턴스값을 결정하기 위해 판독 동작을 수행하게 한다. 일부 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체와 컴퓨터 프로그램 코드는 또한, 프로세서를 통해, 펄스 생성 시스템으로 하여금, 20개 내지 80개의 범위의 개수(N)의 펄스들을 갖는 펄스 시퀀스를 정의하도록 구성된다. 일부 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체와 컴퓨터 프로그램 코드는 또한, 프로세서를 통해, 펄스 생성 시스템으로 하여금, PCM 디바이스의 물질층의 결정화 온도(crystallization temperature)에 기초하여 각각의 펄스의 트레일링 에지 지속기간을 정의하게 한다. 일부 실시예들에서, 펄스 시퀀스의 각각의 펄스는 펄스 번호(n)(1≤n≤N)를 포함하고, 컴퓨터 판독가능 비일시적 저장 매체와 컴퓨터 프로그램 코드는 또한, 프로세서를 통해, 펄스 생성 시스템으로 하여금, 펄스 번호(n)의 선형 함수로서 증가하는, 각각의 펄스의 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나의 값들을 정의하게 한다.
펄스 생성 시스템(700)은, 방법, 예를 들어, 방법(500)의 동작들의 일부 또는 전부를 실행하도록 구성됨으로써, 리딩 에지 지속기간보다 더 긴 트레일링 에지 지속기간을 갖는 펄스들의 시퀀스를 인가함으로써 PCM 디바이스의 컨덕턴스 레벨을 변경하고, 이에 의해, 펄스들(Pn)의 시퀀스와 관련하여 논의될 이점들을 실현하기 위해 PCM 디바이스 컨덕턴스 레벨을 제어할 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, PCM 회로의 도면이다.
도 2a 내지 도 2d는 일부 실시예들에 따른, 펄스 시퀀스들의 도면들이다.
도 3은 일부 실시예들에 따른, 신경망 계층의 도면이다.
도 4a와 도 4b는 일부 실시예들에 따른, PCM 디바이스들의 도면들이다.
도 5는 일부 실시예들에 따른, PCM 디바이스의 컨덕턴스를 변경하는 방법의 흐름도이다.
도 6a와 도 6b는 일부 실시예들에 따른, PCM 디바이스 동작 파라미터들을 도시한다.
도 7은 일부 실시예들에 따른, 펄스 생성 시스템의 블록도이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 값들, 동작들, 물질들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 물질들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
다양한 실시예들에서, PCM 디바이스의 결정질/비정질상 기반 컨덕턴스 값들은 리딩 에지(leading edge) 지속기간보다 더 긴 트레일링 에지(trailing edge) 지속기간을 포함하는 펄스들의 시퀀스를 인가함으로써 PCM 회로에서 제어된다. 특히 결정상과 비정질상이 제어되어 컨덕턴스가 최저 컨덕턴스값쪽으로 감소되는 리셋 동작들에서, 상기 펄스들의 시퀀스를 인가하면, 리딩 에지 지속기간보다 더 긴 트레일링 에지 지속기간을 펄스들의 시퀀스가 포함하지 않는 접근법들에 비해 컨덕턴스값들의 제어가 향상된다.
도 1은 일부 실시예들에 따른, PCM 회로(100)의 도면이다. 도 1은 펄스 생성 회로(110), PCM 디바이스(120), 및 펄스(Pn)를 포함하는 PCM 회로(100)를 도시한다. 펄스 생성 회로(110)는 PCM 디바이스(120)의 단자(121)에 결합된 단자(111), 및 PCM 디바이스(120)의 단자(123)에 결합된 단자(113)를 포함한다. 펄스 생성 회로(110)는 단자들(111, 113) 상에서 펄스들(Pn)(1≤n≤N)의 시퀀스를 출력하도록 구성되며, 펄스 시퀀스는 N개수의 펄스를 갖는다.
둘 이상의 회로 엘리먼트들은 직접적 전기 연결부 또는 하나 이상의 추가적인 회로 엘리먼트를 포함하는 전기 연결부에 기초하여 결합되는 것으로 간주되며, 이에 의해 트랜지스터 또는 다른 스위칭 디바이스에 의해 제어될 수 있으며, 예컨대, 저항성이 되거나 또는 개방될 수 있다.
펄스 생성 회로(110)는 후술하는 전압 및 타이밍 특성을 갖는 펄스들(Pn)의 시퀀스를 생성하고 출력하도록 구성된 하나 이상의 전자 및/또는 전자기계 회로이다. 다양한 실시예들에서, 펄스 생성 회로(110)는 하나 이상의 처리 디바이스, 예를 들어, 도 7과 관련하여 후술되는 프로세서(702), 신호 처리 회로, 논리 디바이스, PCM 디바이스(120)에 더하여 PCM 디바이스, 또는 출력 펄스들(Pn)을 생성하기에 적합한 다른 회로를 포함한다.
일부 실시예들에서, PCM 회로(100)는 신경망의 일부 또는 전부이고, 펄스 생성 회로(110)는 예를 들어, 아날로그 시냅스 어레이, 예를 들어, 도 3과 관련하여 후술되는 시냅스 어레이(310)를 포함한다.
PCM 디바이스(120)는 인가 전압(Va)을 수신하도록 구성된 전극들(127, 129) 사이에 위치된 물질층(125)을 포함하는 전자 또는 전자기계 디바이스이다. 일부 실시예들에서, 물질층(125) 및 전극들(127, 129)에 더하여, PCM 디바이스(120)는 전극들(127, 129) 사이에 또는 이에 인접하여 위치된 가열 구조물(도시되지 않음)을 포함한다.
물질층(125)은 저 저항 결정상과 고 저항 비정질상 간에 천이할 수 있는, 일부 실시예들에서 PCM 물질이라고도 칭해지는, 하나 이상의 저항성 물질의 하나 이상의 층을 포함한다. 다양한 실시예들에서, 물질층(125)은 하나 이상의 칼코게나이드(chalcogenide) 물질, 예컨대, 게르마늄-안티몬-텔루륨(GeSbTe 또는 GST), GeTe, GeSb, 또는 Sb2Te3, 또는 다른 적절한 상 변화 물질, 및 일부 실시예들에서, 하나 이상의 도펀트, 예컨대, 질소(N), 산소(O), 탄소(C), 인듐(In), 실리콘(Si), 주석(Sn), 갈륨(Ga), 비소(As), 셀레늄(Se), 또는 다른 적절한 도펀트 물질들을 포함한다.
다양한 실시예들에서, 전극들(127, 129)은 평면형이고, 평행하게 배열되며, 동일한 크기와 동일한 형상, 예를 들어, 도 4a와 관련하여 후술되는 PCM 디바이스(400A)의 기둥 배열을 갖는다. 다양한 실시예들에서, 전극들(127, 129)은 평면형이고, 평행하게 배열되며, 상이한 크기 및/또는 형상, 예를 들어, 도 4b와 관련하여 후술되는 PCM 디바이스(400B)의 버섯 배열을 갖는다. 다양한 실시예들에서, 물질층(125)이 전극들(127, 129) 사이에 위치되도록, 전극들(127, 129)은 달리 구성되는데, 예를 들어, 오목하거나 또는 다른 비평면형 지오메트리(geometry)들을 갖고, 비평행 관계로 배열되고/되거나, 비 연속적인 형상들을 갖는다.
다양한 실시예들에서, 전극들(127, 129)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 알루미늄-구리, 또는 다른 적절한 도전성 물질들 중 하나 이상을 포함한다.
도 1에서 도시된 실시예에서, 인가 전압(Va)이 전극(127)에서 수신된 전압(V)과 전극(129)에서 수신된 기준 전압(Vr) 사이의 차이에 대응하도록, 전극들(127, 129)은 각각의 단자들(121, 122)에 전기적으로 연결된다.
다양한 실시예들에서, PCM 디바이스(120)는 전극(127)과 단자(121) 사이 및/또는 전극(129)과 단자(123) 사이에 결합된 하나 이상의 회로 엘리먼트(도시되지 않음)를 포함하고, 이에 의해 물질층(125)은 단자들(121, 122) 사이의 하나 이상의 회로 엘리먼트와 직렬로 결합된다. 이러한 실시예들에서, 인가 전압(Va)은 하나 이상의 회로 엘리먼트에 걸친 하나 이상의 전압 강하만큼 감소된, 전압(V)과 기준 전압(Vr) 사이의 차이에 대응한다. 다양한 실시예들에서, 하나 이상의 회로 엘리먼트는 선택 디바이스, 예를 들어, 트랜지스터 또는 다른 스위칭 디바이스 또는 다이오드, 또는 저항성 디바이스, 예를 들어, 금속 저항기 중 하나 이상을 포함한다.
동작시, 물질층(125)의 저항값이 인가 전압(Va)과 전류(I)의 값들에 기초하여 측정가능하도록, PCM 디바이스(120)는 인가 전압(Va)에 응답하여 물질층(125)에 흐르는 전류(I)를 생성하도록 구성된다. 일부 실시예들에서, 전극들(127, 129)은, 물질층(125)과 직렬로 있는 하나 이상의 회로 엘리먼트에 의해, 또는 전극들(127, 129)에 걸쳐 인가 전압(Va)을 선택적으로 제공하도록 달리 구성된 하나 이상의 회로 엘리먼트에 의해 수신된, 하나 이상의 신호, 예를 들어, 선택 신호에 응답하여 인가 전압(Va)을 수신하도록 구성된다.
동작시, 충분히 큰 값들의 인가 전압(Va)에 응답하여, 물질층(125)에 흐르는 전류(I), 및 존재하는 경우, 가열 구조물은 자체적 가열을 유도하여, 온도 상승을 유발시킨다. 이로써 PCM 디바이스(120)는 인가 전압(Va)의 값들의 범위에 응답하여 물질층(125)의 온도 범위를 제어하도록 구성된다.
물질층(125)의 하나 이상의 물질은 인가 전압(Va)에 의해 제어될 수 있는 온도 범위 내의 하나 이상의 온도값들에 기초하여 저 저항 결정상과 고 저항 비정질상 간에, 적어도 부분적으로 천이되도록 구성된다. 동작시, 두 개의 상들 간의 천이는 초기 상 유형, 및 다른 상 유형을 형성하는 것, 즉 결정상을 용융시켜서 비정질상을 형성하거나 또는 비정질상으로부터 결정상으로 결정화시키는 것에 대응하는 범위 내의 하나 이상의 온도의 지속기간에 기초한다. 따라서, 물질층(125)의 전체 체적 내의 주어진 위치에서 그리고 특정 시간에서, 물질의 대응하는 국부적 체적은 현재 온도, 최근 온도 이력, 및 최근 온도 이력 이전의 상 이력에 기초한 초기 상 유형에 기초하여 두 개의 상들 중 하나의 상에 있다. 일부 실시예들에서, 최근 온도 이력은 인가 전압(Va)의 펄스 파형, 예를 들어, 펄스(Pn)의 길이에 대응한다.
이로써 PCM 디바이스(120)는, 전체 체적의 일부분들이 두 개의 상들 중 어느 하나의 상으로 있도록 인가 전압(Va)에 의해 제어가능하고, 이로써 물질층(125)이 상 구성들의 범위를 가질 수 있게 하도록 구성된다. 상 구성들의 범위의 정도 및 지오메트리는 물질층(125)의 조성과 지오메트리, 및 가열 구조물의 배열, 예컨대 존재의 조성과 지오메트리, 및 PCM 디바이스(120)의 특정 실시예의 지오메트리의 함수이다.
주어진 상 구성은 결정상으로 있는 물질층(125)의 하나 이상의 체적 대 비정질상으로 있는 물질층(125)의 하나 이상의 체적의 비율에 대응한다. 상기 비율의 최저값은 결정상의 최소 체적 및 이에 따라 물질층(125)의 최저 컨덕턴스값에 대응하며, 상기 비율의 최고값은 결정상의 최대 체적 및 이에 따라 물질층(125)의 최고 컨덕턴스값에 대응한다.
일부 실시예들에서, 최저 비율 및 컨덕턴스 값들은 완전한 비정질 물질층(125)에 대응하고, 최고 비율 및 컨덕턴스 값들은 완전한 결정성 물질층(125)에 대응한다. 다양한 실시예들에서, 최저 비율 및 컨덕턴스 값들은 물질층(125)의 적어도 일부분이 결정상으로 있다는 것에 대응하고/대응하거나, 최고 비율 및 컨덕턴스 값들은 물질층(125)의 적어도 일부분이 비정질상으로 있다는 것에 대응한다.
일부 실시예들에서, PCM 디바이스(120)는 예를 들어, 아날로그 시냅스 어레이 내의 특정 아날로그 시냅스, 예컨대, 도 3과 관련하여 후술되는 시냅스 어레이(310) 내의 시냅스(320)에 대응하며, 비율 및 컨덕턴스 값들은 특정 아날로그 시냅스의 가중치에 대응한다.
물질층(125) 내에서의 온도 프로파일은 PCM 디바이스(120)의 특정 실시예의 배열 및 지오메트리, 인가 전압(Va)의 값, 현재 상 구성, 및 인가 전압(Va)이 인가된 때의 온도 프로파일 및 상 구성 이력들의 함수이다. 따라서, 주어진 시간에서, 물질층(125) 내에서의 온도 프로파일은 현재의 인가 전압(Va), 인가 전압(Va)의 최근 이력에 의해 결정된 최근 온도 이력, 및 온도와 인가 전압(Va)의 최근 이력 이전의 상 구성의 함수이다.
PCM 회로(100)에서, 동작시, 현재의 인가 전압(Va) 및 인가 전압(Va)의 최근 이력은 펄스들(Pn)의 시퀀스의 주어진 펄스(Pn)에 대응하며, 최근 온도 및 인가 전압(Va) 이전의 물질층(125)의 상 구성은 주어진 펄스(Pn) 이전의 펄스들(Pn)의 시퀀스에 의해 적어도 부분적으로 결정된다. 따라서, 물질층(125)에서의 상 구성 변화들을 야기시키는 국부적 온도 기반 상 천이는 주어진 펄스(Pn) 및 주어진 펄스(Pn) 이전의 펄스들(Pn)의 시퀀스의 일부분의 전압 및 타이밍 특성의 함수이다.
도 1은 펄스들(Pn)의 시퀀스 중 대표적인 펄스를 도시한다. 도 1의 도해는 예시의 목적으로 간략화된 것이며, 비이상적 회로 엘리먼트들과 연관된 불규칙성, 예를 들어, 정류, 대역폭 제한, 기생 커패시턴스, 저항, 또는 인덕턴스 등으로 인한 왜곡을 포함하지 않는다.
각각의 펄스(Pn)는 기준 전압(Vr)과 기준 전압(Vr)에 대한 진폭(An) 사이에서 시간(t)에 걸쳐 변하는 전압(V)을 갖는 신호이다. 다양한 실시예들에서, 기준 전압(Vr)은 고정된 값, 예를 들어, 접지 기준 또는 다른 직류(DC) 레벨을 갖거나, 또는 가변 값, 예를 들어, 하나 이상의 동작 조건에 의해 결정되는 복수의 값들 중 하나를 가질 수 있는 DC 전압을 갖는다.
펄스(Pn)의 리딩 에지는 전압(V)이 기준 전압(Vr)에서 진폭(An)으로 천이되는 시간에 대응하는 리딩 에지 지속기간(Ln)을 갖고; 펄스(Pn)의 펄스 폭(PWn)은 전압(V)이 진폭(An)으로 유지되는 시간에 대응하며; 펄스(Pn)의 트레일링 에지는 전압(V)이 진폭(An)에서 기준 전압(Vr)으로 천이되는 시간에 대응하는 트레일링 에지 지속기간(Tn)을 갖는다. 트레일링 에지 지속기간(Tn)은 리딩 에지 지속기간(Ln)보다 길다.
도 1에서 도시된 실시예에서, 전술한 펄스(Pn)의 전압 및 타이밍 특성은 펄스 생성 회로(110)의 단자 쌍(111/113)에서, 그리고 PCM 디바이스(120)의 단자 쌍(121/123)에서 정의된다. 다양한 실시예들에서, 펄스(Pn)의 전압 및 타이밍 특성 중 하나 이상은 단자 쌍(111/113 및/또는 121/123) 이외의 다른 하나 이상의 위치에서, 예를 들어, 펄스 생성 회로(110) 및/또는 PCM 디바이스(120)의 전극들(127, 129) 또는 하나 이상의 내부 노드들(도시되지 않음)에서 정의된다.
진폭(An)은 물질층(125)의 상 구성을 제어하는 것에 대응하는 하나 이상의 값을 갖는다. 다양한 실시예들에서, 하나 이상의 값은 인가 전압(Va)을 실현하기 위해 기준 전압(Vr)에 대해 전압(V)을 감소시키는 것과 관련하여 전술한 바와 같이, 인가 전압(Va)의 값들 또는 인가 전압(Va)의 값들이 도출되는 비교적 더 큰 값들에 대응한다.
다양한 실시예들에서, 펄스들(Pn)의 시퀀스는, 동일한 값의 진폭(An)을 갖거나 또는 하나 이상의 다른 값의 진폭(An)과는 상이한 적어도 하나의 값의 진폭(An)을 갖는 각각의 펄스(Pn)를 포함한다. 일부 실시예들에서, 진폭(An)은 0.5볼트(V) 내지 10V의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 진폭(An)은 1볼트(V) 내지 6V의 범위의 하나 이상의 값을 갖는다.
리딩 에지 지속기간(Ln)은 PCM 회로(100)에서 진폭(An)을 갖는 전압(V)이 PCM 디바이스(120)에 제공되는 속도에 대응하는 하나 이상의 값을 갖는다. 일부 실시예들에서, PCM 회로(100)는 최소 속도 사양에 따라 구성되고, 리딩 에지 지속기간(Ln)은 최소 속도에 대응하는 최대 지속기간 또는 그 미만의 하나 이상의 값을 갖는다.
다양한 실시예들에서, 펄스들(Pn)의 시퀀스는, 동일한 값의 리딩 에지 지속기간(Ln)을 갖거나 또는 하나 이상의 다른 값의 리딩 에지 지속기간(Ln)과는 상이한 적어도 하나의 값의 리딩 에지 지속기간(Ln)을 갖는 각각의 펄스(Pn)를 포함한다. 일부 실시예들에서, 리딩 에지 지속기간(Ln)은, 리딩 에지 지속기간(Ln)의 값이 진폭(An)의 값의 함수이도록, 펄스(Pn)의 리딩 에지의 일정한 기울기에 기초한다. 일부 실시예들에서, 리딩 에지 지속기간(Ln)은 1나노초(㎱) 내지 10㎱의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 리딩 에지 지속기간(Ln)은 5㎱ 내지 20㎱의 범위의 하나 이상의 값을 갖는다.
펄스 폭(PWn)은 진폭(An)에 기초하여 물질층(125)의 상 구성을 제어하는 것에 대응하는 하나 이상의 값을 갖는다. 다양한 실시예들에서, 펄스들(Pn)의 시퀀스는, 동일한 값의 펄스 폭(PWn)을 갖거나 또는 하나 이상의 다른 값의 펄스 폭(PWn)과는 상이한 적어도 하나의 값의 펄스 폭(PWn)을 갖는 각각의 펄스(Pn)를 포함한다. 일부 실시예들에서, 펄스 폭(PWn)은 10㎱ 내지 1000㎱의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 펄스 폭(PWn)은 50㎱ 내지 200㎱의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 펄스 폭(PWn)은 80㎱ 내지 120㎱의 범위의 하나 이상의 값을 갖는다.
트레일링 에지 지속기간(Tn)은 진폭(An)에 기초하여 물질층(125)의 상 구성을 제어하는 것에 대응하는 하나 이상의 값을 갖는다. 일부 실시예들에서, 트레일링 에지 지속기간(Tn)의 하나 이상의 값은 물질층(125)의 물질의 결정화 온도(crystallization temperature)에 기초한다. 다양한 실시예들에서, 트레일링 에지 지속기간(Tn)은 물질층(125)의 물질의 결정화 온도가 증가함에 따라 증가하는 하나 이상의 값을 갖는다.
다양한 실시예들에서, 펄스들(Pn)의 시퀀스는, 동일한 값의 트레일링 에지 지속기간(Tn)을 갖거나 또는 하나 이상의 다른 값의 트레일링 에지 지속기간(Tn)과는 상이한 적어도 하나의 값의 트레일링 에지 지속기간(Tn)을 갖는 각각의 펄스(Pn)를 포함한다. 일부 실시예들에서, 트레일링 에지 지속기간(Tn)은 10㎱ 내지 1000㎱의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 트레일링 에지 지속기간(Tn)은 50㎱ 내지 200㎱의 범위의 하나 이상의 값을 갖는다. 일부 실시예들에서, 트레일링 에지 지속기간(Tn)은 75㎱ 내지 125㎱의 범위의 하나 이상의 값을 갖는다.
일부 실시예들에서, 펄스들(Pn)의 시퀀스는 각각의 펄스(Pn)를 포함하고, 각각의 펄스(Pn)는 진폭(An), 리딩 에지 지속기간(Ln), 펄스 폭(PWn), 및 트레일링 에지 지속기간(Tn) 각각의 값이 동일하거나, 또는 각각의 펄스(Pn)는 진폭(An), 리딩 에지 지속기간(Ln), 펄스 폭(PWn), 및 트레일링 에지 지속기간(Tn) 중 하나 이상의 것의 적어도 하나의 값이 진폭(An), 리딩 에지 지속기간(Ln), 펄스 폭(PWn), 및 트레일링 에지 지속기간(Tn) 중 하나 이상의 것의 하나 이상의 다른 값과는 상이하다. 다양한 실시예들에서, 펄스들(Pn)의 시퀀스는 도 2a 내지 도 2d와 관련하여 후술되는 펄스 시퀀스들(200A~200D) 중 하나를 포함한다.
리딩 에지 지속기간(Ln)보다 더 긴 트레일링 에지 지속기간(Tn)을 포함시킴으로써, 펄스들(Pn)의 시퀀스는 리딩 에지 지속기간(Ln)에 대한 트레일링 에지 지속기간(Tn)에 적어도 부분적으로 기초하여 물질층(125)의 상 구성을 제어할 수 있다. 특히, 물질층(125)의 상 구성의 비율이 최저 컨덕턴스값쪽으로 감소되는 리셋 동작에서, 리딩 에지 지속기간(Ln)보다 더 긴 트레일링 에지 지속기간(Tn)을 포함하는 펄스들(Pn)의 시퀀스를 인가함으로써, 리딩 에지 지속기간보다 더 긴 트레일링 에지 지속기간을 펄스들의 시퀀스가 포함하지 않는 접근법들에 비해 개선된 상 구성 제어를 가능하게 해준다.
도 2a 내지 도 2d는 일부 실시예들에 따른, 각각의 펄스 시퀀스들(200A~200D)의 도면들이다. 후술하는 바와 같이, 펄스 시퀀스(200A)는 동일한 펄스들(Pn)을 포함하고, 펄스 시퀀스(200B)는 진폭(An)의 값들이 펄스 번호의 증가에 따라 증가하는 펄스들(Pn)을 포함하고, 펄스 시퀀스(200C)는 펄스 폭(PWn)의 값들이 펄스 번호의 증가에 따라 증가하는 펄스들(Pn)을 포함하며, 펄스 시퀀스(200D)는 트레일링 에지 지속기간(Tn)의 값들이 펄스 번호의 증가에 따라 증가하는 펄스들(Pn)을 포함한다.
도 2a는 펄스 번호(n=1, 2, 및 N)에 대응하는 펄스 시퀀스(200A)의 펄스들(Pn)을 도시한다. 도 2a에서 도시된 바와 같이, 펄스들(P1, P2, PN)은 각각의 펄스 번호(n=1, 2, N)에 대해 동일한 값의 진폭들(A1, A2, AN), 리딩 에지 지속기간(L1, L2, LN), 펄스 폭들(PW1, PW2, PWN), 및 트레일링 에지 지속기간(T1, T2, TN) 각각을 갖는다. 따라서, 펄스 시퀀스(200A)의 펄스들(Pn)은 펄스 번호(n)와는 독립적인 파형을 갖는다.
도 2b는 펄스 번호(n=1, 2, 및 N)에 대응하는 펄스 시퀀스(200B)의 펄스들(Pn)을 도시한다. 도 2b에서 도시된 바와 같이, 펄스들(P1, P2, PN)은 각각의 펄스 번호(n=1, 2, N)에 대해 동일한 값의 리딩 에지 지속기간(L1, L2, LN), 펄스 폭들(PW1, PW2, PWN), 및 트레일링 에지 지속기간(T1, T2, TN) 각각을 갖는다. 펄스 시퀀스(200B)의 펄스들(Pn)은 펄스 번호(n)의 증가에 따라 값이 증가하는 진폭들(A1, A2, AN)을 갖는다.
일부 실시예들에서, 진폭(A)의 값들은 펄스 번호(n)가 증가함에 따라 선형적으로 증가하여, 펄스 시퀀스(200B)의 연이어 있는 펄스 번호들(n)의 각 쌍의 경우, 진폭들(A)의 값들의 차이는 동일하다. 다양한 실시예들에서, 진폭들(A)의 값들은, 펄스 번호(n)의 증가에 따라 진폭(A)의 값들이 증가하는 선형성 이외에, 펄스 시퀀스(200B)의 펄스 번호(n)에 대한 하나 이상의 다른 관계를 갖는다.
도 2c는 펄스 번호(n=1, 2, 및 N)에 대응하는 펄스 시퀀스(200C)의 펄스들(Pn)을 도시한다. 도 2c에서 도시된 바와 같이, 펄스들(P1, P2, PN)은 각각의 펄스 번호(n=1, 2, N)에 대해 동일한 값의 진폭들(A1, A2, AN), 리딩 에지 지속기간(L1, L2, LN), 및 트레일링 에지 지속기간(T1, T2, TN) 각각을 갖는다. 펄스 시퀀스(200C)의 펄스들(Pn)은 펄스 번호(n)의 증가에 따라 값이 증가하는 펄스 폭(PW1, PW2, PWN)을 갖는다.
일부 실시예들에서, 펄스 폭(PWn)의 값들은 펄스 번호(n)가 증가함에 따라 선형적으로 증가하여, 펄스 시퀀스(200C)의 연이어 있는 펄스 번호들(n)의 각 쌍의 경우, 펄스 폭들(PWn)의 값들의 차이는 동일하다. 다양한 실시예들에서, 펄스 폭들(PWn)의 값들은, 펄스 번호(n)의 증가에 따라 펄스 폭(PWn)의 값들이 증가하는 선형성 이외에, 펄스 시퀀스(200C)의 펄스 번호(n)에 대한 하나 이상의 다른 관계를 갖는다.
도 2d는 펄스 번호(n=1, 2, 및 N)에 대응하는 펄스 시퀀스(200D)의 펄스들(Pn)을 도시한다. 도 2d에서 도시된 바와 같이, 펄스들(P1, P2, PN)은 각각의 펄스 번호(n=1, 2, N)에 대해 동일한 값의 진폭들(A1, A2, AN), 리딩 에지 지속기간(L1, L2, LN), 및 펄스 폭들(PW1, PW2, PWn) 각각을 갖는다. 펄스 시퀀스(200D)의 펄스들(Pn)은 펄스 번호(n)의 증가에 따라 값이 증가하는 트레일링 에지 지속기간(T1, T2, TN)을 갖는다.
일부 실시예들에서, 트레일링 에지 지속기간(Tn)의 값들은 펄스 번호(n)가 증가함에 따라 선형적으로 증가하여, 펄스 시퀀스(200D)의 연이어 있는 펄스 번호들(n)의 각 쌍의 경우, 트레일링 에지 지속기간들(Tn)의 값들의 차이는 동일하다. 다양한 실시예들에서, 트레일링 에지 지속기간들(Tn)의 값들은, 펄스 번호(n)의 증가에 따라 트레일링 에지 지속기간(Tn)의 값들이 증가하는 선형성 이외에, 펄스 시퀀스(200D)의 펄스 번호(n)에 대한 하나 이상의 다른 관계를 갖는다.
위에서 논의된 각각의 실시예들에서, 펄스 시퀀스들(200A~200D)은 리딩 에지 지속기간들(Ln)보다 더 긴 트레일링 에지 지속기간들(Tn)을 갖는 펄스들(Pn)을 포함함으로써, 펄스들(Pn)의 시퀀스와 관련하여 위에서 논의된 이점들을 얻는다.
도 3은 일부 실시예들에 따른, 신경망 계층(300)의 도면이다. 신경망 계층(300)은 PCM 회로(100)로서 사용가능하고, 펄스 생성 회로(110)로서 사용가능한 시냅스 어레이(310) 및 PCM 디바이스(120)로서 사용가능한 시냅스(320)를 포함하며, 이들 각각은 도 1과 관련하여 위에서 논의되었다. 시냅스 어레이(310)는 시냅스(320)의 각각의 단자들(121, 123)에 결합된 단자들(111, 113)을 포함하고, 이에 의해 도 1과 관련하여 위에서 논의된 바와 같이 기준 전압(Vr)에 대한 전압(V)으로서 펄스들(Pn)의 시퀀스를 제공하도록 구성된다.
신경망 계층(300)은 신경망의 계층의 일부 또는 전부, 예를 들어 MLP 신경망이며, 여기서는 하나 이상의 계층 각각이 데이터 신호들에 대해 하나 이상의 매트릭스 계산을 수행하도록 구성되며, 하나 이상의 매트릭스 계산은 데이터 신호들의 일부 또는 전부에 가중치를 적용하는 것을 포함한다. 다양한 실시예들에서, 신경망 계층(300)은 신경망의 은닉 계층 또는 출력 계층의 일부 또는 전부이다.
신경망 계층(300)은 전압 신호들(V1~Vm)에 대응하는 m개의 행(row)들과 전류 신호들(I1~Ij)에 대응하는 j개의 열(column)들을 포함한다. 행과 열의 각각의 교차점은 대응하는 행과 열 사이에 결합된 저항기로서 도 3에서 표현된 아날로그 시냅스로서 구성된 PCM 디바이스를 포함한다. 각각의 저항기는, 주어진 전류 신호(Ij)가 각각의 컨덕턴스(Gj1~Gjm)와 각각의 전압 신호(V1~Vm)의 곱에 기초하여 전류들의 합이되도록, 아날로그 시냅스의 가중치에 대응하는 컨덕턴스(Gjm)를 갖는다.
도 3에서 도시된 비제한적인 예시에서, 시냅스(320)는 행 2와 열 2 사이에 결합된, 컨덕턴스(G22)를 갖는 저항기(325)를 포함하고, 시냅스 어레이(310)는 신경망 계층(300)에서의 나머지 시냅스들을 포함한다. 시냅스 어레이(310)에서의 시냅스들은, 동작시, 단자들(111/121 및 113/123)에서 펄스들(Pn)의 시퀀스를 생성시켜서, 이에 의해 도 1과 관련하여 위에서 논의된 방식으로 상 구성 및 저항기(325)의 컨덕턴스(G22)를 제어하도록 구성된다. 다양한 실시예들에서, 시냅스(320)는 신경망 계층(300) 내의 다른 곳에 결합된 저항기에 대응하고, 이에 따라 시냅스 어레이(310)는 나머지 시냅스들에 대응한다.
일부 실시예들에서, 시냅스 어레이(310)는 나머지 시냅스들에 더하여 하나 이상의 회로(도시되지 않음)를 포함하고, 따라서 단자들(111/121 및 113/123)에서 펄스들(Pn)의 시퀀스를 생성하도록 구성된다. 일부 실시예들에서, 시냅스(320)는, 펄스들(Pn)의 시퀀스가 하나 이상의 제어 신호에 응답하여 저항기(325)에 선택적으로 인가되도록, 저항기(325)에 더하여 하나 이상의 회로 엘리먼트(도시되지 않음)를 포함한다. 일부 실시예들에서, 시냅스 어레이(310) 및/또는 시냅스(320)는, 시냅스(320)가 시냅스 어레이(310)와 통합되도록 해주는 전기적 연결부들과 분리된 전기적 연결부들을 통해 펄스들(Pn)의 시퀀스가 저항기(325)에 인가되도록, 단자들(111/121 및 113/123)에 더하여 하나 이상의 단자(도시되지 않음)를 포함한다.
신경망 계층(300)은, 리딩 에지 지속기간(Ln)보다 더 긴 트레일링 에지 지속기간(Tn)을 갖는 펄스들(Pn)의 시퀀스를 인가시킴으로써 시냅스(320)의 저항기(325)의 컨덕턴스(G22)를 제어하도록 구성됨으로써, 펄스들(Pn)의 시퀀스와 관련하여 전술한 이점들을 실현할 수 있다.
도 4a와 도 4b는 일부 실시예들에 따른, 각각의 PCM 디바이스들(400A, 400B)의 도면들이다. 각각의 PCM 디바이스들(400A, 400B)은 PCM 디바이스(120)로서 사용가능하고, 단자들(121, 123)을 포함하고, 이에 의해 도 1과 관련하여 위에서 논의된 바와 같이, 기준 전압(Vr)에 대한 전압(V)으로서 펄스들(Pn)의 시퀀스를 수신하도록 구성된다. 도 4a와 도 4b 각각은 PCM 디바이스의 비제한적인 예시를 도시한 것이며, 예시의 목적으로, 예를 들어, 단일 평면에 기초한 단면 표현만을 포함함으로써 단순화된 것이다.
도 4a에서 도시된 바와 같이, PCM 디바이스(400A)는 단자(121)에 전기적으로 연결된 전극(427A), 단자(123)에 전기적으로 연결된 전극(429A), 및 전극들(427A, 429A) 사이에 위치된 물질층(425A)을 포함한다. 물질층(425A)은 PCM 디바이스(120) 및 도 1과 관련하여 위에서 논의된 바와 같이 결정상을 갖는 부분(425AC) 및 비정질상을 갖는 부분(425AA)을 포함한다.
전극들(427A, 429A)은 평면형이고, 평행하게 배열되고, 동일한 크기 및 동일한 형상(도시되지 않음)을 가지므로, 기둥 배열을 갖는다. 따라서, 부분들(425AC, 425AA)은 전극들(427A, 429A) 사이에서 균일하게 연장되고, 이에 의해 PCM 디바이스(400A)의 상 분포에 대응하는 상대적 체적들을 갖는다.
도 4b에서 도시된 바와 같이, PCM 디바이스(400B)는 단자(121)에 전기적으로 연결된 전극(427B), 단자(123)에 전기적으로 연결된 전극(429B), 및 전극들(427B, 429B) 사이에 위치된 물질층(425B)을 포함한다. 물질층(425B)은 PCM 디바이스(120) 및 도 1과 관련하여 위에서 논의된 바와 같이 결정상을 갖는 부분(425BC) 및 비정질상을 갖는 부분(425BA)을 포함한다.
전극들(427B, 429B)은 평면형이고, 평행하게 배열되고, 전극(429B)은 전극(427B)보다 작고, 이로써 전극들(427B, 429B)은 일부 실시예들에서 버섯 배열이라고 칭해지는 배열을 갖는다. 따라서, 부분(425BA)은 전극(429B)을 가로질러 연장되고, 부분(425BC)은 전극(427B)을 가로질러 연장되며 부분(425BA)의 일부 또는 전부를 둘러싼다. 이에 의해 부분들(425BC, 425BA)은 PCM 디바이스(400B)의 상 분포에 대응하는 상대적 체적들을 갖는다.
물질층들(425A, 425B)의 상 분포들, 및 이에 의해 컨덕턴스를 제어하도록 구성되고, 리딩 에지 지속기간(Ln)보다 더 긴 트레일링 에지 지속기간(Tn)을 갖는 펄스들(Pn)의 시퀀스를 인가함으로써, PCM 디바이스들(400A 또는 400B) 각각을 포함하는 PCM 회로, 예컨대, 도 1과 관련하여 위에서 논의된 PCM 회로(100)는, 펄스들(Pn)의 시퀀스에 대해 위에서 논의된 이점들을 실현할 수 있다.
도 5는 일부 실시예들에 따른, PCM 디바이스의 컨덕턴스를 변경하는 방법(500)의 흐름도이다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스를 변경하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 PCM 디바이스(120)의 컨덕턴스를 변경하는 것을 포함한다.
일부 실시예들에서, 방법(500)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(500)의 일부 또는 전부는 도 7와 관련하여 아래에서 논의되는 바와 같이, 펄스 생성 시스템(700)의 프로세서(702)에 의해 실행된다.
일부 실시예들에서, 방법(500)의 동작들은 도 5에서 도시된 순서로 수행된다. 일부 실시예들에서, 방법(500)의 동작들은 동시에 수행되고/수행되거나 도 5에서 도시된 순서 이외의 다른 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작은 방법(500)의 하나 이상의 동작을 수행하기 전, 그 사이, 그 동안, 및/또는 그 후에 수행된다.
동작(510)에서, 펄스 시퀀스가 PCM 디바이스에 인가되고, 펄스 시퀀스의 각각의 펄스는 펄스의 리딩 에지의 지속기간보다 더 긴 지속기간을 갖는 트레일링 에지를 포함한다. 일부 실시예들에서, 펄스 시퀀스의 각각의 펄스는 또한 펄스 번호, 진폭, 및 펄스 폭을 포함하고, 펄스 시퀀스를 인가하는 것은 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키면서 펄스 번호를 증가시키는 것을 포함한다.
일부 실시예들에서, 펄스 시퀀스를 인가하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 펄스들(Pn)의 시퀀스를 인가하는 것을 포함한다. 일부 실시예들에서, 펄스 시퀀스를 인가하는 것은 도 2a 내지 도 2d 각각과 관련하여 위에서 논의된 바와 같이 펄스 시퀀스들(200A~200D) 중 하나를 인가하는 것을 포함한다.
일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 도 1 내지 도 2d와 관련하여 위에서 논의된 바와 같이 진폭(An)을 증가시키는 것을 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 진폭을 증가시키는 것을 포함한다.
일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 도 1 내지 도 2d와 관련하여 위에서 논의된 바와 같이 펄스 폭(PWn)을 증가시키는 것을 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 펄스 폭을 증가시키는 것을 포함한다.
일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 도 1 내지 도 2d와 관련하여 위에서 논의된 바와 같이 트레일링 에지 지속기간(Tn)을 증가시키는 것을 포함한다. 일부 실시예들에서, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은 펄스 번호에 대해 선형적으로 트레일링 에지 지속기간을 증가시키는 것을 포함한다.
일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 것은 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것을 포함한다. 일부 실시예들에서, 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 펄스 생성 회로(110)를 사용하여 펄스 시퀀스를 생성하는 것을 포함한다.
일부 실시예들에서, 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것은 아날로그 시냅스 어레이를 사용하여 펄스 시퀀스를 생성하는 것을 포함한다. 일부 실시예들에서, 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것은 도 3과 관련하여 위에서 논의된 바와 같이 아날로그 시냅스 어레이(310)를 사용하여 펄스 시퀀스를 생성하는 것을 포함한다.
일부 실시예들에서, 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것은 프로세서를 사용하여 펄스 시퀀스를 정의하는 것을 포함한다. 일부 실시예들에서, 프로세서를 사용하여 펄스 시퀀스를 정의하는 것은 도 7과 관련하여 아래에서 논의되는 바와 같이 프로세서(702)를 사용하여 펄스 시퀀스를 정의하는 것을 포함한다.
일부 실시예들에서, 펄스 생성 회로를 사용하여 펄스 시퀀스를 생성하는 것은 프로세서를 사용하여 펄스 생성 회로로 하여금 펄스 시퀀스를 PCM 디바이스에 인가하게 하는 것을 포함한다. 일부 실시예들에서, 펄스 생성 회로로 하여금 펄스 시퀀스를 PCM 디바이스에 인가하게 하는 것은 도 7과 관련하여 아래에서 논의되는 바와 같이 프로세서(702)를 사용하는 것을 포함한다.
일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 것은 펄스 시퀀스를 아날로그 시냅스에 인가하는 것을 포함한다. 일부 실시예들에서, 펄스 시퀀스를 아날로그 시냅스에 인가하는 것은 도 3과 관련하여 위에서 논의된 바와 같이 펄스 시퀀스를 아날로그 시냅스(320)에 인가하는 것을 포함한다.
일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 것은 펄스 시퀀스를 PCM 디바이스의 물질층에 인가하는 것을 포함한다. 일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 펄스 시퀀스를 PCM 디바이스(120)의 물질층(125)에 인가하는 것을 포함한다. 일부 실시예들에서, 펄스 시퀀스를 PCM 디바이스에 인가하는 것은 도 4a 및 도 4b와 관련하여 위에서 논의된 바와 같이 펄스 시퀀스를 PCM 디바이스(120)의 물질층(425A) 또는 PCM 디바이스(400B)의 물질층(425B)에 인가하는 것을 포함한다.
일부 실시예들에서, 펄스 시퀀스를 인가하는 것은 물질층의 결정화 온도에 대응하는 대응 트레일링 에지 지속기간을 갖는 각각의 펄스를 인가하는 것을 포함한다. 일부 실시예들에서, 물질층의 결정화 온도에 대응하는 대응 트레일링 에지 지속기간을 갖는 각각의 펄스를 인가하는 것은 프로세서를 사용하여 대응 트레일링 에지 지속기간을 정의하는 것을 포함한다. 일부 실시예들에서, 프로세서를 사용하여 대응 트레일링 에지 지속기간을 정의하는 것은 도 7과 관련하여 아래에서 논의되는 바와 같이 프로세서(702)를 사용하는 것을 포함한다.
동작(520)에서, 펄스 시퀀스를 인가한 것에 응답하여, PCM 디바이스의 컨덕턴스 레벨이 변경된다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 PCM 디바이스의 컨덕턴스 레벨을 낮추는 것을 포함한다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 PCM 디바이스(120)의 컨덕턴스 레벨을 변경하는 것을 포함한다.
일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 PCM 디바이스의 물질층의 상 구성을 변경하는 것을 포함한다. 일부 실시예들에서, 상 구성을 변경하는 것은 물질층의 결정상 대 물질층의 비정질상의 비율의 값을 감소시키는 것을 포함한다.
일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 도 1과 관련하여 위에서 논의된 바와 같이 물질층(125)의 상 구성을 변경하는 것을 포함한다. 일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 도 4a 및 도 4b 각각과 관련하여 위에서 논의된 바와 같이 PCM 디바이스(400A)의 물질층(425A) 또는 PCM 디바이스(400B)의 물질층(425B)의 상 구성을 변경하는 것을 포함한다.
일부 실시예들에서, PCM 디바이스의 컨덕턴스 레벨을 변경하는 것은 아날로그 시냅스의 가중치를 변경하는 것을 포함한다. 일부 실시예들에서, 아날로그 시냅스의 가중치를 변경하는 것은 도 3과 관련하여 위에서 논의된 바와 같이 시냅스(320)의 가중치를 변경하는 것을 포함한다.
동작(530)에서, 일부 실시예들에서, PCM 디바이스의 컨덕턴스값을 결정하기 위해 펄스 시퀀스의 각 펄스 이후에 판독 동작이 수행된다. 일부 실시예들에서, 판독 동작을 수행하는 것은 PCM 디바이스를 특징분석(characterizing)하는 것을 포함한다. 일부 실시예들에서, PCM 디바이스를 특징분석하는 것은 펄스 번호들을 증가시키는 것과 컨덕턴스값들을 감소시키는 것 간의 관계를 결정하는 것을 포함한다.
일부 실시예들에서, 판독 동작을 수행하는 것은 PCM 디바이스에 인가된 전압에 응답하여 PCM 디바이스에 흐르는 전류의 측정값을 획득하는 것을 포함한다. 일부 실시예들에서, 판독 동작을 수행하는 것은 PCM 디바이스(120) 및 도 1과 관련하여 위에서 논의된 바와 같이 인가 전압(Va)에 응답하여 전류(I)의 측정값을 획득하는 것을 포함한다.
방법(500)의 동작들의 일부 또는 전부를 실행하는 것에 의해, PCM 디바이스의 컨덕턴스 레벨은 리딩 에지 지속기간들보다 더 긴 트레일링 에지 지속기간들을 갖는 펄스들의 시퀀스를 인가함으로써 변경되고, 이에 의해 PCM 디바이스 컨덕턴스 레벨을 제어하여, 펄스들(Pn)의 시퀀스와 관련하여 위에서 논의된 이점들을 실현한다.
도 6a와 도 6b는 일부 실시예들에 따른, PCM 디바이스 동작 파라미터들을 도시한다. 도 6a와 도 6b 각각은, 1 내지 펄스들의 개수(N)의 범위의 값들을 포함하는 펄스 번호(n)에 대응하는 수평축과, PCM 디바이스(120)의 물질층(125)의 특성(아래에 논의됨)에 대응하는 수직축을 포함하며, 이들 각각은 도 1 내지 도 2d 및 펄스들(Pn)의 시퀀스와 관련하여 위에서 논의되었다. 일부 실시예들에서, 도 6a와 6b에서 도시된 PCM 디바이스 동작 파라미터들은 도 5와 관련하여 위에서 논의된 방법(500)의 일부 또는 전부를 실행함으로써 획득된 특징분석 데이터에 대응한다.
도 6a와 도 6b에서 도시된 비제한적인 예시에서, 펄스들(Pn)의 시퀀스는, 도 2b와 관련하여 위에서 논의된 바와 같이, 펄스 번호(n)가 증가함에 따라 진폭(A)의 값들이 증가하는 펄스 시퀀스(200B)에 대응한다. 따라서, 수평축을 따라 펄스 번호(n)를 증가시키는 것은 수평축을 따라 펄스(Pn)의 진폭(An)(도 6a와 도 6b에서는 도시되지 않음)의 값들을 증가시키는 것에 대응한다. 일부 실시예들에서, PCM 디바이스 동작 파라미터들은, 도 2c 및 도 2d 각각과 관련하여 위에서 논의된 바와 같이, 펄스(Pn)의 펄스 폭(PWn) 또는 트레일링 에지 지속기간(Tn)의 값들을 증가시키는 것에 대응하여 수평축을 따라 펄스 번호(n)를 증가시키는 것을 포함한다.
도 6a는 펄스 번호(n)의 함수로서의 물질층(125) 저항값들(Rn)을 도시하며, 여기서 저항값들(Rn)은 로그 스케일로 도시되어 있다. 도 6a에서 도시된 바와 같이, 펄스 번호(n=1)에 대응하는 진폭(A1)을 갖는 제1 펄스(P1)의 인가는 제1 펄스(P1)의 인가 이전의 저항값들(Rn)으로부터의 저항값(R1)의 감소와 관련이 있다. n=2 내지 n=N의 경우, 펄스 번호(n)와 진폭(An)을 증가시키는 것에 대응하는 펄스들(Pn)의 인가는 저항값들(Rn)의 지속적인 감소 및 그 뒤를 이어서 저항값들(Rn)의 증가와 관련이 있다.
도 6b는 펄스 번호(n)의 함수로서의 물질층(125) 컨덕턴스값들(Gn)을 도시하며, 여기서 컨덕턴스값들(Gn)은 선형 스케일로 도시되어 있다. 도 6b에서 도시된 바와 같이, n=1 내지 n=N의 경우, 펄스 번호(n)와 진폭(An)을 증가시키는 것에 대응하는 펄스들(Pn)의 인가는 컨덕턴스값들(Gn)의 초기 증가 및 그 뒤를 이어서 컨덕턴스값들(Gn)의 감소와 관련이 있으며, 따라서 펄스 번호(n)의 함수로서의 컨덕턴스 레벨들(Gn)의 분포는 대략적으로 대칭적인 형상을 갖는다.
특히 컨덕턴스값들(Gn)의 감소와 관련하여, 도 6a와 도 6b는, 도 1과 관련하여 위에서 논의된 바와 같이, 리딩 에지 지속기간(Ln)보다 더 긴 트레일링 에지 지속기간(Tn)을 포함하는 펄스들(Pn)의 시퀀스를 인가함으로써, PCM 디바이스, 예를 들어, PCM 디바이스(120)의 컨덕턴스 레벨들을 제어하는 능력을 나타낸다.
도 7은 일부 실시예들에 따른, 펄스 생성 시스템(700)의 블록도이다. 하나 이상의 실시예에 따른, PCM 디바이스의 컨덕턴스를 변경하는 방법(500)의 일부 또는 전부는, 예를 들어, 일부 실시예들에 따라, 펄스 생성 시스템(700)을 사용하여 구현가능하다.
일부 실시예들에서, 펄스 생성 시스템(700)은 프로세서(702) 및 컴퓨터 판독가능 비일시적 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 무엇보다도, 컴퓨터 판독가능 비일시적 저장 매체(704)는, 컴퓨터 프로그램 코드(706), 즉 실행가능한 명령어들의 세트로 인코딩되는데, 즉 이것들을 저장한다. 프로세서(702)에 의한 컴퓨터 프로그램 코드(706)의 실행은, 실시예에 따른 방법, 예컨대, 도 5와 관련하여 위에서 논의된 방법(500)(이하에서는 상기 언급된 공정들 및/또는 방법들이라고 칭한다)의 일부 또는 전부를 구현하는 펄스 생성 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터 판독가능 비일시적 저장 매체(704)에 전기적으로 결합된다. 프로세서(702)는 또한 버스(708)를 통해 I/O 인터페이스(710)에 전기적으로 결합된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 네트워크(714)에 연결되어, 프로세서(702) 및 컴퓨터 판독가능 비일시적 저장 매체(704)는 네트워크(714)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(702)는 시스템(700)이 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 하기 위해 컴퓨터 판독가능 비일시적 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(702)는 중앙 처리 장치(CPU), 멀티 프로세서, 분산형 처리 시스템, 주문형 집적 회로(ASIC), 및/또는 적절한 처리 유닛이다.
하나 이상의 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체(704)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 비일시적 저장 매체(704)에는 반도체 또는 고체상태 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크가 포함된다. 광학 디스크를 이용한 하나 이상의 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체(704)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
하나 이상의 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체(704)는 펄스 생성 시스템(700)(이러한 실행은 펄스 생성 툴을 (적어도 부분적으로) 나타냄)이 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는데 사용가능하게 하도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예들에서, 컴퓨터 판독가능 비일시적 저장 매체(704)는 또한 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 비일시적 저장 매체(704)는 펄스 파라미터들, 예를 들어, 도 1 내지 도 2d와 관련하여 위에서 논의된 펄스들(Pn)의 시퀀스에 대응하는 전압 및 타이밍 정의들, 및/또는 예를 들어, 도 5 내지 도 6b와 관련하여 위에서 논의된 PCM 디바이스 특징분석 데이터를 포함하는 펄스 시퀀스 데이터(707)를 저장한다.
펄스 생성 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(710)는 정보 및 커맨드를 프로세서(702)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
펄스 생성 시스템(700)은 또한 프로세서(702)에 결합된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)으로 하여금 네트워크(714)와 통신할 수 있게 해주며, 이 네트워크(714)에는 하나 이상의 다른 컴퓨터 시스템들이 연결되어 있다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예에서, 상기 언급된 공정들 및/또는 방법들의 일부 또는 전부는 두 개 이상의 시스템들(700)에서 구현된다.
펄스 생성 시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 프로세서(702)에 의한 처리를 위한 명령어들, 데이터, 설계 룰들, 표준 셀들의 라이브러리들, 및/또는 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)로 전송된다. 펄스 생성 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(742)로서 컴퓨터 판독가능 비일시적 저장 매체(704)에 저장된다.
일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션으로의 플러그 인으로서 구현된다. 일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들 중 적어도 하나는 펄스 생성 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 상기 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 펄스 생성 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다.
일부 실시예들에서, 프로세스들은 컴퓨터 판독가능 비일시적 기록 매체에 저장된 프로그램의 기능들로서 실현된다. 컴퓨터 판독가능 비일시적 기록 매체의 예시들은, 비제한적인 예시로서, 외부/착탈식 및/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어, DVD와 같은 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 상 변화 메모리(phase-change memory; PCM) 디바이스의 컨덕턴스를 변경하는 방법에 있어서,
상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계 - 상기 펄스 시퀀스의 각각의 펄스는 펄스 번호, 진폭, 리딩 에지(leading edge), 펄스 폭, 및 트레일링 에지(trailing edge)를 포함하며, 상기 트레일링 에지는 상기 리딩 에지의 지속기간보다 더 긴 지속기간을 가짐 -; 및
상기 펄스 시퀀스를 인가한 것에 응답하여, 상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계를 포함하며,
상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계는 상기 진폭, 상기 펄스 폭, 또는 상기 트레일링 에지 지속기간 중 적어도 하나를 증가시키면서 상기 펄스 번호를 증가시키는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 2. 실시예 1에 있어서, 상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계는, 상기 펄스 시퀀스를 상기 PCM 디바이스의 물질층에 인가하는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 3. 실시예 2에 있어서, 상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계는, 상기 물질층의 결정화 온도(crystallization temperature)에 대응하는 대응 트레일링 에지 지속기간을 갖는 각각의 펄스를 인가하는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 4. 실시예 1에 있어서, 상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는, 상기 PCM 디바이스의 컨덕턴스 레벨을 낮추는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 5. 실시예 1에 있어서, 상기 진폭, 상기 펄스 폭, 또는 상기 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은, 상기 펄스 번호에 대해 선형적으로 상기 진폭을 증가시키는 것을 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 6. 실시예 1에 있어서, 상기 진폭, 상기 펄스 폭, 또는 상기 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은, 상기 펄스 번호에 대해 선형적으로 상기 펄스 폭을 증가시키는 것을 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 7. 실시예 1에 있어서, 상기 진폭, 상기 펄스 폭, 또는 상기 트레일링 에지 지속기간 중 적어도 하나를 증가시키는 것은, 상기 펄스 번호에 대해 선형적으로 상기 트레일링 에지 지속기간을 증가시키는 것을 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 8. 실시예 1에 있어서, 상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는, 물질층의 결정상(crystalline phase) 대 상기 물질층의 비정질상(amorphous phase)의 비율의 값을 감소시키는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 9. 실시예 1에 있어서, 상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는, 아날로그 시냅스(analog synapse)의 가중치를 변경하는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 10. 실시예 1에 있어서, 상기 펄스 시퀀스의 각각의 펄스 이후에 판독 동작을 수행하는 단계를 더 포함하는 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
실시예 11. 회로에 있어서,
펄스 시퀀스를 출력하도록 구성된 펄스 생성 회로 - 상기 펄스 시퀀스의 각각의 펄스는,
펄스 번호;
상기 펄스 번호가 커짐에 따라 증가하는 값을 갖는, 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나를 포함하며,
상기 트레일링 에지 지속기간은 상기 펄스의 리딩 에지의 지속기간보다 더 김 -; 및
상기 펄스 시퀀스에 응답하여, 제1 컨덕턴스값을 갖는 제1 상 구성으로부터 제2 컨덕턴스값을 갖는 제2 상 구성으로 리셋하도록 구성된 상 변화 메모리(PCM) 디바이스를 포함하는 회로.
실시예 12. 실시예 11에 있어서,
상기 PCM 디바이스는 PCM 물질을 포함하고,
상기 제1 컨덕턴스값은 상기 PCM 물질의 결정상 대 상기 PCM 물질의 비정질상의 비율의 제1 값에 대응하고,
상기 제2 컨덕턴스값은 상기 비율의 제1 값보다 더 작은 상기 비율의 제2 값에 대응한 것인 회로.
실시예 13. 실시예 12에 있어서, 상기 PCM 물질은 게르마늄, 안티몬, 또는 텔루륨 중에서 둘 이상을 포함하는 화합물을 포함한 것인 회로.
실시예 14. 실시예 11에 있어서, 상기 PCM 디바이스는 시냅스 어레이의 제1 아날로그 시냅스를 포함한 것인 회로.
실시예 15. 실시예 14에 있어서, 상기 펄스 생성 회로는 상기 시냅스 어레이의 제2 아날로그 시냅스를 포함한 것인 회로.
실시예 16. 실시예 11에 있어서, 상기 PCM 디바이스는 상기 펄스 시퀀스를 수신하도록 구성된 제1 전극과 제2 전극을 포함하고, 상기 제1 전극과 상기 제2 전극은 기둥 또는 버섯 배열을 갖는 것인 회로.
실시예 17. 펄스 생성 시스템에 있어서,
프로세서; 및
하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 컴퓨터 판독가능 비일시적 저장 매체를 포함하고,
상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금,
N개수의 펄스를 갖는 펄스 시퀀스를 정의하게 하고;
상기 펄스 시퀀스의 각각의 펄스에 대해,
리딩 에지의 지속기간보다 더 긴 지속기간을 갖는 트레일링 에지를 정의하게 하고;
상기 펄스가 상 변화 메모리(PCM) 디바이스에 인가되게 하며;
상기 PCM 디바이스의 컨덕턴스값을 결정하기 위해 판독 동작을 수행하게 하도록 구성된 것인 펄스 생성 시스템.
실시예 18. 실시예 17에 있어서, 상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 20개 내지 80개의 범위의 개수(N)의 펄스들을 갖는 상기 펄스 시퀀스를 정의하게 하도록 구성된 것인 펄스 생성 시스템.
실시예 19. 실시예 17에 있어서, 상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 상기 PCM 디바이스의 물질층의 결정화 온도(crystallization temperature)에 기초하여 각각의 펄스의 상기 트레일링 에지 지속기간을 정의하게 하도록 구성된 것인 펄스 생성 시스템.
실시예 20. 실시예 17에 있어서,
상기 펄스 시퀀스의 각각의 펄스는 펄스 번호(n)(1≤n≤N)를 포함하고,
상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 상기 펄스 번호(n)의 선형 함수로서 증가하는, 각각의 펄스의 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나의 값들을 정의하게 하도록 구성된 것인 펄스 생성 시스템.

Claims (20)

  1. 상 변화 메모리(phase-change memory; PCM) 디바이스의 컨덕턴스를 변경하는 방법에 있어서,
    상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계 - 상기 펄스 시퀀스의 각각의 펄스는 펄스 번호, 진폭, 리딩 에지(leading edge), 펄스 폭, 및 트레일링 에지(trailing edge)를 포함하며, 상기 트레일링 에지는 상기 리딩 에지의 지속기간보다 더 긴 지속기간을 가짐 -; 및
    상기 펄스 시퀀스를 인가한 것에 응답하여, 상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계
    를 포함하며,
    상기 PCM 디바이스에 펄스 시퀀스를 인가하는 단계는 상기 트레일링 에지 지속기간을 증가시키면서 상기 펄스 번호를 증가시키는 단계를 포함하고,
    상기 PCM 디바이스의 컨덕턴스 레벨을 변경하는 단계는, 상기 PCM 디바이스의 컨덕턴스 레벨을 낮추는 단계를 포함한 것인 상 변화 메모리(PCM) 디바이스의 컨덕턴스를 변경하는 방법.
  2. 회로에 있어서,
    펄스 시퀀스를 출력하도록 구성된 펄스 생성 회로 - 상기 펄스 시퀀스의 각각의 펄스는,
    펄스 번호;
    상기 펄스 번호가 커짐에 따라 증가하는 값을 갖는 트레일링 에지 지속기간을 포함하며,
    상기 트레일링 에지 지속기간은 상기 펄스의 리딩 에지의 지속기간보다 더 김 -; 및
    상기 펄스 시퀀스에 응답하여, 제1 컨덕턴스값을 갖는 제1 상 구성으로부터 제2 컨덕턴스값을 갖는 제2 상 구성으로 리셋하도록 구성된 상 변화 메모리(PCM) 디바이스
    를 포함하고,
    상기 제2 컨덕턴스값은 상기 제1 컨덕턴스값보다 작은 것인 회로.
  3. 제2항에 있어서,
    상기 PCM 디바이스는 PCM 물질을 포함하고,
    상기 제1 컨덕턴스값은 상기 PCM 물질의 결정상 대 상기 PCM 물질의 비정질상의 비율의 제1 값에 대응하고,
    상기 제2 컨덕턴스값은 상기 비율의 제1 값보다 더 작은 상기 비율의 제2 값에 대응한 것인 회로.
  4. 제2항에 있어서,
    상기 PCM 디바이스는 시냅스 어레이의 제1 아날로그 시냅스를 포함한 것인 회로.
  5. 제4항에 있어서,
    상기 펄스 생성 회로는 상기 시냅스 어레이의 제2 아날로그 시냅스를 포함한 것인 회로.
  6. 제2항에 있어서,
    상기 PCM 디바이스는 상기 펄스 시퀀스를 수신하도록 구성된 제1 전극과 제2 전극을 포함하고,
    상기 제1 전극과 상기 제2 전극은 기둥 또는 버섯 배열을 갖는 것인 회로.
  7. 펄스 생성 시스템에 있어서,
    프로세서; 및
    하나 이상의 프로그램을 위한 컴퓨터 프로그램 코드를 포함하는 컴퓨터 판독가능 비일시적 저장 매체
    를 포함하고,
    상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금,
    N개수의 펄스를 갖는 펄스 시퀀스를 정의하게 하고;
    상기 펄스 시퀀스의 각각의 펄스에 대해,
    리딩 에지의 지속기간보다 더 긴 지속기간을 갖는 트레일링 에지를 정의하게 하고;
    상기 트레일링 에지 지속기간을 증가시키면서 상기 펄스 번호를 증가시켜 펄스 시퀀스를 인가하게 하고;
    상기 펄스가 상 변화 메모리(PCM) 디바이스에 인가되게 하며;
    상기 PCM 디바이스의 컨덕턴스값을 결정하기 위해 판독 동작을 수행하게 하도록 구성되고,
    상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 상기 PCM 디바이스의 물질층의 결정화 온도(crystallization temperature)에 기초하여 각각의 펄스의 상기 트레일링 에지 지속기간을 정의하게 하도록 구성된 것인 펄스 생성 시스템.
  8. 제7항에 있어서,
    상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 20개 내지 80개의 범위의 개수(N)의 펄스를 갖는 상기 펄스 시퀀스를 정의하게 하도록 구성된 것인 펄스 생성 시스템.
  9. 삭제
  10. 제7항에 있어서,
    상기 펄스 시퀀스의 각각의 펄스는 펄스 번호(n)(1≤n≤N)를 포함하고,
    상기 컴퓨터 판독가능 비일시적 저장 매체와 상기 컴퓨터 프로그램 코드는 또한, 상기 프로세서를 통해, 상기 펄스 생성 시스템으로 하여금, 상기 펄스 번호(n)의 선형 함수로서 증가하는, 각각의 펄스의 진폭, 펄스 폭, 또는 트레일링 에지 지속기간 중 적어도 하나의 값들을 정의하게 하도록 구성된 것인 펄스 생성 시스템.
  11. 삭제
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