KR102299745B1 - Semiconductor device - Google Patents
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Abstract
실시 예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 리세스를 포함하는 반도체 구조물; 상기 복수 개의 리세스 내부에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 활성층은 복수 개의 우물층 및 복수 개의 장벽층을 포함하고, 상기 제2 도전형 반도체층은 상기 우물층보다 알루미늄 조성이 낮은 제2-1 도전형 반도체층, 및 상기 우물층보다 알루미늄 조성이 높은 제2-2 도전형 반도체층을 포함하고, 상기 제2전극은 제2-1 도전형 반도체층에 접촉하고, 상기 제2-2 도전형 반도체층은 상기 제2-1 도전형 반도체층과 상기 활성층 사이에 배치되고, 상기 제2 도전형 반도체층에서 가장 낮은 알루미늄 조성과 가장 높은 알루미늄 조성의 비는 1:5 내지 1:90이고, 상기 반도체 구조물의 수평방향 최대면적과 상기 리세스의 면적비는 1:0.16보다 크고 1:0.246보다 작은 반도체 소자를 개시한다.The embodiment includes a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, wherein the second conductivity type semiconductor layer and a semiconductor structure including a plurality of recesses penetrating the active layer and extending to a partial region of the first conductivity-type semiconductor layer; a plurality of first electrodes disposed inside the plurality of recesses and electrically connected to the first conductivity-type semiconductor layer; and a second electrode electrically connected to the second conductivity-type semiconductor layer, wherein the active layer includes a plurality of well layers and a plurality of barrier layers, and the second conductivity-type semiconductor layer has a higher aluminum composition than the well layer. the low 2-1 conductivity type semiconductor layer, and a 2-2 conductivity type semiconductor layer having an aluminum composition higher than that of the well layer, wherein the second electrode is in contact with the 2-1 conductivity type semiconductor layer, and The 2-2 conductivity type semiconductor layer is disposed between the 2-1 conductivity type semiconductor layer and the active layer, and the ratio of the lowest aluminum composition to the highest aluminum composition in the second conductivity type semiconductor layer is 1:5 to 1:90, and a ratio of the maximum horizontal area of the semiconductor structure to the area of the recess is greater than 1:0.16 and less than 1:0.246.
Description
실시 예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easily adjustable band gap energy, and thus can be used in various ways as a light emitting device, a light receiving device, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors have developed red, green, and Various colors such as blue and ultraviolet light can be realized, and efficient white light can be realized by using fluorescent materials or combining colors. , safety and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light receiving device such as a photodetector or a solar cell is manufactured using a semiconductor group 3-5 or group 2-6 compound semiconductor material, a photocurrent is generated by absorbing light in various wavelength ranges through the development of the device material. This makes it possible to use light of various wavelength ranges from gamma rays to radio wavelengths. In addition, it has advantages of fast response speed, safety, environmental friendliness, and easy adjustment of device materials, so it can be easily used for power control or ultra-high frequency circuits or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device can replace a light emitting diode backlight, a fluorescent lamp or an incandescent light bulb that replaces a cold cathode fluorescence lamp (CCFL) constituting a transmission module of an optical communication means and a backlight of a liquid crystal display (LCD) display device. The application is expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the application of the semiconductor device may be extended to high-frequency application circuits, other power control devices, and communication modules.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, the light emitting device emitting light in the ultraviolet wavelength region can be used for curing, medical, and sterilization by performing a curing action or a sterilizing action.
그러나, 자외선 파장 영역의 광을 방출하는 발광소자는 Al의 농도가 높기 때문에 반도체층에 전류가 잘 분산되지 않는 문제가 있다. 따라서, 광 출력이 약해지고 동작 전압이 상승하는 문제가 있다.However, since the light emitting device emitting light in the ultraviolet wavelength region has a high Al concentration, there is a problem in that the current is not well dispersed in the semiconductor layer. Accordingly, there is a problem in that the light output is weakened and the operating voltage is increased.
실시 예는 광 출력이 향상된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved light output.
또한, 동작 전압을 낮아진 반도체 소자를 제공한다.In addition, a semiconductor device having a lower operating voltage is provided.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 리세스를 포함하는 반도체 구조물; 상기 복수 개의 리세스 내부에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 활성층은 복수 개의 우물층 및 복수 개의 장벽층을 포함하고, 상기 제2 도전형 반도체층은 상기 우물층보다 알루미늄 조성이 낮은 제2-1 도전형 반도체층, 및 상기 우물층보다 알루미늄 조성이 높은 제2-2 도전형 반도체층을 포함하고, 상기 제2전극은 제2-1 도전형 반도체층에 접촉하고, 상기 제2-2 도전형 반도체층은 상기 제2-1 도전형 반도체층과 상기 활성층 사이에 배치되고, 상기 제2 도전형 반도체층에서 가장 낮은 알루미늄 조성과 가장 높은 알루미늄 조성의 비는 1:5 내지 1:90이고, 상기 반도체 구조물의 수평방향 최대면적과 상기 리세스의 면적비는 1:0.16보다 크고 1:0.246보다 작다.A semiconductor device according to an embodiment of the present invention includes a first conductivity-type semiconductor layer, a second conductivity-type semiconductor layer, and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer, , a semiconductor structure including a plurality of recesses passing through the second conductivity type semiconductor layer and the active layer to a partial region of the first conductivity type semiconductor layer; a plurality of first electrodes disposed inside the plurality of recesses and electrically connected to the first conductivity-type semiconductor layer; and a second electrode electrically connected to the second conductivity-type semiconductor layer, wherein the active layer includes a plurality of well layers and a plurality of barrier layers, and the second conductivity-type semiconductor layer has a higher aluminum composition than the well layer. the low 2-1 conductivity type semiconductor layer, and a 2-2 conductivity type semiconductor layer having a higher aluminum composition than the well layer, wherein the second electrode is in contact with the 2-1 conductivity type semiconductor layer, and The 2-2 conductivity type semiconductor layer is disposed between the 2-1 conductivity type semiconductor layer and the active layer, and the ratio of the lowest aluminum composition to the highest aluminum composition in the second conductivity type semiconductor layer is 1:5 to 1:90, and the ratio of the maximum horizontal area of the semiconductor structure to the area of the recess is greater than 1:0.16 and less than 1:0.246.
상기 복수 개의 제1전극이 상기 제1 도전형 반도체층에 접촉하는 제1면적과 상기 제2전극이 상기 제2-1 도전형 반도체층에 접촉하는 제2면적의 비(제1면적: 제2면적)는 1:4.87 보다 크고 1:12.7 보다 작을 수 있다.A ratio of a first area in which the plurality of first electrodes contact the first conductivity type semiconductor layer to a second area in which the second electrodes contact the 2-1 conductivity type semiconductor layer (first area: second area) area) may be greater than 1:4.87 and less than 1:12.7.
상기 제1면적은 상기 반도체 구조물의 수평방향 최대 단면적의 4.9% 보다 크고 8.6% 보다 작고, 상기 수평방향은 상기 반도체 구조물의 두께 방향과 수직한 방향일 수 있다.The first area may be greater than 4.9% and less than 8.6% of a maximum cross-sectional area in a horizontal direction of the semiconductor structure, and the horizontal direction may be a direction perpendicular to a thickness direction of the semiconductor structure.
상기 제2면적은 상기 반도체 구조물의 수평방향 최대 단면적의 41.9% 보다 크고 62.6% 보다 작을 수 있다.The second area may be greater than 41.9% and less than 62.6% of the maximum cross-sectional area in the horizontal direction of the semiconductor structure.
상기 복수 개의 리세스의 면적은 상기 반도체 구조물의 수평방향 최대 단면적의 16% 보다 크고 24.6% 보다 작을 수 있다.An area of the plurality of recesses may be greater than 16% and less than 24.6% of a maximum cross-sectional area in a horizontal direction of the semiconductor structure.
상기 활성층은 자외선 파장대의 광을 생성할 수 있다.The active layer may generate light in the ultraviolet wavelength band.
상기 제2-1 도전형 반도체층과 상기 제2-2 도전형 반도체층의 두께비는 1:5 내지 1:50이고, 상기 제2-1 도전형 반도체층의 두께는 1.0㎛ 내지 10㎛일 수 있다.The thickness ratio of the 2-1 conductivity type semiconductor layer and the 2-2 conductivity type semiconductor layer may be 1:5 to 1:50, and the thickness of the 2-1 conductivity type semiconductor layer may be 1.0 μm to 10 μm. have.
상기 제2-1 도전형 반도체층의 평균 알루미늄 조성은 1.0% 내지 35%일 수 있다.The average aluminum composition of the 2-1 conductivity type semiconductor layer may be 1.0% to 35%.
상기 리세스의 직경은 38㎛ 이상 60㎛ 이하일 수 있고, 상기 제1전극의 직경은 24㎛ 이상 50㎛ 이하일 수 있다.The diameter of the recess may be 38 μm or more and 60 μm or less, and the diameter of the first electrode may be 24 μm or more and 50 μm or less.
상기 제1 도전형 반도체층은 상기 활성층의 알루미늄 조성보다 낮은 조성을 갖는 제1-2 도전형 반도체층을 포함하고, 상기 제1전극은 상기 제1-2 도전형 반도체층에 배치될 수 있다.The first conductivity type semiconductor layer may include a 1-2 conductivity type semiconductor layer having a lower composition than the aluminum composition of the active layer, and the first electrode may be disposed on the 1-2 conductivity type semiconductor layer.
상기 복수 개의 제1전극을 전기적으로 연결하는 제1도전층, 상기 복수 개의 제2전극을 전기적으로 연결하는 제2도전층, 상기 제1도전층과 제2도전층 사이에 배치되는 제1절연층, 및 상기 제2도전층의 하부에 배치되는 도전성 기판을 더 포함할 수 있다.A first conductive layer electrically connecting the plurality of first electrodes, a second conductive layer electrically connecting the plurality of second electrodes, and a first insulating layer disposed between the first conductive layer and the second conductive layer and a conductive substrate disposed under the second conductive layer.
실시 예에 따르면, 광 출력이 향상될 수 있다.According to an embodiment, the light output may be improved.
또한, 동작 전압이 낮아질 수 있다.Also, the operating voltage may be lowered.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 개념도이고,
도 2a는 도 1의 A부분 확대도이고,
도 2b는 도 2a의 일부 확대도이고,
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자의 두께 방향에 따른 알루미늄 조성에 대한 그래프이고,
도 4a 및 도 4b는 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이고,
도 5는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고,
도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고,
도 7은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고,
도 8은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고,
도 9는 제1 내지 제4 실시 예에 따른 반도체 소자의 광 출력 및 전력 변환 효율(Wall-Plug Efficiency)를 측정한 그래프이고,
도 10은 본 발명의 제5 실시 예에 따른 반도체 소자의 개념도이고,
도 11은 도 10의 평면도이고,
도 12는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 13은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고,
도 14는 도 13의 변형예이다.1 is a conceptual diagram of a semiconductor device according to a first embodiment of the present invention;
Figure 2a is an enlarged view of part A of Figure 1,
Figure 2b is a partial enlarged view of Figure 2a,
3 is a graph of the aluminum composition according to the thickness direction of the semiconductor device according to the first embodiment of the present invention,
4A and 4B are diagrams for explaining a configuration in which light output is improved according to a change in the number of recesses;
5 is a plan view of a semiconductor device according to a first embodiment of the present invention;
6 is a plan view of a semiconductor device according to a second embodiment of the present invention;
7 is a plan view of a semiconductor device according to a third embodiment of the present invention;
8 is a plan view of a semiconductor device according to a fourth embodiment of the present invention;
9 is a graph of measuring light output and power conversion efficiency (Wall-Plug Efficiency) of the semiconductor device according to the first to fourth embodiments;
10 is a conceptual diagram of a semiconductor device according to a fifth embodiment of the present invention;
11 is a plan view of FIG. 10;
12 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention;
13 is a plan view of a semiconductor device package according to an embodiment of the present invention;
14 is a modification of FIG. 13 .
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The present embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each of the embodiments described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Even if a matter described in a specific embodiment is not described in another embodiment, it may be understood as a description related to another embodiment unless a description contradicts or contradicts the matter in another embodiment.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if a specific embodiment describes a feature for configuration A and another embodiment describes a feature for configuration B, the opposite or contradictory description is not explicitly described in an embodiment in which configuration A and configuration B are combined. Unless otherwise indicated, it should be understood as belonging to the scope of the present invention.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, in the case where one element is described as being formed on "on or under" of another element, on (above) or below (on) or under) includes both elements in which two elements are in direct contact with each other or one or more other elements are disposed between the two elements indirectly. In addition, when expressed as "up (up) or down (on or under)", it may include the meaning of not only an upward direction but also a downward direction based on one element.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art to which the present invention pertains can easily implement them.
도 1은 본 발명의 제1 실시 예에 따른 반도체 소자의 개념도이고, 도 2a는 도 1의 A부분 확대도이고, 도 2b는 도 2a의 일부 확대도이다.1 is a conceptual diagram of a semiconductor device according to a first embodiment of the present invention, FIG. 2A is an enlarged view of part A of FIG. 1 , and FIG. 2B is a partially enlarged view of FIG. 2A .
도 1을 참고하면, 실시 예에 따른 반도체 소자는 제1 도전형 반도체층(124), 제2 도전형 반도체층(127), 활성층(126)을 포함하는 반도체 구조물(120)과, 제1 도전형 반도체층(124)과 전기적으로 연결되는 제1전극(142)과, 제2 도전형 반도체층(127)과 전기적으로 연결되는 제2전극(146)을 포함한다.Referring to FIG. 1 , a semiconductor device according to an embodiment includes a
제1 도전형 반도체층(124), 활성층(126), 및 제2 도전형 반도체층(127)은 제1방향(Y방향)으로 배치될 수 있다. 이하에서는 각 층의 두께 방향인 제1방향(Y방향)을 수직방향으로 정의하고, 제1방향(Y방향)과 수직한 제2방향(X방향)을 수평방향으로 정의한다.The first conductivity
실시 예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다.The
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.Illustratively, the light (UV-A) in the near-ultraviolet wavelength band may have a wavelength in the range of 320 nm to 420 nm, and the light (UV-B) in the far-ultraviolet wavelength band may have a wavelength in the range of 280 nm to 320 nm, deep ultraviolet rays Light in the wavelength band (UV-C) may have a wavelength in a range of 100 nm to 280 nm.
반도체 구조물(120)은 제2 도전형 반도체층(127) 및 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치되는 복수 개의 리세스(128)를 포함할 수 있다.The
제1전극(142)은 리세스(128)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제2전극(146)은 제2 도전형 반도체층(127)의 하부에 배치될 수 있다.The
제1전극(142)과 제2전극(146)은 오믹전극일 수 있다. 제1전극(142)과 제2전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1전극은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극은 ITO일 수 있다.The
도 2a와 도 2b를 참고하면, 반도체 구조물(120)의 Al 조성이 높아지면, 반도체 구조물(120) 내에서 전류 확산 특성이 저하될 수 있다. 또한, 활성층(126)은 GaN 기반의 청색 발광 소자에 비하여 반도체 소자의 측면 방향으로 방출되는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 주로 발생할 수 있다.Referring to FIGS. 2A and 2B , when the Al composition of the
자외선 발광소자에서는 반도체 구조물 내에서 전류 확산 특성이 저하될 수 있고, 반도체 구조물 내에서 균일한 전류 밀도 특성을 확보하여 반도체 소자의 전기적, 광학적 특성 및 신뢰성을 확보하기 위해 원활한 전류 주입이 필요하다. 따라서, 원활한 전류 주입을 위해 일반적인 GaN 기반의 반도체 구조물에 비해 상대적으로 많은 개수의 리세스(128)를 형성하여 제1전극(142)을 배치할 수 있다. 이하에서는 GaN 기반의 반도체 구조물이 Al 을 포함하는 경우 저하되는 전류 확산 특성 및 전류 주입 특성을 개선하기 위한 구성 요소에 대해 설명한다.In an ultraviolet light emitting device, current diffusion characteristics may be reduced in a semiconductor structure, and a smooth current injection is required to secure a uniform current density characteristic in the semiconductor structure to secure electrical and optical characteristics and reliability of the semiconductor device. Accordingly, the
제1절연층(131)은 제1전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 제2전극(146) 및 제2 도전층(150)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 상기 반도체 소자의 공정 중에 상기 활성층(126)의 측면이 산화되는 것을 방지하는 기능을 할 수 있다.The first insulating
제1절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(131)은 다양한 반사 구조를 포함할 수 있다.The first insulating
제1절연층(131)이 반사기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광(L1)을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 이 경우 리세스(128)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.When the first insulating
제1전극(142)의 직경(W3)은 24㎛ 이상 50㎛ 이하일 수 있다. 이러한 범위를 만족하는 경우 전류 분산에 유리할 수 있고, 많은 개수의 제1전극(142)을 배치할 수 있다. 제1전극(142)의 직경(W3)이 24㎛보다 이상일 때, 제1 도전형 반도체층(124)에 주입되는 전류가 충분하게 확보할 수 있고, 50㎛이하일 때, 제1 도전형 반도체층(124)의 면적에 배치되는 복수 개의 제1전극(142)의 수를 충분히 확보할 수 있고 전류 분산 특성을 확보할 수 있다. The diameter W3 of the
리세스(128)의 직경(W1)은 38㎛ 이상 60㎛ 이하일 수 있다. 리세스(128)의 직경(W1)은 제2 도전형 반도체층(127)의 하부에 배치되어 리세스에서 가장 넓은 면적으로 정의할 수 있다. 상기 리세스(128)의 직경(W1)은 상기 제2 도전형 반도체층(127)의 저면에 배치된 리세스(128)의 직경일 수 있다.The diameter W1 of the
리세스(128)의 직경(W1)이 38㎛이상일 때, 리세스(128) 내부에 배치되는 제1전극(142)을 형성하는 데에 있어서, 상기 제1 전극(142)이 제1 도전형 반도체층(124)과 전기적으로 연결되기 위한 면적을확보하기 위한 공정 마진을 확보할 수 있고, 60㎛이하일 때, 제1전극(142)을 배치하기 위해 감소하는 활성층(124)의 볼륨을 방지할 수 있고, 따라서 발광 효율이 악화될 수 있다.In forming the
리세스(128)의 경사각도(θ5)는 70도 내지 90도일 수 있다. 이러한 면적 범위를 만족하는 경우 상면에 제1전극(142)을 형성하는데 유리할 수 있고, 많은 개수의 리세스(128)를 형성할 수 있다. The inclination angle θ5 of the
경사각도(θ5)가 70도보다 작으면 제거되는 활성층(124)의 면적이 증가할 수 있지만, 상기 제1 전극(142)이 배치될 면적이 작아질 수 있다. 따라서 전류 주입 특성이 저하될 수 있고, 발광 효율이의 저하될 수 있다. 따라서, 상기 리세스(128)의 경사각도(θ5)를 이용하여 제1전극(142)과 제2전극(146)의 면적비를 조절할 수도 있다.When the inclination angle θ5 is less than 70 degrees, the area of the
제1전극(142)의 두께(d2)는 제1절연층(131)의 두께(d3)보다 얇을 수 있으며, 제1절연층(131)과 0㎛ 내지 4㎛의 이격 거리(d4)를 가질 수 있다. The thickness d2 of the
제1전극(142)의 두께(d2)가 제1절연층(131)의 두께(d3)보다 얇은 경우, 제1 도전층(165)을 배치할 때 발생하는 스텝 커버리지 특성 저하에 의한 박리 및 크랙 등의 문제점을 해결할 수 있다. 또한, 제1절연층(131)과 이격 거리(d4)를 가짐으로써 제2절연층(132)의 갭필(Gap-fil)특성이 향상될 수 있다.When the thickness d2 of the
제1전극(142)과 제1절연층(131)의 이격 거리(d4)는 0㎛ 이상 내지 4㎛ 이하일 수 있다. 제1전극(142)과 제1절연층(131)의 이격 거리(d4)가 4 ㎛를이하일 때 리세스(128) 상면에 배치되는 제1절연층(131)의 폭을 확보할 수 있고, 확보된 상기 제1절연층(131)의 폭은 전류차단층 기능을 제공할 수 있어, 상기 반도체 소자의 신뢰성을 확보할 수 있다. The separation distance d4 between the
리세스(128)의 상면(143)은 제1절연층(131)과 제1 도전형 반도체층(124)이 접하는 제1영역(d5), 제2절연층(132)과 제1 도전형 반도체층(124)가 접하는 제2영역(d4), 및 제1전극층(142)과 제1 도전형 반도체층(124)가 접하는 제3영역(d6)을 포함할 수 있다. 제3영역(d6)은 제1전극(142)의 폭(W3)과 동일할 수 있다.The
제1절연층(142)과 제2절연층(132)이 동일한 물질로 구성되는 경우 제1절연층(142)과 제2절연층(132)은 물리적 및/또는 화학적 결합에 의해 서로 구분되지 않을 수도 있다. 이 경우, 제1영역(d5)의 폭과 제2영역(d4)의 폭의 합을 제1영역(d5)의 폭이나 제2영역(d4)의 폭으로 정의할 수도 있다.When the first insulating
상기 리세스(128)가 상기 리세스(128)의 직경(W1)과 경사각(θ5)을 가질 때, 제1영역(d5)의 폭이 넓어지면 제3영역(d6)이 좁아지고, 제1영역(d5)의 폭이 넓어지면 제3영역(d6)이 넓어질 수 있다. When the
제1영역(d5)의 폭은 5㎛~14㎛일 수 있다. 5㎛이상일 때, 상기 제1영역(d5)을 확보하기 위한 공정 마진을 확보할 수 있고, 상기 제1영역(d5)을 확보할 수 있기 때문에 반도체 소자의 신뢰성이 개선될 수 있고, 14㎛보다 크면 상기 리세스(128)가 상기 리세스의 직경(W1)과 경사각(θ5)을 가질 때 제1전극층(142)의 폭(W3)이 줄어들어 전기적 특성이 악화될 수 있다.The width of the first region d5 may be 5 μm to 14 μm. When it is 5 μm or more, a process margin for securing the first region d5 can be secured, and since the first region d5 can be secured, the reliability of the semiconductor device can be improved, and the reliability of the semiconductor device can be improved than 14 μm. If it is large, when the
따라서 반도체 소자의 전류 분포를 균일하게 하고, 전류 주입 특성을 확보하기 위해 제3영역(d6)의 폭은 제1영역(d5)의 폭과 제2영역(d4)의 폭을 조절하여 결정할 수 있다. Therefore, in order to uniform the current distribution of the semiconductor device and secure the current injection characteristics, the width of the third region d6 may be determined by adjusting the width of the first region d5 and the width of the second region d4. .
또한, 리세스(128)의 전체 면적이 커질 경우, 제2전극(146)이 배치될 수 있는 면적이 줄어들 수 있다. 이러한 상보 관계를 통해 제1전극(142)의 전체 면적과 제2전극 (246) 전체 면적의 비율을 결정할 수 있고, 전자와 정공의 밀도(density)를 정합시켜 전류 밀도를 최적화하기 위해 리세스(128)의 폭 및/또는 상기 리세스(128)의 전체 면적을 상기 범위 내에서 자유롭게 설계할 수 있다. In addition, when the total area of the
제2전극(146)의 두께는 제1절연층(131)의 두께보다 얇을 수 있다. 따라서, 상기 제2전극(146)을 감싸는 제2도전층(150)과 제2 절연층(132)의 스텝 커버리지 특성을 확보할 수 있고, 상기 반도체 소자의 신뢰성을 개선할 수 있다. 제2전극(146)은 제1절연층(131)와 1㎛ ~ 4㎛의 제1 이격 거리(S1)를 가질 수 있다. 1㎛ 이상의 이격 거리를 가질 경우, 제1 절연층(131) 사이에 제2 전극(146)을 배치하는 공정의 공정 마진을 확보할 수 있고, 따라서 반도체 소자의 전기적 특성, 광학적 특성 및 신뢰성이 개선될 수 있다. 이격 거리가 4㎛ 이하일 경우, 제2전극(146)이 배치될 수 있는 전체 면적을 확보할 수 있고 반도체 소자의 동작 전압 특성을 개선할 수 있다. The thickness of the
제2 도전층(150)은 제2전극(146)을 덮을 수 있다. 따라서, 제2전극패드(166)와, 제2 도전층(150), 및 제2전극(146)은 하나의 전기적 채널을 형성할 수 있다.The second
제2 도전층(150)은 제2전극(146)을 완전히 감싸며 제1절연층(131)의 측면과 상면에 접할 수 있다. 제2 도전층(150)은 제1절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다. The second
제2 도전층(150)이 제1절연층(131)의 측면과 상면에 접하는 경우, 제2전극(146)의 열적, 전기적 신뢰성을 향상할 수 있다. 또한, 제1절연층(131)과 제2전극(146) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.When the second
제2 도전층(150)은 제1절연층(131)과 제2전극(146) 사이의 제1 이격 거리(S1)에 배치될 수 있다. 제2 도전층(150)은 제1이격 거리(S1)에서 제2전극(146)의 측면과 상면 및 제1절연층(131)의 측면과 상면에 접할 수 있다. 또한, 제1 이격 거리(S1) 내에서 제2 도전층(150)과 제2도전성 반도체층(126)이 접촉하여 쇼트키 접합이 형성되는 영역이 배치될 수 있으며, 쇼트키 접합을 형성함으로써 전류 분산이 용이해질 수 있다. 다만 이에 한정하지 않고, 상기 제2 전극(146)과 상기 제2 도전형 반도체층(126) 사이의 저항보다 상기 제2 도전층(150)과 상기 제2 도전형 반도체층(126) 사이의 저항이 더 큰 구성 내에서 자유롭게 배치될 수 있다.The second
제2절연층(132)은 제2전극(146), 제2 도전층(150)을 제1 도전층(165)과 전기적으로 절연시킬 수 있다. 제1 도전층(165)은 제2절연층(132)을 관통하여 제1전극(142)과 전기적으로 연결될 수 있다. 상기 제2절연층(132)과 상기 제1절연층(131)은 서로 동일한 물질로 배치될 수 있고, 서로 다른 물질로 배치될 수 있다. The second
제1 도전형 반도체층(124)은 제1 도전형 반도체층(124)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(124)에 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(124)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(124)은 n형 반도체층일 수 있다.The first conductivity-
제1 도전형 반도체층(124)은 Al의 조성이 상대적으로 낮은 제1-2 도전형 반도체층(124b)과 Al의 조성이 상대적으로 높은 제1-1 도전형 반도체층(124a)을 가질 수 있다. 제1-1층(124a)은 Al의 조성이 60% 내지 70%일 수 있고, 제1-2 도전형 반도체층(124b)은 Al의 조성이 40% 내지 50%일 수 있다. 제1-2 도전형 반도체층(124b)은 Al의 조성이 우물층의 Al 조성보다 낮을 수도 있다. 제1-2 도전형 반도체층(124b)은 활성층(126)과 인접 배치된다. 따라서, 비교적 낮은 Al 조성을 갖는 제1-2 도전형 반도체층(124b)이 제1 전극(142)과 전기적으로 연결될 수 있고, 상기 제1-2 도전형 반도체층(124b)이 제1 전극(142)과 접할 수 있다.The first conductivity
제1전극(142)은 제1-2 도전형 반도체층(124b) 내부에 배치될 수 있다. 즉, 리세스(128)는 제1-2 도전형 반도체층(124b)의 영역까지 형성되는 것이 바람직하다. 제1-1 도전형 반도체층(124a)은 Al의 조성이 높아 전류 확산 특성이 상대적으로 낮기 때문이다. 따라서, 리세스(128) 내부에서 제1전극(142)이 제1-2 도전형 반도체층(124b)과 접하여 오믹을 형성할 수 있다.The
활성층(126)은 제1 도전형 반도체층(124)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(127)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(126)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(126)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(126)의 구조는 이에 한정하지 않는다. 활성층은 Al을 포함할 수 있다.The
제2 도전형 반도체층(127)은 활성층(126) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(127)에 제2도펀트가 도핑될 수 있다. 제2 도전형 반도체층(127)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(127)은 p형 반도체층일 수 있다.The second conductivity-
다시 도 1을 참고하면, 제2 도전층(150)은 제2전극(146)과 제2전극패드(166)를 전기적으로 연결할 수 있다. Referring back to FIG. 1 , the second
제2전극(146)은 제2 도전형 반도체층(127)에 직접 배치될 수 있다. 제2 도전형 반도체층(127)이 AlGaN인 경우 낮은 전기 전도도에 의해 정공 주입이 원활하지 않을 수 있다. 따라서, 제2 도전형 반도체층(127)의 Al 조성을 적절히 조절할 필요가 있다. 이에 대해서는 후술한다.The
제2 도전층(150)은 Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.The second
반도체 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1 도전층(165)과 접합층(160)이 배치될 수 있다. 제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 알루미늄을 포함할 수 있다. 전극층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 기판(170) 방향으로 방출되는 광을 상부 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다. 다만 이에 한정하지 않고, 제1 도전층(165)은 상기 제1 전극(142)과 전기적으로 연결되기 위한 기능을 제공할 수 있다. 상기 제1 도전층(165)이 반사율이 높은 물질, 예를 들어 알루미늄 및/또는 은(Ag),을 포함하지 않고 배치될 수 있고, 이러한 경우 상기 리세스(128) 내에 배치되는 제1 전극(142)과 상기 제1 도전층(165) 사이, 제2 도전형 반도체층(127)과 상기 제1 도전층(165) 사이에는 반사율이 높은 물질로 구성되는 반사금속층(미도시)이 배치될 수 있다.The first
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 상기 기판(170)이 도전성 물질로 구성되는 경우, 상기 제1 전극(142)은 상기 기판(170)을 통해 외부에서 전류를 공급받을 수 있다.The
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
반도체 소자의 일측 모서리 영역에는 제2전극패드(166)가 배치될 수 있다. 제2전극패드(166)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제2전극패드(166)와 와이어가 더 견고히 본딩될 수 있다. 제2전극패드(166)는 패시베이션층(180)과 제1절연층(131)을 관통하여 제2도전층(150)과 전기적으로 연결될 수 있다.A
반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200nm 이상 내지 500nm 이하일 수 있다. 200nm이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500nm 이하일 경우 반도체 소자에 인가되는 스트레스를 줄일 수 있고, 상기 반도체 소자의 광학적, 전기적 신뢰성이 저하되거나 반도체 소자의 공정 시간이 길어짐에 따라 반도체 소자의 단가가 높아지는 문제점을 개선할 수 있다.A
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500 nm 내지 600 nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Concavities and convexities may be formed on the upper surface of the
도 3은 본 발명의 제1 실시 예에 따른 반도체 소자의 두께 방향에 따른 알루미늄 조성에 대한 그래프이다.3 is a graph showing the aluminum composition according to the thickness direction of the semiconductor device according to the first embodiment of the present invention.
실시 예에 따른 반도체 소자의 제2 도전형 반도체층(127)은 제2 전극(246)과 접촉하는 표면층에서 알루미늄을 포함한다. 오믹 접촉을 위해 제2 도전형 반도체층(127)과 제2 전극(246) 사이에 GaN 박막을 배치하는 경우, GaN 박막이 자외선 파장의 광을 대부분 흡수하므로 광 특성이 저하되는 문제가 있다. 따라서, 실시 예에서는 GaN 박막 없이도 제2 전극과 오믹 접촉이 가능해지도록 제2 도전형 반도체층(127)의 알루미늄 조성을 조절할 필요가 있다.The second conductivity-
실시 예에 따른 제1 도전형 반도체층(124), 활성층(126), 제2 도전형 반도체층(127)은 모두 AlGaN 또는 AlN일 수 있다. 그러나, 반드시 이에 한정하지 않는다.All of the first conductivity
활성층(126)은 복수 개의 우물층(126a)과 장벽층(126b)을 갖고, 활성층(126)과 제2 도전형 반도체층(127) 사이에는 전자 차단층(129)이 배치될 수 있다. The
전자 차단층(129)은 알루미늄 조성이 50% 내지 90%일 수 있다. 차단층(129)의 알루미늄 조성이 50% 미만일 경우 전자를 차단하기 위한 에너지 장벽의 높이가 부족할 수 있고 활성층(126)에서 방출하는 광을 차단층(129)에서 흡수할 수 있고, 알루미늄 조성이 90%를 초과할 경우 반도체 소자의 전기적 특성이 악화될 수 있다.The
전자 차단층(129)은 제1-1구간(129a)과 제1-2구간(129b)을 포함할 수 있다. 제1-1구간(129a)은 차단층(129)에 가까워질수록 알루미늄 조성이 높아질 수 있다. 제1-1구간(129a)의 알루미늄 조성은 80% 내지 100%일 수 있다. 따라서, 상기 전자 차단층(129)의 제1-1구간(129a)은 상기 반도체 구조물 내에서 Al 함량이 가장 높은 부분일 수 있다. 상기 제1-1구간(129a)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 제1-1구간(129a)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다.The
제1-1구간(129a)의 두께는 약 0.1nm 내지 4nm일 수 있다. 제1 도전형 반도체층(124)이 n형 반도체로 구성되고, 제2 도전형 반도체층(127)이 p형 반도체로 구성되는 경우, 제1 도전형 반도체층(127)에서 제2 도전형 반도체층(127)전자의 이동을 효율적으로 차단하기 위해서는 제1-1구간(129a)의 두께는 0.1nm이상으로 배치할 수 있다. The thickness of the first-
또한, 제2 도전형 반도체층(127)에서 활성층(126)으로 정공의 주입 효율을 확보하기 위해 제1-1구간(129a)의 두께는 4nm이하로 배치할 수 있다. In addition, in order to secure hole injection efficiency from the second conductivity
다만 이에 한정하지 않고, 제1 도전형 반도체층(127)에서 제2 도전형 반도체층(127)으로의 전자 이동을 차단하는 기능보다 제2 도전형 반도체층(127)에서 활성층(126)으로 정공을 주입하는 기능을 확보하기 위해서 제1-1 구간(129a)의 두께는 0.1nm 미만으로 배치할 수도 있다. 또한, 제2 도전형 반도체층(127)에서 활성층(126)으로의 정공 주입 효율보다 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(127)으로 이동하는 전자의 차단 효율을 확보하기 위해서 제1-1 구간(129a)의 두께는 4nm를 초과할 수도 있다. However, the present invention is not limited thereto, and the hole from the second conductivity
본 발명의 실시 예에서는 제2 도전형 반도체층(127)에서 활성층(126)으로의 정공 주입 효율과 제1 도전형 반도체층(124)에서 제2 도전형 반도체층(126)으로 이동하는 전자의 차단 효율을 확보하기 위해 제1-1 구간(129-a)의 두께를 0.1nm 이상 내지 4nm 이하로 배치하였으나, 전자 차단기능과 정공 주입 기능 중 어느 하나를 선택적으로 확보해야 할 경우 언급한 수치 범위를 벗어날 수도 있다. In the embodiment of the present invention, the hole injection efficiency from the second conductivity
제1-2구간(129b)은 언도프(undoped)된 구간을 포함할 수 있다. 제1-2구간(129b)은 도펀트가 활성층(126)으로 분산되는 것을 방지하는 역할을 수행할 수 있다.The first-
제2 도전형 반도체층(127)은 제2-1 도전형 반도체층(127a)과 제2-2 도전형 반도체층(127b)을 포함할 수 있다. 제2-1 도전형 반도체층(127a)은 제2전극(146)과 직접 접촉하는 표면 영역일 수 있다. 제2-2 도전형 반도체층(127b)는 전자 차단층(129)과 제2-1 도전형 반도체층(127a) 사이에 배치될 수 있다.The second conductivity
제2-1 도전형 반도체층(127a)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 낮을 수 있다. 여기서 우물층(126a)은 복수 개의 우물층 중에서 Al 조성이 가장 낮은 우물층일 수 있다. 제2-1 도전형 반도체층(127a)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 높다면, 제2-1 도전형 반도체층(127a)과 제2전극(146) 사이의 저항이 높아져 충분한 오믹이 이루어지지 않고, 전류 주입 효율이 떨어지는 문제가 있다.The aluminum composition of the 2-1th conductivity
제2-1 도전형 반도체층(127a)의 평균 알루미늄 조성은 1% 내지 35%, 또는 1% 내지 10%일 수 있다. 35%보다 큰 경우 제2전극과 충분한 오믹이 이루어지지 않을 수 있고, 조성이 1%보다 작은 경우 거의 GaN 조성과 가까워져 광을 흡수하는 문제가 있다.The average aluminum composition of the 2-1-th conductivity
제2-1 도전형 반도체층(127a)의 두께는 1nm 내지 10nm일 수 있다. 전술한 바와 같이 제2-1 도전형 반도체층(127a)은 오믹을 위해 알루미늄의 조성이 낮으므로 자외선 광을 흡수할 수 있다. 따라서, 최대한 제2-1 도전형 반도체층(127a)의 두께를 얇게 제어하는 것이 광 출력 관점에서 유리할 수 있다. The thickness of the 2-1-th conductivity
그러나 제2-1 도전형 반도체층(127a)의 두께가 1nm이하로 제어되는 경우 너무 얇으므로 알루미늄 조성을 큰 폭으로 낮추기 어렵다. 또한, 두께가 10nm보다 두꺼운 경우 흡수하는 광량이 너무 커져 광 출력 효율이 감소할 수 있다.However, when the thickness of the 2-1-th conductivity
제2-2 도전형 반도체층(127b)의 두께는 10nm보다 크고 100nm보다 작을 수 있다. 예시적으로 제2-2 도전형 반도체층(127b)의 두께는 25nm일 수 있다. 제2-2 도전형 반도체층(127b)의 두께가 10nm보다 작은 경우 수평 방향으로 저항이 증가하여 전류 주입 효율이 저하될 수 있다. 또한, 제2-2 도전형 반도체층(127b)의 두께가 100nm보다 큰 경우 수직 방향으로 저항이 증가하여 전류 주입 효율이 저하될 수 있다.The thickness of the 2-2 conductivity
제2-1 도전형 반도체층(127a)의 두께는 제2-2 도전형 반도체층(127b)의 두께보다 작을 수 있다. 제2-1 도전형 반도체층(127a)과 제2-2 도전형 반도체층(127b)의 두께비는 1:5 내지 1:50일 수 있다. 두께비가 1:5 보다 작은 경우 제2-1 도전형 반도체층(127a)의 두께가 너무 두꺼워져 광 출력 효율이 낮아질 수 있다. 또한, 두께비가 1:50보다 큰 경우, 제2-1 도전형 반도체층(127a)의 두께가 너무 얇아질 수 있다. 따라서, 얇은 두께 범위 내에서 원하는 알루미늄 조성 범위까지 낮추기 어려울 수 있다. 따라서, 오믹 신뢰성이 저하될 수 있다.The thickness of the 2-1-th conductivity-
제2-2 도전형 반도체층(127b)의 알루미늄 조성은 우물층(126a)의 알루미늄 조성보다 높을 수 있다. 예시적으로 자외선 광을 생성하기 위해 우물층(126a)의 알루미늄 조성은 약 30% 내지 50%일 수 있다. 만약, 제2-2 도전형 반도체층(127b)의 알루미늄 조성이 우물층(126a)의 알루미늄 조성보다 낮은 경우 제2-2 도전형 반도체층(127b)이 광을 흡수하기 때문에 광 추출 효율이 떨어질 수 있다.The aluminum composition of the 2-2 conductivity
제2-2 도전형 반도체층(127b)의 평균 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 제2-2 도전형 반도체층(127b)의 알루미늄 조성이 40%보다 작은 경우 광을 흡수하는 문제가 있으며, 80%보다 큰 경우에는 전류 주입 효율이 악화되는 문제가 있다. 예시적으로, 제2-2 도전형 반도체층(127b)의 평균 알루미늄 조성은 50%일 수 있다.The average aluminum composition of the 2-2 conductivity
제2-2 도전형 반도체층(127b)은 일부 구간(127c)에서 알루미늄 조성이 활성층(126)에서 멀어질수록 작아질 수 있다. 이때, 제2-1 도전형 반도체층(127a)의 알루미늄 감소폭은 제2-2 도전형 반도체층(127b)의 일부 구간(127c)의 알루미늄 감소폭보다 클 수 있다. 즉, 두께 방향으로 제2-1 도전형 반도체층(127a)의 Al 조성 변화율은 제2-2 도전형 반도체층(127b)의 Al 조성 변화율보다 클 수 있다.The 2-2 conductivity
제2-2 도전형 반도체층(127b)은 두께는 제2-1 도전형 반도체층(127a)보다 두꺼운 반면, 알루미늄 조성은 우물층(126a)보다 높아야 하므로 감소폭이 상대적으로 완만할 수 있다. 그러나, 제2-1 도전형 반도체층(127a)은 두께가 얇고 알루미늄 조성의 변화폭이 크므로 알루미늄 조성의 감소폭이 상대적으로 클 수 있다.The thickness of the 2-2 conductivity
제2 도전형 반도체층(127) 내에서 알루미늄이 가장 낮은 지점은 제2-1 도전형 반도체층(127a)이 제2전극과 접촉하는 지점일 수 있다. 이때, 알루미늄 조성은 1% 내지 10%일 수 있다. 알루미늄 조성이 1%보다 작은 경우 광 흡수량이 높아질 수 있으며, 알루미늄 조성이 10%보다 커지는 경우 오믹 특성이 저하될 수 있다.A point where aluminum is lowest in the second conductivity
제2 도전형 반도체층(127) 내에서 알루미늄이 가장 낮은 지점은 전자 차단층(129)과 가장 인접한 지점일 수 있다. 이때, 전술한 바와 같이 전자 차단층(129)의 알루미늄 조성은 50% 내지 90%일 수 있다. 따라서, 제2 도전형 반도체층(127)의 알루미늄 최대 조성은 50% 내지 90%일 수 있다.The lowest point of aluminum in the second conductivity
따라서, 제2 도전형 반도체층(127)의 두께 방향으로 알루미늄 조성 변화는 1% 내지 90%, 또는 10% 내지 90%일 수 있다. 또한, 제2 도전형 반도체층(127)의 가장 낮은 알루미늄 조성과 가장 높은 알루미늄 조성비는 1:5 내지 1:90일 수 있다.Accordingly, the aluminum composition change in the thickness direction of the second conductivity
도 4a 및 도 4b는 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이고, 도 5는 본 발명의 제1 실시 예에 따른 반도체 소자의 평면도이고, 도 6은 본 발명의 제2 실시 예에 따른 반도체 소자의 평면도이고, 도 7은 본 발명의 제3 실시 예에 따른 반도체 소자의 평면도이고, 도 8은 본 발명의 제4 실시 예에 따른 반도체 소자의 평면도이고, 도 9는 제1 내지 제4 실시 예에 따른 반도체 소자의 광 출력 및 WPE를 측정한 그래프이다.4A and 4B are diagrams for explaining a configuration in which light output is improved according to a change in the number of recesses, FIG. 5 is a plan view of a semiconductor device according to a first embodiment of the present invention, and FIG. 6 is a diagram of the present invention A plan view of a semiconductor device according to a second embodiment, FIG. 7 is a plan view of a semiconductor device according to a third embodiment of the present invention, FIG. 8 is a plan view of a semiconductor device according to a fourth embodiment of the present invention, and FIG. 9 are graphs in which the optical output and WPE of the semiconductor devices according to the first to fourth embodiments are measured.
도 4a를 참조하면, GaN 기반의 반도체구조물(120)이 자외선을 발광하는 경우 알루미늄을 포함할 수 있고, 반도체 구조물(120)의 알루미늄 조성이 높아지면 반도체구조물(120) 내에서 전류 분산 특성이 저하될 수 있다. 또한, 활성층(126)이 Al을 포함하여 자외선을 발광하는 경우, 활성층(126)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 주로 발생할 수 있다.Referring to FIG. 4A , when the GaN-based
자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 전류 분산 특성이 떨어진다. 따라서, 자외선 반도체 소자는 청색 GaN 기반의 반도체 소자에 비해 상대적으로 많은 제1 전극(142)을 배치할 필요가 있다.The ultraviolet semiconductor device has inferior current dissipation characteristics compared to the blue GaN-based semiconductor device. Therefore, it is necessary to dispose a relatively large number of
알루미늄의 조성이 높아지면 전류 분산 특성이 악화될 수 있다. 도 4a를 참고하면, 각각의 제1 전극(142)의 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P2)이 좁아질 수 있다. If the composition of aluminum increases, the current dissipation characteristic may deteriorate. Referring to FIG. 4A , the current is distributed only at a point adjacent to each of the
유효 발광 영역(P2)은 전류 밀도가 가장 높은 제1 전극(142)의 중심에서의 전류 밀도를 기준으로 전류 밀도가 40% 이하인 경계지점까지의 영역으로 정의할 수 있다. 예를 들어, 유효 발광 영역(P2)은 리세스(128)의 중심으로부터 40㎛이내의 범위에서 주입 전류의 레벨, Al의 조성에 따라 조절될 수 있다.The effective light emitting region P2 may be defined as a region up to the boundary point where the current density is 40% or less based on the current density at the center of the
저전류밀도영역(P3)은 전류밀도가 낮아서 방출되는 광량이 유효 발광 영역(P2)에 비해 적을 수 있다. 따라서, 전류밀도가 낮은 저전류밀도영역(P3)에 제1 전극(142)을 더 배치하거나 반사구조를 이용하여 광 출력을 향상시킬 수 있다.Since the low current density region P3 has a low current density, the amount of light emitted may be less than that of the effective light emitting region P2 . Accordingly, the light output may be improved by further disposing the
일반적으로 청색광을 방출하는 GaN 기반의 반도체 소자의 경우 상대적으로 전류 분산 특성이 우수하므로 리세스(128) 및 제1 전극(142)의 면적을 최소화하는 것이 바람직하다. 리세스(128)와 제1 전극(142)의 면적이 커질수록 활성층(126)의 면적이 작아지기 때문이다. 그러나, 실시 예의 경우 알루미늄의 조성이 높아서 전류 분산 특성이 상대적으로 떨어지므로, 활성층(126)의 면적을 희생하더라도 제1 전극(142)의 면적 및/또는 개수를 증가시켜 저전류밀도영역(P3)을 줄이거나, 또는 저전류밀도영역(P3)에 반사구조를 배치하는 것이 바람직할 수 있다.In general, in the case of a GaN-based semiconductor device emitting blue light, it is preferable to minimize the area of the
도 4b를 참고하면, 리세스(128)의 개수가 48개로 증가하는 경우 리세스(128)는 가로 세로 방향으로 일직선으로 배치하지 않고, 지그재그로 배치될 수 있다. 이 경우 저전류밀도영역(P3)의 면적을 좁힐 수 있기 때문에 대부분의 활성층(126)이 발광에 참여할 수 있다. Referring to FIG. 4B , when the number of the
도 5 내지 도 8을 참조하면, 리세스의 개수를 각각 79개, 96개, 116개, 및 137개로 증가시킨 경우 저전류밀도 영역(점선 원 영역)은 더욱 줄어듦을 알 수 있다.5 to 8 , when the number of recesses is increased to 79, 96, 116, and 137, respectively, it can be seen that the low current density region (a dotted circle region) is further reduced.
하기 표 1은 실시 예 1 내지 4의 반도체 구조물 전체 면적(ISO 면적), p-오믹전극의 면적(제2면적), n-오믹전극의 면적(제1면적), 면적비, 및 리세스의 개수를 측정하였다.Table 1 below shows the total area (ISO area) of the semiconductor structures of Examples 1 to 4, the area of the p-ohmic electrode (the second area), the area of the n-ohmic electrode (the first area), the area ratio, and the number of recesses was measured.
반도체 구조물 면적(ISO 면적)은 리세스 면적을 포함하는 수평 방향 최대 단면적일 수 있다. The semiconductor structure area (ISO area) may be a horizontal maximum cross-sectional area including the recess area.
제1전극의 면적은 반도체 구조물의 면적 100%를 기준으로 리세스(128)의 개수가 많아질수록 증가하는 n-오믹전극의 면적일 수 있다.The area of the first electrode may be an area of the n-ohmic electrode that increases as the number of
제2전극의 면적은 반도체 구조물의 면적 100%를 기준으로 리세스(128)의 개수가 많아질수록 감소하는 p-오믹전극의 면적일 수 있다.The area of the second electrode may be an area of the p-ohmic electrode that decreases as the number of
하기 표 2는 실시 예 1 내지 4의 반도체 구조물 면적(ISO 면적), 리세스 면적, 제2 도전형 반도체층의 면적, 제1 도전층 면적, 및 제2전극패드의 면적을 측정하였다.In Table 2 below, the semiconductor structure area (ISO area), the recess area, the area of the second conductivity type semiconductor layer, the area of the first conductive layer, and the area of the second electrode pad of Examples 1 to 4 were measured.
리세스 면적은 반도체 구조물의 면적 100%를 기준으로 리세스 개수가 많아질수록 증가하는 리세스의 총 면적이다. 여기서 각 리세스의 면적은 두께 방향으로 최대 면적일 수 있다. The recess area is a total area of the recess that increases as the number of recesses increases based on 100% of the area of the semiconductor structure. Here, the area of each recess may be the maximum area in the thickness direction.
제2 도전형 반도체층의 면적은 반도체 구조물의 면적 100%를 기준으로 리세스 개수가 많아질수록 감소하는 제2 도전형 반도체층의 총 면적이다.The area of the second conductivity type semiconductor layer is a total area of the second conductivity type semiconductor layer that decreases as the number of recesses increases based on 100% of the area of the semiconductor structure.
제1 도전층 면적은 반도체 구조물 100%를 기준으로 리세스 개수가 많아질 수록 감소하는 제1도전층의 총면적이다.The area of the first conductive layer is a total area of the first conductive layer that decreases as the number of recesses increases based on 100% of the semiconductor structure.
제2전극패드는 반도체 구조물 100%를 기준으로 리세스 개수와 관계없이 일정한 면적을 갖도록 설계하였다.The second electrode pad was designed to have a constant area irrespective of the number of recesses based on 100% of the semiconductor structure.
면적[%]second electrode
area[%]
면적비1st electrode: 2nd electrode
area ratio
개수recess
Count
면적[%]recess
area[%]
면적[%]1st conductive layer
area[%]
실시 예 1 내지 4를 참조하면, 리세스(128)의 개수가 많아질수록 활성층과 제2전극의 면적은 줄어들고, 리세스(128)의 총면적 및 제1전극의 총면적은 점차 증가함을 확인할 수 있다.Referring to Examples 1 to 4, it can be seen that as the number of the
실시 예 1 내지 4는 반도체 소자의 크기, 리세스 및 제1전극의 크기는 동일하게 제작하였다. 예시적으로 리세스(128)의 직경은 56㎛로 동일하게 제작하였고, 제1전극의 직경은 42㎛로 동일하게 제작하였다.In Examples 1 to 4, the size of the semiconductor device, the size of the recess, and the size of the first electrode were the same. Exemplarily, the diameter of the
복수 개의 제1전극(142)이 제1 도전형 반도체층(124)과 접촉하는 제1면적은 반도체 구조물(120)의 수평방향 최대 단면적의 4.9% 이상 8.6% 이하일 수 있다. A first area of the plurality of
복수 개의 제1전극(142)의 제1면적이 4.9% 이상인 경우 충분한 전류 주입 특성을 확보할 수 있기 때문에 광 출력을 확보할 수 있고, 8.6%를 이하인 경우 활성층 및 제2전극의 면적을 확보하여 동작 전압특성 및 광 출력을 개선할 수 있다.When the first area of the plurality of
또한, 복수 개의 리세스(128)의 총면적은 반도체 구조물(120)의 수평방향 최대 단면적의 16% 이상 24.6% 이하일 수 있다. 리세스(128)의 총면적이 상기 조건을 만족하기 못하면 제1전극(142)의 총면적을 4.9% 이상 8.6% 이하로 제어하기 어렵다. 반도체 구조물(120)이 AlGaN 기반으로 구성되는 경우, 반도체 구조물(120)의 저항이 높기 때문에 외부에서 상기 반도체 구조물(120)로 주입되는 전류 주입 특성, 반도체 구조물(120) 내에서의 전류 확산 특성이 GaN 기반의 반도체 구조물(120)에 비해 낮을 수 있다. 따라서 상기 리세스의 총 면적이 반도체 구조물(120)의 수평방향 최대 단면적의 16% 이상일 때 전류 주입 및 전류 확산 특성에 의한 전기적 특성을 확보할 수 있고, 24.6% 이하일 때 광을 방출하는 활성층(126)의 부피를 확보하여 광 출력 등의 광학적 특성을 확보할 수 있다.In addition, the total area of the plurality of
제2전극(246)이 제2 도전형 반도체층(127)과 접촉하는 제2면적은 반도체 구조물(120)의 수평방향 최대 단면적의 41.9% 이상 62.6% 이하일 수 있다. 제2면적은 제2전극(246)이 제2 도전형 반도체층(127)과 접촉하는 총면적일 수 있다.A second area of the second electrode 246 in contact with the second conductivity-
상기 반도체 소자의 동작 전압 특성을 확보하고 상기 반도체 구조물(120)로 정공 주입하는 정공의 주입 효율을 확보하기 위한 상기 제2면적은 상기 반도체 구조물(120)의 수평방향 최대 단면적의 42% 이상일 수 있다. 또한, 상기 반도체 구조물(120)로 주입하는 전자의 주입 효율 및 정공의 주입 효율과 전자의 주입 효율의 균형을 확보하고, 상기 반도체 소자의 광학적, 전기적 특성을 확보하기 위해 상기 제2면적은 상기 반도체 구조물(120)의 수평방향 최대 단면적의 62.6% 이하일 수 있다. The second area for securing the operating voltage characteristics of the semiconductor device and for securing the injection efficiency of holes for injecting holes into the
실시 예에 따르면, 제2전극과 접촉하는 제2 도전형 반도체층의 표면이 알루미늄을 포함하므로 상대적으로 전류 분산 효율이 저하될 수 있다. 따라서, 제2전극의 접촉면적을 넓혀 전류 분산 효율을 개선할 필요가 있다.According to an embodiment, since the surface of the second conductivity-type semiconductor layer in contact with the second electrode includes aluminum, current dissipation efficiency may be relatively reduced. Therefore, it is necessary to increase the contact area of the second electrode to improve the current dissipation efficiency.
도 9를 참고하면, 리세스(128)의 개수가 79개인 제1실시 예(#1)의 광 출력 100%를 기준으로, 리세스(128)의 개수가 96개인 제2 실시 예(#2)는 제1실시예보다 광 출력이 4% 향상되었다. 또한, 리세스의 개수가 116개로 증가한 제3 실시 예(#3)는 제1실시예보다 광 출력이 3% 향상되었다. 그러나, 리세스의 개수가 137개로 증가한 제4 실시 예(#4)의 경우에는 제3실시예보다 광 출력이 오히려 감소하였음을 알 수 있다. Referring to FIG. 9 , based on 100% of the light output of the first embodiment (#1) in which the number of
또한, 전력 변환 효율(Wall-Plug Efficiency) 역시 광 출력과 동일한 경향을 나타내고 있음을 알 수 있다. 전력 변환 효율은 출력 전력/입력전력일 수 있다. 예시적으로 수평 방향 점선이 원하는 WPE 기준일 수 있으나 반드시 이에 한정하지 않는다.In addition, it can be seen that the power conversion efficiency (Wall-Plug Efficiency) also exhibits the same tendency as the light output. The power conversion efficiency may be output power/input power. Illustratively, the horizontal dotted line may be a desired WPE reference, but is not limited thereto.
제1면적과 제2면적은 반비례 관계를 갖는다. 즉, 제1전극의 개수를 늘리기 위해서 리세스의 개수를 늘리는 경우 제2전극의 면적이 감소하게 된다. 제1 실시 예와 제4 실시 예의 경우 제1면적 또는 제2면적이 과도하게 줄어들어 결과적으로 광 출력이 저하되었음을 알 수 있다.The first area and the second area have an inverse relationship. That is, when the number of recesses is increased to increase the number of the first electrodes, the area of the second electrode is decreased. In the case of the first and fourth embodiments, it can be seen that the first area or the second area is excessively reduced, and as a result, the light output is lowered.
도 9를 참조하면, 리세스의 개수를 79개보다 크고 137개보다 작게 형성하는 경우 상대적으로 높은 광 출력과 전력 변환 효율을 가질 수 있음을 알 수 있다.Referring to FIG. 9 , it can be seen that when the number of recesses is greater than 79 and smaller than 137, a relatively high light output and power conversion efficiency can be obtained.
따라서, 복수 개의 제1전극이 제1 도전형 반도체층에 접촉하는 제1면적과 제2전극이 제2 도전형 반도체층에 접촉하는 제2면적의 비(제1면적: 제2면적)는 1:4.87 보다 크고 1:12.7 보다 작게 제어할 수 있다. Accordingly, the ratio (first area: second area) of the first area in which the plurality of first electrodes contact the first conductivity type semiconductor layer to the second area in which the second electrodes contact the second conductivity type semiconductor layer is 1 It can be controlled larger than :4.87 and smaller than 1:12.7.
면적비가 1:4.87보다 큰 경우, 제1 면적에 대한 제2면적을 충분히 확보할 수 있다. 따라서 제2 전극에 의한 전류 주입 특성이 개선되어 활성층(126)으로 주입되는 전자와 정공의 균형을 확보할 수 있다. 또한, 반도체 소자의 전류 주입 특성을 개선할 수 있다.When the area ratio is greater than 1:4.87, the second area to the first area may be sufficiently secured. Accordingly, the current injection characteristic by the second electrode is improved to ensure a balance between electrons and holes injected into the
예시적으로 실시 예 4의 경우 제2면적이 약 41.9%밖에 되지 않아 활성층(126)으로 주입되는 전자와 정공의 균형을 확보하지 못하고, 반도체 소자의 전류 주입 특성이 떨어질 수 있다. 그 결과, 반도체 소자의 광 출력이 감소할 수 있다.Illustratively, in the case of Example 4, since the second area is only about 41.9%, the balance between electrons and holes injected into the
제2 면적에 대한 제1 면적을 확보하기 위해 면적비는 1:12.7 보다 작게 조절될 수 있다. 면적비가 1:12.7 보다 작게 조절되면 제1 전극에 의한 전류 주입 특성을 개선하고 활성층(126)으로 주입되는 전자와 정공의 균형을 확보할 수 있어 반도체 소자의 전류 주입 특성을 개선할 수 있다. 예시적으로 실시 예 1의 경우 제1면적이 약 4.9%밖에 되지 않아 전류 주입 효율이 떨어질 수 있다.In order to secure the first area to the second area, the area ratio may be adjusted to be less than 1:12.7. When the area ratio is adjusted to be less than 1:12.7, the current injection characteristic by the first electrode can be improved and the balance between electrons and holes injected into the
또한, 반도체 구조물의 수평 방향 최대면적과 리세스의 면적비는 1:0.16보다 크고 1:0.246보다 작을 수 있다. 면적비가 1:0.16보다 큰 경우 충분한 제1 면적을 확보하여 제1 전극에 의한 전류 주입 특성을 개선할 수 있다. 또한, 면적비가 1:0.246 보다 작은 경우 제2 면적을 확보하여 전류 주입 특성을 개선할 수 있다.Also, a ratio between the maximum horizontal area of the semiconductor structure and the area of the recess may be greater than 1:0.16 and less than 1:0.246. When the area ratio is greater than 1:0.16, a sufficient first area may be secured to improve current injection characteristics by the first electrode. In addition, when the area ratio is smaller than 1:0.246, the second area may be secured to improve the current injection characteristics.
도 10은 본 발명의 제5 실시 예에 따른 반도체 소자의 개념도이고, 도 11은 도 10의 평면도이다.10 is a conceptual diagram of a semiconductor device according to a fifth embodiment of the present invention, and FIG. 11 is a plan view of FIG. 10 .
도 10을 참조하면, 발광 구조물(120)은 전술한 구성이 그대로 적용될 수 있다. 복수 개의 리세스(128)는 제2 도전형 반도체층(127)과 활성층(126)을 관통하여 제1 도전형 반도체층(124)의 일부 영역까지 배치될 수 있다.Referring to FIG. 10 , the above-described configuration may be applied to the
제1전극(142)은 리세스(128)의 상면에 배치되어 제1 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제2전극(146)은 제2 도전형 반도체층(127)의 하부에 형성될 수 있다. 제2전극(146)은 제2-1 도전형 반도체층(127a)과 접촉하여 전기적으로 연결될 수 있다. The
제2전극(146)과 접촉하는 제2-1 도전형 반도체층(127a)은 알루미늄의 평균 조성이 10% 내지 35%이므로 오믹 연결이 용이할 수 있다. 또한, 제2-1 도전형 반도체층(127a)은 두께가 1nm보다 크고 10nm보다 작으므로 광 흡수량이 적을 수 있다.Since the 2-1-th conductivity
제2전극(146)이 ITO와 같은 금속 산화물인 경우 제2-1 도전형 반도체층(127a)은 산소와 접촉할 수 있다. 따라서, 제2-1 도전형 반도체층(127a)의 표면에 배치된 알루미늄이 산소와 반응하여 산화 알루미늄을 형성할 수 있다. 이외에도 NO 등의 질화물 또는 Ga2O3의 산화물 등이 더 형성될 수도 있다.When the
반도체 소자의 일측 모서리 영역에는 제2전극패드(166)가 배치될 수 있다. 제2전극패드(166)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 상면의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제2전극패드(166)와 와이어가 더 견고히 본딩될 수 있다.A
제1절연층(131)은 제1전극(142)을 활성층(126) 및 제2 도전형 반도체층(127)과 전기적으로 절연시킬 수 있다. 또한, 제1절연층(131)은 제2전극(146)과 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킬 수 있다.The first insulating
제1절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(131)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(131)은 다양한 반사 구조를 포함할 수 있다.The first insulating
제1절연층(131)이 절연기능을 수행하는 경우, 활성층(126)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 후술하는 바와 같이 자외선 반도체 소자에서는 리세스(128)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.When the first insulating
제2도전층(150)은 제2전극(146)을 덮을 수 있다. 따라서, 제2전극패드(166)와, 제2도전층(150), 및 제2전극(146)은 하나의 전기적 채널을 형성할 수 있다.The second
제2도전층(150)은 제2전극(146)을 완전히 감싸며 제1절연층(131)의 측면과 상면에 접할 수 있다. 제2도전층(150)은 제1절연층(131)과의 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다. The second
제2도전층(150)이 제1절연층(131)의 측면과 상면에 접하는 경우, 제2전극(146)의 열적, 전기적 신뢰성이 향상될 수 있다. 또한, 제1절연층(131)과 제2전극(146) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.When the second
제2절연층(132)은 제2전극(146), 제2도전층(150)을 제1도전층(165)과 전기적으로 절연시킬 수 있다. 제1도전층(165)은 제2절연층(132)을 관통하여 제1전극(142)과 전기적으로 연결될 수 있다.The second
발광 구조물(120)의 하부면과 리세스(128)의 형상을 따라 제1도전층(165)과 접합층(160)이 배치될 수 있다. 제1도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1도전층(165)은 알루미늄을 포함할 수 있다. 제1도전층(165)이 알루미늄을 포함하는 경우, 활성층(126)에서 방출되는 광을 상부로 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다.The first
접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
기판(170)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. The
기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
발광 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500nm 내지 600nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Concavities and convexities may be formed on the upper surface of the
반도체 소자는 가장자리에 배치된 측면 반사부(Z1)를 포함할 수 있다. 측면 반사부(Z1)는 제2도전층(150), 제1도전층(165), 및 기판(170)이 두께 방향(Y축 방향)으로 돌출되어 형성될 수 있다. 도 11을 참조하면 측면 반사부(Z1)은 반도체 소자의 가장자리를 따라 배치되어, 발광 구조물을 감싸면서 배치될 수 있다.The semiconductor device may include a side reflector Z1 disposed at an edge thereof. The side reflector Z1 may be formed in which the second
측면 반사부(Z1)의 제2도전층(150)은 활성층(126)보다 높게 돌출되어 활성층(126)에서 방출된 광을 상향 반사할 수 있다. 따라서, 별도의 반사층을 형성하지 않더라고 최외각에서 TM모드로 인해 수평 방향(X축 방향)으로 방출되는 광을 상향 반사할 수 있다.The second
측면 반사부(Z1)의 경사 각도는 90도 보다 크고 145도보다 작을 수 있다. 경사 각도는 제2도전층(150)이 수평면(XZ 평면)과 이루는 각도일 수 있다. 각도가 90도 보다 작거나 145도 보다 큰 경우에는 측면을 향해 이동하는 광을 상측으로 반사하는 효율이 떨어질 수 있다.The inclination angle of the side reflector Z1 may be greater than 90 degrees and less than 145 degrees. The inclination angle may be an angle formed by the second
도 12는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 13은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고, 도 14는 도 13의 변형예이다.12 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention, FIG. 13 is a plan view of a semiconductor device package according to an embodiment of the present invention, and FIG. 14 is a modification of FIG. 13 .
도 12를 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.Referring to FIG. 12 , the semiconductor device package includes a
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.The
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.The
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다.The
도 13을 참조하면, 반도체 소자(10)는 제1 리드프레임(5a)상에 배치되고, 제2 리드프레임(5b)과 와이어에 의해 연결될 수 있다. 이때, 제2 리드프레임(5b)은 제1 리드프레임의 측면을 둘러싸도록 배치될 수 있다.Referring to FIG. 13 , the
도 14를 참조하면, 반도체 소자 패키지는 복수 개의 반도체 소자(10a, 10b, 10c, 10d)가 배치될 수도 있다. 이때, 리드프레임은 제1 내지 제5 리드프레임(5a, 5b, 5c, 5d, 5e)을 포함할 수 있다.Referring to FIG. 14 , in the semiconductor device package, a plurality of
제1 반도체 소자(10a)는 제1 리드프레임(5a)상에 배치되고 제2 리드프레임(5b)과 와이어로 연결될 수 있다. 제2 반도체 소자(10b)는 제2 리드프레임(5b)상에 배치되고 제3 리드프레임(5c)과 와이어로 연결될 수 있다. 제3 반도체 소자(10c)는 제3 리드프레임(5c)상에 배치되고 제4 리드프레임(5d)과 와이어로 연결될 수 있다. 제4 반도체 소자(10d)는 제4 리드프레임(5d)상에 배치되고 제5 리드프레임(5e)과 와이어로 연결될 수 있다.The
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.The semiconductor device may be applied to various types of light source devices. For example, the light source device may be a concept including a lighting device, a display device, and a vehicle lamp. That is, the semiconductor element may be applied to various electronic devices that are disposed in a case and provide light.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and a semiconductor device according to an embodiment, a heat dissipating unit for dissipating heat from the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing it to the light source module. In addition, the lighting device may include a lamp, a head lamp, or a street lamp.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다..The reflector is disposed on the bottom cover, and the light emitting module may emit light. The light guide plate may be disposed in front of the reflection plate to guide the light emitted from the light emitting module to the front, and the optical sheet may include a prism sheet and the like, and may be disposed in front of the light guide plate. The display panel may be disposed in front of the optical sheet, the image signal output circuit may supply an image signal to the display panel, and the color filter may be disposed in front of the display panel.
반도체 소자는 표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.When used as a backlight unit of a display device, the semiconductor device may be used as an edge type backlight unit or may be used as a direct type backlight unit.
반도체 소자는 상술한 발광 다이오드 외에 레이저 다이오드일 수도 있다.The semiconductor device may be a laser diode in addition to the light emitting diode described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-l㎛inescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode may include a first conductivity-type semiconductor layer, an active layer, and a second conductivity-type semiconductor layer having the above-described structure in the same manner as the light emitting device. And, it uses the electro-lminescence phenomenon in which light is emitted when a current flows after bonding a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor. There is a difference in the direction and phase of light. That is, the laser diode uses a phenomenon called stimulated emission and constructive interference, so that light having one specific wavelength (monochromatic beam) can be emitted with the same phase and in the same direction. Therefore, it can be used for optical communication, medical equipment, and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts its intensity into an electrical signal, may be exemplified. As such a photodetector, a photovoltaic cell (silicon, selenium), an optical output device (cadmium sulfide, cadmium selenide), a photodiode (for example, a PD having a peak wavelength in a visible blind spectral region or a true blind spectral region), a photo A transistor, a photomultiplier tube, a phototube (vacuum, gas-filled), an IR (Infra-Red) detector, etc., but the embodiment is not limited thereto.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be generally manufactured using a direct bandgap semiconductor having excellent light conversion efficiency. Alternatively, the photodetector has various structures, and the most common structures include a pin-type photodetector using a pn junction, a Schottky-type photodetector using a Schottky junction, and a Metal Semiconductor Metal (MSM) photodetector. have.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.A photodiode may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure in the same way as the light emitting device, and has a pn junction or pin structure. The photodiode operates by applying a reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are generated and a current flows. In this case, the magnitude of the current may be substantially proportional to the intensity of light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or solar cell is a type of photodiode, and may convert light into electric current. The solar cell may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer having the above-described structure in the same manner as the light emitting device.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it may be used as a rectifier of an electronic circuit through the rectification characteristic of a general diode using a p-n junction, and may be applied to an oscillation circuit by being applied to a very high frequency circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented only as a semiconductor, and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be formed using a p-type or n-type dopant. It may be implemented using a doped semiconductor material or an intrinsic semiconductor material.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiment has been described above, it is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in a range that does not depart from the essential characteristics of the present embodiment. It will be appreciated that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
Claims (11)
상기 제2 도전형 반도체층과 상기 활성층을 관통하여 상기 제1 도전형 반도체층의 일부 영역까지 배치되는 복수 개의 리세스를 포함하는 반도체 구조물;
상기 복수 개의 리세스 내부에 배치되어 상기 제1 도전형 반도체층과 전기적으로 연결되는 복수 개의 제1전극; 및
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고,
상기 활성층은 복수 개의 우물층 및 복수 개의 장벽층을 포함하고,
상기 제2 도전형 반도체층은 상기 우물층보다 알루미늄 조성이 낮은 제2-1 도전형 반도체층, 및 상기 우물층보다 알루미늄 조성이 높은 제2-2 도전형 반도체층을 포함하고,
상기 제2전극은 제2-1 도전형 반도체층에 접촉하고, 상기 제2-2 도전형 반도체층은 상기 제2-1 도전형 반도체층과 상기 활성층 사이에 배치되고,
상기 제2 도전형 반도체층에서 가장 낮은 알루미늄 조성과 가장 높은 알루미늄 조성의 비는 1:5 내지 1:90이고,
상기 반도체 구조물의 수평방향 최대면적과 상기 리세스의 면적비는 1:0.16보다 크고 1:0.246보다 작은 반도체 소자.
A first conductivity-type semiconductor layer, a second conductivity-type semiconductor layer, and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer,
a semiconductor structure including a plurality of recesses passing through the second conductivity-type semiconductor layer and the active layer to a partial region of the first conductivity-type semiconductor layer;
a plurality of first electrodes disposed inside the plurality of recesses and electrically connected to the first conductivity-type semiconductor layer; and
a second electrode electrically connected to the second conductivity-type semiconductor layer;
the active layer includes a plurality of well layers and a plurality of barrier layers;
The second conductivity type semiconductor layer includes a 2-1 conductivity type semiconductor layer having an aluminum composition lower than that of the well layer, and a 2-2 conductivity type semiconductor layer having an aluminum composition higher than that of the well layer,
The second electrode is in contact with the 2-1 conductivity type semiconductor layer, the 2-2 conductivity type semiconductor layer is disposed between the 2-1 conductivity type semiconductor layer and the active layer,
The ratio of the lowest aluminum composition to the highest aluminum composition in the second conductivity-type semiconductor layer is 1:5 to 1:90,
A ratio of the maximum horizontal area of the semiconductor structure to the area of the recess is greater than 1:0.16 and less than 1:0.246.
상기 복수 개의 제1전극이 상기 제1 도전형 반도체층에 접촉하는 제1면적과 상기 제2전극이 상기 제2-1 도전형 반도체층에 접촉하는 제2면적의 비(제1면적: 제2면적)는 1:4.87 보다 크고 1:12.7 보다 작은 반도체 소자.
According to claim 1,
A ratio of a first area in which the plurality of first electrodes contact the first conductivity type semiconductor layer to a second area in which the second electrodes contact the 2-1 conductivity type semiconductor layer (first area: second area area) is greater than 1:4.87 and less than 1:12.7.
상기 제1면적은 상기 반도체 구조물의 수평방향 최대 단면적의 4.9% 보다 크고 8.6% 보다 작고, 상기 수평방향은 상기 반도체 구조물의 두께 방향과 수직한 방향인 반도체 소자.
3. The method of claim 2,
The first area is greater than 4.9% and less than 8.6% of a maximum cross-sectional area in a horizontal direction of the semiconductor structure, and the horizontal direction is a direction perpendicular to a thickness direction of the semiconductor structure.
상기 제2면적은 상기 반도체 구조물의 수평방향 최대 단면적의 41.9% 보다 크고 62.6% 보다 작은 반도체 소자.
3. The method of claim 2,
The second area is greater than 41.9% and smaller than 62.6% of the maximum horizontal cross-sectional area of the semiconductor structure.
상기 활성층은 자외선 파장대의 광을 생성하는 반도체 소자.
According to claim 1,
The active layer is a semiconductor device that generates light in the ultraviolet wavelength band.
상기 제2-1 도전형 반도체층과 상기 제2-2 도전형 반도체층의 두께비는 1:5 내지 1:50이고,
상기 제2-1 도전형 반도체층의 두께는 1.0㎛ 내지 10㎛인 반도체 소자.
According to claim 1,
The thickness ratio of the 2-1 conductivity type semiconductor layer and the 2-2 conductivity type semiconductor layer is 1:5 to 1:50,
The thickness of the 2-1 conductive semiconductor layer is in a range of 1.0 μm to 10 μm.
상기 제2-1 도전형 반도체층의 평균 알루미늄 조성은 1.0% 내지 35%인 반도체 소자.
According to claim 1,
The average aluminum composition of the 2-1 conductivity-type semiconductor layer is 1.0% to 35% of the semiconductor device.
상기 리세스의 직경은 38㎛ 이상 60㎛ 이하인 반도체 소자.
According to claim 1,
The diameter of the recess is 38 μm or more and 60 μm or less.
상기 제1전극의 직경은 24㎛ 이상 50㎛ 이하인 반도체 소자.
According to claim 1,
The first electrode has a diameter of 24 μm or more and 50 μm or less.
상기 제1 도전형 반도체층은 상기 활성층의 알루미늄 조성보다 낮은 조성을 갖는 제1-2 도전형 반도체층을 포함하고,
상기 제1전극은 상기 제1-2 도전형 반도체층에 배치되는 반도체 소자.
According to claim 1,
The first conductivity type semiconductor layer includes a 1-2 conductivity type semiconductor layer having a lower composition than the aluminum composition of the active layer,
The first electrode is a semiconductor device disposed on the 1-2 conductivity type semiconductor layer.
상기 복수 개의 제1전극을 전기적으로 연결하는 제1도전층,
상기 복수 개의 제2전극을 전기적으로 연결하는 제2도전층,
상기 제1도전층과 제2도전층 사이에 배치되는 제1절연층, 및
상기 제2도전층의 하부에 배치되는 도전성 기판을 포함하는 반도체 소자.According to claim 1,
a first conductive layer electrically connecting the plurality of first electrodes;
a second conductive layer electrically connecting the plurality of second electrodes;
a first insulating layer disposed between the first conductive layer and the second conductive layer; and
and a conductive substrate disposed under the second conductive layer.
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