KR102296921B1 - 표시장치 및 표시장치 제조방법 - Google Patents
표시장치 및 표시장치 제조방법 Download PDFInfo
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Abstract
본 발명의 실시예는 표시장치 및 표시장치 제조방법을 개시한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 및 상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함한다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 및 상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함한다.
Description
본 발명의 실시예는 표시장치 및 표시장치 제조방법에 관한 것이다.
유기 발광 표시 장치(organic light-emitting display apparatus)는 정공 주입 전극과 전자 주입 전극, 그리고 정공 주입 전극과 전자 주입 전극 사이에 형성되어 있는 유기 발광층을 포함하고, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 재결합하고 소멸하면서 빛을 내는 자발광형 표시 장치이다. 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타내므로 차세대 표시 장치로 주목받고 있다.
본 발명의 실시예는 비용 절감과 고해상도를 제공할 수 있는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는, 기판; 및 상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함한다.
상기 제1 전극은 전체 도핑된 반도체층을 포함할 수 있다.
상기 제1 전극은 적어도 일 측면에 오목부를 포함할 수 있다.
상기 제2 전극의 개구는 적어도 일부가 상기 오목부와 중첩할 수 있다.
상기 제2 전극의 제1 영역은 상기 제1 전극에 중첩하고, 상기 제2 전극의 제2 영역은 상기 제1 전극과 비중첩할 수 있다.
상기 제1 전극은 상기 개구와 중첩하는 영역에서 상기 제1 전극을 노출하는 컨택홀을 통해 외부 배선과 전기적으로 연결될 수 있다.
상기 표시장치는, 상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연막; 상기 제2 전극의 제2 영역의 상면과 접촉하는 제2 절연막; 및 상기 제2 전극의 제1 영역의 상면과 접촉하는 제3 절연막;을 더 포함할 수 있다.
상기 표시장치는, 상기 제1 전극과 동일층에 형성된 활성층과, 상기 제2 전극과 동일층에 형성된 게이트 전극과, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하고, 상기 활성층과 상기 게이트 전극 사이에 상기 제1 절연막이 배치된, 박막 트랜지스터;를 더 포함할 수 있다.
상기 게이트 전극은 상기 제2 두께를 가질 수 있다.
본 발명의 일 실시예에 따른 표시장치 제조방법은, 기판상에 커패시터의 제1 전극을 형성하는 단계; 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고, 개구를 구비한 상기 커패시터의 제2 전극을 형성하는 단계;를 포함할 수 있다.
상기 커패시터의 제1 전극 형성 단계는, 상기 기판상에 상기 개구와 일부 중첩하는 오목부가 적어도 일 측면에 형성된 제1 전극을 형성하는 단계;를 포함할 수 있다.
상기 커패시터의 제2 전극 형성 단계는, 상기 제1 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 상기 제2 두께를 갖고 상기 개구가 형성된 제2 전극 패턴을 형성하는 단계; 상기 제2 전극 패턴 상에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 및 상기 제2 전극 패턴을 에칭하여 상기 제1 영역과 상기 제2 영역을 포함하는 상기 제2 전극을 형성하고, 상기 제2 전극의 상기 제1 영역을 노출하는 노출영역을 형성하는 단계;를 포함할 수 있다.
상기 제조방법은, 상기 제2 절연막 형성 단계 전에, 상기 제2 전극 패턴의 상기 개구를 통해 상기 제1 전극을 1차 도핑하는 단계; 및 상기 제2 전극의 상기 제1 영역을 통해 상기 제1 전극을 2차 도핑하는 단계;를 더 포함할 수 있다.
상기 제조방법은, 상기 제1 전극에서 상기 개구와 중첩하는 영역의 일부를 노출하는 컨택홀을 형성하는 단계;를 더 포함할 수 있다.
상기 제조방법은, 상기 컨택홀을 통해 상기 제1 전극과 외부 배선을 연결하는 연결 배선을 형성하는 단계;를 더 포함할 수 있다.
상기 제조방법은, 상기 제2 전극 상에 상기 노출영역을 덮는 제3 절연막을 형성하는 단계;를 더 포함할 수 있다.
상기 제조방법은, 상기 제1 전극과 동일층에 박막 트랜지스터의 활성층을 형성하는 단계; 상기 제2 전극과 동일층에 박막 트랜지스터의 게이트 전극을 형성하는 단계; 상기 제2 절연막 상에 상기 활성층과 접촉하는 박막 트랜지스터의 소스 전극 및 드레인 전극을 형성하는 단계;를 더 포함할 수 있다.
상기 게이트 전극은 상기 제2 두께를 가질 수 있다.
본 발명의 실시예에 의한 표시장치는 전체적인 마스크 개수를 줄이면서 용량이 큰 MIM 커패시터를 형성함으로써 비용 절감 및 고해상도 구현이 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 픽셀의 등가 회로를 예시적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 픽셀의 단면도이다.
도 3 내지 도 13은 본 발명의 실시예에 따른 표시장치의 제조 방법을 설명하는 평면도 및 단면도이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 픽셀의 단면도이다.
도 3 내지 도 13은 본 발명의 실시예에 따른 표시장치의 제조 방법을 설명하는 평면도 및 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 픽셀의 등가 회로를 예시적으로 나타낸 도면이다.
표시장치는 복수의 픽셀들, 및 픽셀들에 연결되는 복수의 데이터 라인들 및 복수의 게이트 라인들을 포함한다. 픽셀들은 각각 데이터 라인과 게이트 라인이 교차하는 위치에 배치되어 매트릭스 형태로 배열될 수 있다.
도 1을 참조하면, 픽셀(PX)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 커패시터(C) 및 표시 소자(EL)를 포함한다. 도 1의 픽셀(PX)은 도 1에 도시된 픽셀 회로로 한정되지 않는다. 도 1의 픽셀(PX)은 스위칭 소자들(T1, T2)의 특성(예컨대, 문턱 전압)을 보상하기 위한 보상 회로 등을 더 포함할 수 있다. 도 1에 도시된 픽셀(PX)은 셋 이상의 스위칭 소자들을 포함하거나, 둘 이상의 커패시터를 포함할 수도 있다. 도 1에 도시된 바와 같이, 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)는 각각 P형 트랜지스터일 수 있다. 그러나, 스위칭 소자들(T1, T2)이 반드시 P형 트랜지스터이어야 하는 것은 아니며, 스위칭 소자들(T1, T2) 중 적어도 일부는 N형 트랜지스터로 형성될 수 있다. 이하에서는 스위칭 소자들(T1, T2)이 P형 트랜지스터인 것으로 가정하여 설명한다.
픽셀(PX)은 데이터 라인(DL) 및 게이트 라인(GL)에 연결된다. 픽셀(PX)은 제1 전원 전압(ELVDD)을 공급받고, 표시 소자(EL)의 캐소드 전극은 제2 전원 전압(ELVSS)에 연결될 수 있다. 다른 예에 따르면, 표시 소자(EL)의 캐소드 전극이 제1 전원 전압(ELVDD)에 연결될 수 있다.
제1 스위칭 소자(T1)는 게이트 라인(GL)에 연결되는 게이트, 데이터 라인(DL)에 연결되는 제1 연결 단자(예컨대, 소스), 및 제1 노드(N1)에 연결되는 제2 연결 단자(예컨대, 드레인)을 포함한다. 제2 스위칭 소자(T2)는 제1 노드(N1)에 연결되는 게이트, 제1 전원 전압(ELVDD)이 공급되는 제1 연결 단자(예컨대, 소스), 및 표시 소자(EL)의 애노드 전극에 연결되는 제2 연결 단자(예컨대, 드레인)을 포함한다. 커패시터(C)는 제1 노드(N1)와 제1 전원 전압(ELVDD)을 공급하는 라인 사이에 연결된다. 표시 소자(EL)는 애노드 전극과 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이의 발광층을 포함하는 유기 발광 소자(OLED)일 수 있다.
제1 스위칭 소자(T1)는 게이트 라인(GL)을 통해 전달되는 스캔 신호에 응답하여, 데이터 라인(DL)을 통해 전달되는 영상 신호를 제1 노드(N1)에 전달한다. 커패시터(C)는 제1 노드(N1)에 인가된 영상 신호의 전압을 저장한다. 제2 스위칭 소자(T2)는 커패시터(C)에 저장된 영상 신호의 전압에 대응하여 구동 전류(예컨대, 드레인 전류)를 생성하며, 구동 전류를 표시 소자(EL)에 제공한다. 표시 소자(EL)는 상기 구동 전류에 의해 발광함으로써, 상기 영상 신호에 대응하는 밝기를 표시한다.
도 1에 도시된 바와 같이, 제2 스위칭 소자(T2)가 P형 트랜지스터로 형성되는 경우, 제2 스위칭 소자(T2)는 제1 전원 전압(ELVDD)의 레벨과 영상 신호의 전압 레벨의 차이에 비례하는 크기를 갖는 구동 전류를 생성한다. 다시 말하면, 영상 신호의 전압 레벨이 높을수록 구동 전류의 크기는 작아지고 표시 소자(EL)는 낮은 휘도로 발광하며, 영상 신호의 전압 레벨이 낮을수록 구동 전류의 크기가 커지고 표시 소자(EL)는 높은 휘도로 발광한다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 픽셀의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 표시장치에는 버퍼층(11)이 형성된 기판(SUB) 상에 표시 소자(EL), 박막 트랜지스터(T), 및 커패시터(C)가 구비된다. 도 2에 도시된 박막 트랜지스터(T)는 도 1의 스위칭 소자들(T1, T2) 중 하나일 수 있다.
커패시터(C)는 제1 전극(110) 및 제2 전극(130)을 포함한다.
커패시터(C)의 제1 전극(110)은 박막 트랜지스터(T)의 활성층(210)과 동일층에 위치한다. 커패시터(C)의 제1 전극(110)은 활성층(210)의 소스 영역 및 드레인 영역과 같이 이온 불순물이 도핑된 반도체로 형성될 수 있다.
커패시터(C)의 제1 전극(110)은 제1 전극(110)의 일부를 노출하는 컨택홀을 통해 연결 배선(500)에 의해 외부 배선(400)과 전기적으로 연결될 수 있다. 외부 배선(400)은 박막 트랜지스터(T)의 활성층(210)의 일부일 수 있다. 연결 배선(500)은 제2 절연층(15) 상에 박막 트랜지스터(T)의 소스 전극(250) 및 드레인 전극(270)과 동일층에 동일 물질로 형성될 수 있다.
커패시터의 제2 전극(130)은 개구(130c)를 구비하고, 제2 두께(D2)를 갖는 제1 영역(130a)과 제1 두께(D1)를 갖는 제2 영역(130b)을 포함한다. 커패시터(C)의 제1 전극(110)의 일부를 노출하는 컨택홀은 제1 전극(110)에서 제2 전극(130)의 개구(130c)에 대응하는 영역의 일부에 형성된다.
커패시터의 제2 전극(130)은 박막 트랜지스터(T)의 게이트 전극(210)과 동일층에 위치한다. 커패시터의 제2 전극(130)은 게이트 전극(210)과 동일한 물질로 형성될 수 있다. 제2 전극(130)의 제2 영역(130b)의 제1 두께(D1)는 게이트 전극(210)의 두께(D1)와 동일하다. 제2 전극(130)의 제1 영역(130a)의 제2 두께(D2)는 제1 두께(D1)보다 작다. 후술하겠지만, 커패시터(C)의 제2 전극(130)의 개구(130c)와 제1 영역(130a)을 통하여 커패시터(C)의 제1 전극(110)으로서 이온 불순물이 도핑된 반도체를 형성함으로써 커패시터(C)를 MIM(Metal-insulator-Metal) 구조로 형성할 수 있다.
커패시터(C)의 제2 전극(130)은 제1 영역(130a)이 제1 전극(110)에 중첩하고, 제2 영역(130b)이 제1 전극(110)과 중첩하지 않는다. 커패시터(C)의 제2 전극(130)은 제1 영역(130a)이 제3 절연막(17)과 컨택하고, 제2 영역(130b)이 제2 절연막(15)과 컨택한다.
커패시터(C)의 제1 전극(110)과 제2 전극(130) 사이에는 제1 절연층(13)이 위치하고, 제1 절연층(13)은 커패시터(C)의 유전막으로 기능할 수 있다.
박막 트랜지스터(T)는 활성층(210), 게이트 전극(230), 소스 전극(250) 및 드레인 전극(270)을 포함한다.
활성층(210)은 채널 영역과, 채널 영역의 양측 종단부에 이온 불순물이 도핑된 소스 영역과 드레인 영역을 포함할 수 있다. 활성층(210)은 다양한 물질을 포함하도록 형성될 수 있다. 예를 들면, 활성층(210)은 비정질 실리콘 또는 결정질 실리콘과 같은 무기 반도체 물질을 포함할 수 있다. 다른 예로서, 활성층(212)은 산화물 반도체를 포함할 수 있다. 또 다른 예로서, 활성층(210)은 유기 반도체 물질을 포함할 수 있다.
활성층(210) 상에는 게이트 절연막으로서 제1 절연층(13)이 형성되고, 제1 절연층(13) 상에는 채널 영역에 대응되는 위치에 게이트 전극(230)이 구비된다.
게이트 전극(230)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속이 단일층 또는 복수층으로 형성될 수 있다.
게이트 전극(230) 상에는 층간 절연막인 제2 절연층(15)이 형성되고, 제2 절연층(15) 상에는 소스 전극(250)과 드레인 전극(270)이 구비된다.
소스 전극(250)과 드레인 전극(270)은, 제2 절연층(15)과 제1 절연층(13)에 형성된 컨택홀을 통하여 각각 활성층(210)의 소스 영역과 드레인 영역에 컨택한다. 소스 전극(250)과 드레인 전극(270)은, 전자 이동도가 다른 이종의 금속이 2층 이상 적층된 것일 수 있다. 예를 들어, 소스 전극(250)과 드레인 전극(270)은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속층이 2층이상 적층된 것일 수 있다.
도 2에는 도시되지 않았지만, 소스 전극(250) 및 드레인 전극(270)과 동일한 재료로 형성된, 데이터 라인(미도시) 및/또는 전원 공급 라인(미도시) 등이 소스 전극(250) 및 드레인 전극(270)과 동일층에 형성될 수 있다.
한편, 도 2에 도시된 박막 트랜지스터의 구조는 본 발명의 일 실시예에 따른 표시장치가 적용될 수 있는 하나의 예시이며, 본 발명은 도 2에 도시된 박막 트랜지스터의 구조에 한정되지 않는다.
커패시터(C) 및 박막 트랜지스터(T) 상부에는 제3 절연층(17)이 구비된다.
표시 소자(EL)는 화소 전극(애노드 전극)(310), 화소 전극(310)에 대향하여 위치하는 대향 전극(캐소드 전극)(350), 및 화소 전극(310)과 대향 전극(350) 사이에 위치하는 유기 발광층(330)을 포함하는 유기 발광 소자(organic light-emitting device)(OLED)일 수 있다.
도 2에는 도시되지 않았으나, 화소 전극(310)과 대향 전극(350) 사이에 유기 발광층(330) 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나가 더 구비될 수 있다. 본 실시예는 이에 한정되지 아니하고, 기타 다양한 기능층이 더 구비될 수 있다.
도 2에 도시된 유기 발광 소자(OLED)는 단위 픽셀(unit pixel)을 구성하는 하나의 서브 픽셀(sub-pixel)의 일 예를 도시한 것으로서, 서브 픽셀은 다양한 색의 빛을 방출할 수 있다. 예를 들어, 서브 픽셀은 적색, 녹색 또는 청색의 빛을 방출할 수 있다.
또 다른 예로서, 서브 픽셀은 백색의 빛을 방출할 수 있다. 서브 픽셀은 백색의 빛을 방출하는 경우, 표시 장치는 백색의 빛을 컬러의 빛으로 변환하는 색변환층(color converting layer)이나, 컬러 필터(color filter)를 더 포함할 수 있다. 백색의 빛을 방출하는 서브 픽셀은 다양한 구조를 가질 수 있는데, 예를 들면 적어도 적색 빛을 방출하는 발광 물질, 녹색 빛을 방출하는 발광 물질 및 청색 빛을 방출하는 발광 물질의 적층된 구조를 포함할 수 있다.
백색의 빛을 방출하는 서브 픽셀의 또 다른 예로서, 적어도 적색 빛을 방출하는 발광 물질, 녹색 빛을 방출하는 발광 물질 및 청색 빛을 방출하는 발광 물질의 혼합된 구조를 포함할 수 있다.
상기 적색, 녹색 및 청색은 하나의 예시로서, 본 실시예는 이에 한정되지 아니한다. 즉, 백색의 빛을 방출할 수 있다면 적색, 녹색 및 청색의 조합외에 기타 다양한 색의 조합을 이용할 수 있음은 물론이다.
도 3 내지 도 13은 본 발명의 실시예에 따른 표시장치의 제조 방법을 설명하는 평면도 및 단면도이다. 이하에서는 대응하는 단면도와 평면도를 함께 참조하여 설명하겠다.
도 3 및 도 4를 참조하면, 기판(SUB) 상에 버퍼층(11)을 형성하고, 버퍼층(11) 상에 반도체층을 형성한 후, 반도체층을 패터닝(에칭)하여 박막 트랜지스터(T)의 활성층(210)과 커패시터(C)의 제1 전극(110)을 형성한다. 이때 적어도 하나의 외부 배선(400)이 반도체층을 패터닝하여 함께 형성될 수 있다.
기판(SUB)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등이 구비될 수 있다.
기판(SUB)의 상부에 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단하기 위한 버퍼층(11)이 더 구비될 수 있다. 버퍼층(11)은 실리콘질화물 및/또는 실리콘산화물 등을 포함하는 단일층 또는 복수층으로 형성될 수 있다.
반도체층은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 한편, 반도체층은 비정질 실리콘 또는 결정질 실리콘에만 한정되지는 않으며, 산화물 반도체 또는 유기 반도체를 포함할 수 있다.
커패시터(C)의 제1 전극(110)은 적어도 일 측면에 오목부(111)를 포함할 수 있다. 오목부(111)는 제1 전극(110)을 외부 배선(400)과 연결하는 배선의 위치에 대응하는 영역에 형성되며, 따라서 추후 연결되는 배선의 위치에 따라 오목부(111)의 위치는 달라질 수 있다.
도 5 및 도 6을 참조하면, 기판(SUB) 상에 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극(130)을 위한 제2 전극 패턴(130P)을 형성한다.
박막 트랜지스터(T)의 활성층(210)과 커패시터(C)의 제1 전극(110), 외부 배선(400)이 형성된 기판(SUB) 상에 제1 절연층(13)을 형성한다. 그리고, 제1 절연층(13) 상에 제1 금속층을 적층한 후 이를 패터닝한다.
제1 절연층(13)은 무기 절연막으로 구비될 수 있다. 제1 절연층(13)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다.
제1 금속층은 전술한 바와 같이, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단일층 또는 복수층으로 형성될 수 있다.
패터닝 결과, 제1 절연층(13) 상에 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극 패턴(130P)이 형성된다. 박막 트랜지스터(T)의 게이트 전극(230)과 커패시터(C)의 제2 전극 패턴(130P)은 제1 두께(D1)를 가진다. 제1 두께(D1)는 대략 2000~2500Å일 수 있다.
커패시터(C)의 제2 전극 패턴(130P)에는 개구(130c)가 형성되고, 제2 전극 패턴(130P)은 커패시터(C)의 제1 전극(110)을 모두 커버하는 크기와 형태를 갖는다. 개구(130c)의 일측은 제1 전극(110)의 오목부(111) 최하단과 소정의 갭(GAP)을 갖도록 오목부(111)보다 외측에 위치한다. 갭(GAP)에 의해 추후 커패시터(C)의 제1 전극(110)과 주변의 활성층(210)과의 연결이 용이할 수 있다.
다음으로, 기판(SUB) 상에 이온 불순물을 1차 도핑한다. 이온 불순물은 P형 또는 N형 이온 불순물을 도핑할 수 있다. 1차 도핑은 소정의 농도 및 가속 전압으로 박막 트랜지스터(T)의 활성층(210) 및 커패시터(C)의 제1 전극(110)을 타겟으로 하여 도핑한다.
게이트 전극(230)을 셀프-얼라인(self-align) 마스크로 사용하여 활성층(210)에 이온 불순물을 도핑한다. 활성층(210)은 이온 불순물이 도핑된 소스 영역(210a) 및 드레인 영역(210b)과, 소스 영역(210a)과 드레인 영역(210b) 사이에 위치하는 채널 영역(210c)을 구비하게 된다.
제1 전극(110) 상에 위치한 제2 전극 패턴(130P)을 셀프-얼라인(self-align) 마스크로 사용하여 개구(130c)를 통해 제1 전극(110)을 도핑한다. 제1 전극(110)은 1차 도핑에 의해 도 7에 도시된 바와 같이, 제2 전극 패턴(130P)의 개구(130c)에 대응하는(중첩하는) 제1 전극(110)의 제1 영역(110a)에 이온 불순물이 도핑된다.
외부 배선(400)에도 이온 불순물이 도핑된다.
도 8 및 도 9를 참조하면, 도 5 및 도 6의 도핑 공정의 결과물 상에 제2 절연층(15)을 형성하고, 제2 절연층(15)에 활성층(210)의 소스 영역(210a) 및 드레인 영역(210b)을 노출시키는 컨택홀들(H1, H2), 및 제1 전극(110)의 일부를 노출시키는 컨택홀(H3), 외부 배선(400)의 일부를 노출시키는 컨택홀(H4)을 형성한다.
제2 절연층(15)은 무기 절연막으로 구비될 수 있다. 제2 절연층(15)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 가운데 선택된 하나 이상의 절연막이 단일층 또는 복수층으로 형성될 수 있다. 물론 이 외에도 제2 절연층(15)은 절연성 유기물 등으로 형성될 수도 있다.
컨택홀(H3)은 제1 전극(110)에서 제2 전극 패턴(130P)의 개구(130c)와 중첩하는 영역의 일부를 노출한다.
제2 절연층(15)에 컨택홀들(H1, H2, H3, H4)의 형성 시에, 제2 전극 패턴(130P) 상부의 도 9에 도시된 에칭 영역(X)이 에칭된다. 에칭 영역(X)에 대응하는(중첩하는) 제2 절연층(15)과 제2 전극 패턴(130P)이 에칭된다.
제2 전극 패턴(130P)이 에칭되어, 도 10에 도시된 바와 같이, 제1 두께(D1)를 갖는 제2 영역(130b)과 제2 두께(D2)를 갖는 제1 영역(130a)을 구비하는 제2 전극(130)이 형성된다. 이 과정에서, 제2 절연층(15)에는 제2 전극(130)의 제1 영역(130a)을 노출하는 노출 영역인 개구(OP)가 형성된다. 제2 전극(130)의 제1 영역(130a)은, 1차 도핑에 의해 도핑된 제1 전극(110)의 제1 영역(110a)을 제외한 나머지 영역에 중첩한다.
제2 두께(D2)는 이온 불순물이 통과할 수 있는 정도의 두께이며, 이온 불순물을 도핑하는 환경, 예를 들어, 가속 전압에 의해 결정될 수 있다. 제2 두께(D2)는 대략 1000Å 이하의 두께일 수 있다. 이온 불순물이 제2 전극 패턴(130P)의 제1 두께(D1)를 충분히 통과할 수 있도록 고 가속 전압을 사용하는 경우, 제2 전극 패턴(130P)의 에칭 없이 제2 전극 패턴(130P)이 제2 전극(130)으로 형성될 수 있다. 이 경우, 제2 두께(D2)는 제1 두께(D1)와 동일할 수 있다.
다음으로, 기판(SUB) 상에 이온 불순물을 2차 도핑한다. 2차 도핑은 1차 도핑과 동일한 이온 불순물을 도핑할 수 있는데, 커패시터(C)의 제1 전극(110)을 타겟으로 하여 도핑한다.
커패시터(C)의 제2 전극(130)의 제1 영역(130a)이 에칭에 의해 이온 불순물이 통과할 수 있는 정도의 두께로 형성되기 때문에, 이온 불순물은 제1 전극(110)에 도핑 된다.
1차 및 2차 도핑 결과 이온 불순물이 전체 도핑된 제1 전극(110)은 제2 전극(130)과 함께 MIM(metal-insulator-metal) 커패시터 구조를 형성하므로, 회로 설계 시 전압 설계 마진을 향상시킬 수 있다.
또한 2 회의 도핑 공정에서 커패시터(C)의 제2 전극(130)을 마스크로 사용하므로 별도의 커패시터 도핑을 위한 마스크를 사용할 필요가 없다. 또한 게이트 전극과 동일층에 동일 물질로 커패시터(C)의 제2 전극(130)을 형성하고 제2 전극(130)을 에칭함으로써 하프톤 마스크를 사용하지 않고 MIM 커패시터를 형성할 수 있다. 그리고 커패시터(C)는 층간 절연막에 비해 두께가 얇은 게이트 절연막을 유전막으로 함으로써 커패시터 면적을 늘리지 않고 용량을 늘릴 수 있다.
도 11 및 도 12를 참조하면, 도 8 및 도 9의 결과물 상에 제2 금속층을 형성하고, 제2 금속층을 패터닝하여 소스 전극(250)과 드레인 전극(270)을 형성한다. 또한 커패시터(C)의 제1 전극(110)과 외부 배선(400)을 연결하는 연결 배선(500)을 형성한다.
제2 금속층은 전자 이동도가 다른 이종의 금속층이 2층 이상 형성된 것일 수 있다. 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.
한편, 도 11에는 도시되지 않았지만, 제2 금속층을 패터닝하여, 데이터 배선(미도시) 및 전원 공급배선(미도시) 등의 배선이 더 형성될 수 있다.
도 13을 참조하면, 도 11 및 도 12의 결과물 상에 제3 절연층(17)이 형성되고, 제3 절연층(17) 상에는 화소 전극(310)이 형성된다.
제3 절연층(17)은 무기 절연막 및/또는 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다. 무기 절연막으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있다. 유기 절연막으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 예를 들어, 제3 절연층(17)은 아웃 개싱(out-gassing)이 적은 폴리이미드(polyimide)일 수 있다.
도시되지 않았으나, 제3 절연층(17)에는 화소 전극(310)과 박막 트랜지스터(T)의 전기적 연결을 위한 비아홀이 형성될 수 있다. 비아홀이 형성된 제3 절연층(17) 상에 화소 전극(310)이 형성된다. 화소 전극(310)은 비아홀을 통해 박막 트랜지스터(T)의 소스 전극(250) 및 드레인 전극(270) 중 하나와 전기적으로 연결될 수 있다.
화소 전극(310)이 형성된 기판(SUB) 상에 제4 절연층(19)이 형성되고, 제4 절연층(19)은 패터닝되어 화소 전극(310)의 상부를 노출하는 개구가 형성된다. 제4 절연층(19)은 화소 전극(310)의 단부를 덮도록 패터닝되어 화소 정의막(pixel define layer)으로 기능한다.
제4 절연층(19)은 제3 절연층(17)과 유사하게, 무기 절연막 및/또는 유기 절연막으로 단일층 또는 복수층으로 형성될 수 있다.
한편, 전술한 실시예에서는 유기 발광 소자를 포함하는 표시장치를 예로 설명하였으나, 본 발명의 실시예는 이에 한정되지 않고 액정 소자를 포함하는 표시장치를 비롯하여 다양한 표시장치에 적용할 수 있음은 물론이다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
Claims (9)
- 기판; 및
상기 기판상에 제1 전극, 및 상기 제1 전극 상부에 제1 두께를 갖는 제1 영역과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고 개구가 형성된 제2 전극을 포함하는 커패시터;를 포함하고,
상기 제1 전극은 적어도 일 측면에 오목부를 포함하고, 상기 제2 전극의 개구는 적어도 일부가 상기 오목부와 중첩하는, 표시장치. - 제1항에 있어서,
상기 제1 전극은 전체 도핑된 반도체층을 포함하는, 표시장치. - 제1항에 있어서,
상기 제2 전극의 제1 영역은 상기 제1 전극에 중첩하고, 상기 제2 전극의 제2 영역은 상기 제1 전극과 비중첩하는, 표시장치. - 제1항에 있어서,
상기 제1 전극은 상기 개구와 중첩하는 영역에서 상기 제1 전극을 노출하는 컨택홀을 통해 외부 배선과 전기적으로 연결된, 표시장치. - 제1항에 있어서,
상기 제1 전극과 상기 제2 전극 사이에 배치된 제1 절연막;
상기 제2 전극의 제2 영역의 상면과 접촉하는 제2 절연막; 및
상기 제2 전극의 제1 영역의 상면과 접촉하는 제3 절연막;을 더 포함하는, 표시장치. - 제5항에 있어서,
상기 제1 전극과 동일층에 형성된 활성층과, 상기 제2 전극과 동일층에 형성된 게이트 전극과, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하고, 상기 활성층과 상기 게이트 전극 사이에 상기 제1 절연막이 배치된, 박막 트랜지스터;를 더 포함하는, 표시장치. - 제6항에 있어서,
상기 게이트 전극은 상기 제2 두께를 갖는, 표시장치. - 제1항에 있어서,
상기 제1 전극과 동일층에 형성된 활성층과, 상기 제2 전극과 동일층에 형성된 게이트 전극과, 상기 활성층과 접촉하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;를 더 포함하는, 표시장치. - 제8항에 있어서,
상기 게이트 전극은 상기 제2 두께를 갖는, 표시장치.
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