KR102296096B1 - 가변 부스팅된 서플라이 전압을 갖는 엔벨로프 트래커 - Google Patents

가변 부스팅된 서플라이 전압을 갖는 엔벨로프 트래커 Download PDF

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Abstract

증폭기 및/또는 다른 회로들에 대한 가변 부스팅된 서플라이 전압을 효율적으로 생성하기 위한 기법들이 개시된다. 예시적인 설계에서, 장치는 증폭기, 부스트 변환기 및 부스트 제어기를 포함한다. 증폭기는 엔벨로프 신호 및 가변 부스팅된 서플라이 전압을 수신하고 출력 전압 및 출력 전류를 제공한다. 부스트 변환기는 파워 서플라이 전압 및 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호를 수신하고 파워 서플라이 전압 및 사익 적어도 하나의 신호에 기초하여 가변 부스팅된 서플라이 전압을 생성한다. 부스트 제어기는 엔벨로프 신호 및/또는 출력 전압에 기초하여 부스트 변환기에 대한 적어도 하나의 신호(예를 들어, 인에이블 신호 및/또는 임계 전압)을 생성한다. 부스트 변환기는 인에이블 신호에 기초하여 인에이블 또는 디스에이블되고 파워 서플라이 전압 및 임계 전압에 기초하여 가변 부스팅된 서플라이 전압을 생성한다.

Description

가변 부스팅된 서플라이 전압을 갖는 엔벨로프 트래커{ENVELOPE TRACKER WITH VARIABLE BOOSTED SUPPLY VOLTAGE}
I. 관련 출원들에 대한 교차참조
[0001] 본 개시는 2013년 6월 6일 출원된 미국 정식 출원 번호 제13/911,902호를 우선권으로 주장하며, 그의 내용물은 모든 목적을 위해 그 전체가 인용에 의해 여기에 포함된다.
II. 분야
[0002] 본 개시는 대체로 전자기기에 관한 것으로서, 보다 구체적으로는, 증폭기 및/또는 다른 회로들에 서플라이 전압을 생성하기 위한 기법들에 관한 것이다.
[0003] 통신 시스템에서, 전송기는 출력 샘플을 생성하도록 데이터를 프로세싱(예를 들어, 인코딩 및 변조)할 수 있다. 전송기는 추가로, 출력 라디오 주파수(RF) 신호를 생성하기 위해 출력 샘플을 컨디셔닝(예를 들어, 아날로그로의 변환, 필터링, 주파수 상향변환, 및 증폭)할 수 있다. 전송기는 그 후 통신 채널을 통해 출력 RF 신호를 수신기에 전송할 수 있다. 수신기는 전송된 RF 신호를 수신하고 전송된 데이터를 복구하기 위해 수신된 RF 신호 상에서 상보적인 프로세싱을 수행할 수 있다.
[0004] 전송기는 통상적으로 출력 RF 신호에 대한 높은 전송 전력을 제공하도록 전력 증폭기(PA)를 포함한다. 전력 증폭기는 높은 전송 전력을 제공하고 높은 PAE(power-added efficiency)을 가질 수 있어야 한다. 또한, 전력 증폭기는 배터리 전압이 낮더라도 양호한 성능 및 높은 PAE를 갖도록 요구될 수 있다.
[0005] 증폭기 및/또는 다른 회로들에 대한 가변 부스팅된 서플라이 전압을 효율적으로 생성하기 위한 기법들이 여기서 개시된다. 예시적인 설계에서, 장치(예를 들면, 집적 회로, 무선 디바이스, 또는 회로 모듈)는 증폭기 및 부스트 변환기를 포함할 수 있다. 증폭기는 엔벨로프 신호 및 가변 부스팅된 서플라이 전압을 수신하고 출력 전압 및 출력 전류를 제공할 수 있다. 엔벨로프 신호는 전송되는 RF 신호의 엔벨로프를 따를 수 있다. 가변 부스팅된 서플라이 전압은 증폭기에 대한 서플라이 전압으로서 사용될 수 있다. 부스트 변환기는 파워 서플라이 전압(예를 들면, 배터리 전압) 및 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호를 수신하고 파워 서플라이 전압 및 적어도 하나의 신호에 기초하여 가변 부스팅된 서플라이 전압을 생성할 수 있다. 가변 부스팅된 서플라이 전압은 파워 서플라이 전압보다 더 클 수 있고, 조정 가능할 수 있다.
[0006] 장치는 추가로 엔벨로프 신호 및/또는 출력 전압에 기초하여 부스트 변환기에 대한 적어도 하나의 신호를 생성할 수 있는 부스트 제어기를 포함할 수 있다. 부스트 제어기는 엔벨로프 신호 및/또는 출력 전압에 기초하여 인에이블 신호를 생성할 수 있다. 대안적으로 또는 부가적으로, 부스트 제어기는 엔벨로프 신호 및/또는 출력 전압에 기초하여 그리고 가능하게는, 헤드룸(예를 들어. 헤드룸 전압 또는 헤드룸 전류)에 추가로 기초하여 부스트 변환기에 대한 임계 전압을 생성할 수 있다. 헤드룸은 증폭기로부터의 출력 전류에 의존할 수 있다. 적어도 하나의 신호는 인에이블 신호 및/또는 임계 전압을 포함할 수 있다. 부스트 변환기는 인에이블 신호에 기초하여 인에이블 또는 디스에이블될 수 있다. 부스트 변환기는 파워 서플라이 전압 및 임계 전압에 기초하여 가변 부스팅된 서플라이 전압을 생성할 수 있다. 예를 들어, 임계 전압은 가변 가능하고 엔벨로프 신호 및 헤드룸의 합(예를 들어, 동일할 수 있음)에 기초하여 결정될 수 있다. 가변 부스팅된 서플라이 전압은 임계 전압과 동일하거나 이에 비례할 수 있다.
[0007] 본 개시의 다양한 양상들 및 특징들은 아래에서 추가로 상세히 설명된다.
[0008] 도 1은 무선 통신 디바이스의 블록도를 도시한다.
[0009] 도 2a 및 도 2b는 각각, 고정된 배터리 전압 및 엔벨로프 트래킹을 갖는 가변 서플라이 전압에 기초하여 전력 증폭기를 동작시키는 도면들을 도시한다.
[0010] 도 3은 부스트 제어기의 블록도를 도시한다.
[0011] 도 4는 부스트 제어기의 개략도를 도시한다.
[0012] 도 5는 스위치기 및 엔벨로프 증폭기의 개략도를 도시한다.
[0013] 도 6은 부스트 변환기의 개략도를 도시한다.
[0014] 도 7은 가변 부스팅된 서플라이 전압을 생성하기 위한 프로세스를 도시한다.
[0015] 도 8은 부스트 변환기를 제어하기 위한 신호를 생성하기 위한 프로세스의 예시적인 설계를 도시한다.
[0016] 아래에 명시된 상세한 설명은 본 개시의 예시적인 설계들의 설명으로서 의도되고 본 개시가 실시될 수 있는 유일한 설계를 나타내도록 의도되진 않는다. "예시적인"이라는 용어는 "예, 보기 또는 예시로서 역할하는 것"을 의미하도록 여기서 이용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 설계는, 반드시 다른 설계들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다. 상세한 설명은 본 개시의 예시적인 설계들의 완전한 이해를 제공하기 위해 특정한 세부사항들을 포함한다. 여기서 설명되는 예시적인 설계들은 이들 특정한 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 명백하게 될 것이다. 일부 인스턴스들에서, 잘-알려진 구조들 및 디바이스들은 여기에 제시된 예시적인 설계들의 신규성을 모호하게 하는 것을 방지하기 위해 블록도 형태로 도시된다.
[0017] 증폭기 및/또는 다른 회로들에 대한 가변 부스팅된 서플라이 전압을 생성하기 위한 기법들이 여기서 개시된다. 기법들은 전력 증폭기들, 드라이버 증폭기들, 버퍼들 등과 같은 다양한 타입들의 증폭기들에 대해 사용될 수 있다. 기법들은 또한 무선 통신 디바이스들, 셀룰러 전화들, 개인용 디지털 보조기기(PDA)들, 핸드 헬드 디바이스들, 무선 모뎀들, 랩톱 컴퓨터들, 코드리스 전화들, 블루투스 디바이스들, 소비자 전자 디바이스들 등과 같은 다양한 전자 디바이스들에 대해 사용될 수 있다. 명확성을 위해, 무선 통신 디바이스에서 엔벨로프 증폭기에 대한 가변 부스팅된 서플라이 전압을 생성하기 위한 기법들의 이용이 아래에서 설명된다.
[0018] 도 1은 무선 통신 디바이스(100)의 예시적인 설계의 블록도를 도시한다. 명확성을 위해, 무선 디바이스(100)의 전송기 부분만이 도 1에 도시되고 수신기 부분은 도 1에서 도시되지 않는다. 무선 디바이스(100) 내에서, 데이터 프로세서(110)는 전송될 데이터를 수신하고 데이터를 프로세싱(예를 들어, 인코딩, 인터리빙, 및 심볼 맵핑)하고 데이터 심볼들을 제공한다. 데이터 프로세서(110)는 또한 파일롯을 프로세싱하고 파일롯 심볼을 제공할 수 있다. 데이터 프로세서(110)는 추가로, CDMA(code division multiple access), TDMA(time division multiple access), FDMA(frequency division multiple access), OFDMA(orthogonal FDMA), SC-FDMA(single-carrier FDMA), 및/또는 다른 멀티플렉싱 방식에 대한 데이터 심볼들 및 파일롯 심볼들을 프로세싱하고 출력 심볼들을 제공할 수 있다.
[0019] 변조기(112)는 데이터 프로세서(110)로부터 출력 심볼들을 수신하고, 직교 변조, 극 변조, 또는 임의의 다른 타입의 변조를 수행하고 출력 샘플들을 제공할 수 있다. 변조기(112)는 또한 출력 샘플들의 엔벨로프를 결정할 수 있다. 예시적인 설계에서, 엔벨로프는 다음과 같이 결정될 수 있다 :
Figure 112015128825691-pct00001
수식(1)
여기서 I(t)는 샘플 기간(t)에서 동위상(I) 출력 샘플을 나타내고,
Q(t)는 샘플 기간(t)에서 직교(Q) 출력 샘플을 나타내고,
e(t)는 엔벨로프 신호를 나타내고,
"avg"는 평균화 연산을 나타낸다.
[0020] 수식(1)에 도시 설계에서, 변조기(112)는 각각의 복소수-값 출력 샘플의 크기를 계산하고 출력 샘플들에 걸쳐 크기를 평균화함으로써 엔벨로프 신호를 결정한다. 변조기(112)는 다른 방식으로, 예를 들어, I 및 Q 출력 샘플들의 다른 함수들에 기초하여 엔벨로프 신호를 결정할 수 있다. 예를 들어, 출력 샘플들의 다수의 스트림들은 (예를 들어, 캐리어 어그리게이션에 대해 다수의 캐리어들 상에서) 동시에 전송될 수 있고 변조기(112)는(i)
Figure 112015128825691-pct00002
(여기서 Ik(t) 및 Qk(t)는 I 및 Q 샘플들을 나타내고 Pk(t)는 샘플 기간(t)에서 k-번째 출력 샘플 스트림의 전력을 나타냄)로서 각각의 출력 샘플 스트림의 전력을 계산함으로써, (ii) 전체 전력 또는
Figure 112015128825691-pct00003
를 획득하기 위해 모든 출력 샘플 스트림들의 전력들을 합산함으로써, 및 (iii) 엔벨로프 신호 또는
Figure 112015128825691-pct00004
를 획득하기 위해 전체 전력의 제곱근을 취함(가능하게는 결과를 평균화함)으로써 엔벨로프 신호를 결정할 수 있다. 일반적으로, 변조기(112)는 출력 샘플들의 엔벨로프의 임의의 함수에 기초를 엔벨로프 신호를 제공할 수 있다. 엔벨로프 신호는 또한 전력 트래킹 신호로서 지칭될 수 있다.
[0021] RF 전송기(120)는 변조기(112)로부터의 출력 샘플들을 프로세싱(예를 들어, 아날로그로의 변환, 증폭, 필터링 및 주파수 상향변환)하고 입력 RF 신호(RFin)를 제공할 수 있다. 전력 증폭기(PA)(130)는, 원하는 전송 전력 레벨을 획득하고 출력 RF 신호(RFout)를 제공하도록 입력 RF 신호를 증폭할 수 있으며, 이는 안테나를 통해 전송될 수 있다(도 1에 도시되지 않음). RF 전송기(120)는 엔벨로프 신호를 생성하기 위해 변조기(112)를 사용하는 대신, 엔벨로프 신호를 생성하기 위한 회로를 포함할 수 있다.
[0022] 서플라이 생성기(150)는 변조기(112)로부터 엔벨로프 신호(Venv)를 수신할 수 있고, PA 서플라이 전압으로서 지칭되고 Vpa로서 표시될 수 있는, 전력 증폭기(130)에 대한 서플라이 전압을 생성할 수 있다. 서플라이 생성기(150)는 또한 엔벨로프 트래커로서 지칭될 수 있다. 도 1에 도시된 설계에서, 서플라이 생성기(150)는 스위치기(160), 엔벨로프 증폭기(Env Amp)(170), 부스트 변환기(180), 부스트 제어기(190) 및 인덕터(162)를 포함한다. 스위치기(160)는 또한 스위칭 모드 파워 서플라이(SMPS), 벅 변환기 등으로서 지칭될 수 있다. 스위치기(160)는 배터리 전압(Vbat)을 수신하고 노드 A에서 직류(DC) 및 저주파수 컴포넌트들을 포함하는 제 1 서플라이 전류(Isw)를 제공한다. 인덕터(162)는 스위치기(160)로부터의 전류를 저장하고 교류 사이클로 노드 A에 저장된 전류를 제공한다. 부스트 변환기(180)는 Vbat 전압 및 임계 전압(Vth)을 수신하고, 인에이블(Enb) 신호에 의해 인에이블될 때, Vbat 전압보다 더 높은 부스트된 서플라이 전압(Vboost)을 생성한다. Vboost 전압은 가변적일 수 있고 Vth 전압에 의존할 수 있다(예를 들어,
Figure 112015128825691-pct00005
). 부스트 제어기(190)는 Venv 신호 및 Iout 전류(또는 Iout 전류의 스케일링된 버전)에 기초하여 Vth 전압 및 Enb 신호를 생성한다. 서플라이 생성기(150)의 회로들은 아래에서 추가로 상세히 설명된다.
[0023] 엔벨로프 증폭기(170)는 그의 신호 입력에서 Venv 신호를 수신하고 그의 2개의 서플라이 입력들에서 Vbat 전압 및 Vboost 전압을 수신하고, 노드 A에서 고주파수 컴포넌트들을 포함하는 출력 전압(Vout) 및 출력 전류(Iout)를 제공한다. 전력 증폭기(130)에 제공된 PA 서플라이 전류(Ipa)는 스위치기(160)로부터의 Isw 전류 및 엔벨로프 증폭기(170)로부터의 Iout 전류를 포함한다. 엔벨로프 증폭기(170)는 또한 전력 증폭기(130)에 대한 PA 서플라이 전압으로서 Vout 전압을 제공한다. 일반적으로, 전압은 고정된 값(예를 들어, Vbat) 또는 가변 값(예를 들어, Vout)을 가질 수 있다. 전압은 시간에 걸쳐 변할 수 있고, 신호로서 간주될 수 있다.
[0024] 제어기(140)는 무선 디바이스(100) 내에서 다양한 유닛들의 동작을 제어할 수 있다. 메모리(142)는 무선 디바이스(100) 내에 제어기(140) 및/또는 다른 유닛들에 대한 프로그램 코드들 및 데이터를 저장할 수 있다. 데이터 프로세서(110), 변조기(112), 제어기(140) 및 메모리(142)는 하나 이상의 주문형 집적 회로(ASIC들) 및/또는 다른 IC들 상에 구현될 수 있다.
[0025] 도 1은 무선 디바이스(100)의 예시적인 설계를 도시한다. 무선 디바이스(100)는 또한 다른 방식들로 구현될 수 있으며, 도 1에 도시된 것들과 상이한 회로들을 포함할 수 있다. RF 전송기(120), 전력 증폭기(130) 및 서플라이 생성기(150)의 전부 또는 일부는 하나 이상의 아날로그 집적 회로(IC들), RF IC들(RFIC들), 혼합-신호 IC들 등 상에서 구현될 수 있다.
[0026] 도 2a는 전력 증폭기(130)의 고정된 배터리 전압의 이용을 도시한다. (RFIN 신호를 따르는) RFout 신호는 시변 엔벨로프를 가지며 플룻(250)에 의해 도시된다. 배터리 전압은 플룻(260)에 의해 도시되고 전력 증폭기(130)로부터의 RFout 신호의 크리핑을 방지하기 위해 시변 엔벨로프의 최대 진폭보다 더 높다. RFout 신호의 엔벨로프와 배터리 전압 간의 차이는 출력 로드로 전달되는 대신, 전력 증폭기(130)에 의해 소산된 낭비된 전력을 나타낸다.
[0027] 도 2b은 서플라이 생성기(150)를 통한 전력 증폭기(130)에 대한 가변 서플라이 전압의 생성을 도시한다. 서플라이 생성기(150)는 RFout 신호의 엔벨로프를 나타내는 엔벨로프 신호를 수신하고 엔벨로프 신호에 기초하여 전력 증폭기(130)에 대한 PA 서플라이 전압(플롯(280)에 의해 도시됨)을 생성한다. PA 서플라이 전압은 시간에 걸쳐 RFout 신호의 엔벨로프에 근접하게 트래킹한다. 따라서 PA 서플라이 전압과 RFout 신호의 엔벨로프 사이의 차이는 작으며, 이는 낭비되는 전력을 더 적게 한다. 전력 증폭기(130)는 PA 효율을 개선하기 위해 모든 RF 신호 진폭에 대해 최대로(in saturation) 동작될 수 있다.
[0028] 서플라이 생성기(150)는 전력 증폭기(130)에 제공된 RFin 신호의 엔벨로프를 트래킹하도록 PA 서플라이 전압을 효율적으로 생성할 수 있어서, 전력 증폭기(130)에 제공된 PA 서플라이 전압은 적절한 크기/전압을 갖게 되고 전력 증폭기(130)의 PAE는 개선될 수 있다. 또한, 서플라이 생성기(150)는 낮은 배터리 전압으로 PA 서플라이 전압을 생성할 수 있다. 무선 디바이스(100)는 전력 소비를 감소시키고 배터리 수명을 연장하고, 및/또는 다른 이점을 얻기 위해 낮은 배터리 전압으로 동작할 수 있다. 그러나 전력 증폭기(130)는 배터리 전압보다 더 높은 PA 서플라이 전압으로 동작할 필요가 있다. 예를 들어, 배터리 전압은 2.5 볼트(V)일 수 있고, 필요한 PA 서플라이 전압은 3.2V 일수 있다. 부스트 변환기는 더 높은 PA 서플라이 전압을 획득하기 위해 배터리 전압을 부스트하는데 사용될 수 있다. 그러나 PA 서플라이 전압을 직접 제공하기 위해 부스트 변환기를 사용하는 것은 비용 및 전력 소비를 증가시킬 수 있으며, 그 둘 다는 바람직하지 않을 수 있다.
[0029] 서플라이 생성기(150)는 전력 증폭기(130)의 PAE를 개선하고 PA 서플라이 전압을 직접 제공하기 위해 부스트 변환기를 사용하는 단점을 방지하기 위해, 가변 Vboost 전압으로 PA 서플라이 전압을 효율적으로 생성할 수 있다. 이것은 (i) 전력 증폭기(130)에 대해 서플라이 전류의 저주파수 컴포넌트들 및 DC를 포함하는 제 1 서플라이 전류(Iind)를 생성하기 위한 효율적인 스위치기(160) 및 (ⅱ) 전력 증폭기(130)에 대한 서플라이 전류의 고주파수 컴포넌트들을 포함하는 제 2 서플라이 전류(Ienv)를 생성하기 위한 선형 엔벨로프 증폭기(170)의 결합을 사용함으로써 달성될 수 있다. 스위치기(160)는 배터리 전압으로 동작할 수 있고 전력 증폭기(130)에 대한 전력 대부분을 제공할 수 있다. 엔벨로프 증폭기(170)는 가변 Vboost 전압(필요한 경우) 또는 배터리 전압(가능한 경우)으로 동작할 수 있고 전력 증폭기(130)에 남아있는 서플라이 전류를 제공할 수 있다. 부스트 변환기(180)는 Vth 전압에 기초하여 엔벨로프 증폭기(170)에 대한 원하는 크기/전압의 가변 Vboost 전압을 생성할 수 있다. 서플라이 생성기(150)는 전력 증폭기(130)에 제공된 RFin 신호의 엔벨로프를 트래킹하도록 PA 서플라이 전압을 생성할 수 있어서, 적절한 크기/전압의 PA 서플라이 전압이 전력 증폭기(130)에 제공되게 된다.
[0030] 도 3은 도 1의 서플라이 생성기(150) 내의 부스트 제어기(190)의 하나 예시적인 설계인 부스트 제어기(190x)의 블록도를 도시한다. 엔벨로프 증폭기(170)는 그의 출력에서 Vout 전압 및 Iout 전류를 전력 증폭기(130)에 제공할 수 있다. 엔벨로프 증폭기(170)는 Iout 전류를 감지하고 감지된 출력 전류(
Figure 112015128825691-pct00006
) 를 제공할 수 있는 감지 회로를 포함할 수 있다.
Figure 112015128825691-pct00007
전류는 Iout 전류와 동일할 수 있거나(예를 들어,
Figure 112015128825691-pct00008
) 또는 Iout 전류의 스케일링된 버전일 수 있다(예를 들어,
Figure 112015128825691-pct00009
, 여기서
Figure 112015128825691-pct00010
).
[0031] 부스트 제어기(190x)는 엔벨로프 증폭기(170)로부터 엔벨로프 증폭기(170)에 제공된 Venv 전압 및
Figure 112015128825691-pct00011
전류를 수신할 수 있다. 부스트 제어기(190) 내에서, 출력 전류-헤드룸 변환기(310)는
Figure 112015128825691-pct00012
전류를 수신하고 헤드룸 전압(Vhr)을 제공할 수 있다. 합산기(320)는 Venv 전압 및 Vhr 전압을 수신하여 합산할 수 있고 합산 전압(Vsum)을 제공할 수 있다. 피크 검출기(330)는 합산기(320)로부터 Vsum 전압의 피크를 검출할 수 있고 검출된 피크 전압(Vdet)을 제공할 수 있다. 제어 회로(340)가 Vdet 전압을 수신하고 Vdet 전압에 기초하여 Vth 전압을 제공할 수 있다. Vth 전압은 Vdet 전압과 동일할 수 있거나(예를 들어,
Figure 112015128825691-pct00013
), 또는 Vdet 전압의 스케일링된 및/또는 시프트된 버전일 수 있다(예를 들어,
Figure 112015128825691-pct00014
, 여기서 Q는 임의의 스케일링 팩터일 수 있고 Vos는 임의의 오프셋 전압일 수 있음).
[0032] 제어 회로(340) 또한 Vdet 전압에 기초하여 Enb 제어 신호를 생성할 수 있다. 예시적인 설계에서, 제어 회로(340)는 (i) Vth 전압이 Vbat 전압보다 클 때(또는
Figure 112015128825691-pct00015
) 부스트 변환기(180)를 인에이블하도록 또는 (ii) Vth 전압이 Vbat 전압 미만일 때(또는
Figure 112015128825691-pct00016
) 부스트 변환기(180)를 디스에이블하도록 Enb 제어 신호를 생성할 수 있다. 제어 회로(340)는 또한 부스트 변환기(180)를 인에이블하고 디스에이블하는 것 사이에서 연속적으로 토글링하는 것을 방지하기 위해 히스테리시스를 갖는 Enb 제어 신호를 생성할 수 있다. 예를 들어 제어 회로(340)는 (i) Vth 전압이 일부 최소 지속기간 동안 Vbat 전압 미만이거나 및/또는 (ii) Vth 전압이 적어도 임의의 최소량만큼 Vbat 전압보다 낮을 때 부스트 변환기(180)를 디스에이블하도록 Enb 제어 신호를 생성할 수 있다.
[0033] 엔벨로프 증폭기(170)는 Venv 신호를 압축이 아니라 증폭해야 한다. 이것은 (i) 필요할 때마다 서플라이 전압으로서 Vboost 전압으로 Venv 신호를 증폭함으로써 그리고 (ii) 엔벨로프 증폭기(170)의 출력의 Vout 전압을 일부 헤드룸에 더한 것의 피크보다 더 높게 되도록 Vboost 전압을 생성함으로써 보장될 수 있다. Vth 전압은 Venv 전압을 Vhr 전압에 더한 것의 피크에 기초하여 생성될 수 있다. Vboost 전압은, Vth 전압(예를 들어
Figure 112015128825691-pct00017
)에 기초하여 생성될 수 있으며, 이는 엔벨로프 증폭기(170)가 압축을 방지할 수 있다는 것을 보장할 수 있다.
[0034] 도 3은 (i) 가변 Vhr 전압이
Figure 112015128825691-pct00018
전류에 기초하여 생성되고 (ii) Vth 전압이 가변 Vhr 전압에 기초하여 생성되는 예시적인 설계를 도시한다. 이 설계에서, Vhr 전압은 더 큰 Iout 전류에 대해 더 높고 더 작은 Iout 전류에 대해 더 낮을 수 있다. 이 설계는 (i) 더 큰 Iout 전류에 대해 엔벨로프 증폭기(170)에 대해 더 큰 헤드룸(이는 선형성을 개선할 수 있음), 또는 (ii) 더 작은 Iout 전류에 대해 엔벨로프 증폭기(170)에 대해 작은 헤드룸(이는 전력 소비를 감소시킬 수 있음)을 발생시킬 수 있다. 다른 예시적인 설계에서, Vth 전압은 고정된 Vhr 전압에 기초하여 생성될 수 있다. 고정된 Vhr 전압은 관심의 Vout 전압의 범위에 대해 양호한 성능을 제공하도록 선택될 수 있다.
[0035] 도 3은 Venv 전압이 Vsum 전압을 획득하도록 합산기(320)에 의해 Vhr 전압과 합산되는 예시적인 설계를 도시한다. 다른 예시적인 설계에서, Vout 전압이 Vsum 전압을 획득하기 위해 합산기(320)에 의해 Vhr 전압과 합산될 수 있다. Vout 전압은 Vbat 또는 Vboost 전압에 의존할 수 있고 VbaT 또는 Vboost 전압이 충분히 높지 않을 때 왜곡될 수 있다. 따라서 (Vout 전압 대신) Venv 전압을 Vhr 전압과 합산하는 것은 더 정확한 Vsum 전압을 발생시킬 수 있다.
[0036] 다른 예시적인 설계에서, (전압들 대신) 전류들이 합산기(320)에 의해 합산할 수 있다. 이 설계에서, 변환기(310)는 (헤드룸 전압 대신) 헤드룸 전류를 제공할 수 있고, Venv 전압은 엔벨로프 전류로 변환되고 합산기(320)에 의해 헤드룸 전류와 합산될 수 있고 합산 전류는 합산 전압으로 변환될 수 있다.
[0037] 도 3은 도 1의 부스트 제어기(190)의 예시적인 설계를 도시한다. 부스트 제어기(190)는 또한 다른 방식들로 구현될 수 있다. 다른 예시적인 설계에서, 부스트 제어기(190)는 고정된 Vhr 전압에 기초하여 Vth 전압을 생성할 수 있고 변환기(310)는 생략되거나 또는 고정된 전압 발생기로 대체될 수 있다. 또 다른 예시적인 설계에서, 피크 검출기(330)는 (합산기(320) 이후 대신) 엔벨로프 증폭기(170)와 합산기(320) 사이에 로케이팅될 수 있다. 이 설계에서, Vhr 전압은 Vth 전압을 획득하기 위해 검출된 피크 전압과 합산될 수 있다. 또 다른 예시적인 설계에서, 피크 검출기(330)는 생략될 수 있고, (Vdet 전압 대신) Vsum 전압이 제어 회로(340)에 제공될 수 있다.
[0038] 도 1의 부스트 제어기(190) 및 도 3의 부스트 제어기(190x) 내의 회로들은 다양한 방식들로 구현될 수 있다. 부스트 제어기에서 회로들의 예시적인 설계가 아래에서 설명된다. 이 설계에서, (전압들 대신) 전류들이 합산 전류를 획득하기 위해 합산된다.
[0039] 도 4는 도 1의 부스트 제어기(190) 및 도 3의 부스트 제어기(190x)의 예시적인 설계인 부스트 제어기(190y)의 개략도를 도시한다. 도 4는 또한 도 1 및 도 3의 엔벨로프 증폭기(170)의 예시적인 설계인 엔벨로프 증폭기(170y)의 출력 부분을 도시한다. 도 4에 도시된 설계에서, 엔벨로프 증폭기(170y)는 P-채널 금속 산화물 반도체(PMOS) 트랜지스터(402) 및 N-채널 금속 산화물 반도체(NMOS) 트랜지스터(404)를 포함한다. PMOS 트랜지스터(402)는 서플라이 전압(Vsupply)에 커플링되는 그의 소스 및 제 1 구동 신호(Vdrp)를 수신하는 그의 게이트를 갖는다. Vsupply 전압은 Vbat 전압 또는 Vboost 전압일 수 있다. NMOS 트랜지스터(404)는 회로 접지에 커플링되는 그의 소스 및 제 2 구동 신호(Vdrn)를 수신하는 그의 게이트를 갖는다. 트랜지스터들(402, 404)의 드레인은 함께 커플링되고, Vout 전압을 제공한다. 다른 예시적인 설계들에서, PMOS 트랜지스터(402)는 NMOS 트랜지스터 또는 캐스코드 구조로 대체될 수 있다.
[0040] 도 4에서 도시된 예시적인 설계에서, 부스트 제어기(190y)는 변환기(310y), 합산기(320y), 피크 검출기(330y) 및 제어 회로(340y)를 포함하며, 이들은 도 3의 변환기(310), 합산기(320), 피크 검출기(330) 및 제어 회로(340)의 일 예시적인 설계이다. 변환기(310y)는 Vsupply 전압에 커플링되는 그의 소스, Vdrp 신호를 수신하는 그의 게이트, 및 노드 D에 헤드룸 전류(Ihr)를 제공하는 그의 드레인을 갖는 PMOS 트랜지스터(412)를 포함한다.
[0041] 합산기(320y)는 전압-전류(V-I) 변환기(422) 및 전류-전압(I-V) 변환기(424)를 포함한다. V-I 변환기(422) 내에서, 연산 증폭기(op-amp)(450)는 Venv 신호를 수신하는 그의 비-반전 입력, 노드 B에 커플링되는 그의 반전 입력, 및 NMOS 트랜지스터들(452 및 462)의 게이트들에 커플링되는 그의 출력을 갖는다. NMOS 트랜지스터(452)는 Vbat 전압에 커플링되는 그의 드레인 및 노드 B에 커플링되는 그의 소스를 갖는다. NMOS 트랜지스터(462)는 Vbat 전압에 커플링되는 그의 드레인 및 노드 B로 엔벨로프 전류(Ienv)를 제공하는 그의 소스를 갖는다. 레지스터(454)는 노드 B와 회로 접지 사이에 커플링된다. I-V 변환기(424) 내에서, op-amp(470)는 회로 접지에 커플링되는 그의 비-반전 입력, 노드 D에 커플링되는 그의 반전 입력, 및 Vsum 전압을 제공하는 그의 출력을 갖는다. op-amp(470)는 또한 회로 접지 대신 기준 전압에 커플링되는 그의 비-반전 입력을 가질 수 있다. 레지스터(472)는 op-amp(470)의 출력과 반전 입력 사이에 커플링된다.
[0042] 피크 검출기(330y)는 합산기(320y)의 출력에 커플링되는 그의 비-반전 입력, 노드 E에 커플링되는 그의 반전 입력, 및 NMOS 트랜지스터(432)의 게이트에 커플링되는 그의 출력을 갖는 op-amp(430)를 포함한다. NMOS 트랜지스터(432)는 Vbat 전압에 커플링되는 그의 드레인 및 피크 검출기(330y)의 출력인 노드 E에서 Vdet 전압을 제공하는 그의 소스를 갖는다. 커패시터(434) 및 레지스터(436)는 노드 E와 회로 접지 사이에 커플링된다.
[0043] 제어 회로(340y)는 피크 검출기(330y)의 출력에 커플링되는 비-반전 입력, Vbat 전압을 수신하는 반전 입력, 및 Enb 신호를 제공하는 출력을 갖는 비교기(Comp)(440)를 포함한다. 제어 회로(340y)는 또한 Vth 전압으로서 Vdet 전압을 제공한다.
[0044] 엔벨로프 증폭기(170y)는 Venv 신호에 기초하여 Vdrp과 Vdrn 신호를 생성하여서, 엔벨로프 증폭기(170y)의 출력의 Vout 전압은 엔벨로프 증폭기(170y)의 입력의 Venv 신호를 트래킹하게 된다. 엔벨로프 증폭기(170y)는 그것이 인에이블될 때 원하는 Iout 전류를 제공한다. 엔벨로프 증폭기(170y)는 양호한 선형성과 낮은 전력 소비 간의 양호한 트레이드오프를 제공할 수 있는 클래스 AB 증폭기일 수 있다. 클래스 AB 증폭기에 대해, PMOS 트랜지스터(402) 또는 NMOS 트랜지스터(404) 중 어느 하나는 임의의 주어진 순간에 로드 전류를 전도할 수 있다. 로드 전류를 전도하는 MOS 트랜지스터는 로드 전류를 전도하지 않는 MOS 트랜지스터에 대한 바이어스 전류뿐만 아니라 Iout 전류를 제공할 것이다. 따라서 PMOS 트랜지스터(402)가 Iout 전류를 전도하고 제공할 때, PMOS 트랜지스터(402)의 드레인 전류(Ipfet)는 엔벨로프 증폭기(170y)에 의해 제공되는 Iout 전류와 대략 동일하거나 또는
Figure 112015128825691-pct00019
이다.
[0045] 부스트 제어기(190y)는 다음과 같이 동작한다. 변환기(310y)는 (i) PMOS 트랜지스터(402)의 드레인 전류의 스케일링된 버전이고 (ii) 엔벨로프 증폭기(170y)에 의해 제공된 Iout 전류에 비례하는 헤드룸 전류(Ihr)를 제공한다. 엔벨로프 증폭기(170y) 내의 PMOS 트랜지스터(402)는 W/L의 치수를 가질 수 있으며, 여기서 W는 PMOS 트랜지스터(402)의 폭이고 L은 길이이다. 변환기(310y) 내의 PMOS 트랜지스터(412)는 K * W/L의 치수를 가질 수 있으며, 여기서 K는 임의의 값일 수 있다. K는 1과 동일하거나, 또는 1을 초과하거나, 또는 1 미만일 수 있다. 예를 들어, K는, 0.01, 또는 0.001과 동일할 수 있어서, Ihr 전류는 Iout 전류의 작은 부분이 된다. K는 고정된 값 또는 프로그래밍 가능한 값일 수 있다. 변환기(310y)로부터의 Ihr 전류는 다음과 같이 표현될 수 있다 :
Figure 112015128825691-pct00020
수식(2)
[0046] 수식(2)에 도시된 설계에서, Ihr 전류는 Iout 전류에 비례한다. 따라서 더 큰 Iout 전류는 더 큰 헤드룸을 발생시키며, 그 반대도 마찬가지이다.
[0047] 합산기(320y) 내의 V-I 변환기(422)는 Venv 신호를 수신하고 Ienv 전류를 제공한다. op-amp(450) 및 NMOS 트랜지스터(452)는 피드백 루프에 커플링되며, 이는 노드 B의 전압이 Venv 전압과 대략적으로 동일하게 유지한다. NMOS 트랜지스터(452)의 소스에 의해 제공된 전류(Ia)는 다음과 같이 주어질 수 있으며 :
Figure 112015128825691-pct00021
여기서 Rs는 레지스터(454)의 저항값이다. NMOS 트랜지스터(452, 462)는 동일한 게이트 전압을 수신하고 동일한 치수를 갖고 대략적으로 동일한 소스 전류들을 제공할 수 있다. 따라서 NMOS 트랜지스터(462)의 소스 전류는 다음과 같이 표현될 수 있다 :
Figure 112015128825691-pct00022
수식(3)
[0048] 변환기(310y)로부터의 Ihr 전류 및 및 V-I 변환기(422)로부터의 Ienv 전류는 노드 D에서 합산된다. 합산 전류(Isum)는 다음과 같이 표현될 수 있다 :
Figure 112015128825691-pct00023
수식(4)
[0049] 합산기(320y) 내의 I-V 변환기(424)는 노드 D로부터 Isum 전류를 수신하고 피크 검출기(330y)에 합산 전압(Vsum)을 제공한다. Isum 전류는 레지스터(472)를 통과하고 Vsum 전압은 Isum 전류로 인해 레지스터(472)에 걸친 전압 강하에 의해 결정된다. Vsum 전압은 다음과 같이 표현될 수 있다 :
Figure 112015128825691-pct00024
수식(5)
여기서 Rf는 레지스터(472)의 저항값이다.
[0050] 피크 검출기(330y)는 Vsum 전압의 피크를 검출한다. 피크 검출기(330y) 내에서, op-amp(430) 및 NMOS 트랜지스터(432)는 피드백 루프에서 커플링된다. Vsum 전압이 Vdet 전압을 초과할 때, op-amp(430)은 높은 전압을 출력하고 NMOS 트랜지스터(432)는 턴 온된다. 이러한 경우에, 커패시터(434)는 NMOS 트랜지스터(432)를 통해 더 높은 전압으로 충전된다. 역으로, Vsum 전압이 Vdet 전압 미만일 때, op-amp(430)은 낮은 전압을 출력하고 NMOS 트랜지스터(432)는 턴 오프된다. 이러한 경우에, 커패시터(434)는 레지스터(436)를 통해 느리게 방전되고, 커패시터(434)에 걸친 전압은 느리게 하락한다. Vdet 전압은 이에 따라 (i) 상승하는 Vsum 전압을 따르도록 빠르게 증가하고 (ii) 하강하는 Vsum 전압에 대해 느리게 감소한다.
[0051] 제어 회로(340y)는 Vdet 전압을 수신하고 Vth 전압 및 Enb 신호를 제공한다. 제어 회로(340y) 내에서, 비교기(440)는 Vth 전압에 대해 Vdet 전압을 비교하고, Vdet 전압이 Vbat 전압을 초과할 때 Enb 신호 상에서 로직 하이('1')를 출력하고, Vdet 전압이 Vbat 전압 미만일 때 Enb 신호 상에서 로직 로우('0')를 출력한다. 제어 회로(340y)는 또한, 위에서 설명된 바와 같이, 시간 및/또는 전압 레벨 히스테리시스를 갖는 Enb 신호를 생성할 수 있다.
[0052] 도 4는 부스트 제어기(190y) 내의 회로들의 예시적인 설계를 도시한다. 부스트 제어기의 회로들은 또한 다른 방식들로 구현될 수 있다. 일반적으로, 부스트 제어기(190)는 엔벨로프 증폭기(170)에 의한 Vout 신호의 압축을 방지하고 배터리 전력을 보존하기 위해 부스트 변환기(180)의 동작을 제어할 수 있다. 부스트 제어기(190)는 예를 들어, 도 3 및 도 4에서 도시된 바와 같이, Iout 전류 및 Venv 신호에 기초하여 Vth 전압 및 Enb 신호를 생성할 수 있다. 부스트 제어기(190)는 Vbat 전압이 충분히 높지 않을 때 부스트 변환기(180)를 인에이블하기 위한 Enb 신호를 생성할 수 있다. 또한, 부스트 제어기(190)는 Vboost 전압이 (i) Vout 신호의 압축을 방지하기 위해 충분히 높지만, (ii) 전력 소비를 감소시키기 위해 너무 높지 않게 되도록 Vth 전압을 제공할 수 있다. Vth 전압은 Vout 신호에 엔벨로프 증폭기(170)에 대한 충분한 헤드룸을 더한 것의 피크보다 더 높을 수 있다. 헤드룸은 엔벨로프 증폭기(170)로부터의 출력 전류의 함수일 수 있다.
[0053] 엔벨로프 증폭기(170)의 출력 전류에 기초하여 헤드룸을 조정하는 것은 다양한 동작 시나리오들에서 양호한 성능을 보장할 수 있다. 예를 들어, LTE(Long Term Evolution) 시스템에서, 무선 디바이스(100)는 1.44 내지 20 MHz의 범위 내에 있는 시스템 대역폭 내에서 180 kHz의 12 개의 서브캐리어를 커버할 수 있는 하나의 자원 블록(RB) 상에서 업링크 신호를 전송할 수 있다. 업링크 신호에 대한 1-RB의 파형은 매우 느린 피크를 가질 수 있다. 이러한 경우에, 인덕터(162)는 전류를 다 써버릴 수 있고 엔벨로프 증폭기(170)는 순간적으로 모든 로드 전류를 제공해야 할 수 있다. 더 많은 전압 헤드룸은, 엔벨로프 증폭기(170)가 (i) 1- RB 파형의 느린 피크에 있어서도 모든 로드 전류를 제공하고 (ii) 더 빠른 파형에 대해 양호한 효율을 유지할 수 있다는 것을 보장할 수 있다.
[0054] 도 5는 각각 도 1의 스위치기(160) 및 엔벨로프 증폭기(170)의 예시적인 설계인 스위치기(160z) 및 엔벨로프 증폭기(170z)의 개략도를 도시한다. 엔벨로프 증폭기(170z) 내에서, op-amp(510)는 Venv 신호를 수신하는 그의 비-반전 입력, (노드 F인) 엔벨로프 증폭기(170z)의 출력에 커플링되는 그의 반전 입력, 및 클래스 AB 드라이버(512)의 입력에 커플링되는 그의 출력을 갖는다. 드라이버(512)는 (i) PMOS 트랜지스터(514)의 게이트에 커플링되고 Vdrp 신호를 제공하는 그의 제 1 출력 및 (ii) NMOS 트랜지스터(516)의 게이트에 커플링되고 Vdrn 신호를 제공하는 그의 제 2 출력을 갖는다. NMOS 트랜지스터(516)는 노드 F에 커플링되는 그의 드레인 및 회로 접지에 커플링되는 그의 소스를 갖는다. PMOS 트랜지스터(514)는 노드 F에 커플링되는 그의 드레인 및 PMOS 트랜지스터(518 및 520)의 드레인들에 커플링되는 그의 소스를 갖는다. PMOS 트랜지스터(518)는 C1 제어 신호를 수신하는 그의 게이트 및 Vbat 전압을 수신하는 그의 소스를 갖는다. PMOS 트랜지스터(520)는 C2 제어 신호를 수신하는 그의 게이트 및 Vboost 전압을 수신하는 그의 소스를 갖는다.
[0055] 도 5에서 도시된 예시적인 설계에서, 전류 센서(164)는 노드 F와 노드 A 사이에 커플링되고 엔벨로프 증폭기(170z)에 의해 제공되는 Iout 전류를 감지한다. 센서(164)는 노드 A에 Iout 전류 대부분을 전달하고 스위치기(160z)에 작은 감지된 전류(Isen)를 제공한다. Isen 전류는 엔벨로프 증폭기(170z)로부터의 Iout 전류의 작은 부분이다. 다른 예시적인 설계에서, 전류 센서(164)는 예를 들어, 도 4의 PMOS 트랜지스터(412)와 유사한, PMOS 트랜지스터(514)와 병렬로 커플링되고 Vdrp 신호를 수신하는 PMOS 트랜지스터로 구현될 수 있다.
[0056] 스위치기(160z) 내에서, 전류 감지 증폭기(530)는 전류 센서(164)에 커플링되는 그의 입력 및 스위치기 드라이버(532)의 입력에 커플링되는 그의 출력을 갖는다. 드라이버(532)는 PMOS 트랜지스터(534)의 게이트에 커플링되는 그의 제 1 출력(S1) 및 NMOS 트랜지스터(536)의 게이트에 커플링되는 그의 제 2 출력(S2)을 갖는다. NMOS 트랜지스터(536)는 (노드 G인) 스위치기(160z)의 출력에 커플링되는 그의 드레인 및 회로 접지에 커플링되는 그의 소스를 갖는다. PMOS 트랜지스터(534)는 노드 G에 커플링 그의 드레인 및 Vbat 전압을 수신하는 그의 소스를 갖는다. 인덕터(162)는 노드 A와 노드 G 사이에 커플링된다.
[0057] 스위치기(160z)는 다음과 같이 동작한다. 스위치기(160z)는 전류 센서(164)가 엔벨로프 증폭기(170z)로부터 높은 출력 전류를 감지하고 드라이버(532)에 낮은 감지된 전압을 제공할 때, 온 상태에 있다. 드라이버(532)는 그 후, PMOS 트랜지스터(534)의 게이트에 낮은 전압을 그리고 NMOS 트랜지스터(536)의 게이트에 낮은 전압을 제공한다. PMOS 트랜지스터(534)는 턴 온되고 Vbat 전압으로부터의 에너지를 저장하는 인덕터(162)에 Vbat 전압을 커플링한다. 인덕터(162)를 통한 전류는 ON 상태 동안 상승하며, 상승의 레이트는 (i) 노드 A에서 Vbat 전압과 Vpa 전압 간의 차이 및 (ii) 인덕터(162)의 인덕턴스에 의존한다. 역으로, 스위치기(160z)는 전류 센서(164)가 엔벨로프 증폭기(170z)로부터 낮은 출력 전류를 감지하고 드라이버(532)에 높은 감지된 전압을 제공할 때, 오프 상태에 있다. 드라이버(532)는 그 후, PMOS 트랜지스터(534)의 게이트에 높은 전압을 그리고 NMOS 트랜지스터(536)의 게이트에 높은 전압을 제공한다. NMOS 트랜지스터(536)는 턴 온되고 인덕터(162)는 노드 A와 회로 접지 간에 커플링된다. 인덕터(162)를 통한 전류는 오프 상태 동안 하락하며, 하락의 레이트는 노드 A의 Vpa 전압 및 인덕터(162)의 인덕턴스에 의존한다. Vbat 전압은 이에 따라 온 상태 동안 인덕터(162)를 통해 전력 증폭기(130)에 전류를 제공하고 인덕터(162)는 오프 상태 동안 전력 증폭기(130)에 그의 저장된 에너지를 제공한다. 위에서 설명된 1-RB 파형에 대해, 인덕터(162)의 전류는 피크 동안 제로로 하락할 수 있고, 엔벨로프 증폭기(170z)는 모든 로드 전류를 제공할 수 있다. 이러한 경우에, 엔벨로프 증폭기(170z)가 원하는 로드 전류를 제공할 수 있다는 것을 충분히 큰 헤드룸이 보장할 수 있다.
[0058] 엔벨로프 증폭기(170z)는 효율을 개선하기 위해 필요할 때만 Vboost 전압에 기초하여 그리고 남은 시간에는 Vbat 전압에 기초하여 동작할 수 있다. 예를 들어, 엔벨로프 증폭기(170z)는 Vbat 전압에 기초하여 대략 전력의 85% 및 Vboost 전압에 기초하여 전력의 대략 15%만을 제공할 수 있다. RFout 신호의 큰 엔벨로프로 인해 높은 Vpa 전압이 전력 증폭기(130)에 대해 필요한 경우, Enb 신호는 로직 하이(예를 들어, Vbat)에 있고, C1의 제어 신호는 로직 하이(예를 들어, Vbat)에 있고, C2 제어 신호는 로직 로우(예를 들어, 0V)에 있다. 이러한 경우에, 부스트 변환기(180)가 인에이블되어 Vboost 전압을 생성하고 PMOS 트랜지스터(520)는 턴 온되어 PMOS 트랜지스터(514)의 소스에 Vboost 전압을 제공하고, PMOS 트랜지스터(518)는 턴 오프된다. 역으로, 높은 Vpa 전압이 전력 증폭기(130)에 대해 필요하지 않은 경우, Enb 신호는 로직 로우에 있고, C1 제어 신호는 로직 로우에 있고, C2 제어 신호는 로직 하이에 있다. 이러한 경우에, 부스트 변환기(180)는 디스에이블되고, PMOS 트랜지스터(520)가 턴 오프되고, PMOS 트랜지스터(518)는 턴 온되어 PMOS 트랜지스터(514)의 소스에 Vbat 전압을 제공한다. C1 및 C2는 제어 신호들은 Enb 제어 신호에 기초하여 생성될 수 있는데, 예를 들어, C1 = Enb이고 C2 = 반전된 (Enb)이다.
[0059] 엔벨로프 증폭기(170z)는 다음과 같이 동작한다. 엔벨로프 신호가 증가할 때, op-amp(510)의 출력은 증가하고, NMOS 트랜지스터(516)가 거의 턴 오프될 때까지 Vdrp 신호는 감소하고 Vdrn 신호는 감소하고 엔벨로프 증폭기(170z)의 출력은 증가한다. 엔벨로프 신호가 감소할 때, 반대도 참이다. 엔벨로프 증폭기(170z)의 출력으로부터 op-amp(510)의 반전 입력으로의 음의 피드백은 단위 이득을 갖는 엔벨로프 증폭기(170z)를 발생시킨다. 따라서 엔벨로프 증폭기(170z)의 출력은 엔벨로프 신호를 따르고 Vpa 전압은 엔벨로프 신호와 대략적으로 동일하다. 드라이버(512)는 효율을 개선하기 위해 클래스 AB 증폭기로 구현될 수 있어서, MOS 트랜지스터들(514, 516)에 대한 작은 바이어스 전류에 있어서도 큰 출력 전류가 공급될 수 있게 된다.
[0060] 도 5는 도 1의 스위치기(160) 및 엔벨로프 증폭기(170)의 예시적인 설계를 도시한다. 스위치기(160) 및 엔벨로프 증폭기(170)는 또한 다른 방식으로 구현될 수 있다. 예를 들어, 스위치기(160)는 Isen 전류 및 오프셋 전류를 수신하여 합산하고 합산 전류를 전류 감지 증폭기(530)에 제공하는 합산기를 포함할 수 있다. 합산 전류는 오프셋 전류 만큼 Isen 전류보다 더 낮을 수 있어서, 스위치기(160)는 더 긴 시간 기간 동안 턴 온되고 전력 증폭기(130)에 대해 더 큰 Iind 전류를 제공할 수 있다. 엔벨로프 증폭기(170)는 2001년 10월 9일 발행되고 발명의 명칭이 "Apparatus and Method for Efficiently Amplifying Wideband Envelope Signals"인 미국 특허 번호 제6,300,826호에서 설명된 바와 같이 구현될 수 있다.
[0061] 스위치기(160z)는 높은 효율을 가지며 전력 증폭기(130)에 대한 서플라이 전류 대부분을 전달한다. 엔벨로프 증폭기(170z)는 선형 스테이지로서 동작하며, (예를 들어, MHz 범위의) 상대적으로 높은 대역폭을 갖는다. 스위치기(160z)는 엔벨로프 증폭기(170z)로부터의 출력 전류를 감소시키도록 동작하며, 이는 전체 효율을 개선한다.
[0062] 도 6은 도 1의 부스트 변환기(180)의 예시적인 설계인 부스트 변환기(180z)의 개략도를 도시한다. 부스트 변환기(180z) 내에서, 인덕터(612)는 Vbat 전압을 수신하는 한 단부 및 노드 H에 커플링되는 다른 단부를 갖는다. NMOS 트랜지스터(614)는 회로 접지에 커플링되는 그의 소스, CB 제어 신호를 수신하는 그의 게이트, 및 노드 H에 커플링되는 그의 드레인을 갖는다. 다이오드(616)는 노드 H에 커플링되는 그의 애노드 및 부스트 변환기(180z)의 출력에 커플링되는 그의 캐소드를 갖는다. 커패시터(618)는 회로 접지에 커플링되는 한 단부 및 부스트 변환기(180z)의 출력에 커플링되는 다른 단부를 갖는다. 부스트 제어기(620)는 NMOS 트랜지스터(614)의 드레인에서 Vth 전압, Vboost 전압, 및 감지된 전류를 수신한다. 부스트 제어기(620)는 Vth 및 Vboost 전압 및 감지된 전류에 기초하여 Cb 제어 신호를 생성한다. Cb 제어 신호는 NMOS 트랜지스터(614)를 턴 온 또는 턴 오프한다.
[0063] 부스트 변환기(180z)는 다음과 같이 동작한다. 온 상태에서, NMOS 트랜지스터(614)는 폐쇄되고, 인덕터(612)는 Vbat 전압과 회로 접지 사이에 커플링되고, 인덕터(612)를 통한 전류는 증가한다. 오프 상태에서, NMOS 트랜지스터(614)는 개방되고, 인덕터(612)로부터의 전류는 부스트 변환기(180)의 출력(도 6에서 도시되지 않음)에서 로드 및 커패시터(618)로 다이오드(616)를 통해 흐른다. Vboost 전압은 다음과 같이 표현될 수 있다 :
Figure 112015128825691-pct00025
수식(6)
Figure 112015128825691-pct00026
수식(7)
여기서 Duty_Cycle은 NMOS 트랜지스터(614)가 턴 온되는 듀티 사이클이다.
[0064] 부스트 제어기(620)는 원하는 Vboost 전압을 획득하고 부스트 변환기(180)의 적절한 동작을 보장하기 위해 적절한 듀티 사이클을 갖는 Cb 제어 신호를 생성한다. 부스트 제어기(620)는 Vth 전압에 대해 Vboost 전압을 비교할 수 있고, Vboost 전압이 Vth 전압과 매칭하도록 Cb 제어 신호를 생성할 수 있다. 부스트 제어기(620)는 비교기 및/또는 다른 회로들을 포함할 수 있다. 감지된 전류는 제어 루프의 안정성을 보장할 수 있다.
[0065] 예시적인 설계에서, 장치(예를 들면, 집적 회로, 무선 디바이스, 회로 모듈 등)는 예를 들어, 도 1에서 도시된 바와 같은 증폭기 및 부스트 변환기를 포함할 수 있다. 증폭기(예를 들어, 엔벨로프 증폭기(170))는 엔벨로프 신호 및 가변 부스트된 서플라이 전압을 수신하고 출력 전압 및 출력 전류를 제공할 수 있다. 부스트 변환기(예를 들어, 부스트 변환기(180))는 파워 서플라이 전압(예를 들면, 배터리 전압) 및 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호를 수신하고 파워 서플라이 전압 및 적어도 하나의 신호에 기초하여 가변 부스팅된 서플라이 전압을 생성할 수 있다.
[0066] 장치는 추가로 엔벨로프 신호 및/또는 출력 전압에 기초하여 부스트 변환기에 대한 적어도 하나의 신호를 생성할 수 있는 부스트 제어기(예를 들어 부스트 제어기(190))를 포함할 수 있다. 부스트 제어기는 엔벨로프 신호 및/또는 출력 전압에 기초하여 인에이블 신호를 생성할 수 있다. 대안적으로 또는 부가적으로, 부스트 제어기는 엔벨로프 신호 및/또는 출력 전압에 기초하여 부스트 변환기에 대한 임계 전압을 생성할 수 있다. 적어도 하나의 신호는 인에이블 신호 및/또는 임계 전압을 포함할 수 있다. 부스트 변환기는 인에이블 신호에 기초하여 인에이블되거나 디스에이블될 수 있다. 부스트 변환기는 파워 서플라이 전압 및 임계 전압에 기초하여 가변 부스팅된 서플라이 전압을 생성할 수 있다.
[0067] 예시적인 설계에서, 부스트 제어기는 헤드룸에 추가로 기초하여 임계 전압을 생성할 수 있으며, 이는 헤드룸 전압 또는 헤드룸 전류일 수 있다. 부스트 제어기는 증폭기로부터의 출력 전류, 출력 전류의 프로그래밍 가능한 스케일링된 버전, 또는 몇몇 다른 분량(quantity)에 기초하여 헤드룸을 결정할 수 있다. 부스트 제어기는 헤드룸 및 엔벨로프 신호 또는 출력 전압에 기초하여 합산 전압을 결정하고, 합산 전압의 피크를 검출하고 합산 전압의 검출된 피크에 기초하여 임계 전압을 결정할 수 있다. 부스트 제어기는 또한 합산 전압의 검출된 피크에 기초하여 인에이블 신호를 생성할 수 있다. 예를 들어, 부스트 제어기는 (i) 합산 전압의 검출된 피크가 파워 서플라이 전압을 초과할 때, 부스트 변환기를 인에이블하거나 또는 (ii) 합산 전압의 검출된 피크가 파워 서플라이 전압 아래로 떨어질 때 부스트 변환기를 디스에이블하도록 인에이블 신호를 생성할 수 있다. 부스트 제어기는 또한 합산 전압의 검출된 피크가 미리 결정된 양의 시간 동안, 및/또는 미리 결정된 양만큼 파워 서플라이 전압 아래로 떨어질 때, 부스트 변환기를 디스에이블하기 위한 인에이블 신호를 생성할 수 있다.
[0068] 예시적인 설계에서, 부스트 제어기는, 변환기, 합산기, 피크 검출기 및 제어 회로를 포함할 수 있다. 변환기(예를 들어, 도 3의 변환기(310))는 출력 전류에 기초하여 헤드룸을 결정할 수 있다. 합산기(예를 들어, 합산기(320))는 헤드룸 및 엔벨로프 신호 또는 출력 전압을 합산하고 합산 전압을 제공할 수 있다. 피크 검출기(예를 들어, 피크 검출기(330))는 합산 전압의 피크를 검출하고 검출된 피크 전압을 제공할 수 있다. 제어 회로(예를 들면, 제어 회로(340))는 검출된 피크 전압에 기초하여 임계 전압 및/또는 인에이블 신호를 결정할 수 있다.
[0069] 도 7은 가변 부스팅된 서플라이 전압을 생성하기 위한 프로세스(700)의 예시적인 설계를 도시한다. 적어도 하나의 신호는 엔벨로프 신호에 기초하여 결정될 수 있다(블록 712). 가변 부스팅된 서플라이 전압은 파워 서플라이 전압 및 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호에 기초하여 생성될 수 있다(블록 714). 엔벨로프 신호는 출력 전압 및 출력 전류를 획득하도록 가변 부스팅된 서플라이 전압으로 증폭될 수 있다(블록 716).
[0070] 예시적인 설계에서, 인에이블 신호는 엔벨로프 신호 및/또는 출력 전압에 기초하여 생성될 수 있다. 대안적으로 또는 부가적으로, 임계 전압은 엔벨로프 신호 및/또는 출력 전압에 기초하여 생성될 수 있다. 임계 전압은 또한 헤드룸 추가로 기초하여 생성될 수 있다. 적어도 하나의 신호는 인에이블 신호 및/또는 임계 전압을 포함할 수 있다. 가변 부스팅된 서플라이 전압은 파워 서플라이 전압 및 임계 전압에 기초하여 생성될 수 있다. 가변 부스팅된 서플라이 전압의 생성은 인에이블 신호에 기초하여 인에이블 또는 디스에이블될 수 있다.
[0071] 도 8은 부스트 변환기를 제어하기 위한 적어도 하나의 신호를 생성하기 위한 프로세스(712x)의 예시적인 설계를 도시한다. 프로세스(712x)는 도 7의 단계(712)를 위해 사용할 수 있다. 헤드룸이 증폭기의 출력 전류에 기초하여 결정될 수 있다(블록 812). 합산 전압은 헤드룸 및 증폭기에 제공된 엔벨로프 신호 및/또는 증폭기로부터의 출력 전압에 기초하여 결정될 수 있다(블록 814). 합산 전압의 피크가 검출될 수 있다(블록 816). 임계 전압은 합산 전압의 검출된 피크에 기초하여 결정될 수 있다(블록 818). 인에이블 신호는 합산 전압의 검출된 피크에 기초하여 또한 생성될 수 있다(블록 820).
[0072] 여기서 설명되는 회로들(예를 들어, 엔벨로프 증폭기, 부스트 변환기, 부스트 제어기 등)은 IC, 아날로그 IC, RFIC, 혼합-신호 IC, ASIC, 인쇄 회로 보드(PCB), 전자 디바이스 등 상에서 구현될 수 있다. 회로들은 또한 CMOS(complementary metal oxide semiconductor), NMOS, PMOS, BJT(bipolar junction transistor), BiCMOS(bipolar-CMOS), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), HBT(heterojunction bipolar transistor)들, HEMT(high electron mobility transistor)들, SOI(silicon-on-insulator)들 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
[0073] 여기서 설명되는 회로들을 구현하는 장치는 자립형 디바이스일 수 있거나, 또는 더 큰 디바이스의 부분일 수 있다. 디바이스는, (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (iii) RF 수신기(RFR) 또는 RF 전송기/수신기(RTR)와 같은 RFIC, (iv) 모바일 스테이션 모뎀(MSM)과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수 있는 모듈, (vi) 수신기, 셀룰러 전화, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (ⅶ) 기타 등일 수 있다.
[0074] 하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상에 저장되거나 이로써 전송될 수 있다. 컴퓨터 판독 가능 매체는 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 둘 다를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체 일 수 있다. 제한적이지 않은 예로서, 이러한 컴퓨터 판독 가능 매체는, RAM, ROM, EEPROM, FLASH 메모리, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스, 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드를 전달하거나 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스 될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체라고 적절하게 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL: digital subscriber line), 또는 무선 기술들(이를테면, 적외선, 라디오, 마이크로파)을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL 또는 무선 기술들(이를테면, 적외선, 라디오, 마이크로파)이 매체의 정의에 포함된다. 본원에 사용되는 디스크(disk 및 disc)는 컴팩트 disc(CD), 레이저 disc, 광학 disc, 디지털 다용도 disc(DVD), 플로피 disk 및 블루레이 disc를 포함하며, 포함하며, 여기서 disk들은 일반적으로 데이터를 자기적으로 재생하는 한편, disc들은 데이터를 레이저를 이용하여 광학적으로 재생한다. 이들의 결합은 또한 컴퓨터 판독 가능 매체들의 범위 내에 포함되어야 한다.
[0075] 본 개시의 이전 설명은 당업자가 본 개시를 실시하거나 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변형은 당업자에게 쉽게 자명하게 될 것이며, 여기에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변동들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에 설명된 예들 및 설계들로 한정되도록 의도되는 것이 아니라, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위로 허여될 것이다.

Claims (25)

  1. 엔벨로프 신호 및 가변 부스팅된 서플라이 전압을 수신하고 그리고 출력 전압 및 출력 전류를 제공하도록 구성된 증폭기;
    상기 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호 및 파워 서플라이 전압을 수신하고 그리고 상기 파워 서플라이 전압 및 상기 적어도 하나의 신호에 기초하여 상기 가변 부스팅된 서플라이 전압을 생성하도록 구성된 부스트 변환기; 및
    상기 엔벨로프 신호 또는 상기 출력 전압에 기초하여 상기 부스트 변환기에 대한 상기 적어도 하나의 신호를 생성하도록 구성된 부스트 제어기를 포함하며,
    상기 부스트 제어기는,
    상기 출력 전류에 기초하여 헤드룸(headroom)을 결정하도록 구성된 변환기;
    상기 헤드룸, 및 상기 엔벨로프 신호 또는 상기 출력 전압을 합산하고 그리고 합산 전압을 제공하도록 구성된 합산기; 및
    상기 합산 전압의 피크를 검출하고 그리고 검출된 피크 전압을 제공하도록 구성된 피크 검출기를 포함하는, 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 적어도 하나의 신호는 인에이블 신호를 포함하고, 상기 부스트 변환기는 상기 인에이블 신호에 기초하여 인에이블 또는 디스에이블되는, 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 신호는 임계 전압을 포함하고, 상기 부스트 변환기는 상기 파워 서플라이 전압 및 상기 임계 전압에 기초하여 상기 가변 부스팅된 서플라이 전압을 생성하도록 구성되는, 장치.
  5. 제 4 항에 있어서,
    상기 부스트 제어기는 상기 헤드룸에 추가로 기초하여 상기 임계 전압을 생성하도록 구성되는, 장치.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 부스트 제어기는 상기 증폭기로부터의 상기 출력 전류의 프로그래밍 가능 스케일링 버전(programmable scaled version)에 기초하여 상기 헤드룸을 결정하도록 구성되는, 장치.
  8. 제 5 항에 있어서,
    상기 부스트 제어기는 상기 합산 전압의 검출된 피크에 기초하여 상기 임계 전압을 결정하도록 구성되는, 장치.
  9. 제 8 항에 있어서,
    상기 부스트 제어기는 상기 합산 전압의 검출된 피크에 기초하여 인에이블 신호를 생성하도록 구성되고, 상기 적어도 하나의 신호는 상기 인에이블 신호를 포함하고, 상기 부스트 변환기는 상기 인에이블 신호에 기초하여 인에이블 또는 디스에이블되는, 장치.
  10. 제 9 항에 있어서,
    상기 부스트 제어기는 상기 합산 전압의 검출된 피크가 상기 파워 서플라이 전압을 초과할 때 상기 부스트 변환기를 인에이블하고, 상기 합산 전압의 검출된 피크가 상기 파워 서플라이 전압 아래로 떨어질 때 상기 부스트 변환기를 디스에이블하도록 상기 인에이블 신호를 생성하게 구성되는, 장치.
  11. 제 10 항에 있어서,
    상기 부스트 제어기는 상기 합산 전압의 검출된 피크가 미리 결정된 양의 시간 동안, 또는 미리 결정된 양만큼, 또는 둘 다에 의해 상기 파워 서플라이 전압 아래로 떨어질 때, 상기 부스트 변환기를 디스에이블하도록 상기 인에이블 신호를 생성하게 구성되는, 장치.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 부스트 제어기는,
    상기 검출된 피크 전압에 기초하여 임계 전압을 결정하도록 구성된 제어 회로를 더 포함하고,
    상기 적어도 하나의 신호는 상기 임계 전압을 포함하고, 상기 부스트 변환기는 상기 파워 서플라이 전압 및 상기 임계 전압에 기초하여 상기 가변 부스팅된 서플라이 전압을 생성하도록 구성되는, 장치.
  14. 제 13 항에 있어서,
    상기 제어 회로는 상기 검출된 피크 전압에 기초하여 인에이블 신호를 결정하도록 구성되고, 상기 적어도 하나의 신호는 상기 인에이블 신호를 포함하고, 상기 부스트 변환기는 상기 인에이블 신호에 기초하여 인에이블 또는 디스에이블되는, 장치.
  15. 엔벨로프 신호 또는 증폭기의 출력 전압에 기초하여 적어도 하나의 신호를 생성하는 단계;
    상기 엔벨로프 신호에 기초하여 결정된 상기 적어도 하나의 신호 및 파워 서플라이 전압에 기초하여 가변 부스팅된 서플라이 전압을 생성하는 단계; 및
    상기 출력 전압 및 출력 전류를 획득하도록 상기 가변 부스팅된 서플라이 전압으로 상기 엔벨로프 신호를 증폭하는 단계를 포함하며,
    상기 적어도 하나의 신호를 생성하는 단계는,
    상기 출력 전류에 기초하여 헤드룸(headroom)을 결정하는 단계;
    상기 헤드룸, 및 상기 엔벨로프 신호 또는 상기 출력 전압에 기초하여 합산 전압을 결정하고 그리고 합산 전압을 제공하는 단계; 및
    상기 합산 전압의 피크를 검출하고 그리고 검출된 피크 전압을 제공하는 단계를 포함하는, 방법.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 신호는 인에이블 신호를 포함하고, 상기 가변 부스팅된 서플라이 전압의 생성은 상기 인에이블 신호에 기초하여 인에이블 또는 디스에이블되는, 방법.
  17. 제 15 항에 있어서,
    상기 적어도 하나의 신호는 임계 전압을 포함하고, 상기 가변 부스팅된 서플라이 전압은 상기 파워 서플라이 전압 및 상기 임계 전압에 기초하여 생성되는, 방법.
  18. 제 17 항에 있어서,
    상기 적어도 하나의 신호를 생성하는 단계는 상기 헤드룸에 추가로 기초하여 상기 임계 전압을 생성하는 단계를 포함하는, 방법.
  19. 삭제
  20. 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호 및 파워 서플라이 전압에 기초하여 가변 부스팅된 서플라이 전압을 생성하기 위한 수단;
    출력 전압 및 출력 전류를 획득하도록 상기 가변 부스팅된 서플라이 전압으로 상기 엔벨로프 신호를 증폭하기 위한 수단; 및
    상기 엔벨로프 신호 또는 상기 출력 전압에 기초하여 상기 가변 부스팅된 서플라이 전압을 생성하기 위한 수단에 대한 상기 적어도 하나의 신호를 생성하기 위한 수단을 포함하며,
    상기 적어도 하나의 신호를 생성하기 위한 수단은,
    상기 출력 전류에 기초하여 헤드룸(headroom)을 결정하기 위한 수단;
    상기 헤드룸, 및 상기 엔벨로프 신호 또는 상기 출력 전압을 합산하고 그리고 합산 전압을 제공하기 위한 수단; 및
    상기 합산 전압의 피크를 검출하고 그리고 검출된 피크 전압을 제공하기 위한 수단을 포함하는, 장치.
  21. 제 20 항에 있어서,
    상기 적어도 하나의 신호는 인에이블 신호를 포함하고, 상기 가변 부스팅된 서플라이 전압의 생성은 상기 인에이블 신호에 기초하여 인에이블 또는 디스에이블되는, 장치.
  22. 제 20 항에 있어서,
    상기 적어도 하나의 신호는 임계 전압을 포함하고, 상기 가변 부스팅된 서플라이 전압은 상기 파워 서플라이 전압 및 상기 임계 전압에 기초하여 생성되는, 장치.
  23. 제 22 항에 있어서,
    상기 적어도 하나의 신호를 생성하기 위한 수단은 상기 헤드룸에 추가로 기초하여 상기 임계 전압을 생성하기 위한 수단을 포함하는, 장치.
  24. 삭제
  25. 적어도 하나의 컴퓨터로 하여금, 엔벨로프 신호에 기초하여 결정된 적어도 하나의 신호 및 파워 서플라이 전압에 기초한 가변 부스팅된 서플라이 전압의 생성을 지시하게 하기 위한 코드;
    상기 적어도 하나의 컴퓨터로 하여금, 출력 전압 및 출력 전류를 획득하도록 상기 가변 부스팅된 서플라이 전압으로 상기 엔벨로프 신호의 증폭을 지시하게 하기 위한 코드; 및
    상기 적어도 하나의 컴퓨터로 하여금, 상기 엔벨로프 신호 또는 상기 출력 전압에 기초한 상기 적어도 하나의 신호의 생성을 지시하게 하기 위한 코드를 포함하며,
    상기 적어도 하나의 컴퓨터로 하여금, 상기 적어도 하나의 신호의 생성을 지시하게 하기 위한 코드는,
    상기 적어도 하나의 컴퓨터로 하여금, 상기 출력 전류에 기초한 헤드룸(headroom)의 결정을 지시하게 하기 위한 코드;
    상기 적어도 하나의 컴퓨터로 하여금, 상기 헤드룸, 및 상기 엔벨로프 신호 또는 상기 출력 전압의 합산 및 합산 전압의 제공을 지시하게 하기 위한 코드; 및
    상기 적어도 하나의 컴퓨터로 하여금, 상기 합산 전압의 피크의 검출 및 검출된 피크 전압의 제공을 지시하게 하기 위한 코드를 포함하는, 비-일시적 컴퓨터 판독가능 저장 매체.
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