KR102288009B1 - 이미지 제거 콤플렉스 대역통과 필터 - Google Patents

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Abstract

본 발명은 이미지 제거 콤플렉스 대역통과 필터를 개시한다. 본 발명에 따르면, I-위상 신호가 입력되며 제1 연산증폭기 및 제2 연산 증폭기를 포함하는 제1 바이쿼드; Q-위상 신호가 입력되며 제3 연산증폭기 및 제4 연산 증폭기를 포함하는 제2 바이쿼드; 상기 제1 연산 증폭기의 입력단과 상기 제3 연산 증폭기의 출력단, 상기 제1 연산 증폭기의 출력단과 상기 제3 연산 증폭기의 입력단과 교차 연결되는 제1 가변 저항; 및 상기 제2 연산 증폭기의 입력단과 상기 제4 연산 증폭기의 출력단, 상기 제2 연산 증폭기의 출력단과 상기 제4 연산 증폭기의 입력단과 교차 연결되는 제2 가변 저항을 포함하는 CMOS 콤플렉스 대역통과 필터가 제공된다.

Description

이미지 제거 콤플렉스 대역통과 필터{Image rejection complex bandpass filter}
본 발명은 이미지 제거 콤플렉스 대역통과 필터에 관한 것으로서, 보다 상세하게는 이미지 주파수 성분 제거 기능을 갖는 기저대역 콤플렉스 필터에 관한 것이다.
무선통신을 위한 RF 수신기는 크게 헤테로다인 구조(Heterodyne Architecture), 직접변환 Zero-IF 구조(Direct-Conversion Zero-IF Architecture), Low-IF 구조(Low-IF Architecture)로 구분된다.
이중에서 Low-IF 수신기는 헤테로다인 구조에 비해 회로 구조가 간단하고, Zero-IF 구조에서 나타나는 플리커 잡음(Flicker Noise)이나 DC 오프셋(DC Offset)에 의한 수신기의 열화를 줄일 수 있다는 장점이 있다.
이 때문에, Low-IF 수신기 구조는 블루투스와 같은 저전력 무선통신용 CMOS RF 수신기에 많이 적용되고 있다.
Low-IF 구조 CMOS RF 무선통신 수신기는 아날로그 기저대역에서 이미지 주파수 성분을 제거하기 위한 콤플렉스 필터 회로가 필요하다. 기저대역 콤플렉스 필터는 대개 이득 및 대역폭 조절기능을 포함한다. 이득 조절 기능은 전체 무선통신 수신 감도(Sensitivity) 및 동적 영역(Dynamic Range)을 높이기 위해 필요하고, 대역폭 조절 기능은 통신 표준 및 상황에 따라 가변되는 신호의 대역폭에 맞추기 위해 필요하다. 기존에 제안된 대한민국 등록특허 제10-1492521호에서는 이러한 이득, 대역폭, 중심 주파수를 가변할 수 있도록 하는 가변형 필터에 대해 기술하고 있다.
그러나 종래의 CMOS 콤플렉스 필터에서는 통과대역 안에서 이득의 평탄도를 유지하는 것이 중요한데 이와 같은 기능이 제안된 바가 없다.
상기한 종래기술의 문제점을 해결하기 위해, 본 발명은 통과대역 안에서 이득의 평탄도를 유지할 수 있는 이미지 제거 콤플렉스 대역통과 필터를 제안하고자 한다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, I-위상 신호가 입력되며 제1 연산증폭기 및 제2 연산 증폭기를 포함하는 제1 바이쿼드; Q-위상 신호가 입력되며 제3 연산증폭기 및 제4 연산 증폭기를 포함하는 제2 바이쿼드; 상기 제1 연산 증폭기의 입력단과 상기 제3 연산 증폭기의 출력단, 상기 제1 연산 증폭기의 출력단과 상기 제3 연산 증폭기의 입력단과 교차 연결되는 제1 가변 저항; 및 상기 제2 연산 증폭기의 입력단과 상기 제4 연산 증폭기의 출력단, 상기 제2 연산 증폭기의 출력단과 상기 제4 연산 증폭기의 입력단과 교차 연결되는 제2 가변 저항을 포함하는 CMOS 콤플렉스 대역통과 필터가 제공된다.
상기 제1 가변 저항 및 제2 가변 저항은, 입력 노드와 출력 노드 사이에 복수의 저항이 직렬 또는 병렬로 연결되고, 각 저항에 대응하여 복수의 스위치가 연결될 수 있다.
상기 입력 노드와 출력 노드 사이에 복수의 저항이 직렬로 연결되는 경우, 각 저항과 이에 대응하는 스위치는 병렬로 연결되고, 상기 입력 노드와 출력 노드 사이에 복수의 저항이 병렬로 연결되는 경우, 각 저항과 이에 대응하는 스위치는 직렬로 연결될 수 있다.
상기 제1 가변 저항 및 상기 제2 가변 저항은 독립적으로 서로 다른 값을 갖도록 제어될 수 있다.
상기 제1 가변 저항이 커질수록 미리 설정된 대역보다 낮은 차단 주파수 대역의 이득이 높아지며,
상기 제2 가변 저항이 커질수록 미리 설정된 대역보다 높은 차단 주파수 대역의 이득이 높아질 수 있다.
본 발명의 다른 측면에 따르면, 아날로그 기저대역 필터로서, I-위상 신호가 입력되며 복수의 연산증폭기를 포함하는 제1 바이쿼드, Q-위상 신호가 입력되며 복수의 연산증폭기를 포함하는 제2 바이쿼드, 상기 제1 바이쿼드와 제2 바이쿼드의 복수의 연산증폭기 각각의 입출력단을 교차 연결하며 서로 독립적으로 제어되는 복수의 가변 저항을 갖는 가변 저항 네트워크를 포함하는 복수의 CMOS 콤플렉스 대역통과 필터; 및 상기 복수의 CMOS 콤플렉스 대역통과 필터 각각의 제1 및 제2 바이쿼드의 입력 노드 및 출력 노드에 연결되는 복수의 가변 이득 증폭기를 포함하는 아날로그 기저대역 필터가 제공된다.
본 발명에 따르면 통과대역 내에서 이득의 평탄도를 유지하기 때문에 저전력 아날로그 기저대역 필터의 성능이 크게 향상되는 장점이 있다.
도 1은 Active-RC 기반 콤플렉스 대역통과 필터를 도시한 도면이다.
도 2는 도 1의 일반적인 콤플렉스 대역통과 필터의 주파수 전달 특성을 도시한 도면이다.
도 3은 이득 조절 특성, 대역폭 조절 특성 및 통과대역 내 이득 평탄도 조절 특성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 이득 평탄화 기능을 구비한 CMOS 콤플렉스 대역통과 필터의 회로도이다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 네트워크를 도시한 도면이다.
도 6은 Rxa 및 Rxb를 변화시켰을 때 콤플렉스 필터의 통과대역 내 이득 평탄도가 조절될 수 있음을 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 아날로그 기저대역 필터 회로도이다.
도 8은 65nm CMOS 공정을 이용하여 제작된 칩의 사진이다.
도 9는 제작된 회로의 이득 및 대역폭 조정 특성이다.
도 10은 본 발명에서 제시한 이득 평탄도 조정 특성 결과를 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 Active-RC 기반 콤플렉스 대역통과 필터에 관한 것으로서, 이하에서는 Active-RC 기반 콤플렉스 대역통과 필터 구조를 먼저 설명한 후, 본 발명에 따른 이득의 평탄도 유지를 위한 구조를 상세하게 설명한다.
도 1은 Active-RC 기반 콤플렉스 대역통과 필터를 도시한 도면이다.
도 1을 참조하면, Active-RC 기반 콤플렉스 대역통과 필터는 저역통과 기능을 하는 제1 및 제2 바이쿼드(Biquad1, Biquad2)를 포함한다.
각각의 바이쿼드는 반전된 토우-토마스 구조로서, 두 개의 연산증폭기(OPA1, OPA2), 복수의 저항(R1, R2, R3) 및 캐패시터(C1)를 포함한다.
저역통과 필터인 제1 및 제2 바이쿼드를 저항 Rx를 이용하여 교차 연결함으로써 이미지 주파수 성분을 제거하는 콤플렉스 대역통과 필터로 변화시킬 수 있다.
이러한 구조에서 입력 신호가 양의 주파수 성분이면 신호가 통과되고, 입력 신호가 음의 주파수 성분이면 신호가 억제된다.
양의 주파수 성분 및 음의 주파수 성분은 각각 직교 신호인 I 및 Q 신호에 존재한다.
전체 필터의 입력 및 출력은 동위상 신호(I-위상 신호)와 직교 신호(Q-위상 신호)의 차동 신호로, Iin,P, Iin,N의 I-위상 입력 신호, Qin,P, Qin,N의 Q-위상 입력 신호, Iout,P, Iout,N의 I-위상 출력 신호와 Qout,P, Qout,N의 Q-위상 출력 신호로 이루어진다.
도 2는 도 1의 일반적인 콤플렉스 대역통과 필터의 주파수 전달 특성을 도시한 도면이다.
도 2에서 이득 Av, 차단 주파수 fc는 다음과 같이 결정된다.
Figure 112019121606112-pat00001
Figure 112019121606112-pat00002
수학식 1 및 2에 나타난 바와 같이, 저항 및 캐패시터의 값을 조절하여 필터의 이득과 차단 주파수 대역폭을 결정할 수 있다.
우선, 수학식 1과 같이, 저항 R2와 R1 값을 변경하여 이득을 조절할 수 있다.
도 3a는 일반적인 이득 조절 특성을 나타낸 것이다.
필터로 수신되는 신호가 작을 때는 이득을 크게 하여 최종 출력 신호의 크기를 일정 수준 이상 증폭하는 것이 필요하고, 반면 수신되는 신호가 클 때는 이득을 작게하여 수신기 최종 출력 신호가 포화되지 않도록 하는 것이 필요하다.
이를 통해, 전체 RF 수신기의 감도 및 동적 영역을 확보할 수 있다.
이와 같은 이득 조절 기능은 기존 아날로그 기저대역 필터에 구현되어 있다.
수학식 2와 같이, 저항 R2와 캐패시터 C1의 값을 조절하여 차단 주파수의 대역폭을 변경할 수 있다.
도 3b는 필터의 대역폭 조절 특성을 나타낸 것이다.
블루투스와 같은 무선통신은 통신 표준에서 필요에 따라 대역폭이 1MHz에서 2MHz까지 가변될 수 있음을 정의하고 있다.
이와 같이 수신되는 신호의 대역폭이 가변적일 때 기저대역 필터의 대역폭이 이에 맞추어 가변되어야 수신 신호의 신호 대 잡음비를 유지할 수 있고 원하지 않는 인접 채널 수신 신호의 수신을 억제할 수 있다.
만약 상기한 이득 및 대역폭 조절기능이 필터에 구현되어 있지 않다면, 다수의 필터를 미리 배치하고, 입력되는 신호의 특성에 따라 적절한 필터를 선택하는 사용하는 방식도 가능하다 그러나, 이는 다수의 필터를 필요로 하기 때문에 시스템 복잡도가 높아진다.
도 3a 및 3b에서 제시된 이득 및 대역폭 조절 기능이 있다 하더라도 통과대역 내 이득이 평탄하지 않으면 수신 신호의 신호 대 잡음비가 열화될 수 있다. 따라서 콤플렉스 대역통과 필터에서는 통과대역 내에서 이득의 평탄도를 유지하는 것이 중요하다.
도 3c는 필터의 통과대역 내 이득 평단도 조절 특성을 도시한 도면이다.
도 3c를 참조하면 통과대역 내에서 좌측 또는 우측으로 이득 특성이 기울어지는 경우 이를 보정하여 평탄한 특성을 만들어주는 것이 필요하다.
그러나 기존 필터에서는 이러한 기능이 제안된 바 없다. 기존 기술의 경우 아날로그 기저대역 필터의 문제를 보정하기 위해 디지털 필터를 추가로 연결하는 방법을 제시하였으나 디지털 필터를 추가로 설계 운용해야 하는 문제점이 있다.
이에, 본 발명에서는 추가적인 회로나 구조 없이 CMOS 콤플렉스 대역통과 필터에서 이득 평탄화를 구현하는 회로 구조 및 설계 방법을 제안한다.
도 4는 본 발명의 일 실시예에 따른 이득 평탄화 기능을 구비한 CMOS 콤플렉스 대역통과 필터의 회로도이다.
도 4를 참조하면, 본 실시예에 따른 필터는 제1 바이쿼드(Biquad1), 제2 바이쿼드(Biquad2)를 포함하고, 제1 및 제2 바이쿼드를 교차 연결하는 가변 저항 네트워크 Rxa 및 Rxb를 포함한다.
보다 상세하게는, I-위상 신호가 입력되며 제1 연산증폭기 및 제2 연산 증폭기를 포함하는 제1 바이쿼드 및 Q-위상 신호가 입력되며 제3 연산증폭기 및 제4 연산 증폭기를 포함하는 제2 바이쿼드를 포함할 수 있다.
제1 연산증폭기 및 제2 연산증폭기는, 도 1의 제1 바이쿼드에 포함되는 OPA1 및 OPA2에 대응되는 구성이다.
또한, 제3 연산증폭기 및 제4 연산증폭기는, 도 1의 제2 바이쿼드에 포함되는 OPA1 및 OPA2에 대응되는 구성이다.
본 발명의 일 실시예에 따르면, 도 1의 저항 Rx가 가변 저항 네트워크로 변경된다.
본 실시예에 따른 제1 바이쿼드의 제1 연산 증폭기의 입력단과 제2 바이쿼드의 제3 연산 증폭기의 출력단, 제1 바이쿼드의 제1 연산 증폭기의 출력단과 제2 바이쿼드의 제3 연산 증폭기의 입력단과 교차 연결되는 제1 가변 저항(Rxa) 및 제1 바이쿼드의 제2 연산 증폭기의 입력단과 제2 바이쿼드의 제4 연산 증폭기의 출력단, 제1 바이쿼드의 제2 연산 증폭기의 출력단과 제2 바이쿼드의 제4 연산 증폭기의 입력단과 교차 연결되는 제2 가변 저항(Rxb)을 포함할 수 있다.
제1 가변 저항 및 제2 가변 저항은, 입력 노드와 출력 노드 사이에 복수의 저항이 직렬 또는 병렬로 연결되고, 각 저항에 대응하여 복수의 스위치가 연결된다.
또한, 제1 가변 저항 및 상기 제2 가변 저항은 독립적으로 서로 다른 값을 갖도록 제어되고, 제1 가변 저항이 커질수록 미리 설정된 대역보다 낮은 차단 주파수 대역의 이득이 높아지며, 제2 가변 저항이 커질수록 미리 설정된 대역보다 높은 차단 주파수 대역의 이득이 높아지는 특성을 갖는다.
도 5는 본 발명의 일 실시예에 따른 가변 저항 네트워크를 도시한 도면이다.
도 5a는 직렬 연결구조의 저항 어레이를 도시한 것이고, 도 5b는 병렬 연결구조의 저항 어레이를 도시한 도면이다.
도 5a 내지 도 5b 참조하면, 본 실시예에 따른 가변 저항 네트워크는 제1 노드(입력 노드, xn)와 제2 노드(출력 노드, yn) 사이에 복수의 저항(R0 내지 Rm)이 직렬 또는 병렬로 연결되며, R0을 제외한 나머지 각 저항의 단락 및 개방 상태를 제어하기 위한 복수의 스위치(S1 내지 Sm)가 배치된다.
직렬 연결구조 저항 어레이인 경우, 서로 대응되는 저항과 스위치는 병렬로 연결되며, 병렬 연결구조 저항 어레이인 경우, 서로 대응되는 저항과 스위치는 직렬로 연결된다.
본 실시예에 따른 스위치는 NMOS와 PMOS를 결합한 CMOS 스위치이다.
스위치에 인가하는 디지털 제어 신호 Si에 따라 스위치의 온/오프가 결정된다.
제어 신호
Figure 112019121606112-pat00003
와
Figure 112019121606112-pat00004
는 각각 NMOS와 PMOS의 게이트에 연결되며 NMOS와 PMOS를 결합한 CMOS 스위치는 Si가 1이면 온되고 Si가 0이면 오프된다.
도 5a의 직렬 연결구조는 스위치가 오프되어야 신호가 저항을 통해 지나가기 때문에 R0 저항 값과 오프된 스위치에 연결된 저항 값을 합산하여 전체 저항 값을 구할 수 있다.
도 5a의 전체 저항 값을 계산하는 식은 다음과 같다.
Figure 112019121606112-pat00005
반대로 도 5b는 스위치가 온되어야 xn 노드와 yn 노드 사이의 저항이 연결되기 때문에 R0 저항 값과 온된 스위치에 연결된 저항 값을 합산하여 전체 저항 값을 구할 수 있다. 도 5b의 전체 저항 값을 계산하는 식은 다음과 같다.
Figure 112019121606112-pat00006
실제 실험을 위해, 도 5a에 따른 가변 저항 네트워크를 구성하고 가변 저항 네트워크 Rxa는 3비트 제어 신호와 결합하여 44kΩ부터 58kΩ까지 2kΩ 간격으로 총 8가지 저항 값을 갖도록 설계하였고, Rxb는 4비트 제어 신호와 결합하여 40kΩ부터 55kΩ까지 1kΩ 간격으로 총 16가지 저항 값을 갖도록 설계하였다.
본 발명에서는 교차 가변 저항 네트워크 Rxa와 Rxb를 서로 다른 값을 갖도록 설정할 수 있어 통과대역 내 이득 평탄도를 조절할 수 있다.
다음은 본 실시예에 따른 구조에서 이득 평탄도가 조절될 수 있음을 해석하기 위해 필터의 주파수 전달 특성을 유도한 것이다.
우선 바이쿼드는 저역 통과필터이며 이의 전달함수는 다음과 같다.
Figure 112019121606112-pat00007
Rxa 및 Rxb의 교차 연결 저항에 의해 이동된 주파수 양을 jwO라고 하고, 이를 다시 전개하면 다음과 같다.
Figure 112019121606112-pat00008
도 2에서와 같이 w=w-wO로 치환하고 wO를 로 Rxa 및 Rxb로 이루어진 관계식으로 정리하면 도 4에 해당하는 콤플렉스 필터의 주파수 전달함수는 다음과 같다.
Figure 112019121606112-pat00009
도 6은 상기한 수학식 7의 전달함수에서 Rxa 및 Rxb를 변화시켰을 때 콤플렉스 필터의 통과대역 내 이득 평탄도가 조절될 수 있음을 나타낸 것이다.
도 6은 R1=50kΩ, R2=82kΩ, R3=58kΩ, C1=1.5pF 의 조건에서, Rxa 및 Rxb가 각각 (60kΩ, 46kΩ), (53kΩ, 53kΩ), (46kΩ, 60kΩ) 의 세 조건에 대해 수학식 7을 계산하여 정규화된 이득 특성 곡선을 나타낸 것이다. 도 6에 나타난 바와 같이, Rxa와 Rxb의 조건에 따라 통과대역 내 이득 전달 특성을 좌 또는 우측으로 기울이도록 조절할 수 있음을 확인할 수 있다.
본 실시예에 따른 바이쿼드를 교차로 연결하는 가변 저항 네트워크의 Rxa 및 Rxb를 독립적으로 조절함으로써 이득 평탄도를 개선하는 것은 기존 연구에서는 찾아볼 수 없다.
반도체 공정상의 공정 변화 및 불균일에 의한 영향을 고려하지 않았을 때 바이쿼드를 연결하는 교차 저항을 동일하게 하는 것이 최대 평탄도를 보장하기 때문에 통상적으로 교차 저항은 같은 값을 갖도록 설계된다.
그러나 실제 반도체 제작 후에는 통과대역 내에서 주파수에 대한 전달 특성이 어느 한쪽으로 기울어져 평탄하지 않을 수 있다. 만약 신호가 평탄하지 않은 통과대역을 갖는 필터를 통과할 경우 신호 대 잡음비를 비롯한 전체 RF 수신기의 감도가 열화되는 후속 문제가 발생할 수 있다.
본 발명은 도 5와 같이 바이쿼드를 교차로 연결하는 가변 저항 네트워크(Rxa 및 Rxb)를 조절하여 이득의 평탄도를 현저히 향상시킬 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 상기한 이득 평탄도 기술을 적용하여 저전력 CMOS 콤플렉스 대역통과 필터(CBPF)를 설계한다.
도 7은 본 발명의 일 실시예에 따른 아날로그 기저대역 필터 회로도이다.
도 7에 도시된 바와 같이, 본 실시예에 따른 저전력 CMOS 콤플렉스 대역통과 필터는 I/Q 신호 입출력단 사이에 복수의 가변 이득 증폭기(Variable gain amplifier, VGA1 내지 VGA3) 및 복수의 CMOS 콤플렉스 대역통과 필터(CBPF1 내지 CBPF2)를 포함할 수 있다.
도 7의 각 CMOS 콤플렉스 대역통과 필터는 도 4에 도시된 구성을 가지며, 이미 설명한 바와 같이, 제1 바이쿼드(Biquad1), 제2 바이쿼드(Biquad2)를 포함하고, 도 1에서 제1 및 제2 바이쿼드를 교차 연결하는 가변 저항 네트워크 Rxa 및 Rxb를 포함한다.
I/Q 신호 입출력단 사이에, 이득 가변 특성을 위해 복수의 가변 이득 증폭기가 순차적으로 연결된다.
I/Q 신호 입력단에 제1 가변 이득 증폭기(VGA1)가 배치된다.
제1 콤플렉스 대역통과 필터(CBPF1)의 입력단은 제1 가변 이득 증폭기(VGA1)의 출력단에 연결되고, 제1 콤플렉스 대역통과 필터(CBPF1)의 출력단은 제2 가변 이득 증폭기(VGA2)의 입력단에 연결된다.
제1 콤플렉스 대역통과 필터(CBPF1)와 제2 가변 이득 증폭기(VGA2) 사이에는 DC 오프셋 성분 제거를 위한 제1 캐패시터(CC1)가 위치한다.
또한, 제2 콤플렉스 대역통과 필터(CBPF2)의 입력단은 제2 가변 이득 증폭기(VGA2)의 출력단에 연결되고, 제2 콤플렉스 대역통과 필터(CBPF2)의 출력단은 제3 가변 이득 증폭기(VGA3)의 입력단에 연결된다.
제2 콤플렉스 대역통과 필터(CBPF2)와 제3 가변 이득 증폭기(VGA3) 사이에는 DC 오프셋 성분 제거를 위한 제2 캐패시터(CC2)가 위치한다.
본 실시예에 따른 가변 이득 증폭기 및 CMOS 콤플렉스 대역통과 필터의 기본 구성인 연산증폭기는 완전 차동 2단 증폭기 구조를 가진다.
이하에서는, 본 실시예에 따른 콤플렉스 대역통과 필터의 실제 설계를 설명하고, 이득 평탄도 특성을 살펴본다.
각 구성요소의 소모 전력은 VGA1 88.7μW, VGA2 90.7μW, VGA3 100.4μW, CBPF1,2 각각 98.3μW이며 단위 이득 주파수는 VGA1 41.6MHz, VGA2 49.7MHz, VGA3 64.2MHz, CBPF1,2 각각 117.2MHz이다. 또한 각 구성요소 별로 가변 가능한 이득의 범위가 다른데 VGA1은 0dB부터 12dB까지, VGA2는 -3dB부터 9dB까지, VGA3는 -9dB부터 9dB까지, CBPF1,2는 각각 -2dB부터 10dB까지 변화시킬 수 있으며 전체 이득은 각 블록별 이득 제어 신호를 통해 -16dB부터 50dB까지 가변될 수 있도록 설계하였다.
도 8은 65nm CMOS 공정을 이용하여 제작된 칩의 사진이다. 패드를 제외한 회로만의 크기는 860 × 550 μm2 이다. 제작된 회로는 전원전압 1 V, 소모전류 1.42 mA에서 동작한다. 도 9는 제작된 회로의 이득 및 대역폭 조정 특성이다. 도 9a에서 대역폭 2 MHz, 중심주파수 2 MHz 일 때, 이득은 최소 -15.6 dB에서 최대 +50.6 dB까지 3 dB 간격으로 총 23 단계로 조정됨을 확인할 수 있다. 도 9b는 대역폭 조절 특성을 보이고 있는데, 최소 1.4 MHz에서 최대 3.9 MHz 까지 조정되며, 각각의 경우에 중심주파수도 1.5 MHz 에서 4.1 MHz까지 조정되고 있다.
도 10은 본 발명에서 제시한 이득 평탄도 조정 특성 결과를 나타낸 것이다.
중심 주파수 2 MHz에서 대역폭 2 MHz의 필터 특성을 기준으로 Rxa와 Rxb 값을 변화시킬 때 변화하는 이득 특성을 정규화하여 나타내었다. 도 10a는 설계된 회로의 트랜지스터 레벨 SPICE 시뮬레이션 결과이고, 도 10b는 실제 측정결과이다.
낮은 차단 주파수는 Rxa 값에, 높은 차단 주파수는 Rxb 값에 지배적으로 영향을 받아 Rxa 값을 크게 할수록 낮은 차단 주파수에서의 이득이 높아지는 방향으로 통과대역이 기울고, 반대로 Rxb 값을 크게 하면 높은 차단 주파수에서의 이득이 높아지는 방향으로 통과대역이 기우는 양상을 확인할 수 있다.
이 특성을 적용하여, 제작된 필터의 통과대역의 이득이 평탄하지 않을 경우 Rxa와 Rxb를 조절하여 통과대역 이득을 평탄화하는데 사용할 수 있다.
따라서 본 발명을 통해 제시한 회로 구조 및 이득 평탄화 기법이 성공적으로 기능하고 있음을 알 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 반전된 토우-토마스 바이쿼드 구조 기반의 CMOS 콤플렉스 대역통과 필터로서,
    I-위상 신호가 입력되며 제1 연산증폭기 및 제2 연산 증폭기를 포함하는 제1 바이쿼드;
    Q-위상 신호가 입력되며 제3 연산증폭기 및 제4 연산 증폭기를 포함하는 제2 바이쿼드;
    상기 제1 연산 증폭기 및 상기 제3 연산 증폭기와 교차 연결되는 제1 가변 저항; 및
    상기 제2 연산 증폭기 및 상기 제4 연산 증폭기와 교차 연결되는 제2 가변 저항을 포함하되,
    상기 제1 가변 저항은 제1-1 가변 저항 및 제1-2 가변 저항을 포함하고, 상기 제1-1 가변 저항의 입력 노드는 상기 제1 연산 증폭기의 입력단에 연결되고, 상기 제1-1 가변 저항의 출력 노드는 상기 제3 연산 증폭기의 출력단과 연결되고, 상기 제1-2 가변 저항의 입력 노드는 상기 제1 연산 증폭기의 출력단에 연결되고, 상기 제1-2 가변 저항의 출력 노드는 상기 제3 연산 증폭기의 입력단에 연결되며,
    상기 제2 가변 저항은 제2-1 가변 저항 및 제2-2 가변 저항을 포함하고, 상기 제2-1 가변 저항의 입력 노드는 상기 제2 연산 증폭기의 입력단에 연결되고, 상기 제2-1 가변 저항의 출력 노드는 상기 제4 연산 증폭기의 출력단과 연결되고, 상기 제2-2 가변 저항의 입력 노드는 상기 제2 연산 증폭기의 출력단에 연결되고, 상기 제2-2 가변 저항의 출력 노드는 상기 제4 연산 증폭기의 입력단에 연결되며,
    상기 제1 가변 저항 및 제2 가변 저항은, 상기 입력 노드와 출력 노드 사이에 복수의 저항이 직렬 또는 병렬로 연결되고, 각 저항에 대응하여 복수의 스위치가 연결되고, 상기 제1 가변 저항 및 상기 제2 가변 저항은 독립적으로 서로 다른 값을 갖도록 제어되며,
    상기 제1 가변 저항이 커질수록 미리 설정된 통과대역의 낮은 차단 주파수 지점에서의 이득이 높아지며, 상기 제2 가변 저항이 커질수록 미리 설정된 통과대역의 높은 차단 주파수 지점에서의 이득이 높아지도록 하여 상기 통과대역 내의 이득 평탄도를 조절하는 CMOS 콤플렉스 대역통과 필터.
  2. 삭제
  3. 제1항에 있어서,
    상기 입력 노드와 출력 노드 사이에 복수의 저항이 직렬로 연결되는 경우, 각 저항과 이에 대응하는 스위치는 병렬로 연결되고, 상기 입력 노드와 출력 노드 사이에 복수의 저항이 병렬로 연결되는 경우, 각 저항과 이에 대응하는 스위치는 직렬로 연결되는 CMOS 콤플렉스 대역통과 필터.
  4. 삭제
  5. 삭제
  6. 아날로그 기저대역 필터로서,
    I-위상 신호가 입력되며 제1 연산증폭기 및 제2 연산 증폭기를 포함하는 제1 바이쿼드, Q-위상 신호가 입력되며 제3 연산증폭기 및 제4 연산 증폭기를 포함하는 제2 바이쿼드, 상기 제1 바이쿼드와 제2 바이쿼드의 복수의 연산증폭기 각각의 입출력단을 교차 연결하며 서로 독립적으로 제어되는 복수의 가변 저항을 갖는 가변 저항 네트워크를 포함하는 반전된 토우-토마스 바이쿼드 구조 기반의 복수의 CMOS 콤플렉스 대역통과 필터; 및
    상기 복수의 CMOS 콤플렉스 대역통과 필터 각각의 제1 및 제2 바이쿼드의 입력 노드 및 출력 노드에 연결되는 복수의 가변 이득 증폭기를 포함하되,
    상기 가변 저항 네트워크는, 상기 제1 연산 증폭기 및 상기 제3 연산 증폭기와 교차 연결되는 제1 가변 저항 및 상기 제2 연산 증폭기 및 상기 제4 연산 증폭기와 교차 연결되는 제2 가변 저항을 포함하고,
    상기 제1 가변 저항은 제1-1 가변 저항 및 제1-2 가변 저항을 포함하고, 상기 제1-1 가변 저항의 입력 노드는 상기 제1 연산 증폭기의 입력단에 연결되고, 상기 제1-1 가변 저항의 출력 노드는 상기 제3 연산 증폭기의 출력단과 연결되고, 상기 제1-2 가변 저항의 입력 노드는 상기 제1 연산 증폭기의 출력단에 연결되고, 상기 제1-2 가변 저항의 출력 노드는 상기 제3 연산 증폭기의 입력단에 연결되며,
    상기 제2 가변 저항은 제2-1 가변 저항 및 제2-2 가변 저항을 포함하고, 상기 제2-1 가변 저항의 입력 노드는 상기 제2 연산 증폭기의 입력단에 연결되고, 상기 제2-1 가변 저항의 출력 노드는 상기 제4 연산 증폭기의 출력단과 연결되고, 상기 제2-2 가변 저항의 입력 노드는 상기 제2 연산 증폭기의 출력단에 연결되고, 상기 제2-2 가변 저항의 출력 노드는 상기 제4 연산 증폭기의 입력단에 연결되며,
    상기 제1 가변 저항 및 제2 가변 저항은, 상기 입력 노드와 출력 노드 사이에 복수의 저항이 직렬 또는 병렬로 연결되고, 각 저항에 대응하여 복수의 스위치가 연결되고, 상기 제1 가변 저항 및 상기 제2 가변 저항은 독립적으로 서로 다른 값을 갖도록 제어되며,
    상기 제1 가변 저항이 커질수록 미리 설정된 통과대역의 낮은 차단 주파수 지점에서의 이득이 높아지며, 상기 제2 가변 저항이 커질수록 미리 설정된 통과대역의 높은 차단 주파수 지점에서의 이득이 높아지도록 하여 상기 통과대역 내의 이득 평탄도를 조절하는 아날로그 기저대역 필터.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제6항에 있어서,
    상기 복수의 CMOS 콤플렉스 대역통과 필터는 제1 CMOS 콤플렉스 대역통과 필터 및 제2 콤플렉스 대역통과 필터를 포함하고,
    상기 제1 CMOS 콤플렉스 대역통과 필터 및 상기 제2 콤플렉스 대역통과 필터 사이에 배치되는 가변 이득 증폭기와 상기 제1 CMOS 콤플렉스 대역통과 필터 사이에는 DC 오프셋 성분 제거를 위한 캐패시터가 배치되는 아날로그 기저대역 필터.
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비특허문헌 1

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