KR102276739B1 - 암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템 - Google Patents

암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템 Download PDF

Info

Publication number
KR102276739B1
KR102276739B1 KR1020177004804A KR20177004804A KR102276739B1 KR 102276739 B1 KR102276739 B1 KR 102276739B1 KR 1020177004804 A KR1020177004804 A KR 1020177004804A KR 20177004804 A KR20177004804 A KR 20177004804A KR 102276739 B1 KR102276739 B1 KR 102276739B1
Authority
KR
South Korea
Prior art keywords
memory
memory device
pending
memory controller
command
Prior art date
Application number
KR1020177004804A
Other languages
English (en)
Other versions
KR20170033409A (ko
Inventor
존 비. 할버트
브루스 에이. 크리스텐슨
컬지트 에스. 베인스
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20170033409A publication Critical patent/KR20170033409A/ko
Application granted granted Critical
Publication of KR102276739B1 publication Critical patent/KR102276739B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

메모리 제어기와 메모리 디바이스 사이에서 정보를 교환하기 위한 기술 및 메커니즘. 일 실시예에서, 메모리 제어기는 해당 메모리 디바이스에 액세스하기 위한 보류중인 통합 활성화 명령의 임계 수치를 메모리 디바이스에게 나타내는 정보를 수신한다. 이 정보에 의해 나타난 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치치는 메모리 디바이스의 타이밍 파라미터에 기초하여 규정된다. 다른 실시예에서, 메모리 제어기는 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한한다.

Description

암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템{METHOD, APPARATUS AND SYSTEM TO MANAGE IMPLICIT PRE-CHARGE COMMAND SIGNALING}
본 발명은 메모리 디바이스에 관한 것으로서, 보다 상세하게는, 휘발성 메모리 디바이스의 메모리 셀들에 액세스하는 것에 관한 것이다.
컴퓨팅 시스템들은 일반적으로 정보를 저장하기 위해 메모리 디바이스들에 의존한다. 이러한 메모리 디바이스들은 2가지 일반 유형들로 나누어질 수 있다. 첫째, 저장된 정보의 정확성을 유지하기 위해 전력을 필요로 하는 휘발성 메모리 디바이스. 둘째, 전력이 차단된 후에도 저장된 정보를 유지하는 비휘발성 메모리 디바이스.
하나의 통상의 유형의 휘발성 메모리 디바이스는 DRAM(Dynamic Random Access Memory)이다. DRAM 디바이스들은, 특히 SRAM(static random access memory) 디바이스들을 비롯한 다른 메모리 기술들과 비교하여 보다 낮은 비용, 보다 높은 저장 밀도 및 보다 적은 전력 소모를 제공하면서, 일반적으로 (하드 디스크와 같은) 기계적 저장 디바이스들보다 상당히 개선된 성능을 제공한다. 그렇지만, 이 이점들은, 규칙적인 간격으로는 물론, 메모리 셀들로부터 데이터를 판독하기 위해 또는 메모리 셀들에 데이터를 기록하기 위해 각각의 액세스 직전 및 직후의 기간들에서도, DRAM 디바이스를 구성하는 메모리 셀들에 액세스하는 데 다양한 지연들을 야기하는 대가로 얻어진 것이다.
DRAM은 일반적으로 각각의 데이터 비트를 집적 회로 내의 개별적인 커패시터에 저장한다. 커패시터들이 전하를 누설하기 때문에, 커패시터 전하가 주기적으로 리프레시되지 않는 한, 정보가 결국 서서히 사라진다. 이 리프레시 요구사항 및 기타 설계 고려사항들로 인해, DRAM 설계자들은 정확성을 유지하기 위해 DRAM 내에서의 동작들에 대해 다양한 타이밍 제약조건들을 부과한다. 하나의 이러한 제약조건은 프리차지(precharge) 요구사항이다. 상세하게는, DRAM 내의 상이한 행[비트 라인(BL)이라고도 함]에 대해 액세스가 요청될 때, "프리차지" 명령을 발행함으로써 현재의 행이 먼저 비활성화되어야만 한다. 프리차지 명령은 감지 증폭기들을 스위치 오프(switch off)시키고 비트 라인들을 하이 논리 레벨(high logic level)과 로우 논리 레벨(low logic level) 사이의 중간인 정합 전압(matching voltage)들로 프리차지시킬 것이다. 특정한 행 프리차지 기간 지연(row precharge time period delay)(tRP라고도 함) 후에, 액세스될 그 다음 행을 활성화시키기 위해 "활성화" 명령이 발행될 수 있다.
본 발명의 다양한 실시예들은 첨부 도면들에서 제한이 아니라 예로서 예시되어 있다.
도 1은 일 실시예에 따른 메모리 액세스를 제공하기 위한 시스템의 요소를 예시하는 하이-레벨 기능 블록도이다.
도 2는 일 실시예에 따른 메모리 액세스 명령을 생성하기 위한 메모리 제어기의 요소를 예시하는 하이-레벨 기능 블록도이다.
도 3은 일 실시예에 따른 메모리 명령에 응답하여 메모리 자원에 대한 액세스를 제공하기 위한 메모리 디바이스의 요소를 예시하는 하이-레벨 기능 블록도이다.
도 4는 일 실시예에 따른 메모리 디바이스를 동작시키기 위한 방법의 요소를 예시하는 흐름도이다.
도 5는 일 실시예에 따른 메모리 제어 명령을 생성하기 위한 방법의 요소를 예시하는 흐름도이다.
도 6은 일 실시예에 따른 명시적 프리차지 명령 시그널링의 교환의 요소를 예시하는 타이밍도이다.
도 7은 일 실시예에 따른 암시적 프리차지 명령 시그널링의 교환의 요소를 예시하는 타이밍도이다.
도 8은 일 실시예에 따른 메모리 자원을 액세스하기 위한 컴퓨팅 시스템의 요소를 예시하는 하이-레벨 기능 블록도이다.
도 9는 일 실시예에 따른 메모리 자원을 액세스하기 위한 모바일 디바이스의 요소를 예시하는 하이-레벨 기능 블록도이다.
본 명세서에 설명된 실시예는 메모리 제어기로부터 메모리 디바이스로 적어도 하나의 유형의 통합 명령(consolidated command)의 통신을 제한하기 위한 기술 및/또는 메커니즘을 다양하게 제공한다. 한가지 이러한 실시예에서, 메모리 제어기는 메모리 디바이스에서 임의의 주어진 시기에 보류될 수 있는 통합 명령의 임계 수치를 나타내는 정보를 수신하기 위한 회로를 포함한다. 임계 수치는 동시 보류중인 통합 명령의 이론적 최대 수치와는 구별될 수 있으며, 예컨대 그보다 작다. 이러한 이론적 최대치는 예로서 메모리 디바이스의 동작을 특징짓는 타이밍 파라미터에 기초하여 규정될 수 있다.
본 명세서에서 "통합 활성적/암시적 프리차지" 명령(또는 간단히 "ACT/iPRE" 명령)이라 지칭되는, 특정 유형의 통합 명령에 관하여 특정 실시예를 설명한다. 그러나, 이러한 설명은 추가적으로 또는 대안적으로 다른 실시예에 따른 다양한 다른 유형의 통합 명령 중 임의의 것에 적용되도록 확장될 수 있다. 통합 ACT/iPRE 명령은 활성화 동작의 수행-예컨대 메모리의 행을 여는 것-을 메모리 디바이스에 명시적으로 명시하는 것이다. 그러나, 메모리 디바이스에서 가용한 기능으로 인해, 이러한 통합 ACT/iPRE 명령에 포함된 힌트 정보는 추가적 프리차지 동작의 수행-예컨대, 이미 열려져 있는 메모리의 다른 행을 닫는 것-을 암시적으로 명령하는 것으로서 추가로 해석될 수 있다.
리프레시 동작들, 프리차지 동작들, 활성화 동작들은 물론 다른 유지 동작들은 DRAM 기술을 이용한 결과로서 겪게 되는 다양한 지연들을 부과한다. 이들 지연은 데이터가 DRAM 디바이스로 기록되거나 그로부터 판독될 수 있는 속도를 제한하는 영향을 갖는다. 또한, DRAM 타이밍 제약에 따라 메모리 액세스들을 조정하기 위한 회로는 유가치한 집적 회로(IC) 공간(real estate)을 사용한다. 비록, 기존 메모리 디바이스가 보류 ACT/iPRE 명령을 지원하기 위한 회로를 포함하지만, 종래의 메모리 아키텍쳐 디자인은 -보류 ACT/iPRE 명령이 지원되는 경우- 이러한 회로가 메모리 디바이스의 타이밍 파라미터에 기초하여 다른 경우에는 메모리 제어기에 의해 규정되게 되는 ACT/iPRE 명령의 이론적 최대 수치 미만을 지원하는 가능성을 고려하지 않는다. 현재까지, 메모리 제어기가 해당 메모리 디바이스의 타이밍 파라미터에 따라 잠재적으로 전송할 수 있는 ACT/iPRE 명령의 이론적 최대값을 메모리 디바이스가 수용하여야만 한다는 것이 일반적으로 설계 제약으로서 받아들여지고 있다.
타이밍 파라미터에 기초하여 규정되는 이론적 한계 미만인 보류중인 ACT/iPRE 명령의 허용가능 수치에 대한 제한을 설정하기 위한 메커니즘이 제공될 수 있다는 자각으로부터 특정 실시예가 비롯된다. 이러한 실시예는 메모리 디바이스가 점점 더 많은 수의 보류 ACT/iPRE 명령에 대한 지원을 메모리 디바이스에서 제공하는 것과 연계된 공간 효율 및/또는 기타 자원 효율에 관한 수확체감(diminishing return)을 피할 수 있게 한다.
도 1은 일 실시예에 따른 메모리 자원을 액세스하기 위한 명령의 교환을 위한 시스템(100)의 요소를 예시한다. 시스템(100)은 메모리 제어기(120)에 결합된 메모리 디바이스(110)를 포함할 수 있다 - 예컨대, 메모리 제어기(120)는 시스템(100)에 포함되거나 그에 결합되어 있는 호스트 프로세서(140)에게 메모리 디바이스(110)에의 액세스를 제공하기 위한 것이다.
메모리 디바이스(110)는, 예를 들어, 메모리 셀들의 행들을 가지는 각종의 유형들의 메모리 기술 중 임의의 것을 포함할 수 있고, 여기서 데이터는 워드라인 또는 등가물을 통해 액세스가능하다. 일 실시예에서, 메모리 디바이스(110)는 DRAM(dynamic random access memory) 기술을 포함한다. 메모리 디바이스(110)는 시스템(100)의 더 큰 메모리 디바이스(도시 생략) 내의 집적 회로 패키지일 수 있다. 예를 들어, 메모리 디바이스(110)는 DIMM(dual in-line memory module)과 같은 메모리 모듈의 DRAM 장치일 수 있다.
메모리 디바이스(110)는 하나 이상의 논리적 및/또는 물리적 메모리 그룹들을 나타내는 메모리 자원들(114)을 포함할 수 있다. 하나의 이러한 메모리 그룹화의 한 예는, 예를 들어, 행들 및 열들로 배열된 저장 요소들의 어레이를 포함할 수 있는 메모리 자원들의 뱅크이다. 메모리 디바이스(110)는 메모리 자원들(114)에의 액세스를 적어도 부분적으로 용이하게 하는 액세스 로직(118)을 포함할 수 있다 - 예컨대, 여기서 메모리 제어기(120)로부터의 하나 이상의 명령들을 서비스하기 위해 이러한 액세스가 제공된다. 액세스 로직(118)은 종래의 기법들에 따라 자원 액세스를 제공하는 메모리 디바이스(110)의 로직을 포함하거나 그와 관련하여 동작할 수 있다 - 예컨대, 여기서 임계값 표시 로직(112), 모니터 로직(116) 및/또는 액세스 로직(118)의 기능은 본 명세서에 논의된 부가의 기능으로 이러한 종래의 기법들을 보완한다. 예로서, 임계값 표시 로직(112)은 메모리 디바이스(110)를 위한 보류중인 ACT/iPRE 명령의 임계 수치를 나타내는 정보를 통신할 수 있다. 대안적으로 또는 추가적으로, 모니터 로직(116)은 주어진 ACT/iPRE 명령이 수행될 활성화 동작 및 수행될 프리차지 동작 양자 모두를 나타낸다는 것을 검출할 수 있다.
메모리 제어기(120)는, 예시적인 명령/주소(command/address)(CA) 버스(165)로 나타낸 바와 같이, 하나 이상의 버스들을 통해 명령들(commands) 또는 명령어들(instructions)을 메모리 디바이스(110)로 송신할 수 있다. 이러한 명령들이 메모리 디바이스(110) - 예컨대, 메모리 내에서의 각종의 액세스 기능들을 수행하기 위한 명령 정보를 디코딩하는 그리고/또는 열 로직 및/또는 행 로직으로 주소 정보를 디코딩하는 메모리 디바이스(110)를 포함함 - 에 의해 해석될 수 있다. 예를 들어, 이러한 로직은 열 주소 스트로브 또는 신호(CAS) 및 행 주소 스트로브 또는 신호(RAS)의 조합으로 메모리 자원들(114) 내의 특정의 장소에 액세스할 수 있다. 메모리의 행들은 알려진 메모리 아키텍처들 또는 이들의 파생물들에 따라 구현될 수 있다. 간략히 말하면, 메모리 자원들(114)의 행은, 메모리(110)의 열 로직에 의해 발생된 CAS에 의해 식별되는, 메모리 셀들의 하나 이상의 어드레싱가능 열들을 포함할 수 있다. 행들 각각은 메모리(110)의 행 로직에 의해 발생된 RAS를 통해 다양하게 어드레싱가능할 수 있다.
메모리 자원들(114)에 대한 액세스는 메모리(110)의 I/O 회로(도시 생략)에 결합된 데이터 버스를 통해 교환된 데이터를 기록하기 위한 것 - 및/또는 교환될 데이터를 판독하기 위한 것 - 일 수 있다. 예를 들어, N개의 데이터 버스 신호 라인들 DQ(1:N)(160)는 이러한 I/O 회로를 메모리 제어기(120) 및/또는 하나 이상의 다른 메모리 디바이스들(도시 생략)에 결합시킬 수 있다.
일 실시예에서, 메모리 제어기(120)는 CA(165)를 통해 명령들을 송신하는 명령 로직(135) - 예컨대, 각종의 하드웨어 로직 중 임의의 것을 포함하고 및/또는 소프트웨어 로직을 실행함 - 을 포함한다. 명령 로직(135)은 하나 이상의 종래의 기법들에 따라 송신된 명령들을 발생시키거나, 전송하거나, 그렇지 않으면 결정하는 동작들을 수행하는 메모리 제어기의 로직을 포함하거나 그에 결합할 수 있다. 제한이 아닌 예시로서, 명령 로직(135)은, 예를 들어, DDR4 SDRAM JEDEC Standard JESD79-4(2012년 9월) 등과 같은 DDR(dual data rate) 규격의 요구사항들 중 일부 또는 전부에 부합하는 종래의 명령/주소 시그널링 기능을 다른 방식으로 보완할 수 있다. 예로서, 메모리 제어기(120)는 모니터 로직(130)을 포함할 수 있고, 이 모니터 로직은 명령 로직(135)에 의해 제기된(예를 들어, 명령 로직으로부터 송신된) 명령 시그널링의 유형을 결정하도록 구성된 회로 및/또는 실행 소프트웨어를 포함한다. 모니터 로직(130)은 메모리(110)의 제한된 명령 응답 능력을 수용하기 위해 이러한 명령 시그널링을 제어할 수 있다.
일 실시예에서, 모니터 로직(130)은 메모리(110)의 명령 응답 능력을 나타내는 정보, 메모리(110) 내의 보류중인 동작의 상태를 나타내는 정보 및/또는 메모리 디바이스(110)에 대한 하나 이상의 아직 서비스되지 않은 액세스를 나타내는 정보를 포함하거나, 유지하거나, 다른 방식으로 그에 대한 액세스를 갖는다. 이러한 정보는 메모리 디바이스(110)의 주어진 뱅크에서의 액세스될 행이 이미 열려 있는지 여부, 그리고 열려 있지 않은 경우, 동일한 뱅크에서의 상이한 행이 이미 열려 있는지 여부의 표시를 제공할 수 있다. 액세스될 행이 이미 열려 있는 것으로 결정되는 경우, 행 활성화(ACT) 명령의 전송 없이 액세스가 수행될 수 있다. 그렇지만, 액세스될 행이 아직 열려 있지 않은 것으로 결정되는 경우, 명령 로직(135)은 명령이 목표로 하는 뱅크가 현재 열려 있는 행을 포함하는지를 명시하는 값을 포함하는 활성화 명령(예컨대, 행 활성화 명령)을 메모리 디바이스(110)로 전송할 수 있다. 이러한 값(본 명세서에서 힌트 정보라고 함)은 - 예컨대, 메모리 디바이스(110)가 이러한 프리차지 동작을 수행하라는 임의의 명시적 명령을 수신하는 것과 독립적으로 - 메모리 디바이스(110)가 현재 열려 있는 행을 닫기 위해 프리차지 동작을 수행하라는 그 자신의 암시적 프리차지(iPRE) 명령을 내부적으로 발생시켜야 한다는 것을 메모리 디바이스(110)에 알려줄 수 있다. 대안적으로 또는 추가적으로, 모니터 로직(130)(및/또는 메모리 제어기(120)의 다른 로직)은 -예로서- 얼마나 많은 특정 유형의 명령이 메모리(110)에 현재 보류중인지를 결정하기 위해 이러한 정보를 액세스할 수 있으며- 예컨대, 여기서 보류중인 명령은 메모리(110)가 수신하였지만 아직 서비스를 완료하지 못한 명령이다.
다른 대안으로서 또는 그에 부가하여, 메모리 디바이스(110)는 CA(165)를 통해 수신된 명령의 일부 또는 전부를 평가하는 - 예컨대, 명령이 다른 명령이 메모리 디바이스(110)에 의해 내부적으로 발생되어야 하는 것을 추가로 암시적으로 나타내는지를 결정하는 - 모니터 로직(116)을 포함할 수 있다. 제한이 아닌 예시로서, 모니터 로직(116)은 명령이 현재 열려 있는 페이지를 포함하는 뱅크를 목표로 하고 있는지를 결정할 수 있다. 이러한 뱅크를 목표하는 것은 "페이지 미스 이벤트(page miss event)"[또는 간략함을 위해, 단순히 "페이지 미스(page miss)"]라고 한다. 모니터 로직(116)이 CA(165)를 통해 수신되는 명령에 대응하는 페이지 미스 이벤트를 식별한 것에 응답하여, 모니터 로직(116)은 명령이 목표로 하는 메모리 자원들에 액세스할 준비를 하는 동작들을 수행할 수 있다. 본 명세서에서 설명된 바와 같이, 이러한 동작은 메모리 제어기(120)로부터 수신된 하나 이상의 명령 대신 기능하도록 내부적으로 시그널링을 생성하는 메모리 디바이스(110)를 포함할 수 있다. 예를 들어, 메모리(110)는 하나 이상의 점들에서 메모리 제어기(120)로부터의 프리차지(PRE) 명령과 기능적으로 동등한 신호들을 액세스 로직(118)에 제공할 수 있다. 그에 따라, 액세스 로직(118)은, 메모리(110)가 그러한 프리차지 동작들을 명시하는 임의의 명시적 PRE 명령을 수신하는 것과 독립적으로, 메모리 자원들(114)의 행(또는 행들)을 프리차지시키는 동작들을 수행할 수 있다.
간결성을 위해, "ACT/iPRE"는 본 명세서에서 (표시된 활성화 동작에 추가로) iPRE가 또한 구현된다는 것을 메모리 디바이스에 암시적으로 나타내는 ACT 명령을 지칭하기 위해 사용된다. 메모리 디바이스에 의한 이러한 ACT/iPRE 명령의 서비스수행은 메모리 디바이스의 타이밍 제약이 위배되지 않는 것을 보증하기 위해 모니터링 회로를 필요로 한다. 예로서, 이러한 제약은 메모리 프리차지 동작을 수행하기 위해 요구되는 시간을 나타내는 타이밍 파라미터(tRP)와 연속적 활성화 동작 사이에 요구되는 시간을 나타내는 타이밍 파라미터(tRRD)를 포함할 수 있다. 이러한 타이밍 요건은 메모리 디바이스에서 동시 보류될 수 있는 ACT/iPRE 명령의 총 수치에 대한 이론적 제한을 부여할 수 있다. 제한이 아닌 예시로서, 보류 ACT/iPRE 명령의 총 수치는 tRRD 시간 기간 동안 완료될 수 있는 tRP 시간 기간의 총 수치에 기초할 수 있다.
도 2는 메모리 디바이스의 명령 응답 능력에 대한 표시된 한계에 기초하여 메모리 액세스 명령을 생성하기 위한 일 실시예에 따른 메모리 제어기(200)의 요소를 예시한다. 메모리 제어기(200)는 메모리 디바이스(110)의 것들 같은 메모리 자원에 대한 액세스를 제어할 수 있다. 일 실시예에서, 메모리 제어기는 메모리 제어기(120)의 특징 중 일부 또는 모두를 포함한다.
도 2는 메모리 디바이스(도시되지 않음)에 대한 액세스를 위한 요청을 수신하기 위해, 예시적 판독 요청 큐(215) 및 기록 요청 큐(22)에 의해 표현된 바와 같은 회로를 포함할 수 있다. 판독 요청 큐(215)로부터의 판독 요청 및 기록 요청 큐(220)로부터의 기록 요청은 명령 회로(230)에 제공될 수 있고, 이러한 명령 회로는 이들 요청에 응답하여 메모리 액세스를 구현하기 위해 명령들을 선택, 스케쥴링 및/또는 다른 방식으로 결정하도록 구성된다. 모드 선택 회로(225)는 명령 회로(230)가 다수의 가능한 모드 중 하나이어야만 하는지를 -예컨대, 메모리 제어기(200)에 결합된 메모리 디바이스(예컨대, IC 다이, 도시되지 않음)의 상태에 적어도 부분적으로 기초하여- 판정할 수 있다. 이러한 제1 모드에서, 명령 회로((230)는 별개의 단일 명령으로서 프리차지(PRE) 명령 및 활성화(ACT) 명령을 스케쥴링할 수 있다. 제2의 이러한 모드에서, 명령 회로(230)는 대신 통합 ACT/iPRE 명령을 스케쥴링할 수 있다. 명령 회로(230)에 의해 스케쥴링된 명령은 메모리 제어기를 메모리 디바이스에 결합하는 링크(205)에 송신기(240)에 의해 제공될 수 있다. 송신기(240)는 링크(205)에 대한 I/O 인터페이스의 일 예이다. 메모리 제어기(200)는 또한 링크(210)를 통해 메모리 디바이스로부터 신호를 수신하기 위해 수신기(245)를 포함할 수 있다. 다앙한 실시예에 따라 메모리 제어기의 추가적 모드가 존재할 수 있다.
일부 실시예에서, 메모리 제어기(200)는 모니터 회로(235)를 포함하고, 이 모니터 회로는 메모리 제어기(200)에 결합된 메모리 디바이스의 활동 및/또는 다른 상태를 모니터링하고, 이 모니터링에 기초하여 상태를 나타내는 상태 지시자를 제공하도록 구성된다. 다양한 실시예에서, 모니터 회로(235)는 다양한 회로와 인터페이싱한다. 점선은 다양한 실시예를 위한 다양한 가능성을 보여준다. 예로서, 일부 실시예에서, 모니터 회로(235)는 명령 회로(230)와 연계된 신호를 모니터링하고, 다른 실시예에서, 모니터 회로(235)는 송신기(240)와 연계된 신호를 모니터링하며, 또 다른 실시예에서, 모니터 회로(235)는 수신기(245)와 연계된 신호를 모니터링한다. 또 다른 실시예에서, 모니터 회로(235)는 다른 회로 및/또는 명령 회로(230), 송신기(240) 및/또는 수신기(245)의 조합과 연계된 신호를 모니터링할 수 있다.
모니터 회로(235)에 의해 제공되는 상태 지시자는 단일 비트 또는 다중 비트 수치 같은 단일 신호일 수 있거나, 회로와 연계된 신호의 다양한 양태를 나타내는 신호의 조합일 수 있다. 일부 실시예에서, 모니터 회로(235)는 모드 선택 회로(225)에 직접적으로 상태 지시자를 제공하고, 다른 실시예에서, 중간 회로가 존재한다.
이하는 모니터링된 상태 및 제공된 상태 지시자의 몇몇 예이다. 일부 실시예에서, 모니터 회로(235)에 의한 모니터링은 메모리 제어기(200)로부터 -예컨대, 링크(205)를 통해- 주어진 메모리 IC 또는 다른 메모리 디바이스에 전송되는 통합 ACT/iPRE 명령의 모니터링을 포함한다. 대안적으로 또는 추가적으로, 이러한 모니터링은 이러한 통합 ACT/iPRE 명령에 응답하여 수신된 수신확인 및/또는 다른 응답의 모니터링을 포함할 수 있다-예컨대, 이러한 수신확인 및/또는 다른 응답이 링크(210)를 거쳐 수신되는 경우. 이러한 ACT/iPRE 명령 중 일부 또는 모두 각각에 대해, 모니터 회로(235)는 ACT/iPRE 명령의 통신 및/또는 프로세싱의 특정 상태 이래로 경과된 시간 기간을 모니터링할 수 있다. 대안적으로 또는 추가적으로, 이러한 모니터링은 특정 메모리 디바이스에서 동시 보류중인(예컨대, 수신되었지만 아직 서비스되지는 않은) 통합 ACT/iPRE 명령의 총 수치의 계수치를 유지하는 것을 포함할 수 있다.
일 실시예에서, 모드 선택 회로(225)는 특정 메모리 디바이스에 대하여, 임의의 주어진 시간에 해당 메모리 디바이스에서 현재 보류될 수 있는 통합 ACT/iPRE 명령의 임계값 총 수치를 나타내는 정보를 수신하거나 다른 방식으로 검출한다. 이러한 정보에 기초하여, 모드 선택 회로(225)는 예시적 TR(255)에 의해 표시되는 바와 같이 이러한 임계 수치의 값을 포함(예컨대, 저장)하거나, 그에 대한 액세스를 갖거나 다른 방식으로 이에 기초하도록 구성될 수 있다. 제한이 아닌 예로서, TR(255)은 (예로서) 제조, 패키징, 조립 또는 메모리 디바이스와 메모리 제어기(200)를 포함하는 시스템을 생산하기 위한 다른 프로세싱 동안 메모리 제어기(200)에 의해 수신되는 통신(250)에 응답하여 결정될 수 있다. 특정 실시예가 이에 관하여 제한되지는 않지만, 통신(250)은 -예컨대, 링크(210)를 통해- 메모리 디바이스 자체로부터 수신될 수 있다. 다른 실시예에서, 통신(250)은 메모리 시스템의 일부로서 메모리 제어기(200)의 동작 동안 수신된다. 예로서, 메모리 제어기(200)는 이러한 시스템의 부팅, 각성 또는 다른 파워 상태 전이 동안 통신(250)을 수신할 수 있다.
다양한 실시예에서, 메모리 제어기(200)는 제1 모드에 있는지 또는 제2 모드에 있는지를 판정하기 위해 다양한 접근법을 사용할 수 있다. 예로서, 모니터 회로(235)는 메모리 제어기에 결합된 특정 메모리 디바이스(예컨대, 메모리 IC)에서 현재 보류중인 ACT/iPRE 명령의 현재 총 수치를 나타내는 상태 지시자를 모드 선택 회로(225)에 직접적으로 또는 간접적으로 제공할 수 있다. 이러한 상태 지시자에 기초하여, 모드 선택 회로(225)는 메모리 디바이스가 현재 다음 ACT/iPRE 명령을 수신할 수 있는지 여부를 평가할 수 있다. 일부 실시예에서, 모드 선택 회로(225)는 모니터 회로(235)에 의해 제공된 상태 지시자를 TR(255)에 비교한다. 상태 지시자가 TR(255)과 제1 관계를 갖는 경우(예로서, 그보다 크거나 그 이상), 이때, 명령 회로(230)의 제1 모드가 구성되고, 제1 모드 동안 활성화 동작 및 프리차지 동작을 나타내기 위한 명령 시그널링은 ACT 명령 및 해당 ACT 명령과는 구분되는 명시적 PRE 명령으로 수행된다. 상태 지시자가 TR(255)과 제2 관계를 갖는 경우(예로서, 그보다 작거나 그 이하), 이때 명령 회로(230)의 제2 모드가 구성되며, 제2 모드 동안 통합 ACT/iPRE 명령이 사용되어 활성화 동작 및 프리차지 동작 양자 모두를 나타낸다.
도 3은 일부 실시예에 따른 메모리 디바이스(300)의 세부사항을 예시하지만, 본 발명은 이들 세부사항에 제한되지 않는다. 메모리 디바이스(300)는 메모리 디바이스를 위한 보류중인 통합 ACT/iPRE 명령의 최대 허용가능 수치를 메모리 제어기(도시되지 않음)에 통신하기 위한 메모리 칩, 패키지 또는 다른 이러한 디바이스의 일 예를 나타낸다. 이러한 최대 허용가능 수치는 이론적 최대값 미만일 수 있으며, 예로서 메모리 제어기는 다른 경우에 메모리 디바이스의 타이밍 제약에 기초하여 이 이론적 최대치에서 동작할 수 있다. 예로서 메모리 디바이스(110)의 특징 중 일부 또는 모두를 포함할 수 있는 메모리 디바이스(300)는 일 실시예에서 메모리 제어기(200)와 임계값 정보를 교환할 수 있다.
도 3에 예시된 바와 같이, 링크(305)로부터의 신호는 수신기(310)에 의해 수신되고 메모리 디바이스(300)의 메모리 자원에 대한 액세스를 돕기 위한 컴포넌트에 다양하게 제공될 수 있다. 제한이 아닌 예시로서, 기록 액세스 정보가 신호 분리 회로(315)에 통신될 수 있고, 기록 액세스 정보는 명령 프로세싱 회로(320)에 제공되는 하나 이상의 명령과 기록 버퍼(WB)(330)에 제공되는 기록 데이터를 포함한다. 기록 데이터는 연계된 명령 및 어드레스가 이를 뱅크(335) 내에 기록되게 할 때까지 기록 버퍼(330) 내에 머무를 수 있다. 뱅크(335)는 각각의 메모리 어레이를 포함할 수 있고, 추가로, 다양한 다른 회로-예컨대, 감도 증폭기, 행 및/또는 열 디코더 및/또는 등등-을 포함하거나 그에 결합되어 이러한 메모리 어레이에 대한 액세스를 제공할 수 있다. 디코더는 또한 뱅크(335) 이전에 포함될 수 있다. 일부 실시예는 이러한 방식으로 기록 데이터를 보유하기 위한 기록 버퍼를 포함하지 않는다. 판독 액세스에서, 뱅크(335)는 판독 데이터를 내부 데이터 링크(340)에 반환한다. 송신기(345)는 링크(340)로부터 판독 데이터를 수신하고, 이를 외부적 링크(350)에 제공한다.
특정 수신된 명령이 단일 활성화(ACT) 명령인 경우, 이때, 명령 프로세싱 회로(320)는 단일 명령으로서 뱅크(335)에 특정 ACT 명령을 제공한다. 그러나, 판독 또는 기록 명령이 통합 ACT/iPRE 명령인 경우, 이때, 명령 프로세싱 회로(320)는 통합 ACT/iPRE 명령을 두 개의 단일 명령-즉, ACT 명령 및 구분되는 iPRE 명령-으로 번역하고, 이들 각각이 별개로 뱅크(335)에 제공된다.
주어진 시기에, 다수의 통합 ACT/iPRE 명령의 서비스수행이 메모리 디바이스(300)에서 동시에 이루어질 수 있다. 명령 처리 회로(323)는 예시적 트랙커 로직(325)에 의해 표현되어 있는 바와 같은 회로 즉 iPRE 명령 및/또는 ACT 명령의 제기가 메모리 제어기로부터 수신된 통합 ACT/iPRE 명령에 기초하여 이루어지는 방식을 결정하기 위한 회로를 포함하거나 그에 결합된다. 이러한 트랙커 로직은 예로서 각각의 보류중인 통합 ACT/iPRE 명령을 위한 엔트리를 포함하는 레지스트리를 포함할 수 있다. 각각의 이러한 레지스트리는 대응하는 통합 ACT/iPRE 명령에 대해 제기될 ACT 명령(또는 그 타이밍)을 나타내는 타이머 정보 및 또는 어드레스 정보를 저장할 수 있다. 트랙커 로직(325)은 이러한 ACT 명령의 제기를 허용하는 시간 기간이 만료되었는지 여부를 각 보류중인 통합 ACT/iPRE 명령에 대하여 다양하게 검출하기 위해 모니터링 회로를 더 포함할 수 있다.
특정 실시예는 메모리 디바이스(300)가 호스트에-예컨대, 메모리 제어기에- 허용가능한 보류 통합 ACT/iPRE 명령의 총 수치가 다른 경우에 메모리 디바이스(300)의 타이밍 파라미터에 따라 구현될 수 있는 이론적 최대치 미만이라는 것을 통신하게 한다. 제한이 아닌 예시로서, 메모리 디바이스(300)는 능력 로직(360)(예컨대, 임계값 표시 로직(112))을 포함할 수 있으며, 이는 메모리 디바이스(300)의 명령 응답 능력을 나타내는 정보를 저장하거나 다른 방식으로 제공하는 회로를 포함한다. 예로서, 능력 로직(360)은 이러한 허용가능한 보류 통합 ACT/iPRE 명령의 총 수치를 명시하거나 다른 방식으로 표시하는 값 TR(365)을 포함하거나 다른 방식으로 그에 대한 액세스를 구비할 수 있다.
예로서, TR(365)는 허용가능한 ACT/iPRE 명령의 최대 총 수치를 명시할 수 있다. 대안적으로 또는 추가적으로, TR(365)는 제조 번호, 모델 번호 또는 다른 제품 특정 식별자를 명시할 수 있고, 메모리 제어기는 허용가능한 보류 통합 ACT/iPRE 명령의 임계 수치에 대한 이러한 식별자에 대응하도록 기준 정보(예컨대, 참조표)를 포함하거나 다른 방식으로 그에 대한 액세스를 갖는다. 다양한 다른 값 중 임의의 것이 추가적으로 또는 대안적으로 TRR(365)에 포함되어 다양한 실시예에 따른 메모리 제어기에서의 이러한 임계값 정보의 표시를 도울 수 있다. 능력 로직(360)은 호스트에 대한 메모리 디바이스(300)의 커넥티비티를 검출하고, 응답적으로 메모리 제어기에 통신(370)으로 TR(365)를 전송할 수 있다. 통신(370)은 예로서 외부적 링크(350)를 통해 교환될 수 있다.
도 4는 일 실시예에 따른 메모리 액세스를 구성하기 위한 방법(400)의 요소를 예시한다. 방법(400)은 예로서 시스템(100)의 특징 중 일부 또는 모두를 포함하는 메모리 시스템에 의해 수행될 수 있다. 일 실시예에서, 방법(400)은 메모리 디바이스에서 수행되는 동작(410) 및 이러한 메모리 디바이스에 결합된 메모리 제어기에서 수행되는 동작(440) 양자 모두를 포함한다. 그러나, 대안 실시예에서, 방법(400)은 단지 동작(410)만을 포함하거나 단지 동작(440)만을 포함한다.
동작(410)은 420에서 메모리 제어기에 대한 메모리 디바이스의 커넥티비티를 검출하는 것을 포함할 수 있다. 420에서의 검출은 메모리 시스템의 제조, 조립 또는 다른 제조 단계 동안 이루어질 수 있다. 대안적으로, 420에서의 검출은 메모리 시스템의 파워 상태 전이 동안 또는 그에 응답하여 이루어질 수 있다. 420에서의 커넥티비티의 검출에 응답하여, 방법(400)은 430에서 메모리 제어기에 명령 응답 능력의 임계값 레벨을 나타내는 정보를 전송할 수 있다.
예로서, 메모리 디바이스는 임의의 주어진 시간에 메모리 디바이스에서 보류될 수 있는 통합 활성화 명령의 임계 수치를 나타내는 정보를 전송할 수 있다. 이러한 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만일 수 있으며- 예컨대, 이론적 최대 수치는 다른 경우에 메모리 디바이스의 타이밍 파라미터에 기초하여 메모리 제어기에 의해 표시될 수 있다. 일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 메모리 디바이스에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP)에 기초하여 규정된다. 대안적으로 또는 추가적으로, 이론적 최대 수치는 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초하여 규정될 수 있다. 임계 수치는 1보다 클 수 있지만, 특정 실시예는 이에 한정되지는 않는다.
일 실시예에서, 430에서 전송된 표시는 보류중인 통합 활성화 명령의 실제 임계 수치를 포함한다. 다른 실시예에서, 430에서 전송되는 표시는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초하여 기준 정보에 액세스한다. 동작(440)은 450에서 430에서 전송된 정보를 메모리 디바이스로부터 수신하는 메모리 제어기를 포함할 수 있다. 임계값 레벨의 표시에 기초하여, 메모리 제어기는 460에서 메모리 디바이스에 대한 통합 ACT/iPRE 명령의 통신을 제한할 수 있다. 예로서, 통합 ACT/iPRE 명령이 전송-예컨대, 명시적 PRE 명령 및 구분되는 ACT 명령 대신-되는지 여부에 대한 결정은 메모리 디바이스에 보류중인 통합 ACT/iPRE 명령의 현재 총 수치와 표시된 임계값 레벨에 기초하여 메모리 제어기에 의해 이루어질 수 있다.
도 5는 일 실시예에 따른 메모리 디바이스를 제어하기 위한 방법(500)의 특징을 예시하는 흐름도이다. 방법(500)은 예로서 메모리 제어기(120, 200) 중 하나에 의해 수행될 수 있다. 일 실시예에서, 방법(500)은 방법(400)의 동작(440)을 포함하거나 그에 추가적일 수 있다.
메모리 제어기의 명령 회로는 다음 액세스 요청을 서비스하는 것을 고려할 수 있다(동작(510)). 방법(500)의 목적상 고려되는 액세스 요청은 그에 대한 서비스가 적어도 후속 액세스를 위해 메모리 내의 행을 열기 위한 활성화 동작과, 잠재적으로, 메모리 내의 이전에 열려진 행을 닫기 위해 추가적 프리차지 동작을 필요로 하는 것들이다. 요청을 서비스하기 위해 프리차지 동작이 필요한지 여부에 대한 판정이 520에서 이루어질 수 있다. 520에서의 판정은 적어도 부분적으로 510에서 구해진 액세스 요청이 목표로 하는 메모리 내의 위치에 기초할 수 있다. 예로서, 서비스될 액세스가 현재 열려져 있는 메모리 내의 행을 목표로 하는 경우, 이때, 다른 행을 닫기 위해 프리차지 도작이 수행될 필요가 없고, 방법(500)은 550에서 ACT 명령을 생성할 수 있다(프리차지 동작이 수행된다는 임의의 암시적 또는 명시적 표시에 독립적으로).
그러나, 520에서의 결정이 프리차지 동작이 필요하다는 것을 나타내는 경우, 이때, 방법(500)은 서로 구분되는 ACT 및 PRE 명령을 전송할 것인지 또는 대신 통합 ACT/iPRE를 전송할 것인지를 결정할 수 있다. 예로서, 방법(500)은 메모리 디바이스에서 보류중인 통합 ACT/iPRE 명령의 현재 총 수치에 의해 임계값 조건이 충족되는지 여부를 530에서 평가하는 메모리 제어기의 모드 선택 회로를 포함할 수 있다.
일부 실시예에서, 메모리 디바이스에서 현재 보류중인 ACT/iPRE 명령의 수치가 임계 수치와 제1 관계(예를 들어, 그보다 크거나 그 이상)를 갖는 경우, 이때, 모드 선택 회로는 명령 회로의 제1 모드를 구성할 수 있다. 제1 모드에 기초하여, 방법(500)은 명시적 PRE 명령을 전송(540에서)하고, 그후, 명시적 PRE 명령과 구분되는 ACT 명령을 전송(550에서)함으로써 액세스 요청을 서비스할 수 있다. 그러나, 메모리 디바이스에서 현재 보류중인 ACT/iPRE 명령의 수치가 임계 수치와 제2 관계(예를 들어, 그보다 작거나 그 이하)를 갖는 경우, 이때, 모드 선택 회로는 명령 회로의 제2 모드를 구성할 수 있다. 제2 모드에 기초하여, 방법(500)은 560에서 통합 ACT/iPRE 명령을 전송함으로써 액세스 요청을 서비스할 수 있다.
도 6은 일 실시예에 따른 활성화 및 프리차지 명령 시그널링의 특징을 예시하는 타이밍도(600)이다. 도 6에서, 두 개의 구분되는 명령(PRE 및 ACT)이 메모리 제어기와 그에 결합된 메모리 디바이스 사이에서 시그널링(610)으로서 제공된다. 이들 명령은 또한 소정 시간 뒤에 메모리 디바이스 내부의 명령 링크 상에 시그널링(620)으로서 제공된다. 시그널링(610)은 메모리 디바이스에 보류중인 통합 ACT/iPRE 명령의 현재 총 수치가 임계값을 초과한다는 결정에 응답하여 교환될 수 있다. 타이밍도는 타이밍 파라미터(tRP, tRRD)의 예시적 예를 도시하고, 이들은, 메모리 제어기에 표시되는 임계값이 없는 경우, 다른 방식으로 메모리 디바이스를 위한 보류중인 ACT/iPRE 명령의 최대 수치를 결정하기 위해 메모리 제어기에 의해 사용될 수 있다.
도 7은 통합 ACT/iPRE 명령이 메모리 디바이스와 메모리 제어기 사이의 링크 상의 시그널링(710)으로서 제공되지만 구분되는 명령(iPRE 및 ACT)이 소정 시간 이후 메모리 디바이스 내부에 있는 통신 링크 상에서 시그널링(720a)으로서 잇따라 제공되는 경우를 예시하는 타이밍도이다. 도 6 및 도 7 상의 다양한 타이밍은 단지 예시적이며, 모든 실시예에 필요하지는 않다.
보류중인 ACT/iPRE 명령의 이론적 최대 수치를 예시하기 위해, 타이밍도(700a)는 각각 가상 보류 메모리 액세스 요청을 위한 다른 시그널링(720b,...720n)의 타이밍에 관련하여 도시되어 있다. 타이밍도(700)에 도시된 예에서, 보류 ACT/iPRE 명령의 이론적 최대 수치는 보류 통합 ACT/iPRE 명령의 tRRD 기간에 끼워지는 tRP 기간의 총 수치에 의해 결정되는 것으로서 도시되어 있다. 이러한 실시예에서, 이론적 최대값(Nmax)은 예로서 다음의 수학식에 의해 표현될 수 있다.
Figure 112017017802505-pct00001
주어진 메모리 IC(또는 다른 메모리 디바이스)에 관하여, 소정 실시예는 이러한 이론적 최대값(Nmax)보다 작은 보류중인 ACT/iPRE 명령의 최대 수치를 메모리 제어기를 위해 다양하게 설정한다.
도 8은 메모리 액세스가 구현될 수 있는 컴퓨팅 시스템의 일 실시예의 블록도이다. 시스템(800)은 본 명세서에 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내고, 랩탑 컴퓨터, 데스크톱 컴퓨터, 서버, 게이밍 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 인쇄기 또는 기타 전자 디바이스일 수 있다. 시스템(800)은 시스템(800)에 대한 프로세싱, 조작 관리 및 명령어들의 실행을 제공하는 프로세서(820)를 포함할 수 있다. 프로세서(820)는 임의의 유형의 마이크로프로세서, 중앙 처리 유닛(CPU), 프로세싱 코어, 또는 시스템(800)을 위한 프로세싱을 제공하는 다른 프로세싱 하드웨어를 포함할 수 있다. 프로세서(820)는 시스템(800)의 전체적인 동작을 제어하고, 하나 이상의 프로그래밍 가능한 범용 또는 특수 목적 마이크로프로세서, DSP(digital signal processor), 프로그램 가능한 제어기, ASIC(application specific integrated circuit), PLD(programmable logic device) 등, 또는 그러한 디바이스들의 조합이거나 그것을 포함할 수 있다.
메모리 서브시스템(830)은 시스템(800)의 메인 메모리를 나타내고, 프로세서(820)에 의해 실행될 코드 또는 루틴을 실행하는 데에 이용될 데이터 값들을 위한 임시 스토리지를 제공한다. 메모리 서브시스템(830)은 판독 전용 메모리(ROM), 플래시 메모리, 하나 이상의 각종 랜덤 액세스 메모리(RAM), 또는 다른 메모리 디바이스, 또는 그러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(830)은 특히, 시스템(800) 내에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 운영 체제(OS)(836)를 저장하고 호스팅한다. 추가로, 시스템(800)의 프로세싱 및 로직을 제공하는 다른 명령어들(838)이 메모리 서브시스템(830)으로부터 저장 및 실행된다. OS(836) 및 명령어들(838)은 프로세서(820)에 의해 실행된다.
메모리 서브시스템(830)은 그것이 데이터, 명령어들, 프로그램들, 또는 기타 항목들을 저장하는 메모리 디바이스(832)를 포함한다. 일 실시예에서, 메모리 서브시스템은, 본 명세서에 설명된 임의의 실시예에 따른 메모리 제어기이면서 메모리 디바이스(832)를 액세스하기 위한 메커니즘을 제공하는 메모리 제어기(834)를 포함한다. 일 실시예에서, 메모리 제어기(834)는 메모리 디바이스(832)에 명령들을 제공한다. 명령들은 메모리 디바이스(832)로 하여금 메모리 자원들에 대한 활성화 명령들 및/또는 프리차지 명령들을 내부적으로 발생시키게 할 수 있다.
프로세서(820) 및 메모리 서브시스템(830)은 버스/버스 시스템(810)에 결합된다. 버스(810)는 적절한 브리지, 어댑터 및/또는 제어기에 의해 접속된 임의의 하나 이상의 별개의 물리 버스, 통신 라인/인터페이스, 및/또는 점-대-점 접속을 나타내는 추상적 개념(abstraction)이다. 따라서, 버스(810)는 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, 하이퍼트랜스포트(HyperTransport) 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(통상적으로 "파이어와이어"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 또한, 버스(810)의 버스들은 네트워크 인터페이스(850) 내의 인터페이스들에 대응할 수 있다.
시스템(800)은 또한 버스(810)에 결합된 하나 이상의 입력/출력(I/O) 인터페이스(들)(840), 네트워크 인터페이스(850), 하나 이상의 내부 대용량 저장 디바이스(들)(860), 및 주변장치 인터페이스(870)를 포함한다. I/O 인터페이스(840)는 사용자가 그를 통하여 시스템(800)과 상호작용(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱)하는 하나 이상의 인터페이스 컴포넌트를 포함할 수 있다. 네트워크 인터페이스(850)는 시스템(800)에게 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(850)는 이더넷 어댑터, 무선 상호접속 컴포넌트, USB(universal serial bus), 또는 다른 유선 또는 무선의 표준 기반 또는 전용 인터페이스를 포함할 수 있다.
스토리지(860)는 하나 이상의 자기, 고체 상태(solid state) 또는 광학 기반 디스크, 또는 그들의 조합과 같이, 대량의 데이터를 비휘발성으로 저장하기 위한 임의의 통상의 매체이거나 그것을 포함할 수 있다. 스토리지(860)는 코드 또는 명령어들 및 데이터(862)를 지속적인 상태로 유지한다(즉, 시스템(800)에의 전력이 일시중단되더라도 값이 보유됨). 스토리지(860)는 포괄적으로 "메모리"라고 간주될 수 있지만, 메모리(830)는 프로세서(820)에 명령어들을 제공하기 위한 실행 또는 운영 메모리이다. 스토리지(860)가 비휘발성인 반면, 메모리(830)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(800)에의 전력이 일시중단되면, 데이터의 값 또는 상태가 불확실(indeterminate)임).
주변장치 인터페이스(870)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변장치들은 일반적으로 시스템(800)에 의존적으로 접속하는 디바이스들을 지칭한다. 의존적인 접속은, 시스템(800)이 그 위에서 동작을 실행하고 사용자 상호작용에 이용할 소프트웨어 및/또는 하드웨어 플랫폼을 제공하는 것이다.
도 9는 메모리 액세스가 구현될 수 있는 모바일 디바이스의 일 실시예의 블록도이다. 디바이스(900)는 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선-인에이블드 전자 판독기(wireless-enabled e-reader), 또는 다른 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 일부가 일반적으로 도시되며, 그러한 디바이스의 모든 컴포넌트들이 디바이스(900) 내에 도시되지는 않는다는 것을 이해할 것이다.
디바이스(900)는 디바이스(900)의 주요 프로세싱 동작들을 수행하는 프로세서(910)를 포함할 수 있다. 프로세서(910)는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램가능한 로직 디바이스들, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(910)에 의해 수행되는 프로세싱 동작들은 그 위에서 애플리케이션 및/또는 디바이스 기능이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 프로세싱 동작은 인간 사용자 또는 다른 디바이스와의 I/O(입력/출력)에 관련된 동작, 전력 관리에 관련된 동작, 및/또는 디바이스(900)를 또 다른 디바이스에 접속하는 것에 관련된 동작을 포함한다. 프로세싱 동작들은 오디오 I/O 및/또는 디스플레이 I/O와 관련된 동작들도 포함할 수 있다.
일 실시예에서, 디바이스(900)는 컴퓨팅 디바이스에 오디오 기능을 제공하는 것에 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예를 들어, 드라이버, 코덱) 컴포넌트들을 나타내는 오디오 서브시스템(920)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력은 물론, 마이크 입력도 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(900)에 통합될 수 있거나, 디바이스(900)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(910)에 의해 수신되고 프로세싱되는 오디오 명령들을 제공함으로써 디바이스(900)와 상호작용한다.
디스플레이 서브시스템(930)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각 및/또는 촉각 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스) 및 소프트웨어(예를 들어, 드라이버) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(930)은 디스플레이를 사용자에게 제공하기 위해 사용되는 특정한 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(932)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(932)는 디스플레이와 관련된 적어도 일부 프로세싱을 수행하기 위해 프로세서(910)와는 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(930)은 사용자에게 출력 및 입력 모두를 제공하는 터치스크린 디바이스를 포함한다.
I/O 제어기(940)는 사용자와의 상호작용과 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(940)는 디바이스(900)에 접속되는 추가의 디바이스들에 대한 접속 포인트를 예시하고, 이 접속 포인트를 통해, 사용자가 시스템과 상호작용할 수 있다. 예를 들어, 디바이스(900)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같은 특정한 애플리케이션들과 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에서 언급된 바와 같이, I/O 제어기(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(900)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다.
부가적으로, 오디오 출력은 디스플레이 출력 대신에, 또는 그에 부가하여 제공될 수 있다. 또 다른 일례에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 I/O 제어기(940)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서 또한 동작한다. I/O 제어기(940)에 의해 관리되는 I/O 기능들을 제공하기 위한 디바이스(900) 상의 추가의 버튼들 또는 스위치들이 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(940)는 가속도계, 카메라, 광 센서 또는 다른 환경 센서, 자이로스코프, GPS(global positioning system), 또는 디바이스(900) 내에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 시스템에 환경 입력을 제공하여 동작들(예를 들어, 잡음에 대한 필터링, 휘도 검출에 대한 디스플레이들의 조정, 카메라에 대한 플래시의 적용 또는 다른 특징들)에 영향을 줄 뿐만 아니라, 직접 사용자 상호작용의 일부일 수 있다.
일 실시예에서, 디바이스(900)는 배터리 전력 사용, 배터리의 충전, 및 절전 동작과 관련된 특징들을 관리하는 전력 관리부(950)를 포함한다. 메모리 서브시스템(960)은 디바이스(900) 내에 정보를 저장하기 위한 메모리 디바이스(들)(962)을 포함한다.
메모리 서브시스템(960)은 비휘발성(메모리 디바이스로의 전력이 일시중단되는 경우 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 일시중단되는 경우 상태가 불확실함) 메모리 디바이스들을 포함할 수 있다. 메모리(960)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들, 또는 다른 데이터 뿐만 아니라 시스템(900)의 애플리케이션들 및 기능들의 실행에 관한 시스템 데이터를 (장기간이든 일시적이든) 저장할 수 있다.
일 실시예에서, 메모리 서브시스템(960)은(시스템(900)의 제어의 일부인 것으로도 생각될 수 있고 잠재적으로 프로세서(910)의 일부인 것으로 생각될 수 있는) 메모리 제어기(964)를 포함한다. 메모리 제어기(964)는 버스의 전압 스윙 특성들을 모니터한다. 예를 들어, 메모리 제어기(964)는 동일한 버스- 예를 들어, 데이터 버스 -의 상이한 신호 라인들에 대해 상이한 전압 스윙 특성들을 검출할 수 있다. 일 실시예에서, 메모리 제어기(964)는 메모리(962)로 하여금 메모리 자원들에 대한 활성화 명령 또는 프리차지 명령을 내부적으로 발생시키게 하는 명령들을 발행한다.
커넥티비티(connectivity)(970)는 디바이스(900)가 외부 디바이스들과 통신할 수 있도록 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버, 프로토콜 스택들)을 포함한다. 디바이스는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들은 물론, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변장치들과 같은 별개의 디바이스들일 수 있다.
커넥티비티(970)는 다수의 상이한 유형의 커넥티비티를 포함할 수 있다. 일반화하기 위해, 셀룰러 커넥티비티(972) 및 무선 커넥티비티(974)를 갖는 디바이스(900)가 예시되어 있다. 셀룰러 커넥티비티(972)는 일반적으로, GSM(global system for mobile communication) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, LTE(long term evolution - "4G"로서도 또한 지칭됨), 또는 다른 셀룰러 서비스 표준을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 커넥티비티를 지칭한다. 무선 커넥티비티(974)는 셀룰러가 아닌 무선 커넥티비티를 지칭하며,(블루투스와 같은) 개인 영역 네트워크,(WiFi와 같은) 근거리 네트워크, 및/또는(WiMax와 같은) 광역 네트워크, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비고체 매체를 통해, 변조된 전자기 방사선의 사용을 통한 데이터의 전송을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변장치 접속들(980)은 주변 접속을 이루기 위한 하드웨어 인터페이스들 및 커넥터들 뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(900)는 다른 컴퓨팅 디바이스들로의 주변 디바이스("으로(to)"(982)) 뿐만 아니라 그에 접속된 주변 디바이스들("로부터(from)"(984)) 양자일 수 있다는 것이 이해될 것이다. 디바이스(900)는 통상적으로 디바이스(900) 상의 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 갖는다. 추가로, 도킹 커넥터는 예를 들어, 시청각 또는 다른 시스템들로의 콘텐츠 출력을 디바이스(900)가 제어하게 하는 특정한 주변장치들에 디바이스(900)가 접속되게 할 수 있다.
사설 도킹 커넥터 또는 다른 사설 접속 하드웨어에 부가하여, 디바이스(900)는 공통 또는 표준 기반 커넥터들을 통해 주변장치 접속들(980)을 이룰 수 있다. 일반적인 유형에는 MiniDisplayPort(MDP), HDMI(High Definition Multimedia Interface), 펌웨어(Firewire) 또는 다른 유형을 포함하는 DisplayPort,(임의의 다수의 상이한 하드웨어 인터페이스를 포함할 수 있는) USB(Universal Serial Bus) 커넥터가 포함될 수 있다.
일 구현예에서, 메모리 디바이스는 메모리 셀의 하나 이상의 어레이, 메모리 제어기에 대한 메모리 디바이스의 커넥티비티를 검출하기 위한 입력/출력 인터페이스 및 메모리 셀의 하나 이상의 어레이에 대한 액세스를 위해 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보를 메모리 제어기에 전송하기 위한 임계값 표시 로직을 포함하고, 통합 활성화 명령은 프리차지 명령을 지시하고, 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치는 메모리 디바이스의 타이밍 파라미터에 기초하며, 메모리 제어기는 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한한다.
일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP) 및 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초한다. 다른 실시예에서, 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같다. 다른 실시예에서, 임계 수치는 1보다 크다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 보류중인 통합 활성화 명령의 임계 수치를 포함한다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초한 기준 데이터에 액세스한다.
다른 구현예에서, 메모리 제어기는 메모리 제어기를 메모리 디바이스에 결합하기 위한 입력/출력 인터페이스와 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보를 수신하기 위한 모드 선택 회로를 포함하고, 통합 활성화 명령은 프리차지 명령을 나타내고, 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치는 메모리 디바이스의 타이밍 파라미터에 기초한다. 메모리 제어기는 메모리 디바이스에 통합 활성화 명령을 통신하기 위한 명령 로직을 더 포함하고, 모드 선택 로직은 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한한다.
일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP) 및 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초한다. 다른 실시예에서, 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같다. 다른 실시예에서, 임계 수치는 1보다 크다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 보류중인 통합 활성화 명령의 임계 수치를 포함한다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초한 기준 데이터에 액세스한다.
다른 구현예에서, 메모리 디바이스에서의 방법은 메모리 제어기에 대한 메모리 디바이스의 커넥티비티를 검출하는 단계 및 커넥티비티의 검출에 응답하여 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보를 메모리 제어기에 전송하는 단계를 포함하고, 통합 활성화 명령은 프리차지 명령을 나타내고, 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치는 메모리 디바이스의 타이밍 파라미터에 기초하며, 메모리 제어기는 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한한다.
일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP) 및 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초한다. 다른 실시예에서, 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같다. 다른 실시예에서, 임계 수치는 1보다 크다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 보류중인 통합 활성화 명령의 임계 수치를 포함한다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초한 기준 데이터에 액세스한다.
다른 구현예에서, 메모리 제어기에서의 방법은 메모리 제어기에 결합된 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보를 수신하는 단계-통합 활성화 명령은 프리차지 명령을 나타내고, 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치는 메모리 디바이스의 타이밍 파라미터에 기초함-와, 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한하는 단계를 포함한다.
일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP) 및 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초한다. 다른 실시예에서, 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같다. 다른 실시예에서, 임계 수치는 1보다 크다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 보류중인 통합 활성화 명령의 임계 수치를 포함한다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초한 기준 데이터에 액세스한다.
다른 구현예에서, 컴퓨터 판독가능한 저장 매체는 그에 저장된 명령어를 가지고, 이 명령어는 하나 이상의 프로세싱 유닛에 의해 실행될 때 메모리 제어기로 하여금 메모리 제어기에 결합된 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보를 수신하는 단계-통합 활성화 명령은 프리차지 명령을 나타내고, 임계 수치는 보류중인 통합 활성화 명령의 이론적 최대 수치 미만이고, 이론적 최대 수치는 메모리 디바이스의 타이밍 파라미터에 기초함-, 및 임계 수치를 나타내는 정보에 기초하여 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한하는 단계를 포함하는 방법을 수행하게 한다.
일 실시예에서, 이론적 최대 수치는 메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP) 및 연속적 활성화 동작 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초한다. 다른 실시예에서, 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같다. 다른 실시예에서, 임계 수치는 1보다 크다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 보류중인 통합 활성화 명령의 임계 수치를 포함한다. 다른 실시예에서, 보류중인 통합 활성화 명령의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 메모리 제어기는 보류중인 통합 활성화 명령의 임계 수치를 결정하기 위해 제품 식별 번호에 기초한 기준 데이터에 액세스한다.
메모리 자원을 액세스하기 위한 기술들 및 아키텍처들이 본 명세서에 설명된다. 상기 설명에서, 설명의 목적들을 위해, 다수의 특정 상세들은 특정 실시예들의 철저한 이해를 제공하기 위해 진술된다. 그러나, 특정 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 분명할 것이다. 다른 사례들에서, 구조체들 및 디바이스들은 설명을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
본 명세서에서 "일 실시예" 또는 "하나의 실시예"라는 언급은 그러한 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 본 명세서 내의 다양한 장소들에 있어서 실시예에서"라는 구문의 출현들은 반드시 동일한 실시예를 모두 언급하는 것은 아니다.
본원에서 상세한 설명의 일부 부분들은 컴퓨터 메모리 내에서 데이터 비트들 상의 동작들의 알고리즘들 및 기호 표현들에 관해 제공된다. 이러한 알고리즘 설명들 및 표현들은 작업의 본질을 본 기술분야의 다른 통상의 기술자들에게 가장 효과적으로 전달하기 위해 컴퓨팅 기술분야의 통상의 기술자들에 의해 사용되는 수단이다. 알고리즘은 여기서, 및 일반적으로, 원하는 결과를 초래하는 단계들의 자기 일관성 시퀀스인 것으로 생각된다. 단계들은 물리 양들의 물리 조작들을 필요로 하는 것들이다. 통상, 반드시 필요한 것은 아니지만, 이러한 양들은 저장, 전송, 결합, 비교, 및 다른 방법으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 이러한 신호들을 비트들, 값들, 요소들, 기호들, 문자들, 항들, 숫자들 등으로서 언급하는 것이 때때로, 주로 공통의 사용의 이유들로 편리한 것으로 증명되었다.
그러나, 이러한 및 유사한 용어들의 전부는 적절한 물리 양들과 연관되고 이러한 양들에 적용되는 단지 편리한 라벨들인 점이 기억되어야 한다. 달리 구체적으로 언급하지 않는 한, 본 명세서에서의 논의로부터 명백한 바와 같이, 이 설명 전체에 걸쳐, "프로세싱" 또는 "계산" 또는 "산출" 또는 "결정" 또는 "디스플레이" 기타 등등의 용어들을 이용하는 논의들이, 컴퓨터 시스템의 레지스터들 및 메모리들 내에 물리적(전자적) 양들로 표현된 데이터를, 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장, 전송 또는 디스플레이 디바이스들 내의 물리적 양들로 유사하게 표현되는 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 동작 및 프로세스를 지칭한다는 것을 잘 알 것이다.
특정 실시예들은 또한 본원에서 동작들을 수행하는 장치를 언급한다. 이러한 장치는 요구된 목적들을 위해 특별히 구성될 수 있거나, 컴퓨터에 저장되는 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 플로피 디스크들, 광학 디스크들, CD-ROM들 및 자기-광학 디스크들을 포함하는 임의의 타입의 디스크, 판독-전용 메모리(ROM)들, 동적 RAM(DRAM)들과 같은 랜덤 액세스 메모리(RAM)들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 또는 전자 명령들을 저장하기에 적합하며 컴퓨터 시스템 버스에 커플링된 임의의 타입의 미디어와 같은, 그러나 이에 제한되지 않는, 컴퓨터 판독가능한 저장 매체에 저장될 수 있다.
본원에 제공되는 알고리즘들 및 디스플레이들은 임의의 특정 컴퓨터 또는 다른 장치와 내재적으로 관련되지 않는다. 다양한 범용 시스템들은 본원에서의 교시들에 따라 프로그램들과 사용될 수 있거나, 요구된 방법 단계들을 수행하기 위해 더 특수한 장치를 구성하는 것이 편리한 것으로 증명될 수 있다. 다양한 이들 시스템들에 대한 요구된 구조는 본원에서 설명으로부터 나타날 것이다. 부가적으로, 특정 실시예들은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들은 본원에 설명되는 바와 같이 그러한 실시예들의 교시들을 구현하기 위해 사용될 수 있다는 점이 이해될 것이다.
본원에 설명된 것 외에, 다양한 수정들은 범위에서 벗어나는 것 없이 개시된 실시예들 및 그것의 구현들에 이루어질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 예시적인 의미로 해석되고, 제한적인 의미로 해석되지 않아야 한다. 본 발명의 범위는 이하의 청구항들에 대한 참조에 의해서만 측정되어야 한다.

Claims (23)

  1. 메모리 디바이스로서,
    메모리 셀들의 하나 이상의 어레이;
    메모리 제어기에 대한 상기 메모리 디바이스의 커넥티비티를 검출하기 위한 입력/출력 인터페이스; 및
    상기 메모리 셀들의 하나 이상의 어레이에 대한 액세스를 위한 보류중인 통합 활성화 명령들(pending consolidated activation commands)의 임계 수치를 나타내는 정보를 상기 메모리 제어기에 전송하기 위한 임계값 식별 로직
    을 포함하고,
    통합 활성화 명령은 프리차지 명령을 나타내고, 상기 임계 수치는 보류중인 통합 활성화 명령들의 이론적 최대 수치 미만이고, 상기 이론적 최대 수치는 상기 메모리 디바이스의 타이밍 파라미터에 기초하고, 상기 메모리 제어기는 상기 임계 수치를 나타내는 상기 정보에 기초하여 상기 메모리 디바이스에 대한 통합 활성화 명령들의 통신을 제한하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 이론적 최대 수치는
    메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP); 및
    연속적 활성화 동작들 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)
    에 기초하는 메모리 디바이스.
  3. 제2항에 있어서,
    상기 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같은 메모리 디바이스.
  4. 제1항에 있어서,
    상기 임계 수치는 1보다 큰 메모리 디바이스.
  5. 제1항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 상기 보류중인 통합 활성화 명령들의 임계 수치를 포함하는 메모리 디바이스.
  6. 제1항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 상기 메모리 제어기는 상기 보류중인 통합 활성화 명령들의 임계 수치를 결정하기 위해 상기 제품 식별 번호에 기초한 기준 데이터에 액세스하는 메모리 디바이스.
  7. 메모리 제어기로서,
    상기 메모리 제어기를 메모리 디바이스에 결합하기 위한 입력/출력 인터페이스;
    상기 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보를 수신하기 위한 모드 선택 회로 - 상기 통합 활성화 명령은 프리차지 명령을 나타내고, 상기 임계 수치는 보류중인 통합 활성화 명령들의 이론적 최대 수치 미만이고, 상기 이론적 최대 수치는 상기 메모리 디바이스의 타이밍 파라미터들에 기초함 -; 및
    상기 메모리 디바이스에 통합 활성화 명령들을 통신하기 위한 명령 로직 - 상기 모드 선택 회로는 상기 임계 수치를 나타내는 정보에 기초하여 상기 메모리 디바이스에 대한 통합 활성화 명령들의 통신을 제한함 -
    을 포함하는 메모리 제어기.
  8. 제7항에 있어서,
    상기 이론적 최대 수치는
    메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP); 및
    연속적 활성화 동작들 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)
    에 기초하는 메모리 제어기.
  9. 제8항에 있어서,
    상기 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같은 메모리 제어기.
  10. 제7항에 있어서,
    상기 임계 수치는 1보다 큰 메모리 제어기.
  11. 제7항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 상기 메모리 제어기는 상기 보류중인 통합 활성화 명령들의 임계 수치를 결정하기 위해 상기 제품 식별 번호에 기초한 기준 데이터에 액세스하는 메모리 제어기.
  12. 메모리 디바이스에서의 방법으로서,
    메모리 제어기에 대한 상기 메모리 디바이스의 커넥티비티를 검출하는 단계; 및
    상기 커넥티비티의 검출에 응답하여, 상기 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보를 상기 메모리 제어기에 전송하는 단계
    를 포함하고,
    통합 활성화 명령은 프리차지 명령을 나타내고, 상기 임계 수치는 보류중인 통합 활성화 명령들의 이론적 최대 수치 미만이고, 상기 이론적 최대 수치는 상기 메모리 디바이스의 타이밍 파라미터들에 기초하고, 상기 메모리 제어기는 상기 임계 수치를 나타내는 상기 정보에 기초하여 상기 메모리 디바이스에 대한 통합 활성화 명령의 통신을 제한하는 방법.
  13. 제12항에 있어서,
    상기 이론적 최대 수치는
    메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP); 및
    연속적 활성화 동작들 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)에 기초하는 방법.
  14. 제13항에 있어서,
    상기 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같은 방법.
  15. 제12항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 상기 메모리 제어기는 상기 보류중인 통합 활성화 명령들의 임계 수치를 결정하기 위해 상기 제품 식별 번호에 기초한 기준 데이터에 액세스하는 방법.
  16. 메모리 제어기에서의 방법으로서,
    상기 메모리 제어기에 결합된 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보를 수신하는 단계 - 통합 활성화 명령은 프리차지 명령을 나타내고, 상기 임계 수치는 보류중인 통합 활성화 명령들의 이론적 최대 수치 미만이고, 상기 이론적 최대 수치는 상기 메모리 디바이스의 타이밍 파라미터에 기초함 -; 및
    상기 임계 수치를 나타내는 상기 정보에 기초하여 상기 메모리 디바이스에 대한 통합 활성화 명령들의 통신을 제한하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 이론적 최대 수치는
    메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP); 및
    연속적 활성화 동작들 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)
    에 기초하는 방법.
  18. 제17항에 있어서,
    상기 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같은 방법.
  19. 제16항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 상기 메모리 제어기는 상기 보류중인 통합 활성화 명령들의 임계 수치를 결정하기 위해 상기 제품 식별 번호에 기초한 기준 데이터에 액세스하는 방법.
  20. 명령어들이 저장되어 있는 컴퓨터 판독가능 저장 매체로서, 상기 명령어들은 하나 이상의 프로세싱 유닛에 의해 실행시 메모리 제어기로 하여금:
    상기 메모리 제어기에 결합된 메모리 디바이스에 대한 액세스를 위한 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보를 수신하는 단계 - 통합 활성화 명령은 프리차지 명령을 나타내고, 상기 임계 수치는 보류중인 통합 활성화 명령들의 이론적 최대 수치 미만이고, 상기 이론적 최대 수치는 상기 메모리 디바이스의 타이밍 파라미터들에 기초함 -; 및
    상기 임계 수치를 나타내는 상기 정보에 기초하여 상기 메모리 디바이스에 대한 통합 활성화 명령들의 통신을 제한하는 단계
    를 포함하는 방법을 수행하게 하는 컴퓨터 판독가능 저장 매체.
  21. 제20항에 있어서,
    상기 이론적 최대 수치는
    메모리 프리차지 동작을 수행하기 위해 필요한 최소 시간을 나타내는 타이밍 파라미터(tRP); 및
    연속적 활성화 동작들 사이에 필요한 최소 시간을 나타내는 타이밍 파라미터(tRRD)
    에 기초하는 컴퓨터 판독가능 저장 매체.
  22. 제21항에 있어서,
    상기 이론적 최대 수치는 tRP에 대한 tRRD의 비율에 기초한 플로어 함수 값과 같은 정수와 1의 합과 같은 컴퓨터 판독가능 저장 매체.
  23. 제20항에 있어서,
    상기 보류중인 통합 활성화 명령들의 임계 수치를 나타내는 정보는 제품 식별 번호를 포함하고, 상기 메모리 제어기는 상기 보류중인 통합 활성화 명령들의 임계 수치를 결정하기 위해 상기 제품 식별 번호에 기초한 기준 데이터에 액세스하는 컴퓨터 판독가능 저장 매체.
KR1020177004804A 2014-09-26 2015-08-19 암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템 KR102276739B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/498,509 US9530468B2 (en) 2014-09-26 2014-09-26 Method, apparatus and system to manage implicit pre-charge command signaling
US14/498,509 2014-09-26
PCT/US2015/045947 WO2016048494A1 (en) 2014-09-26 2015-08-19 Method, apparatus and system to manage implicit pre-charge command signaling

Publications (2)

Publication Number Publication Date
KR20170033409A KR20170033409A (ko) 2017-03-24
KR102276739B1 true KR102276739B1 (ko) 2021-07-13

Family

ID=55581738

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177004804A KR102276739B1 (ko) 2014-09-26 2015-08-19 암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템

Country Status (7)

Country Link
US (2) US9530468B2 (ko)
EP (1) EP3198605B1 (ko)
JP (1) JP6275922B2 (ko)
KR (1) KR102276739B1 (ko)
CN (1) CN106796560B (ko)
TW (1) TWI570742B (ko)
WO (1) WO2016048494A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102647420B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
US10141042B1 (en) * 2017-05-23 2018-11-27 Micron Technology, Inc. Method and apparatus for precharge and refresh control
US11354064B2 (en) 2018-12-26 2022-06-07 Micron Technology, Inc. Detection of illegal commands
US11681465B2 (en) * 2020-06-12 2023-06-20 Advanced Micro Devices, Inc. Dynamic multi-bank memory command coalescing
US11854600B2 (en) * 2021-08-25 2023-12-26 Micron Technology, Inc. Write request thresholding

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130576B2 (en) 2008-06-30 2012-03-06 Intel Corporation Memory throughput increase via fine granularity of precharge management

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030217223A1 (en) 2002-05-14 2003-11-20 Infineon Technologies North America Corp. Combined command set
US6747912B1 (en) 2002-12-31 2004-06-08 Intel Corporation Implied precharge and posted activate command to reduce command bandwidth
US7167946B2 (en) 2003-09-30 2007-01-23 Intel Corporation Method and apparatus for implicit DRAM precharge
US7243205B2 (en) 2003-11-13 2007-07-10 Intel Corporation Buffered memory module with implicit to explicit memory command expansion
US7590796B2 (en) 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US7336551B2 (en) * 2005-11-30 2008-02-26 Intel Corporation Semiconductor memory devices and systems, and methods of using having reduced timers and registers
US7673111B2 (en) * 2005-12-23 2010-03-02 Intel Corporation Memory system with both single and consolidated commands
US8966209B2 (en) * 2010-08-23 2015-02-24 Apple Inc. Efficient allocation policies for a system having non-volatile memory
US8737138B2 (en) * 2010-11-18 2014-05-27 Micron Technology, Inc. Memory instruction including parameter to affect operating condition of memory
KR101954995B1 (ko) * 2011-04-27 2019-05-31 시게이트 테크놀로지 엘엘씨 저장 매체에 라이트 된 데이터 머지 방법, 저장 매체에 대한 라이트 동작 제어 방법, 이를 적용한 저장 장치, 컴퓨터 시스템 및 저장 매체
US8984182B2 (en) 2011-10-06 2015-03-17 Marvell International Ltd. SCSI I/O command aggregation
BR102012011617A2 (pt) * 2012-02-15 2013-11-05 Mediatek Inc Métodos para otimizar desempenhos de memórias flash serial
US8659970B2 (en) * 2012-03-16 2014-02-25 Micron Technology, Inc. Memory device power control
US9202551B2 (en) 2012-06-28 2015-12-01 Intel Corporation Flexible command addressing for memory
US9299400B2 (en) 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US10121528B2 (en) 2012-11-30 2018-11-06 Intel Corporation Apparatus, method and system for providing termination for multiple chips of an integrated circuit package
US9224442B2 (en) * 2013-03-15 2015-12-29 Qualcomm Incorporated System and method to dynamically determine a timing parameter of a memory device
CN103839580B (zh) * 2014-02-25 2016-08-17 中国科学院计算技术研究所 一种相变存储器写加速方法及其系统

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130576B2 (en) 2008-06-30 2012-03-06 Intel Corporation Memory throughput increase via fine granularity of precharge management
US8385146B2 (en) 2008-06-30 2013-02-26 Intel Corporation Memory throughput increase via fine granularity of precharge management

Also Published As

Publication number Publication date
EP3198605B1 (en) 2019-11-06
TWI570742B (zh) 2017-02-11
KR20170033409A (ko) 2017-03-24
CN106796560B (zh) 2019-08-23
TW201626374A (zh) 2016-07-16
US9530468B2 (en) 2016-12-27
JP6275922B2 (ja) 2018-02-07
US20170140801A1 (en) 2017-05-18
EP3198605A4 (en) 2018-05-23
EP3198605A1 (en) 2017-08-02
WO2016048494A1 (en) 2016-03-31
JP2017534943A (ja) 2017-11-24
US20160093344A1 (en) 2016-03-31
US9704544B2 (en) 2017-07-11
CN106796560A (zh) 2017-05-31

Similar Documents

Publication Publication Date Title
US11282561B2 (en) Refresh command control for host assist of row hammer mitigation
CN109147840B (zh) 用于对行敲击事件进行响应的方法、装置和系统
US9865326B2 (en) Row hammer refresh command
KR102443078B1 (ko) 메모리 데이터에 기초하여 비교 정보를 결정하기 위한 장치, 시스템 및 방법
US20150317096A1 (en) Apparatus, method and system for memory device access with a multi-cycle command
US9030903B2 (en) Method, apparatus and system for providing a memory refresh
KR102276739B1 (ko) 암시적 프리차지 명령 시그널링을 관리하기 위한 방법, 장치 및 시스템
JP2020166832A5 (ko)
US20160350002A1 (en) Memory device specific self refresh entry and exit
KR101720890B1 (ko) 메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템
US8972685B2 (en) Method, apparatus and system for exchanging communications via a command/address bus
US9390785B2 (en) Method, apparatus and system for determining a write recovery time of a memory based on temperature

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant