KR102276099B1

KR102276099B1 - 동기화 신호 타이밍 정보를 전달하기 위한 기술

Info

Publication number: KR102276099B1
Application number: KR1020197036049A
Authority: KR
Inventors: 싱 리우; 펭 하오; 팅 미아오; 하이강 헤; 펭 비
Original assignee: 지티이 코포레이션
Priority date: 2017-05-05
Filing date: 2017-05-05
Publication date: 2021-07-14
Also published as: US11622316B2; US11716674B2; US20190058620A1; US20210399931A1; US10652064B2; US20200274748A1; EP4040858A1; EP3520490A1; CN112566238A; JP6953555B2; JP7162969B2; CN110603853B; CN112566238B; JP2022000983A; WO2018201491A1; JP2020519134A; KR20200004378A; EP3520490B1; CN110603853A; EP3520490A4

Abstract

설명되는 기술은 무선 통신 네트워크에서의 타이밍 정보가 신호에 매핑되는 무선 통신 방법으로서 구현될 수 있다. 타이밍 정보는 동기화 신호 블록 인덱스에 관련되는 정보를 포함하고, 신호는 브로드캐스트 채널에 대한 기준 신호 및 동기화 신호 중 적어도 하나를 포함한다. 신호는 동기화 신호 블록 인덱스에 관련되는 정보의 적어도 일부를 포함하는 것에 의해 송신된다.

Description

동기화 신호 타이밍 정보를 전달하기 위한 기술

본 문헌은 무선 통신을 위한 시스템, 디바이스 및 기술에 관한 것이다.

더 큰 배치 유연성, 다수의 디바이스 및 서비스에 대한 지원 및 효율적인 대역폭 활용을 위한 상이한 기술을 제공하는 차세대 무선 통신 네트워크를 정의하려는 노력이 현재 진행되고 있다. 더 나은 대역폭 활용을 위해, 송신 및/또는 수신을 위한 다수의 안테나의 사용과 같은 기술이 또한 사용되고 있다.

본 문헌은, 다른 것들 중에서도, 무선 통신 네트워크에 관련되는 타이밍 정보를 전달하고 사용하기 위한 기술을 설명한다.

하나의 예시적인 양태에서, 무선 통신의 방법은, 무선 통신 네트워크에서의 타이밍 정보를 신호 - 타이밍 정보는 동기화 신호(synchronization signal; SS) 블록 인덱스에 관련되는 정보를 포함하고 신호는 브로드캐스트 채널에 대한 기준 신호(reference signal), 및/또는 동기화 신호를 포함함 - 에 매핑하는 것, 및 SS 블록 인덱스에 관련되는 정보의 적어도 일부를 포함하도록 신호를 송신하는 것을 포함한다.

다른 예시적인 양태에서, 무선 통신의 방법은, 수신 디바이스에 의해, 무선 통신 네트워크에서의 타이밍 정보의 매핑을 포함하는 신호 - 타이밍 정보는 동기화 신호(SS) 블록 인덱스에 관련되는 정보를 포함하고 신호는 브로드캐스트 채널에 대한 기준 신호, 및/또는 동기화 신호를 포함함 - 를 수신하는 것, 및 SS 블록 인덱스의 적어도 일부를 신호로부터 복원하는 것을 포함한다.

여전히 다른 예시적인 양태에서, 메모리 및 프로세서를 포함하는 무선 통신 장치가 개시된다. 메모리는 프로세서 실행 가능 코드를 저장하도록 구성된다. 프로세서는 코드를 읽고 본원에서 설명되는 방법을 구현하도록 구성된다.

다른 예시적인 양태에서, 본원에서 설명되는 다양한 기술은 프로세서 실행 가능 코드로서 구현될 수도 있고 컴퓨터 판독 가능 프로그램 매체에 저장될 수도 있다.

하나 이상의 구현예의 세부 사항은, 첨부하는 첨부물, 도면, 및 이하의 설명에서 기술된다. 다른 피쳐는 상세한 설명과 도면으로부터, 그리고 청구범위로부터 명백해질 것이다.

도 1은 신호 송신의 시퀀스의 예를 도시한다.
도 2는 예시적인 송신 신호 포맷을 도시한다.
도 3은 기준 신호를 송신 시간에 매핑하는 예를 도시한다.
도 4는 송신 버스트 구조의 예를 도시한다.
도 5는, 심볼에 대한 레프리 신호 송신(referee signal transmission)의 예시적인 매핑을 도시한다.
도 6은 송신 슬롯에 대한 기준 신호 매핑의 예를 도시한다.
도 7은 송신 버스트의 예를 도시한다.
도 8은 예시적인 무선 통신 방법의 플로우차트이다.
도 9는 다른 무선 통신 방법의 예의 플로우차트이다.
도 10은 무선 통신 장치의 예의 블록도이다.
도 11은 예시적인 무선 통신 네트워크를 도시한다.
도 12는 SS 버스트 세트의 예를 도시한다.
도 13은 80 ms PBCH TTI 내에서 20 msec 주기성을 갖는 SS 버스트 세트의 예를 도시한다.
도 14는 160 msec 주기성 및 80 msec PBCH TTI를 갖는 SS 버스트 세트의 예를 도시한다.
다양한 도면에서의 같은 참조 심볼은 같은 엘리먼트를 나타낸다.

무선 기술에서의 지속적인 진보에 기인하여, 광범위한 무선 애플리케이션이 출현하고 있으며, 무선 배치에서의 증가로 이어지고 있다. 그러나, 전통적인 기술은, 대역폭에 대한 그러한 증가된 수요를 충족시키지는 못하고 있다. 예를 들면, 몇몇 전통적인 상업용 통신은, 통상적으로, 최대 300 MHz의 대역폭을 제공하는데, 이것은 점점 증가하는 대역폭 요구를 충족시키기에 충분하지 않을 수도 있다. 주파수 스펙트럼의 부족은, 새로운 무선 통신 기술에 의해 해결되어야 하는 하나의 문제이다.

차세대 무선 통신의 몇몇 구현예는 더 높은 주파수 대역을 사용할 수도 있다는 것이 제안되었다. 예를 들면, 무선 통신은, 4 세대(4G) 통신 시스템에 의해 사용되는 반송파 주파수보다 더 높은 반송파 주파수를 사용하여 수행될 수도 있다. 그러한 통신에 이용 가능한 몇몇 예시적인 스펙트럼 대역은 28 GHz, 45 GHz, 70 GHz, 등등의 범위 내에 있을 수도 있다. 이러한 고주파에서 송신되는 신호는, 예를 들면, 대기 산소, 빗물, 등등과 같은, 공기 중에 존재하는 물질의 흡수에 기인하여, 상당한 자유 대기 전파 손실(free air propagation loss)을 경험한다. 그러한 손실은 고주파 통신 시스템 커버리지 성능에 악영향을 미친다. 그러나, 고주파 통신에 대응하는 반송파 주파수가 더 짧은 파장을 가지기 때문에, 단위 면적당 더 많은 안테나 엘리먼트가 수용될 수 있다는 것을 보장하는 것이 가능하고, 더 많은 안테나 엘리먼트의 적절한 사용은 그러한 안테나 엘리먼트에 의한 빔포밍이 안테나 이득을 향상시키는 것을 가능하게 하는데, 이것은, 결국에는, 네트워크에서 전달될 수 있는 초당 헤르츠당 비트의 수를 증가시킬 수 있다.

예시적인 예로서, 차세대 3GPP는, 다중 안테나 통신을 용이하게 하기 위한 동기화 신호(SS) 블록으로 칭해지는 메커니즘을 사용한다. SS 블록은, 송신기와 수신기 사이에서 하나의 빔 또는 빔의 세트에 대응하는 1차 동기화 시퀀스(primary synchronization sequence; PSS), 2차 동기화 시퀀스(secondary synchronization sequence; SSS) 및/또는 물리적 브로드캐스트 채널(physical broadcast channel; PBCH)를 반송하는 시간 단위로서 정의될 수도 있다. 다른 신호(예컨대, 빔 관련 기준 신호(reference signal; RS), 페이징, 데이터 송신)을 다중화하는 것은 SS 블록 내에서 배제되지는 않는다. SS 버스트는 공칭 SS 블록(들) 송신을 위한 하나 이상의 연속적인 리소스를 포함할 수도 있다. 고정된 주기성을 갖는 SS 버스트 세트는 하나 이상의 SS 버스트를 포함할 수 있다. 하나의 SS 버스트 세트에는 하나의 빔 듀티 사이클이 있다. 가능한 SS 블록 시간 위치의 단일의 세트는 주파수 대역마다 명시된다.

표준의 현재의 버전에서, 상이한 주파수 범위에 대한 SS 버스트 세트 내에서의, SS 블록의 최대 수 L은 다음과 같다.

- 3 GHz까지의 주파수 범위에 대해, SS 버스트 세트 내에서의 SS-블록의 최대 수 L은 [1, 2, 4]이다.

- 3 GHz에서부터 6 GHz까지의 주파수 범위에서, SS 버스트 세트 내에서의 SS-블록의 최대 수 L은 [4, 8]이다.

- 6 GHz에서부터 52.6 GHz까지의 주파수 범위에 대해, SS 버스트 세트 내에서의 SS-블록의 최대 수 L은 [64]이다.

현재의 표준 논의는, 상기에서 설명되는 타이밍 정보를 나타내기 위해 물리적 브로드캐스트 채널(PBCH)을 사용하는 것을 제안한다. 그들 중에서도, PBCH에 의한 암시적 표시는 상이한 PBCH 프로세싱 방법(예를 들면, 순환 시프트(cyclic shift), 스크램블링 코드(scrambling code), 순환 중복 검사(Cyclic Redundancy Check; CRC) 마스크, 브로드캐스트 채널의 중복 버전)에 의해 상이한 SS 블록에서 SS 블록의 인덱스 정보를 암시하는 잠재적인 방식이다.

고주파 대역에서, 최대 64 개 이상의 SS 블록의 지원을 고려하는 것이 바람직할 수도 있다. 그러나, 그러한 많은 수의 SS 블록을 지원하는 것은 어떤 기술적 도전 과제를 발생시킬 수 있다. 예를 들면, 많은 수의 SS 블록에서 대량의 인덱스 정보를 암시적으로 전달하기 위해 PBCH에만 의존하는 것은 어려울 수도 있거나 또는 불가능할 수 있다. 이와 관련하여, 통상적으로 40 비트 길이인 PBCH를 고려하면, 단지 40 개의 고유한 순환 시프트(1 비트 시프트 간격)만이 존재한다. 이 숫자는 64 개 이상의 상이한 SS 블록 인덱스 요건을 충족할 수 없다. 다른 한편, 다른 예를 들면, 그러한 많은 수의 SS 블록을 지원하는 이 스킴은, PBCH를 모바일 단말로 맹목적으로 디코딩하기 위한 엄청난 오버헤드를 가져올 것이며, 이것은 PBCH를 디코딩하기 위해 64 개 이상의 상이한 구성을 시도하는 것을 필요로 할 수도 있다.

상기 방법의 오버헤드를 감소시키는 방법, 및 뉴 라디오(New Radio; NR) 명세와 같은 차세대 시스템에서 명령어의 용량 요건을 감소시키는 방법에 대한 현존하는 솔루션이 현재의 표준에서는 존재하지 않는다.

본 특허 문헌에서 개시되는 기술은, NR 기술에서의 상기의 기술적 도전 과제를 해결하기 위해 구현될 수 있으며, 차세대 통신 시스템에서 타이밍 정보를 송신하기 위한 기술, 및 정보를 수신하기 위한 대응하는 기술을 포함한다. 개시되는 기술의 몇몇 실시형태는 다음의 것을 포함하는 피쳐를 구현할 수도 있다: 신호를 사용하여 동기화 신호 블록 인덱스 관련 정보의 적어도 일부를 반송하는 것. 신호는 물리적 브로드캐스트 채널의 복조 기준 신호(demodulation reference signal; DMRS), 및/또는 동기화 신호를 포함할 수도 있다.

빔포밍에 기초하여, 송신기는 자신의 방출 에너지를 소정의 방향으로 집중시킬 수 있고, 한편 다른 방향에서는 에너지가 작거나 또는 없다, 즉, 각각의 빔은 자기 자신의 지향성을 가지며, 각각의 빔은 소정의 방향에 있는 단말만을 커버할 수 있다. 따라서, 기지국은, 셀 내의 전체 범위의 커버리지를 완성하기 위해, 여러 가지 상이한 방향의, 예를 들면, 수십 개의 또는 심지어 수백 개의 방향의 빔을 사용하여 동작할 수 있는 송신기를 사용할 수도 있다. 몇몇 실시형태는 네트워크의 초기 액세스 동안 예비 빔 방향의 측정 및 인식을 수행하도록 그리고 단말이 선호되는 빔 또는 포트를 식별하게끔 어떤 시간 간격 동안 기지국 측 송신 빔을 집속하도록 프로그래밍될 수도 있다.

구체적으로, 도 1의 예에서 도시되는 바와 같이, SS 버스트 세트 구조는 물리적 브로드캐스트 채널의 스위핑 리소스인 동기화 신호를 송신하기 위해 사용되는데, 여기서 SS 버스트 세트는 하나 이상의 동기화 신호 버스트(SS 버스트)를 포함한다. 하나의 SS 버스트는 하나 이상의 동기화 신호 블록(SS 블록)을 포함하는데, 각각의 SS 블록은 동기화 신호의 특정한 빔/포트(그룹)를 반송한다. SS 버스트 세트는, 완전한 빔 스캔, 즉, 송신에 이용 가능한 모든 빔/포트를 가능하게 하기 위해 사용될 수도 있다. 그들 중, 동기화 신호 블록은, 물리적 브로드캐스트 채널(PBCH), PBCH 대응 복조 기준 신호, 다른 제어 채널, 데이터 채널, 및 등등과 같은 다른 신호를 포함할 수도 있다. 복수의 SS 블록이 동일한 서브프레임으로 매핑되는 경우, 서브프레임 경계에 대한 상이한 SS 블록의 오프셋은 상이하고, 상이한 위치에 있는 단말은 SS 블록 중 임의의 하나에서 동기화 신호를 성공적으로 검출할 수도 있다. 서브프레임 타이밍을 완료하기 위해, 단말은, SS 블록에 현재 동기화되는 시간대 정보(time zone information)를 알아야 한다.

개시되는 기술의 다양한 실시형태에서, 동기화 신호 블록 인덱스 관련 정보는 다음의 것 중 적어도 하나를 포함할 수도 있는데: (1) 동기화 신호 윈도우 그룹의 SS 버스트 세트 번호, (2) SS 버스트 세트 내의 동기화 신호 윈도우의 SS 버스트 세트 번호, (3) SS 버스트에서의 슬롯 번호, (4) 슬롯에서의 SS 블록 번호, (5) 버스트 세트에서의 SS 블록 번호, (6) SS 버스트에서의 블록 번호, (7) SS 버스트 세트에서의 슬롯 번호, (8) SS 블록 인덱스의 N 개의 최하위 비트(N least significant bit; N LSB), (9) SS 블록 인덱스의 M 개의 최상위 비트(M most significant bit; M MSB), (10) SS 블록 인덱스의 X 개의 중위 비트(middle significant bit), 여기서 N, M 및 X는 음이 아닌 정수이다.

다양한 실시형태에서, 다음 DMRS 피쳐 중 적어도 하나는 동기화 신호 블록 인덱스 관련 정보를 나타낸다: (1) DMRS 시퀀스, (2) DMRS 시퀀스의 스크램블링 코드, (3) 복수의 데이터 심볼에 대한 DMRS 시퀀스의 순서, (4) DMRS의 시간 도메인 위치, 및 (5) DMRS의 주파수 도메인 위치.

몇몇 실시형태에서, 동기화 신호 블록 인덱스 상관 정보는 동기화 신호에 의해 나타내어지고, 다음의 동기화 신호 특성 중 적어도 하나는 동기화 신호 블록 인덱스 관련 정보를 나타내기 위해 사용된다: (1) 동기화 신호의 시퀀스, (2) 1차 동기화 신호(first-order synchronization signal)의 스크램블링 시퀀스, (3) 다중 레벨 동기화 신호 스크램블링 시퀀스의 조합, (4) 동기화 신호 시퀀스 및 (5) 동기화 신호 시퀀스 스크램블링 시퀀스.

몇몇 실시형태에서, 신호는 물리적 브로드캐스트 채널 송신 모드의 조합을 갖는 완전한 동기화 신호 인덱스(complete synchronization signal index)를 나타낼 수도 있다.

몇몇 실시형태에서, 물리적 브로드캐스트 채널 송신은 다음의 항목 중 적어도 하나를 포함할 수 있다: (1) 물리적 브로드캐스트 채널에 의해 반송되는 정보 비트, (2) 물리적 브로드캐스트 채널 정보 비트의 순환 시프트, (3) 물리적 브로드캐스트 채널의 스크램블링 코드, 및 (4) 물리적 브로드캐스트 채널의 CRC 마스크, (5) 물리적 브로드캐스트 채널의 리던던시 버전(redundancy version; RV).

몇몇 실시형태에서, 타이밍 정보와 신호 및/또는 물리적 브로드캐스트 채널 송신 모드 사이의 매핑 관계는 셀 ID에 결부될(bound) 수도 있다.

다양한 예시적인 실시형태가 본원에서 개시된다.

예시적인 실시형태 1

이 실시형태는 SS 블록 인덱스 정보를 나타내기 위한 PBCH DMRS 시퀀스의 사용을 설명한다.

도 2에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함한다. 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함하는데, 각각의 SS 버스트는 SS 버스트 세트 내에서 균등하게 분배된다. 따라서, 5 ms마다 0.5 ms의 지속 기간을 갖는 SS 버스트가 존재한다. 예시적인 SS 버스트 내부 구조, 즉, SS 블록으로부터 데이터 송신 슬롯으로의 매핑 구조인 "240 kHz 14 심볼 시간 슬롯"이, 도면 및 추가로 주어지는 설명에서 예로서 본원에서 예시된다. 이것은 SS 버스트 세트에 최대 64 개의 SS 블록을 포함한다. 데이터 송신 슬롯에 대한 SS 블록의 매핑 및 SS 버스트 세트에 포함되는 SS 블록의 수는 예에 불과하다. 다른 수의 SS 블록도 또한 사용될 수도 있다. 더구나, 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 SS 블록으로부터 슬롯으로의 시간 도메인 매핑 구조도 또한 상이할 수도 있다. 또한, 64 개의 리소스는 SS 블록에 대한 잠재적인 송신 리소스이다. 실제 시스템에서, 기지국은 리소스 중 일부 또는 모두에서 SS 블록을 반송할 것을 선택할 수도 있다. 일부 리소스가 SS 블록 상에서 실제로 전송되지 않는 경우, 대응하는 인덱스도 또한 예약될 것이고, 다른 SS 블록의 인덱스, 즉 SS 블록 인덱스에 영향을 끼치지 않을 것이며, 인덱스의 대응하는 시간 도메인 위치는 고정된다.

기지국이 64 개의 SS 블록 인덱스{SS 블록 인덱스 0 ~ 63}를 단말에게 나타내는 방법의 몇몇 예가 본원에서 주어진다.

특히, 이 예시적인 실시형태에서, PBCH DMRS는, 각각의 SS 블록 내에 고정되는 시간-주파수 리소스, 예를 들면, DMRS 시퀀스 길이, 예를 들면, PBCH 복조 성능 요건을 충족시키기 위한 삽입된 시간-주파수 도메인 간격으로 매핑되는데, 상이한 시퀀스에 의해서만 상이한 SS 블록을 구별한다. 도 2에서 도시되는 구조에서, SS 버스트 세트에는 64 개의 상이한 SS 블록이 있다. 따라서, 64 개의 상이한 DMRS 시퀀스(예컨대, 시퀀스 0 내지 시퀀스 63)가 정의될 수 있다. DMRS 시퀀스는 의사-랜덤 시퀀스 PN 시퀀스(예를 들면, M 시퀀스)일 수 있다. 상이한 SS 블록은 상이한 PBCH DMRS 시퀀스를 반송한다. DMRS 시퀀스와 SS 블록 인덱스 사이의 매핑은 미리 정의될 수도 있다. 예를 들면, DMRS 시퀀스 0(S0)은 SS 블록 인덱스 0(SBI0)에 대응하고, 시퀀스 1 및 SS 블록 인덱스 1이 대응하고, 등등인데, Sn <=> SBIn 규칙을 충족한다.

또한, 셀간 간섭 랜덤화를 달성하기 위해, 전체 시스템은 또한 상기 매핑 관계의 다수의 그룹을 정의할 수 있고, 각각의 그룹 매핑 관계는, 매핑 관계의 세 개의 세트를 정의하도록 표 1에서 나타내어지는 바와 같이, 셀 ID에 결부된다.

그 예에서, 셀 ID는 1차 및 2차 동기화 신호에 의해 결정된다. 예를 들면, 1차 동기화 신호 시퀀스는, 그룹 ID1에 대응하는 세 개의 루트 시퀀스를 포함하고, 2차 동기화 신호 시퀀스는, 셀 ID = 그룹 내(intra-group) ID2 * 3 + 그룹 ID1이 되도록, 그룹 내 ID2에 대응하는 1000 개의 시퀀스를 포함한다. 셀 ID의 총 수는 3000 개이다. 예를 들면, 1차 동기화 식별에 의해 그룹 ID가 0이고 2차 동기화 시퀀스 식별에 의해 그룹 내 ID가 500이면, 셀 ID는 1500으로 설정된다. 이 예시적인 실시형태에서, 셀 ID 값은 modulo 3으로 취해지고, 결과는, 세 개의 미리 정의된 SS 블록 인덱스 및 DMRS 시퀀스 매핑 규칙에 각각 대응하는 0, 1, 2인데, 이것은 세 개의 그룹으로 분할되는 셀 ID와 동일하다.

단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정하고, 셀 ID에 대응하는 DMRS 시퀀스와 SBI 사이의 매핑 규칙을 획득하고, 미리 정의된 고정된 DMRS 매핑 리소스 상에서 DMRS 시퀀스를 추가로 검출한다. 현재의 SS 블록에서 반송되는 DMRS 시퀀스는, DMRS 시퀀스와 현재의 셀 SBI와 DMRS 시퀀스 사이의 매핑과 연계하여 SBI를 결정한다.

본 실시형태에서, 동일한 그룹의 DMRS 시퀀스는 상이한 셀에 의해 정의되고, 현재의 셀의 매핑 규칙은 셀 ID와 매핑 규칙을 결부시키는 것에 의해 결정된다. 또한, DMRS 시퀀스의 다수의 세트를 정의하는 것, 예를 들면, 셀을 3 개의 그룹으로 분할하는 것(이것은 상기에서 설명되는 바와 같이 셀 ID mod 3을 여전히 사용할 수 있음)이 또한 가능하다. 각각의 그룹은 상이한 세트의 DMRS 시퀀스에 대응하며 셀에 의해 반송되는 DMRS 시퀀스의 현재의 세트를 식별하는 것에 의해 셀 ID를 식별한다. 예를 들면, 동일한 SS 블록을 사용하는 상이한 그룹의 셀은 각각의 PBCH DMRS와 상호 직교하는 시퀀스를 선택할 수도 있고, 그 결과, 코드 도메인의 직교성에 기인하여 상이한 그룹의 PBCH DMRS 상호 간섭을 방지할 것이고, DMRS 시퀀스 식별을 향상시킬 것이고, DMRS의 사용은 채널 추정 성능을 수행한다.

예시적인 실시형태 2

이 실시형태는 SS 블록 인덱스 정보를 나타내기 위한 PBCH DMRS 시퀀스 조합의 사용을 설명한다.

도 2에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함하고, 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함하는데, 각각의 SS 버스트는 SS 버스트 세트 내에서 균등하게, 즉, 5 ms마다 분배되고, SS 버스트는 0.5 ms의 지속 기간을 갖는다. SS 버스트 내부 구조, 즉, SS 블록으로부터 데이터 송신 슬롯으로의 매핑 구조(예를 들면, "240 kHz 14 심볼 시간 슬롯")가 도면에서 예로서 추가로 주어진다. 이것은 SS 버스트 세트에 최대 64 개의 SS 블록을 포함한다. SS 블록으로부터 데이터 송신 슬롯으로의 매핑 및 SS 버스트 세트에 포함되는 SS 블록의 수는 예에 불과하다. SS 블록의 수의 다른 가능성은 배제되지 않는다. 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 SS 블록으로부터 슬롯으로의 시간 도메인 매핑 구조도 또한 상이할 수도 있다.

이 실시형태에서, PBCH DMRS는 각각의 SS 블록 내의 하나보다 더 많은 심볼 상에 매핑된다. 도 3에서 도시되는 바와 같이, DMRS는 두 개의 PBCH 심볼에 각각 매핑되고, 하나의 심볼은 각각의 심볼 DMRS 시퀀스 상에 매핑된다. 제1 PBCH 심볼 상에 매핑되는 DMRS 시퀀스는 DMRS1로 라벨링될 수 있고, 한편 제2 PBCH 심볼 상에 매핑되는 DMRS 시퀀스는 DMRS2이며, SS 블록 인덱스 정보는 두 개의 DMRS 시퀀스의 조합에 의해 나타내어진다. 각각의 심볼 상에서, DMRS를 매핑하는 주파수 도메인 리소스는 고정된다. 도 2에서 도시되는 구조에서, SS 버스트 세트에는 64 개의 상이한 SS 블록이 있다. 따라서, DMRS1 및 DMRS2는 각각 8 개의 DMRS 시퀀스를 정의해야 한다. DMRS 시퀀스는 의사-랜덤 시퀀스 PN 시퀀스(예컨대 M 시퀀스, 등등)일 수 있다. DMRS 시퀀스는 동일할 수도 있거나 또는 상이할 수 있다. 상이한 SS 블록은 상이한 PBCH DMRS1 및 DMRS2 시퀀스의 조합을 반송한다. DMRS 시퀀스와 SS 블록 인덱스 사이의 매핑은, 표 2의 예에서 나타내어지는 바와 같이 미리 정의되는데, 두 개의 심볼 상의 DMRS 시퀀스는 동일한 세트 {S0, S1, ..., S7}에 속하고, SS 블록 인덱스 0(SBI0)은 표 2에서 나타내어지는 바와 같이 매핑된다. 매핑 관계는 시스템에 대해 미리 정의되며 표 2에서 열거되는 매핑 관계로 제한되지는 않는다.

셀간 간섭의 랜덤화를 달성하기 위해, 전체 시스템은 상기에서 설명되는 바와 같이 매핑 관계의 다수의 세트를 정의할 수도 있으며, 매핑 관계의 각각의 세트는, 표 3에서 나타내어지는 바와 같이, 셀 ID에 결부된다. 단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정하고, 셀 ID에 대응하는 DMRS 시퀀스와 SBI 사이의 매핑 규칙을 획득하고, 미리 정의된 고정된 DMRS 매핑 리소스 상에서 DMRS1 및 DMRS2 시퀀스를 추가로 검출하고, 현재의 SS 블록에서 반송되는 DMRS 시퀀스의 조합을 결정하고, DMRS 시퀀스 1, 2와 현재의 셀 SBI와 DMRS 시퀀스 사이의 매핑을 조합하여 SBI를 결정한다. 예를 들면, 단말이 셀 동기화 신호를 검출하고 셀 ID가 468임을 결정하는 경우, 그것은 468 mod 3 = 0임을 검증할 수 있고, 따라서 SS 블록 인덱스 및 DMRS 시퀀스 조합 매핑 규칙은 "매핑 규칙 1"이다. 매핑 규칙 1이 표 2에서 나타내어지는 매핑 모드라고 가정하면, 단말은, PBCH가 위치되는 두 개의 심볼 상에서 DMRS1 및 DMRS2를 검출하고, DMRS1이 S7이고, DMRS2가 S1임을 결정하고, 따라서 SBI = 57임을 결정한다.

예시적인 실시형태 3

이 실시형태는 SS 블록 인덱스 정보의 일부를 나타내기 위한 PBCH DMRS 시간 도메인 위치의 사용을 설명한다.

도 4에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함한다. 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함한다. 각각의 SS 버스트는 SS 버스트 세트 내에서 균등하게 분배되는데, SS 버스트는 1 ms의 지속 기간을 갖는다. 도 4는 또한 SS 버스트 내부 구조, 즉 SS 블록 대 데이터 송신 슬롯 매핑인 "30 kHz 14 심볼 시간 슬롯"의 예를 묘사한다. 이 예는 SS 버스트 세트에서 최대 8 개의 SS 블록을 포함한다. 구체적인 매핑 및 숫자는 단지 예시를 위한 것이며, 다른 숫자가 사용될 수도 있다. 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 SS 블록으로부터 슬롯으로의 시간 도메인 매핑 구조도 또한 상이할 수도 있다.

하기에서 설명되는 시나리오는, 기지국이 여덟 개의 SS 블록 인덱스를 단말에게 어떻게 나타내는지를 고려한다.

구체적으로, 본 예에서, 각각의 SS 블록은 하나보다 더 많은 PBCH 심볼을 포함한다(도 3에서 도시되는 2 심볼 PBCH의 예로서 설명됨); PBCH DMRS에 의해 매핑되는 시간 도메인 위치, 즉, 끝에서 두 번째 심볼 또는 마지막 심볼은, SS 버스트 세트 내의 어떤 SS 버스트가 현재의 SS 블록인지를 나타낸다. 예를 들면, DMRS가 이전 PBCH 심볼로 매핑되는 경우, 그것은, 현재의 SS 블록이 SS 버스트 세트 내의 제1 SS 버스트에 속한다는 것을 나타낸다. DMRS가 더 나중의 PBCH 심볼 상에 매핑되는 경우, 그것은 현재의 SS 블록이 SS 버스트 세트 내의 제2 SS 버스트에 속한다는 것을 나타낸다. 각각의 PBCH 심볼 내에서, DMRS는 어떤 주파수 도메인 리소스(예컨대, 어떤 RE)로 매핑되고, DMRS 시퀀스는 고정된다.

셀간 간섭의 랜덤화를 달성하기 위해, 전체 시스템은 상기에서 설명되는 바와 같이 매핑 관계의 다수의 세트를 정의할 수도 있으며, 매핑 관계의 각각의 세트는, 표 4에서 나타내어지는 바와 같이, 셀 ID에 결부된다. 단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정하고, 셀 ID에 대응하는 DMRS 시간 도메인 위치와 SBI 사이의 매핑 규칙을 획득한다.

예시적인 실시형태 4

단말은 먼저 셀의 동기화 신호를 검출하고, 동기화 신호와 PBCH 심볼 사이의 고정된 상대적 위치 관계에 기초하여 PBCH의 두 개의 심볼을 결정하고, 현재의 SS 블록의 PBCH DMRS 매핑의 시간 도메인 위치를 결정하기 위해 그리고 현재의 셀 SBI와 DMRS 시간 도메인 위치 사이의 매핑 규칙과 조합하여 현재의 SS 블록에, SS 버스트 세트 내의 어떤 SS 버스트가 속하는지를 결정하기 위해, DMRS 시퀀스를 사용하여 두 개의 심볼 내의 DMRS 주파수 도메인 위치 상의 데이터와 상관되도록 시도한다.

이 실시형태에서, 부분적인 SS 블록 인덱스는 PBCH DMRS 시간 도메인 위치에 의해 나타내어지는데, 부분적인 SS 블록 인덱스 정보는 구체적으로 SS 버스트 세트 내에서의 SS 버스트 번호이다. PBCH DMRS 시간 도메인 위치를 사용하여 다른 SS 블록 인덱스 정보, 예를 들면, 동기화 신호 윈도우 그룹 SS 버스트 세트 번호, SS 버스트 내에서의 슬롯 번호, 슬롯 내에서의 SS 블록 번호, SS 버스트 세트 번호에서의 SS 블록, SS 버스트에서의 SS 블록 번호, SS 버스트 세트에서의 슬롯 번호를 나타내는 것도 또한 가능하다.

이 실시형태는 부분적인 SS 블록 인덱스 정보를 나타내기 위한 PBCH DMRS 주파수 도메인 위치의 사용을 설명한다.

앞서 설명되는 바와 같이, 도 4에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 버스트 버스트를 포함한다. 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함한다.

이하의 시나리오는 기지국이 여덟 개의 SS 블록 인덱스를 유저 디바이스에게 어떻게 나타내는지를 고려한다.

구체적으로, 본 실시형태에서, 도 5에서 도시되는 바와 같이, PBCH DMRS는 예로서 각각의 SS 블록의 제1 PBCH 심볼, 및 PBCH DMRS 맵의 주파수 도메인 위치, 즉, 표 4에 나타내어지는 것과 같이, SS 버스트 내에서의 현재 SS 블록의 번호, 또는 SS 버스트 내에서의 SS 블록의 상대적 위치를 나타내기 위해 상이한 DMRS 주파수 위치 1, 2, 3, 4로 매핑된다. 예 3과 유사하게, 셀간 간섭의 랜덤화를 달성하기 위해, 전체 시스템은 또한 상기의 매핑 관계의 다수의 세트를 정의할 수 있고, 매핑 관계의 각각 세트는 셀 ID에 결부된다. 단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정하고, 셀 ID에 대응하는 DMRS 주파수 도메인 위치와 SBI 사이의 매핑 규칙을 획득한다.

도 5에서, 각각의 DMRS 위치는 DMRS 주파수 도메인 리소스(예를 들면, 몇몇 RE)의 세트를 포함한다. 주파수 도메인 리소스의 각각의 그룹은 시스템에 의해 미리 정의되며, 기지국은 DMRS 시퀀스를 송신할 위치 중 하나를 선택한다. 이 실시형태에서, DMRS의 시퀀스는 고정된다는 것이 가정된다.

단말은 먼저 셀의 동기화 신호를 검출하고, 동기화 신호와 PBCH 심볼 사이의 고정된 상대적 위치 관계에 기초하여 PBCH의 두 개의 심볼을 결정하고, 제1 PBCH 심볼의 DMRS 시퀀스 위치에서의 수신된 신호와 상관되는 DMRS 시퀀스를 사용하려고 시도한다. 최대 상관 피크의 DMRS 위치는 현재의 DMRS에 의해 매핑되는 주파수 도메인 위치인 것으로 간주된다. 그 다음, 단말은 현재의 SS 블록이 SS 버스트 내의 상대적 위치에 속한다는 것을 결정한다. 예를 들면, 현재의 단말이 DMRS 위치가 위치 1이다는 것을 결정하면, 현재의 SS 블록이 SS 버스트 내의 첫 번째 SS 블록이다는 것을 결정하는 것이 가능하다. 이 결정은, 현재의 SS 버스트가 SS 버스트 세트 중 어떤 SS 버스트인지를 구별하지 않는데, 이 정보는 SS 블록 인덱스 완료 정보 명령어를 달성하기 위해 (예를 들면, 상위 계층 통신으로부터의) 다른 명령어에 의해 고려될 수 있다.

본 실시형태에서, 부분적인 SS 블록 인덱스는 PBCH DMRS 주파수 도메인 위치에 의해 나타내어지는데, 부분적인 SS 블록 인덱스 정보는 구체적으로 SS 버스트 내의 SS 블록 번호/상대적 위치이다. PBCH DMRS 주파수 도메인 위치를 사용하여 다른 SS 블록 인덱스 정보, 예를 들면, 동기화 신호 윈도우 그룹 SS 버스트 세트 번호, SS 버스트 세트에서의 SS 버스트 번호, SS 버스트에서의 슬롯 번호, 슬롯 번호에서의 SS 블록, SS 버스트 세트에서의 SS 블록 번호, 및 SS 버스트 세트에서의 슬롯 번호를 나타내는 것도 또한 가능하다.

예시적인 실시형태 5

이 실시형태는 SS 블록 인덱스 정보의 일부를 나타내기 위한 PBCH DMRS 시간 도메인 위치 및 주파수 도메인 위치의 조합의 사용을 설명한다.

도 4에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함한다. 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함한다. 각각의 SS 버스트는 SS 버스트 세트 내에 균등하게 분배된다. 1 ms의 지속 기간을 갖는 SS 버스트를 구성한다. SS 버스트 내부 구조, 즉, 도면에서 예로서 "30 kHz 14 심볼 시간 슬롯"인 SS 블록 대 데이터 송신 슬롯 매핑이 추가로 주어진다. 이것은 SS 버스트 세트에 최대 8 개의 SS 블록을 포함한다. 여기에서 사용되는 숫자는 단지 예시적 목적을 위한 것이며 다른 숫자가 사용될 수도 있다. 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 슬롯 시간 도메인으로의 매핑도 또한 상이할 수도 있다.

시나리오는 기지국이 여덟 개의 SS 블록 인덱스를 단말에게 어떻게 나타내는지를 고려한다.

본 실시형태에서, 도 6에서 도시되는 바와 같이, PBCH DMRS는 4 개의 위치 DMRS 위치 1, 2, 3, 4로 매핑될 수도 있는데, 이들은, SS 블록, 또는 SS 버스트 내에서의 현재의 SS 블록의 번호를, SS 버스트 내에서의 상대적 위치를 사용하여 나타내기 위해 사용된다. 표 4에서 나타내어지는 바와 같다.

도 6에서, 각각의 DMRS 위치는 DMRS 시간 도메인 리소스(예컨대, 심볼 상의 몇몇 RE)의 세트를 포함한다. 시간-주파수 리소스의 각각의 세트는 시스템에 의해 미리 정의된다. 기지국은 DMRS 시퀀스를 송신할 위치 중 하나를 선택한다. 이 실시형태에서, DMRS의 시퀀스는 고정된다는 것이 가정된다.

단말은 먼저 셀의 동기화 신호를 검출하고 동기화 신호와 PBCH 심볼 사이의 고정된 상대적 위치 관계에 기초하여 PBCH의 두 개의 심볼을 결정하고, 제1 및 제2 PBCH 심볼의 각각에서의 DMRS 주파수 도메인 위치와 함께 DMRS 시퀀스를 사용하려고 시도한다. 최대 상관 피크의 DMRS 위치는 현재의 DMRS의 시간-주파수 도메인 위치인 것으로 간주된다. 그 다음, 현재의 SS 블록이 SS 버스트 내의 상대적 위치에 속한다는 것을 결정한다. 예를 들면, 현재의 단말이 DMRS 주파수 도메인 위치를 DMRS 위치 3으로 결정하면, 현재의 SS 블록은 SS 버스트 내의 세 번째 SS 블록이다는 것을 결정하는 것이 가능하다. 그러나 현재의 SS 버스트가 SS 버스트 세트 중 어떤 것인지를 구별할 수 없고, 이 정보는 SS 블록 인덱스에 대한 완전한 정보의 표시를 달성하기 위해 추가로 나타내기 위한 다른 명령어에 의해 고려될 수 있다(예를 들면, DMRS 위치의 세트의 경우, 두 개의 시퀀스를 정의하고, SS 버스트 번호 내에서 SS 버스트 세트를 추가로 구별함).

예시적인 실시형태 6

이 실시형태는 SS 블록 인덱스 정보를 나타내기 위한 PBCH DMRS 시퀀스의 스크램블링 시퀀스의 사용을 설명한다.

도 2에서 도시되는 구조에서, 구체적으로, 본 실시형태에서, PBCH DMRS는 각각의 SS 블록에서 고정되는 시간-주파수 리소스, 즉 DMRS 시퀀스 길이, 즉 삽입된 시간-주파수 도메인 간격으로 매핑되고, 상이한 SS 블록을 나타내기 위해 상이한 시퀀스만이 사용되는 PBCH 복조 성능 요구를 충족한다. 도 2에서 도시되는 구조에서, SS 버스트 세트에는 64 개의 상이한 SS 블록이 있다. 따라서, 하나의 DMRS 시퀀스 및 64 개의 상이한 DMRS 시퀀스(예컨대, 시퀀스 0 내지 시퀀스 63) 중 하나는 상이한 SS 블록을 나타내도록 정의되며, DMRS 시퀀스 및 버스트 세트에서의 그들의 스크램블링 시퀀스는 의사 랜덤 시퀀스 PN 시퀀스(예컨대 M 시퀀스, 등등)일 수도 있다. 상이한 SS 블록은 상이한 PBCH DMRS 시퀀스의 스크램블링 시퀀스를 반송한다. DMRS 시퀀스의 스크램블링 시퀀스와 SS 블록 인덱스 사이의 매핑은 미리 정의된다. 예를 들면, DMRS 시퀀스의 스크램블링 시퀀스 0(S0) 및 SS 블록 인덱스 0(SBI0), DMRS 시퀀스의 스크램블링 시퀀스 1은 SS 블록 인덱스 1에 대응하고, 계속 그런 식이다, 즉, Sn <= > SBIn 규칙.

또한, 실시형태 1과 유사하게, 셀간 간섭의 랜덤화를 실현하기 위해, 전체 시스템은 또한 상기의 매핑 관계의 복수 세트를 정의할 수 있고, 매핑 관계의 각각의 세트는 셀 ID에 결부된다.

단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정할 수도 있고, 셀 ID에 대응하는 DMRS 시퀀스 스크램블링 시퀀스와 SBI 사이의 매핑 규칙을 획득한다. 단말은 또한 동일한 고정된 DMRS 매핑 리소스를 사용하고, 현재의 SS 블록에서 반송되는 DMRS 시퀀스의 스크램블링 시퀀스는 DMRS 시퀀스 스크램블링 시퀀스 및 현재의 셀 SBI와 DMRS 시퀀스 스크램블링 시퀀스 사이의 매핑 관계와 조합된다. DMRS 시퀀스의 DMRS 시퀀스는 DMRS 시퀀스를 디스크램블링하여 SBI를 결정하려고 시도하기 위해 사용된다.

본 실시형태에서, 상이한 셀은 DMRS 시퀀스 스크램블링 시퀀스의 동일한 세트를 정의할 수도 있고, 현재의 셀의 매핑 규칙은 미리 정의된 셀 ID와 매핑 규칙 사이의 대응성에 의해 결정된다. 예를 들면, 셀을 3 개의 그룹(이것은 상기에서 설명되는 셀 ID 쌍 3에 의해 여전히 모델링될 수 있음)으로 분할하기 위해, DMRS 시퀀스 스크램블링 시퀀스의 다수의 세트의 세트를 정의하는 것이 또한 가능하다. 각각의 그룹은 상이한 DMRS 시퀀스 스크램블링 시퀀스의 세트에 대응할 수도 있다. 단말은 셀 ID를 식별할 수도 있고, 현재의 셀에 의해 반송되는 DMRS 시퀀스 스크램블링 시퀀스의 세트를 결정할 수도 있다. 예를 들면, 상이한 그룹의 셀은, 각각의 PBCH DMRS 스크램블링 시퀀스와 동일한 SS 블록에서 상호 직교하는 스크램블링 시퀀스를 선택하고, DMRS 시퀀스 식별을 향상시키고, DMRS를 사용하여 채널 추정 성능을 행한다.

예시적인 실시형태 7

본 실시형태는 SS 블록 인덱스 정보의 일부를 나타내기 위한 동기화 신호의 스크램블링 시퀀스의 사용을 설명한다.

도 4에서 도시되는 구조에서, 각각의 SS 버스트 세트는, 네 개의 SS 블록을 각각 포함하는 두 개의 SS 버스트를 포함한다. 특히, 본 실시형태는, 소정의 레벨의 동기화 신호에서 스크램블링될 수 있는, SS 버스트 세트에 속하는 상이한 SS 버스트를 구별하기 위해 동기화 신호의 상이한 스크램블링 시퀀스를 활용한다(예를 들면, 500 개의 2차 동기화 신호 시퀀스, 2차 동기화 신호를 스크램블링하여 1000 개의 스크램블링된 시퀀스를 획득하기 위한 스크램블링 코드 1 및 스크램블링 코드 2가 있다). 이러한 방식으로, 단말은 먼저, 이차 동기화 신호의 스크램블링 시퀀스를 식별하는 것에 의해, 현재의 SS 블록이 어떤 SS 버스트 및 SS 버스트 세트에 속하는지를 식별한다.

본 실시형태에서, 표시를 위해 다른 동기화 신호 특성을 사용하는 것이 또한 가능하다. 이들 특성은, 예를 들면, 동기화 신호 시퀀스 또는 동기화 신호의 매핑을 포함한다. 이와 관련하여, 예를 들면, 동기화 신호는 먼저, 동기화 신호의 동일한 그룹/패킷 내에서, 동일한 그룹/패킷 내의 동기화 신호의 시퀀스가 동일한 SS 블록 인덱스 정보에 대응하도록, 그룹 또는 패킷으로 분할된다. 또한, 동기화 신호는 1차 및 2차 동기화 신호로 제한되지는 않는다. 더욱이, 동기화 신호는 새로 추가된 동기화 신호를 또한 포함할 수 있다.

다음의 예는 명령어 조합의 몇몇 통상적인 예를 제공할 것이다.

예시적인 실시형태 8

이 실시형태에서, SS 블록 인덱스의 표시 모드(indication mode)는, PBCH DMRS 시퀀스 및 PBCH 명시적 정보가 조합되어, PBCH의 조합된 범위가 SS 버스트 및 상이한 SS 버스트 세트 내의 대응하는 SS 블록이다는 것을 나타내는 것이다.

PBCH 명시적 정보는, SS 블록 인덱스 지시 정보 비트(SS block index indication information bit)가 PBCH 정보 비트에 포함된다는 것을 가리킨다. 예를 들면, 본 실시형태에서, 완전한 SS 블록 인덱스 정보는 PBCH 명시적 정보 및 PBCH DMRS 시퀀스의 조합에 의해 나타내어진다.

도 2에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 버스트 버스트를 포함하고, 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함하며, 각각의 SS 버스트는 SS 버스트 세트 내에 균일하게, 즉 5 ms마다 분배된다. 0.5 ms의 지속 기간을 갖는 SS 버스트를 구성한다. 도 2는 또한 SS 버스트 내부 구조, 즉 SS 블록 대 데이터 송신 슬롯 매핑을, "240 kHz 14 심볼 시간 슬롯"으로서 도시한다. 이것은 SS 버스트 세트에 최대 64 개의 SS 블록을 포함한다.

다음 시나리오는 기지국이 단말에게 64 개의 SS 블록 인덱스를 어떻게 나타내는지를 고려한다.

구체적으로, 두 개의 SS 블록 내의 PBCH가 상이한 정보 비트를 포함하는 경우, 두 개의 PBCH는 병합될 수 없다. 따라서, SS 블록 인덱스 정보의 일부를 나타내기 위해 PBCH 명시적 정보를 고려하는 경우, 두 개의 PBCH 채널을 병합할 필요성을 고려하는 것이 유용하다.

SS 버스트 내의 상이한 SS 블록은 조합을 지원할 수 있다: PBCH는 SS 블록 인덱스 정보 중 일부를 나타내기 위해 2 비트 명시적 정보를 사용할 수 있다. 동일한 SS 버스트 내에서, 2 비트 명시적 정보는 동일해야 한다. 이것은, 상대적으로 연속적인 SS 블록 내의 두 개의 상이한 PBCH 채널이 두 개의 PBCh 채널의 병합을 합리적으로 잘 지원할 수 있다는 것을 보장할 수 있다. 그러나, 상이한 SS 버스트 사이에서, 하나의 SS 버스트에서의 하나의 PBCH 채널에 대한 명시적 정보는 다른 SS 버스트에서의 다른 PBCH 채널의 명시적 정보와는 상이하며 이것은 병합을 더 이상 지원할 수 없다.

표 6에서 나타내어지는 바와 같이: PBCH 열은, SS 버스트 세트 0의 SS 버스트 0 내의 16 개의 SS 블록과 같이, PBCH TTI에서의 각각의 SS 버스트 세트 내의 각각의 SS 버스트의 SS 블록에서 베어러의 명시적 표시를 제공한다. PBCH는 "00"을 반송한다; SS 버스트 내의 상이한 SS 블록에 대응하는 16 개의 PBCH DMRS 시퀀스가 정의된다.

특히, 하나의 구현예는, 도메인 {00, 01, 10, 11}을 나타내는 SS 블록 인덱스를 포함하는, PBCH 정보 비트에 대응하는 4 개의 PBCH(PBCH0, PBCH1, PBCH2, PBCH3)로 분할될 수 있다. 채널 코딩 및 레이트 매칭을 위한 각각의 PBCH 정보 비트(예컨대 40 비트, 이것은 CRC 비트를 포함함), 인코딩된 정보가 획득되고, 정보는 네 개의 세그먼트로 분할되는데, 송신 내의 SS 버스트 세트에서의 각각은 SS 버스트 세트 0, 1, 2, 3에 각각 대응한다. SS 버스트 세트 0의 경우, SS 버스트 0은 PBCH0에 대응한다(비트 00을 나타내는 SS 블록 인덱스를 포함함). SS 버스트 0 내의 상이한 SS는 상이한 PBCH DMRS 시퀀스에 의해 구별된다. 미리 정의된 DMRS 시퀀스는 SS 버스트 SS 블록 매핑 관계(예컨대 S0은 SS 블록 0에 대응함)와는 상이하며, 각각의 SS 블록 내의 SS 버스트 0 PBCH 정보 및 PBCH DMRS가 식별되었다. 유사하게, SS 버스트 세트 0의 다른 SS 버스트 내의 각각의 SS 블록은 대응하는 PBCH 정보 비트 및 PBCH DMRS를 획득할 수 있다. 유사하게, 기지국은 또한 PBCH TTI에서의 다른 SS 버스트 세트에 대한 PBCH를 생성할 것이다. 셀간 간섭의 랜덤화를 달성하기 위해, 전체 시스템은 또한 상기 언급된 DMRS 시퀀스와 SS 버스트에서의 SS 블록 번호 사이의 매핑 관계를 정의할 수 있고, 각각의 그룹 매핑 관계는 셀 ID에 결부된다.

이 프로세싱 모드에서, 단말은 먼저 셀의 동기화 신호(1차 및 2차 동기화 신호를 포함함)를 검출하는 것에 의해 셀 ID를 결정한다. 다음으로, 단말은 셀 ID에 대응하는 DMRS 시퀀스와 SBI 사이의 매핑 규칙을 획득한다. 그 다음, 단말은 미리 정의된 고정된 DMRS 매핑 리소스 사이의 매핑 규칙을 비교한다. 이를 위해, 현재의 SS 블록에서의 DMRS 시퀀스가 먼저 결정되고, SS 버스트 내에서의 SS 블록의 수는, DMRS 시퀀스 및 현재의 SS 버스트에서의 DMRS 시퀀스와 상이한 SS 블록 번호 사이의 매핑 관계를 조합하는 것에 의해 결정된다.

게다가, PBCH는 PBCH DMRS의 채널 추정 결과를 사용하여 디코딩되고, SS 블록 인덱스는 비트가 PBCH로부터 00이다는 것을 나타낸다. 따라서, 현재의 SS 블록은 SS 버스트 세트에서의 SS 버스트 0에 속한다는 것이 결정된다.

또한, 상이한 SS 버스트 세트의 대응하는 SS 블록도 동일한 정보 비트를 가지기 때문에, SS 버스트 세트 사이의 대응하는 SS 블록도 또한 조합될 수 있다.

본 실시형태에서, PBCH를 지원하는 원래 정보 비트는 SS 버스트 내에서 변하지 않고 유지되며, 따라서, SS 버스트 범위 내에서 병합될 수 있다. 마찬가지로, 시간 슬롯, 무선 프레임, 서브프레임, SS 버스트, 및 PBCH TTI에서 PBCH의 지원을 고려하는 것도 또한 가능하며, 원래의 정보 비트가 대응하는 범위 내에서 변하지 않고 유지되어야 하는 것은 PBCH이다.

예시적인 실시형태 9

본 실시형태에서, SS 블록 인덱스의 표시는 PBCH 암시적 정보 및 PBCH DMRS 시퀀스의 조합이다.

PBCH 암시적 표시는, 상이한 SS 블록 인덱스 정보가 상이한 PBCH 프로세싱 방법에 의해 암시됨을 나타낸다. PBCH 프로세싱 모드는 다음의 것 중 하나 이상을 포함한다: 리던던시 버전, 순환 시프트, 스크램블링, 브로드캐스트 채널의 CRC 마스크, 및 등등.

PBCH 정보 비트의 순환 시프트는 상이한 SS 버스트 내의 상이한 SS 블록을 암시적으로 나타내며, PBCH의 복조된 기준 신호 시퀀스는 SS 버스트 세트에서의 상이한 SS를 나타내기 위해 사용된다. 이 경우, 명령어의 다른 조합이 배제되지는 않는다.

표 7에서 나타내어지는 바와 같이, PBCH DMRS 열은 SS 버스트 세트에서의 상이한 SS 버스트에 대응하는 PBCH DMRS 시퀀스를 제공하는데, 여기서 SS 버스트 0 내의 모든 SS 블록 내의 PBCH의 DMRS는 시퀀스 0을 사용한다; SS 버스트 1 내의 모든 SS 블록 PBCH의 DMRS는 시퀀스 1을 사용한다.

SS 버스트 내의 상이한 SS 블록에 대응하는 네 개의 PBCH 순환 시프트 양 0, ΔN, 2ΔN 및 3ΔN이 정의된다.

이 프로세싱 모드에서, SS 버스트 내부의 각각의 SS 블록은 동일한 PBCH 정보 비트를 포함하지만, 그러나 정보 비트의 순환 시프트는 상이하다. 단말이 두 개의 SS 블록 내의 PBCH를 조합하는 경우, SS 블록의 시간 간격을 결정하는 것에 의해 두 개의 SS 블록의 순환 시프트의 상대적 편차가 획득될 수 있다. 두 개의 SS 블록이 14의 거리만큼 차이가 나는 경우, 두 개의 SS 블록은 SS 버스트 내의 SS 블록 중 두 개에 의해 서로 분리된다. 예를 들면, 도 4의 구성인 (2ΔT)에 따르면, 두 개의 PBCH 정보 비트의 순환 시프트는 2ΔN만큼 상이하다. 두 개의 PBCH가 병합되기 이전에, 후자의 PBCH가 역방향으로 2ΔN만큼 시프트되어 이전 PBCH 정보 비트와 동일한 것을 획득할 수 있으며, 이번에는 두 개의 PBCH가 조합되어 디코딩의 성공률을 향상시킬 수 있다.

이 경우, 두 개의 PBCH는 순환 시프트 이후 여전히 정보일 수도 있다. 단말은 조합된 PBCH의 상이한 PBCH를 디코딩할 수도 있다. PBCH를 디코딩하기 이전에, 단말은 DMRS의 측정에 따라 채널을 추정할 수도 있다. DMRS 시퀀스는 DMRS 시퀀스 0과 DMRS 시퀀스 1을 사용하여 DMRS 위치에서 수신된 신호를 상관시키는 것에 의해 채널을 추정하기 위해 사용된다. 그리고 더 큰 상관 피크를 갖는 DMRS 시퀀스(예를 들면, DMRS 시퀀스 0)는 현재 사용되는 DMRS 시퀀스로서 결정된다. 채널 추정 결과는 PBCH 디코딩을 위해 사용된다. PBCH가 순환적으로 시프트될 때 PBCH는 디코딩되는 것으로 간주되고, CRC 검사가 완료되고 PBCH의 디코딩이 완료된다. 대응하는 순환 시프트 번호는 상이한 SS 블록 인덱스 정보를 나타낼 수 있다.

본 실시형태에서, SS 블록 인덱스 정보의 일부는 PBCH DMRS 시퀀스에서 반송되며, 및 마찬가지로, PBCH DMRS 시퀀스 조합, DMRS 시퀀스의 스크램블링 코드, PBCH DMRS의 시간 도메인 위치, 및 PBCH DMRS의 주파수 도메인 위치도 또한 SS 블록 인덱스 정보의 일부를 반송하기 위해 고려될 수 있다. 또한, 몇몇 SS 블록 인덱스 정보는 또한 다음의 정보 중 하나보다 더 많은 것의 조합에 의해 반송될 수도 있다: PBCH DMRS 시퀀스, PBCH DMRS 시퀀스 조합, DMRS 시퀀스 스크램블링 코드, PBCH DMRS 시간 도메인 위치, 및 PBCH DMRS 주파수 도메인 위치.

예시적인 실시형태 10

본 실시형태에서, SS 블록 인덱스의 표시는 PBCH 스크램블링 코드와 PBCH DMRS 시퀀스의 조합이다. PBCH 정보 비트의 스크램블링 코드는 SS 버스트 내의 상이한 SS 블록을 암시적으로 나타내며, PBCH의 복조 기준 신호 시퀀스는 SS 버스트 세트 내의 상이한 SS 버스트를 나타내기 위해 사용된다. 이 경우 다른 명령어의 조합이 배제되지는 않는다.

표 8에서, PBCH DMRS 열은 SS 버스트 세트에서의 상이한 SS 버스트에 대응하는 PBCH DMRS 시퀀스를 도시한다. 예를 들면, SS 버스트 0 내의 모든 SS 블록 내의 PBCH의 DMRS는 시퀀스 0을 사용한다. DMRS의 시간 도메인 위치는 시스템에 의해 미리 정의된다, 즉, DMRS는, PBCH가 위치되는 심볼 상의 고정된 주파수 도메인 리소스(예를 들면, 리소스 유닛, RE, 리소스 엘리먼트)에 삽입된다.

SS 버스트 1 내의 모든 SS 블록 내의 PBCH의 DMRS는 스크램블링 시퀀스 1을 사용한다. 스크램블링 시퀀스는 PBCH를 비트 인코딩하기 위해 사용되는 스크램블링 프로세스이다.

시스템은 4 개의 PBCH 스크램블링 시퀀스: SS 버스트 내의 상이한 SS 블록에 각각 대응하는 스크램블링 시퀀스 1, 2, 3, 4를 사용할 수도 있다.

단말은 먼저 동기화 신호를 검출할 수도 있고, PBCH와 동기화 신호 사이의 상대적 위치 관계에 따라 PBCH의 시간 도메인 리소스를 결정할 수도 있고, 그 다음, PBCH 심볼에 삽입되는 DMRS의 RE를 결정할 수도 있다. 더 큰 상관 피크를 갖는 DMRS 시퀀스(예를 들면, DMRS 시퀀스 0)는, DMRS 시퀀스 0 및 DMRS 시퀀스 1을 각각 사용하여 DMRS 위치에서 수신된 신호를 상관시키는 것, 및 그 다음 DMRS 시퀀스 0 채널을 사용하여 PBCH 디코딩을 위한 채널 추정 결과를 추정하는 것에 의해 DMRS 시퀀스에서 현재 사용되는 것으로 결정될 수도 있다. PBCH의 디코딩 동안, 단말은 스크램블링 시퀀스 1, 2, 3, 4를 각각 사용하여 PBCH를 디스크램블링하려고 시도할 수도 있다. 소정의 스크램블링 시퀀스를 가지고 PBCH를 디스크램블링하려고 시도한 이후, CRC는 CRC 검사기에 의해 추가로 디코딩된다. 상응하여, 현재 사용되는 스크램블링 시퀀스는, SS 버스트 내에서의 현재의 SS 블록의 위치/번호를 나타내고, DMRS 시퀀스와 조합하여, SS 블록 SBI 획득을 완료한다.

이 프로세싱 모드에서, SS 버스트 내의 각각의 SS 블록은 동일한 PBCH 정보 비트를 포함하지만, 그러나 정보 비트의 스크램블링은 상이하다. 단말이 두 개의 SS 블록 내의 PBCH를 조합하고자 하는 경우, 그것은 상이한 스크램블링 시퀀스 조합을 가정해야만 한다. 이 경우, 예를 들면, 단말이 두 개의 인접한 SS 블록 내의 PBCH를 조합하기를 원하면, 다음 네 개의 스크램블링 시퀀스가 두 개의 PBCH의 디스크램블링을 수행하기 위해 사용될 수 있다: {스크램블링 시퀀스 1, 스크램블링 시퀀스 2}, {스크램블링 코드 시퀀스 2, 스크램블링 코드 시퀀스 3}, {스크램블링 코드 시퀀스 3, 스크램블링 코드 시퀀스 4}, {스크램블링 코드 시퀀스 4, 스크램블링 코드 시퀀스 1}. 디스크램블링된 PBCH는 소프트 병합되고 디코딩된다. 두 개의 PBCH는 스크램블링 시퀀스 조합을 사용하여, 예를 들면, {스크램블링 시퀀스 2 및 스크램블링 시퀀스 3}을 사용하여 디코딩되고, 두 개의 디스크램블링된 데이터는 조합되고 디코딩된다. 성공하면, 두 개의 SS 블록이 스크램블링 시퀀스 2, 및 스크램블링 시퀀스 3에 대응하는 SS 블록임을 나타낸다. DMRS 시퀀스와 조합하여, SS 블록 SBI 획득을 완료한다.

예시적인 실시형태 11

본 실시형태에서, SS 블록 인덱스의 표시 모드는: PBCH 암시적 정보 + 동기화 신호 스크램블링이고, PBCH 지원 범위는 PBCH TTI이다.

SS 블록 인덱스 정보의 일부를 나타내기 위해 동기화 신호의 특성을 사용하는 것은 다음의 것 중 하나 이상을 포함한다: 동기화 신호 시퀀스, 동기화 신호 스크램블링, 동기화 신호 매핑. PBCH 프로세싱 방법은 상이한 SS 블록 인덱스 정보를 암시적으로 포함하는데, PBCH 프로세싱 방법은 다음의 것 중 하나 이상을 포함한다: 순환 시프트, 스크램블링 코드, CRC 마스크 및 등등. 본 실시형태에서, 완전한 SS 블록 인덱스 정보는 동기화 신호와 조합하여 PBCH 암시적 표시에 의해 나타내어진다.

구체적으로, PBCH 정보 비트는 PBCH TTI에서 변하지 않고 유지된다, 즉, PBCH는 PBCH TTI에서 지원된다.

도 2에서 도시되는 구조에서, 동기화 신호의 상이한 스크램블링 시퀀스는 상이한 SS 버스트를 구별하기 위해 사용된다. 스크램블링 시퀀스는 소정의 레벨의 동기화 신호(예를 들면, 500 개의 동기화 시퀀스, 및 2차 동기화 신호를 스크램블링하여 1000 개의 스크램블링된 시퀀스를 획득하기 위한 두 개의 스크램블링 코드)에서 스크램블링될 수 있고; 동일한 SS 버스트 내의 상이한 SS 블록의 PBCH는 상이한 순환 시프트를 사용한다.

표 9에서 나타내어지는 바와 같이, 동기화 신호 스크램블링 시퀀스는, SS 버스트 세트 0 SS2의 SS 버스트 0 내의 16과 같은, PBCH TTI에서의 각각의 SS 버스트 세트 내의 각각의 SS 버스트의 SS 버스트에서 동기화 신호의 스크램블링 시퀀스를 제공한다. 상이한 PBCH 순환 오프셋 {ΔN, 2ΔN, ..., 15ΔN}은 상이한 SS 블록에 대응하고, 상이한 RV는 PBCH TTI에서의 상이한 버스트에 대응한다. 구체적으로, PBCH 정보 비트(예컨대 40 비트, 이것은 CRC 비트를 포함함)는 채널 코딩 및 레이트 매칭을 위해 프로세싱된다. 이 프로세스가 완료되면, 획득된 인코딩된 정보는 네 개의 세그먼트로 분할되고 각각의 분할된 세그먼트는 SS 버스트 세트 내에서 송신되고 이 송신되는 세그먼트는 RV의 리던던트 버전으로서 정의되고, 따라서, 총 네 개의 RV인 RV0, RV1, RV2 및 RV3을 형성한다. 예를 들면, RV0은 SS 버스트 세트 0에 대응하고, RV1은 SS 버스트 세트 1에 대응하고, RV2는 SS 버스트 세트 2에 대응하고, RV3은 SS 버스트 세트 3에 대응한다.

스크램블링 코드 1은 SS 버스트 세트에서의 이전의 SS 버스트에 대응하고, 스크램블링 코드 2는 SS 버스트 세트에서의 마지막 SS 버스트에 대응한다. 이 경우, 두 개의 2차 동기화 신호의 스크램블링 시퀀스는 다음과 같이 정의된다: SS 버스트 내부; 16 개의 SS 블록이 있음, 및 인접한 SS 블록 사이의 간격. 시간 시프트는, 결국에는, PBCH 순환 시프트 양이, 각각, 0, ΔN, 2ΔN, ..., 15ΔN인 것에 대응한다.

유사하게, 기지국은 또한 PBCH TTI 내의 다른 SS 버스트 세트에 대한 동기화 신호 및 PBCH를 생성할 것이다. 차이점은, SS 버스트 세트 PBCH에 의해 사용되는 RV가 상이하다는 것이다.

이 프로세싱 모드에서, 단말은 먼저 이차 동기화 신호의 스크램블링 시퀀스를 식별하는 것에 의해 현재의 SS 블록이 어떤 SS 버스트에 속하는지를 식별한다.

게다가, SS 버스트 내의 각각의 SS 블록은 동일한 PBCH 정보 비트를 포함하지만, 그러나 정보 비트의 순환 시프트는 상이하다. 단말이 두 개의 SS 블록 내의 PBCH를 조합하는 경우, SS 블록의 시간 간격을 결정하는 것에 의해 두 개의 SS 블록의 순환 시프트의 상대적 편차가 얻어질 수 있다. 예를 들면, 도 2의 구성에 따르면, SS 버스트 내의 두 개의 SS 블록은 일곱 개의 심볼(예컨대, ΔT)만큼 순환적으로 시프트되고, 두 개의 SS 블록이 14 개의 심볼(예를 들면, 2ΔT)만큼 차이가 나는 경우, 두 개의 PBCH 정보 비트의 순환 시프트는 2ΔN만큼 상이하다. 단말이 두 개의 PBCH를 조합하는 경우, 후자의 PBCH는 역방향으로 2ΔN만큼 순환적으로 시프트되어 이전의 PBCH와 동일한 정보 비트를 획득한다. 이 시점에서 두 개의 PBCH는 조합되어 디코딩의 성공률을 향상시킬 수 있다. 이 시점에서 두 PBCH는 여전히 순환 시프트 이후의 정보일 수도 있고, 디코딩을 시도하기 위해 상이한 사이클 이후 PBCH를 조합하려고 시도할 필요가 있고, CRC 검사가 성공하면, PBCH 디코딩을 완료하고, 그 다음, 순환 시프트의 대응하는 수는 SS 버스트 내의 상이한 SS 블록의 인덱스를 나타낼 수 있다.

단말이 초기 액세스의 수신을 시작할 수도 있기 때문에, 즉, SS 버스트 세트 사이클 중 임의의 하나에서 동기화 신호 및 물리적 브로드캐스트 채널을 수신할 수도 있기 때문에, PBCH의 PB는 RV0-3일 수도 있고, 단말은 또한 상기에서 설명되는 디코딩 프로세스를 시도하기 위해 상기에서 설명되는 네 가지 RV 중 임의의 것을 사용할 필요가 있다. RV 디코딩에 성공하지 못하면, 다른 RV를 가정하고, 계속 시도한다.

예를 들면, SS 블록 1 및 SS 블록 3의 PBCH가 조합되고, 단말은 두 개의 SS 블록의 시간 도메인 간격에 기초하여 후자의 PBCH가 이전 PBCH보다 2 배 더 많이 순환적으로 시프트된다는 것을 초기에 결정한다. 그 다음, 후자 PBCH를 2ΔN만큼 역 순환 시프트하고 역 방향으로 순환적으로 시프트된 PBCH는 이전의 PBCH와 소프트 병합된다. 이때, 조합된 PBCH는, 여전히, 4 세그먼트 코딩 이후의 PBCH에서의 순환 시프트의 결과이다. 단말은, 현재 검출된 PBCH가 네 개의 세그먼트 중 임의의 하나이다는 것을 가정하고, PBCH의 역 순환 시프트하려고 시도하고, PBCH를 ΔN 역 순환 시프트와 조합하려고 시도할 때, CRC 점검을 통해 디코딩을 시도하고, 그 다음, 현재 검출된 PBCH 코드 필드(예컨대 세그먼트 1, SS 버스트 세트 1에 대응함)를 결정하고 조합된 PBCH 순환 시프트 값은 ΔN이고, 즉, 이전의 SS 블록은 SS 블록 1이고, 후자의 SS 블록 및 이전의 SS 블록이 2ΔN과는 상이하기 때문에, 다음 SS 블록은 SS 블록 3이다. 또한, 이전에 검출된 동기화 신호에 기초하여, 현재의 스크램블링 시퀀스가 시퀀스 1이다는 것이 두 개의 SS 블록의 동기화 신호에 의해 판단되고, 그것은 SS 버스트 1에 속하고, SS 블록 인덱스의 식별 프로세스는 완료된다는 것이 결정된다. 이전의 PBCH는 SS 버스트 세트 1의 SS 버스트 1의 SS 블록 1에 속하고, 후자의 PBCH는 SS 버스트 세트 1의 SS 버스트 1의 SS 블록 3에 속한다.

또한, PBCH TTI 내의 상이한 SS 버스트 세트의 SS 블록이 또한 동일한 정보 비트를 포함하기 때문에, SS 버스트 세트 사이의 SS 블록은 또한 병합될 수 있다.

본 실시형태에서, PBCH는 상이한 순환 시프트가 정의되는 방식을 암시적으로 나타내거나, 또는 상이한 스크램블링 코드 또는 상이한 CRC 블록이 SS 블록 인덱스 정보의 일부를 암시적으로 나타내기 위해 사용될 수도 있다.

동기화 신호 스크램블링 외에, 동기화 신호의 특성은 다음의 것 중 임의의 것일 수도 있다: 동기화 신호 시퀀스, 동기화 신호 매핑 방법, 또는 동기화 신호 시퀀스, 동기화 신호 스크램블링 코드, 및 동기화 신호 매핑 스킴의 임의의 조합.

예시적인 실시형태 12

본 실시형태에서, SS 블록 인덱스의 표시 모드는: PBCH DMRS 시간-주파수 도메인 위치 + PBCH DMRS 시퀀스 + 동기화 신호 시퀀스이고 PBCH 가능 통합 범위( PBCH-enabled consolidation range)는 PBCH TTI이다.

도 7에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함하는데, 그 각각은 네 개의 SS 버스트를 포함하며, 그 각각은 SS 버스트 세트의 이전의 5 ms 내에 중심적으로 매핑되고, 각각의 SS 버스트의 지속 기간은 0.5 ms이다. SS 버스트 내부 구조, 즉, SS 블록으로부터 데이터 송신 슬롯으로의 매핑 구조인 "120 kHz 14 심볼 시간 슬롯"이 도면에서 예로서 추가로 주어진다. 이것은 SS 버스트 세트에 최대 48 개의 SS 블록을 포함한다. 참고: SS 블록 대 데이터 송신 슬롯의 매핑 및 SS 버스트 세트 내에 포함되는 SS 블록 수는 단지 예일 뿐이다. 다른 수의 SS 블록의 가능성은 배제되지는 않는다. 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 SS 블록으로부터 슬롯으로의 매핑의 시간 도메인 구조도 또한 상이할 수도 있다.

다음 시나리오는 기지국이 단말에게 48 개의 SS 블록 인덱스를 어떻게 나타내는지를 고려한다.

표 10에서 나타내어지는 바와 같이, 본 실시형태에서, 동기화 신호는 세 개의 시퀀스 세트로 분할되고, 상이한 동기화 신호 시퀀스 세트는 슬롯 내의 상이한 SS 블록을 구별하기 위해 사용된다(예를 들면, 슬롯 0 내의 모든 동기화 신호는 동기화 신호 시퀀스 세트 내에 설정되고, 슬롯 0 내의 동기화 신호의 조합된 검출을 지원하기 위해 동일한 동기화 신호 시퀀스를 선택하는 것이 가능하다. 통상적으로, 1차 동기화 신호는 세 개의 루트 시퀀스를 포함하는데, 이들은 1차 동기화 신호의 상이한 루트 시퀀스에 기초하여 세 개의 그룹으로 분할될 수 있다). PBCH DMRS 시퀀스는 SS 버스트 내의 상이한 슬롯 사이를 구별하기 위해 사용된다(4 개의 상이한 PBCH DMRS 시퀀스: {PBCH DMRS 시퀀스 0, 1, 2, 3}을 정의함). PBCH DMRS 시간대 위치는 SS 버스트 세트를 나타내기 위해 사용된다(도 6에 도시되는 바와 같이, SS 버스트 세트 내의 상이한 SS 버스트에 대응하는 네 개의 PBCH DMRS 시간-주파수 위치를 각각 정의함).

이 프로세싱 모드에서, 단말은 먼저 동기화 신호의 시퀀스를 식별하는 것에 의해 슬롯 내에서의 SS 블록 번호를 식별한다. 또한, 현재의 PBCH DMRS의 시계열 및 PBCH DMRS의 시퀀스는 가능한 DMRS 시퀀스를 사용하여 PBCH DMRS의 상이한 시간-주파수 위치에서 수신된 데이터와 상관되는 것에 의해 결정되고, 그 다음, SS 버스트 내에서의 슬롯 번호, 및 SS 버스트 세트에서의 어떤 SS 버스트를 결정한다. SS 블록 인덱스 인식 프로세스를 완료한다.

게다가, 본 실시형태가 PBCH 명시적 정보를 도입하지 않는 것에 의해 인덱스 정보를 나타내기 때문에, PBCH TTI에서의 모든 SS 블록이 조합될 수 있다.

셀간 간섭의 랜덤화를 달성하기 위해, 전체 시스템은 또한 상기 언급된 PBCH DMRS 시간-주파수 도메인 위치 + PBCH DMRS 시퀀스 + 동기화 신호 시퀀스 및 SBI 사이에 하나보다 더 많은 매핑 관계를 정의할 수 있고, 각각의 매핑 관계는 셀 ID에 결부된다.

예시적인 실시형태 13

본 실시형태에서, SS 블록 인덱스의 표시 모드는, PBCH 명시적 정보 및 동기화 신호의 특성의 조합, 및 SS 버스트를 지원하는 PBCH 및 상이한 SS 버스트 세트의 대응하는 SS 버스트의 조합이다.

PBCH 명시적 정보는, 대응하는 SS 블록 인덱스 지시 정보 비트가 PBCH 정보 비트에 포함된다는 것을 의미한다. 동기화 신호의 특성은 동기화 신호 시퀀스, 스크램블링 코드 시퀀스, 매핑 모드, 및 등등을 포함한다. 본 실시형태에서, 완전한 SS 블록 인덱스 정보는 PBCH 명시적 정보 및 동기화 신호 스크램블링 시퀀스의 조합에 의해 나타내어진다.

도 4에서 도시되는 구조에서, PBCH TTI = 80 ms는 20 ms 사이클의 네 개의 SS 버스트 세트를 포함한다. 각각의 SS 버스트 세트는 네 개의 SS 버스트를 포함한다. 각각의 SS 버스트는 SS 버스트 세트 내에 균등하게 분배된다. 1 ms의 지속 기간을 갖는 SS 버스트를 구성한다. SS 버스트 내부 구조, 즉, SS 블록으로부터 데이터 송신 슬롯으로의 매핑 구조인 "30 kHz 14 심볼 시간 슬롯"이 도면에서 예로서 추가로 주어진다. 이것은 SS 버스트 세트에 최대 8 개의 SS 블록을 포함한다. 참고: SS 블록 대 데이터 송신 슬롯의 매핑 및 SS 버스트 세트 내에 포함되는 SS 블록의 수는 단지 예일 뿐이다. 다른 수의 SS 블록은 배제되지는 않는다. 상이한 주파수 대역의 경우, SS 블록의 수, SS 블록 내의 신호 채널의 서브캐리어 간격, 및 SS 블록으로부터 슬롯으로의 매핑의 시간 도메인 구조도 또한 상이할 수도 있다.

구체적으로, 두 개의 SS 블록 내의 PBCH가 상이한 정보 비트를 포함하는 경우, 두 개의 PBCH는 병합될 수 없다. 따라서, SS 블록 인덱스 정보의 일부를 나타내기 위해 PBCH 명시적 정보를 고려하는 경우, PBCH 요구의 병합을 고려하는 것이 필요하다.

SS 버스트 내의 SS 블록은 조합을 지원한다: SS 블록 인덱스 정보의 일부를 나타내기 위한 PBCH 1 비트 명시적 정보, 동일한 SS 버스트는 동일한 1 비트 명시적 정보를 포함하여, 상대적인 연속적 SS 블록 PBCH가 조합에 대한 양호한 지원일 수 있는 것을 보장한다. 그리고 SS 버스트 사이의 조합은, 명시적인 정보가 상이하기 때문에, 더 이상 지원되지 않는다.

표 11에서 나타내어지는 바와 같이: PBCH 열은, SS 버스트 세트 0의 SS 버스트 0 내의 네 개의 SS 블록과 같은, PBCH TTI에서의 각각의 SS 버스트 세트 내의 각각의 SS 버스트의 SS 블록에서 반송되는 명시적인 표시를 제공하고, PBCH는 "0"을 반송하며; 네 개의 상이한 동기화 신호 스크램블링 코드가 정의되는데, 이것은 2차 동기화 신호와 같은 동기화 신호의 시퀀스 상에서 스크램블링된다. 상이한 스크램블링 코드는 SS 버스트 내에서의 상이한 SS 블록을 나타낸다.

특히, 그것은 두 개의 PBCH(PBCH0, PBCH1로 표시됨)로 분할될 수 있는데, 이들은, PBCH 정보 콘텐츠에서의 차이에 기인하여, 필드 {0, 1}을 각각 나타내는 SS 블록 인덱스를 포함하는 PBCH 정보 비트에 대응한다. PBCH 정보 비트(예컨대, 40 비트, 이것은 CRC 비트를 포함함)의 각각은 채널 코딩 및 레이트 매칭을 수행하여 인코딩된 정보를 획득하는데, 인코딩된 정보는 네 개의 세그먼트로 분할되며, 그 각각은 SS 버스트 세트, SS 버스트 0 송신 PBCH0 인코딩된 제1 세그먼트, SS 버스트 세트 1 SS 버스트 0 송신 PBCH0 인코딩된 제2 세그먼트, SS 버스트 세트 2 SS 버스트 0 송신 PBCH0 인코딩된 제3 세그먼트, 제4 단락 이후 인코딩되는 SS 버스트 세트 3 SS 버스트 0 송신 PBCH0에서 송신된다. SS 버스트 세트 0의 경우, SS 버스트 0에서 사용되는 SS 블록은 PBCH0에 대응한다. 또한, 각각의 SS 버스트 내의 상이한 SS 블록은 {스크램블링 코드 0, ..., 스크램블링 코드 3}에 대응하는 상이한 2차 동기화 시퀀스 스크램블링 코드를 사용한다.

유사하게, 기지국은 또한 PBCH TTI에서의 다른 SS 버스트 세트 내의 SS 블록에 대한 PBCH 및 동기화 신호를 생성할 것이다. 게다가, 상이한 SS 버스트 세트에서, 상이한 인코딩된 PBCH 코드 세그먼트를 전송하고, SS 버스트 세트 PBCH 증분 리던던시(IR, 증분 리던던시 조합)를 지원하여 더 큰 합병 이득, 즉 채널 코딩 및 레이트 매칭에 대한 각각의 하나의 PBCH 정보 비트(예컨대 40 비트, 이것은 CRC 비트를 포함함)를 획득할 수 있고, 인코딩된 정보가 획득되고, 정보는 네 개의 세그먼트로 분할되되, 각각의 세그먼트는, SS 버스트 세트 0, 1, 2, 3에 각각 대응하는 SS 버스트 세트에서 송신된다.

이 프로세싱 모드에서, 단말은 먼저 2차 동기화 신호의 스크램블링 시퀀스를 식별하는 것에 의해 SS 버스트에 속하는 SS 블록을 식별한다. 또한, SS 버스트 내부의 각각의 SS 블록은 동일한 PBCH 정보 비트를 포함하고, 단말이 SS 버스트 내의 상이한 SS 블록 내의 PBCH를 병합할 수 있을 때, 단말은 수신되는 두 개의 SS 블록 내의 PBCH를 소프트 병합할 것이고 현재 병합된 PBCH가 네 개의 세그먼트 중 임의의 것이다는 것이 가정된다. 디코딩이 성공하면, 즉, CRC 검사에 의해 성공하면, 현재 검출된 PBCH 코드 필드가 결정되고, 현재의 SS 블록은 SS 버스트 0 또는 SS 버스트 1에 속한다.

또한, PBCH TTI 내의 상이한 SS 버스트 세트의 대응하는 SS 블록이 또한 동일한 정보 비트를 포함하기 때문에, SS 버스트 세트 사이의 대응하는 SS 블록도 또한 조합될 수 있다.

본 실시형태에서, 동기화 신호의 스크램블링 시퀀스를 사용하여 SS 블록 인덱스의 일부를 나타낸다. 다른 동기화 신호 특성을 사용하여, 예를 들면, 동기화 신호 시퀀스(즉, 동기화 신호 시퀀스를 그룹화함, 동일한 그룹의 시퀀스는 동일한 SS 블록 인덱스에 대응함), 또는 동기화 신호 매핑 모드를 나타내는 것도 또한 가능하다. 더구나, 동기화 신호는 또한 새로운 동기화 신호일 수 있다.

예시적인 실시형태 14

본 실시형태는 PBCH DMRS 시퀀스, DMRS 주파수 도메인 위치, 및 DMRS 시간 도메인 위치의 조합을 사용하는 SS 블록 인덱스 정보를 설명한다.

도 2에서 도시되는 구조에서, 그 스킴은 기지국이 단말에게 64 개의 SS 블록 인덱스 {SS 블록 인덱스 0 내지 63} : 64 개의 SS 블록 인덱스 정보 및 6 비트를 나타내는 방법을 고려한다. 이 실시형태에서, PBCH DMRS 시퀀스 표시 SS 블록 인덱스는, SS 블록 인덱스의 최하위 비트를 나타내는 DMRS 시간 도메인 위치를 사용하고, DMRS 주파수 도메인 위치를 사용하여 SS 블록 인덱스의 중간의 2 개의 유효 비트(significant bit), 즉 비트 4, 5를 나타낸다.

도 8에서 도시되는 바와 같이, SS 블록 인덱스의 상위 3 비트에 대응하는 여덟 개의 PBCH DMRS 시퀀스가 정의된다. 두 개의 PBCH DMRS 시간 도메인 위치는 시간 도메인 위치 1(PBCH의 이전 심볼)로서 정의되고, 시간 도메인 위치 2(PBCH의 마지막 심볼)는 SS 블록의 최하위 비트에 대응하고; 중간에 있는 SS 블록 인덱스 2 활성 비트에 대응하는, 각각 주파수 도메인 위치 1, 2, 3, 4인 네 개의 PBCH DMRS 주파수 도메인 위치를 정의한다. 표 12, 13 및 14에서 나타내어지는 바와 같다.

표 13은 M 개의 수의 최하위 비트(표 13에서 나타내어지는 예에서 M = 1)와 DMRS 위치 사이의 매핑을 나타낸다.

표 14는 X 개의 중간 비트 수와 대응하는 DMRS 위치 사이의 관계를 나타낸다(X는 정수이며, 표 14의 예시된 예에서 값 2를 가짐).

SS 블록 인덱스가 110001인 경우, 기지국은 상기 표의 매핑 관계에 따라 시간 도메인 위치 2 및 주파수 도메인 위치 1에서 시퀀스 7을 송신한다.

이때, 단말은, PBCH DMRS의 시간-주파수 도메인 리소스 및 시퀀스를 식별하는 것, 및 표에서의 대응하는 관계에 대응하는 것에 의해 현재의 SS 블록의 인덱스를 결정한다.

본 실시형태와 유사하게, DMRS 다른 시퀀스 피쳐 예컨대 DMRS 스크램블링, 또는 동기화 신호 특성(동기화 신호 시퀀스, 동기화 신호의 스크램블링 시퀀스), 또는 물리적 브로드캐스트 채널 송신 모드(물리적 브로드캐스트 채널 베어러 정보 비트, 물리적 브로드캐스트 채널 정보 비트의 순환 시프트, 물리적 브로드캐스트 채널의 스크램블링, 및 물리적 브로드캐스트 채널의 CRC 마스크)의 사용, SS 블록 인덱스 내의 임의의 유효한 비트가 가능하다는 것을 나타내는 것이 가능하다.

도 8은 예시적인 무선 통신 방법(800)의 플로우차트이다. 방법(800)은 기지국(예를 들면, BS(1002))에서 구현될 수도 있다.

방법(800)은, 802에서, 무선 통신 네트워크에서의 타이밍 정보를 신호에 매핑하는 것을 포함하되, 타이밍 정보는 동기화 신호(SS) 블록 인덱스에 관련되는 정보를 포함하고 신호는 브로드캐스트 채널에 대한 기준 신호, 및/또는 동기화 신호를 포함한다.

본 문헌의 다양한 예시적인 실시형태에서 설명되는 바와 같이, SS 블록 인덱스에 관련되는 정보는 다음의 것 중 적어도 하나를 포함할 수도 있는데: SS 버스트 세트 번호, SS 버스트 세트에서의 SS 버스트 번호, SS 버스트에서의 슬롯 번호, 슬롯에서의 SS 블록 번호, SS 버스트 세트에서의 SS 블록 번호, SS 버스트에서의 SS 블록 번호, SS 버스트 세트에서의 슬롯 번호, SS 블록 인덱스에서의 N 개의 최하위 비트, SS 블록 인덱스의 M 개의 최상위 비트, 또는 SS 블록 인덱스의 X 개의 중위 비트, 여기서 N, M 및 X는 음이 아닌 정수이다.

몇몇 실시형태에서, 수신 무선 디바이스에 의한 채널 추정을 가능하게 하는 기준 신호가 사용될 수도 있다. 예를 들면, 몇몇 실시형태에서, DMRS는 기준 신호로서 사용될 수도 있다. 다음의 DMRS 피쳐 중 적어도 하나는 SS 블록 인덱스의 표시를 위해 사용될 수 있다: DMRS 시퀀스, 복수의 심볼 상의 DMRS 시퀀스의 조합, DMRS 스크램블링 정보, DMRS 시간 도메인 위치, DMRS 주파수 도메인 위치.

몇몇 실시형태에서, 타이밍 정보와 신호 피쳐 사이의 매핑은 방법(800)이 구현되고 있는 셀의 아이덴티티(identity)의 함수일 수도 있다.

예시적인 실시형태 15

이 예시적인 실시형태에서, 시스템 프레임 번호(System Frame Number; SFN)는 SS 블록 인덱스 정보 및 PBCH 베어러 디스플레이 정보를 나타내기 위해 사용된다.

예를 들면, 시스템 프레임 번호가 10 비트를 포함한다고 가정한다. PBCH TTI가 80 ms이고 무선 프레임 길이가 10 ms이기 때문에, 즉, PBCH TTI는 8 개의 무선 프레임을 포함한다. PBCH TTI의 여덟 개의 무선 프레임에서, 모든 PBCH는 동일한 SFN 표시 필드를 포함하는데, 이것은 SFN의 상위 7 비트(즉, 7 MSB, 최상위 비트)를 나타낸다. SFN의 3 개의 LSB의 표시는 PBCH TTI 내의 상이한 무선 프레임을 구별하기 위해 추가로 고려되어야 한다. SFN의 하위 3 비트(즉, 3 개의 LSB, 최하위 비트)는 SS 블록 인덱스의 관련 정보를 나타내기 위해 사용될 수도 있다. 일부 구현 옵션은 다음의 경우를 포함한다.

무선 프레임의 길이(예를 들면, 5 ms, 10 ms)보다 더 길지 않은 SS 버스트 세트의 주기성을 위해, 무선 프레임은 하나 또는 두 개의 SS 버스트 세트(들)를 포함한다. SS 버스트 세트의 상이한 인덱스/표시는 단일의 무선 프레임에 대응할 수도 있다. 따라서, SS 버스트 세트의 인덱스/표시는 SFN 정보의 일부(예를 들면, 3 개의 LSB)를 나타낼 수 있는데, PBCH TTI 내의 SS 버스트 세트의 인덱스/표시는 LTE와 마찬가지로 PBCH의 상이한 RV에 의해 암시적으로 나타내어질 수 있다. 몇몇 실시형태에서, PBCH의 스크램블링 코드 또는 순환 중복 검사(CRC) 마스크도 또한 고려될 수 있다.

구체적으로, 도 12의 타임 라인(1200)에서 도시되는 바와 같이, 몇몇 실시형태에서, SS 버스트 세트는 10 msec의 지속 기간을 가질 수도 있다. SS 블록의 시스템 프레임 번호는 1110000010이다. SS 블록 내의 PBCH 정보 비트의 SFN 표시 필드는 7 개의 최상위 비트, 즉 1110000의 명시적 표시를 나타내는데, 여기서 PBCH TTI 내의 모든 SS 블록의 PBCH는 동일한 명시적 정보를 포함한다; 또한, 하위 3 비트는 PBCH의 리던던시 버전(RV)에 의해 나타내어지고, PBCH의 8 개의 상이한 RV를 정의하며, 각각의 SS 버스트 세트는 하나의 RV에 대응한다. 예를 들면, 3 개의 LSB "010"은 특정한 RV에 대응한다. 3 개의 LSB "010"에 대응하는 SS 블록에서, 기지국은 특정한 RV를 사용하여 대응하는 PBCH를 송신한다. 단말은 PBCH RV를 식별하는 것에 의해 SFN의 하위 3 비트를 결정한다.

무선 프레임의 길이(예를 들면, 20 ms, 40 ms)보다 더 긴 SS 버스트 세트의 주기성을 위해, 예로서 SS 버스트 세트의 20 ms 주기성을 도시하는 도 13의 타임 라인(1300)에서 도시되는 바와 같이, SS 버스트 세트의 각각의 지속 기간에 위치되는 두 개의 무선 프레임이 존재한다. 그러한 경우, SS 버스트 세트 그 자체의 인덱스/표시는 SFN의 전체 3 개의 LSB 비트를 제공할 수 없다. 그러나, SS 버스트 세트 내의 SS 블록의 인덱스는, SS 버스트 세트에서 제2 무선 프레임의 제1의 것을 구별하기 위해 추가로 사용될 수 있다. 상기의 설명과 유사하게, PBCH TTI 내의 SS 버스트 세트의 인덱스/표시는 상이한 RV 또는 스크램블링 코드 또는 PBCH의 순환 중복 검사(CRC) 마스크에 의해 암시적으로 표시될 수 있다. 이러한 방식으로, SS 블록의 인덱스는 PBCH를 디코딩하기 이전에 신호를 수신하는 것에 의해 획득될 수 있다.

구체적으로, 하나의 예시적인 실시형태에서, 하나의 SS 블록에 의해 설명되는 무선 프레임의 시스템 프레임 번호(SFN)는 20 ms SS 버스트 세트 사이클의 경우 1110000010이다. 이 경우, SS 블록 내의 PBCH 정보 비트의 SFN 표시 필드는 7 개의 최상위 비트, 즉 1110000의 명시적 표시를 나타내는데, 여기서 PBCH TTI 내의 모든 SS 블록의 PBCH는 동일한 명시적 정보를 포함하고; 추가로, SFN의 하위 3 비트는 SS 버스트 세트 내의 SS 블록 인덱스 및 PBCH의 리던던트 버전에 의해 나타내어진다. 각각의 SS 버스트 세트는 하나의 RV에 대응한다. 즉, SFN의 세 개의 비트 중 처음 두 비트는 고유 PBCH의 RV에 대응한다. 예를 들면, "010" 및 "011"은 동일한 PBCH RV("01")에 대응한다. 이 경우, SS 버스트 세트 내의 SS 블록 인덱스는 다음과 같이 SS 블록 인덱스와 SFN의 최하위 비트 사이의 미리 정의된 매핑 관계를 사용하여 최하위 비트가 0 또는 1인 것을 추가로 구별할 수 있으며, SS 버스트 세트는 16 개의 SS 블록을 포함하고, 처음 여덟 개의 SS 블록(SS 블록 0 내지 7)은 SS 버스트 세트의 이전의 무선 프레임에 위치된다. 나머지 8 개의 SS 블록(SS 블록 8 내지 15)은 SS 버스트 세트의 후속하는 무선 프레임에 위치된다. 그 다음, SS 블록 0 내지 7이 최하위 비트가 0인 것에 대응하고, SS 블록 8 내지 15는, 1 비트의 최하위 비트가 1인 것에 대응한다는 것이 미리 정의된다. 기지국은 상기에서 결정되는 RV를 사용하여 대응하는 PBCH를 송신한다. 단말은 PBCH RV 및 SS 블록 인덱스를 식별하는 것에 의해 SFN의 하위 3 비트를 결정한다.

PBCH TTI (즉, 80ms, 160ms)보다 더 짧지 않은 SS 버스트 세트의 주기성을 위해, 도 14에서 도시되는 바와 같이, SS 버스트 세트의 지속 기간에 위치되는 두 개의 PBCH TTI가 있다. SS 블록이 상이한 PBCH TTI에 속하는 경우, 하나의 SS 버스트 세트 내에서 PBCH 콘텐츠는 변경될 것이다. 적어도, 총 N 비트 SFN의 상이한 (N-3) 개의 MSB에 위치되는 PBCH.

게다가, SS 버스트 세트의 인덱스/표시는, PBCH TTI 내의 SS 블록이 동일한 SS 버스트 세트로부터 유래하기 때문에, PBCH TTI 내의 상이한 무선 프레임을 구별하기 위한 자신의 의미를 상실할 것이다. 그러나 SS 블록은 상이한 무선 프레임에 위치될 수도 있다. SS 버스트 세트 내의 SS 블록 인덱스는 무선 프레임 구별을 위해 사용될 수 있다.

SFN의 3 개의 LSB 비트는 SS 버스트 세트 내의 SS 블록 인덱스, 및/또는 PBCH TTI 내의 SS 버스트 세트의 인덱스/표시에 의해 암시적으로 나타내어질 수 있다. SS 버스트 세트의 5 ms/10 ms 주기성을 위해, SFN의 3 개의 LSB 비트는 PBCH TTI 내의 SS 버스트 세트의 인덱스/표시에 의해 암시적으로 나타내어질 수 있다. SS 버스트 세트의 20 ms/40 ms 주기성을 위해, SFN의 3 개의 LSB 비트는 SS 버스트 세트 내의 SS 블록 인덱스, 및 PBCH TTI 내의 SS 버스트 세트의 인덱스/표시에 의해 암시적으로 나타내어질 수 있다. SS 버스트 세트의 80 ms/160 ms 주기성을 위해, SFN 버스트의 3 개의 LSB 비트는 SS 버스트 세트 내의 SS 블록 인덱스에 의해 암시적으로 나타내어질 수 있다. 이들 구현에서, PBCH TTI 내의 SS 버스트 세트의 인덱스/표시는 상이한 RV 또는 스크램블링 코드에 의해 나타내어질 수 있거나 또는 PBCH의 순환 중복 검사(CRC) 마스크가 암시적으로 또한 고려될 수 있다.

도 8은 무선 통신의 예시적인 방법(800)에 대한 플로우차트를 도시한다.

방법(800)은, 804에서, SS 블록 인덱스에 관련되는 정보의 적어도 일부를 포함하도록 신호를 송신하는 것을 포함한다.

몇몇 실시형태에서, 동기화 신호 시퀀스 또는 동기화 신호 스크램블링 정보는 SS 블록 인덱스 정보를 나타내기 위해 사용될 수도 있다.

몇몇 실시형태에서, 브로드캐스트 채널 송신 모드는 SS 블록 인덱스 정보를 나타내기 위해 사용될 수도 있다. 예를 들면, 송신 모드는 브로드캐스트 채널에 의해 반송되는 정보 비트, 브로드캐스트 채널 정보 비트의 순환 시프트, 브로드캐스트 채널의 스크램블링, 또는 브로드캐스트 채널의 순환 중복 검사 마스크일 수도 있다.

도 9는 다른 무선 통신 방법(900)의 예의 플로우차트이다. 방법(900)은 유저 디바이스(예를 들면, 유저 디바이스(1106))에 의해 구현될 수도 있다.

방법(900)은, 902에서, 수신 디바이스에 의해, 무선 통신 네트워크에서의 타이밍 정보의 매핑을 포함하는 신호 - 타이밍 정보는 동기화 신호(SS) 블록 인덱스에 관련되는 정보를 포함하고 신호는 브로드캐스트 채널에 대한 기준 신호, 및/또는 동기화 신호를 포함함 - 를 수신하는 것을 포함한다.

방법(900)은, 904에서, 신호의 적어도 일부로부터 SS 블록 인덱스를 복원하는 것을 포함한다. 방법(900)은 신호로부터 SS 블록 인덱스 정보를 복원하는 것을 더 포함할 수도 있는데, 여기서 정보는 본원에서 설명되는 기술 중 하나를 사용하여 나타내어진다.

도 10은 무선 통신 장치(1000)의 예의 블록도이다. 장치(1000)는 본원에서 설명되는 기술 중 하나를 구현하도록 구성될 수도 있는 프로세서(1010), 안테나(들)(1020)를 사용하여 신호를 송신할 수 있는 또는 신호를 수신할 수 있는 트랜스시버 전자장치(1015), 및 프로세서(1010)에 의해 실행 가능한 명령어를 저장하기 위해 사용될 수도 있는 하나 이상의 메모리(1005) 및/또는 데이터 스토리지를 포함한다.

도 11은 예시적인 무선 통신 네트워크(1100)를 도시한다. 네트워크(1100)는, 송신 매체(1104)를 통해 서로 통신할 수 있는 기지국(base station; BS)(1102) 및 다수의 유저 디바이스(1106)를 포함한다. BS(1102)로부터 디바이스(1106)로의 송신은 일반적으로 다운링크 또는 다운스트림 송신으로 칭해진다. 디바이스(1106)로부터 BS(1102)로의 송신은 일반적으로 업링크 또는 업스트림 송신으로 칭해진다. 송신 매체(1104)는 통상적으로 무선(공기(air)) 매체이다. BS(1102)는 또한, 백홀(backhaul) 또는 액세스 네트워크 연결(1112)을 통해 네트워크의 다른 기지국 또는 다른 기기와 통신 가능하게 커플링될 수 있을 수도 있다.

다수의 명령어의 조합에 의해 SS 블록 인덱스 정보를 나타내기 위해 사용될 수 있는 타이밍이 조절된 정보(timed information)를 송신하기 위한 방법을 제공하는 기술이 개시된다는 것이 인식될 것이다. 그것은, PBCH의 암시적 표시에 의해 야기되는 블라인드 검사 오버헤드를 효과적으로 감소시킬 수 있고 상이한 셀에 대해 상이한 것을 정의하는 것에 의해 단일의 명령어 모드 수요의 용량을 효과적으로 감소시킬 수 있다.

본 문헌에서 설명되는 개시된 실시형태 및 다른 실시형태, 모듈 및 기능 동작은, 디지털 전자 회로부(circuitry)에서, 또는, 컴퓨터 소프트웨어, 펌웨어 또는, 본 문헌에 개시된 구조 및 그들의 구조적 등가물을 비롯한, 하드웨어로, 또는 그들 중 하나 이상의 조합으로 구현될 수 있다. 개시된 실시형태 및 다른 실시형태는 하나 이상의 컴퓨터 프로그램 제품, 즉 데이터 프로세싱 장치에 의한 실행을 위해, 또는 데이터 프로세싱 장치의 동작을 제어하기 위해 컴퓨터 판독 가능 매체 상에 인코딩되는 컴퓨터 프로그램 명령어의 하나 이상의 모듈로서 구현될 수 있다. 컴퓨터 판독 가능 매체는 머신 판독 가능 스토리지 디바이스, 머신 판독 가능 스토리지 기판, 메모리 디바이스, 머신 판독 가능 전파 신호에 영향을 끼치는 재료의 조성, 또는 그들 중 하나 이상의 조합일 수 있다. 용어 "데이터 프로세싱 장치"는, 예로서, 프로그래머블 프로세서, 컴퓨터, 또는 다수의 프로세서 또는 컴퓨터를 비롯한, 데이터를 프로세싱하기 위한 모든 장치, 디바이스, 및 머신을 포괄한다. 장치는, 하드웨어 외에, 해당 컴퓨터 프로그램에 대한 실행 환경을 생성하는 코드, 예를 들면, 프로세서 펌웨어, 프로토콜 스택, 데이터베이스 관리 시스템, 오퍼레이팅 시스템, 또는 그들 중 하나 이상의 조합을 구성하는 코드를 포함할 수 있다. 전파된 신호는, 적절한 수신기 장치로의 송신을 위해 정보를 인코딩하기 위해 생성되는 인공적으로 생성되는 신호, 예를 들면, 머신 생성의 전기적, 광학적, 또는 전자기적 신호이다.

컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 애플리케이션, 스크립트, 또는 코드로 또한 알려져 있음)은, 컴파일식(compiled) 또는 인터프리트식(interpreted) 언어를 비롯한, 임의의 형태의 프로그래밍 언어로 작성될 수 있으며, 그것은, 독립형 프로그램으로서 또는 컴퓨팅 환경에서 사용하기에 적절한 모듈, 컴포넌트, 서브루틴, 또는 다른 유닛으로서 배치되는 것을 비롯하여, 임의의 형태로 배치될 수 있다. 컴퓨터 프로그램은 반드시 파일 시스템의 파일에 대응하는 것은 아니다. 프로그램은, 해당 프로그램에 전용되는 단일의 파일에서, 또는 다수의 협력 파일(coordinated file)(예를 들면, 하나 이상의 모듈, 서브 프로그램, 또는 코드의 일부분을 저장하는 파일)에서, 다른 프로그램 또는 데이터를 유지하는 파일의 일부분(예를 들면, 마크업 언어 문서에 저장되는 하나 이상의 스크립트)에 저장될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 상에서 또는 하나의 사이트에 위치되거나 또는 다수의 사이트에 걸쳐 분산되고 통신 네트워크에 의해 인터커넥트되는 다수의 컴퓨터 상에서 실행되도록 배치될 수 있다.

본 문헌에서 설명되는 프로세스 및 로직 플로우는, 입력 데이터를 조작하는 것 및 출력을 생성하는 것에 의해 기능을 수행할 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래머블 프로세서에 의해 수행될 수 있다. 프로세스 및 로직 플로우는 또한, 특수 목적 로직 회로부, 예를 들면, FPGA(field programmable gate array; 필드 프로그래머블 게이트 어레이) 또는 ASIC(application specific integrated circuit; 주문형 집적 회로)에 의해 수행될 수 있고, 장치는 또한, 이들로서 구현될 수 있다.

컴퓨터 프로그램의 실행에 적절한 프로세서는, 예로서, 범용 및 특수 목적 마이크로프로세서 둘 모두, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 리드 온리 메모리 또는 랜덤 액세스 메모리 또는 둘 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터의 필수 엘리먼트는 명령어를 수행하기 위한 프로세서 및 명령어 및 데이터를 저장하기 위한 하나 이상의 메모리 디바이스이다. 일반적으로, 컴퓨터는 또한, 데이터를 저장하기 위한 하나 이상의 대용량 스토리지 디바이스, 예를 들면, 자기 디스크, 광자기 디스크, 또는, 광학 디스크를 포함할 것이거나, 또는 이들로부터 데이터를 수신하도록 또는 이들로 데이터를 전달하도록, 또는 둘 모두를 하도록 동작 가능하게 커플링될 것이다. 그러나 컴퓨터는 그러한 디바이스를 구비할 필요는 없다. 컴퓨터 프로그램 명령어 및 데이터를 저장하기에 적절한 컴퓨터 판독 가능 매체는, 예로서 반도체 메모리 디바이스, 예를 들면, EPROM, EEPROM, 및 플래시 메모리 디바이스; 자기 디스크, 예를 들면, 내장형 하드 디스크 또는 착탈식 디스크; 광자기 디스크; 및 CD ROM 및 DVD-ROM 디스크를 비롯한, 모든 형태의 불휘발성 메모리, 매체 및 메모리 디바이스를 포함한다. 프로세서 및 메모리는 특수 목적 논리 회로부에 의해 보충될 수 있거나, 또는 그에 통합될 수 있다.

본 문헌이 많은 세부 사항을 포함하지만, 이들은 청구되는 발명의 또는 청구될 수도 있는 것의 범위에 대한 제한으로 해석되지 않아야 하며, 오히려 특정한 실시형태에 고유한 피쳐의 설명으로 해석되어야 한다. 본 문헌에서 별개의 실시형태의 맥락에서 설명되는 소정의 피쳐는 단일의 실시형태에서 조합하여 또한 구현될 수 있다. 반대로, 단일의 실시형태의 맥락에서 설명되는 다양한 피쳐는 다수의 실시형태에서 개별적으로 또는 임의의 적절한 하위 조합으로 또한 구현될 수 있다. 더욱이, 비록 피쳐가 소정의 조합에서 작용하는 것으로 상기에서 설명될 수도 있고 심지어 초기에 그와 같이 주장될 수도 있지만, 청구된 조합으로부터의 하나 이상의 피쳐는 몇몇 경우에 조합으로부터 제외될 수 있고, 청구된 조합은 하위 조합으로 또는 하위 조합의 변형으로 지향될 수도 있다. 유사하게, 동작이 도면에서 특정한 순서로 묘사되지만, 이것은, 바람직한 결과를 달성하기 위해, 그러한 동작이 도시되는 특정한 순서로 또는 순차적인 순서로 수행되어야 한다는 것, 또는 모든 예시된 동작이 수행되어야 한다는 것을 규정하는 것으로 이해되지 않아야 한다.

소수의 예 및 구현예만이 개시된다. 설명되는 예 및 구현예 및 다른 구현예에 대한 변형예, 수정예 및 개선예가 개시되는 것에 기초하여 이루어질 수 있다.

Claims

무선 통신을 위한 방법에 있어서,
기지국에 의해, 무선 통신 네트워크에서의 동기화 신호(synchronization signal) 블록 인덱스를 물리적 브로드캐스트 채널(physical broadcast channel; PBCH) 상의 복조 기준 신호(demodulation reference signal)에 매핑하는 단계; 및
상기 기지국에 의해, 상기 복조 기준 신호를 단말에 송신하는 단계로서, 상기 복조 기준 신호는 상기 동기화 신호 블록 인덱스에 관련되는 정보의 적어도 일부를 포함하고, 상기 동기화 신호 블록 인덱스는, 상기 복조 기준 신호와 상기 물리적 브로드캐스트 채널에 의해 반송되는 정보 비트의 조합에 의해 나타내어지는 것인, 상기 송신하는 단계
를 포함하는, 무선 통신을 위한 방법.
제1항에 있어서,
상기 동기화 신호 블록 인덱스에 관련되는 상기 정보는 상기 동기화 신호 블록 인덱스의 최하위 N 비트(least N significant bits)를 포함하되, N은 음이 아닌 정수인 것인, 무선 통신을 위한 방법.
삭제
제1항에 있어서,
상기 동기화 신호 블록 인덱스는 복조 기준 신호 시퀀스를 사용하여 나타내어지는 것인, 무선 통신을 위한 방법.
삭제
삭제
무선 통신을 위한 방법에 있어서,
단말에 의해, 물리적 브로드캐스트 채널 상의 복조 기준 신호를 수신하는 단계로서, 상기 복조 기준 신호는 무선 통신 네트워크에서의 동기화 신호 블록 인덱스와 관련된 타이밍 정보의 매핑을 포함하는 것인, 상기 수신하는 단계; 및
상기 동기화 신호 블록 인덱스를 상기 복조 기준 신호와 상기 물리적 브로드캐스트 채널에 의해 반송되는 정보 비트의 조합으로부터 복원하는 단계
를 포함하는, 무선 통신을 위한 방법.
제7항에 있어서,
상기 동기화 신호 블록 인덱스에 관련되는 정보는 상기 동기화 신호 블록 인덱스의 최하위 N 비트를 포함하되, N은 음이 아닌 정수인 것인, 무선 통신을 위한 방법.
삭제
제7항에 있어서,
복조 기준 신호 시퀀스를 사용하여 상기 동기화 신호 블록 인덱스를 복원하는 단계를 더 포함하는, 무선 통신을 위한 방법.
삭제
삭제
제1항, 제2항, 제4항, 제7항, 제8항, 및 제10항 중 어느 한 항의 방법을 구현하도록 구성되는 프로세서를 포함하는, 장치.
코드가 저장된 비일시적 저장 매체에 있어서,
상기 코드는, 프로세서에 의한 실행시, 상기 프로세서로 하여금, 제1항, 제2항, 제4항, 제7항, 제8항, 및 제10항 중 어느 한 항의 방법을 구현하게 하는 것인, 비일시적 저장 매체.
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