KR102271093B1 - Substrate for semiconductor packaging - Google Patents

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KR102271093B1
KR102271093B1 KR1020210010112A KR20210010112A KR102271093B1 KR 102271093 B1 KR102271093 B1 KR 102271093B1 KR 1020210010112 A KR1020210010112 A KR 1020210010112A KR 20210010112 A KR20210010112 A KR 20210010112A KR 102271093 B1 KR102271093 B1 KR 102271093B1
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전태남
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Abstract

The present invention relates to a substrate for semiconductor packaging configured to manufacture semiconductor packages of various sizes even with one substrate. More specifically, it relates to relates to a substrate for semiconductor packaging that comprises a chip pad to which a semiconductor chip is attached; and a lead array formed on the outer periphery of the chip pad and having a plurality of leads spaced apart from the chip pad at uniform or non-uniform intervals. The lead array is arranged in a shape corresponding to the size of at least a plurality of standard semiconductor packages to be manufactured. Each of the lead arrays is arranged at different intervals from the chip pad.

Description

반도체 패키징용 서브스트레이트{SUBSTRATE FOR SEMICONDUCTOR PACKAGING}SUBSTRATE FOR SEMICONDUCTOR PACKAGING

본 발명은 반도체 패키징용 서브스트레이트에 관한 것으로서, 특히, 하나의 서브스트레이트로도 다양한 사이즈의 반도체 패키지를 제작할 수 있도록 구성한 반도체 패키징용 서브스트레이트에 관한 것이다.The present invention relates to a substrate for semiconductor packaging, and more particularly, to a substrate for semiconductor packaging configured so that semiconductor packages of various sizes can be manufactured with one substrate.

일반적으로, 반도체 패키지는 국제 표준 규격에 따라 규격화된 정사각 형태의 3 × 3, 4 × 4, 5 × 5, ... 또는 직사각 형태의 3 × 5, 3 × 7, ... , 4 × 6 , 4 × 8, ... 다양한 규격으로 제조되고 있다. In general, a semiconductor package is a square 3 × 3, 4 × 4, 5 × 5, ... or a rectangular 3 × 5, 3 × 7, ... , 4 × 6 standardized according to international standards. , 4 × 8, ... Manufactured in various sizes.

이때, 반도체 패키지를 제작하기 위해서는, 제작하고자 하는 반도체 패키지의 규격에 맞춰 리드(Lead)프레임이나 패키지 피씨비(PCB : Printed Circuit Board) 등과 같은 서브스트레이트(Substrate)가 사용된다. 이와 같은 서브스트레이트는 반도체 칩이 부착되는 칩패드와, 반도체 칩의 외곽으로 형성되는 리드(본드핑거)를 포함하며, 리드의 위치는 반도체 패키지의 규격별로 달라진다. 따라서, 제작하고자 하는 규격의 반도체 패키지에 따라 각각의 서로 다른 형태의 서브스트레이트를 사용해야 하는 것으로, 일례로, 10가지 규격의 반도체 패키지 제작시 각각의 규격에 맞게 리드가 형성된 10개의 서브스트레이트가 필요하며, 이는 제작 공정이 번거로울 뿐 아니라 제작비용이 상승하는 문제로 이어진다.In this case, in order to manufacture the semiconductor package, a substrate such as a lead frame or a printed circuit board (PCB) is used according to the specifications of the semiconductor package to be manufactured. Such a substrate includes a chip pad to which a semiconductor chip is attached, and a lead (bond finger) formed outside the semiconductor chip, and the position of the lead varies according to the standard of the semiconductor package. Therefore, each different type of substrate must be used according to the semiconductor package of the standard to be manufactured. For example, when manufacturing a semiconductor package of 10 standards, 10 substrates with leads formed according to each standard are required. , which leads to a problem that not only the manufacturing process is cumbersome, but also the manufacturing cost increases.

한편, 국제 규격화된 반도체 패키지를 제작함에 있어 제작단가를 절감시킬 수 있는 방안이 끊임없이 모색되고 있는 실정이다.Meanwhile, in manufacturing an internationally standardized semiconductor package, a method for reducing the manufacturing cost is constantly being sought.

(0001) 국내등록특허 제10-1581300호(0001) Domestic Registered Patent No. 10-1581300 (0002) 국내등록특허 제10-0546698호(0002) Domestic Registered Patent No. 10-0546698

본 발명이 해결하고자 하는 기술적 과제는, 하나의 서브스트레이트(Substrate, 기판)로 하나의 정해진 규격이 아닌 다양한 규격 및 다양한 종류의 반도체 패키지 제작에 적용할 수 있도록 구성한 반도체 패키징용 서브스트레이트를 제공하는데 있다.The technical problem to be solved by the present invention is to provide a substrate for semiconductor packaging configured to be applicable to the production of various standards and various types of semiconductor packages, rather than a single standard, with one substrate. .

상기 기술적 과제를 달성하기 위한 본 발명인 반도체 패키징용 서브스트레이트는, 하나의 서브스트레이트로 적어도 복수의 규격을 갖는 반도체 패키지를 제작하기 위한 반도체 패키징용 서브스트레이트에 관한 것으로, 반도체 칩이 부착되는 칩패드; 및 상기 칩패드의 외측 둘레부에 형성되고, 상기 칩패드로부터 일정 간격 이격되어 균일 또는 불균일한 간격으로 형성되는 다수의 리드로 구성된 리드어레이;를 포함하는 패키징부;로 구성되며, 상기 리드어레이는 제작하고자 하는 적어도 복수 규격의 반도체 패키지 사이즈에 대응되는 형태로 배열되고, 상기 리드어레이 각각은 상기 칩패드로부터 이격 간격을 달리하며 배열되는 것을 특징으로 한다.The present invention for a substrate for semiconductor packaging for achieving the above technical problem relates to a substrate for semiconductor packaging for manufacturing a semiconductor package having at least a plurality of standards with one substrate, comprising: a chip pad to which a semiconductor chip is attached; and a lead array formed on the outer periphery of the chip pad and spaced apart from the chip pad by a plurality of leads formed at uniform or non-uniform intervals; a packaging unit comprising a; It is characterized in that it is arranged in a form corresponding to the size of at least a plurality of semiconductor package sizes to be manufactured, and each of the lead arrays is arranged at different intervals from the chip pad.

이때, 상기 리드어레이는, 'N × N(N = 3 이상의 홀수)' 또는 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열되는 것을 특징으로 한다.In this case, the read array is characterized in that it is arranged to correspond to the size of a semiconductor package in the form of 'N × N (N = odd number greater than or equal to 3)' or 'M × M (M = even number greater than or equal to 4)'.

또한, 상기 리드어레이는, 'N × N(N = 3 이상의 홀수)' 및 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열되는 것을 특징으로 한다.In addition, the read array is characterized in that it is arranged to correspond to the size of the semiconductor package in the form of 'N × N (N = odd number greater than or equal to 3)' and 'M × M (M = even number greater than or equal to 4)'.

또한, 상기 패키징부는 다수 개로 형성된 것을 특징으로 한다.In addition, it is characterized in that the packaging unit is formed in plurality.

또한, 각각의 반도체 패키지 사이즈별로 절단하도록 가이드하는 절단가이드선이 더 형성되는 것을 특징으로 한다.In addition, it is characterized in that a cutting guide line for guiding the cutting for each semiconductor package size is further formed.

이상에서 상술한 본 발명에 의한 반도체 패키징용 서브스트레이트는 다음과 같은 효과가 있다.The substrate for semiconductor packaging according to the present invention described above has the following effects.

먼저, 하나의 패키징부를 통해서도 배경이 되는 기술에서 언급한 바와 같은 정사각 또는 직사각 형태의 다양한 규격의 반도체 패키지는 물론 다양한 종류, 즉 DIP(CDIP, PDIP), SIP, ZIP, SDIP 등과 같은 쓰루홀(Through Hole) 패키지, SOP(TSOP, SSOP, TSSOP), QFP, QFJ(PLCC), QFN, BGA 등과 같은 표면실장형(Surface Mount Device, SMD) 패키지 및 TCP, COB, COG 등과 같은 접촉실장형(Contact Mount Device) 패키지를 제작할 수 있다.First, even through a single packaging unit, as mentioned in the background technology, not only semiconductor packages of various standards of square or rectangular shape, but also various types, i.e., through holes such as DIP (CDIP, PDIP), SIP, ZIP, SDIP, etc. Hole) package, Surface Mount Device (SMD) package such as SOP (TSOP, SSOP, TSSOP), QFP, QFJ (PLCC), QFN, BGA, and contact mount type such as TCP, COB, COG, etc. Device) package can be produced.

또한, 하나의 서브스트레이트를 다수의 패키징부로 구성시 정해진 한 가지 규격의 반도체 패키지를 다수 개로 제작할 수 있음은 물론, 각각의 패키징부마다 서로 다른 규격의 반도체 패키지도 제작할 수 있다.In addition, when one substrate is composed of a plurality of packaging units, a plurality of semiconductor packages of a predetermined standard can be manufactured, as well as semiconductor packages of different specifications for each packaging unit.

또한, 절단가이드선을 통해 절단 작업을 용이하게 수행할 수 있다.In addition, the cutting operation can be easily performed through the cutting guide line.

또한, 절연재질의 플라스틱에 전술한 패킹징부를 동박 또는 구리 재질로 패터닝(Patterning)시킨 단순한 구조로 제작할 수 있으므로, 종래 대비 서브스트레이트 제작비용을 크게 절감시킬 수 있다.In addition, since it is possible to fabricate a simple structure in which the aforementioned packing part is patterned with copper foil or copper material on an insulating plastic, it is possible to significantly reduce the cost of manufacturing the substrate compared to the prior art.

또한, 테스트용은 물론 양산용 반도체 패키지 제작에도 이용할 수 있으며, 하나의 서브스트레이트를 사용하므로 제작시간 및 제작비용을 절감시킴은 물론, 다양한 고객의 요구에 신속하고도 유연하게 대응할 수 있다.In addition, it can be used not only for testing but also for manufacturing semiconductor packages for mass production, and by using one substrate, manufacturing time and manufacturing cost can be reduced, and various customer needs can be quickly and flexibly responded to.

도 1은 본 발명인 반도체 패키징용 서브스트레이트의 일 실시례에 따른 정면도,
도 2는 도 1의 배면도,
도 3은 본 발명인 반도체 패키징용 서브스트레이트의 시제품 정면을 나타낸 도면대용 사진,
도 4는 본 발명인 반도체 패키징용 서브스트레이트의 시제품 후면을 나타낸 도면대용 사진
도 5는 본 발명인 반도체 패키징용 서브스트레이트 시제품의 칩패드 상부에 반도체 칩을 부착한 상태를 나타낸 도면대용 사진,
도 6은 도 5의 공정 후 반도체 칩과 임의의 리드 상호간에 와이어 본딩한 상태를 나타낸 도면대용 사진,
도 7은 도 6의 공정 후 패키지 몰딩을 수행한 상태를 나타낸 도면대용 사진
도 8은 도 7의 공정 후 패키지 몰드를 반도체 패키지 규격에 맞게 절단하는 방법을 나타낸 도면대용 사진,
도 9는 본 발명인 반도체 패키징용 서브스트레이트를 이용하여 제작한 다양한 규격의 반도체 패키지를 나타낸 시제품 사진.1 is a front view according to an embodiment of a substrate for semiconductor packaging according to the present invention;
Figure 2 is a rear view of Figure 1;
3 is a photograph for a drawing showing the front of a prototype of a substrate for semiconductor packaging according to the present invention;
4 is a photograph for a drawing showing the back side of a prototype of a substrate for semiconductor packaging according to the present invention;
5 is a photograph for a drawing showing a state in which a semiconductor chip is attached to the top of the chip pad of the substrate prototype for semiconductor packaging according to the present invention;
Figure 6 is a photograph for a drawing showing the state of wire bonding between the semiconductor chip and arbitrary leads after the process of Figure 5;
7 is a photograph for a drawing showing a state in which package molding is performed after the process of FIG. 6;
8 is a photograph for a drawing showing a method of cutting the package mold according to the semiconductor package standard after the process of FIG. 7;
9 is a photograph of a prototype showing a semiconductor package of various standards manufactured using the substrate for semiconductor packaging according to the present invention.

이하, 본 발명의 일부 실시례들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시례를 설명함에 있어, 관련된 공지구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시례에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to the components of each drawing, it should be noted that the same components are given the same reference numerals as much as possible even though they are indicated on different drawings. In addition, in describing the embodiment of the present invention, if it is determined that a detailed description of a related known configuration or function interferes with the understanding of the embodiment of the present invention, the detailed description thereof will be omitted.

또한, 본 발명의 실시례의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In addition, in describing the components of the embodiment of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the component from other components, and the essence, order, or order of the component is not limited by the term. When it is described that a component is “connected”, “coupled” or “connected” to another component, the component may be directly connected or connected to the other component, but between each component another component It will be understood that may be "connected", "coupled" or "connected"

도 1은 본 발명인 반도체 패키징용 서브스트레이트(Substrate, 기판)의 일 실시례에 따른 정면도이고, 도 2는 도 1의 배면도이다.FIG. 1 is a front view of a substrate for semiconductor packaging according to an embodiment of the present invention, and FIG. 2 is a rear view of FIG. 1 .

먼저, 도 1 및 도 2를 참조하여 본 발명인 반도체 패키징용 서브스트레이트(100)의 구조를 설명하면 다음과 같다.
본 발명인 반도체 패키징용 서브스트레이트(100)는, 하나의 서브스트레이트(100)로 적어도 복수의 규격을 갖는 반도체 패키지를 제작하기 위한 반도체 패키징용 서브스트레이트에 관한 것으로, 반도체 칩이 부착되는 칩패드(111)과 칩패드(111)의 외측 둘레부에 형성되고 칩패드(111)로부터 일정 간격 이격되어 균일 또는 불균일한 간격으로 형성되는 다수의 리드(113)로 구성된 리드어레이(112)를 포함하는 패키징부(110)로 구성된다.
이때, 리드어레이(112)는 제작하고자 하는 적어도 복수 규격의 반도체 패키지 사이즈에 대응되는 형태로 배열되고, 리드어레이(112) 각각은 칩패드(111)로부터 이격 간격을 달리하며 배열된다.First, the structure of the substrate 100 for semiconductor packaging according to the present invention will be described with reference to FIGS. 1 and 2 .
A substrate for semiconductor packaging according to the present invention relates to a substrate for semiconductor packaging for manufacturing a semiconductor package having at least a plurality of standards with one substrate 100, and a chip pad 111 to which a semiconductor chip is attached. ) and a packaging unit including a lead array 112 formed on the outer periphery of the chip pad 111 and spaced apart from the chip pad 111 by a plurality of leads 113 formed at uniform or non-uniform intervals. (110).
At this time, the lead arrays 112 are arranged in a shape corresponding to the size of at least a plurality of semiconductor package sizes to be manufactured, and each of the lead arrays 112 is arranged at different intervals from the chip pad 111 .

본 발명인 반도체 패키징용 서브스트레이트(100, 이하, '서브스트레이트'라 함)는 절연 재질의 플라스틱판에 다수의 동박 또는 구리로 패터닝(Patterning)된 적어도 하나의 패키징부(110)로 구성된다.A substrate for semiconductor packaging according to the present invention (hereinafter, referred to as 'substrate') includes at least one packaging unit 110 patterned with a plurality of copper foils or copper on an insulating plastic plate.

패키징부(110)는 칩패드(111) 및 리드어레이(112, Lead Array)를 포함하여 구성된다.The packaging unit 110 includes a chip pad 111 and a lead array 112 .

칩패드(111)는 패키징부(110)의 중심에 형성되며, 반도체 패키지(Semiconductor Package)를 제작하기 위해 반도체 칩(Semiconductor Chip)이 부착되는 부분이다. The chip pad 111 is formed in the center of the packaging unit 110 , and is a portion to which a semiconductor chip is attached to manufacture a semiconductor package.

리드어레이(112)는 다수의 리드(113)로 구성된다. 리드(113)는 '핑거' 또는 '본드핑거' 또는 '랜드' 라고도 불리울 수 있다. 각각의 리드(113)에는 반도체 칩과의 와이어 본딩작업을 위한 홀(도면부호 미기재)이 형성된다. 리드(113)는 다수 개가 형성되며, 사각 형상으로 균일 또는 불규일한 간격으로 배열될 수 있다. 도면상에는 다수 개의 리드(113)가 정사각 형상으로 배열된 상태를 도시하였으나, 필요에 따라 직사각 형상으로 배열될 수도 있다. 이와 같이 하나의 사각 형태로 배열된 다수 개의 리드(113)가 리드어레이(112)를 구성한다. 리드어레이(112)는 복수로 구성될 수 있다. 도면상에는 칩패드(111)의 외곽으로 리드어레이(112) 상호간이 일정한 간격으로 4개로 구성된 패키징부(110)를 도시하였다. The lead array 112 is composed of a plurality of leads 113 . The lead 113 may also be referred to as a 'finger' or a 'bond finger' or a 'land'. A hole (not shown) for wire bonding with a semiconductor chip is formed in each lead 113 . A plurality of leads 113 are formed, and may be arranged in a rectangular shape at uniform or irregular intervals. Although the drawing shows a state in which the plurality of leads 113 are arranged in a square shape, they may be arranged in a rectangular shape if necessary. As described above, a plurality of leads 113 arranged in a single rectangular shape constitute the lead array 112 . The lead array 112 may be configured in plurality. The drawing shows the packaging unit 110 composed of four lead arrays 112 at regular intervals on the outside of the chip pad 111 .

리드어레이(112)는 제작될 반도체 패키지의 복수의 규격에 대응하여 배열된다. 따라서, 패키징부(110)에는 제작될 반도체 패키지의 규격에 따른 각각의 리드어레이(112)를 구성할 수도 있다. 또한, 제작될 반도체 패키지의 규격이 일례로, 20개라면 이에 따른 리드어레이(112) 20개를 하나의 패키징부(110)에 모두 구성할 수도 있으나, 제작되는 반도체 패키지의 규격에 따라 하나의 패키징부(110)에 4개의 리드어레(112)이 만이 포함되도록 구성할 수도 있다. 즉, 반도체 패키지가 20개의 규격으로 구성된다면, 1~4의 규격(1종)에 따른 리드어레이(112)가 구성된 패키징부(110), 5~8의 규격(2종)에 따른 리드어레이(112)가 구성된 패키징부(110), 9~12의 규격(3종)에 따른 리드어레이(112)가 구성된 패키징부(110), 13~16의 규격(4종)에 따른 리드어레이(112)가 구성된 패키징부(110) 및 17~20의 규격(5종)에 따른 리드어레이(112)가 구성된 패키징부(110)를 구비하는 각각의 서브스트레이트(100)를 5종으로 제작할 수 있다.The lead array 112 is arranged to correspond to a plurality of standards of a semiconductor package to be manufactured. Accordingly, each lead array 112 according to the standard of the semiconductor package to be manufactured may be configured in the packaging unit 110 . In addition, if the standard of the semiconductor package to be manufactured is, for example, 20, all 20 lead arrays 112 according to this may be configured in one packaging unit 110, but one packaging according to the standard of the semiconductor package to be manufactured The unit 110 may be configured to include only four lead arrays 112 . That is, if the semiconductor package consists of 20 standards, the packaging unit 110 in which the lead array 112 according to the standards of 1 to 4 (type 1) is configured, and the lead array according to the standards (type 2) of 5 to 8 (type 2) ( Packaging unit 110 configured with 112), packaging unit 110 configured with lead array 112 according to standards 9 to 12 (3 types), lead array 112 according to standards 13 to 16 (4 types) Five types of each substrate 100 having the packaging unit 110 configured with the packaging unit 110 and the packaging unit 110 configured with the lead array 112 according to the standards of 17 to 20 (five types) can be manufactured.

서브스트레이트(100)에는 하나의 패키징부(110)가 포함될 수도 있으나, 다수 개의 패키징부(110)가 포함될 수도 있다. 도면상에는 좌측과 우측에 각각 12개씩의 패키징부(110)로 구성된 상태를 도시하였으나, 패키징부(110)의 구성 개수를 한정하는 것은 바람직하지 않다. The substrate 100 may include one packaging unit 110 , but may include a plurality of packaging units 110 . Although the drawing shows a state composed of 12 packaging units 110 on the left and right sides, it is not preferable to limit the number of packaging units 110 .

리드어레이(112)는 'N × N(N = 3 이상의 홀수)' 또는 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열되거나, 'N × N(N = 3 이상의 홀수)' 및 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열될 수 있다. 즉, 반도체 패키지의 홀수 규격 사이즈에 대응되어 배열되거나, 반도체 패키지의 짝수 규격 사이즈에 대응되어 배열될 수 있다. 일례로, 서브스트이트(100)의 좌측에는 홀수 규격 즉, '3 × 3', '5 × 5', '7 × 7', '9 × 9' 규격의 반도체 패키지를 제작할 수 있도록 패키징부(110)를 구성하고, 서브스트레이트(100)의 우측에는 짝수 규격 즉, '4 × 4', '6 × 6', '8 × 8', '10 × 10' 규격의 반도체 패키지를 제작할 수 있도록 패키징부(110)를 구성할 수 있다. 물론, 미도시 하였으나, 서브스트레이트(100)를 홀수 규격의 패키징부(110)로만 구성하거나 짝수 규격의 패키징부(110)로만 구성하는 것도 가능하며, 상기와 같이 반도체 패키지의 규격이 20개라면 하나의 서브스트레이트(100)에 20개의 패키징부(110)를 모두 구성할 수도 있다. The lead array 112 is arranged to correspond to the size of a semiconductor package in the form of 'N × N (N = odd number greater than or equal to 3)' or 'M × M (M = even number greater than or equal to 4)', or 'N × N (N = 3)' It may be arranged to correspond to the size of the semiconductor package in the form of 'odd number greater than or equal to)' and 'M × M (M = even number greater than or equal to 4)'. That is, they may be arranged to correspond to the odd-numbered size of the semiconductor package, or may be arranged to correspond to the even-numbered size of the semiconductor package. For example, on the left side of the substrate 100, a packaging unit ( 110), and the right side of the substrate 100 is packaged so that semiconductor packages of even-numbered specifications, ie, '4 × 4', '6 × 6', '8 × 8', and '10 × 10' specifications, can be manufactured. The unit 110 may be configured. Of course, although not shown, it is also possible to configure the substrate 100 only with the packaging unit 110 of odd-numbered specifications or only the packaging unit 110 of even-numbered specifications. As described above, if the size of the semiconductor package is 20, one It is also possible to configure all 20 packaging units 110 in the substrate 100 of .

서브스트레이트(100)의 외측 둘레부에는 절단가이드선(120)이 구비된다. 이를 통해 반도체 패키지 제작 후 정해진 규격에 따라 용이하게 절단할 수 있다.A cutting guide line 120 is provided on the outer periphery of the substrate 100 . Through this, after the semiconductor package is manufactured, it can be easily cut according to a predetermined standard.

도 3은 본 발명인 반도체 패키징용 서브스트레이트(100)의 시제품 정면을 나타낸 도면대용 사진이고, 도 4는 본 발명인 반도체 패키징용 서브스트레이트(100)의 시제품 후면을 나타낸 도면대용 사진이며, 도 5는 본 발명인 반도체 패키징용 서브스트레이트(100) 시제품의 칩패드(111) 상부에 반도체 칩(11)을 부착한 상태를 나타낸 도면대용 사진이고, 도 6은 도 5의 공정 후 반도체 칩(11)과 임의의 리드(113) 상호간에 와이어 본딩한 상태를 나타낸 도면대용 사진이며, 도 7은 도 6의 공정 후 패키지 몰딩을 수행한 상태를 나타낸 도면대용 사진이고, 도 8은 도 7의 공정 후 패키지 몰드(13)를 반도체 패키지 규격에 맞게 절단하는 방법을 나타낸 도면대용 사진이며, 도 9는 본 발명인 반도체 패키징용 서브스트레이트(100)를 이용하여 제작한 반도체 패키지(10)를 나타낸 도면이다.3 is a drawing for the front of the prototype of the substrate for semiconductor packaging 100 of the present invention, FIG. 4 is a photograph for drawing showing the back of the prototype of the substrate for semiconductor packaging 100 of the present invention, and FIG. 5 is this It is a photograph for a drawing showing a state in which the semiconductor chip 11 is attached to the upper part of the chip pad 111 of the substrate 100 for semiconductor packaging prototype of the inventor, and FIG. 6 is the semiconductor chip 11 after the process of FIG. It is a picture for drawing showing a state in which the leads 113 are wire bonded to each other, FIG. 7 is a picture for drawing showing a state in which package molding is performed after the process of FIG. 6 , and FIG. 8 is a picture for the package after the process of FIG. 7 . ) is a photograph for a drawing showing a method of cutting according to the semiconductor package standard, and FIG. 9 is a view showing the semiconductor package 10 manufactured using the substrate 100 for semiconductor packaging according to the present invention.

도 1 및 도 2와 함께 도 3 내지 도 9를 참조하여 본 발명에 따른 반도체 패키징용 서브스트레이트(100)를 이용하여 반도체 패키지(10)를 제작하는 방법을 설명하도록 한다.A method of manufacturing the semiconductor package 10 using the substrate 100 for semiconductor packaging according to the present invention will be described with reference to FIGS. 3 to 9 along with FIGS. 1 and 2 .

먼저, 도 3 및 도 4와 같이 본 발명에 따른 서브스트레이트(100)를 준비한다. 서브스트레이트(100)의 정면 즉, 도 3의 칩패드(111) 부분에 반도체 패키지 제작시 사용되는 반도체 칩(11)을 도 5와 같이 부착(Attach)한다. 도 5(도 6 포함)에서 빨간색으로 표시한 사각형 부분은 각각의 리드어레이(112)를 나타낸다. 좌측 사진의 하부에는 리드어레이(112)가 정확히 나타나진 않았으나, 이는 우측 사진에 표현된 리드어레이(112)를 참조할 수 있다. 도 5의 좌측 사진은 리드어레이(112)가 반도체 패키지의 홀수 규격에 따라 배열된 상태의 패키징부(도면부호 미기재)를 나타내고, 도 5의 우측 사진은 리드어레이(112)가 반도체 패키지의 짝수 규격에 따라 배열된 상태의 패키징부(도면부호 미기재)를 나타낸다. 리드어레이(112)는 다수의 리드(113)가 배열되어 형성되며, 각각의 리드(113)에는 와이어 본딩 작업을 위한 홀(도면부호 미기재)이 형성된다. 서브스트레이트(100)는 반도체 칩(11)과 외부 회로 간 전기신호를 전달하고, 외부 환경으로부터 반도체 칩(11)을 보호 및 지지해주는 골격 역할을 한다.First, a substrate 100 according to the present invention is prepared as shown in FIGS. 3 and 4 . A semiconductor chip 11 used for manufacturing a semiconductor package is attached to the front surface of the substrate 100 , ie, the chip pad 111 of FIG. 3 , as shown in FIG. 5 . In FIG. 5 (including FIG. 6 ), a square part marked in red represents each lead array 112 . The lead array 112 is not exactly shown in the lower part of the left photo, but this may refer to the lead array 112 represented in the right photo. The photo on the left of FIG. 5 shows the packaging part (reference numeral not shown) in which the lead array 112 is arranged according to the odd standard of the semiconductor package, and the photo on the right of FIG. 5 shows the lead array 112 is the even standard of the semiconductor package. It shows the packaging part (reference numeral not shown) in a state arranged in accordance with . The lead array 112 is formed by arranging a plurality of leads 113 , and holes (reference numerals not described) for wire bonding are formed in each lead 113 . The substrate 100 transmits an electrical signal between the semiconductor chip 11 and an external circuit, and serves as a framework for protecting and supporting the semiconductor chip 11 from an external environment.

이후 도 6과 같이, 반도체 칩(11)과 리드(113) 상호간을 와이어(12)로 본딩한다. 반도체의 전기적 특성을 위해 서브스트레이트(100) 위에 올려진 반도체 칩(11)의 접점과 서브스트레이트(100)의 접접을 가는 금속을 사용하여 연결하는 과정이다. 도 6의 좌측과 가운데 사진은 리드어레이(112)가 반도체 패키지의 홀수 규격에 따라 배열된 상태의 패키징부(110)를 나타내고, 도 6의 우측 사진은 리드어레이(112)가 반도체 패키지의 짝수 규격에 따라 배열된 상태의 패키징부(110)를 나타낸다. 도 6에는 반도체 칩(11)과 임의의 리드(113) 간에 와이어 본딩(Wire Bonding)한 상태를 나타냈다. 제작하고자 하는 반도체 패키지의 규격 내에 있는 리드(113)와 반도체 칩(11) 상호간을 와이어 본딩 작업할 수 있다.Thereafter, as shown in FIG. 6 , the semiconductor chip 11 and the lead 113 are bonded to each other with a wire 12 . It is a process of connecting the contact point of the semiconductor chip 11 mounted on the substrate 100 and the contact point of the substrate 100 using a thin metal for electrical characteristics of the semiconductor. The left and middle photos of FIG. 6 show the packaging unit 110 in a state in which the lead array 112 is arranged according to the odd-numbered standard of the semiconductor package, and the right photo of FIG. 6 shows the lead array 112 is the even-numbered standard of the semiconductor package. It shows the packaging unit 110 in a state arranged according to . 6 shows a state of wire bonding between the semiconductor chip 11 and an arbitrary lead 113 . Wire bonding may be performed between the lead 113 and the semiconductor chip 11 within the specifications of the semiconductor package to be manufactured.

와이어 본딩 작업이 완료되면 도 7과 같이 몰딩공정을 수행하여 패키지 몰드(13)를 제작한다. 패키지 몰딩공정을 통해 열, 습기 등의 물리적인 환경으로부터 반도체 칩(11)을 보호하고, 원하는 형태의 패키지로 만들 수 있다. 몰딩 컴파운드의 재료는 에폭시 수지에 실리카 등의 무기재료와 각종 부재료(경화제, 난연재, 이형제 등)가 첨가된 에폭시 몰딩 컴파운드(EMC : Epoxy Molding Compound)를 사용할 수 있다.When the wire bonding operation is completed, a molding process is performed as shown in FIG. 7 to manufacture the package mold 13 . Through the package molding process, the semiconductor chip 11 can be protected from physical environments such as heat and moisture, and a package having a desired shape can be formed. As the material of the molding compound, an epoxy molding compound (EMC) in which inorganic materials such as silica and various auxiliary materials (hardener, flame retardant, mold release agent, etc.) are added to an epoxy resin can be used.

도 7과 같이 몰딩공정이 끝난 후에는 도 8에 도시된 바와 같이, 제작하고자 하는 반도체 패키지의 규격에 맞게 절단(Sawing) 작업을 수행한다. 즉, 모듈/보드/카드에 실장하도록 개별 반도체로 자른다.After the molding process is finished as shown in FIG. 7 , as shown in FIG. 8 , a sawing operation is performed according to the specifications of the semiconductor package to be manufactured. That is, it is cut into individual semiconductors to be mounted on a module/board/card.

이후, 미도시 하였으나, 레이저 마킹(Laser Marking) 공정을 통해 개별 제품에 제품 정보를 마킹하고, 제품 테스트 공정을 통해 도 9에 도시된 바와 같이, 다양한 규격의 반도체 패키지(10)를 제작할 수 있다.Thereafter, although not shown, product information is marked on individual products through a laser marking process, and as illustrated in FIG. 9 , a semiconductor package 10 having various specifications can be manufactured through a product testing process.

이상에서 설명한 본 발명인 하나의 반도체 패키징용 서브스트레이트를 통해 다양한 규격의 반도체 패키지는 물론 다양한 종류와 다양한 형태의 반도체 패키지를 제작할 수 있으며, 제작시간 및 제작비용을 절감시킴은 물론, 다양한 고객의 요구에 신속하고도 유연하게 대응할 수 있다.Through the substrate for semiconductor packaging, which is the present invention described above, it is possible to manufacture not only semiconductor packages of various specifications but also various types and types of semiconductor packages, and reduce manufacturing time and manufacturing costs, as well as meet the needs of various customers. Able to respond quickly and flexibly.

이상에서, 본 발명의 실시례를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시례에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다. 또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In the above, even though it has been described that all components constituting the embodiment of the present invention operate as one combined or combined, the present invention is not necessarily limited to this embodiment. That is, within the scope of the object of the present invention, all the components may operate by selectively combining one or more. In addition, terms such as "comprises", "comprises" or "have" described above mean that the corresponding component may be inherent, unless otherwise stated, excluding other components. Rather, it should be construed as being able to further include other components. All terms including technical and scientific terms have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs, unless otherwise defined. Commonly used terms such as terms defined in the dictionary should be interpreted as being consistent with the contextual meaning of the related art, and are not interpreted in an ideal or excessively formal meaning unless explicitly defined in the present invention.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 게시된 실시례들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시례에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical spirit of the present invention, and various modifications and variations will be possible without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. Accordingly, the embodiments disclosed in the present invention are for explanation rather than limiting the technical spirit of the present invention, and the scope of the technical spirit of the present invention is not limited by these embodiments. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

10 : 반도체 패키지 11 : 반도체 칩
12 : 와이어 13 : 패키지 몰드
100 : 서브스트레이트 110 : 패키징부
111 : 칩패드 112 : 리드어레이
113 : 리드 120 : 절단가이드선10 semiconductor package 11: semiconductor chip
12: wire 13: package mold
100: substrate 110: packaging unit
111: chip pad 112: lead array
113: lead 120: cutting guide wire

Claims (5)

하나의 서브스트레이트로 적어도 복수의 규격을 갖는 반도체 패키지를 제작하기 위한 반도체 패키징용 서브스트레이트에 관한 것으로,
반도체 칩이 부착되는 칩패드; 및
상기 칩패드의 외측 둘레부에 형성되고, 상기 칩패드로부터 일정 간격 이격되어 균일 또는 불균일한 간격으로 형성되는 다수의 리드로 구성된 리드어레이;
를 포함하는 패키징부;로 구성되며,
상기 리드어레이는 제작하고자 하는 적어도 복수 규격의 반도체 패키지 사이즈에 대응되는 형태로 배열되고,
상기 리드어레이 각각은 상기 칩패드로부터 이격 간격을 달리하며 배열되는 반도체 패키징용 서브스트레이트.It relates to a substrate for semiconductor packaging for manufacturing a semiconductor package having at least a plurality of standards with one substrate,
a chip pad to which a semiconductor chip is attached; and
a lead array formed on the outer periphery of the chip pad and spaced apart from the chip pad by a plurality of leads formed at uniform or non-uniform intervals;
It consists of; a packaging unit comprising a
The lead array is arranged in a shape corresponding to the size of at least a plurality of standard semiconductor packages to be manufactured,
Each of the lead arrays is a substrate for semiconductor packaging that is arranged at different intervals from the chip pad. 제1항에 있어서,
상기 리드어레이는,
'N × N(N = 3 이상의 홀수)' 또는 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열되는 반도체 패키징용 서브스트레이트.According to claim 1,
The lead array is
A substrate for semiconductor packaging arranged to correspond to a semiconductor package size in the form of 'N × N (N = odd number of 3 or more)' or 'M × M (M = even number of 4 or more)'. 제1항에 있어서,
상기 리드어레이는,
'N × N(N = 3 이상의 홀수)' 및 'M × M(M = 4 이상의 짝수)' 형태의 반도체 패키지 사이즈에 대응하여 배열되는 반도체 패키징용 서브스트레이트.According to claim 1,
The lead array is
A substrate for semiconductor packaging arranged to correspond to a semiconductor package size in the form of 'N × N (N = an odd number of 3 or more)' and 'M × M (M = an even number of 4 or more)'. 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 패키징부는 다수 개로 형성된 반도체 패키징용 서브스트레이트.4. The method according to any one of claims 1 to 3,
A substrate for semiconductor packaging formed in plurality of the packaging unit. 제4항에 있어서,
각각의 반도체 패키지 사이즈별로 절단하도록 가이드하는 절단가이드선이 더 형성되는 반도체 패키징용 서브스트레이트.5. The method of claim 4,
A substrate for semiconductor packaging in which a cutting guide line for guiding the cutting for each semiconductor package size is further formed.
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