KR102264132B1 - Semiconductor package - Google Patents

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KR102264132B1
KR102264132B1 KR1020200104519A KR20200104519A KR102264132B1 KR 102264132 B1 KR102264132 B1 KR 102264132B1 KR 1020200104519 A KR1020200104519 A KR 1020200104519A KR 20200104519 A KR20200104519 A KR 20200104519A KR 102264132 B1 KR102264132 B1 KR 102264132B1
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최윤화
조정훈
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Abstract

본 발명은, 반도체 칩(111)을 올리기 위한 메인 블럭(main block)(110)과 절연제(120)와 서브 블럭(sub block)(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지를 개시한다.The present invention includes the steps of preparing a main block 110 , an insulating material 120 , and a sub block 130 for mounting the semiconductor chip 111 , and preparing the semiconductor chip 111 . and preparing an adhesive (not shown) for attaching the semiconductor chip 111 , attaching the semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 , and the semiconductor chip 111 . Conducting electrical connection, preparing a substrate 140 having a pattern 141 that can be electrically connected, and vertically attaching one side of the main block 110 to the pattern 141 of the substrate 140 to increase the integration rate on the substrate 140 by the vertical arrangement structure of the semiconductor chip 111 and to improve the heat dissipation effect by increasing the heat dissipation area, start

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package capable of improving a heat dissipation effect by increasing an integration rate on a substrate and a heat dissipation area by means of a vertical arrangement structure of semiconductor chips.

통상, 반도체 패키지는, 도 1의 (a)에 도시된 바와 같이, 반도체 패키지 바디(60) 내측의 기판(10) 상에 반도체 칩(20)을 실장하고, 메탈 클립(31) 또는 전도성 와이어(32)에 의해 반도체 칩(20)과 기판(10)을 상호 연결하여 형성한다.In general, the semiconductor package, as shown in (a) of Figure 1, the semiconductor package body 60, the semiconductor chip 20 is mounted on the inner substrate 10, a metal clip 31 or a conductive wire ( 32), the semiconductor chip 20 and the substrate 10 are interconnected and formed.

또는, 반도체 패키지는, 도 1의 (b)에 도시된 바와 같이, 반도체 패키지 바디 내측의 패턴 금속층(B)과 절연층(C)과 패턴 금속층(D)이 순차적으로 적층된 DBC(Direct Bonded Copper)구조의 하부기판(10B) 상에 반도체 칩(20)을 실장하며, 전도성 와이어(32)에 의해 반도체 칩(20)과 하부기판(10B)의 패턴 금속층(D)을 상호 연결하고, 메탈포스트(40)를 통해, 패턴 금속층(B)과 절연층(C)과 패턴 금속층(D)이 순차적으로 적층된 DBC구조의 상부기판(10A)에 접합시켜 상호 연결하여 형성한다.Alternatively, the semiconductor package, as shown in (b) of Figure 1, DBC (Direct Bonded Copper) in which a patterned metal layer (B), an insulating layer (C), and a patterned metal layer (D) inside the semiconductor package body are sequentially stacked ), the semiconductor chip 20 is mounted on the lower substrate 10B of the structure, the semiconductor chip 20 and the patterned metal layer D of the lower substrate 10B are interconnected by a conductive wire 32, and the metal post Through (40), the pattern metal layer (B), the insulating layer (C), and the pattern metal layer (D) are formed by bonding to the upper substrate 10A of the DBC structure sequentially stacked and interconnected.

한편, 반도체 칩(20)이 기판(10,10A,10B) 상에 수평방향으로 실장되도록 구성되어 메탈 클립(31) 또는 전도성 와이어(32)의 수평구조로 인해 열방출이 원활하지 않아서, 반도체 칩(20)으로부터의 발열을 저감시키기 위해 별도의 히트 슬러그(heat slug)를 추가하여 방열시켜야 한다.On the other hand, since the semiconductor chip 20 is configured to be mounted in a horizontal direction on the substrates 10, 10A, and 10B, heat dissipation is not smooth due to the horizontal structure of the metal clip 31 or the conductive wire 32, so the semiconductor chip In order to reduce the heat generated from (20), a separate heat slug should be added to dissipate heat.

이에, 반도체 칩의 수평실장구조를 근원적으로 개선하여, 반도체 패키지의 크기를 최소화하면서 별도의 방열구조를 추가하지 않고 반도체 칩의 발열을 효과적으로 저감시켜 수율을 높일 수 있는 패키징 기술이 요구된다.Accordingly, there is a need for a packaging technology capable of increasing the yield by effectively reducing the heat generation of the semiconductor chip without adding a separate heat dissipation structure while minimizing the size of the semiconductor package by fundamentally improving the horizontal mounting structure of the semiconductor chip.

한국 등록특허공보 제1920915호 (방열구조를 갖는 반도체 패키지, 2018.11.21)Korean Patent Publication No. 1920915 (Semiconductor package with heat dissipation structure, 2018.11.21) 한국 등록특허공보 제1899788호 (양면 방열구조를 갖는 반도체 패키지 및 그 제조 방법, 2018.11.05)Korean Patent Publication No. 1899788 (Semiconductor package having double-sided heat dissipation structure and manufacturing method thereof, 2018.11.05) 한국 등록특허공보 제1694657호 (방열 구조를 갖는 반도체 패키지, 2017.01.09)Korean Patent Publication No. 1694657 (Semiconductor package with heat dissipation structure, 2017.01.09)

본 발명의 사상이 이루고자 하는 기술적 과제는, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는, 반도체 패키지를 제공하는 데 있다.The technical problem to be achieved by the spirit of the present invention is to provide a semiconductor package capable of improving the heat dissipation effect by increasing the integration rate on the substrate by the vertical arrangement structure of the semiconductor chips and increasing the heat dissipation area.

또한, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있는, 반도체 패키지를 제공하는 데 있다.In addition, by having a cooling tube passing through the block, the integration rate on the substrate is increased by the vertical arrangement structure of the semiconductor chips, the heat dissipation area is increased to improve the heat dissipation effect, and the heat dissipation of the semiconductor can be reduced by circulating the coolant. , to provide a semiconductor package.

더 나아가, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있는, 반도체 패키지를 제공하는 데 있다.Further, by vertically arranging the semiconductor chips between the upper and lower substrates, it is an object to provide a semiconductor package capable of further improving cooling efficiency by further expanding a heat dissipation area.

전술한 목적을 달성하고자, 본 발명의 제1실시예는, 메인 블럭; 상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭; 상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩; 전기적 연결이 가능한 패턴이 있는 기판; 및 상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 기판을 감싸는 반도체 패키지 바디; 를 포함하고, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 연결하며, 상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 전도성 와이어에 의해 전기적으로 연결되어 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지를 제공한다.In order to achieve the above object, a first embodiment of the present invention, a main block; one or more sub-blocks joined to the main block with an insulating interposed therebetween; one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween; a substrate having a pattern capable of electrical connection; and a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, and the substrate. wherein one side of the main block is vertically attached to the pattern of the substrate, and the semiconductor chip includes a power diode and a power DVC, and the power diode and the power DVC are electrically connected by a metal clip. connected, and the power DVC and the sub-block are electrically connected by a conductive wire to constitute a unit power block, and a group block composed of a first power block, a second power block, and a spacer block is perpendicular to the pattern of the substrate It provides a semiconductor package, characterized in that by attaching to each other electrically connected.

또는, 본 발명의 제2실시예는, 메인 블럭; 상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭; 상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩; 전기적 연결이 가능한 패턴이 있는 기판; 및 상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 기판을 감싸는 반도체 패키지 바디;를 포함하고, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 연결하며, 상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 전도성 와이어에 의해 전기적으로 연결되어 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결하며, 상기 메인블럭, 상기 서브 블럭 및 상기 스페이서 블럭 중 어느 하나 이상에 형성되어 냉각제가 순환하는 홀을 더 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.Alternatively, the second embodiment of the present invention, the main block; one or more sub-blocks joined to the main block with an insulating interposed therebetween; one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block through an adhesive; a substrate having a pattern capable of electrical connection; and a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, and the substrate, wherein one side of the main block is vertically attached to the pattern of the substrate to connect the semiconductor chip includes a power diode and a power DVC, wherein the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are electrically connected by a conductive wire to constitute a power block of a unit, , a group block consisting of a first power block, a second power block, and a spacer block is vertically attached to the pattern of the substrate to be electrically connected to each other, and is formed on at least one of the main block, the sub-block, and the spacer block to provide a semiconductor package, characterized in that it further comprises a hole through which the coolant circulates.

여기서, 상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함할 수 있다.Here, the main block and the sub-block may include a conductive metal.

또한, 상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.In addition, the adhesive may include a solder-based material, Ag or Cu sintering material.

또한, 상기 기판은, 절연물질과 상기 절연물질 위에 형성된 금속 패턴으로 구성될 수 있다.Also, the substrate may include an insulating material and a metal pattern formed on the insulating material.

또한, 초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결할 수 있다.In addition, one side of the main block may be vertically attached to the pattern of the substrate by ultrasonic welding, soldering, or sintering method to be electrically connected.

또한, 상기 그룹 블럭의 서브 블럭과 상기 기판을 전도성 와이어에 의해 전기적으로 연결할 수 있다.In addition, the sub-block of the group block and the substrate may be electrically connected by a conductive wire.

또한, 상기 기판에 연결된 상기 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 기판과 상기 전도성 와이어에 의해 전기적으로 연결될 수 있다.In addition, a terminal pin connected to the conductive wire connected to the substrate is formed, and the terminal pin is formed vertically on the substrate or inserted into the semiconductor package body to be electrically connected to the substrate by the conductive wire. have.

또한, 상기 그룹 블럭의 메인 블럭의 타측면에 상호 전기적으로 연결된 다른 기판을 더 포함할 수 있다.In addition, the group block may further include another substrate electrically connected to the other side of the main block.

또한, 상기 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.In addition, as the coolant, air, nitrogen, or coolant may be used.

또한, 상기 홀은 상기 메인 블럭에 형성되며, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.In addition, the hole may be formed in the main block, and the coolant may circulate through a cooling pipe extending from the outside of the semiconductor package body to the hole of the main block.

또한, 상기 홀은 상기 스페이서 블럭에 형성되며, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다. In addition, the hole may be formed in the spacer block, and the coolant may circulate from the outside of the semiconductor package body through a cooling pipe extending through the hole of the spacer block.

또는, 본 발명의 제3실시예는, 메인 블럭; 상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭; 상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩; 전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판; 및 상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 상부기판과, 상기 하부기판을 감싸는 반도체 패키지 바디;를 포함하고, 상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 연결하며, 상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 전도성 와이어에 의해 전기적으로 연결되어 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 상호 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지를 제공한다.Alternatively, a third embodiment of the present invention includes a main block; one or more sub-blocks joined to the main block with an insulating interposed therebetween; one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block through an adhesive; An upper substrate and a lower substrate having a pattern that can be electrically connected; and a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, the upper substrate, and the lower substrate, wherein both sides of the main block are applied to the patterns of the upper substrate and the lower substrate. Each is vertically attached and connected, wherein the semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are connected by a conductive wire to be electrically connected to constitute a unit power block, and to vertically attach a group block composed of a first power block, a second power block, and a spacer block to the patterns of the upper substrate and the lower substrate, respectively, to electrically connect them A semiconductor package is provided.

또는, 본 발명의 제4실시예는, 메인 블럭; 상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭; 상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩; 전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판; 및 상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 상부기판과, 상기 하부기판을 감싸는 반도체 패키지 바디;를 포함하고, 상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 연결하며, 상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 전도성 와이어에 의해 전기적으로 연결되어 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 상호 전기적으로 연결하며, 상기 메인블럭, 상기 서브 블럭 및 상기 스페이서 블럭 중 어느 하나 이상에 형성되어 냉각제가 순환하는 홀을 더 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.Alternatively, a fourth embodiment of the present invention includes a main block; one or more sub-blocks joined to the main block with an insulating interposed therebetween; one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween; An upper substrate and a lower substrate having a pattern that can be electrically connected; and a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, the upper substrate, and the lower substrate, wherein both sides of the main block are applied to the patterns of the upper substrate and the lower substrate. Each is vertically attached and connected, wherein the semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are connected by a conductive wire are electrically connected to constitute a unit power block, and a group block composed of a first power block, a second power block, and a spacer block is vertically attached to the patterns of the upper substrate and the lower substrate, respectively, and electrically connected to each other; and a hole formed in at least one of the main block, the sub-block, and the spacer block through which a coolant circulates.

여기서, 상기 상부기판과 상기 하부기판은, 하나 이상의 금속층과, 절연층과, 하나 이상의 금속층으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층과, 절연층으로 순차적으로 적층되어 형성될 수 있다.Here, the upper substrate and the lower substrate may be formed by sequentially stacking one or more metal layers, an insulating layer, and one or more metal layers, or sequentially stacking one or more metal layers and an insulating layer.

또한, 상기 상부기판과 상기 하부기판은, 단일의 금속층으로 형성되고, 상기 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.In addition, the upper substrate and the lower substrate may be formed of a single metal layer, and the metal layer may have a thickness of 0.1 mm to 10 mm.

또한, 상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함할 수 있다.In addition, the main block and the sub-block may include a conductive metal.

또한, 상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함할 수 있다.In addition, the adhesive may include a solder-based material, Ag or Cu sintering material.

또한, 초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 양측면을 상기 상부기판과 하부기판의 패턴에 각각 수직으로 부착하여 전기적 연결할 수 있다.In addition, by ultrasonic welding, soldering, or sintering method, both sides of the main block may be vertically attached to the patterns of the upper and lower substrates to be electrically connected.

또한, 상기 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.In addition, as the coolant, air, nitrogen, or coolant may be used.

또한, 상기 홀은 상기 메인 블럭에 형성되며, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.In addition, the hole may be formed in the main block, and the coolant may circulate through a cooling pipe extending from the outside of the semiconductor package body to the hole of the main block.

또한, 상기 홀은 상기 스페이서 블럭에 형성되며, 상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환할 수 있다.In addition, the hole may be formed in the spacer block, and the coolant may circulate from the outside of the semiconductor package body through a cooling pipe extending through the hole of the spacer block.

본 발명에 의하면, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는 효과가 있다.According to the present invention, there is an effect of increasing the integration rate on the substrate by the vertical arrangement structure of the semiconductor chips and increasing the heat dissipation area to improve the heat dissipation effect.

또한, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있는 효과가 있다.In addition, by having a cooling tube passing through the block, the integration rate on the substrate is increased by the vertical arrangement structure of the semiconductor chips, the heat dissipation area is increased to improve the heat dissipation effect, and the heat dissipation of the semiconductor can be reduced by circulating the coolant. It works.

더 나아가, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있는 효과가 있다.Furthermore, by vertically arranging the semiconductor chips between the upper and lower substrates, there is an effect that the heat dissipation area can be further enlarged and the cooling efficiency can be further improved.

도 1은 종래기술에 의한 와이어 연결 모듈 패키지를 예시한 것이다.
도 2는 본 발명의 제1실시예에 의한 반도체 패키지의 사시도를 도시한 것이다.
도 3은 도 2의 반도체 패키지의 내부구조를 예시한 것이다.
도 4는 도 2의 반도체 패키지의 단면구조를 도시한 것이다.
도 5는 도 2의 반도체 패키지의 그룹 블럭을 분리하여 도시한 것이다.
도 6 및 도 7은 도 2의 반도체 패키지의 내부구조를 절단하여 각각 도시한 것이다.
도 8은 본 발명의 제2실시예에 의한 반도체 패키지의 사시도를 도시한 것이다.
도 9는 도 8의 반도체 패키지의 내부구조를 예시한 것이다.
도 10 내지 도 12는 도 8의 반도체 패키지의 내부구조를 절단하여 각각 도시한 것이다.
도 13은 도 8의 반도체 패키지의 그룹 블럭의 측면구조를 도시한 것이다.
도 14는 도 8의 반도체 패키지의 터미널 핀을 도시한 것이다.
도 15 및 도 16은 본 발명의 제3실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다.1 illustrates a wire connection module package according to the prior art.
2 is a perspective view of a semiconductor package according to a first embodiment of the present invention.
FIG. 3 illustrates an internal structure of the semiconductor package of FIG. 2 .
FIG. 4 illustrates a cross-sectional structure of the semiconductor package of FIG. 2 .
FIG. 5 is a diagram illustrating a group block of the semiconductor package of FIG. 2 separated.
6 and 7 are respectively cut-away views of the internal structure of the semiconductor package of FIG. 2 .
8 is a perspective view of a semiconductor package according to a second embodiment of the present invention.
9 illustrates an internal structure of the semiconductor package of FIG. 8 .
10 to 12 are cut-away views of the internal structure of the semiconductor package of FIG. 8, respectively.
13 illustrates a side structure of a group block of the semiconductor package of FIG. 8 .
FIG. 14 illustrates terminal pins of the semiconductor package of FIG. 8 .
15 and 16 show a cross-sectional structure of a semiconductor package according to a third embodiment of the present invention.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, with reference to the accompanying drawings, the embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein.

도 2 내지 도 7을 참조하면, 본 발명의 제1실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리기 위한 메인 블럭(main block)(110)과 절연제(120)와 서브 블럭(sub block)(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있는 것을 요지로 한다.2 to 7 , in the semiconductor package according to the first embodiment of the present invention, as a whole, a main block 110 for mounting a semiconductor chip 111 , an insulator 120 , and a sub-block Preparing a (sub block) 130 , preparing the semiconductor chip 111 , preparing an adhesive (not shown) for attaching the semiconductor chip 111 , and using the semiconductor chip 111 as the main The steps of attaching to the upper or lower surfaces of the block 110, performing electrical connection of the semiconductor chip 111, preparing a substrate 140 having a pattern 141 capable of electrical connection, and the main block It is modularized and manufactured by vertically attaching one side of the 110 to the pattern 141 of the substrate 140 and electrically connecting it, so that it is formed on the substrate 140 by the vertical arrangement structure of the semiconductor chips 111 . It aims to improve the heat dissipation effect by increasing the integration rate and increasing the heat dissipation area.

도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.As shown in (a) of FIG. 5 , the main block 110 and the sub-block 130 include a conductive metal, and between the main block 110 and the sub-block 130, an insulating adhesive or insulating epoxy is used. The main block 110 and the sub-block 130 are insulated from each other by interposing the 120 , and are attached to each other and coupled.

도 4, 도 5의 (a) 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.4, 5 (a) and 13, the semiconductor chip 111 on the upper surface or upper and lower surfaces of the main block 110, an adhesive containing a solder-based or Ag or Cu sintering material It can be attached by bonding.

여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.Here, referring to FIG. 13 , by attaching at least one power semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 , the integration rate of the semiconductor chip 111 may be adjusted as necessary.

한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.Meanwhile, the semiconductor chip 111 is electrically connected to each other by means of a metal clip 112 , or the semiconductor chip 111 and one or more sub-blocks 130 of the first sub-block or the second sub-block, if necessary, are gated. They may be electrically connected to each other by a conductive wire 113 that is a signal line.

반도체 칩(111)은 파워 반도체일 수 있으며, 예를들면, MOSFET 이거나, IGBT와 파워 다이오드의 조합일 수 있다. 이때, 반도체 칩(111)의 소재는 Si, SiC 또는 GaN 일 수 있다. 예컨대, 반도체 칩(111)은 파워 다이오드(power diode)(111a)와 파워 DVC(IGBT 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 DVC(111b)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 기판(140)의 패턴(141)에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.The semiconductor chip 111 may be a power semiconductor, for example, a MOSFET, or a combination of an IGBT and a power diode. In this case, the material of the semiconductor chip 111 may be Si, SiC, or GaN. For example, the semiconductor chip 111 includes a power diode 111a and a power DVC (IGBT or GaN) 111b, and the power diode 111a and the power DVC 111b are connected to the metal clip 112. The power DVC 111b and the sub-block 130 are electrically connected by a conductive wire 113 to constitute a unit power block, and the first power block, the second power block, and the spacer block. The group block A composed of 150 may be vertically attached to the pattern 141 of the substrate 140 by standing on the side to be electrically connected to each other.

여기서, 초음파웰딩, 솔더링 또는 신터링(sintering) 방식에 의해, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적 연결할 수 있다.Here, one side of the main block 110 may be vertically attached to the pattern 141 of the substrate 140 to be electrically connected by ultrasonic welding, soldering, or sintering method.

또한, 도 3, 도 4 및 도 6에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.In addition, as shown in FIGS. 3, 4 and 6, the substrate 140 is composed of an insulating material and a metal pattern 141 formed on the insulating material, and is electrically connected to the base substrate having excellent thermal conductivity and insulation. It can be formed by forming a pattern or by attaching an insulating substrate having an electrical pattern formed thereon to a base substrate.

또한, 도 3 및 도 6에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.In addition, as shown in FIGS. 3 and 6, the sub-block 130 and the substrate 140 of the group block are electrically connected by a conductive wire 142 that is a gate signal line, so that the sub-block 130 and the substrate ( 140) interconnects the circuits.

또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.In addition, it further includes the step of forming the group block (A) and the substrate 140 on the semiconductor package body 160, the terminal pin 144 connected to the conductive wire 143 connected to the substrate 140 is formed, For reference, the terminal pin 144 is formed vertically on the substrate 140 as shown in FIG. 14 , or is inserted into the semiconductor package body 160 to form a substrate as shown in FIGS. 2 and 3 . 140 and the conductive wire 143 may be electrically connected to each other.

또한, 도 4, 도 6 및 도 7에 도시된 바와 같이, 그룹 블럭(A)의 메인 블럭(110)의 타측면에 상호 전기적으로 연결된 다른 기판(170)을 더 포함할 수도 있다.In addition, as shown in FIGS. 4, 6 and 7 , another substrate 170 electrically connected to the other side of the main block 110 of the group block A may be further included.

또는, 도 5와 도 8 내지 도 12를 참조하면, 본 발명의 제2실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리고 냉각제가 순환하는 홀(114)이 형성된, 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141)이 있는 기판(140)을 준비하는 단계와, 및 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 기판(140) 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시키는 것을 요지로 한다.Alternatively, referring to FIGS. 5 and 8 to 12 , in the semiconductor package according to the second embodiment of the present invention, as a whole, the main block ( Preparing 110 , the insulating material 120 , and the sub-block 130 , preparing the semiconductor chip 111 , preparing an adhesive for attaching the semiconductor chip 111 , and the semiconductor chip 111 . ) attaching to the upper surface or upper and lower surfaces of the main block 110, performing electrical connection of the semiconductor chip 111, and preparing a substrate 140 having a pattern 141 capable of electrical connection; , and a step of vertically attaching one side of the main block 110 to the pattern 141 of the substrate 140 to electrically connect it to the module, so that by the vertical arrangement structure of the semiconductor chip 111, the substrate ( 140), to improve the heat dissipation effect by increasing the heat dissipation area, and to reduce the heat generation of the semiconductor by circulating the coolant.

도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.As shown in (a) of FIG. 5 , the main block 110 and the sub-block 130 include a conductive metal, and between the main block 110 and the sub-block 130, an insulating adhesive or insulating epoxy is used. The main block 110 and the sub-block 130 are insulated from each other by interposing the 120 , and are attached to each other and coupled.

도 5의 (a), 도 12 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.5 (a), 12 and 13, the semiconductor chip 111 on the upper surface or upper and lower surfaces of the main block 110, an adhesive containing a solder-based or Ag or Cu sintering material containing It can be attached by bonding.

여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.Here, referring to FIG. 13 , by attaching at least one power semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 , the integration rate of the semiconductor chip 111 may be adjusted as necessary.

한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.Meanwhile, the semiconductor chip 111 is electrically connected to each other by means of a metal clip 112 , or the semiconductor chip 111 and one or more sub-blocks 130 of the first sub-block or the second sub-block, if necessary, are gated. They may be electrically connected to each other by a conductive wire 113 that is a signal line.

반도체 칩(111)은 파워 반도체일 수 있으며, 예를들면, MOSFET 이거나, IGBT와 파워 다이오드의 조합일 수 있다. 이때, 반도체 칩(111)의 소재는 Si, SiC 또는 GaN 일 수 있다. 예컨대, 반도체 칩(111)은 파워 다이오드(111a)와 파워 DVC(IGBT 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 DVC(111b)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 기판(140)의 패턴(141)에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.The semiconductor chip 111 may be a power semiconductor, for example, a MOSFET, or a combination of an IGBT and a power diode. In this case, the material of the semiconductor chip 111 may be Si, SiC, or GaN. For example, the semiconductor chip 111 includes a power diode 111a and a power DVC (IGBT or GaN) 111b, and the power diode 111a and the power DVC 111b are electrically connected by a metal clip 112 . The power DVC 111b and the sub-block 130 are electrically connected by a conductive wire 113 to constitute a unit power block, and a first power block, a second power block, and a spacer block 150 are used. The configured group blocks A may be vertically attached to the pattern 141 of the substrate 140 by standing on the side to be electrically connected to each other.

여기서, 초음파웰딩, 솔더링 또는 신터링(sintering) 방식에 의해, 메인 블럭(110)의 일측면을 기판(140)의 패턴(141)에 수직으로 부착하여 전기적 연결할 수 있다.Here, one side of the main block 110 may be vertically attached to the pattern 141 of the substrate 140 to be electrically connected by ultrasonic welding, soldering, or sintering method.

또한, 도 9 및 도 11에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.In addition, as shown in FIGS. 9 and 11 , the substrate 140 is composed of an insulating material and a metal pattern 141 formed on the insulating material, and an electrical pattern is formed on the base substrate having excellent thermal conductivity and insulation. Alternatively, it may be formed by attaching an insulating substrate having an electrical pattern formed thereon to the base substrate.

또한, 도 9 및 도 10에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.In addition, as shown in FIGS. 9 and 10, the sub-block 130 and the substrate 140 of the group block are electrically connected by a conductive wire 142 that is a gate signal line, so that the sub-block 130 and the substrate ( 140) interconnects the circuits.

또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.In addition, it further includes the step of forming the group block (A) and the substrate 140 on the semiconductor package body 160, the terminal pin 144 connected to the conductive wire 143 connected to the substrate 140 is formed, For reference, the terminal pin 144 is formed vertically on the substrate 140 as shown in FIG. 14 , or is inserted into the semiconductor package body 160 to form a substrate as shown in FIGS. 2 and 3 . 140 and the conductive wire 143 may be electrically connected to each other.

또한, 도 10 및 도 12에 도시된 바와 같이, 그룹 블럭(A)의 메인 블럭(110)의 타측면에 상호 전기적으로 연결된 다른 기판(170)을 더 포함할 수도 있다.In addition, as shown in FIGS. 10 and 12 , another substrate 170 electrically connected to the other side of the main block 110 of the group block A may be further included.

한편, 냉각제는 반도체 패키지 바디(160) 외부로부터 인입되어(inlet) 메인 블럭(110)의 홀(114)로 연장 형성된 냉각관(180)을 통해 외부로 인출되어(outlet) 순환하도록 구성된다.On the other hand, the coolant is inlet from the outside of the semiconductor package body 160 and is drawn out through the cooling tube 180 formed to extend into the hole 114 of the main block 110 and is configured to circulate.

여기서, 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.Here, as the coolant, air, nitrogen, or coolant may be used.

또는, 도 10 및 도 11에 도시된 바와 같이, 냉각제는 반도체 패키지 바디(160) 외부로부터 스페이서 블럭(150)의 홀(114)로 연장 형성된 냉각관(180)을 통해 순환할 수 있다.Alternatively, as shown in FIGS. 10 and 11 , the coolant may circulate through the cooling pipe 180 extending from the outside of the semiconductor package body 160 to the hole 114 of the spacer block 150 .

한편, 도 15 및 도 16은 본 발명의 제3실시예에 의한 반도체 패키지의 단면구조를 도시한 것이다. 이하, 도 15 및 도 16을 중심으로 제3실시예를 상술하나, 도 2 내지 도 7에 의한 제1실시예의 구성과 동일한 구성에 대해서는 도 2 내지 도 7을 참고하고자 한다.Meanwhile, FIGS. 15 and 16 show a cross-sectional structure of a semiconductor package according to a third embodiment of the present invention. Hereinafter, the third embodiment will be described in detail with reference to FIGS. 15 and 16 , but for the same configuration as that of the first embodiment illustrated in FIGS. 2 to 7 , reference will be made to FIGS. 2 to 7 .

도 15 및 도 16을 참조하면, 본 발명의 제3실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리기 위한 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제(미도시)를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141a,b)이 있는 상부기판(140A)과 하부기판(140B)을 각각 준비하는 단계와, 메인 블럭(110)의 일측면을 상부기판(140A)의 패턴(141a)과 하부기판(140B)의 패턴(141b)에 각각 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 상하부기판(140A,B) 상에 집적률을 높이며 방열면적을 높여 방열효과를 향상시키고, 상하부기판에 의해 방열면적을 보다 확대할 수 있는 것을 요지로 한다.15 and 16 , in the semiconductor package according to the third embodiment of the present invention, as a whole, the main block 110 for mounting the semiconductor chip 111 , the insulating material 120 , and the sub-block 130 are formed. Preparing, preparing the semiconductor chip 111 , preparing an adhesive (not shown) for attaching the semiconductor chip 111 , and attaching the semiconductor chip 111 to the upper or upper and lower surfaces of the main block 110 . A step of attaching to the , performing electrical connection of the semiconductor chip 111, and preparing an upper substrate 140A and a lower substrate 140B having patterns 141a and b that can be electrically connected, respectively; A semiconductor chip is manufactured by vertically attaching one side of the main block 110 to the pattern 141a of the upper substrate 140A and the pattern 141b of the lower substrate 140B, respectively, and electrically connecting them. By the vertical arrangement structure of (111), the integration rate is increased on the upper and lower substrates 140A and B, the heat dissipation area is increased, the heat dissipation effect is improved, and the heat dissipation area can be further expanded by the upper and lower substrates.

한편, 상부기판(140A)과 하부기판(140B)은, 도 15에 도시된 바와 같이, 하나 이상의 금속층(B)과, 절연층(C)과, 하나 이상의 금속층(D)으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층(B)과, 절연층(C)으로 순차적으로 적층되어 형성될 수 있다. 여기서, 절연층(C)은 Al2O3(세라믹), AlN(Aluminium Nitride) 또는 Si3N4의 절연재질로 구성될 수 있다.On the other hand, the upper substrate 140A and the lower substrate 140B, as shown in FIG. 15, is formed by sequentially stacking one or more metal layers (B), an insulating layer (C), and one or more metal layers (D). Alternatively, one or more metal layers (B) and an insulating layer (C) may be sequentially stacked and formed. Here, the insulating layer (C) may be made of an insulating material of Al 2 O 3 (ceramic), AlN (Aluminum Nitride), or Si 3 N 4 .

또는, 상부기판(140A)과 하부기판(140B)은, 도 16에 도시된 바와 같이, 단일의 금속층으로 형성되고, 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.Alternatively, as shown in FIG. 16 , the upper substrate 140A and the lower substrate 140B are formed of a single metal layer, and the thickness of the metal layer may be 0.1 mm to 10 mm.

도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.As shown in (a) of FIG. 5 , the main block 110 and the sub-block 130 include a conductive metal, and between the main block 110 and the sub-block 130, an insulating adhesive or insulating epoxy is used. The main block 110 and the sub-block 130 are insulated from each other by interposing the 120 , and are attached to each other and coupled.

도 4, 도 5의 (a) 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.4, 5 (a) and 13, the semiconductor chip 111 on the upper surface or upper and lower surfaces of the main block 110, an adhesive containing a solder-based or Ag or Cu sintering material It can be attached by bonding.

여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.Here, referring to FIG. 13 , by attaching at least one power semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 , the integration rate of the semiconductor chip 111 may be adjusted as necessary.

한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.Meanwhile, the semiconductor chip 111 is electrically connected to each other by means of a metal clip 112 , or the semiconductor chip 111 and one or more sub-blocks 130 of the first sub-block or the second sub-block, if necessary, are gated. They may be electrically connected to each other by a conductive wire 113 that is a signal line.

반도체 칩(111)은 파워 반도체일 수 있으며, 예를들면, MOSFET 이거나, IGBT와 파워 다이오드의 조합일 수 있다. 이때, 반도체 칩(111)의 소재는 Si, SiC 또는 GaN 일 수 있다. 예컨대, 반도체 칩(111)은 파워 다이오드(111a)와 파워 DVC(IGBT 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 DVC(111b)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 상하부기판(140A,B)의 패턴(141a,b) 사이에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.The semiconductor chip 111 may be a power semiconductor, for example, a MOSFET, or a combination of an IGBT and a power diode. In this case, the material of the semiconductor chip 111 may be Si, SiC, or GaN. For example, the semiconductor chip 111 includes a power diode 111a and a power DVC (IGBT or GaN) 111b, and the power diode 111a and the power DVC 111b are electrically connected by a metal clip 112 . The power DVC 111b and the sub-block 130 are electrically connected by a conductive wire 113 to constitute a unit power block, and a first power block, a second power block, and a spacer block 150 are used. The configured group block (A) can be vertically attached between the patterns (141a, b) of the upper and lower substrates (140A, B) by standing on the side to be electrically connected to each other.

여기서, 초음파웰딩, 솔더링 또는 신터링방식에 의해, 메인 블럭(110)의 양측면을 상하부기판(140A,B)의 패턴(141a,b)에 수직으로 부착하여 전기적 연결할 수 있다.Here, by ultrasonic welding, soldering or sintering method, both sides of the main block 110 may be vertically attached to the patterns 141a and b of the upper and lower substrates 140A and B to be electrically connected.

또한, 도 3, 도 4 및 도 6에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.In addition, as shown in FIGS. 3, 4 and 6, the substrate 140 is composed of an insulating material and a metal pattern 141 formed on the insulating material, and is electrically connected to the base substrate having excellent thermal conductivity and insulation. It can be formed by forming a pattern or by attaching an insulating substrate having an electrical pattern formed thereon to a base substrate.

또한, 도 3 및 도 6에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.In addition, as shown in FIGS. 3 and 6, the sub-block 130 and the substrate 140 of the group block are electrically connected by a conductive wire 142 that is a gate signal line, so that the sub-block 130 and the substrate ( 140) interconnects the circuits.

또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.In addition, it further includes the step of forming the group block (A) and the substrate 140 on the semiconductor package body 160, the terminal pin 144 connected to the conductive wire 143 connected to the substrate 140 is formed, For reference, the terminal pin 144 is formed vertically on the substrate 140 as shown in FIG. 14 , or is inserted into the semiconductor package body 160 to form a substrate as shown in FIGS. 2 and 3 . 140 and the conductive wire 143 may be electrically connected to each other.

또는, 도시되지는 않았으나, 본 발명의 제4실시예에 의한 반도체 패키지를 상술하면 다음과 같다. 이하, 제2실시예 및 제3실시예의 구성과 동일한 구성에 대해서는 도 8 내지 도 12, 및 도 15와 도 16을 참고하고자 한다.Alternatively, although not shown, the semiconductor package according to the fourth embodiment of the present invention will be described in detail as follows. Hereinafter, for the same configuration as that of the second and third embodiments, reference will be made to FIGS. 8 to 12 and FIGS. 15 and 16 .

본 발명의 제4실시예에 의한 반도체 패키지는, 전체적으로, 반도체 칩(111)을 올리고 냉각제가 순환하는 홀(114)이 형성된, 메인 블럭(110)과 절연제(120)와 서브 블럭(130)을 준비하는 단계와, 반도체 칩(111)을 준비하는 단계와, 반도체 칩(111)을 붙이기 위한 접착제를 준비하는 단계와, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에 부착하는 단계와, 반도체 칩(111)의 전기적 연결을 수행하는 단계와, 전기적 연결이 가능한 패턴(141a,b)이 있는 상부기판(140A)과 하부기판(140B)을 각각 준비하는 단계와, 메인 블럭(110)의 일측면을 상부기판(140A)의 패턴(141a)과 하부기판(140B)의 패턴(141b)에 각각 수직으로 부착하여 전기적으로 연결하는 단계에 의해 모듈화되어 제조되어서, 반도체 칩(111)의 수직배열구조에 의해 상하부기판(140A,B) 상에 집적률을 높이며 방열면적을 높여 방열효과를 향상시키며, 상하부기판(140A,B)에 의해 방열면적을 보다 확대하고, 냉각제를 순환시켜 반도체의 발열을 저감시키는 것을 요지로 한다.In the semiconductor package according to the fourth embodiment of the present invention, as a whole, a main block 110 , an insulating material 120 , and a sub-block 130 are formed with a hole 114 in which a semiconductor chip 111 is raised and a coolant circulates. preparing the semiconductor chip 111 , preparing an adhesive for attaching the semiconductor chip 111 , and attaching the semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 . Step, performing electrical connection of the semiconductor chip 111, preparing an upper substrate 140A and a lower substrate 140B having patterns 141a and b capable of electrical connection, respectively, and a main block ( 110) by attaching one side of the upper substrate 140A to the pattern 141a of the upper substrate 140A and the pattern 141b of the lower substrate 140B, respectively, and electrically connecting them. By increasing the integration rate on the upper and lower substrates 140A and B, the heat dissipation effect is improved by increasing the heat dissipation area, and the heat dissipation area is further enlarged by the upper and lower substrates 140A and B, and the coolant is circulated to circulate semiconductor The main point is to reduce the heat generation of

한편, 상부기판(140A)과 하부기판(140B)은, 도 15에 도시된 바와 같이, 하나 이상의 금속층(B)과, 절연층(C)과, 하나 이상의 금속층(D)으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층(B)과, 절연층(C)으로 순차적으로 적층되어 형성될 수 있다. 여기서, 절연층(C)은 Al2O3(세라믹), AlN 또는 Si3N4의 절연재질로 구성될 수 있다.On the other hand, the upper substrate 140A and the lower substrate 140B, as shown in FIG. 15, is formed by sequentially stacking one or more metal layers (B), an insulating layer (C), and one or more metal layers (D). Alternatively, one or more metal layers (B) and an insulating layer (C) may be sequentially stacked and formed. Here, the insulating layer (C) may be made of an insulating material of Al 2 O 3 (ceramic), AlN or Si 3 N 4 .

또는, 상부기판(140A)과 하부기판(140B)은, 도 16에 도시된 바와 같이, 단일의 금속층으로 형성되고, 금속층의 두께는 0.1㎜ 내지 10㎜일 수 있다.Alternatively, as shown in FIG. 16 , the upper substrate 140A and the lower substrate 140B are formed of a single metal layer, and the thickness of the metal layer may be 0.1 mm to 10 mm.

도 5의 (a)에 도시된 바와 같이, 메인 블럭(110)과 서브 블럭(130)은 전도성 금속을 포함하고, 메인 블럭(110)과 서브 블럭(130) 사이에 절연 접착제 또는 절연 에폭시의 절연제(120)를 개재하여 메인 블럭(110)과 서브 블럭(130)을 상호 절연시키면서 상호 부착하여 결합시킨다.As shown in (a) of FIG. 5 , the main block 110 and the sub-block 130 include a conductive metal, and between the main block 110 and the sub-block 130, an insulating adhesive or insulating epoxy is used. The main block 110 and the sub-block 130 are insulated from each other through the 120 , and are attached to each other and coupled.

도 5의 (a), 도 12 및 도 13에 도시된 바와 같이, 반도체 칩(111)을 메인 블럭(110)의 상면 또는 상하면에, 솔더계열을 포함하거나 Ag 또는 Cu 신터링 소재를 포함하는 접착제에 의해 접착하여 부착할 수 있다.5 (a), 12 and 13, the semiconductor chip 111 on the upper surface or upper and lower surfaces of the main block 110, an adhesive containing a solder-based or Ag or Cu sintering material containing It can be attached by bonding.

여기서, 도 13을 참조하면, 메인 블럭(110)의 상면 또는 상하면에 적어도 하나 이상의 파워 반도체 칩(111)을 부착하여 필요에 따라 반도체 칩(111)의 집적률을 조절할 수 있다.Here, referring to FIG. 13 , by attaching at least one power semiconductor chip 111 to the upper surface or upper and lower surfaces of the main block 110 , the integration rate of the semiconductor chip 111 may be adjusted as necessary.

한편, 반도체 칩(111)은 메탈 클립(112)에 의해 상호 전기적으로 연결하거나, 반도체 칩(111)과, 필요에 따라 하나 이상의 제1서브블럭 또는 제2서브블럭의 서브 블럭(130)은 게이트 신호선인 전도성 와이어(113)에 의해 상호 전기적으로 연결될 수 있다.Meanwhile, the semiconductor chip 111 is electrically connected to each other by means of a metal clip 112 , or the semiconductor chip 111 and one or more sub-blocks 130 of the first sub-block or the second sub-block, if necessary, are gated. They may be electrically connected to each other by a conductive wire 113 that is a signal line.

반도체 칩(111)은 파워 반도체일 수 있으며, 예를들면, MOSFET 이거나, IGBT와 파워 다이오드의 조합일 수 있다. 이때, 반도체 칩(111)의 소재는 Si, SiC 또는 GaN 일 수 있다. 예컨대, 반도체 칩(111)은 파워 다이오드(111a)와 파워 DVC(IGBT 또는 GaN)(111b)로 구성되며, 파워 다이오드(111a)와 파워 DVC(111b)는 메탈 클립(112)에 의해 전기적으로 연결되며, 파워 DVC(111a)와 서브 블럭(130)은 전도성 와이어(113)에 의해 전기적으로 연결되어서, 단위의 파워 블럭을 구성하고, 제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭(150)으로 구성된 그룹 블럭(A)을 측면으로 세워서 상하부기판(140A,B)의 패턴(141a,b) 사이에 수직으로 부착하여 상호 전기적으로 연결할 수 있다.The semiconductor chip 111 may be a power semiconductor, for example, a MOSFET, or a combination of an IGBT and a power diode. In this case, the material of the semiconductor chip 111 may be Si, SiC, or GaN. For example, the semiconductor chip 111 includes a power diode 111a and a power DVC (IGBT or GaN) 111b, and the power diode 111a and the power DVC 111b are electrically connected by a metal clip 112 . The power DVC 111a and the sub-block 130 are electrically connected by a conductive wire 113 to constitute a unit power block, and a first power block, a second power block, and a spacer block 150 are used. The configured group block (A) can be vertically attached between the patterns (141a, b) of the upper and lower substrates (140A, B) by standing on the side to be electrically connected to each other.

여기서, 초음파웰딩, 솔더링 또는 신터링방식에 의해, 메인 블럭(110)의 양측면을 상하부기판(140A,B)의 패턴(141a,b)에 수직으로 부착하여 전기적 연결할 수 있다.Here, by ultrasonic welding, soldering or sintering method, both sides of the main block 110 may be vertically attached to the patterns 141a and b of the upper and lower substrates 140A and B to be electrically connected.

또한, 도 9 및 도 11에 도시된 바와 같이, 기판(140)은, 절연물질과 절연물질 위에 형성된 금속 패턴(141)으로 구성되되, 열전도성이 우수하고 절연성이 있는 베이스 기판에 전기적 패턴을 형성하거나, 베이스 기판에 전기적 패턴이 형성된 절연기판을 부착하여 형성할 수 있다.In addition, as shown in FIGS. 9 and 11 , the substrate 140 is composed of an insulating material and a metal pattern 141 formed on the insulating material, and an electrical pattern is formed on the base substrate having excellent thermal conductivity and insulation. Alternatively, it may be formed by attaching an insulating substrate having an electrical pattern formed thereon to the base substrate.

또한, 도 9 및 도 10에 도시된 바와 같이, 그룹 블럭의 서브 블럭(130)과 기판(140)을 게이트 신호선인 전도성 와이어(142)에 의해 전기적으로 연결하여서, 서브 블럭(130)과 기판(140)의 회로를 상호 연결한다.In addition, as shown in FIGS. 9 and 10, the sub-block 130 and the substrate 140 of the group block are electrically connected by a conductive wire 142 that is a gate signal line, so that the sub-block 130 and the substrate ( 140) interconnects the circuits.

또한, 그룹 블럭(A)과 기판(140)을 반도체 패키지 바디(160)에 형성하는 단계를 더 포함하는데, 기판(140)에 연결된 전도성 와이어(143)에 연결된 터미널 핀(144)이 형성되고, 참고로, 터미널 핀(144)은, 도 14에 도시된 바와 같이, 기판(140) 상에 수직 형성되거나, 도 2 및 도 3에 도시된 바와 같이, 반도체 패키지 바디(160)에 삽입 형성되어 기판(140)과 전도성 와이어(143)에 의해 전기적으로 연결될 수 있다.In addition, it further includes the step of forming the group block (A) and the substrate 140 on the semiconductor package body 160, the terminal pin 144 connected to the conductive wire 143 connected to the substrate 140 is formed, For reference, the terminal pin 144 is formed vertically on the substrate 140 as shown in FIG. 14 , or is inserted into the semiconductor package body 160 to form a substrate as shown in FIGS. 2 and 3 . 140 and the conductive wire 143 may be electrically connected to each other.

한편, 냉각제는 반도체 패키지 바디(160) 외부로부터 인입되어(inlet) 메인 블럭(110)의 홀(114)로 연장 형성된 냉각관(180)을 통해 외부로 인출되어(outlet) 순환하도록 구성된다.On the other hand, the coolant is inlet from the outside of the semiconductor package body 160 and is drawn out through the cooling tube 180 formed to extend into the hole 114 of the main block 110 and is configured to circulate.

여기서, 냉각제로는 공기, 질소 또는 냉각수가 사용될 수 있다.Here, as the coolant, air, nitrogen, or coolant may be used.

또는, 도 10 및 도 11에 도시된 바와 같이, 냉각제는 반도체 패키지 바디(160) 외부로부터 스페이서 블럭(150)의 홀(114)로 연장 형성된 냉각관(180)을 통해 순환할 수 있다.Alternatively, as shown in FIGS. 10 and 11 , the coolant may circulate through the cooling pipe 180 extending from the outside of the semiconductor package body 160 to the hole 114 of the spacer block 150 .

한편, 제3 및 제4실시예에 의한 반도체 패키지의 상하부기판(140A,B)에 파워블럭과 그룹블럭을 리드프레임과 같이 붙힌 후, 봉지제(EMC;Epoxy Molding Compound)로 둘러싸 모듈을 최종 제조한다.On the other hand, after attaching the power block and group block to the upper and lower substrates 140A and B of the semiconductor package according to the third and fourth embodiments together with the lead frame, the module is finally manufactured by encapsulating it with an EMC (Epoxy Molding Compound). do.

따라서, 전술한 바와 같은 반도체 패키지의 구성에 의해서, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이고, 방열면적을 높여 방열효과를 향상시킬 수 있으며, 블럭을 관통하는 냉각관을 구비하여, 반도체 칩의 수직배열구조에 의해 기판 상에 집적률을 높이며, 방열면적을 높여 방열효과를 향상시키고, 냉각제를 순환시켜 반도체의 발열을 저감시킬 수 있고, 상하부기판 사이에 반도체 칩을 수직배열하여서, 방열면적을 보다 확대하여 냉각효율을 보다 향상시킬 수 있다.Therefore, by the configuration of the semiconductor package as described above, it is possible to increase the integration rate on the substrate by the vertical arrangement structure of the semiconductor chips, and to increase the heat dissipation area to improve the heat dissipation effect, and a cooling tube passing through the block is provided. , the vertical arrangement structure of the semiconductor chips increases the integration rate on the substrate, increases the heat dissipation area to improve the heat dissipation effect, circulates the coolant to reduce the heat generation of the semiconductor, and by arranging the semiconductor chips vertically between the upper and lower substrates , it is possible to further improve the cooling efficiency by further expanding the heat dissipation area.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원 시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.The embodiments described in this specification and the configurations shown in the drawings are only the most preferred embodiment of the present invention, and do not represent all the technical spirit of the present invention, so various equivalents that can replace them at the time of the present application It should be understood that there may be water and variations.

110 : 메인 블럭 111 : 반도체 칩
112 : 메탈 클립 113 : 전도성 와이어
114 : 홀 120 : 절연제
130 : 서브 블럭 140 : 기판
140A : 상부기판 140B : 하부기판
141,141a,141b : 패턴 142,143 : 전도성 와이어
144 : 터미널 핀 150 : 스페이서 블럭
160 : 반도체 패키지 바디 170 : 기판
180 : 냉각관
10 : 기판 10A : 상부기판
10B : 하부기판 20 : 반도체 칩
31 : 메탈 클립 32 : 전도성 와이어
40 : 메탈 포스트 60 : 반도체 패키지 바디110: main block 111: semiconductor chip
112: metal clip 113: conductive wire
114: hole 120: insulation
130: sub-block 140: substrate
140A: upper substrate 140B: lower substrate
141,141a,141b: pattern 142,143: conductive wire
144: terminal pin 150: spacer block
160: semiconductor package body 170: substrate
180: cooling tube
10: substrate 10A: upper substrate
10B: lower substrate 20: semiconductor chip
31: metal clip 32: conductive wire
40: metal post 60: semiconductor package body

Claims (22)

메인 블럭;
상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭;
상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩;
전기적 연결이 가능한 패턴이 있는 기판; 및
상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 기판을 감싸는 반도체 패키지 바디;
를 포함하고,
상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 연결하며,
상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 제1 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고,
제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결하며,
상기 그룹 블럭의 서브 블럭과 상기 기판을 제2 전도성 와이어에 의해 전기적으로 연결하고,
상기 기판에 제3 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 기판과 상기 제3 전도성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는,
반도체 패키지.main block;
one or more sub-blocks joined to the main block with an insulating interposed therebetween;
one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween;
a substrate having a pattern capable of electrical connection; and
a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, and the substrate;
including,
Connecting one side of the main block by vertically attaching it to the pattern of the substrate,
The semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are electrically connected by a first conductive wire, a unit composes the power block of
A group block composed of a first power block, a second power block, and a spacer block is vertically attached to the pattern of the substrate and electrically connected to each other,
electrically connecting the sub-block of the group block and the substrate by a second conductive wire,
A terminal pin connected to a third conductive wire is formed on the substrate, and the terminal pin is formed vertically on the substrate or inserted into the semiconductor package body to be electrically connected to the substrate by the third conductive wire characterized by,
semiconductor package. 메인 블럭;
상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭;
상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩;
전기적 연결이 가능한 패턴이 있는 기판; 및
상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 기판을 감싸는 반도체 패키지 바디;
를 포함하고,
상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 연결하며,
상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 제1 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고,
제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 기판의 패턴에 수직으로 부착하여 상호 전기적으로 연결하며,
상기 메인 블럭, 상기 서브 블럭 및 상기 스페이서 블럭 중 어느 하나 이상에 형성되어 냉각제가 순환하는 홀을 더 포함하고,
상기 그룹 블럭의 서브 블럭과 상기 기판을 제2 전도성 와이어에 의해 전기적으로 연결하며,
상기 기판에 제3 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 기판과 상기 제3 전도성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는,
반도체 패키지.main block;
one or more sub-blocks joined to the main block with an insulating interposed therebetween;
one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween;
a substrate having a pattern capable of electrical connection; and
a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, and the substrate;
including,
Connecting one side of the main block by vertically attaching it to the pattern of the substrate,
The semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are electrically connected by a first conductive wire, a unit composes the power block of
A group block composed of a first power block, a second power block, and a spacer block is vertically attached to the pattern of the substrate and electrically connected to each other,
and a hole formed in at least one of the main block, the sub-block and the spacer block through which a coolant circulates;
Electrically connecting the sub-blocks of the group block and the substrate by a second conductive wire,
A terminal pin connected to a third conductive wire is formed on the substrate, and the terminal pin is formed vertically on the substrate or inserted into the semiconductor package body to be electrically connected to the substrate by the third conductive wire characterized by,
semiconductor package. 제 1 항 또는 제 2 항에 있어서,
상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함하는 것을 특징으로 하는,
반도체 패키지.3. The method according to claim 1 or 2,
The main block and the sub-block are characterized in that they contain a conductive metal,
semiconductor package. 제 1 항 또는 제 2 항에 있어서,
상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함하는 것을 특징으로 하는,
반도체 패키지.3. The method according to claim 1 or 2,
The adhesive comprises a solder series, characterized in that it comprises Ag or Cu sintering material,
semiconductor package. 제 1 항 또는 제 2 항에 있어서,
상기 기판은, 절연물질과 상기 절연물질 위에 형성된 금속 패턴으로 구성되는 것을 특징으로 하는,
반도체 패키지.3. The method according to claim 1 or 2,
The substrate is characterized in that it is composed of an insulating material and a metal pattern formed on the insulating material,
semiconductor package. 제 1 항 또는 제 2 항에 있어서,
초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 일측면을 상기 기판의 패턴에 수직으로 부착하여 전기적 연결하는 것을 특징으로 하는,
반도체 패키지.3. The method according to claim 1 or 2,
characterized in that one side of the main block is vertically attached to the pattern of the substrate and electrically connected by ultrasonic welding, soldering or sintering method,
semiconductor package. 삭제delete 삭제delete 제 1 항 또는 제 2 항에 있어서,
상기 그룹 블럭의 메인 블럭의 타측면에 상호 전기적으로 연결된 다른 기판을 더 포함하는 것을 특징으로 하는,
반도체 패키지.3. The method according to claim 1 or 2,
Characterized in that it further comprises another substrate electrically connected to the other side of the main block of the group block,
semiconductor package. 제 2 항에 있어서,
상기 냉각제로는 공기, 질소 또는 냉각수가 사용되는 것을 특징으로 하는,
반도체 패키지.3. The method of claim 2,
The coolant is characterized in that air, nitrogen or coolant is used,
semiconductor package. 제 2 항에 있어서,
상기 홀은 상기 메인 블럭에 형성되며,
상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
반도체 패키지.3. The method of claim 2,
The hole is formed in the main block,
The coolant is characterized in that it circulates through a cooling pipe extending from the outside of the semiconductor package body into the hole of the main block,
semiconductor package. 제 2 항에 있어서,
상기 홀은 상기 스페이서 블럭에 형성되며,
상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
반도체 패키지.3. The method of claim 2,
The hole is formed in the spacer block,
The coolant is characterized in that it circulates from the outside of the semiconductor package body through a cooling pipe extending through the hole of the spacer block,
semiconductor package. 메인 블럭;
상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭;
상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩;
전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판; 및
상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 상부기판과, 상기 하부기판을 감싸는 반도체 패키지 바디;
를 포함하고,
상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 연결하며,
상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 제1 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고,
제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 상호 전기적으로 연결하며,
상기 그룹 블럭의 서브 블럭과, 상기 상부기판 또는 상기 하부기판을 제2 전도성 와이어에 의해 전기적으로 연결하고,
상기 상부기판 또는 상기 하부기판에 제3 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 상부기판 또는 상기 하부기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 상부기판 또는 상기 하부기판과 상기 제3 전도성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는,
반도체 패키지.main block;
one or more sub-blocks joined to the main block with an insulating interposed therebetween;
one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween;
An upper substrate and a lower substrate having a pattern that can be electrically connected; and
a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, the upper substrate, and the lower substrate;
including,
Connecting both sides of the main block by vertically attaching to the pattern of the upper substrate and the lower substrate, respectively,
The semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are electrically connected by a first conductive wire, a unit composes the power block of
A group block composed of a first power block, a second power block, and a spacer block is vertically attached to the patterns of the upper substrate and the lower substrate, respectively, and electrically connected to each other;
Electrically connecting the sub-blocks of the group block and the upper substrate or the lower substrate by a second conductive wire,
A terminal pin connected to a third conductive wire is formed on the upper substrate or the lower substrate, and the terminal pin is vertically formed on the upper substrate or the lower substrate, or is inserted into the semiconductor package body to form the upper substrate or Characterized in that the lower substrate is electrically connected by the third conductive wire,
semiconductor package. 메인 블럭;
상기 메인 블럭에 절연제를 개재하여 접합되는 하나 이상의 서브 블럭;
상기 메인 블럭의 상면 또는 상하면에 접착제를 개재하여 부착되는 하나 이상의 반도체 칩;
전기적 연결이 가능한 패턴이 있는 상부기판과 하부기판; 및
상기 메인 블럭과, 상기 서브 블럭과, 상기 반도체 칩과, 상기 상부기판과, 상기 하부기판을 감싸는 반도체 패키지 바디;
를 포함하고,
상기 메인 블럭의 양측면을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 연결하며,
상기 반도체 칩은 파워 다이오드와 파워 DVC를 포함하고, 상기 파워 다이오드와 상기 파워 DVC는 메탈 클립에 의해 전기적으로 연결되며, 상기 파워 DVC와 상기 서브 블럭은 제1 전도성 와이어에 의해 전기적으로 연결되어, 단위의 파워 블럭을 구성하고,
제1 파워 블럭과 제2 파워 블럭과 스페이서 블럭으로 구성된 그룹 블럭을 상기 상부기판과 상기 하부기판의 패턴에 각각 수직으로 부착하여 상호 전기적으로 연결하며,
상기 메인 블럭, 상기 서브 블럭 및 상기 스페이서 블럭 중 어느 하나 이상에 형성되어 냉각제가 순환하는 홀을 더 포함하고,
상기 그룹 블럭의 서브 블럭과, 상기 상부기판 또는 상기 하부기판을 제2 전도성 와이어에 의해 전기적으로 연결하며,
상기 상부기판 또는 상기 하부기판에 제3 전도성 와이어에 연결된 터미널 핀이 형성되고, 상기 터미널 핀은, 상기 상부기판 또는 상기 하부기판 상에 수직 형성되거나, 상기 반도체 패키지 바디에 삽입 형성되어 상기 상부기판 또는 상기 하부기판과 상기 제3 전도성 와이어에 의해 전기적으로 연결되는 것을 특징으로 하는,
반도체 패키지.main block;
one or more sub-blocks joined to the main block with an insulating interposed therebetween;
one or more semiconductor chips attached to the upper surface or upper and lower surfaces of the main block with an adhesive interposed therebetween;
An upper substrate and a lower substrate having a pattern that can be electrically connected; and
a semiconductor package body surrounding the main block, the sub-block, the semiconductor chip, the upper substrate, and the lower substrate;
including,
Connecting both sides of the main block by vertically attaching to the pattern of the upper substrate and the lower substrate, respectively,
The semiconductor chip includes a power diode and a power DVC, the power diode and the power DVC are electrically connected by a metal clip, and the power DVC and the sub-block are electrically connected by a first conductive wire, a unit composes the power block of
A group block composed of a first power block, a second power block, and a spacer block is vertically attached to the patterns of the upper substrate and the lower substrate, respectively, and electrically connected to each other;
and a hole formed in at least one of the main block, the sub-block and the spacer block through which a coolant circulates;
The sub-block of the group block and the upper substrate or the lower substrate are electrically connected by a second conductive wire,
A terminal pin connected to a third conductive wire is formed on the upper substrate or the lower substrate, and the terminal pin is vertically formed on the upper substrate or the lower substrate, or is inserted into the semiconductor package body to form the upper substrate or Characterized in that the lower substrate is electrically connected by the third conductive wire,
semiconductor package. 제 13 항 또는 제 14 항에 있어서,
상기 상부기판과 상기 하부기판은, 하나 이상의 금속층과, 절연층과, 하나 이상의 금속층으로 순차적으로 적층되어 형성되거나, 하나 이상의 금속층과, 절연층으로 순차적으로 적층되어 형성되는 것을 특징으로 하는,
반도체 패키지.15. The method according to claim 13 or 14,
wherein the upper substrate and the lower substrate are formed by sequentially stacking one or more metal layers, an insulating layer, and one or more metal layers, or sequentially stacking one or more metal layers and an insulating layer to form,
semiconductor package. 제 13 항 또는 제 14 항에 있어서,
상기 상부기판과 상기 하부기판은, 단일의 금속층으로 형성되고, 상기 금속층의 두께는 0.1㎜ 내지 10㎜인 것을 특징으로 하는,
반도체 패키지.15. The method according to claim 13 or 14,
The upper substrate and the lower substrate are formed of a single metal layer, characterized in that the thickness of the metal layer is 0.1 mm to 10 mm,
semiconductor package. 제 13 항 또는 제 14 항에 있어서,
상기 메인 블럭과 상기 서브 블럭은 전도성 금속을 포함하는 것을 특징으로 하는,
반도체 패키지.15. The method according to claim 13 or 14,
The main block and the sub-block are characterized in that they contain a conductive metal,
semiconductor package. 제 13 항 또는 제 14 항에 있어서,
상기 접착제는 솔더계열을 포함하거나, Ag 또는 Cu 신터링 소재를 포함하는 것을 특징으로 하는,
반도체 패키지.15. The method according to claim 13 or 14,
The adhesive comprises a solder series, characterized in that it comprises Ag or Cu sintering material,
semiconductor package. 제 13 항 또는 제 14 항에 있어서,
초음파웰딩, 솔더링 또는 신터링 방식에 의해, 상기 메인 블럭의 양측면을 상기 상부기판과 하부기판의 패턴에 각각 수직으로 부착하여 전기적 연결하는 것을 특징으로 하는,
반도체 패키지.15. The method according to claim 13 or 14,
Characterized in that by ultrasonic welding, soldering or sintering method, both sides of the main block are vertically attached to the pattern of the upper substrate and the lower substrate to be electrically connected,
semiconductor package. 제 14 항에 있어서,
상기 냉각제로는 공기, 질소 또는 냉각수가 사용되는 것을 특징으로 하는,
반도체 패키지.15. The method of claim 14,
The coolant is characterized in that air, nitrogen or coolant is used,
semiconductor package. 제 14 항에 있어서,
상기 홀은 상기 메인 블럭에 형성되며,
상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 메인 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
반도체 패키지.15. The method of claim 14,
The hole is formed in the main block,
The coolant is characterized in that it circulates through a cooling pipe extending from the outside of the semiconductor package body into the hole of the main block,
semiconductor package. 제 14 항에 있어서,
상기 홀은 상기 스페이서 블럭에 형성되며,
상기 냉각제는 상기 반도체 패키지 바디 외부로부터 상기 스페이서 블럭의 홀로 연장 형성된 냉각관을 통해 순환하는 것을 특징으로 하는,
반도체 패키지.15. The method of claim 14,
The hole is formed in the spacer block,
The coolant is characterized in that it circulates from the outside of the semiconductor package body through a cooling pipe extending through the hole of the spacer block,
semiconductor package.
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