KR102254034B1 - Manufacturing method of nanopore chip using large area wafer - Google Patents

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Abstract

본 발명은 나노포어 칩의 제조방법에 있어서, 실리콘 웨이퍼층, 상기 실리콘 웨이퍼층의 양측에 증착 형성되는 제 1 산화층 및 제 2 산화층, 상기 제 1 산화층 및 상기 제 2 산화층의 노출된 외측면에 증착 형성되는 제 1 LSN박막층 및 제 2 LSN박막층을 포함하는 증착 웨이퍼를 준비하는 단계; 상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하여 하부 윈도우 및 절단경계가 형성되는 단계; 상기 제 1 LSN박막층을 선택적으로 식각하여 나노포어가 형성되는 단계; 상기 실리콘 웨이퍼층 중 상기 하부 윈도우를 통하여 노출된 제 1 영역 및 상기 절단경계를 통하여 노출된 제 2 영역으로부터 식각되어 상부 윈도우 및 절단경계 홈이 형성되는 단계; 상기 제 1 산화층 중 상기 상부 윈도우를 통하여 노출된 제 3 영역으로부터 식각되어 상기 상부 윈도우의 길이에 대응되는 상기 제 1 산화층이 제거되는 단계; 및 상기 절단경계 홈을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계; 를 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법에 대한 것이다.The present invention provides a method for manufacturing a nanopore chip, comprising: a silicon wafer layer, a first oxide layer and a second oxide layer deposited on both sides of the silicon wafer layer, and deposited on the exposed outer surfaces of the first oxide layer and the second oxide layer. Preparing a deposition wafer including a first LSN thin film layer and a second LSN thin film layer to be formed; Selectively etching the second LSN thin film layer and the second oxide layer to form a lower window and a cut boundary; Selectively etching the first LSN thin film layer to form nanopores; Etching from a first region of the silicon wafer layer exposed through the lower window and a second region exposed through the cutting boundary to form an upper window and a cutting boundary groove; Removing the first oxide layer corresponding to the length of the upper window by etching from a third area of the first oxide layer exposed through the upper window; And forming a plurality of nanopore chips by cutting along the cutting boundary groove. It relates to a method of manufacturing a nanopore chip using a wafer, characterized in that it comprises a.

Description

대면적 웨이퍼를 이용한 나노포어 칩의 제조방법{Manufacturing method of nanopore chip using large area wafer} Manufacturing method of nanopore chip using large area wafer

본 발명은 웨이퍼를 이용한 나노포어 칩의 제조방법에 관한 것이다. 보다 구체적으로, e-beam 리소그래피를 이용하여 나노포어를 형성하고, 웨이퍼단위로 제작되는 나노포어 칩의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a nanopore chip using a wafer. More specifically, it relates to a method for forming nanopores using e-beam lithography and manufacturing nanopores chips manufactured in wafer units.

나노 포어 기반 나노 바이오센서는 1996년 Kasianowicz 등이 포어 직경이 1.5 nm 인 알파-해몰라이신(α-hemolysin) 나노포어를 이용하여 DNA 혹은 RNA가 나노포어를 통과하는 것을 측정할 수 있다는 결과를 발표한 이후 매우 활발한 연구가 수행되었다. 나노포어 양쪽에 전압을 걸어주면 용액내의 이온들에 의해 이온전류가 흐르는데, (-) 전극 쪽 챔버에 음전하를 띠고 있는 DNA 용액을 넣으면, DNA가 나노포어를 통과하여 (+) 전극 쪽으로 이동하게 된다. 이때 DNA에 의해 이온들이 통과할 수 있는 공간이 줄어들기 때문에 이온전류가 감소하게 되며, 통과 후에는 초기 상태의 이온전류 값으로 돌아오는 성질을 이용하여 DNA 염기서열 분석이 가능하다. Nanopore-based nano biosensor was announced in 1996 that Kasianowicz et al. announced that it was possible to measure the passage of DNA or RNA through the nanopores using alpha-hemolysin nanopores with a pore diameter of 1.5 nm. Since then, very active research has been conducted. When voltage is applied to both sides of the nanopores, the ion current flows by the ions in the solution.If a negatively charged DNA solution is put in the chamber on the (-) electrode side, the DNA passes through the nanopores and moves toward the (+) electrode. . At this time, since the space through which ions can pass is reduced by the DNA, the ion current decreases, and after passing through, DNA sequence analysis is possible using the property of returning to the initial state of the ion current value.

하지만 생체 나노포어는 안정성이 떨어질 뿐 아니라 나노포어의 크기를 조절할 수 없기 때문에 이를 보완하기 위해 고체 나노포어가 개발되었으며, 고체 나노포어를 이용하여 DNA뿐 아니라 단백질 분석도 활발하게 연구되고 있다. However, since biological nanopores have poor stability and cannot adjust the size of nanopores, solid nanopores have been developed to compensate, and analysis of proteins as well as DNA using solid nanopores is being actively studied.

고체 나노포어는 여러가지 방법으로 제작되었으나 가장 널리 사용되고 있는 방법은 SiN 멤브레인에 FIB 혹은 TEM을 이용하여 나노포어를 제작하는 것이다. 이 방법을 이용하면 1 nm 수준의 나노포어를 제작할 수 있으나, 제작과정이 비교적 복잡하고, 칩 단위로 제작하므로 대량생산이 어렵고, FIB 혹은 TEM과 같은 고가의 장비가 필요한 문제점이 있었다. Solid nanopores have been fabricated by various methods, but the most widely used method is to fabricate nanopores using FIB or TEM on a SiN membrane. Using this method, nanopores at the level of 1 nm can be manufactured, but the manufacturing process is relatively complicated, and since it is manufactured in a chip unit, mass production is difficult, and expensive equipment such as FIB or TEM is required.

제조공정이 간단하고, 대량생산이 가능한 고체 나노포어의 제작방법이 필요한 실정이다. There is a need for a method of manufacturing solid nanopores that have a simple manufacturing process and can be mass-produced.

본 발명의 일 과제는 웨이퍼를 이용한 나노포어 칩의 제조방법을 제공하는 것이다. An object of the present invention is to provide a method of manufacturing a nanopore chip using a wafer.

본 발명의 다른 일 과제는 상기 제조방법을 통하여 제조된 웨이퍼를 이용한 나노포어 칩을 제공하는 것이다. Another object of the present invention is to provide a nanopore chip using a wafer manufactured through the above manufacturing method.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problem to be achieved by the present invention is not limited to the technical problems mentioned above, and other technical problems that are not mentioned can be clearly understood by those of ordinary skill in the technical field to which the present invention belongs from the following description. There will be.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 양태는 실리콘 웨이퍼층, 상기 실리콘 웨이퍼층의 양측에 증착 형성되는 제 1 산화층 및 제 2 산화층, 상기 제 1 산화층 및 상기 제 2 산화층의 노출된 외측면에 증착 형성되는 제 1 LSN박막층 및 제 2 LSN박막층을 포함하는 증착 웨이퍼를 준비하는 단계; 상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하여 하부 윈도우 및 절단경계가 형성되는 단계; 상기 제 1 LSN박막층을 선택적으로 식각하여 나노포어가 형성되는 단계; 상기 실리콘 웨이퍼층 중 상기 하부 윈도우를 통하여 노출된 제 1 영역 및 상기 절단경계를 통하여 노출된 제 2 영역으로부터 식각되어 상부 윈도우 및 절단경계 홈이 형성되는 단계; 상기 제 1 산화층 중 상기 상부 윈도우를 통하여 노출된 제 3 영역으로부터 식각되어 상기 상부 윈도우의 길이에 대응되는 상기 제 1 산화층이 제거되는 단계; 및 상기 절단경계 홈을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계; 를 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법을 제공한다.In order to achieve the above technical problem, an aspect of the present invention is a silicon wafer layer, a first oxide layer and a second oxide layer deposited on both sides of the silicon wafer layer, and exposed outer surfaces of the first oxide layer and the second oxide layer. Preparing a deposition wafer including a first LSN thin film layer and a second LSN thin film layer deposited on the deposition layer; Selectively etching the second LSN thin film layer and the second oxide layer to form a lower window and a cut boundary; Selectively etching the first LSN thin film layer to form nanopores; Etching from a first region of the silicon wafer layer exposed through the lower window and a second region exposed through the cutting boundary to form an upper window and a cutting boundary groove; Removing the first oxide layer corresponding to the length of the upper window by etching from a third area of the first oxide layer exposed through the upper window; And forming a plurality of nanopore chips by cutting along the cutting boundary groove. It provides a method of manufacturing a nanopore chip using a wafer comprising a.

본 발명의 일 실시예에 의하면, 상기 상기 증착 웨이퍼를 준비하는 단계에서, 상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 산화층 및/또는 제 2 산화층은 CVD를 이용하여 증착될 수 있다. According to an embodiment of the present invention, in the step of preparing the deposition wafer, in the step of preparing the deposition wafer, the first oxide layer and/or the second oxide layer may be deposited using CVD.

본 발명의 일 실시예에 의하면, 상기 증착 웨이퍼를 준비하는 단계에서, 상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 산화층 및/또는 제 2 산화층의 두께는 3,000 Å 내지 10,000 Å일 수 있다. According to an embodiment of the present invention, in the step of preparing the deposition wafer, in the step of preparing the deposition wafer, the first oxide layer and/or the second oxide layer may have a thickness of 3,000 Å to 10,000 Å.

본 발명의 일 실시예에 의하면, 상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 LSN박막층 및/또는 제 2 LSN 박막층은 LPCVD를 이용하여 증착될 수 있다. According to an embodiment of the present invention, in the step of preparing the deposition wafer, the first LSN thin film layer and/or the second LSN thin film layer may be deposited using LPCVD.

본 발명의 일 실시예에 의하면, 상기 제 1 LSN박막층 및/또는 제 2 LSN 박막층의 두께는 100 Å이상일 수 있다. According to an embodiment of the present invention, the first LSN thin film layer and/or the second LSN thin film layer may have a thickness of 100 Å or more.

본 발명의 일 실시예에 의하면, 상기 하부 윈도우 및 절단경계가 형성되는 단계에서, 상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하는 경우 포토 리소그래피를 이용할 수 있다. According to an embodiment of the present invention, when the second LSN thin film layer and the second oxide layer are selectively etched in the step of forming the lower window and the cutting boundary, photolithography may be used.

본 발명의 일 실시예에 의하면, 상기 하부 윈도우 및 절단경계를 형성하는 단계에서, 상기 하부 윈도우의 너비는 상기 절단 경계의 너비보다 상대적으로 클 수 있다. According to an embodiment of the present invention, in the step of forming the lower window and the cutting boundary, the width of the lower window may be relatively larger than the width of the cutting boundary.

본 발명의 일 실시예에 의하면, 상기 나노포어가 형성되는 단계에서, 상기 제 1 LSN박막층을 선택적으로 식각하는 경우 e-beam 리소그래피를 이용하는 것을 특징으로 하는 웨이퍼를 이용할 수 있다.According to an embodiment of the present invention, when the first LSN thin film layer is selectively etched in the step of forming the nanopores, a wafer characterized in that e-beam lithography is used may be used.

본 발명의 일 실시예에 의하면, 상기 나노포어를 형성되는 단계에서, 형성되는 나노포어는 5 nm 내지 300 nm일 수 있다.According to an embodiment of the present invention, in the step of forming the nanopores, the formed nanopores may be 5 nm to 300 nm.

본 발명의 일 실시예에 의하면, 상기 상부 윈도우 및 절단경계 홈이 형성되는 단계에서, 상기 실리콘 웨이퍼층을 식각하는 경우 KOH를 이용할 수 있다. According to an embodiment of the present invention, in the step of forming the upper window and the cutting boundary groove, when etching the silicon wafer layer, KOH may be used.

본 발명의 일 실시예에 의하면, 상기 상부 윈도우 및 절단경계 홈이 형성되는 단계에서, 상기 하부 윈도우의 너비는 상기 상부 윈도우의 너비보다 상대적으로 크게 형성되어 상기 실리콘 웨이퍼층이 사다리꼴 형태로 식각될 수 있다. According to an embodiment of the present invention, in the step of forming the upper window and the cutting boundary groove, the width of the lower window is formed relatively larger than the width of the upper window, so that the silicon wafer layer may be etched into a trapezoidal shape. have.

본 발명의 일 실시예에 의하면, 상기 제 1 산화층이 제거되는 단계는 완충식각용액(BOE) 또는 HF용액을 이용될 수 있다. According to an embodiment of the present invention, the step in which the first oxide layer is removed may be a buffered etching solution (BOE) or an HF solution.

본 발명의 일 실시예에 의하면, 상기 증착 웨이퍼를 준비하는 단계 이후에 포토 얼라인 키, e-beam얼라인 키, 테스트칩 마킹을 포함한 마스크를 이용하고, 상기 웨이퍼 전면의 상기 제 1 LSN박막층 및 상기 제 1 산화층을 포토 리소그래피를 이용하여 선택적으로 식각하여, 얼라인 키가 형성되는 단계를 더 포함할 수 있다. According to an embodiment of the present invention, after the step of preparing the deposition wafer, a photo alignment key, an e-beam alignment key, and a mask including test chip marking are used, and the first LSN thin film layer on the front surface of the wafer and The step of forming an alignment key by selectively etching the first oxide layer using photolithography may be further included.

본 발명의 일 실시예에 의하면, 상기 나노포어가 형성되는 단계 이후에, 나노포어의 에칭을 판단하는 단계를 더 포함할 수 있다. According to an embodiment of the present invention, after the step of forming the nanopores, the step of determining the etching of the nanopores may be further included.

본 발명의 일 양태는 상기 제조방법을 이용하여 제조된 웨이퍼를 이용한 나노포어 칩을 제공한다.One aspect of the present invention provides a nanopore chip using a wafer manufactured using the above manufacturing method.

본 발명의 일 실시예에 의하면, 상기 나노포어 칩의 포어의 직경은 5 nm 내지 300 nm일 수 있다. According to an embodiment of the present invention, the diameter of the pores of the nanopore chip may be 5 nm to 300 nm.

본 발명의 일 실시예에 의하면, 상기 상기 나노포어 칩의 크기는 4 mm 내지 5 mm일 수 있다.According to an embodiment of the present invention, the size of the nanopore chip may be 4 mm to 5 mm.

본 발명은 웨이퍼를 이용한 나노포어 칩의 제조방법에 관한 것으로, e-beam 리소그래피를 통하여 나노포어를 형성하고, 웨이퍼단위로 제작함으로써, 대량 생산이 가능하고, 다양한 크기의 나노포어 제작이 용이하며, 런 시트(Run sheet)에 따른 생산 자동화가 가능 하다는 장점이 있다. 또한, 본 발명의 웨이퍼를 이용한 나노포어 칩은 기존의 상용화된 칩과 비교하여 우수한 노이즈레벨을 갖는다. The present invention relates to a method of manufacturing a nanopore chip using a wafer, and by forming a nanopore through e-beam lithography and fabricating it in a wafer unit, mass production is possible, and it is easy to manufacture nanopores of various sizes, There is an advantage in that production automation is possible according to the run sheet. In addition, the nanopore chip using the wafer of the present invention has an excellent noise level compared to conventional commercialized chips.

본 발명의 효과는 상기한 효과로 한정되는 것은 아니며, 본 발명의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.The effects of the present invention are not limited to the above effects, and should be understood to include all effects that can be inferred from the configuration of the invention described in the detailed description or claims of the present invention.

도 1은 본 발명의 일 실시예에 의한 웨이퍼를 이용한 나노포어 칩의 제조방법의 흐름도이다.
도 2는 본 발명의 일 실시예에 의한 증착 웨이퍼의 단면의 모식도 이다.
도 3은 본 발명의 일 실시예에 의한 증착 웨이퍼를 제조하는 방법의 모식도이다.
도 4는 일반적인 포토 리소그래피 공정의 흐름도이다.
도 5는 본 발명의 일 실시예에서, 얼라인 키가 형성되는 단계의 제 1 마스크의 CAD파일(a), 증착 웨이퍼의 표면(b) 및 단면(c)의 모식도 이다.
도 6은 본 발명의 일 실시예에서, 하부 윈도우 및 절단경계가 형성되는 단계의 제 2 마스크의 CAD파일(a), 증착 웨이퍼의 표면(b) 및 단면(c)의 모식도 이다.
도 7은 본 발명의 일 실시예에서, 나노포어가 형성되는 단계의 제 3 마스크의 CAD파일(a), 증착 웨이퍼의 단면(b)의 모식도 이다.
도 8은 본 발명의 일 실시예에서, 상기 테스트칩 마킹이 표시된 증착 웨이퍼 표면의 모식도(a), 테스트 포어의 크기를 나타내는 표(b) 및 테스트 포어의 마스크 CAD파일(c)이다.
도 9는 본 발명의 일 실시예에서, 상기 상부 윈도우 및 절단경계 홈이 형성되는 단계의 증착 웨이퍼의 표면(a) 및 단면(b)의 모식도 이다.
도 10은 본 발명의 일 실시예에서, 제 1 산화층이 제거되는 단계의 증착 웨이퍼의 표면(a) 및 단면(b)의 모식도 및 SEM의 사진(C) 이다.
도 11은 본 발명의 일 실시예에 의하여 제조된 나노포어 칩의 커팅되기 전의 사진이다.
도 12는 본 발명의 일 실시예에 의하여 제조된 e-beam 리소그래피 공정을 통하여 나노포어가 형성된 증착 웨이퍼의 마스크의 CAD파일이다.
도 13은 본 발명의 일 실시예에서, e-beam 리소 그래피 공정 중 식각을 통하여 나노 포어가 형성되기 전의 증착 웨이퍼의 단면 모식도(a), AFM사진(b) 및 SEM사진(c) 이다.
도 14는 본 발명의 일 실시예에서, e-beam 리소그래피 공정 후 나노포어가 형성된 증착 웨이퍼의 단면 모식도(a), AFM사진(b) 및 SEM사진(c)이다.
도 15는 본 발명의 일 실시예에서, e-beam 리소그래피 공정 후 나노포어가 형성된 증착 웨이퍼의 SEM사진이다.
도 16은 본 발명의 일 실시예에서, e-beam 리소그래피 공정 후 나노포어가 형성된 증착 웨이퍼의 정합성 평가 결과 그래프이다.
도 17은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노포어 크기에 따른 SEM사진(a) 및 나노포어 크기에 따른 전류량 변화를 평가한 그래프(b)이다.
도 18은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 Gap free 평가의 그래프(a) 및 전기전도도 평가의 그래프(b)이다.
도 19는 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노파티클을 통과 시켰을때 나타난 전류변화를 나타낸 그래프이다.
도 20은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노파티클의 나노포어 통과현상을 분석한 그래프(a,b) 및 데이터를 나타낸 표(c)이다.
도 21은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 노이즈레벨을 표시한 그래프이다.1 is a flowchart of a method of manufacturing a nanopore chip using a wafer according to an embodiment of the present invention.
2 is a schematic diagram of a cross section of a deposition wafer according to an embodiment of the present invention.
3 is a schematic diagram of a method of manufacturing a deposited wafer according to an embodiment of the present invention.
4 is a flow chart of a typical photolithography process.
5 is a schematic diagram of a CAD file (a) of a first mask, a surface (b), and a cross section (c) of a deposition wafer in a step in which an alignment key is formed in an embodiment of the present invention.
6 is a schematic diagram of a CAD file (a) of a second mask in a step in which a lower window and a cutting boundary are formed, and a surface (b) and a cross section (c) of a deposition wafer in an embodiment of the present invention.
7 is a schematic diagram of a CAD file (a) of a third mask in a step in which nanopores are formed and a cross section (b) of a deposition wafer in an embodiment of the present invention.
8 is a schematic diagram (a) of a surface of a deposition wafer on which the test chip marking is displayed, a table showing the size of a test pore (b), and a mask CAD file (c) of the test pore in an embodiment of the present invention.
9 is a schematic diagram of a surface (a) and a cross section (b) of a deposition wafer in a step in which the upper window and the cutting boundary groove are formed in an embodiment of the present invention.
10 is a schematic diagram of a surface (a) and a cross section (b) of a deposition wafer in a step in which the first oxide layer is removed, and a photograph (C) of SEM.
11 is a photograph of a nanopore chip manufactured according to an embodiment of the present invention before being cut.
12 is a CAD file of a mask of a deposition wafer in which nanopores are formed through an e-beam lithography process manufactured according to an embodiment of the present invention.
13 is a schematic cross-sectional view (a), AFM photograph (b), and SEM photograph (c) of a deposition wafer before nanopores are formed through etching during an e-beam lithography process in an embodiment of the present invention.
14 is a schematic cross-sectional view (a), an AFM photograph (b), and an SEM photograph (c) of a deposition wafer in which nanopores are formed after an e-beam lithography process in an embodiment of the present invention.
15 is a SEM photograph of a deposited wafer in which nanopores are formed after an e-beam lithography process in an embodiment of the present invention.
16 is a graph showing a result of evaluating the consistency of a deposited wafer having nanopores formed after an e-beam lithography process in an embodiment of the present invention.
17 is a SEM photograph (a) of a nanopore chip using a wafer manufactured according to an embodiment of the present invention according to the nanopore size and a graph (b) evaluating the change in current amount according to the nanopore size.
18 is a graph (a) of a gap free evaluation of a nanopore chip using a wafer manufactured according to an embodiment of the present invention and a graph (b) of an electrical conductivity evaluation.
19 is a graph showing a change in current when passing through nanoparticles of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.
20 is a graph (a,b) and a table (c) showing data for analyzing the nanopore passage phenomenon of nanoparticles of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.
21 is a graph showing the noise level of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 따라서 여기에서 설명하는 실시예로 한정되는 것은 아니다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략한다.Hereinafter, the present invention will be described with reference to the accompanying drawings. However, the present invention may be implemented in various different forms, and therefore is not limited to the embodiments described herein. In the drawings, parts not related to the description are omitted in order to clearly describe the present invention.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결(접속, 접촉, 결합)"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. Throughout the specification, when a part is said to be "connected (connected, contacted, bonded)" with another part, it is not only "directly connected", but also "indirectly connected" with another member in the middle. "Including the case.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terms used in the present specification are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present specification, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof does not preclude in advance.

이하 도면을 참조하여, 본 발명을 설명한다.Hereinafter, the present invention will be described with reference to the drawings.

도 1은 본 발명의 일 실시예에 의한 웨이퍼를 이용한 나노포어 칩의 제조방법의 흐름도이다.1 is a flowchart of a method of manufacturing a nanopore chip using a wafer according to an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 의한 증착 웨이퍼(100)의 단면의 모식도 이다. 2 is a schematic diagram of a cross section of a deposition wafer 100 according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 실리콘 웨이퍼층(110), 상기 실리콘 웨이퍼층(110)의 양측에 증착 형성되는 제 1 산화층(121) 및 제 2 산화층(122), 상기 제 1 산화층(121) 및 상기 제 2 산화층(122)의 노출된 외측면에 증착 형성되는 제 1 LSN박막층(131) 및 제 2 LSN박막층(132)을 포함하는 증착 웨이퍼(100)를 준비하는 단계(S100); 상기 제 2 LSN박막층(132) 및 상기 제 2 산화층(122)을 선택적으로 식각하여 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200); 상기 제 1 LSN박막층(131)을 선택적으로 식각하여 나노포어가 형성되는 단계(S300); 상기 실리콘 웨이퍼층(110) 중 상기 하부 윈도우(21)를 통하여 노출된 제 1 영역(1) 및 상기 절단경계(31)를 통하여 노출된 제 2 영역(2)으로부터 식각되어 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400); 상기 제 1 산화층(121) 중 상기 상부 윈도우(22)를 통하여 노출된 제 3 영역(3)으로부터 식각되어 상기 상부 윈도우(22)의 길이에 대응되는 상기 제 1 산화층(121)이 제거되는 단계(S500); 및 상기 절단경계 홈(32)을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계(S600); 를 포함한다. 1 and 2, a method of manufacturing a nanopore chip using a wafer of the present invention includes a silicon wafer layer 110, a first oxide layer 121 and a first oxide layer 121 deposited on both sides of the silicon wafer layer 110. A deposition wafer including a first LSN thin film layer 131 and a second LSN thin film layer 132 deposited on the exposed outer surfaces of the 2 oxide layer 122, the first oxide layer 121 and the second oxide layer 122 Preparing (100) (S100); Selectively etching the second LSN thin film layer 132 and the second oxide layer 122 to form a lower window 21 and a cutting boundary 31 (S200); Selectively etching the first LSN thin film layer 131 to form nanopores (S300); The silicon wafer layer 110 is etched from the first region 1 exposed through the lower window 21 and the second region 2 exposed through the cutting boundary 31, and the upper window 22 and The step of forming the cutting boundary groove 32 (S400); Etching from the third region 3 of the first oxide layer 121 exposed through the upper window 22 to remove the first oxide layer 121 corresponding to the length of the upper window 22 ( S500); And cutting along the cutting boundary groove 32 to form a plurality of nanopore chips (S600). Includes.

먼저, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 실리콘 웨이퍼층(110), 상기 실리콘 웨이퍼층(110)의 양측에 증착 형성되는 제 1 산화층(121) 및 제 2 산화층(122), 상기 제 1 산화층(121) 및 상기 제 2 산화층(122)의 노출된 외측면에 증착 형성되는 제 1 LSN박막층(131) 및 제 2 LSN박막층(132)을 포함하는 증착 웨이퍼(100)를 준비하는 단계(S100)를 포함한다. First, the method of manufacturing a nanopore chip using a wafer of the present invention includes a silicon wafer layer 110, a first oxide layer 121 and a second oxide layer 122 deposited on both sides of the silicon wafer layer 110, and the Preparing a deposition wafer 100 including a first LSN thin film layer 131 and a second LSN thin film layer 132 deposited on the exposed outer surface of the first oxide layer 121 and the second oxide layer 122 It includes (S100).

도 3은 본 발명의 일 실시예에 의한 증착 웨이퍼(100)를 제조하는 방법의 모식도이다.3 is a schematic diagram of a method of manufacturing a deposition wafer 100 according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에서, 상기 증착 웨이퍼(100)를 준비하는 단계(S100)는, 먼저 실리콘 웨이퍼(110)를 준비하는 단계를 포함할 수 있다.Referring to FIG. 3, in an embodiment of the present invention, preparing the deposition wafer 100 (S100) may include preparing a silicon wafer 110 first.

예를 들면, 상기 실리콘 웨이퍼(110)는 상용화 되어 있는 실리콘 웨이퍼(110)를 사용할 수 있고, 예를 들면, 8 인치 실리콘 웨이퍼(110), 예를 들면, 실리콘 웨이퍼(110)의 두께는 약 721 μm일 수 있다. 상기 준비된 실리콘 웨이퍼(110)를 후술하는 증착을 위하여 SPM 및 APM을 이용하여 세척하는 단계를 더 포함할 수 있다. For example, the silicon wafer 110 may be a commercially available silicon wafer 110, for example, an 8-inch silicon wafer 110, for example, the thickness of the silicon wafer 110 is about 721 may be μm. It may further include cleaning the prepared silicon wafer 110 using SPM and APM for deposition to be described later.

본 발명의 일 실시예에서, 상기 제 1 및 제 2 산화층(121, 122)은 CVD를 이용하여 동시에 증착될 수 있다. 상기 CVD(chemical vapor deposition)는 화학기상 증착법으로, 형성하고자 하는 박막 재료를 구성하는 원소를 포함하는 가스를 기판위에 공급하여 기상 또는 기판 표면에서의 산화환원반응, 열분해, 광분해 또는 치환 중 어느 하나의 화학적 반응으로 박막을 기판 표면에 형성하는 방법이다. In an embodiment of the present invention, the first and second oxide layers 121 and 122 may be deposited simultaneously using CVD. The CVD (chemical vapor deposition) is a chemical vapor deposition method, by supplying a gas containing an element constituting a thin film material to be formed onto a substrate, It is a method of forming a thin film on the surface of a substrate through a chemical reaction.

예를 들면, 상기 제 1 및 제 2 산화층(121, 122)은 상기 실리콘 웨이퍼층(110)의 상하 표면에 산화반응하여 형성 될 수 있다. For example, the first and second oxide layers 121 and 122 may be formed by an oxidation reaction on the upper and lower surfaces of the silicon wafer layer 110.

본 발명의 일 실시예에서, 상기 증착되는 제 1 및 제 2 산화층(121, 122)의 두께는 각각 3,000 Å 내지 10,000 Å, 예를 들면, 3,000 Å일 수 있다.In one embodiment of the present invention, the thickness of the deposited first and second oxide layers 121 and 122 may be 3,000 Å to 10,000 Å, for example, 3,000 Å, respectively.

본 발명의 일 실시예에서, 상기 증착되는 제 1 산화층(121)의 두께는 후술하는 본 발명의 제조방법을 이용하여 제작된 웨이퍼를 이용한 나노포어 칩의 노이즈 레벨을 조절하는 인자가 될 수 있다. In an embodiment of the present invention, the thickness of the deposited first oxide layer 121 may be a factor that adjusts the noise level of a nanopore chip using a wafer manufactured by using the manufacturing method of the present invention to be described later.

예를 들면, 상기 증착되는 제 1 산화층(121)의 두께는 300 nm일 수 있고, 이는 제 1 산화층(121)이 증착되지 않은 나노포어 칩과 비교하여 노이즈 레벨이 개선될 수 있다. For example, the thickness of the deposited first oxide layer 121 may be 300 nm, which may improve a noise level compared to a nanopore chip in which the first oxide layer 121 is not deposited.

본 발명의 일 실시예에서, 상기 제 1 및 제 2 LSN(low stress nitride)박막층(131, 132)은 LPCVD을 이용하여 동시에 증착될 수 있다. 상기 LPCVD(low pressure chemical vapor deposition)는 저 압력에서 진행하는 화학기상 증착방법으로, 상기 CVD공정에 비하여 고온에서 수행되는 것을 특징으로 한다. 상기 LPCVD를 고온에서 진행할 경우, 온도에 대한 성장 속도가 작아, 증착 안정성이 증가할 수 있다. In an embodiment of the present invention, the first and second low stress nitride (LSN) thin film layers 131 and 132 may be simultaneously deposited using LPCVD. The LPCVD (low pressure chemical vapor deposition) is a chemical vapor deposition method that proceeds at a low pressure, and is characterized in that it is performed at a higher temperature than the CVD process. When the LPCVD is performed at a high temperature, the growth rate with respect to the temperature is small, and deposition stability may increase.

예를 들면, 상기 제 1 LSN박막층(131)은 상기 제 1 산화층(121)의 외부로 노출된 부분에, 상기 제 2 LSN박막층(132)은 상기 제 2 산화층(122)의 외부로 노출된 부분에 각각 질화반응 하여 형성 될 수 있다. For example, the first LSN thin film layer 131 is a portion exposed to the outside of the first oxide layer 121, and the second LSN thin film layer 132 is a portion exposed to the outside of the second oxide layer 122 Can be formed by nitriding reaction respectively.

본 발명의 일 실시예에서, 상기 증착되는 제 1 및 제 2 LSN박막층(131, 132)의 두께는 각각 100 Å 이상, 예를 들면, 500 Å일 수 있다. In an embodiment of the present invention, the deposited first and second LSN thin film layers 131 and 132 may each have a thickness of 100 Å or more, for example, 500 Å.

도 4는 일반적인 포토 리소그래피 공정의 흐름도이다. 4 is a flow chart of a typical photolithography process.

도 4를 참조하면, 본 명세서에서, 포토리소그래피란, 마스크 상에 설계된 패턴을 웨이퍼 상에 구현하는 공정으로, 감광제(PR) 코팅 단계(S10); 마스크(mask) 배열 단계(S20); 노광(exposure) 단계(S30); 현상(development) 단계(S40); 식각(etching) 단계(S50); 및 감광제 제거(ashing) 단계(S60)를 포함한다. Referring to FIG. 4, in the present specification, photolithography is a process of implementing a pattern designed on a mask on a wafer, and includes a photosensitive agent (PR) coating step (S10); A mask arrangement step (S20); Exposure step (S30); Development step (S40); An etching step (S50); And a photoresist removing (ashing) step (S60).

상기 감광제 코팅 단계(S10)는 빛에 민감한 감광제를 웨이퍼에 도포하는 단계로, 스핀코팅등을 이용하여 수행되나, 이에 제한되는 것은 아니다. The photosensitive agent coating step (S10) is a step of applying a photosensitive agent sensitive to light to a wafer, and is performed using spin coating, but is not limited thereto.

상기 감광제는 빛을 받은 부위가 현상액에 의해 잘 녹는 경우 포지티브 레지스트, 빛을 받은 부위가 현상액에 녹지 않는 경우 네가티브 레지스트라고 한다.The photosensitive agent is referred to as a positive resist when the light-received area is well dissolved by the developer, and is called a negative resist when the light-received area is not dissolved in the developer.

본 발명의 일 실시예에서, 상기 감광제는 네가티브 레지스트일 수 있다. In one embodiment of the present invention, the photoresist may be a negative resist.

다음으로, 마스크 배열 단계(S20)는 CAD프로그램을 이용하여 설계된 패턴이 그려진 마스크를 웨이퍼에 위치시키는 공정을 의미한다. 상기 마스크란 일종의 '틀'로 작용하며, 상기 마스크에 그려진 패턴에 따라 하기의 노광 단계(S30)를 수행하여, 상기 웨이퍼 표면에 상기 감광제에 의한 패턴이 형성된다. Next, the mask arrangement step S20 refers to a process of placing a mask on which a pattern designed using a CAD program is drawn on a wafer. The mask acts as a kind of'frame', and by performing the following exposure step (S30) according to the pattern drawn on the mask, a pattern by the photosensitive agent is formed on the wafer surface.

다음으로, 노광 단계(S30)는 감광막에 빛을 노출시키는 과정으로, 상기 빛을 조사하여 상기 웨이퍼의 표면에 감광제에 의한 패턴이 형성된다. 상기 노광 단계에서 조사되는 빛은 e-beam, x-ray, 레이저, UV등을 이용할 수 있으며, 이에 한정되는 것은 아니다. Next, the exposure step (S30) is a process of exposing light to the photosensitive film, and a pattern by the photosensitive agent is formed on the surface of the wafer by irradiating the light. The light irradiated in the exposure step may be e-beam, x-ray, laser, or UV light, but is not limited thereto.

다음으로, 현상 단계(S40)는 상기 감광제가 필요 없는 부분을 제거하는 과정으로, 상기 웨이퍼는 상기 노광 단계에서 빛을 받은 부분과 받지 않은 부분으로 구분되는데, 상기 포지티브 레지스트를 감광제로 사용하였을 경우, 빛을 받은 부분은 제거되고 빛을 받지 않은 부분은 그대로 남게 된다. 상기 네가티브 레지스트를 감광제로 사용하였을 경우에는 그 반대이다. Next, the developing step (S40) is a process of removing a part that does not require the photosensitive agent, and the wafer is divided into a part that received light and a part that did not receive light in the exposure step. When the positive resist is used as a photosensitive agent, The part that received the light is removed, and the part that did not receive the light remains as it is. The opposite is true when the negative resist is used as a photosensitive agent.

다음으로, 식각 단계(S50)는 상기 웨이퍼에 패턴을 형성하기 위하여, 상기 웨이퍼의 필요없는 부분을 제거하는 단계를 의미하며, 조건에 따라 건식에칭 또는 습식에칭을 이용하여 수행 할 수 있다. Next, the etching step (S50) refers to a step of removing unnecessary portions of the wafer in order to form a pattern on the wafer, and may be performed using dry etching or wet etching according to conditions.

다음으로, 감광제 제거단계(S60)는 상기 식각 단계(S50)이후, 웨이퍼의 표면에 남아있는 감광제를 제거하는 단계로, 황산 용액을 이용하여 수행할 수 있으나, 이에 제한되는 것은 아니다. Next, the photosensitive agent removing step (S60) is a step of removing the photosensitive agent remaining on the surface of the wafer after the etching step (S50), and may be performed using a sulfuric acid solution, but is not limited thereto.

본 발명의 일 실시예에서, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 증착 웨이퍼(100)를 준비하는 단계(S100)이후에, 포토 얼라인 키(11), e-beam얼라인 키(12) 및 테스트칩 마킹(13)을 포함한 마스크를 이용하고, 상기 웨이퍼 전면의 상기 제 1 LSN박막층(131) 및 상기 제 1 산화층(121)을 포토 리소그래피를 이용하여 선택적으로 식각하여, 얼라인 키가 형성되는 단계를 더 포함할 수 있다. In one embodiment of the present invention, the method of manufacturing a nanopore chip using a wafer of the present invention is, after the step of preparing the deposition wafer 100 (S100), a photo alignment key 11, e-beam alignment A mask including a key 12 and a test chip marking 13 is used, and the first LSN thin film layer 131 and the first oxide layer 121 on the front surface of the wafer are selectively etched using photolithography, thereby aligning. It may further include the step of forming an in key.

도 5는 본 발명의 일 실시예에서, 얼라인 키가 형성되는 단계의 제 1 마스크의 CAD파일(a), 증착 웨이퍼의 표면(b) 및 단면(c)의 모식도 이다. 5 is a schematic diagram of a CAD file (a) of a first mask, a surface (b), and a cross section (c) of a deposition wafer in a step in which an alignment key is formed in an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에서, 얼라인 키가 형성되는 단계는 포토 리소그래피를 이용하여 수행될 수 있고, 본 발명의 구체적인 실시예에서, 상기 증착 웨이퍼(100)의 제 1 LSN박막층(131)이 노출된 표면에 감광제를 균일하게 도포하고, 포토 얼라인 키(11), e-beam 얼라인 키(12) 및 테스트칩 마킹(13)의 패턴을 포함한 제 1 마스크를 상기 증착 웨이퍼(100)의 감광제를 코팅한 표면에 위치시키고, 빛을 조사하여 상기 포토 얼라인 키(11), e-beam 얼라인 키(12) 및 테스트칩 마킹(13)의 패턴을 형성한 후, 건식에칭을 통하여 상기 제 1 LSN 박막층(131) 및 상기 제 1 산화층(121)을 식각할 수 있다. 상기 제 1 LSN박막층(131) 및 상기 제 1 산화층(121)은 동시에 식각될 수 있고, 상기 건식에칭은 RIE장비를 이용할 수 있으나, 이에 한정되는 것은 아니다. 5, in an embodiment of the present invention, the step of forming an alignment key may be performed using photolithography, and in a specific embodiment of the present invention, the first LSN of the deposition wafer 100 A photoresist is evenly applied to the surface of the thin film layer 131 exposed, and a first mask including a pattern of the photo alignment key 11, the e-beam alignment key 12, and the test chip marking 13 is deposited. After placing the wafer 100 on the surface coated with the photoresist and irradiating light to form the pattern of the photo alignment key 11, the e-beam alignment key 12 and the test chip marking 13, The first LSN thin film layer 131 and the first oxide layer 121 may be etched through dry etching. The first LSN thin film layer 131 and the first oxide layer 121 may be etched at the same time, and the dry etching may use RIE equipment, but is not limited thereto.

본 발명의 일 실시예에서, 상기 포토 얼라인 키(11)는 후술하는 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200)의 포토 리소그래피 공정에서 상기 증착 웨이퍼(100)의 얼라인을 맞추기 위하여 사용 될 수 있고, 상기 e-beam 얼라인 키(12)는 후술하는 나노포어(40)가 형성되는 단계(S300)의 e-beam 리소그래피 공정에서 상기 증착 웨이퍼(100)의 얼라인을 맞추기 위하여 사용 될 수 있고, 테스트칩 마킹(13)은 후술하는 나노포어(40)가 형성되는 단계(S300)의 e-beam 리소그래피 공정에서, 후술하는 나노포어의 에칭을 판단하는 단계에 이용될 나노포어의 위치를 찾기 위하여 사용 될 수 있다. In one embodiment of the present invention, the photo alignment key 11 aligns the deposition wafer 100 in the photolithography process of the step (S200) in which the lower window 21 and the cutting boundary 31 to be described later are formed. The e-beam alignment key 12 may be used to align phosphorus, and the e-beam alignment key 12 aligns the deposition wafer 100 in the e-beam lithography process of the step (S300) in which the nanopores 40 to be described later are formed. In the e-beam lithography process of the step (S300) in which the nanopores 40 to be described later are formed (S300), the test chip marking 13 may be used to determine the etching of the nanopores to be described later. It can be used to locate the nanopores.

다음으로, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 제 2 LSN박막층(132) 및 상기 제 2 산화층(122)을 선택적으로 식각하여 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200)를 포함한다. Next, in the method of manufacturing a nanopore chip using a wafer of the present invention, the lower window 21 and the cutting boundary 31 are formed by selectively etching the second LSN thin film layer 132 and the second oxide layer 122. It includes a step (S200).

도 6은 본 발명의 일 실시예에서, 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200)의 제 2 마스크의 CAD파일(a), 증착 웨이퍼의 표면(b) 및 단면(c)의 모식도 이다. 6 is a CAD file (a) of the second mask of the step (S200) in which the lower window 21 and the cutting boundary 31 are formed (S200), the surface (b) and the cross section of the deposition wafer in an embodiment of the present invention It is a schematic diagram of c).

도 6을 참조하면, 본 발명의 일 실시예에서, 제 2 LSN박막층(132) 및 제 2 산화층(122)을 선택적으로 식각하여 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200)는 포토 리소그래피를 이용하여 수행될 수 있고, 본 발명의 구체적인 실시예에서, 상기 증착 웨이퍼(100)의 제 2 LSN박막층(132)이 노출된 표면에 감광제를 균일하게 도포하고, 포토 얼라인 키(11), 하부 윈도우(21) 및 절단경계(31)의 패턴을 포함한 제 2 마스크를 상기 증착 웨이퍼(100)의 감광제를 코팅한 표면에 위치시키고, 빛을 조사하여 상기 포토 얼라인 키(11), 하부 윈도우(21) 및 절단경계(31)의 패턴을 형성한 후, 건식에칭을 통하여 상기 제 2 LSN 박막층(131) 및 상기 제 2 산화층(121)을 식각할 수 있다. 상기 제 1 LSN박막층(131) 및 상기 제 1 산화층(121)은 동시에 식각될 수 있고, 상기 건식에칭은 RIE장비를 이용할 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 6, in an embodiment of the present invention, the second LSN thin film layer 132 and the second oxide layer 122 are selectively etched to form the lower window 21 and the cutting boundary 31 (S200). ) May be performed using photolithography, and in a specific embodiment of the present invention, a photosensitive agent is uniformly applied to the exposed surface of the second LSN thin film layer 132 of the deposition wafer 100, and a photo alignment key (11), a second mask including a pattern of the lower window 21 and the cutting boundary 31 is placed on the surface of the deposition wafer 100 coated with a photoresist, and the photo-alignment key 11 is irradiated with light. ), after forming the patterns of the lower window 21 and the cutting boundary 31, the second LSN thin film layer 131 and the second oxide layer 121 may be etched through dry etching. The first LSN thin film layer 131 and the first oxide layer 121 may be etched at the same time, and the dry etching may use RIE equipment, but is not limited thereto.

본 발명의 일 실시예에서, 상기 하부 윈도우(21)의 너비는 상기 절단 경계(31)의 너비보다 상대적으로 클 수 있고, 상기 하부 윈도우(21)의 너비는 예를 들면, 0.5 mm 내지 1.5 mm, 예를 들면, 1 mm일 수 있고, 상기 절단 경계(31)의 너비는 예를 들면, 0.1 mm 내지 1 mm, 예를 들면, 0.5 mm일 수 있다. In an embodiment of the present invention, the width of the lower window 21 may be relatively larger than the width of the cutting boundary 31, and the width of the lower window 21 is, for example, 0.5 mm to 1.5 mm , For example, may be 1 mm, and the width of the cut boundary 31 may be, for example, 0.1 mm to 1 mm, for example, 0.5 mm.

본 발명의 일 실시예에서, 상기 하부 윈도우(21)의 너비 및 상기 절단 경계(31)의 너비는, 상기 실리콘 웨이퍼(110)의 두께와 관련이 있을 수 있다. In an embodiment of the present invention, the width of the lower window 21 and the width of the cut boundary 31 may be related to the thickness of the silicon wafer 110.

예를 들면, 상기 하부 윈도우(21)의 너비는, 후술하는 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400)에서, 상기 실리콘 웨이퍼(110)가 상기 하부 윈도우(21)로부터 약 54의 기울기를 가지고 피라미드 형태로 식각되어 상기 상부 윈도우(22)를 통하여 상기 제 1 산화층(121)이 노출되어야 하므로, 식각되는 상기 실리콘 웨이퍼(110)의 깊이는 상기 실리콘 웨이퍼(110)의 두께와 같을 수 있다. For example, the width of the lower window 21 is, in the step (S400) of forming the upper window 22 and the cutting boundary groove 32 to be described later, the silicon wafer 110 is the lower window 21 Since the first oxide layer 121 must be exposed through the upper window 22 by being etched in a pyramid shape with a slope of about 54, the depth of the silicon wafer 110 to be etched is It can be equal to the thickness.

예를 들면, 상기 실리콘 웨이퍼(110)의 두께가 721 μm인 경우, 상기 하부 윈도우(21)의 너비는 1 mm일 수 있다. For example, when the thickness of the silicon wafer 110 is 721 μm, the width of the lower window 21 may be 1 mm.

예를 들면, 상기 절단 경계(31)의 너비는, 후술하는 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400)에서, 상기 실리콘 웨이퍼(110)가 상기 절단 경계(31)로부터 약 54의 기울기를 가지고 피라미드 형태로 식각되어, 상기 절단 경계 홈(32)을 형성하여야 한다. 이때, 상기 절단 경계 홈(32)을 통하여 상기 실리콘 웨이퍼(110)의 두께 전체가 식각 되면 안되고, 이후, 상기 절단경계 홈(32)을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계(S600)에서 나노포어 칩단위로의 커팅이 용이하여야 하므로, 예를 들면, 상기 실리콘 웨이퍼(11)의 두께가 721 μm인 경우, 상기 절단 경계(31)의 너비는 0.4 mm 내지 0.6 mm, 예를 들면, 0.5 mm일 수 있다. For example, the width of the cutting boundary 31 is, in the step (S400) in which the upper window 22 and the cutting boundary groove 32 to be described later are formed (S400), the silicon wafer 110 is the cutting boundary 31 It is etched in a pyramid shape with a slope of about 54 to form the cut boundary groove 32. At this time, the entire thickness of the silicon wafer 110 should not be etched through the cutting boundary groove 32, and thereafter, a step of cutting along the cutting boundary groove 32 to form a plurality of nanopore chips (S600). Since it should be easy to cut in units of nanopore chips, for example, when the thickness of the silicon wafer 11 is 721 μm, the width of the cutting boundary 31 is 0.4 mm to 0.6 mm, for example, It can be 0.5 mm.

본 발명의 일 실시예에서, 상기 절단 경계(31)의 너비가 0.6 mm 초과인 경우, 상기 실리콘 웨이퍼(110)가 너무 깊이 식각 되어, 이후 공정에서 상기 증착 웨이퍼(100)가 쉽게 깨질 수 있다. In an embodiment of the present invention, when the width of the cutting boundary 31 is greater than 0.6 mm, the silicon wafer 110 is etched too deeply, and the deposition wafer 100 may be easily broken in a subsequent process.

본 발명의 일 실시예에서, 상기 하부 윈도우(21)의 너비 및 상기 절단 경계(31)의 너비는 마스크의 패턴 형성 시, CAD프로그램을 이용하여 설계할 수 있다. In one embodiment of the present invention, the width of the lower window 21 and the width of the cut boundary 31 may be designed using a CAD program when forming a mask pattern.

다음으로, 본발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 제 1 LSN박막층(131)을 선택적으로 식각하여 나노포어(40)가 형성되는 단계(S300)를 포함한다. Next, the method of manufacturing a nanopore chip using the wafer of the present invention includes a step (S300) of selectively etching the first LSN thin film layer 131 to form the nanopores 40 (S300).

도 7은 본 발명의 일 실시예에서, 나노포어(40)가 형성되는 단계(S300)의 제 3 마스크의 CAD파일(a), 증착 웨이퍼의 단면(b)의 모식도 이다. 7 is a schematic diagram of a CAD file (a) of a third mask and a cross section (b) of a deposition wafer in step S300 in which the nanopores 40 are formed in an embodiment of the present invention.

도 7을 참조하면, 본 발명의 일 실시예에서, 나노포어(40)가 형성되는 단계(S300)는 e-beam리소그래피를 이용하여 수행될 수 있고, 본 발명의 구체적인 실시예에서, 상기 증착 웨이퍼(100)의 제 1 LSN박막층(131)이 노출된 표면에 감광제, 예를 들면, PMMA를 균일하게 도포하고, e-beam 얼라인 키(12), 나노포어(40)의 패턴을 포함한 제 3 마스크의CAD파일을 e-beam장비에 인식시킬 수 있다. 상기 CAD파일을 e-beam 장비에 인식시키면, 상기 증착 웨이퍼(100)의 감광제를 코팅한 표면에 직접 e-beam을 조사하여 상기 e-beam 얼라인 키(12), 나노포어(40)의 패턴을 형성한 후, 건식에칭을 통하여 상기 제 1 LSN 박막층(132)을 식각하여 나노포어(40)을 형성할 수 있다. 상기 건식에칭은 RIE장비를 이용할 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 7, in an embodiment of the present invention, the step (S300) of forming the nanopores 40 may be performed using e-beam lithography, and in a specific embodiment of the present invention, the deposition wafer A photosensitive agent, for example, PMMA, is uniformly applied to the surface of the first LSN thin film layer 131 of (100), and a third including a pattern of the e-beam alignment key 12 and the nanopores 40 The CAD file of the mask can be recognized by the e-beam device. When the CAD file is recognized by the e-beam equipment, the e-beam alignment key 12 and the pattern of the nanopores 40 are directly irradiated with the e-beam on the surface coated with the photosensitive agent of the deposition wafer 100. After forming, the nanopores 40 may be formed by etching the first LSN thin film layer 132 through dry etching. The dry etching may use RIE equipment, but is not limited thereto.

본 발명의 일 실시예에서, 상기 나노포어(40)가 형성되는 단계(S300)는 8분 내지 12분, 예를 들면, 10분이내에 수행 될 수 있다. In an embodiment of the present invention, the step (S300) of forming the nanopores 40 may be performed within 8 minutes to 12 minutes, for example, within 10 minutes.

본 발명의 일 실시예에서, 상기 형성되는 나노 포어(40)의 크기는 5 nm 내지 300 nm, 예를 들면, 70 nm 내지 300 nm일 수 있다. In an embodiment of the present invention, the size of the formed nanopores 40 may be 5 nm to 300 nm, for example, 70 nm to 300 nm.

본 발명의 일 실시예에서, 상기 나노 포어(40)의 크기는 마스크의 패턴 형성시, CAD프로그램을 이용하여 설계할 수 있고, 예를 들면, 상기 증착 웨이퍼(100)의 구역을 달리하여 다른 크기의 나노 포어(40)를 생성할 수 있다.In one embodiment of the present invention, the size of the nanopores 40 can be designed using a CAD program when forming a pattern of a mask, for example, different sizes by varying the area of the deposition wafer 100 It is possible to generate the nanopores 40 of.

본 발명의 일 실시예에서, 상기 나노 포어(40)는ALD 또는 PVD등의 공정을 이용하여 크기를 조절할 수 있다. 상기 ALD 또는 PVD등의 공정을 이용하여 나노 포어(40)의 크기를 조절하는 방법은 공지된 기술을 이용할 수 있다. In one embodiment of the present invention, the size of the nanopores 40 may be adjusted using a process such as ALD or PVD. A method of adjusting the size of the nanopores 40 using a process such as ALD or PVD may use a known technique.

본 발명의 일 실시예에서, 상기 제 3 마스크는 후술하는 나노포어(40)의 에칭을 평가 하는 단계를 위한 테스트 포어(미도시)를 포함할 수 있다. In an embodiment of the present invention, the third mask may include a test pore (not shown) for evaluating the etching of the nanopores 40 to be described later.

본 발명의 일 실시예에서, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 나노포어(40)가 형성되는 단계(S300)이후에, 나노포어(40)의 에칭을 판단하는 단계를 더 포함를 더 포함할 수 있다. In an embodiment of the present invention, the method of manufacturing a nanopore chip using a wafer of the present invention further comprises the step of determining the etching of the nanopores 40 after the step (S300) in which the nanopores 40 are formed. It may further include inclusion.

본 발명의 일 실시예에서, 상기 나노포어(40)의 에칭을 판단하는 단계는 후술하는 제 1 산화층(121)이 제거되는 단계(S500)이후에 수행될 수도 있다. In an embodiment of the present invention, the step of determining the etching of the nanopores 40 may be performed after the step (S500) of removing the first oxide layer 121 to be described later.

도 8은 본 발명의 일 실시예에서, 상기 테스트칩 마킹(13)이 표시된 증착 웨이퍼 표면의 모식도(a), 테스트 포어의 크기를 나타내는 표(b) 및 테스트 포어의 마스크 CAD파일(c)이다.8 is a schematic diagram (a) of a surface of a deposition wafer on which the test chip marking 13 is marked, a table (b) showing the size of a test pore, and a mask CAD file (c) of the test pore in an embodiment of the present invention. .

본 발명의 일 실시예에서, 상기 얼라인 키가 형성되는 단계에서 형성된 테스트칩 마킹(13)에 맞추어, 상기 나노포어가 형성되는 단계(S300)의 e-beam 리소그래피 공정에서 테스트 포어를 형성할 수 있고, 상기 형성된 테스트 포어를 통하여, 형성된 나노포어의 에칭을 판단할 수 있다. In an embodiment of the present invention, in accordance with the test chip marking 13 formed in the step of forming the alignment key, the test pore may be formed in the e-beam lithography process of the step S300 in which the nanopores are formed. And, through the formed test pores, it is possible to determine the etching of the formed nanopores.

본 발명의 일 실시예에서, 상기 나노포어의 에칭을 판단하는 단계는, AFM, SEM 및 TEM의 이미지를 확인하여 수행할 수 있으나, 이에 한정되는 것은 아니다. In an embodiment of the present invention, the step of determining the etching of the nanopores may be performed by checking AFM, SEM, and TEM images, but is not limited thereto.

예를 들면, 상기 나노포어의 에칭을 판단하는 단계를 수행하여, 형성된 나노포어의 정합성을 평가하거나, 에칭이 가능한 나노포어의 최소 크기를 확인할 수 있다. For example, by performing the step of determining the etching of the nanopores, it is possible to evaluate the conformity of the formed nanopores, or to check the minimum size of the nanopores that can be etched.

다음으로, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 실리콘 웨이퍼층(110) 중 상기 하부 윈도우(21)를 통하여 노출된 제 1 영역(1) 및 상기 절단경계(31)를 통하여 노출된 제 2 영역(2)으로부터 식각되어 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400)를 포함한다. Next, the method of manufacturing a nanopore chip using a wafer of the present invention includes the first region 1 exposed through the lower window 21 of the silicon wafer layer 110 and the cutting boundary 31. Etching from the second region 2 to form the upper window 22 and the cutting boundary groove 32 (S400).

도 9는 본 발명의 일 실시예에서, 상기 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400)의 증착 웨이퍼의 표면(a) 및 단면(b)의 모식도 이다.9 is a schematic diagram of a surface (a) and a cross section (b) of a deposition wafer in step S400 in which the upper window 22 and the cutting boundary groove 32 are formed in an embodiment of the present invention.

본 발명의 일 실시예에서, 상기 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400)는 KOH를 이용한 습식식각을 통하여 수행될 수 있다. In an embodiment of the present invention, the step (S400) of forming the upper window 22 and the cutting boundary groove 32 may be performed through wet etching using KOH.

예를 들면, 상기 KOH를 이용한 습식식각을 수행하면, 상기 실리콘 웨이퍼층(110)만을 선택적으로 식각할 수 있다. For example, when wet etching using the KOH is performed, only the silicon wafer layer 110 may be selectively etched.

예를 들면, 상기 나노포어가 형성되는 단계(S300)를 수행한 증착 웨이퍼(100)를 KOH용액에 침지하면, 상기 실리콘 웨이퍼층(110)의 상기 하부 윈도우(21)를 통하여 노출된 제 1 영역(1) 및 상기 절단경계(31)를 통하여 노출된 제 2 영역(2)이 식각 될 수 있다. 이때, 상기 하부 윈도우(21)의 너비는 상기 상부 윈도우(22)의 너비보다 상대적으로 크게 형성되어 상기 실리콘 웨이퍼층(110)이 사다리꼴 형태로 식각 될 수 있다. For example, when the deposition wafer 100 in which the nanopores are formed (S300) is immersed in a KOH solution, the lower portion of the silicon wafer layer 110 The first region 1 exposed through the window 21 and the second region 2 exposed through the cutting boundary 31 may be etched. In this case, the width of the lower window 21 is relatively larger than the width of the upper window 22 so that the silicon wafer layer 110 may be etched in a trapezoidal shape.

본 발명의 일 실시예에서, 상기 하부 윈도우(21)의 너비는 상기 절단 경계(31)의 너비보다 상대적으로 클 수 있고, 상기 식각되는 제 1 영역(1) 및 제 2 영역(2)의 깊이는 상기 하부 윈도우(21)의 너비 및 상기 절단경계(31)의 너비에 비례할 수 있다. In one embodiment of the present invention, the width of the lower window 21 may be relatively larger than the width of the cutting boundary 31, and the depth of the etched first region 1 and the second region 2 May be proportional to the width of the lower window 21 and the width of the cutting boundary 31.

예를 들면, 너비가 1 mm인 상기 하부 윈도우(21)를 통하여 노출된 상기 제 1 영역(1)은 721 μm의 깊이로 식각되어 상기 상부 윈도우(22)가 형성될 수 있고, 너비가 0.5 mm인 상기 절단경계(31)를 통하여 노출된 상기 제 2 영역(2)은 354 μm의 깊이로 식각되어 상기 절단경계 홈(32)이 형성될 수 있다. For example, the first region 1 exposed through the lower window 21 having a width of 1 mm may be etched to a depth of 721 μm to form the upper window 22, and the width may be 0.5 mm. The second region 2 exposed through the cutting boundary 31 may be etched to a depth of 354 μm to form the cutting boundary groove 32.

본 발명의 일 실시예에서, 상기 제 1 영역(1)은 식각되어 상기 상부 윈도우(22)를 통하여 상기 제 1 산화층(121)이 노출되어야 하므로, 식각되는 상기 제 1 영역(1)의 깊이는 상기 실리콘 웨이퍼(110)의 두께와 같을 수 있다. In an embodiment of the present invention, since the first region 1 is etched to expose the first oxide layer 121 through the upper window 22, the depth of the first region 1 to be etched is It may be the same as the thickness of the silicon wafer 110.

예를 들면, 상기 실리콘 웨이퍼(110)의 두께가 721 μm인 경우, 식각되는 상기 제 1 영역(1)의 깊이는 721 μm일 수 있다. For example, when the thickness of the silicon wafer 110 is 721 μm, the depth of the first region 1 to be etched may be 721 μm.

본 발명의 일 실시예에서, 상기 제 2 영역(2)은 식각 되어 상기 절단 경계 홈(32)을 형성하여야 한다. 이때, 상기 절단 경계 홈(32)을 통하여 상기 실리콘 웨이퍼(110)의 두께 전체가 식각 되면 안되고, 이후, 상기 절단경계 홈(32)을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계(S600)에서 나노포어 칩단위로의 커팅이 용이하여야 하므로, 예를 들면, 상기 실리콘 웨이퍼(11)의 두께가 721 μm인 경우, 상기 제 2 영역(2)의 깊이는 예를 들면, 300 μm 내지 400 μm, 예를 들면, 354 μm일 수 있다. In one embodiment of the present invention, the second region 2 should be etched to form the cutting boundary groove 32. At this time, the entire thickness of the silicon wafer 110 should not be etched through the cutting boundary groove 32, and thereafter, a step of cutting along the cutting boundary groove 32 to form a plurality of nanopore chips (S600). In the case of the silicon wafer 11 having a thickness of 721 μm, the depth of the second region 2 is, for example, 300 μm to 400 μm. , For example, may be 354 μm.

본 발명의 일 실시예에서, 상기 제 2 영역(2)의 깊이가 400 μm 초과인 경우, 상기 실리콘 웨이퍼(110)가 너무 깊이 식각 되어, 이후 공정에서 상기 증착 웨이퍼(100)가 쉽게 깨질 수 있다. In an embodiment of the present invention, when the depth of the second region 2 is greater than 400 μm, the silicon wafer 110 is etched too deeply, and the deposition wafer 100 may be easily broken in a subsequent process. .

다음으로, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 제 1 산화층(121) 중 상기 상부 윈도우(22)를 통하여 노출된 제 3 영역(3)으로부터 식각되어 상기 상부 윈도우의 길이에 대응되는 상기 제 1 산화층(121)이 제거되는 단계(S500)를 포함한다. Next, the method of manufacturing a nanopore chip using a wafer of the present invention is etched from the third region 3 exposed through the upper window 22 of the first oxide layer 121 to correspond to the length of the upper window. And removing the first oxide layer 121 to be formed (S500).

도 10은 본 발명의 일 실시예에서, 제 1 산화층(121)이 제거되는 단계(S500)의 증착 웨이퍼(100)의 표면(a) 및 단면(b)의 모식도 및 SEM의 사진(C) 이다.FIG. 10 is a schematic diagram of a surface (a) and a cross section (b) of the deposition wafer 100 in the step (S500) in which the first oxide layer 121 is removed, and a photograph (C) of the SEM. .

본 발명의 일 실시예에서, 상기 제 3 영역(3)은 제 1 산화층(121)일 수 있다. In an embodiment of the present invention, the third region 3 may be the first oxide layer 121.

본 발명의 일 실시예에서, 상기 제 1 산화층(121)이 제거되는 단계(S500)는 완충식각용액(BOE) 또는 HF용액을 이용한 습식식각을 통해 수행 될 수 있다. 예를 들면, 상기 완충식각용액(BOE) 또는 HF용액을 이용하여 습식식각을 수행하면, 상기 외부로 노출되는 부분 중 제 1 산화층(121)만을 선택적으로 식각할 수 있고, 상기 상부 윈도우(22)를 통하여 제 1 LSN박막층(131)이 노출 될 수 있다. 결과적으로, 상기 나노포어(40)를 통하여 나노사이즈의 물질이 통과 할 수 있다. In an embodiment of the present invention, the step (S500) of removing the first oxide layer 121 may be performed through wet etching using a buffered etching solution (BOE) or an HF solution. For example, when wet etching is performed using the buffered etching solution (BOE) or HF solution, only the first oxide layer 121 among the portions exposed to the outside can be selectively etched, and the upper window 22 Through the first LSN thin film layer 131 may be exposed. As a result, a nano-sized material may pass through the nanopores 40.

다음으로, 본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 상기 절단경계 홈(32)을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계(S600)를 포함한다. Next, the method of manufacturing a nanopore chip using a wafer of the present invention includes a step (S600) of cutting along the cutting boundary groove 32 to form a plurality of nanopore chips.

도 11은 본 발명의 일 실시예에 의하여 제조된 나노포어 칩의 커팅되기 전의 사진이다. 11 is a photograph of a nanopore chip manufactured according to an embodiment of the present invention before being cut.

본 발명의 일 실시예에서, 상기 절단경계 홈(32)은 예를 들면, 4.5 mm 간격으로 형성되어 있을 수 있고, 상기 절단경계 홈(32)을 커팅하면, 너비 4.5 mm의 나노포어 칩을 수득할 수 있다. In an embodiment of the present invention, the cutting boundary groove 32 may be formed at intervals of, for example, 4.5 mm, and when the cutting boundary groove 32 is cut, a nanopore chip having a width of 4.5 mm is obtained. can do.

예를 들면, 상기 증착 웨이퍼(100)는 8 인치 일 수 있고, 1 웨이퍼에 약 750개의 나노포어 칩을 수득 할 수 있어, 한번의 공정으로 대량의 나노포어 칩을 수득할 수 있다. 또한, 상기 웨이퍼를 이용한 나노포어 칩의 제조방법은 약 10 분 이내로 수행가능 하다.For example, the deposition wafer 100 may be 8 inches long, and about 750 nanopore chips can be obtained per wafer, so that a large amount of nanopore chips can be obtained in a single process. In addition, the method of manufacturing a nanopore chip using the wafer can be performed within about 10 minutes.

본 발명의 웨이퍼를 이용한 나노포어 칩의 제조방법은 e-beam 리소그래피를 통하여 나노포어(40)를 형성하고, 웨이퍼단위로 제작함으로써, 대량 생산이 가능하고, 다양한 크기의 나노포어(40) 제작이 용이하며, 런 시트(Run sheet)에 따른 생산 자동화가 가능 하다는 장점이 있다.The method of manufacturing a nanopore chip using a wafer of the present invention is to form the nanopores 40 through e-beam lithography and manufacture them in wafer units, so that mass production is possible and the production of nanopores 40 of various sizes is possible. It is easy and has the advantage of being able to automate production according to the run sheet.

본 발명의 일 양태는 실리콘 웨이퍼층(110), 상기 실리콘 웨이퍼층(110)의 양측에 증착 형성되는 제 1 산화층(121) 및 제 2 산화층(122), 상기 제 1 산화층(121) 및 상기 제 2 산화층(122)의 노출된 외측면에 증착 형성되는 제 1 LSN박막층(131) 및 제 2 LSN박막층(132)을 포함하는 증착 웨이퍼(100)를 준비하는 단계(S100); 상기 제 2 LSN박막층(132) 및 상기 제 2 산화층(122)을 선택적으로 식각하여 하부 윈도우(21) 및 절단경계(31)가 형성되는 단계(S200); 상기 제 1 LSN박막층(131)을 선택적으로 식각하여 나노포어(40)가 형성되는 단계(S300); 상기 실리콘 웨이퍼층(110) 중 상기 하부 윈도우(21)를 통하여 노출된 제 1 영역(1) 및 상기 절단경계(31)를 통하여 노출된 제 2 영역(2)으로부터 식각되어 상부 윈도우(22) 및 절단경계 홈(32)이 형성되는 단계(S400); 상기 제 1 산화층(121) 중 상기 상부 윈도우(22)를 통하여 노출된 제 3 영역으로부터 식각되어 상기 상부 윈도우(22)의 길이에 대응되는 상기 제 1 산화층(121)이 제거되는 단계(S500); 및 상기 절단경계 홈(32)을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계(S600); 를 포함하는 웨이퍼를 이용한 나노포어 칩의 제조방법을 이용하여 제조된 웨이퍼를 이용한 나노포어 칩을 제공한다.An aspect of the present invention is a silicon wafer layer 110, a first oxide layer 121 and a second oxide layer 122 formed by deposition on both sides of the silicon wafer layer 110, the first oxide layer 121 and the second oxide layer. 2 preparing a deposition wafer 100 including a first LSN thin film layer 131 and a second LSN thin film layer 132 deposited on the exposed outer surface of the oxide layer 122 (S100); Selectively etching the second LSN thin film layer 132 and the second oxide layer 122 to form a lower window 21 and a cutting boundary 31 (S200); Selectively etching the first LSN thin film layer 131 to form nanopores 40 (S300); The silicon wafer layer 110 is etched from the first region 1 exposed through the lower window 21 and the second region 2 exposed through the cutting boundary 31, and the upper window 22 and The step of forming the cutting boundary groove 32 (S400); Removing the first oxide layer 121 corresponding to the length of the upper window 22 by etching from a third area of the first oxide layer 121 exposed through the upper window 22 (S500); And cutting along the cutting boundary groove 32 to form a plurality of nanopore chips (S600). It provides a nanopore chip using a wafer manufactured by using a method of manufacturing a nanopore chip using a wafer comprising a.

상기 제조방법에 관한 구체적인 설명은 상기 양태에서 설명한 것으로 갈음한다. A detailed description of the manufacturing method will be substituted with that described in the above aspect.

본 발명의 일 실시예에서, 상기 나노포어 칩의 포어의 직경은 5 nm 내지 300 nm, 예를 들면, 70 nm 내지 300 nm일 수 있다. In an embodiment of the present invention, the diameter of the pores of the nanopore chip may be 5 nm to 300 nm, for example, 70 nm to 300 nm.

본 발명의 일 실시예에서, 상기 나노포어 칩의 크기는 4 mm 내지 5 mm, 예를 들면, 4.5 mm일 수 있다. In an embodiment of the present invention, the size of the nanopore chip may be 4 mm to 5 mm, for example, 4.5 mm.

실험예 1. 나노포어의 정합성 판단Experimental Example 1. Determination of conformity of nanopores

721 μm두께의 8인치 실리콘 웨이퍼(110)의 양면에 CVD를 이용하여 300 nm두께의 제 1 및 제 2 산화층(121, 122)을 형성하고, 각각 산화층(121, 122)의 표면에 노출된 부위를 LPCVD를 이용하여 50 nm두께의 제 1 및 제 2 LSN박막층(131,132)을 형성하여 증착 웨이퍼(100)를 수득하였다. The first and second oxide layers 121 and 122 with a thickness of 300 nm were formed on both sides of an 8-inch silicon wafer 110 with a thickness of 721 μm using CVD, and the portions exposed on the surfaces of the oxide layers 121 and 122, respectively Using LPCVD, the first and second LSN thin film layers 131 and 132 having a thickness of 50 nm were formed to obtain a deposition wafer 100.

상기 증착 웨이퍼(100)의 앞면에 포토 리소그래피 공정을 이용하여 얼라인 키를 형성하고, 상기 증착 웨이퍼(100)의 뒷면에 포토 리소그래피 공정을 이용하여 1039.48 μm X 1039.48 μm크기의 하부 윈도우(21) 및 0.5 mm 너비의 절단경계(31)를 형성하였다. 이때, 칩의 크기는 4.5 mm로 하였다. An alignment key is formed on the front surface of the deposition wafer 100 using a photolithography process, and a lower window 21 having a size of 1039.48 μm X 1039.48 μm and a size of 1039.48 μm is formed on the rear surface of the deposition wafer 100 using a photo lithography process. A cut boundary 31 having a width of 0.5 mm was formed. At this time, the size of the chip was set to 4.5 mm.

상기 증착 웨이퍼(100)의 앞면을 4등분 하여 각각 30 nm, 50 nm, 100 nm 및 250 nm의 나노포어(40)를 e-beam 리소그래피 공정을 이용하여 식각하고, 상기 e-beam 리소그래피 공정을 통하여 나노포어(40)가 형성된 증착 웨이퍼(100)를 제조하였다. The front surface of the deposition wafer 100 is divided into four, and the nanopores 40 of 30 nm, 50 nm, 100 nm, and 250 nm, respectively, are etched using an e-beam lithography process, and through the e-beam lithography process. A deposition wafer 100 with nanopores 40 formed thereon was prepared.

상기 나노포어(40)가 형성된 증착 웨이퍼(100)의 뒷면의 노출된 실리콘 웨이퍼(110)를 KOH를 통하여 습식식각 하여 20 μm X 20 μm크기의 상부 윈도우(22) 및 354 μm깊이의 절단경계 홈(32)을 형성하였다. 그 후, 외부로 노출된 제 1 산화층(121)을 HF용액을 통하여 습식식각 하여 제거하였다. The exposed silicon wafer 110 on the back side of the deposition wafer 100 on which the nanopores 40 are formed is wet-etched through KOH, and the upper window 22 having a size of 20 μm X 20 μm and a cutting boundary groove having a depth of 354 μm (32) was formed. Thereafter, the first oxide layer 121 exposed to the outside was removed by wet etching through an HF solution.

상기 나노포어(40), 상부윈도우(22) 및 절단경계 홈(32)이 형성된 증착 웨이퍼(100)를 절단경계 홈(32)을 따라서 커팅해주어, 약 750 개의 웨이퍼를 이용한 나노포어칩을 수득하였다. The deposition wafer 100 in which the nanopores 40, the upper window 22, and the cutting boundary groove 32 were formed was cut along the cutting boundary groove 32 to obtain a nanopore chip using about 750 wafers. .

상기 e-beam 리소그래피 공정을 통하여 나노포어(40)가 형성된 증착 웨이퍼(100)의 표면을 관찰하여, 나노포어의 정합성을 판단하였다. By observing the surface of the deposition wafer 100 on which the nanopores 40 were formed through the e-beam lithography process, the conformity of the nanopores was determined.

도 12는 본 발명의 일 실시예에 의하여 제조된 e-beam 리소그래피 공정을 통하여 나노포어(40)가 형성된 증착 웨이퍼(100)의 마스크의 CAD파일이다. 12 is a CAD file of a mask of a deposition wafer 100 on which nanopores 40 are formed through an e-beam lithography process manufactured according to an embodiment of the present invention.

도 13은 본 발명의 일 실시예에서, e-beam 리소 그래피 공정 중 식각을 통하여 나노 포어(40)가 형성되기 전의 증착 웨이퍼(100)의 단면 모식도(a), AFM사진(b) 및 SEM사진(c) 이다.13 is a schematic cross-sectional view (a), AFM photograph (b), and SEM photograph of the deposited wafer 100 before nanopores 40 are formed through etching during an e-beam lithography process in an embodiment of the present invention. (c) is.

도 14는 본 발명의 일 실시예에서, e-beam 리소그래피 공정 후 나노포어(40)가 형성된 증착 웨이퍼(100)의 단면 모식도(a), AFM사진(b) 및 SEM사진(c)이다. 14 is a schematic cross-sectional view (a), an AFM photograph (b), and an SEM photograph (c) of a deposition wafer 100 in which nanopores 40 are formed after an e-beam lithography process in an embodiment of the present invention.

도 15는 본 발명의 일 실시예에서, e-beam 리소그래피 공정 후 나노포어(40)가 형성된 증착 웨이퍼(100)의 SEM사진이다.15 is an SEM photograph of a deposition wafer 100 in which nanopores 40 are formed after an e-beam lithography process in an embodiment of the present invention.

도 16은 본 발명의 일 실시예에서, e-beam 리소그래피 공정후 나노포어(40)가 형성된 증착 웨이퍼(100)의 정합성 평가 결과 그래프이다.16 is a graph showing a result of evaluating the consistency of the deposition wafer 100 on which the nanopores 40 are formed after an e-beam lithography process in an embodiment of the present invention.

도 12 내지 도 16을 참조하면, 웨이퍼에 균일하게 나노포어 칩이 제조되고, 나노포어(40)의 크기가 약 100 nm이상인 경우, 원하는 크기의 나노포어(40)를 수득할 수 있다는 것을 확인할 수 있었다. 12 to 16, when a nanopore chip is uniformly manufactured on a wafer, and the size of the nanopores 40 is about 100 nm or more, it can be confirmed that the nanopores 40 of a desired size can be obtained. there was.

실험예 2. 나노포어 칩의 이온소자 특성 평가Experimental Example 2. Evaluation of Ionic Device Characteristics of Nanopore Chip

나노포어 칩의 이온소자 특성을 평가하기 위하여, 상기 실험예 1 에서 제조된 웨이퍼를 이용한 나노포어 칩을 1 M의 KCl용액이 담긴 2-챔버 시스템에서 120 mV의 바이어스 전압을 인가하고, 나노파티클이 나노구멍을 통과할 때의 이온전류를 측정하였다. In order to evaluate the ionic device characteristics of the nanopore chip, a bias voltage of 120 mV was applied to the nanopore chip using the wafer prepared in Experimental Example 1 in a 2-chamber system containing 1 M KCl solution, and the nanoparticles were The ion current when passing through the nanopore was measured.

도 17은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노포어 크기에 따른 SEM사진(a) 및 나노포어 크기에 따른 전류량 변화를 평가한 그래프(b)이다. 17 is a SEM photograph (a) of a nanopore chip using a wafer manufactured according to an embodiment of the present invention according to the nanopore size, and a graph (b) evaluating the change in current amount according to the nanopore size.

도 18은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 Gap free 평가의 그래프(a) 및 전기전도도 평가의 그래프(b)이다.18 is a graph (a) of a gap free evaluation of a nanopore chip using a wafer manufactured according to an embodiment of the present invention and a graph (b) of an electrical conductivity evaluation.

도 19는 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노파티클을 통과 시켰을때 나타난 전류변화를 나타낸 그래프이다. 19 is a graph showing a change in current when passing through nanoparticles of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.

도 20은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 나노파티클의 나노포어 통과현상을 분석한 그래프(a,b) 및 데이터를 나타낸 표(c)이다. 20 is a graph (a,b) and a table (c) showing data for analyzing the nanopore passage phenomenon of nanoparticles of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.

도 21은 본 발명의 일 실시예에 의하여 제조된 웨이퍼를 이용한 나노포어 칩의 노이즈레벨을 표시한 그래프이다. 21 is a graph showing the noise level of a nanopore chip using a wafer manufactured according to an embodiment of the present invention.

도 17 내지 도 20을 참조하면, 본 발명에서 제조한 웨이퍼를 이용한 나노포어 칩은 약 100 nm 이하의 크기의 나노입자의 분석이 가능하고, 도 21을 참조하면, 본 발명에서 제조한 웨이퍼를 이용한 나노포어 칩은 약 300 nm의 산화층을 포함하고 있어, 기존의 산화층을 포함하지 않은 상용화된 칩에 비하여 노이즈 레벨이 약 60 %에 불과하여, 노이즈 레벨이 개선되었다는 것을 알 수 있었다. 17 to 20, the nanopore chip using the wafer prepared in the present invention can analyze nanoparticles having a size of about 100 nm or less. Referring to FIG. 21, the wafer prepared in the present invention is used. Since the nanopore chip contains an oxide layer of about 300 nm, the noise level is only about 60% compared to a commercially available chip that does not contain an oxide layer, indicating that the noise level is improved.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The above description of the present invention is for illustrative purposes only, and those of ordinary skill in the art to which the present invention pertains will be able to understand that other specific forms can be easily modified without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as being distributed may also be implemented in a combined form.

본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the claims to be described later, and all changes or modified forms derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

100: 증착 웨이퍼
110: 실리콘 웨이퍼층
121: 제 1 산화층
122: 제 2 산화층
131: 제 1 LSN박막층
132: 제 2 LSN박막층
11: 포토 얼라인 키
12: e-beam 얼라인 키
13: 테스트패턴
21: 하부 윈도우
22: 상부 윈도우
31: 절단경계
32: 절단경계 홈
40: 나노포어
1: 제 1 영역
2: 제 2 영역
3: 제 3 영역100: vapor deposition wafer
110: silicon wafer layer
121: first oxide layer
122: second oxide layer
131: first LSN thin film layer
132: second LSN thin film layer
11: photo alignment key
12: e-beam alignment key
13: test pattern
21: lower window
22: upper window
31: cut boundary
32: cutting boundary groove
40: nanopores
1: the first area
2: second area
3: third area

Claims (17)

나노포어 칩의 제조방법에 있어서,
실리콘 웨이퍼층, 상기 실리콘 웨이퍼층의 양측에 증착 형성되는 제 1 산화층 및 제 2 산화층, 상기 제 1 산화층 및 상기 제 2 산화층의 노출된 외측면에 증착 형성되는 제 1 LSN(low stress nitride)박막층 및 제 2 LSN박막층을 포함하는 증착 웨이퍼를 준비하는 단계;
상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하여 하부 윈도우 및 절단경계가 형성되는 단계;
상기 제 1 LSN박막층을 선택적으로 식각하여 나노포어가 형성되는 단계;
상기 실리콘 웨이퍼층 중 상기 하부 윈도우를 통하여 노출된 제 1 영역 및 상기 절단경계를 통하여 노출된 제 2 영역으로부터 식각되어 상부 윈도우 및 절단경계 홈이 형성되는 단계;
상기 제 1 산화층 중 상기 상부 윈도우를 통하여 노출된 제 3 영역으로부터 식각되어 상기 상부 윈도우의 길이에 대응되는 상기 제 1 산화층이 제거되는 단계; 및
상기 절단경계 홈을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계;
를 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.In the method of manufacturing a nanopore chip,
A silicon wafer layer, a first oxide layer and a second oxide layer deposited on both sides of the silicon wafer layer, a first low stress nitride (LSN) thin film layer deposited on the exposed outer surfaces of the first oxide layer and the second oxide layer, and Preparing a deposition wafer including a second LSN thin film layer;
Selectively etching the second LSN thin film layer and the second oxide layer to form a lower window and a cut boundary;
Selectively etching the first LSN thin film layer to form nanopores;
Etching from a first region of the silicon wafer layer exposed through the lower window and a second region exposed through the cutting boundary to form an upper window and a cutting boundary groove;
Removing the first oxide layer corresponding to the length of the upper window by etching from a third area of the first oxide layer exposed through the upper window; And
Cutting along the cutting boundary groove to form a plurality of nanopore chips;
Method of manufacturing a nanopore chip using a wafer comprising a. 제 1 항에 있어서,
상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 산화층 및/또는 제 2 산화층은 CVD를 이용하여 증착되는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of preparing the deposition wafer, the first oxide layer and/or the second oxide layer is deposited using CVD. 제 1 항에 있어서,
상기 증착 웨이퍼를 준비하는 단계에서, 상기 증착되는 제 1 산화층 및/또는 제 2산화층의 두께는 3,000 Å 내지 10,000 Å인 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of preparing the deposition wafer, the thickness of the deposited first oxide layer and/or the second oxide layer is 3,000 Å to 10,000 Å. 제 1 항에 있어서,
상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 LSN박막층 및/또는 제 2 LSN 박막층은 LPCVD를 이용하여 증착되는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법. The method of claim 1,
In the step of preparing the deposition wafer, the first LSN thin film layer and/or the second LSN thin film layer is deposited using LPCVD. 제 1 항에 있어서,
상기 증착 웨이퍼를 준비하는 단계에서, 상기 제 1 LSN박막층 및/또는 제 2 LSN 박막층의 두께는 100 Å이상인 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of preparing the deposition wafer, the thickness of the first LSN thin film layer and/or the second LSN thin film layer is 100 Å or more. 제 1 항에 있어서,
상기 하부 윈도우 및 절단경계가 형성되는 단계에서, 상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하는 경우 포토 리소그래피를 이용하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the lower window and the cutting boundary, when selectively etching the second LSN thin film layer and the second oxide layer, photolithography is used. 제 1 항에 있어서,
상기 하부 윈도우 및 절단경계가 형성되는 단계에서, 상기 하부 윈도우의 너비는 상기 절단 경계의 너비보다 상대적으로 큰 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the lower window and the cutting boundary, the width of the lower window is relatively larger than the width of the cutting boundary. 제 1 항에 있어서,
상기 나노포어가 형성되는 단계에서, 상기 제 1 LSN박막층을 선택적으로 식각하는 경우 e-beam 리소그래피를 이용하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the nanopores, when selectively etching the first LSN thin film layer, e-beam lithography is used. 제 1 항에 있어서,
상기 나노포어가 형성되는 단계에서, 형성되는 나노포어의 크기는 5 nm 내지 300 nm인 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the nanopores, the size of the formed nanopores is 5 nm to 300 nm. 제 1 항에 있어서,
상기 상부 윈도우 및 절단경계 홈이 형성되는 단계에서, 상기 실리콘 웨이퍼층을 식각하는 경우 KOH를 이용하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the upper window and the cutting boundary groove, KOH is used when etching the silicon wafer layer. 제 1 항에 있어서,
상기 상부 윈도우 및 절단경계 홈이 형성되는 단계에서, 상기 하부 윈도우의 너비는 상기 상부 윈도우의 너비보다 상대적으로 크게 형성되어 상기 실리콘 웨이퍼층이 사다리꼴 형태로 식각되는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
In the step of forming the upper window and the cutting boundary groove, the width of the lower window is relatively larger than the width of the upper window, so that the silicon wafer layer is etched in a trapezoidal shape. Method of manufacturing. 제 1 항에 있어서,
상기 제 1 산화층이 제거되는 단계는 완충식각용액(BOE) 또는 HF용액을 이용하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
The step of removing the first oxide layer is a method of manufacturing a nanopore chip using a wafer, characterized in that a buffered etching solution (BOE) or an HF solution is used. 제 1 항에 있어서,
상기 증착 웨이퍼를 준비하는 단계 이후에,
포토 얼라인 키, e-beam얼라인 키, 테스트칩 마킹을 포함한 마스크를 이용하고, 상기 웨이퍼 전면의 상기 제 1 LSN박막층 및 상기 제 1 산화층을 포토 리소그래피를 이용하여 선택적으로 식각하여, 얼라인 키가 형성되는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
After the step of preparing the deposition wafer,
By using a mask including a photo alignment key, an e-beam alignment key, and a test chip marking, the first LSN thin film layer and the first oxide layer on the front surface of the wafer are selectively etched using photolithography, and the alignment key Method of manufacturing a nanopore chip using a wafer, characterized in that it further comprises the step of forming. 제 1 항에 있어서,
상기 나노포어가 형성되는 단계 이후에,
나노포어의 에칭을 판단하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법.The method of claim 1,
After the step of forming the nanopores,
Method of manufacturing a nanopore chip using a wafer, characterized in that it further comprises the step of determining the etching of the nanopores. 제 1 항의 제조방법에 의하여 제조된 웨이퍼를 이용한 나노포어 칩.A nanopore chip using a wafer manufactured by the manufacturing method of claim 1. 제 15 항에 있어서,
상기 나노포어 칩의 포어의 직경은 5 nm 내지 300 nm인 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩.The method of claim 15,
The nanopore chip using a wafer, characterized in that the pore diameter of the nanopore chip is 5 nm to 300 nm. 제 15 항에 있어서,
상기 나노포어 칩의 크기는 4 mm 내지 5 mm 인 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩.The method of claim 15,
Nanopore chip using a wafer, characterized in that the size of the nanopore chip is 4 mm to 5 mm.
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